docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	PowerPC	CPP	next_suggestion	CPU	7,900	[ "return", "true", ";" ]	[ "auto", "NewDefFor", "=", "[", "&", "]", "(", "unsigned", "Reg", ",", "MachineBasicBlock", "::", "iterator", "Start", ",", "MachineBasicBlock", "::", "iterator", "End", ")", "{", "for", "(", "auto", "It", "=", "++", "Start", ";", "It", "!=", "End", ";", "It", "++", ")", "if", "(", "It", "->", "modifiesRegister", "(", "Reg", ",", "&", "getRegisterInfo", "(", ")", ")", ")", "return", "true", ";", "return", "false", ";", "}", ";", "if", "(", "III", ".", "ZeroIsSpecialOrig", "==", "III", ".", "ImmOpNo", "&&", "(", "ScaleReg", "==", "PPC", "::", "R0", "\|\|", "ScaleReg", "==", "PPC", "::", "X0", ")", ")", "return", "false", ";", "if", "(", "NewDefFor", "(", "ToBeChangedReg", ",", "", "ADDMI", ",", "MI", ")", "\|\|", "NewDefFor", "(", "ScaleReg", ",", "", "ADDMI", ",", "MI", ")", ")", "return", "false", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Replace instruction: ", "<STR_LIT>", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "ADDIMI", "->", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "ADDMI", "->", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "MI", ".", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "with: ", "<STR_LIT>", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "ADDIMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setImm", "(", "OffsetAddi", "+", "OffsetImm", ")", ";", "MI", ".", "setDesc", "(", "get", "(", "XFormOpcode", ")", ")", ";", "MI", ".", "getOperand", "(", "III", ".", "ImmOpNo", ")", ".", "ChangeToRegister", "(", "ScaleReg", ",", "false", ",", "false", ",", "ADDMI", "->", "getOperand", "(", "ScaleRegIdx", ")", ".", "isKill", "(", ")", ")", ";", "MI", ".", "getOperand", "(", "III", ".", "OpNoForForwarding", ")", ".", "ChangeToRegister", "(", "ToBeChangedReg", ",", "false", ",", "false", ",", "true", ")", ";", "ADDMI", "->", "eraseFromParent", "(", ")", ";", "LLVM_DEBUG", "(", "ADDIMI", "->", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "MI", ".", "dump", "(", ")", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	7,901	[ "[", "{" ]	[ "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", "/", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "DSubReg_i16_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "dsub_7", "=", "=", "ARM", ":", ":", "dsub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", "/", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "DSubReg_i32_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "dsub_7", "=", "=", "ARM", ":", ":", "dsub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", "/", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "DSubReg_f64_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "dsub_7", "=", "=", "ARM", ":", ":", "dsub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "SSubReg_f32_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "ssub_3", "=", "=", "ARM", ":", ":", "ssub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "ssub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "SubReg_i8_lane", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "N", "-", ">", "getZExtValue", "(", ")", "&", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "SubReg_i16_lane", ":", "SDNodeXForm", "<", "imm", "," ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,902	[ ";" ]	[ "def", "tc_13bfbcf9", ":", "InstrItinClass" ]
LLVM	X86	CPP	stmt_completion	CPU	7,903	[ ".", "isOSNaCl", "(", ")", ")", ";" ]	[ "return", "Is64Bit", "&&", "(", "!", "TargetTriple", ".", "isX32", "(", ")", "&&", "!", "TargetTriple" ]
GCC	arm	CPP	stmt_completion	CPU	7,904	[ "base", ",", "_", "_", "offset", ",", "_", "_", "p", ")", ";" ]	[ "_", "_", "arm_vldrhq_gather_shifted_offset_z_s16", "(", "int16_t", "const", "", "_", "_", "base", ",", "uint16x8_t", "_", "_", "offset", ",", "mve_pred16_t", "_", "_", "p", ")", "{", "return", "_", "_", "builtin_mve_vldrhq_gather_shifted_offset_z_sv8hi", "(", "(", "_", "_", "builtin_neon_hi", "", ")", "_", "_" ]
LLVM	JVM	CPP	next_suggestion	Virtual ISA	7,905	[ "IRB", ".", "CreateStore", "(", "SrcLoad", ",", "DstGEP", ")", ";" ]	[ "IdxVec", ".", "pop_back", "(", ")", ";", "}", "else", "{", "IdxVec", ".", "push_back", "(", "ConstantInt", "::", "get", "(", "Type", "::", "getInt32Ty", "(", "Cxt", ")", ",", "APInt", "(", "<NUM_LIT>", ",", "i", ")", ")", ")", ";", "Value", "", "SrcGEP", "=", "IRB", ".", "CreateGEP", "(", "SrcBase", ",", "IdxVec", ")", ";", "Value", "", "SrcLoad", "=", "IRB", ".", "CreateLoad", "(", "SrcGEP", ")", ";", "Value", "*", "DstGEP", "=", "IRB", ".", "CreateGEP", "(", "DstBase", ",", "IdxVec", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,906	[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "mayStore", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
GCC	visium	MD	next_suggestion	Virtual ISA	7,907	[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "I", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "ashiftrt", ":", "I", "(", "match_operand", ":", "I", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,908	[ "<NUM_LIT>", ";" ]	[ "if", "(", "lsb", ">", "msb", ")", "{", "Check", "(", "S", ",", "MCDisassembler", "::", "SoftFail", ")", ";", "lsb", "=", "msb", ";", "}", "uint32_t", "msb_mask", "=", "<NUM_LIT>", ";", "if", "(", "msb", "!=", "<NUM_LIT>", ")", "msb_mask", "=", "(", "<NUM_LIT>", "U", "<<", "(", "msb", "+", "<NUM_LIT>", ")", ")", "-", "<NUM_LIT>", ";", "uint32_t", "lsb_mask", "=", "(", "<NUM_LIT>", "U", "<<", "lsb", ")", "-" ]
LLVM	ARM	TD	stmt_completion	CPU	7,909	[ ",", "v4i32", ",", "v2i32", ",", "ShOp", ">", ";" ]	[ "def", "v4i32", ":", "N3VQSL", "<", "<NUM_LIT>", ",", "op11_8", ",", "IIC_VMULi32Q", ",", "OpcodeStr", ",", "<STR_LIT>" ]
LLVM	AArch64	TD	next_suggestion	CPU	7,910	[ "}" ]	[ "let", "MCOperandPredicate", "=", "[", "{", "if", "(", "!", "MCOp", ".", "isImm", "(", ")", ")", "return", "false", ";", "int64_t", "Val", "=", "AArch64_AM", ":", ":", "decodeLogicalImmediate", "(", "MCOp", ".", "getImm", "(", ")", ",", "<NUM_LIT>", ")", ";", "return", "AArch64_AM", ":", ":", "isSVEMaskOfIdenticalElements", "<", "int16_t", ">", "(", "Val", ")", ";", "}", "]", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	7,911	[ "WriteVST4", "]", ">", ";" ]	[ "def", "VST1q16LowQPseudo_UPD", ":", "VSTQQQQWBPseudo", "<", "IIC_VST1x4", ">", ",", "Sched", "<", "[" ]
GCC	alpha	CPP	program_repair	MPU	7,912	[ "<FIXS>", "static", "bool", "vms_valid_pointer_mode", "(", "scalar_int_mode", ")", ";", "<FIXE>" ]	[ "#", "if", "TARGET_ABI_OPEN_VMSstatic", "void", "alpha_write_linkage", "(", "FILE", "", ",", "const", "char", "", ")", ";", "<BUGS>", "static", "bool", "vms_valid_pointer_mode", "(", "machine_mode", ")", ";", "<BUGE>", "#", "else", "#", "define", "vms_patch_builtins", "(", ")", "gcc_unreachable", "(", ")", "#", "endif" ]
LLVM	PowerPC	CPP	program_repair	CPU	7,913	[ "<FIXS>", "FunctionPass", "*", "createPPC64ISelPattern", "(", "TargetMachine", "&", "TM", ")", ";", "<FIXE>" ]	[ "FunctionPass", "", "createPPCBranchSelectionPass", "(", ")", ";", "FunctionPass", "", "createPPC32ISelSimple", "(", "TargetMachine", "&", "TM", ")", ";", "FunctionPass", "", "createPPC32ISelPattern", "(", "TargetMachine", "&", "TM", ")", ";", "<BUGS>", "FunctionPass", "", "createPPC64ISelSimple", "(", "TargetMachine", "&", "TM", ")", ";", "<BUGE>", "FunctionPass", "", "createDarwinAsmPrinter", "(", "std", "::", "ostream", "&", "OS", ",", "TargetMachine", "&", "TM", ")", ";", "FunctionPass", "", "createAIXAsmPrinter", "(", "std", "::", "ostream", "&", "OS", ",", "TargetMachine", "&", "TM", ")", ";", "new", "file", "mode", "<NUM_LIT>" ]
LLVM	AMDGPU	CPP	program_repair	GPU	7,914	[ "<FIXS>", "Policy", ".", "ShouldTrackLaneMasks", "=", "enableSubRegLiveness", "(", ")", ";", "<FIXE>" ]	[ "Policy", ".", "OnlyTopDown", "=", "false", ";", "Policy", ".", "OnlyBottomUp", "=", "false", ";", "<BUGS>", "if", "(", "!", "enableSIScheduler", "(", ")", ")", "Policy", ".", "ShouldTrackLaneMasks", "=", "true", ";", "<BUGE>", "}", "bool", "SISubtarget", "::", "isVGPRSpillingEnabled", "(", "const", "Function", "&", "F", ")", "const", "{" ]
LLVM	AArch64	CPP	next_suggestion	CPU	7,915	[ "DEBUG", "(", "printReachingDef", "(", "ColorOpToReachedUses", ",", "NbReg", ",", "TRI", ",", "IdToReg", ")", ")", ";" ]	[ "unsigned", "NbReg", "=", "RegToId", ".", "size", "(", ")", ";", "bool", "Modified", "=", "false", ";", "InstrToInstrs", "", "ColorOpToReachedUses", "=", "new", "InstrToInstrs", "[", "NbReg", "]", ";", "reachingDef", "(", "MF", ",", "ColorOpToReachedUses", ",", "RegToId", ",", "true", ",", "DummyOp", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ADRP reaching defs\\n", "<STR_LIT>", ")", ";", "DEBUG", "(", "printReachingDef", "(", "ColorOpToReachedUses", ",", "NbReg", ",", "TRI", ",", "IdToReg", ")", ")", ";", "InstrToInstrs", "ADRPToReachingDefs", ";", "reachedUsesToDefs", "(", "ADRPToReachingDefs", ",", "ColorOpToReachedUses", ",", "RegToId", ",", "true", ")", ";", "computeADRP", "(", "ADRPToReachingDefs", ",", "", "AArch64FI", ",", "MDT", ")", ";", "delete", "[", "]", "ColorOpToReachedUses", ";", "ColorOpToReachedUses", "=", "new", "InstrToInstrs", "[", "NbReg", "]", ";", "reachingDef", "(", "MF", ",", "ColorOpToReachedUses", ",", "RegToId", ",", "false", ",", "DummyOp", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "All reaching defs\\n", "<STR_LIT>", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	7,916	[ "NMBBI", ";" ]	[ "bool", "Modified", "=", "false", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ",", "E", "=", "MBB", ".", "end", "(", ")", ";", "while", "(", "MBBI", "!=", "E", ")", "{", "MachineBasicBlock", "::", "iterator", "NMBBI", "=", "std", "::", "next", "(", "MBBI", ")", ";", "Modified", "\|=", "ExpandMI", "(", "MBB", ",", "MBBI", ")", ";", "MBBI", "=" ]
GCC	nds32	CPP	code_generation	CPU	7,917	[ "const", "char", "", "nds32_output_casesi_pc_relative", "(", "rtx", "", "operands", ")", "{", "machine_mode", "mode", ";", "rtx", "diff_vec", ";", "diff_vec", "=", "PATTERN", "(", "NEXT_INSN", "(", "as_a", "<", "rtx_insn", "*", ">", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", ";", "gcc_assert", "(", "GET_CODE", "(", "diff_vec", ")", "==", "ADDR_DIFF_VEC", ")", ";", "if", "(", "flag_pic", ")", "{", "output_asm_insn", "(", "<STR_LIT>", "sethi\\t$ta, hi20(%l1@GOTOFF)", "<STR_LIT>", ",", "operands", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "ori\\t$ta, $ta, lo12(%l1@GOTOFF)", "<STR_LIT>", ",", "operands", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "add\\t$ta, $ta, $gp", "<STR_LIT>", ",", "operands", ")", ";", "}", "else", "output_asm_insn", "(", "<STR_LIT>", "la\\t$ta, %l1", "<STR_LIT>", ",", "operands", ")", ";", "mode", "=", "GET_MODE", "(", "diff_vec", ")", ";", "switch", "(", "mode", ")", "{", "case", "E_QImode", ":", "output_asm_insn", "(", "<STR_LIT>", "lb\\t%2, [$ta + %0 << 0]", "<STR_LIT>", ",", "operands", ")", ";", "break", ";", "case", "E_HImode", ":", "output_asm_insn", "(", "<STR_LIT>", "lh\\t%2, [$ta + %0 << 1]", "<STR_LIT>", ",", "operands", ")", ";", "break", ";", "case", "E_SImode", ":", "output_asm_insn", "(", "<STR_LIT>", "lw\\t%2, [$ta + %0 << 2]", "<STR_LIT>", ",", "operands", ")", ";", "break", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "output_asm_insn", "(", "<STR_LIT>", "add\\t$ta, %2, $ta", "<STR_LIT>", ",", "operands", ")", ";", "if", "(", "TARGET_16_BIT", ")", "return", "<STR_LIT>", "jr5\\t$ta", "<STR_LIT>", ";", "else", "return", "<STR_LIT>", "jr\\t$ta", "<STR_LIT>", ";", "}" ]	[ "Function", "to", "generate", "PC", "relative", "jump", "table", ".", "Refer", "to", "nds32.md", "for", "more", "details", ".", "The", "following", "is", "the", "sample", "for", "the", "case", "that", "diff", "value", "can", "be", "presented", "in", "'.short", "'", "size", ".", "addi", "$", "r1", ",", "$", "r1", ",", "-", "(", "case_lower_bound", ")", "slti", "$", "ta", ",", "$", "r1", ",", "(", "case_number", ")", "beqz", "$", "ta", ",", ".L_skip_label", "la", "$", "ta", ",", ".L35", "!", "get", "jump", "table", "address", "lh", "$", "r1", ",", "[", "$", "ta", "+", "$", "r1", "<", "<", "1", "]", "!", "load", "symbol", "diff", "from", "jump", "table", "entry", "addi", "$", "ta", ",", "$", "r1", ",", "$", "ta", "jr5", "$", "ta", "!", "jump", "table", "entry", "L35", ":", ".short", ".L25-.L35", ".short", ".L26-.L35", ".short", ".L27-.L35", ".short", ".L28-.L35", ".short", ".L29-.L35", ".short", ".L30-.L35", ".short", ".L31-.L35", ".short", ".L32-.L35", ".short", ".L33-.L35", ".short", ".L34-.L35" ]
LLVM	ARM	TD	next_suggestion	CPU	7,918	[ "let", "RenderMethod", "=", "<STR_LIT>", ";" ]	[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,919	[ "has_soffset", ":", "false", ";" ]	[ "const", "MTBUFInfo", "*", "Info", "=", "getMTBUFOpcodeHelper", "(", "Opc", ")", ";", "return", "Info", "?", "Info", "->" ]
LLVM	X86	CPP	next_suggestion	CPU	7,920	[ "}" ]	[ "SDValue", "Broadcast", "=", "LowerVectorBroadcast", "(", "Op", ",", "DAG", ")", ";", "if", "(", "Broadcast", ".", "getNode", "(", ")", ")", "return", "Broadcast", ";", "if", "(", "(", "Size", "==", "<NUM_LIT>", "&&", "NumElem", "<=", "<NUM_LIT>", ")", "\|\|", "(", "Size", "==", "<NUM_LIT>", "&&", "NumElem", "<", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "return", "PromoteSplat", "(", "SVOp", ",", "DAG", ")", ";", "}", "if", "(", "VT", "==", "MVT", "::", "v8i16", "\|\|", "VT", "==", "MVT", "::", "v16i8", ")", "{", "SDValue", "NewOp", "=", "RewriteAsNarrowerShuffle", "(", "SVOp", ",", "DAG", ",", "dl", ")", ";", "if", "(", "NewOp", ".", "getNode", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT", ",", "NewOp", ")", ";", "}", "else", "if", "(", "(", "VT", "==", "MVT", "::", "v4i32", "\|\|", "(", "VT", "==", "MVT", "::", "v4f32", "&&", "Subtarget", "->", "hasSSE2", "(", ")", ")", ")", ")", "{", "if", "(", "ISD", "::", "isBuildVectorAllZeros", "(", "V2", ".", "getNode", "(", ")", ")", ")", "{", "SDValue", "NewOp", "=", "RewriteAsNarrowerShuffle", "(", "SVOp", ",", "DAG", ",", "dl", ")", ";", "if", "(", "NewOp", ".", "getNode", "(", ")", ")", "{", "EVT", "NewVT", "=", "NewOp", ".", "getValueType", "(", ")", ";", "if", "(", "isCommutedMOVLMask", "(", "cast", "<", "ShuffleVectorSDNode", ">", "(", "NewOp", ")", "->", "getMask", "(", ")", ",", "NewVT", ",", "true", ",", "false", ")", ")", "return", "getVZextMovL", "(", "VT", ",", "NewVT", ",", "NewOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ",", "Subtarget", ",", "dl", ")", ";", "}", "}", "else", "if", "(", "ISD", "::", "isBuildVectorAllZeros", "(", "V1", ".", "getNode", "(", ")", ")", ")", "{", "SDValue", "NewOp", "=", "RewriteAsNarrowerShuffle", "(", "SVOp", ",", "DAG", ",", "dl", ")", ";", "if", "(", "NewOp", ".", "getNode", "(", ")", ")", "{", "EVT", "NewVT", "=", "NewOp", ".", "getValueType", "(", ")", ";", "if", "(", "isMOVLMask", "(", "cast", "<", "ShuffleVectorSDNode", ">", "(", "NewOp", ")", "->", "getMask", "(", ")", ",", "NewVT", ")", ")", "return", "getVZextMovL", "(", "VT", ",", "NewVT", ",", "NewOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ",", "Subtarget", ",", "dl", ")", ";", "}", "}" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,921	[ ";" ]	[ "unsigned", "Reg", "=", "RSI", "->", "Instr", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "Pos", "=", "RSI", "->", "Instr", ";", "MachineBasicBlock", "&", "MBB", "=", "", "Pos", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "Pos", "->", "getDebugLoc", "(", ")", ";", "unsigned", "SrcVec", "=", "BaseRSI", "->", "Instr", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "DenseMap", "<", "unsigned", ",", "unsigned", ">", "UpdatedRegToChan", "=", "BaseRSI", "->", "RegToChan", ";", "std", "::", "vector", "<", "unsigned", ">", "UpdatedUndef", "=", "BaseRSI", "->", "UndefReg", ";", "for", "(", "DenseMap", "<", "unsigned", ",", "unsigned", ">", "::", "iterator", "It", "=", "RSI", "->", "RegToChan", ".", "begin", "(", ")", ",", "E", "=", "RSI", "->", "RegToChan", ".", "end", "(", ")", ";", "It", "!=", "E", ";", "++", "It", ")", "{", "unsigned", "DstReg", "=", "MRI", "->", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "unsigned", "SubReg", "=", "(", "", "It", ")", ".", "first", ";", "unsigned", "Swizzle", "=", "(", "", "It", ")", ".", "second", ";", "unsigned", "Chan", "=", "getReassignedChan", "(", "RemapChan", ",", "Swizzle", ")", ";", "MachineInstr", "", "Tmp", "=", "BuildMI", "(", "MBB", ",", "Pos", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DstReg", ")", ".", "addReg", "(", "SrcVec", ")", ".", "addReg", "(", "SubReg", ")", ".", "addImm", "(", "Chan", ")", ";", "UpdatedRegToChan", "[", "SubReg", "]", "=", "Chan", ";", "std", "::", "vector", "<", "unsigned", ">", "::", "iterator", "ChanPos", "=", "llvm", "::", "find", "(", "UpdatedUndef", ",", "Chan", ")", ";", "if", "(", "ChanPos", "!=", "UpdatedUndef", ".", "end", "(", ")", ")", "UpdatedUndef", ".", "erase", "(", "ChanPos", ")", ";", "assert", "(", "!", "is_contained", "(", "UpdatedUndef", ",", "Chan", ")", "&&", "<STR_LIT>", "UpdatedUndef shouldn't contain Chan more than once!", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " ->", "<STR_LIT>", ";", "Tmp", "->", "dump", "(", ")", ";", ")", ";", "(", "void", ")", "Tmp", ";", "SrcVec", "=", "DstReg" ]
GCC	rs6000	CPP	program_repair	CPU	7,922	[ "<FIXS>", "bool", "first", ",", "last", ";", "<FIXE>", "<FIXS>", "first", "=", "insn_must_be_first_in_group", "(", "insn", ")", ";", "last", "=", "insn_must_be_last_in_group", "(", "insn", ")", ";", "<FIXE>", "<FIXS>", "if", "(", "first", "&&", "last", ")", "<FIXE>", "<FIXS>", "return", "last", ";", "<FIXE>", "<FIXS>", "case", "PROCESSOR_POWER5", ":", "if", "(", "is_cracked_insn", "(", "insn", ")", ")", "return", "true", ";", "case", "PROCESSOR_POWER4", ":", "if", "(", "is_microcoded_insn", "(", "insn", ")", ")", "return", "true", ";", "if", "(", "!", "rs6000_sched_groups", ")", "return", "false", ";", "type", "=", "get_attr_type", "(", "insn", ")", ";", "switch", "(", "type", ")", "{", "case", "TYPE_MFCR", ":", "case", "TYPE_MFCRF", ":", "case", "TYPE_MTCR", ":", "case", "TYPE_DELAYED_CR", ":", "case", "TYPE_CR_LOGICAL", ":", "case", "TYPE_MTJMPR", ":", "case", "TYPE_MFJMPR", ":", "case", "TYPE_IDIV", ":", "case", "TYPE_LDIV", ":", "case", "TYPE_LOAD_L", ":", "case", "TYPE_STORE_C", ":", "case", "TYPE_ISYNC", ":", "case", "TYPE_SYNC", ":", "return", "true", ";", "default", ":", "break", ";", "}", "break", ";", "case", "PROCESSOR_POWER6", ":", "type", "=", "get_attr_type", "(", "insn", ")", ";", "switch", "(", "type", ")", "{", "case", "TYPE_INSERT_DWORD", ":", "case", "TYPE_EXTS", ":", "case", "TYPE_CNTLZ", ":", "case", "TYPE_SHIFT", ":", "case", "TYPE_VAR_SHIFT_ROTATE", ":", "case", "TYPE_TRAP", ":", "case", "TYPE_IMUL", ":", "case", "TYPE_IMUL2", ":", "case", "TYPE_IMUL3", ":", "case", "TYPE_LMUL", ":", "case", "TYPE_IDIV", ":", "case", "TYPE_INSERT_WORD", ":", "case", "TYPE_DELAYED_COMPARE", ":", "case", "TYPE_IMUL_COMPARE", ":", "case", "TYPE_LMUL_COMPARE", ":", "case", "TYPE_FPCOMPARE", ":", "case", "TYPE_MFCR", ":", "case", "TYPE_MTCR", ":", "case", "TYPE_MFJMPR", ":", "case", "TYPE_MTJMPR", ":", "case", "TYPE_ISYNC", ":", "case", "TYPE_SYNC", ":", "case", "TYPE_LOAD_L", ":", "case", "TYPE_STORE_C", ":", "case", "TYPE_LOAD_U", ":", "case", "TYPE_LOAD_UX", ":", "case", "TYPE_LOAD_EXT_UX", ":", "case", "TYPE_STORE_U", ":", "case", "TYPE_STORE_UX", ":", "case", "TYPE_FPLOAD_U", ":", "case", "TYPE_FPLOAD_UX", ":", "case", "TYPE_FPSTORE_U", ":", "case", "TYPE_FPSTORE_UX", ":", "return", "true", ";", "default", ":", "break", ";", "}", "break", ";", "default", ":", "break", ";", "}", "return", "false", ";", "}", "static", "boolinsn_must_be_last_in_group", "(", "rtx", "insn", ")", "{", "enum", "attr_type", "type", ";", "if", "(", "!", "insn", "\|\|", "insn", "==", "NULL_RTX", "\|\|", "GET_CODE", "(", "insn", ")", "==", "NOTE", "\|\|", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "==", "USE", "\|\|", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "==", "CLOBBER", ")", "return", "false", ";", "switch", "(", "rs6000_cpu", ")", "{", "case", "PROCESSOR_POWER4", ":", "case", "PROCESSOR_POWER5", ":", "if", "(", "is_microcoded_insn", "(", "insn", ")", ")", "return", "true", ";", "if", "(", "is_branch_slot_insn", "(", "insn", ")", ")", "return", "true", ";", "break", ";", "case", "PROCESSOR_POWER6", ":", "type", "=", "get_attr_type", "(", "insn", ")", ";", "switch", "(", "type", ")", "{", "case", "TYPE_EXTS", ":", "case", "TYPE_CNTLZ", ":", "case", "TYPE_SHIFT", ":", "case", "TYPE_VAR_SHIFT_ROTATE", ":", "case", "TYPE_TRAP", ":", "case", "TYPE_IMUL", ":", "case", "TYPE_IMUL2", ":", "case", "TYPE_IMUL3", ":", "case", "TYPE_LMUL", ":", "case", "TYPE_IDIV", ":", "case", "TYPE_DELAYED_COMPARE", ":", "case", "TYPE_IMUL_COMPARE", ":", "case", "TYPE_LMUL_COMPARE", ":", "case", "TYPE_FPCOMPARE", ":", "case", "TYPE_MFCR", ":", "case", "TYPE_MTCR", ":", "case", "TYPE_MFJMPR", ":", "case", "TYPE_MTJMPR", ":", "case", "TYPE_ISYNC", ":", "case", "TYPE_SYNC", ":", "case", "TYPE_LOAD_L", ":", "case", "TYPE_STORE_C", ":", "return", "true", ";", "default", ":", "break", ";", "<FIXE>" ]	[ "static", "boolinsn_terminates_group_p", "(", "rtx", "insn", ",", "enum", "group_termination", "which_group", ")", "{", "<BUGS>", "enum", "attr_type", "type", ";", "<BUGE>", "if", "(", "!", "insn", ")", "return", "false", ";", "<BUGS>", "type", "=", "get_attr_type", "(", "insn", ")", ";", "<BUGE>", "<BUGS>", "if", "(", "is_microcoded_insn", "(", "insn", ")", ")", "<BUGE>", "return", "true", ";", "if", "(", "which_group", "==", "current_group", ")", "<BUGS>", "{", "if", "(", "is_branch_slot_insn", "(", "insn", ")", ")", "return", "true", ";", "return", "false", ";", "}", "<BUGE>", "else", "if", "(", "which_group", "==", "previous_group", ")", "{", "<BUGS>", "if", "(", "is_dispatch_slot_restricted", "(", "insn", ")", ")", "return", "true", ";", "return", "false", ";", "<BUGE>", "}", "return", "false", ";", "}" ]
GCC	arm	CPP	next_suggestion	CPU	7,923	[ "}" ]	[ "rtx", "scratch_hi", "=", "gen_rtx_REG", "(", "HImode", ",", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ";", "emit_insn", "(", "gen_movhi", "(", "scratch_hi", ",", "outval", ")", ")", ";", "outval", "=", "scratch_hi", ";", "}", "}", "emit_set_insn", "(", "base_plus", ",", "base", ")", ";", "base", "=", "base_plus", ";", "}", "else", "if", "(", "GET_CODE", "(", "base", ")", "==", "PLUS", ")", "{", "HOST_WIDE_INT", "hi", ",", "lo", ";", "offset", "+=", "INTVAL", "(", "XEXP", "(", "base", ",", "<NUM_LIT>", ")", ")", ";", "base", "=", "XEXP", "(", "base", ",", "<NUM_LIT>", ")", ";", "lo", "=", "(", "offset", ">=", "<NUM_LIT>", "?", "(", "offset", "&", "<NUM_LIT>", ")", ":", "-", "(", "(", "-", "offset", ")", "&", "<NUM_LIT>", ")", ")", ";", "if", "(", "lo", "==", "<NUM_LIT>", ")", "lo", "&=", "<NUM_LIT>", ";", "hi", "=", "(", "(", "(", "(", "offset", "-", "lo", ")", "&", "(", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", "^", "(", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", "-", "(", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", ";", "gcc_assert", "(", "hi", "+", "lo", "==", "offset", ")", ";", "if", "(", "hi", "!=", "<NUM_LIT>", ")", "{", "rtx", "base_plus", "=", "gen_rtx_REG", "(", "SImode", ",", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "+", "<NUM_LIT>", ")", ";", "if", "(", "reg_overlap_mentioned_p", "(", "base_plus", ",", "outval", ")", ")", "{", "if", "(", "!", "reg_overlap_mentioned_p", "(", "scratch", ",", "outval", ")", ")", "std", "::", "swap", "(", "scratch", ",", "base_plus", ")", ";", "else", "{", "rtx", "scratch_hi", "=", "gen_rtx_REG", "(", "HImode", ",", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ";", "emit_insn", "(", "gen_movhi", "(", "scratch_hi", ",", "outval", ")", ")", ";", "outval", "=", "scratch_hi", ";", "}" ]
GCC	m32c	MD	stmt_completion	MPU	7,924	[ ")" ]	[ "(", "define_constants", "[", "(", "R0_REGNO", "<NUM_LIT>", ")", "(", "R2_REGNO", "<NUM_LIT>" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,925	[ "}" ]	[ "OptimizeSize", "=", "MF", ".", "getFunction", "(", ")", ".", "hasOptSize", "(", ")", ";", "MinimizeSize", "=", "STI", "->", "hasMinSize", "(", ")", ";", "BlockInfo", ".", "clear", "(", ")", ";", "BlockInfo", ".", "resize", "(", "MF", ".", "getNumBlockIDs", "(", ")", ")", ";", "ReversePostOrderTraversal", "<", "MachineFunction", "", ">", "RPOT", "(", "&", "MF", ")", ";", "bool", "Modified", "=", "false", ";", "for", "(", "MachineBasicBlock", "", "MBB", ":", "RPOT", ")", "Modified", "\|=", "ReduceMBB", "(", "*", "MBB", ")", ";", "return", "Modified", ";" ]
GCC	i386	MD	stmt_completion	CPU	7,926	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr" ]
LLVM	X86	CPP	next_suggestion	CPU	7,927	[ "case", "X86", "::", "SQRTSSm", ":" ]	[ "case", "X86", "::", "CVTSD2SSrr", ":", "case", "X86", "::", "CVTSD2SSrm", ":", "case", "X86", "::", "Int_CVTSD2SSrr", ":", "case", "X86", "::", "Int_CVTSD2SSrm", ":", "case", "X86", "::", "CVTSS2SDrr", ":", "case", "X86", "::", "CVTSS2SDrm", ":", "case", "X86", "::", "Int_CVTSS2SDrr", ":", "case", "X86", "::", "Int_CVTSS2SDrm", ":", "case", "X86", "::", "RCPSSr", ":", "case", "X86", "::", "RCPSSm", ":", "case", "X86", "::", "RCPSSr_Int", ":", "case", "X86", "::", "RCPSSm_Int", ":", "case", "X86", "::", "ROUNDSDr", ":", "case", "X86", "::", "ROUNDSDm", ":", "case", "X86", "::", "ROUNDSDr_Int", ":", "case", "X86", "::", "ROUNDSSr", ":", "case", "X86", "::", "ROUNDSSm", ":", "case", "X86", "::", "ROUNDSSr_Int", ":", "case", "X86", "::", "RSQRTSSr", ":", "case", "X86", "::", "RSQRTSSm", ":", "case", "X86", "::", "RSQRTSSr_Int", ":", "case", "X86", "::", "RSQRTSSm_Int", ":", "case", "X86", "::", "SQRTSSr", ":" ]
LLVM	R600	TD	stmt_completion	GPU	7,928	[ "=", "<NUM_LIT>", ";" ]	[ "let", "SIMM16", "=", "<NUM_LIT>", ";", "let", "isBarrier", "=", "<NUM_LIT>", ";", "let", "hasCtrlDep", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "mayStore" ]
LLVM	DLX	CPP	code_generation	CPU	7,929	[ "const", "MCFixupKindInfo", "&", "DLXAsmBackend", "::", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "{", "static", "const", "MCFixupKindInfo", "Infos", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "{", "{", "<STR_LIT>", "FIXUP_DLX_NONE", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_21", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_21_F", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_25", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_32", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_HI16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_LO16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&", "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";", "return", "Infos", "[", "Kind", "-", "FirstTargetFixupKind", "]", ";", "}" ]	[ "Get", "information", "on", "a", "fixup", "kind", "." ]
GCC	arm	MD	next_suggestion	CPU	7,930	[ "}", ")" ]	[ "(", "sign_extract", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "{" ]
GCC	nds32	MD	stmt_completion	CPU	7,931	[ "<STR_LIT>", ")", ")" ]	[ "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,932	[ "(", ")", ";" ]	[ "L", "=", "TheLoop", ";", "SE", "=", "&", "getAnalysis", "<", "ScalarEvolutionWrapperPass", ">", "(", ")", ".", "getSE", "(", ")", ";", "AA", "=", "&", "getAnalysis", "<", "AAResultsWrapperPass", ">", "(", ")", ".", "getAAResults", "(", ")", ";", "TLI", "=", "&", "getAnalysis", "<", "TargetLibraryInfoWrapperPass", ">", "(", ")", ".", "getTLI", "(", ")", ";", "DT", "=", "&", "getAnalysis", "<", "DominatorTreeWrapperPass", ">", "(", ")", ".", "getDomTree", "(", ")", ";", "LI", "=", "&", "getAnalysis", "<", "LoopInfoWrapperPass", ">", "(", ")", ".", "getLoopInfo", "(", ")", ";", "auto", "&", "TPC", "=", "getAnalysis", "<", "TargetPassConfig", ">", "(", ")", ";", "BasicBlock", "", "Header", "=", "TheLoop", "->", "getHeader", "(", ")", ";", "if", "(", "!", "Header", ")", "return", "false", ";", "if", "(", "Header", "!=", "TheLoop", "->", "getLoopLatch", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "The loop header is not the loop latch: not ", "<STR_LIT>", "<STR_LIT>", "running pass ARMParallelDSP\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "!", "TheLoop", "->", "getLoopPreheader", "(", ")", ")", "InsertPreheaderForLoop", "(", "L", ",", "DT", ",", "LI", ",", "nullptr", ",", "true", ")", ";", "Function", "&", "F", "=", "", "Header", "->", "getParent", "(", ")", ";", "M", "=", "F", ".", "getParent" ]
GCC	aarch64	MD	program_repair	CPU	7,933	[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]	[ "UNSPEC_GOTSMALLPIC", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn", "<STR_LIT>" ]
LLVM	VE	TD	stmt_completion	CPU	7,934	[ ":", "$", "vz", ",", "i32", ":", "$", "vl", ",", "v256f64", ":", "$", "pt", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "int_ve_vl_vaddul_vsvvl", "i64", ":", "$", "sy", ",", "v256f64", ":", "$", "vz", ",", "v256f64", ":", "$", "pt", ",", "i32", ":", "$", "vl", ")", ",", "(", "VADDULrvl_v", "i64", ":", "$", "sy", ",", "v256f64" ]
LLVM	ARM	TD	stmt_completion	CPU	7,935	[ ")", ",", "(", "ins", "addrmode6", ":", "$", "addr", ")", ",", "itin", ",", "<STR_LIT>", ">", ";" ]	[ "class", "VLDQPseudo", "<", "InstrItinClass", "itin", ">", ":", "PseudoNLdSt", "<", "(", "outs", "QPR", ":", "$", "dst" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,936	[ "}" ]	[ "static", "bool", "isGTorGE", "(", "ISD", "::", "CondCode", "CC", ")", "{", "return", "CC", "==", "ISD", "::", "SETGT", "\|\|", "CC", "==", "ISD", "::", "SETGE", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,937	[ "}" ]	[ "TargetRegistry", "::", "RegisterMCDisassembler", "(", "getTheThumbLETarget", "(", ")", ",", "createARMDisassembler", ")", ";", "TargetRegistry", "::", "RegisterMCDisassembler", "(", "getTheThumbBETarget", "(", ")", ",", "createARMDisassembler", ")", ";" ]
GCC	arm	MD	stmt_completion	CPU	7,938	[ "<STR_LIT>", ")", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]
GCC	rs6000	MD	stmt_completion	CPU	7,939	[ "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "match_parallel", "<NUM_LIT>", "<STR_LIT>", "[", "(", "return", ")", "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>" ]
GCC	mips	MD	next_suggestion	CPU	7,940	[ "<NUM_LIT>", "<NUM_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	ARM64	TD	stmt_completion	CPU	7,941	[ "(", "set", "dstRegtype", ":", "$", "Rd", ",", "(", "OpNode", "srcRegtype", ":", "$", "Rn", ",", "immtype", ":", "$", "imm", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteI", "]", ">", "{" ]	[ "class", "BaseAddSubImm", "<", "bit", "isSub", ",", "bit", "setFlags", ",", "RegisterClass", "dstRegtype", ",", "RegisterClass", "srcRegtype", ",", "addsub_shifted_imm", "immtype", ",", "string", "asm", ",", "SDPatternOperator", "OpNode", ">", ":", "I", "<", "(", "outs", "dstRegtype", ":", "$", "Rd", ")", ",", "(", "ins", "srcRegtype", ":", "$", "Rn", ",", "immtype", ":", "$", "imm", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[" ]
GCC	mips	MD	stmt_completion	CPU	7,942	[ "UNSPEC_SUBQ", ")", ")", "]" ]	[ "(", "set", "(", "reg", ":", "CCDSP", "CCDSP_OU_REGNUM", ")", "(", "unspec", ":", "CCDSP", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,943	[ "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT2", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "Ty2", ")", ";" ]	[ "if", "(", "!", "ST", "->", "vectorsUseTwoUnits", "(", ")", "\|\|", "!", "Ty1", "->", "isVectorTy", "(", ")", ")", "return", "Cost", ";", "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT1", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "Ty1", ")", ";", "if", "(", "LT1", ".", "first", "!=", "<NUM_LIT>", "\|\|", "!", "LT1", ".", "second", ".", "isVector", "(", ")", ")", "return", "Cost", ";", "int", "ISD", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "Opcode", ")", ";", "if", "(", "TLI", "->", "isOperationExpand", "(", "ISD", ",", "LT1", ".", "second", ")", ")", "return", "Cost", ";", "if", "(", "Ty2", ")", "{" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,944	[ "-", "<NUM_LIT>", "}", ";" ]	[ "class", "Enc_b388cf", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "II", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>" ]
LLVM	ARM	TD	next_suggestion	CPU	7,945	[ "}" ]	[ "let", "ParserMethod", "=", "<STR_LIT>", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,946	[ "}" ]	[ "if", "(", "isPIC", ")", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "PtrVT", ")", ",", "Hi", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "Hi", ",", "Lo", ")", ";" ]
LLVM	WebAssembly	CPP	next_suggestion	Virtual ISA	7,947	[ "}" ]	[ "Type", "*", "RetTy", "=", "F", ".", "getReturnType", "(", ")", ";", "SmallVector", "<", "MVT", ",", "<NUM_LIT>", ">", "CallerRetTys", ";", "computeLegalValueVTs", "(", "F", ",", "TM", ",", "RetTy", ",", "CallerRetTys", ")", ";", "valTypesFromMVTs", "(", "CallerRetTys", ",", "Returns", ")", ";" ]
GCC	arm	MD	program_repair	CPU	7,948	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "V_elem", ">", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "{", "rtx", "vec", "=", "gen_reg_rtx", "(", "MODE", ">", "mode", ")", "neon_pairwise_reduce", "(", "vec", ",", "operands", "[", "<NUM_LIT>", "]", ",", "MODE", ">", "mode", "," ]
LLVM	X86	CPP	next_suggestion	CPU	7,949	[ "if", "(", "ResultReg", "==", "<NUM_LIT>", ")", "return", "false", ";" ]	[ "if", "(", "SrcVT", ".", "SimpleTy", "==", "MVT", "::", "i1", ")", "{", "ResultReg", "=", "FastEmitZExtFromI1", "(", "MVT", "::", "i8", ",", "ResultReg", ",", "false", ")", ";", "SrcVT", "=", "MVT", "::", "i8", ";", "if", "(", "ResultReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "}", "if", "(", "DstVT", "==", "MVT", "::", "i64", ")", "{", "unsigned", "MovInst", ";", "switch", "(", "SrcVT", ".", "SimpleTy", ")", "{", "case", "MVT", "::", "i8", ":", "MovInst", "=", "X86", "::", "MOVZX32rr8", ";", "break", ";", "case", "MVT", "::", "i16", ":", "MovInst", "=", "X86", "::", "MOVZX32rr16", ";", "break", ";", "case", "MVT", "::", "i32", ":", "MovInst", "=", "X86", "::", "MOV32rr", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected zext to i64 source type", "<STR_LIT>", ")", ";", "}", "unsigned", "Result32", "=", "createResultReg", "(", "&", "X86", "::", "GR32RegClass", ")", ";", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "MovInst", ")", ",", "Result32", ")", ".", "addReg", "(", "ResultReg", ")", ";", "ResultReg", "=", "createResultReg", "(", "&", "X86", "::", "GR64RegClass", ")", ";", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "SUBREG_TO_REG", ")", ",", "ResultReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "Result32", ")", ".", "addImm", "(", "X86", "::", "sub_32bit", ")", ";", "}", "else", "if", "(", "DstVT", "!=", "MVT", "::", "i8", ")", "{", "ResultReg", "=", "FastEmit_r", "(", "MVT", "::", "i8", ",", "DstVT", ".", "getSimpleVT", "(", ")", ",", "ISD", "::", "ZERO_EXTEND", ",", "ResultReg", ",", "true", ")", ";" ]
LLVM	MBlaze	CPP	next_suggestion	MPU	7,950	[ "}" ]	[ "Triple", "TheTriple", "(", "TT", ")", ";", "switch", "(", "TheTriple", ".", "getOS", "(", ")", ")", "{", "default", ":", "return", "new", "MBlazeMCAsmInfo", "(", ")", ";", "}" ]
GCC	aarch64	MD	stmt_completion	CPU	7,951	[ "<STR_LIT>", ")", ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "match_test" ]
LLVM	ARM	TD	program_repair	CPU	7,952	[ "<FIXS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>", "<FIXS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>", "<FIXS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>", "<FIXS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>" ]	[ "IIC_VMACi16Q", ",", "IIC_VMACi32Q", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "add", ">", ";", "def", "VMLAfd", ":", "N3VDMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACD", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v2f32", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "def", "VMLAfq", ":", "N3VQMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACQ", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v4f32", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "def", "VMLAhd", ":", "N3VDMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACD", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v4f16", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "def", "VMLAhq", ":", "N3VQMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACQ", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v8f16", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "defm", "VMLAsl", ":", "N3VMulOpSL_HS", "<NUM_LIT>", ",", "IIC_VMACi16D", ",", "IIC_VMACi32D", ",", "IIC_VMACi16Q", ",", "IIC_VMACi32Q", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "add", ">", ";", "def", "VMLAslfd", ":", "N3VDMulOpSL", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACD", ",", "<STR_LIT>", ",", "<STR_LIT>", "," ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	7,953	[ "}", ",", "<STR_LIT>", "label", "<STR_LIT>", ")", ";" ]	[ "LLVMContext", "&", "C", "=", "M", "->", "getContext", "(", ")", ";", "IRBuilder", "<", ">", "IRB", "(", "C", ")", ";", "IRB", ".", "SetCurrentDebugLocation", "(", "DL", ")", ";", "IRB", ".", "SetInsertPoint", "(", "BB", ")", ";", "BasicBlock", "", "ThenBB1", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.then1", "<STR_LIT>", ",", "F", ")", ";", "BasicBlock", "", "ElseBB1", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.else1", "<STR_LIT>", ",", "F", ")", ";", "BasicBlock", "", "EndBB1", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.end", "<STR_LIT>", ",", "F", ")", ";", "Value", "", "ThrewCmp", "=", "IRB", ".", "CreateICmpNE", "(", "Threw", ",", "getAddrSizeInt", "(", "M", ",", "<NUM_LIT>", ")", ")", ";", "Value", "", "ThrewValue", "=", "IRB", ".", "CreateLoad", "(", "IRB", ".", "getInt32Ty", "(", ")", ",", "ThrewValueGV", ",", "ThrewValueGV", "->", "getName", "(", ")", "+", "<STR_LIT>", ".val", "<STR_LIT>", ")", ";", "Value", "", "ThrewValueCmp", "=", "IRB", ".", "CreateICmpNE", "(", "ThrewValue", ",", "IRB", ".", "getInt32", "(", "<NUM_LIT>", ")", ")", ";", "Value", "", "Cmp1", "=", "IRB", ".", "CreateAnd", "(", "ThrewCmp", ",", "ThrewValueCmp", ",", "<STR_LIT>", "cmp1", "<STR_LIT>", ")", ";", "IRB", ".", "CreateCondBr", "(", "Cmp1", ",", "ThenBB1", ",", "ElseBB1", ")", ";", "IRB", ".", "SetInsertPoint", "(", "ThenBB1", ")", ";", "BasicBlock", "", "ThenBB2", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.then2", "<STR_LIT>", ",", "F", ")", ";", "BasicBlock", "", "EndBB2", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.end2", "<STR_LIT>", ",", "F", ")", ";", "Value", "", "ThrewPtr", "=", "IRB", ".", "CreateIntToPtr", "(", "Threw", ",", "getAddrPtrType", "(", "M", ")", ",", "Threw", "->", "getName", "(", ")", "+", "<STR_LIT>", ".p", "<STR_LIT>", ")", ";", "Value", "", "LoadedThrew", "=", "IRB", ".", "CreateLoad", "(", "getAddrIntType", "(", "M", ")", ",", "ThrewPtr", ",", "ThrewPtr", "->", "getName", "(", ")", "+", "<STR_LIT>", ".loaded", "<STR_LIT>", ")", ";", "Value", "", "ThenLabel", "=", "IRB", ".", "CreateCall", "(", "TestSetjmpF", ",", "{", "LoadedThrew", ",", "SetjmpTable", ",", "SetjmpTableSize" ]
LLVM	X86	CPP	next_suggestion	CPU	7,954	[ "MIB", ".", "setMemRefs", "(", "MMOs", ")", ";" ]	[ "unsigned", "PtrStoreOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "MOV64mr", ":", "X86", "::", "MOV32mr", ";", "MIB", "=", "BuildMI", "(", "", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PtrStoreOpc", ")", ")", ";", "const", "int64_t", "SSPOffset", "=", "<NUM_LIT>", "", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "unsigned", "MemOpndSlot", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "X86", "::", "AddrNumOperands", ";", "++", "i", ")", "{", "if", "(", "i", "==", "X86", "::", "AddrDisp", ")", "MIB", ".", "addDisp", "(", "MI", ".", "getOperand", "(", "MemOpndSlot", "+", "i", ")", ",", "SSPOffset", ")", ";", "else", "MIB", ".", "add", "(", "MI", ".", "getOperand", "(", "MemOpndSlot", "+", "i", ")", ")", ";", "}", "MIB", ".", "addReg", "(", "SSPCopyReg", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	7,955	[ "Zero", ")", ";" ]	[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "SVT", "=", "VT", ".", "getScalarType", "(", ")", ";", "EVT", "InVT", "=", "N0", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "InSVT", "=", "InVT", ".", "getScalarType", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SDIVREM", "&&", "N0", ".", "getResNo", "(", ")", "==", "<NUM_LIT>", "&&", "InVT", "==", "MVT", "::", "i8", "&&", "VT", "==", "MVT", "::", "i32", ")", "{", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "i8", ",", "VT", ")", ";", "SDValue", "R", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "NodeTys", ",", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "N0", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "R", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "return", "R", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "}", "if", "(", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "{", "if", "(", "N0", ".", "getValueType", "(", ")", "==", "MVT", "::", "i1", ")", "{", "SDValue", "Zero", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "VT", ")", ";", "SDValue", "AllOnes", "=", "DAG", ".", "getConstant", "(", "APInt", "::", "getAllOnesValue", "(", "VT", ".", "getSizeInBits", "(", ")", ")", ",", "DL", ",", "VT", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SELECT", ",", "DL", ",", "VT", ",", "N0", ",", "AllOnes", "," ]
LLVM	ARM	CPP	next_suggestion	CPU	7,956	[ "case", "ARM", "::", "MOVr_TC", ":" ]	[ "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "false", ";", "case", "ARM", "::", "MOVr", ":" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,957	[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]	[ "def", "J4_cmpeqi_tp1_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
GCC	nds32	CPP	code_generation	CPU	7,958	[ "static", "void", "nds32_emit_isr_vector_section", "(", "int", "vector_id", ")", "{", "unsigned", "int", "vector_number_offset", "=", "<NUM_LIT>", ";", "const", "char", "", "c_str", "=", "<STR_LIT>", "CATEGORY", "<STR_LIT>", ";", "const", "char", "", "sr_str", "=", "<STR_LIT>", "SR", "<STR_LIT>", ";", "const", "char", "", "nt_str", "=", "<STR_LIT>", "NT", "<STR_LIT>", ";", "const", "char", "", "vs_str", "=", "<STR_LIT>", "VS", "<STR_LIT>", ";", "char", "first_level_handler_name", "[", "<NUM_LIT>", "]", ";", "char", "section_name", "[", "<NUM_LIT>", "]", ";", "char", "symbol_name", "[", "<NUM_LIT>", "]", ";", "switch", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "category", ")", "{", "case", "NDS32_ISR_INTERRUPT", ":", "vector_number_offset", "=", "<NUM_LIT>", ";", "c_str", "=", "<STR_LIT>", "i", "<STR_LIT>", ";", "break", ";", "case", "NDS32_ISR_EXCEPTION", ":", "vector_number_offset", "=", "<NUM_LIT>", ";", "c_str", "=", "<STR_LIT>", "e", "<STR_LIT>", ";", "break", ";", "case", "NDS32_ISR_NONE", ":", "case", "NDS32_ISR_RESET", ":", "gcc_unreachable", "(", ")", ";", "break", ";", "}", "switch", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "save_reg", ")", "{", "case", "NDS32_SAVE_ALL", ":", "sr_str", "=", "<STR_LIT>", "sa", "<STR_LIT>", ";", "break", ";", "case", "NDS32_PARTIAL_SAVE", ":", "sr_str", "=", "<STR_LIT>", "ps", "<STR_LIT>", ";", "break", ";", "}", "switch", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "nested_type", ")", "{", "case", "NDS32_NESTED", ":", "nt_str", "=", "<STR_LIT>", "ns", "<STR_LIT>", ";", "break", ";", "case", "NDS32_NOT_NESTED", ":", "nt_str", "=", "<STR_LIT>", "nn", "<STR_LIT>", ";", "break", ";", "case", "NDS32_NESTED_READY", ":", "nt_str", "=", "<STR_LIT>", "nr", "<STR_LIT>", ";", "break", ";", "}", "vs_str", "=", "(", "nds32_isr_vector_size", "==", "<NUM_LIT>", ")", "?", "<STR_LIT>", "_4b", "<STR_LIT>", ":", "<STR_LIT>", "<STR_LIT>", ";", "snprintf", "(", "first_level_handler_name", ",", "sizeof", "(", "first_level_handler_name", ")", ",", "<STR_LIT>", "_nds32_%s_%s_%s%s", "<STR_LIT>", ",", "c_str", ",", "sr_str", ",", "nt_str", ",", "vs_str", ")", ";", "snprintf", "(", "section_name", ",", "sizeof", "(", "section_name", ")", ",", "<STR_LIT>", ".nds32_vector.%02d", "<STR_LIT>", ",", "vector_id", ")", ";", "snprintf", "(", "symbol_name", ",", "sizeof", "(", "symbol_name", ")", ",", "<STR_LIT>", "_nds32_vector_%02d%s", "<STR_LIT>", ",", "vector_id", ",", "vs_str", ")", ";", "nds32_emit_section_head_template", "(", "section_name", ",", "symbol_name", ",", "floor_log2", "(", "nds32_isr_vector_size", ")", ",", "false", ")", ";", "if", "(", "nds32_isr_vector_size", "==", "<NUM_LIT>", ")", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tj\\t%s ! jump to first level handler\\n", "<STR_LIT>", ",", "first_level_handler_name", ")", ";", "}", "else", "{", "if", "(", "TARGET_REDUCED_REGS", ")", "{", "if", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "save_reg", "==", "NDS32_SAVE_ALL", ")", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! reduced set regs + save_all\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r15, [$sp], $r15, 0xf\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r10, 0x0\\n", "<STR_LIT>", ")", ";", "}", "else", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! reduced set regs + partial_save\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r15, [$sp], $r15, 0x2\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r5, 0x0\\n", "<STR_LIT>", ")", ";", "}", "}", "else", "{", "if", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "save_reg", "==", "NDS32_SAVE_ALL", ")", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! full set regs + save_all\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r27, 0xf\\n", "<STR_LIT>", ")", ";", "}", "else", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! full set regs + partial_save\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r15, [$sp], $r27, 0x2\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r5, 0x0\\n", "<STR_LIT>", ")", ";", "}", "}", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tmovi\\t$r0, %d ! preparing software vid\\n", "<STR_LIT>", ",", "vector_id", "-", "vector_number_offset", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tj\\t%s ! jump to first level handler\\n", "<STR_LIT>", ",", "first_level_handler_name", ")", ";", "}", "nds32_emit_section_tail_template", "(", "symbol_name", ")", ";", "}" ]	[ "Function", "to", "emit", "isr", "vector", "section", "." ]
LLVM	ARM	CPP	stmt_completion	CPU	7,959	[ ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";" ]	[ "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2MOVTi16", ")", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd" ]
LLVM	Mips	CPP	stmt_completion	CPU	7,960	[ "::", "R_MICROMIPS_TLS_DTPREL_HI16", ";" ]	[ "case", "FK_Data_8", ":", "return", "ELF", "::", "R_MIPS_64", ";", "case", "FK_GPRel_4", ":", "if", "(", "isN64", "(", ")", ")", "{", "unsigned", "Type", "=", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ";", "Type", "=", "setRType", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_GPREL32", ",", "Type", ")", ";", "Type", "=", "setRType2", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_64", ",", "Type", ")", ";", "Type", "=", "setRType3", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ",", "Type", ")", ";", "return", "Type", ";", "}", "return", "ELF", "::", "R_MIPS_GPREL32", ";", "case", "Mips", "::", "fixup_Mips_GPREL16", ":", "return", "ELF", "::", "R_MIPS_GPREL16", ";", "case", "Mips", "::", "fixup_Mips_26", ":", "return", "ELF", "::", "R_MIPS_26", ";", "case", "Mips", "::", "fixup_Mips_CALL16", ":", "return", "ELF", "::", "R_MIPS_CALL16", ";", "case", "Mips", "::", "fixup_Mips_GOT_Global", ":", "case", "Mips", "::", "fixup_Mips_GOT_Local", ":", "return", "ELF", "::", "R_MIPS_GOT16", ";", "case", "Mips", "::", "fixup_Mips_HI16", ":", "return", "ELF", "::", "R_MIPS_HI16", ";", "case", "Mips", "::", "fixup_Mips_LO16", ":", "return", "ELF", "::", "R_MIPS_LO16", ";", "case", "Mips", "::", "fixup_Mips_TLSGD", ":", "return", "ELF", "::", "R_MIPS_TLS_GD", ";", "case", "Mips", "::", "fixup_Mips_GOTTPREL", ":", "return", "ELF", "::", "R_MIPS_TLS_GOTTPREL", ";", "case", "Mips", "::", "fixup_Mips_TPREL_HI", ":", "return", "ELF", "::", "R_MIPS_TLS_TPREL_HI16", ";", "case", "Mips", "::", "fixup_Mips_TPREL_LO", ":", "return", "ELF", "::", "R_MIPS_TLS_TPREL_LO16", ";", "case", "Mips", "::", "fixup_Mips_TLSLDM", ":", "return", "ELF", "::", "R_MIPS_TLS_LDM", ";", "case", "Mips", "::", "fixup_Mips_DTPREL_HI", ":", "return", "ELF", "::", "R_MIPS_TLS_DTPREL_HI16", ";", "case", "Mips", "::", "fixup_Mips_DTPREL_LO", ":", "return", "ELF", "::", "R_MIPS_TLS_DTPREL_LO16", ";", "case", "Mips", "::", "fixup_Mips_GOT_PAGE", ":", "return", "ELF", "::", "R_MIPS_GOT_PAGE", ";", "case", "Mips", "::", "fixup_Mips_GOT_OFST", ":", "return", "ELF", "::", "R_MIPS_GOT_OFST", ";", "case", "Mips", "::", "fixup_Mips_GOT_DISP", ":", "return", "ELF", "::", "R_MIPS_GOT_DISP", ";", "case", "Mips", "::", "fixup_Mips_GPOFF_HI", ":", "{", "unsigned", "Type", "=", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ";", "Type", "=", "setRType", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_GPREL16", ",", "Type", ")", ";", "Type", "=", "setRType2", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_SUB", ",", "Type", ")", ";", "Type", "=", "setRType3", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_HI16", ",", "Type", ")", ";", "return", "Type", ";", "}", "case", "Mips", "::", "fixup_Mips_GPOFF_LO", ":", "{", "unsigned", "Type", "=", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ";", "Type", "=", "setRType", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_GPREL16", ",", "Type", ")", ";", "Type", "=", "setRType2", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_SUB", ",", "Type", ")", ";", "Type", "=", "setRType3", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_LO16", ",", "Type", ")", ";", "return", "Type", ";", "}", "case", "Mips", "::", "fixup_Mips_HIGHER", ":", "return", "ELF", "::", "R_MIPS_HIGHER", ";", "case", "Mips", "::", "fixup_Mips_HIGHEST", ":", "return", "ELF", "::", "R_MIPS_HIGHEST", ";", "case", "Mips", "::", "fixup_Mips_GOT_HI16", ":", "return", "ELF", "::", "R_MIPS_GOT_HI16", ";", "case", "Mips", "::", "fixup_Mips_GOT_LO16", ":", "return", "ELF", "::", "R_MIPS_GOT_LO16", ";", "case", "Mips", "::", "fixup_Mips_CALL_HI16", ":", "return", "ELF", "::", "R_MIPS_CALL_HI16", ";", "case", "Mips", "::", "fixup_Mips_CALL_LO16", ":", "return", "ELF", "::", "R_MIPS_CALL_LO16", ";", "case", "Mips", "::", "fixup_MICROMIPS_26_S1", ":", "return", "ELF", "::", "R_MICROMIPS_26_S1", ";", "case", "Mips", "::", "fixup_MICROMIPS_HI16", ":", "return", "ELF", "::", "R_MICROMIPS_HI16", ";", "case", "Mips", "::", "fixup_MICROMIPS_LO16", ":", "return", "ELF", "::", "R_MICROMIPS_LO16", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT16", ":", "return", "ELF", "::", "R_MICROMIPS_GOT16", ";", "case", "Mips", "::", "fixup_MICROMIPS_CALL16", ":", "return", "ELF", "::", "R_MICROMIPS_CALL16", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT_DISP", ":", "return", "ELF", "::", "R_MICROMIPS_GOT_DISP", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT_PAGE", ":", "return", "ELF", "::", "R_MICROMIPS_GOT_PAGE", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT_OFST", ":", "return", "ELF", "::", "R_MICROMIPS_GOT_OFST", ";", "case", "Mips", "::", "fixup_MICROMIPS_TLS_GD", ":", "return", "ELF", "::", "R_MICROMIPS_TLS_GD", ";", "case", "Mips", "::", "fixup_MICROMIPS_TLS_LDM", ":", "return", "ELF", "::", "R_MICROMIPS_TLS_LDM", ";", "case", "Mips", "::", "fixup_MICROMIPS_TLS_DTPREL_HI16", ":", "return", "ELF" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,961	[ "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "PtrVT", ")", ";" ]	[ "assert", "(", "!", "(", "CallConv", "==", "CallingConv", "::", "Fast", "&&", "isVarArg", ")", "&&", "<STR_LIT>", "fastcc not supported on varargs functions", "<STR_LIT>", ")", ";", "EVT", "PtrVT", "=", "getPointerTy", "(", "MF", ".", "getDataLayout", "(", ")", ")", ";", "bool", "isImmutable", "=", "!", "(", "getTargetMachine", "(", ")", ".", "Options", ".", "GuaranteedTailCallOpt", "&&", "(", "CallConv", "==", "CallingConv", "::", "Fast", ")", ")", ";", "unsigned", "PtrByteSize", "=", "<NUM_LIT>", ";", "unsigned", "LinkageSize", "=", "Subtarget", ".", "getFrameLowering", "(", ")", "->", "getLinkageSize", "(", ")", ";", "static", "const", "MCPhysReg", "GPR", "[", "]", "=", "{", "PPC", "::", "X3", ",", "PPC", "::", "X4", ",", "PPC", "::", "X5", ",", "PPC", "::", "X6", ",", "PPC", "::", "X7", ",", "PPC", "::", "X8", ",", "PPC", "::", "X9", ",", "PPC", "::", "X10", ",", "}", ";", "static", "const", "MCPhysReg", "VR", "[", "]", "=", "{", "PPC", "::", "V2", ",", "PPC", "::", "V3", ",", "PPC", "::", "V4", ",", "PPC", "::", "V5", ",", "PPC", "::", "V6", ",", "PPC", "::", "V7", ",", "PPC", "::", "V8", ",", "PPC", "::", "V9", ",", "PPC", "::", "V10", ",", "PPC", "::", "V11", ",", "PPC", "::", "V12", ",", "PPC", "::", "V13", "}", ";", "const", "unsigned", "Num_GPR_Regs", "=", "array_lengthof", "(", "GPR", ")", ";", "const", "unsigned", "Num_FPR_Regs", "=", "useSoftFloat", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "const", "unsigned", "Num_VR_Regs", "=", "array_lengthof", "(", "VR", ")", ";", "bool", "HasParameterArea", "=", "!", "isELFv2ABI", "\|\|", "isVarArg", ";", "unsigned", "ParamAreaSize", "=", "Num_GPR_Regs", "", "PtrByteSize", ";", "unsigned", "NumBytes", "=", "LinkageSize", ";", "unsigned", "AvailableFPRs", "=", "Num_FPR_Regs", ";", "unsigned", "AvailableVRs", "=", "Num_VR_Regs", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "Ins", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "if", "(", "Ins", "[", "i", "]", ".", "Flags", ".", "isNest", "(", ")", ")", "continue", ";", "if", "(", "CalculateStackSlotUsed", "(", "Ins", "[", "i", "]", ".", "VT", ",", "Ins", "[", "i", "]", ".", "ArgVT", ",", "Ins", "[", "i", "]", ".", "Flags", ",", "PtrByteSize", ",", "LinkageSize", ",", "ParamAreaSize", ",", "NumBytes", ",", "AvailableFPRs", ",", "AvailableVRs", ")", ")", "HasParameterArea", "=", "true", ";", "}", "unsigned", "ArgOffset", "=", "LinkageSize", ";", "unsigned", "GPR_idx", "=", "<NUM_LIT>", ",", "FPR_idx", "=", "<NUM_LIT>", ",", "VR_idx", "=", "<NUM_LIT>", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "MemOps", ";", "Function", "::", "const_arg_iterator", "FuncArg", "=", "MF", ".", "getFunction", "(", ")", ".", "arg_begin", "(", ")", ";", "unsigned", "CurArgIdx", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "ArgNo", "=", "<NUM_LIT>", ",", "e", "=", "Ins", ".", "size", "(", ")", ";", "ArgNo", "!=", "e", ";", "++", "ArgNo", ")", "{", "SDValue", "ArgVal", ";", "bool", "needsLoad", "=", "false", ";", "EVT", "ObjectVT", "=", "Ins", "[", "ArgNo", "]", ".", "VT", ";", "EVT", "OrigVT", "=", "Ins", "[", "ArgNo", "]", ".", "ArgVT", ";", "unsigned", "ObjSize", "=", "ObjectVT", ".", "getStoreSize", "(", ")", ";", "unsigned", "ArgSize", "=", "ObjSize", ";", "ISD", "::", "ArgFlagsTy", "Flags", "=", "Ins", "[", "ArgNo", "]", ".", "Flags", ";", "if", "(", "Ins", "[", "ArgNo", "]", ".", "isOrigArg", "(", ")", ")", "{", "std", "::", "advance", "(", "FuncArg", ",", "Ins", "[", "ArgNo", "]", ".", "getOrigArgIndex", "(", ")", "-", "CurArgIdx", ")", ";", "CurArgIdx", "=", "Ins", "[", "ArgNo", "]", ".", "getOrigArgIndex", "(", ")", ";", "}", "unsigned", "CurArgOffset", ";", "Align", "Alignment", ";", "auto", "ComputeArgOffset", "=", "[", "&", "]", "(", ")", "{", "Alignment", "=", "CalculateStackSlotAlignment", "(", "ObjectVT", ",", "OrigVT", ",", "Flags", ",", "PtrByteSize", ")", ";", "ArgOffset", "=", "alignTo", "(", "ArgOffset", ",", "Alignment", ")", ";", "CurArgOffset", "=", "ArgOffset", ";", "}", ";", "if", "(", "CallConv", "!=", "CallingConv", "::", "Fast", ")", "{", "ComputeArgOffset", "(", ")", ";", "GPR_idx", "=", "(", "ArgOffset", "-", "LinkageSize", ")", "/", "PtrByteSize", ";", "GPR_idx", "=", "std", "::", "min", "(", "GPR_idx", ",", "Num_GPR_Regs", ")", ";", "}", "if", "(", "Flags", ".", "isByVal", "(", ")", ")", "{", "assert", "(", "Ins", "[", "ArgNo", "]", ".", "isOrigArg", "(", ")", "&&", "<STR_LIT>", "Byval arguments cannot be implicit", "<STR_LIT>", ")", ";", "if", "(", "CallConv", "==", "CallingConv", "::", "Fast", ")", "ComputeArgOffset", "(", ")", ";", "ObjSize", "=", "Flags", ".", "getByValSize", "(", ")", ";", "ArgSize", "=", "(", "(", "ObjSize", "+", "PtrByteSize", "-", "<NUM_LIT>", ")", "/", "PtrByteSize", ")", "", "PtrByteSize", ";", "if", "(", "!", "ObjSize", ")", "{", "int", "FI", "=", "MFI", ".", "CreateFixedObject", "(", "PtrByteSize", ",", "ArgOffset", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "PtrVT", ")", ";", "InVals", ".", "push_back", "(", "FIN", ")", ";", "continue", ";", "}", "int", "FI", ";", "if", "(", "HasParameterArea", "\|\|", "ArgSize", "+", "ArgOffset", ">", "LinkageSize", "+", "Num_GPR_Regs", "*", "PtrByteSize", ")", "FI", "=", "MFI", ".", "CreateFixedObject", "(", "ArgSize", ",", "ArgOffset", ",", "false", ",", "true", ")", ";", "else", "FI", "=", "MFI", ".", "CreateStackObject", "(", "ArgSize", ",", "Alignment", ",", "false", ")", ";" ]
LLVM	MSP430	CPP	next_suggestion	MPU	7,962	[ "}" ]	[ "MCInstLowering", ".", "Lower", "(", "MI", ",", "TmpInst", ")", ";", "OutStreamer", ".", "EmitInstruction", "(", "TmpInst", ")", ";" ]
LLVM	MBlaze	CPP	stmt_completion	MPU	7,963	[ "Type", "*", ">", "ArgTys", ";" ]	[ "static", "const", "FunctionType", "", "getType", "(", "LLVMContext", "&", "Context", ",", "unsigned", "id", ")", "{", "const", "Type", "", "ResultTy", "=", "NULL", ";", "std", "::", "vector", "<", "const" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,964	[ ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	7,965	[ ")", "return", "Op", ";" ]	[ "SDValue", "Op2", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "if", "(", "VT", "==", "MVT", "::", "v2f64", "&&", "Op1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "BITCAST", "&&", "Op1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ConstantFP", "&&", "Op2", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Constant", ")", "{", "uint64_t", "Index", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Op2", ")", "->", "getZExtValue", "(", ")", ";", "unsigned", "Mask", "=", "VT", ".", "getVectorNumElements", "(", ")", "-", "<NUM_LIT>", ";", "if", "(", "Index", "<=", "Mask" ]
GCC	arm	MD	stmt_completion	CPU	7,966	[ ")" ]	[ "(", "unspec", ":", "MVE_0", "[", "(", "match_operand", ":", "MVE_0", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "MVE_0", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "VORRQ_F", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	7,967	[ ")", ";" ]	[ "static", "SDValue", "getConstVector", "(", "ArrayRef", "<", "APInt", ">", "Bits", ",", "MVT", "VT", ",", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "dl", ")", "{", "APInt", "Undefs", "=", "APInt", "::", "getZero", "(", "Bits", ".", "size", "(", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	7,968	[ ")", "{" ]	[ "if", "(", "!", "isDecl", "&&", "!", "GV", "->", "isWeakForLinker", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "!", "GV", "->", "hasHiddenVisibility", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "isDecl", "\|\|", "GV", "->", "hasCommonLinkage", "(", ")", ")", "{", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "isPICStyleStubNoDynamic", "(", ")", ")", "{", "if", "(", "!", "isDecl", "&&", "!", "GV", "->", "isWeakForLinker", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "!", "GV", "->", "hasHiddenVisibility", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "isDecl", "\|\|", "GV", "->", "hasCommonLinkage", "(", ")" ]
GCC	aarch64	CPP	next_suggestion	CPU	7,969	[ "}" ]	[ "uint16x8_t", "result", ";", "_", "_", "asm__", "(", "<STR_LIT>", "uabdl2 %0.8h,%1.16b,%2.16b", "<STR_LIT>", ":", "<STR_LIT>", "=w", "<STR_LIT>", "(", "result", ")", ":", "<STR_LIT>", "w", "<STR_LIT>", "(", "a", ")", ",", "<STR_LIT>", "w", "<STR_LIT>", "(", "b", ")", ":", ")", ";", "return", "result", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,970	[ ";" ]	[ "unsigned", "ArchID", "=", "ARM", "::", "parseArch", "(", "TT", ".", "getArchName", "(", ")", ")", ";", "if", "(", "ArchID", "!=", "ARM", "::", "AK_INVALID", "&&", "(", "CPU", ".", "empty", "(", ")", "\|\|", "CPU", "==", "<STR_LIT>", "generic", "<STR_LIT>", ")", ")", "ARMArchFeature", "=", "(", "ARMArchFeature", "+", "<STR_LIT>", "+", "<STR_LIT>", "+", "ARM", "::", "getArchName", "(", "ArchID", ")", ")", ".", "str", "(", ")", ";", "if", "(", "isThumb", ")", "{", "if", "(", "ARMArchFeature", ".", "empty", "(", ")", ")", "ARMArchFeature", "=", "<STR_LIT>", "+thumb-mode,+v4t", "<STR_LIT>", ";", "else", "ARMArchFeature", "+=", "<STR_LIT>", ",+thumb-mode,+v4t", "<STR_LIT>", ";", "}", "if", "(", "TT", ".", "isOSNaCl", "(", ")", ")", "{", "if", "(", "ARMArchFeature", ".", "empty", "(", ")", ")", "ARMArchFeature", "=", "<STR_LIT>", "+nacl-trap", "<STR_LIT>", ";", "else", "ARMArchFeature", "+=", "<STR_LIT>", ",+nacl-trap", "<STR_LIT>", ";", "}", "return", "ARMArchFeature" ]
LLVM	AArch64	TD	next_suggestion	CPU	7,971	[ "}" ]	[ "def", "simm8", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "Imm", ">", "=", "-", "<NUM_LIT>", "&", "&", "Imm", "<", "<NUM_LIT>", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "SImm8Operand", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	7,972	[ "}" ]	[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "ImmVal", ")", ")", ";", "return", "Success", ";" ]
GCC	arm	CPP	stmt_completion	CPU	7,973	[ ")", ";" ]	[ "return", "_", "_", "builtin_mve_vctp64q_mv2qi", "(", "_", "_", "a", ",", "_", "_", "p" ]
GCC	arm	CPP	stmt_completion	CPU	7,974	[ "acle gebits", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "cfun", "->", "decl", ")", ")", ";" ]	[ "bool", "arm_ge_bits_access", "(", "void", ")", "{", "if", "(", "cfun", "&&", "cfun", "->", "decl", ")", "return", "lookup_attribute", "(", "<STR_LIT>" ]
LLVM	Lanai	CPP	stmt_completion	CPU	7,975	[ "<STR_LIT>", ";" ]	[ "return", "<STR_LIT>", "Lanai Assembly Printer" ]
LLVM	MSP430	CPP	next_suggestion	MPU	7,976	[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "getPointerTy", "(", ")", ",", "Result", ")", ";" ]	[ "SDValue", "MSP430TargetLowering", "::", "LowerExternalSymbol", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "SDLoc", "dl", "(", "Op", ")", ";", "const", "char", "*", "Sym", "=", "cast", "<", "ExternalSymbolSDNode", ">", "(", "Op", ")", "->", "getSymbol", "(", ")", ";", "SDValue", "Result", "=", "DAG", ".", "getTargetExternalSymbol", "(", "Sym", ",", "getPointerTy", "(", ")", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	7,977	[ "<STR_LIT>", ")" ]	[ "(", "define_reservation", "<STR_LIT>" ]
LLVM	X86	CPP	next_suggestion	CPU	7,978	[ "assert", "(", "AM", ".", "Scale", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Scale with no index!", "<STR_LIT>", ")", ";" ]	[ "StubAM", ".", "GV", "=", "GV", ";", "StubAM", ".", "GVOpFlags", "=", "GVFlags", ";", "SavePoint", "SaveInsertPt", "=", "enterLocalValueArea", "(", ")", ";", "if", "(", "TLI", ".", "getPointerTy", "(", ")", "==", "MVT", "::", "i64", ")", "{", "Opc", "=", "X86", "::", "MOV64rm", ";", "RC", "=", "&", "X86", "::", "GR64RegClass", ";", "if", "(", "Subtarget", "->", "isPICStyleRIPRel", "(", ")", ")", "StubAM", ".", "Base", ".", "Reg", "=", "X86", "::", "RIP", ";", "}", "else", "{", "Opc", "=", "X86", "::", "MOV32rm", ";", "RC", "=", "&", "X86", "::", "GR32RegClass", ";", "}", "LoadReg", "=", "createResultReg", "(", "RC", ")", ";", "MachineInstrBuilder", "LoadMI", "=", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "LoadReg", ")", ";", "addFullAddress", "(", "LoadMI", ",", "StubAM", ")", ";", "leaveLocalValueArea", "(", "SaveInsertPt", ")", ";", "LocalValueMap", "[", "V", "]", "=", "LoadReg", ";", "}", "AM", ".", "Base", ".", "Reg", "=", "LoadReg", ";", "AM", ".", "GV", "=", "<NUM_LIT>", ";", "return", "true", ";", "}", "}", "if", "(", "!", "AM", ".", "GV", "\|\|", "!", "Subtarget", "->", "isPICStyleRIPRel", "(", ")", ")", "{", "if", "(", "AM", ".", "Base", ".", "Reg", "==", "<NUM_LIT>", ")", "{", "AM", ".", "Base", ".", "Reg", "=", "getRegForValue", "(", "V", ")", ";", "return", "AM", ".", "Base", ".", "Reg", "!=", "<NUM_LIT>", ";", "}", "if", "(", "AM", ".", "IndexReg", "==", "<NUM_LIT>", ")", "{" ]
LLVM	X86	CPP	stmt_completion	CPU	7,979	[ "Load", ",", "STI", ")", ";" ]	[ "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "BaseReg", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "Scale", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "IndexReg", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "Offset", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "SegmentReg", ")", ")", ";", "Out", ".", "EmitInstruction", "(" ]
GCC	frv	CPP	stmt_completion	VLIW	7,980	[ "(", ")", ")", ",", "SImode", ",", "fnaddr", ",", "Pmode", ",", "sc_reg", ",", "Pmode", ")", ";" ]	[ "rtx", "sc_reg", "=", "force_reg", "(", "Pmode", ",", "static_chain", ")", ";", "emit_library_call", "(", "gen_rtx_SYMBOL_REF", "(", "SImode", ",", "<STR_LIT>", "__trampoline_setup", "<STR_LIT>", ")", ",", "FALSE", ",", "VOIDmode", ",", "<NUM_LIT>", ",", "addr", ",", "Pmode", ",", "GEN_INT", "(", "frv_trampoline_size" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,981	[ ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,982	[ "]", ";" ]	[ "bool", "ARMTargetLowering", "::", "IsEligibleForTailCallOptimization", "(", "SDValue", "Callee", ",", "CallingConv", "::", "ID", "CalleeCC", ",", "bool", "isVarArg", ",", "bool", "isCalleeStructRet", ",", "bool", "isCallerStructRet", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "const", "SmallVectorImpl", "<", "SDValue", ">", "&", "OutVals", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "InputArg", ">", "&", "Ins", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "const", "Function", "", "CallerF", "=", "MF", ".", "getFunction", "(", ")", ";", "CallingConv", "::", "ID", "CallerCC", "=", "CallerF", "->", "getCallingConv", "(", ")", ";", "assert", "(", "Subtarget", "->", "supportsTailCall", "(", ")", ")", ";", "if", "(", "isVarArg", "&&", "!", "Outs", ".", "empty", "(", ")", ")", "return", "false", ";", "if", "(", "CallerF", "->", "hasFnAttribute", "(", "<STR_LIT>", "interrupt", "<STR_LIT>", ")", ")", "return", "false", ";", "if", "(", "isCalleeStructRet", "\|\|", "isCallerStructRet", ")", "return", "false", ";", "if", "(", "GlobalAddressSDNode", "", "G", "=", "dyn_cast", "<", "GlobalAddressSDNode", ">", "(", "Callee", ")", ")", "{", "const", "GlobalValue", "", "GV", "=", "G", "->", "getGlobal", "(", ")", ";", "const", "Triple", "&", "TT", "=", "getTargetMachine", "(", ")", ".", "getTargetTriple", "(", ")", ";", "if", "(", "GV", "->", "hasExternalWeakLinkage", "(", ")", "&&", "(", "!", "TT", ".", "isOSWindows", "(", ")", "\|\|", "TT", ".", "isOSBinFormatELF", "(", ")", "\|\|", "TT", ".", "isOSBinFormatMachO", "(", ")", ")", ")", "return", "false", ";", "}", "LLVMContext", "&", "C", "=", "", "DAG", ".", "getContext", "(", ")", ";", "if", "(", "!", "CCState", "::", "resultsCompatible", "(", "CalleeCC", ",", "CallerCC", ",", "MF", ",", "C", ",", "Ins", ",", "CCAssignFnForNode", "(", "CalleeCC", ",", "true", ",", "isVarArg", ")", ",", "CCAssignFnForNode", "(", "CallerCC", ",", "true", ",", "isVarArg", ")", ")", ")", "return", "false", ";", "const", "ARMBaseRegisterInfo", "", "TRI", "=", "Subtarget", "->", "getRegisterInfo", "(", ")", ";", "const", "uint32_t", "", "CallerPreserved", "=", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CallerCC", ")", ";", "if", "(", "CalleeCC", "!=", "CallerCC", ")", "{", "const", "uint32_t", "", "CalleePreserved", "=", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CalleeCC", ")", ";", "if", "(", "!", "TRI", "->", "regmaskSubsetEqual", "(", "CallerPreserved", ",", "CalleePreserved", ")", ")", "return", "false", ";", "}", "const", "ARMFunctionInfo", "", "AFI_Caller", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "if", "(", "AFI_Caller", "->", "getArgRegsSaveSize", "(", ")", ")", "return", "false", ";", "if", "(", "!", "Outs", ".", "empty", "(", ")", ")", "{", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "ARMCCState", "CCInfo", "(", "CalleeCC", ",", "isVarArg", ",", "MF", ",", "ArgLocs", ",", "C", ",", "Call", ")", ";", "CCInfo", ".", "AnalyzeCallOperands", "(", "Outs", ",", "CCAssignFnForNode", "(", "CalleeCC", ",", "false", ",", "isVarArg", ")", ")", ";", "if", "(", "CCInfo", ".", "getNextStackOffset", "(", ")", ")", "{", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "const", "MachineRegisterInfo", "", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "const", "TargetInstrInfo", "", "TII", "=", "Subtarget", "->", "getInstrInfo", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "realArgIdx", "=", "<NUM_LIT>", ",", "e", "=", "ArgLocs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ",", "++", "realArgIdx", ")", "{", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "i", "]", ";", "EVT", "RegVT", "=", "VA", ".", "getLocVT", "(", ")", ";", "SDValue", "Arg", "=", "OutVals", "[", "realArgIdx" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,983	[ "AMDGPU", "::", "V_PK_SUB_U16", ";" ]	[ "ModIdx", "=", "AMDGPU", "::", "OpName", "::", "src2_modifiers", ";", "SrcIdx", "=", "<NUM_LIT>", ";", "}", "assert", "(", "ModIdx", "!=", "-", "<NUM_LIT>", ")", ";", "ModIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opcode", ",", "ModIdx", ")", ";", "MachineOperand", "&", "Mod", "=", "MI", "->", "getOperand", "(", "ModIdx", ")", ";", "unsigned", "ModVal", "=", "Mod", ".", "getImm", "(", ")", ";", "uint16_t", "ImmLo", "=", "static_cast", "<", "uint16_t", ">", "(", "Fold", ".", "ImmToFold", ">>", "(", "ModVal", "&", "<STR_LIT>", "::", "<STR_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", ";", "uint16_t", "ImmHi", "=", "static_cast", "<", "uint16_t", ">", "(", "Fold", ".", "ImmToFold", ">>", "(", "ModVal", "&", "<STR_LIT>", "::", "<STR_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", ";", "uint32_t", "Imm", "=", "(", "static_cast", "<", "uint32_t", ">", "(", "ImmHi", ")", "<<", "<NUM_LIT>", ")", "\|", "ImmLo", ";", "unsigned", "NewModVal", "=", "ModVal", "&", "~", "(", "<STR_LIT>", "::", "<STR_LIT>", "\|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "auto", "tryFoldToInline", "=", "[", "&", "]", "(", "uint32_t", "Imm", ")", "->", "bool", "{", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Imm", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", "\|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "Old", ".", "ChangeToImmediate", "(", "Imm", ")", ";", "return", "true", ";", "}", "uint16_t", "Lo", "=", "static_cast", "<", "uint16_t", ">", "(", "Imm", ")", ";", "uint16_t", "Hi", "=", "static_cast", "<", "uint16_t", ">", "(", "Imm", ">>", "<NUM_LIT>", ")", ";", "if", "(", "Lo", "==", "Hi", ")", "{", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Lo", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", ")", ";", "Old", ".", "ChangeToImmediate", "(", "Lo", ")", ";", "return", "true", ";", "}", "if", "(", "static_cast", "<", "int16_t", ">", "(", "Lo", ")", "<", "<NUM_LIT>", ")", "{", "int32_t", "SExt", "=", "static_cast", "<", "int16_t", ">", "(", "Lo", ")", ";", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "SExt", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", ")", ";", "Old", ".", "ChangeToImmediate", "(", "SExt", ")", ";", "return", "true", ";", "}", "}", "if", "(", "OpType", "==", "AMDGPU", "::", "OPERAND_REG_IMM_V2INT16", "\|\|", "OpType", "==", "AMDGPU", "::", "OPERAND_REG_INLINE_AC_V2INT16", ")", "{", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Lo", "<<", "<NUM_LIT>", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", "\|", "<STR_LIT>", "::", "<STR_LIT>", "\|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "Old", ".", "ChangeToImmediate", "(", "static_cast", "<", "uint32_t", ">", "(", "Lo", ")", "<<", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "}", "}", "else", "{", "uint32_t", "Swapped", "=", "(", "static_cast", "<", "uint32_t", ">", "(", "Lo", ")", "<<", "<NUM_LIT>", ")", "\|", "Hi", ";", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Swapped", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", "\|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "Old", ".", "ChangeToImmediate", "(", "Swapped", ")", ";", "return", "true", ";", "}", "}", "return", "false", ";", "}", ";", "if", "(", "tryFoldToInline", "(", "Imm", ")", ")", "return", "true", ";", "bool", "IsUAdd", "=", "Opcode", "==", "AMDGPU", "::", "V_PK_ADD_U16", ";", "bool", "IsUSub", "=", "Opcode", "==" ]
LLVM	WebAssembly	CPP	code_generation	Virtual ISA	7,984	[ "MCDisassembler", "::", "DecodeStatus", "WebAssemblyDisassembler", "::", "getInstruction", "(", "MCInst", "&", "MI", ",", "uint64_t", "&", "Size", ",", "ArrayRef", "<", "uint8_t", ">", "Bytes", ",", "uint64_t", ",", "raw_ostream", "&", ",", "raw_ostream", "&", "CS", ")", "const", "{", "CommentStream", "=", "&", "CS", ";", "Size", "=", "<NUM_LIT>", ";", "int", "Opc", "=", "nextByte", "(", "Bytes", ",", "Size", ")", ";", "if", "(", "Opc", "<", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "const", "auto", "*", "WasmInst", "=", "&", "InstructionTable0", "[", "Opc", "]", ";", "if", "(", "WasmInst", "->", "ET", "==", "ET_Prefix", ")", "{", "WasmInst", "=", "nullptr", ";", "for", "(", "auto", "PT", "=", "PrefixTable", ";", "PT", "->", "Table", ";", "PT", "++", ")", "{", "if", "(", "PT", "->", "Prefix", "==", "Opc", ")", "{", "WasmInst", "=", "PT", "->", "Table", ";", "break", ";", "}", "}", "if", "(", "!", "WasmInst", ")", "return", "MCDisassembler", "::", "Fail", ";", "int64_t", "PrefixedOpc", ";", "if", "(", "!", "nextLEB", "(", "PrefixedOpc", ",", "Bytes", ",", "Size", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "PrefixedOpc", "<", "<NUM_LIT>", "\|\|", "PrefixedOpc", ">=", "WebAssemblyInstructionTableSize", ")", "return", "MCDisassembler", "::", "Fail", ";", "WasmInst", "+=", "PrefixedOpc", ";", "}", "if", "(", "WasmInst", "->", "ET", "==", "ET_Unused", ")", "return", "MCDisassembler", "::", "Fail", ";", "assert", "(", "WasmInst", "->", "ET", "==", "ET_Instruction", ")", ";", "MI", ".", "setOpcode", "(", "WasmInst", "->", "Opcode", ")", ";", "for", "(", "uint8_t", "OPI", "=", "<NUM_LIT>", ";", "OPI", "<", "WasmInst", "->", "NumOperands", ";", "OPI", "++", ")", "{", "auto", "OT", "=", "OperandTable", "[", "WasmInst", "->", "OperandStart", "+", "OPI", "]", ";", "switch", "(", "OT", ")", "{", "case", "WebAssembly", "::", "OPERAND_BASIC_BLOCK", ":", "case", "WebAssembly", "::", "OPERAND_LOCAL", ":", "case", "WebAssembly", "::", "OPERAND_GLOBAL", ":", "case", "WebAssembly", "::", "OPERAND_FUNCTION32", ":", "case", "WebAssembly", "::", "OPERAND_OFFSET32", ":", "case", "WebAssembly", "::", "OPERAND_P2ALIGN", ":", "case", "WebAssembly", "::", "OPERAND_TYPEINDEX", ":", "case", "WebAssembly", "::", "OPERAND_EVENT", ":", "case", "MCOI", "::", "OPERAND_IMMEDIATE", ":", "{", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_I32IMM", ":", "case", "WebAssembly", "::", "OPERAND_I64IMM", ":", "{", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "true", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_SIGNATURE", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint8_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_F32IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "float", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_F64IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "double", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I8IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint8_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I16IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint16_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I32IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint32_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I64IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint64_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_BRLIST", ":", "{", "int64_t", "TargetTableLen", ";", "if", "(", "!", "nextLEB", "(", "TargetTableLen", ",", "Bytes", ",", "Size", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "for", "(", "int64_t", "I", "=", "<NUM_LIT>", ";", "I", "<", "TargetTableLen", ";", "I", "++", ")", "{", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "}", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "MCOI", "::", "OPERAND_REGISTER", ":", "llvm_unreachable", "(", "<STR_LIT>", "Register operand in WebAssemblyDisassembler", "<STR_LIT>", ")", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown operand type in WebAssemblyDisassembler", "<STR_LIT>", ")", ";", "}", "}", "return", "MCDisassembler", "::", "Success", ";", "}" ]	[ "Returns", "the", "disassembly", "of", "a", "single", "instruction", "." ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,985	[ "assert", "(", "ReservedVGPRInfoItr", "!=", "FuncInfo", "->", "getSGPRSpillVGPRs", "(", ")", ".", "end", "(", ")", ")", ";" ]	[ "const", "SIRegisterInfo", "", "TRI", "=", "ST", ".", "getRegisterInfo", "(", ")", ";", "Register", "LowestAvailableVGPR", "=", "TRI", "->", "findUnusedRegister", "(", "MF", ".", "getRegInfo", "(", ")", ",", "&", "AMDGPU", "::", "VGPR_32RegClass", ",", "MF", ")", ";", "if", "(", "!", "LowestAvailableVGPR", ")", "LowestAvailableVGPR", "=", "PreReservedVGPR", ";", "const", "MCPhysReg", "", "CSRegs", "=", "MF", ".", "getRegInfo", "(", ")", ".", "getCalleeSavedRegs", "(", ")", ";", "MachineFrameInfo", "&", "FrameInfo", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "Optional", "<", "int", ">", "FI", ";", "if", "(", "FuncInfo", "->", "isCalleeSavedReg", "(", "CSRegs", ",", "LowestAvailableVGPR", ")", ")", "FI", "=", "FrameInfo", ".", "CreateSpillStackObject", "(", "<NUM_LIT>", ",", "Align", "(", "<NUM_LIT>", ")", ")", ";", "const", "auto", "*", "ReservedVGPRInfoItr", "=", "std", "::", "find_if", "(", "FuncInfo", "->", "getSGPRSpillVGPRs", "(", ")", ".", "begin", "(", ")", ",", "FuncInfo", "->", "getSGPRSpillVGPRs", "(", ")", ".", "end", "(", ")", ",", "[", "PreReservedVGPR", "]", "(", "const", "auto", "&", "SpillRegInfo", ")", "{", "return", "SpillRegInfo", ".", "VGPR", "==", "PreReservedVGPR", ";", "}", ")", ";" ]
GCC	rs6000	CPP	program_repair	CPU	7,986	[ "<FIXS>", "get_ppc476_thunk_name", "(", "name", ")", ";", "<FIXE>" ]	[ "if", "(", "TARGET_LINK_STACK", ")", "{", "char", "name", "[", "<NUM_LIT>", "]", ";", "<BUGS>", "get_ppc64_thunk_name", "(", "name", ")", ";", "<BUGE>", "strcat", "(", "tmp_buf", ",", "<STR_LIT>", ":\\n\\tmflr r0\\n\\tbl ", "<STR_LIT>", ")", ";", "strcat", "(", "tmp_buf", ",", "name", ")", ";", "strcat", "(", "tmp_buf", ",", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]
GCC	i386	CPP	next_suggestion	CPU	7,987	[ "else", "{" ]	[ "if", "(", "(", "OPTION_SET_P", "(", "flag_unroll_loops", ")", ")", "\|\|", "(", "OPTION_SET_P", "(", "flag_unroll_all_loops", ")", "&&", "flag_unroll_all_loops", ")", ")", "{", "if", "(", "!", "OPTION_SET_P", "(", "ix86_unroll_only_small_loops", ")", ")", "ix86_unroll_only_small_loops", "=", "<NUM_LIT>", ";", "if", "(", "!", "OPTION_SET_P", "(", "flag_web", ")", ")", "flag_web", "=", "flag_unroll_loops", ";", "if", "(", "!", "OPTION_SET_P", "(", "flag_rename_registers", ")", ")", "flag_rename_registers", "=", "flag_unroll_loops", ";", "if", "(", "!", "OPTION_SET_P", "(", "flag_cunroll_grow_size", ")", ")", "flag_cunroll_grow_size", "=", "flag_unroll_loops", "\|\|", "flag_peel_loops", "\|\|", "optimize", ">=", "<NUM_LIT>", ";", "}" ]
GCC	msp430	MD	next_suggestion	MPU	7,988	[ "<STR_LIT>" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "call", ":", "HI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
LLVM	AArch64	TD	stmt_completion	CPU	7,989	[ ",", "EXTvvvi_16b", ",", "neon_uimm4", ">", ";" ]	[ "def", ":", "NI_Extract", "<", "v4f32", ",", "VPR128" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	7,990	[ ")", ";" ]	[ "Register", "getReg", "(", ")", "const", "{", "assert", "(", "isReg", "(", ")", "&&", "<STR_LIT>", "Wrong CountValue accessor", "<STR_LIT>" ]
LLVM	OR1K	TD	next_suggestion	CPU	7,991	[ "let", "MIOperandInfo", "=", "(", "ops", "GPR", ",", "i32imm", ")", ";" ]	[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	7,992	[ "let", "HasImm", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "OperandType", "=", "optype", ";", "let", "Switches", "=", "sw", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,993	[ "}" ]	[ "if", "(", "!", "isConstant", ")", "{", "SDValue", "N", ";", "if", "(", "Value", "->", "getOpcode", "(", ")", "==", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "{", "if", "(", "VT", "!=", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ")", "{", "ConstantSDNode", "", "constIndex", ";", "constIndex", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "assert", "(", "constIndex", "&&", "<STR_LIT>", "The index is not a constant!", "<STR_LIT>", ")", ";", "unsigned", "index", "=", "constIndex", "->", "getAPIntValue", "(", ")", ".", "getLimitedValue", "(", ")", "%", "VT", ".", "getVectorNumElements", "(", ")", ";", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "VT", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ",", "Value", ",", "DAG", ".", "getConstant", "(", "index", ",", "MVT", "::", "i32", ")", ")", ",", "DAG", ".", "getConstant", "(", "index", ",", "MVT", "::", "i32", ")", ")", ";", "}", "else", "{", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "}", "else", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Value", ")", ";", "if", "(", "!", "usesOnlyOneValue", ")", "{", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "NumElts", ";", "++", "I", ")", "{", "if", "(", "Op", ".", "getOperand", "(", "I", ")", "==", "Value", ")", "continue", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "N", ")", ";", "Ops", ".", "push_back", "(", "Op", ".", "getOperand", "(", "I", ")", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "I", ",", "MVT", "::", "i32", ")", ")", ";", "N", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "VT", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "}", "}", "return", "N", ";", "}", "if", "(", "VT", ".", "getVectorElementType", "(", ")", ".", "isFloatingPoint", "(", ")", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumElts", ";", "++", "i", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ".", "getOperand", "(", "i", ")", ")", ")", ";", "EVT", "VecVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "MVT", "::", "i32", ",", "NumElts", ")", ";", "SDValue", "Val", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VecVT", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "NumElts", ")", ";", "Val", "=", "LowerBUILD_VECTOR", "(", "Val", ",", "DAG", ",", "ST", ")", ";", "if", "(", "Val", ".", "getNode", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT", ",", "Val", ")", ";", "}", "if", "(", "usesOnlyOneValue", ")", "{", "SDValue", "Val", "=", "IsSingleInstrConstant", "(", "Value", ",", "DAG", ",", "ST", ",", "dl", ")", ";", "if", "(", "isConstant", "&&", "Val", ".", "getNode", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Val", ")", ";", "}", "}", "if", "(", "isConstant", ")", "return", "SDValue", "(", ")", ";", "if", "(", "NumElts", ">=", "<NUM_LIT>", ")", "{", "SDValue", "shuffle", "=", "ReconstructShuffle", "(", "Op", ",", "DAG", ")", ";", "if", "(", "shuffle", "!=", "SDValue", "(", ")", ")", "return", "shuffle", ";" ]
LLVM	ARM64	TD	stmt_completion	CPU	7,994	[ "(", "OpNode", "(", "v8i16", "V128", ":", "$", "Rn", ")", ")", ")", "]", ">", ";" ]	[ "def", "v8i16_v4i32", ":", "BaseSIMDTwoSameVector", "<", "<NUM_LIT>", ",", "U", ",", "<NUM_LIT>", ",", "opc", ",", "V128", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "v4i32", "V128", ":", "$", "Rd", ")", "," ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,995	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vu32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rd32", ";" ]
GCC	arm	CPP	stmt_completion	CPU	7,996	[ "c", ")", ";" ]	[ "vst1q_lane_u16", "(", "uint16_t", "", "_", "_", "a", ",", "uint16x8_t", "_", "_", "b", ",", "const", "int", "_", "_", "c", ")", "{", "_", "_", "builtin_neon_vst1_lanev8hi", "(", "(", "_", "_", "builtin_neon_hi", "", ")", "_", "_", "a", ",", "(", "int16x8_t", ")", "_", "_", "b", ",", "_", "_" ]
GCC	m68k	MD	next_suggestion	MPU	7,997	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "and", "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	AArch64	CPP	code_generation	CPU	7,998	[ "uint32_t", "generateCompactUnwindEncoding", "(", "ArrayRef", "<", "MCCFIInstruction", ">", "Instrs", ")", "const", "override", "{", "if", "(", "Instrs", ".", "empty", "(", ")", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_FRAMELESS", ";", "bool", "HasFP", "=", "false", ";", "unsigned", "StackSize", "=", "<NUM_LIT>", ";", "uint32_t", "CompactUnwindEncoding", "=", "<NUM_LIT>", ";", "int", "CurOffset", "=", "<NUM_LIT>", ";", "for", "(", "size_t", "i", "=", "<NUM_LIT>", ",", "e", "=", "Instrs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "const", "MCCFIInstruction", "&", "Inst", "=", "Instrs", "[", "i", "]", ";", "switch", "(", "Inst", ".", "getOperation", "(", ")", ")", "{", "default", ":", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "case", "MCCFIInstruction", "::", "OpDefCfa", ":", "{", "unsigned", "XReg", "=", "getXRegFromWReg", "(", "", "MRI", ".", "getLLVMRegNum", "(", "Inst", ".", "getRegister", "(", ")", ",", "true", ")", ")", ";", "if", "(", "XReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "assert", "(", "XReg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "Invalid frame pointer!", "<STR_LIT>", ")", ";", "assert", "(", "i", "+", "<NUM_LIT>", "<", "e", "&&", "<STR_LIT>", "Insufficient CFI instructions to define a frame!", "<STR_LIT>", ")", ";", "const", "MCCFIInstruction", "&", "LRPush", "=", "Instrs", "[", "++", "i", "]", ";", "assert", "(", "LRPush", ".", "getOperation", "(", ")", "==", "MCCFIInstruction", "::", "OpOffset", "&&", "<STR_LIT>", "Link register not pushed!", "<STR_LIT>", ")", ";", "const", "MCCFIInstruction", "&", "FPPush", "=", "Instrs", "[", "++", "i", "]", ";", "assert", "(", "FPPush", ".", "getOperation", "(", ")", "==", "MCCFIInstruction", "::", "OpOffset", "&&", "<STR_LIT>", "Frame pointer not pushed!", "<STR_LIT>", ")", ";", "assert", "(", "FPPush", ".", "getOffset", "(", ")", "+", "<NUM_LIT>", "==", "LRPush", ".", "getOffset", "(", ")", ")", ";", "CurOffset", "=", "FPPush", ".", "getOffset", "(", ")", ";", "unsigned", "LRReg", "=", "", "MRI", ".", "getLLVMRegNum", "(", "LRPush", ".", "getRegister", "(", ")", ",", "true", ")", ";", "unsigned", "FPReg", "=", "", "MRI", ".", "getLLVMRegNum", "(", "FPPush", ".", "getRegister", "(", ")", ",", "true", ")", ";", "LRReg", "=", "getXRegFromWReg", "(", "LRReg", ")", ";", "FPReg", "=", "getXRegFromWReg", "(", "FPReg", ")", ";", "assert", "(", "LRReg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "FPReg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "Pushing invalid registers for frame!", "<STR_LIT>", ")", ";", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_MODE_FRAME", ";", "HasFP", "=", "true", ";", "break", ";", "}", "case", "MCCFIInstruction", "::", "OpDefCfaOffset", ":", "{", "if", "(", "StackSize", "!=", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "StackSize", "=", "std", "::", "abs", "(", "Inst", ".", "getOffset", "(", ")", ")", ";", "break", ";", "}", "case", "MCCFIInstruction", "::", "OpOffset", ":", "{", "unsigned", "Reg1", "=", "", "MRI", ".", "getLLVMRegNum", "(", "Inst", ".", "getRegister", "(", ")", ",", "true", ")", ";", "if", "(", "i", "+", "<NUM_LIT>", "==", "e", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "if", "(", "CurOffset", "!=", "<NUM_LIT>", "&&", "Inst", ".", "getOffset", "(", ")", "!=", "CurOffset", "-", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "CurOffset", "=", "Inst", ".", "getOffset", "(", ")", ";", "const", "MCCFIInstruction", "&", "Inst2", "=", "Instrs", "[", "++", "i", "]", ";", "if", "(", "Inst2", ".", "getOperation", "(", ")", "!=", "MCCFIInstruction", "::", "OpOffset", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "unsigned", "Reg2", "=", "*", "MRI", ".", "getLLVMRegNum", "(", "Inst2", ".", "getRegister", "(", ")", ",", "true", ")", ";", "if", "(", "Inst2", ".", "getOffset", "(", ")", "!=", "CurOffset", "-", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "CurOffset", "=", "Inst2", ".", "getOffset", "(", ")", ";", "Reg1", "=", "getXRegFromWReg", "(", "Reg1", ")", ";", "Reg2", "=", "getXRegFromWReg", "(", "Reg2", ")", ";", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_X19_X20_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_X21_X22_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_X23_X24_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_X25_X26_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_X27_X28_PAIR", ";", "else", "{", "Reg1", "=", "getDRegFromBReg", "(", "Reg1", ")", ";", "Reg2", "=", "getDRegFromBReg", "(", "Reg2", ")", ";", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_D8_D9_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_D10_D11_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_D12_D13_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_FRAME_D14_D15_PAIR", ";", "else", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "}", "break", ";", "}", "}", "}", "if", "(", "!", "HasFP", ")", "{", "if", "(", "StackSize", ">", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "CompactUnwindEncoding", "\|=", "CU", "::", "UNWIND_ARM64_MODE_FRAMELESS", ";", "CompactUnwindEncoding", "\|=", "encodeStackAdjustment", "(", "StackSize", ")", ";", "}", "return", "CompactUnwindEncoding", ";", "}" ]	[ "Generate", "compact", "unwind", "encoding", "for", "the", "function", "based", "on", "the", "CFI", "instructions", "." ]
GCC	pa	MD	stmt_completion	CPU	7,999	[ ")", "]", ")" ]	[ "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,900

[ "return", "true", ";" ]

[ "auto", "NewDefFor", "=", "[", "&", "]", "(", "unsigned", "Reg", ",", "MachineBasicBlock", "::", "iterator", "Start", ",", "MachineBasicBlock", "::", "iterator", "End", ")", "{", "for", "(", "auto", "It", "=", "++", "Start", ";", "It", "!=", "End", ";", "It", "++", ")", "if", "(", "It", "->", "modifiesRegister", "(", "Reg", ",", "&", "getRegisterInfo", "(", ")", ")", ")", "return", "true", ";", "return", "false", ";", "}", ";", "if", "(", "III", ".", "ZeroIsSpecialOrig", "==", "III", ".", "ImmOpNo", "&&", "(", "ScaleReg", "==", "PPC", "::", "R0", "||", "ScaleReg", "==", "PPC", "::", "X0", ")", ")", "return", "false", ";", "if", "(", "NewDefFor", "(", "ToBeChangedReg", ",", "*", "ADDMI", ",", "MI", ")", "||", "NewDefFor", "(", "ScaleReg", ",", "*", "ADDMI", ",", "MI", ")", ")", "return", "false", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Replace instruction: ", "<STR_LIT>", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "ADDIMI", "->", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "ADDMI", "->", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "MI", ".", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "with: ", "<STR_LIT>", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "ADDIMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setImm", "(", "OffsetAddi", "+", "OffsetImm", ")", ";", "MI", ".", "setDesc", "(", "get", "(", "XFormOpcode", ")", ")", ";", "MI", ".", "getOperand", "(", "III", ".", "ImmOpNo", ")", ".", "ChangeToRegister", "(", "ScaleReg", ",", "false", ",", "false", ",", "ADDMI", "->", "getOperand", "(", "ScaleRegIdx", ")", ".", "isKill", "(", ")", ")", ";", "MI", ".", "getOperand", "(", "III", ".", "OpNoForForwarding", ")", ".", "ChangeToRegister", "(", "ToBeChangedReg", ",", "false", ",", "false", ",", "true", ")", ";", "ADDMI", "->", "eraseFromParent", "(", ")", ";", "LLVM_DEBUG", "(", "ADDIMI", "->", "dump", "(", ")", ")", ";", "LLVM_DEBUG", "(", "MI", ".", "dump", "(", ")", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

7,901

[ "[", "{" ]

[ "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", "/", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "DSubReg_i16_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "dsub_7", "=", "=", "ARM", ":", ":", "dsub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", "/", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "DSubReg_i32_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "dsub_7", "=", "=", "ARM", ":", ":", "dsub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", "/", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "DSubReg_f64_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "dsub_7", "=", "=", "ARM", ":", ":", "dsub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "dsub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "SSubReg_f32_reg", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "assert", "(", "ARM", ":", ":", "ssub_3", "=", "=", "ARM", ":", ":", "ssub_0", "+", "<NUM_LIT>", "&", "&", "<STR_LIT>", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "ARM", ":", ":", "ssub_0", "+", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "SubReg_i8_lane", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "N", "-", ">", "getZExtValue", "(", ")", "&", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "MVT", ":", ":", "i32", ")", ";", "}", "]", ">", ";", "def", "SubReg_i16_lane", ":", "SDNodeXForm", "<", "imm", "," ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,902

[ ";" ]

[ "def", "tc_13bfbcf9", ":", "InstrItinClass" ]

LLVM

X86

CPP

stmt_completion

CPU

7,903

[ ".", "isOSNaCl", "(", ")", ")", ";" ]

[ "return", "Is64Bit", "&&", "(", "!", "TargetTriple", ".", "isX32", "(", ")", "&&", "!", "TargetTriple" ]

GCC

arm

CPP

stmt_completion

CPU

7,904

[ "base", ",", "_", "_", "offset", ",", "_", "_", "p", ")", ";" ]

[ "_", "_", "arm_vldrhq_gather_shifted_offset_z_s16", "(", "int16_t", "const", "*", "_", "_", "base", ",", "uint16x8_t", "_", "_", "offset", ",", "mve_pred16_t", "_", "_", "p", ")", "{", "return", "_", "_", "builtin_mve_vldrhq_gather_shifted_offset_z_sv8hi", "(", "(", "_", "_", "builtin_neon_hi", "*", ")", "_", "_" ]

LLVM

JVM

CPP

next_suggestion

Virtual ISA

7,905

[ "IRB", ".", "CreateStore", "(", "SrcLoad", ",", "DstGEP", ")", ";" ]

[ "IdxVec", ".", "pop_back", "(", ")", ";", "}", "else", "{", "IdxVec", ".", "push_back", "(", "ConstantInt", "::", "get", "(", "Type", "::", "getInt32Ty", "(", "Cxt", ")", ",", "APInt", "(", "<NUM_LIT>", ",", "i", ")", ")", ")", ";", "Value", "*", "SrcGEP", "=", "IRB", ".", "CreateGEP", "(", "SrcBase", ",", "IdxVec", ")", ";", "Value", "*", "SrcLoad", "=", "IRB", ".", "CreateLoad", "(", "SrcGEP", ")", ";", "Value", "*", "DstGEP", "=", "IRB", ".", "CreateGEP", "(", "DstBase", ",", "IdxVec", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,906

[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "mayStore", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

GCC

visium

MD

next_suggestion

Virtual ISA

7,907

[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "I", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "ashiftrt", ":", "I", "(", "match_operand", ":", "I", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,908

[ "<NUM_LIT>", ";" ]

[ "if", "(", "lsb", ">", "msb", ")", "{", "Check", "(", "S", ",", "MCDisassembler", "::", "SoftFail", ")", ";", "lsb", "=", "msb", ";", "}", "uint32_t", "msb_mask", "=", "<NUM_LIT>", ";", "if", "(", "msb", "!=", "<NUM_LIT>", ")", "msb_mask", "=", "(", "<NUM_LIT>", "U", "<<", "(", "msb", "+", "<NUM_LIT>", ")", ")", "-", "<NUM_LIT>", ";", "uint32_t", "lsb_mask", "=", "(", "<NUM_LIT>", "U", "<<", "lsb", ")", "-" ]

LLVM

ARM

TD

stmt_completion

CPU

7,909

[ ",", "v4i32", ",", "v2i32", ",", "ShOp", ">", ";" ]

[ "def", "v4i32", ":", "N3VQSL", "<", "<NUM_LIT>", ",", "op11_8", ",", "IIC_VMULi32Q", ",", "OpcodeStr", ",", "<STR_LIT>" ]

LLVM

AArch64

TD

next_suggestion

CPU

7,910

[ "}" ]

[ "let", "MCOperandPredicate", "=", "[", "{", "if", "(", "!", "MCOp", ".", "isImm", "(", ")", ")", "return", "false", ";", "int64_t", "Val", "=", "AArch64_AM", ":", ":", "decodeLogicalImmediate", "(", "MCOp", ".", "getImm", "(", ")", ",", "<NUM_LIT>", ")", ";", "return", "AArch64_AM", ":", ":", "isSVEMaskOfIdenticalElements", "<", "int16_t", ">", "(", "Val", ")", ";", "}", "]", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

7,911

[ "WriteVST4", "]", ">", ";" ]

[ "def", "VST1q16LowQPseudo_UPD", ":", "VSTQQQQWBPseudo", "<", "IIC_VST1x4", ">", ",", "Sched", "<", "[" ]

GCC

alpha

CPP

program_repair

MPU

7,912

[ "<FIXS>", "static", "bool", "vms_valid_pointer_mode", "(", "scalar_int_mode", ")", ";", "<FIXE>" ]

[ "#", "if", "TARGET_ABI_OPEN_VMSstatic", "void", "alpha_write_linkage", "(", "FILE", "*", ",", "const", "char", "*", ")", ";", "<BUGS>", "static", "bool", "vms_valid_pointer_mode", "(", "machine_mode", ")", ";", "<BUGE>", "#", "else", "#", "define", "vms_patch_builtins", "(", ")", "gcc_unreachable", "(", ")", "#", "endif" ]

LLVM

PowerPC

CPP

program_repair

CPU

7,913

[ "<FIXS>", "FunctionPass", "*", "createPPC64ISelPattern", "(", "TargetMachine", "&", "TM", ")", ";", "<FIXE>" ]

[ "FunctionPass", "*", "createPPCBranchSelectionPass", "(", ")", ";", "FunctionPass", "*", "createPPC32ISelSimple", "(", "TargetMachine", "&", "TM", ")", ";", "FunctionPass", "*", "createPPC32ISelPattern", "(", "TargetMachine", "&", "TM", ")", ";", "<BUGS>", "FunctionPass", "*", "createPPC64ISelSimple", "(", "TargetMachine", "&", "TM", ")", ";", "<BUGE>", "FunctionPass", "*", "createDarwinAsmPrinter", "(", "std", "::", "ostream", "&", "OS", ",", "TargetMachine", "&", "TM", ")", ";", "FunctionPass", "*", "createAIXAsmPrinter", "(", "std", "::", "ostream", "&", "OS", ",", "TargetMachine", "&", "TM", ")", ";", "new", "file", "mode", "<NUM_LIT>" ]

LLVM

AMDGPU

CPP

program_repair

GPU

7,914

[ "<FIXS>", "Policy", ".", "ShouldTrackLaneMasks", "=", "enableSubRegLiveness", "(", ")", ";", "<FIXE>" ]

[ "Policy", ".", "OnlyTopDown", "=", "false", ";", "Policy", ".", "OnlyBottomUp", "=", "false", ";", "<BUGS>", "if", "(", "!", "enableSIScheduler", "(", ")", ")", "Policy", ".", "ShouldTrackLaneMasks", "=", "true", ";", "<BUGE>", "}", "bool", "SISubtarget", "::", "isVGPRSpillingEnabled", "(", "const", "Function", "&", "F", ")", "const", "{" ]

LLVM

AArch64

CPP

next_suggestion

CPU

7,915

[ "DEBUG", "(", "printReachingDef", "(", "ColorOpToReachedUses", ",", "NbReg", ",", "TRI", ",", "IdToReg", ")", ")", ";" ]

[ "unsigned", "NbReg", "=", "RegToId", ".", "size", "(", ")", ";", "bool", "Modified", "=", "false", ";", "InstrToInstrs", "*", "ColorOpToReachedUses", "=", "new", "InstrToInstrs", "[", "NbReg", "]", ";", "reachingDef", "(", "MF", ",", "ColorOpToReachedUses", ",", "RegToId", ",", "true", ",", "DummyOp", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ADRP reaching defs\\n", "<STR_LIT>", ")", ";", "DEBUG", "(", "printReachingDef", "(", "ColorOpToReachedUses", ",", "NbReg", ",", "TRI", ",", "IdToReg", ")", ")", ";", "InstrToInstrs", "ADRPToReachingDefs", ";", "reachedUsesToDefs", "(", "ADRPToReachingDefs", ",", "ColorOpToReachedUses", ",", "RegToId", ",", "true", ")", ";", "computeADRP", "(", "ADRPToReachingDefs", ",", "*", "AArch64FI", ",", "MDT", ")", ";", "delete", "[", "]", "ColorOpToReachedUses", ";", "ColorOpToReachedUses", "=", "new", "InstrToInstrs", "[", "NbReg", "]", ";", "reachingDef", "(", "MF", ",", "ColorOpToReachedUses", ",", "RegToId", ",", "false", ",", "DummyOp", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "All reaching defs\\n", "<STR_LIT>", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

7,916

[ "NMBBI", ";" ]

[ "bool", "Modified", "=", "false", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ",", "E", "=", "MBB", ".", "end", "(", ")", ";", "while", "(", "MBBI", "!=", "E", ")", "{", "MachineBasicBlock", "::", "iterator", "NMBBI", "=", "std", "::", "next", "(", "MBBI", ")", ";", "Modified", "|=", "ExpandMI", "(", "MBB", ",", "MBBI", ")", ";", "MBBI", "=" ]

GCC

nds32

CPP

code_generation

CPU

7,917

[ "const", "char", "*", "nds32_output_casesi_pc_relative", "(", "rtx", "*", "operands", ")", "{", "machine_mode", "mode", ";", "rtx", "diff_vec", ";", "diff_vec", "=", "PATTERN", "(", "NEXT_INSN", "(", "as_a", "<", "rtx_insn", "*", ">", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", ";", "gcc_assert", "(", "GET_CODE", "(", "diff_vec", ")", "==", "ADDR_DIFF_VEC", ")", ";", "if", "(", "flag_pic", ")", "{", "output_asm_insn", "(", "<STR_LIT>", "sethi\\t$ta, hi20(%l1@GOTOFF)", "<STR_LIT>", ",", "operands", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "ori\\t$ta, $ta, lo12(%l1@GOTOFF)", "<STR_LIT>", ",", "operands", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "add\\t$ta, $ta, $gp", "<STR_LIT>", ",", "operands", ")", ";", "}", "else", "output_asm_insn", "(", "<STR_LIT>", "la\\t$ta, %l1", "<STR_LIT>", ",", "operands", ")", ";", "mode", "=", "GET_MODE", "(", "diff_vec", ")", ";", "switch", "(", "mode", ")", "{", "case", "E_QImode", ":", "output_asm_insn", "(", "<STR_LIT>", "lb\\t%2, [$ta + %0 << 0]", "<STR_LIT>", ",", "operands", ")", ";", "break", ";", "case", "E_HImode", ":", "output_asm_insn", "(", "<STR_LIT>", "lh\\t%2, [$ta + %0 << 1]", "<STR_LIT>", ",", "operands", ")", ";", "break", ";", "case", "E_SImode", ":", "output_asm_insn", "(", "<STR_LIT>", "lw\\t%2, [$ta + %0 << 2]", "<STR_LIT>", ",", "operands", ")", ";", "break", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "output_asm_insn", "(", "<STR_LIT>", "add\\t$ta, %2, $ta", "<STR_LIT>", ",", "operands", ")", ";", "if", "(", "TARGET_16_BIT", ")", "return", "<STR_LIT>", "jr5\\t$ta", "<STR_LIT>", ";", "else", "return", "<STR_LIT>", "jr\\t$ta", "<STR_LIT>", ";", "}" ]

[ "Function", "to", "generate", "PC", "relative", "jump", "table", ".", "Refer", "to", "nds32.md", "for", "more", "details", ".", "The", "following", "is", "the", "sample", "for", "the", "case", "that", "diff", "value", "can", "be", "presented", "in", "'.short", "'", "size", ".", "addi", "$", "r1", ",", "$", "r1", ",", "-", "(", "case_lower_bound", ")", "slti", "$", "ta", ",", "$", "r1", ",", "(", "case_number", ")", "beqz", "$", "ta", ",", ".L_skip_label", "la", "$", "ta", ",", ".L35", "!", "get", "jump", "table", "address", "lh", "$", "r1", ",", "[", "$", "ta", "+", "$", "r1", "<", "<", "1", "]", "!", "load", "symbol", "diff", "from", "jump", "table", "entry", "addi", "$", "ta", ",", "$", "r1", ",", "$", "ta", "jr5", "$", "ta", "!", "jump", "table", "entry", "L35", ":", ".short", ".L25-.L35", ".short", ".L26-.L35", ".short", ".L27-.L35", ".short", ".L28-.L35", ".short", ".L29-.L35", ".short", ".L30-.L35", ".short", ".L31-.L35", ".short", ".L32-.L35", ".short", ".L33-.L35", ".short", ".L34-.L35" ]

LLVM

ARM

TD

next_suggestion

CPU

7,918

[ "let", "RenderMethod", "=", "<STR_LIT>", ";" ]

[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,919

[ "has_soffset", ":", "false", ";" ]

[ "const", "MTBUFInfo", "*", "Info", "=", "getMTBUFOpcodeHelper", "(", "Opc", ")", ";", "return", "Info", "?", "Info", "->" ]

LLVM

X86

CPP

next_suggestion

CPU

7,920

[ "}" ]

[ "SDValue", "Broadcast", "=", "LowerVectorBroadcast", "(", "Op", ",", "DAG", ")", ";", "if", "(", "Broadcast", ".", "getNode", "(", ")", ")", "return", "Broadcast", ";", "if", "(", "(", "Size", "==", "<NUM_LIT>", "&&", "NumElem", "<=", "<NUM_LIT>", ")", "||", "(", "Size", "==", "<NUM_LIT>", "&&", "NumElem", "<", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "return", "PromoteSplat", "(", "SVOp", ",", "DAG", ")", ";", "}", "if", "(", "VT", "==", "MVT", "::", "v8i16", "||", "VT", "==", "MVT", "::", "v16i8", ")", "{", "SDValue", "NewOp", "=", "RewriteAsNarrowerShuffle", "(", "SVOp", ",", "DAG", ",", "dl", ")", ";", "if", "(", "NewOp", ".", "getNode", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT", ",", "NewOp", ")", ";", "}", "else", "if", "(", "(", "VT", "==", "MVT", "::", "v4i32", "||", "(", "VT", "==", "MVT", "::", "v4f32", "&&", "Subtarget", "->", "hasSSE2", "(", ")", ")", ")", ")", "{", "if", "(", "ISD", "::", "isBuildVectorAllZeros", "(", "V2", ".", "getNode", "(", ")", ")", ")", "{", "SDValue", "NewOp", "=", "RewriteAsNarrowerShuffle", "(", "SVOp", ",", "DAG", ",", "dl", ")", ";", "if", "(", "NewOp", ".", "getNode", "(", ")", ")", "{", "EVT", "NewVT", "=", "NewOp", ".", "getValueType", "(", ")", ";", "if", "(", "isCommutedMOVLMask", "(", "cast", "<", "ShuffleVectorSDNode", ">", "(", "NewOp", ")", "->", "getMask", "(", ")", ",", "NewVT", ",", "true", ",", "false", ")", ")", "return", "getVZextMovL", "(", "VT", ",", "NewVT", ",", "NewOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ",", "Subtarget", ",", "dl", ")", ";", "}", "}", "else", "if", "(", "ISD", "::", "isBuildVectorAllZeros", "(", "V1", ".", "getNode", "(", ")", ")", ")", "{", "SDValue", "NewOp", "=", "RewriteAsNarrowerShuffle", "(", "SVOp", ",", "DAG", ",", "dl", ")", ";", "if", "(", "NewOp", ".", "getNode", "(", ")", ")", "{", "EVT", "NewVT", "=", "NewOp", ".", "getValueType", "(", ")", ";", "if", "(", "isMOVLMask", "(", "cast", "<", "ShuffleVectorSDNode", ">", "(", "NewOp", ")", "->", "getMask", "(", ")", ",", "NewVT", ")", ")", "return", "getVZextMovL", "(", "VT", ",", "NewVT", ",", "NewOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ",", "Subtarget", ",", "dl", ")", ";", "}", "}" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,921

[ ";" ]

[ "unsigned", "Reg", "=", "RSI", "->", "Instr", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "Pos", "=", "RSI", "->", "Instr", ";", "MachineBasicBlock", "&", "MBB", "=", "*", "Pos", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "Pos", "->", "getDebugLoc", "(", ")", ";", "unsigned", "SrcVec", "=", "BaseRSI", "->", "Instr", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "DenseMap", "<", "unsigned", ",", "unsigned", ">", "UpdatedRegToChan", "=", "BaseRSI", "->", "RegToChan", ";", "std", "::", "vector", "<", "unsigned", ">", "UpdatedUndef", "=", "BaseRSI", "->", "UndefReg", ";", "for", "(", "DenseMap", "<", "unsigned", ",", "unsigned", ">", "::", "iterator", "It", "=", "RSI", "->", "RegToChan", ".", "begin", "(", ")", ",", "E", "=", "RSI", "->", "RegToChan", ".", "end", "(", ")", ";", "It", "!=", "E", ";", "++", "It", ")", "{", "unsigned", "DstReg", "=", "MRI", "->", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "unsigned", "SubReg", "=", "(", "*", "It", ")", ".", "first", ";", "unsigned", "Swizzle", "=", "(", "*", "It", ")", ".", "second", ";", "unsigned", "Chan", "=", "getReassignedChan", "(", "RemapChan", ",", "Swizzle", ")", ";", "MachineInstr", "*", "Tmp", "=", "BuildMI", "(", "MBB", ",", "Pos", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DstReg", ")", ".", "addReg", "(", "SrcVec", ")", ".", "addReg", "(", "SubReg", ")", ".", "addImm", "(", "Chan", ")", ";", "UpdatedRegToChan", "[", "SubReg", "]", "=", "Chan", ";", "std", "::", "vector", "<", "unsigned", ">", "::", "iterator", "ChanPos", "=", "llvm", "::", "find", "(", "UpdatedUndef", ",", "Chan", ")", ";", "if", "(", "ChanPos", "!=", "UpdatedUndef", ".", "end", "(", ")", ")", "UpdatedUndef", ".", "erase", "(", "ChanPos", ")", ";", "assert", "(", "!", "is_contained", "(", "UpdatedUndef", ",", "Chan", ")", "&&", "<STR_LIT>", "UpdatedUndef shouldn't contain Chan more than once!", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " ->", "<STR_LIT>", ";", "Tmp", "->", "dump", "(", ")", ";", ")", ";", "(", "void", ")", "Tmp", ";", "SrcVec", "=", "DstReg" ]

GCC

rs6000

CPP

program_repair

CPU

7,922

[ "<FIXS>", "bool", "first", ",", "last", ";", "<FIXE>", "<FIXS>", "first", "=", "insn_must_be_first_in_group", "(", "insn", ")", ";", "last", "=", "insn_must_be_last_in_group", "(", "insn", ")", ";", "<FIXE>", "<FIXS>", "if", "(", "first", "&&", "last", ")", "<FIXE>", "<FIXS>", "return", "last", ";", "<FIXE>", "<FIXS>", "case", "PROCESSOR_POWER5", ":", "if", "(", "is_cracked_insn", "(", "insn", ")", ")", "return", "true", ";", "case", "PROCESSOR_POWER4", ":", "if", "(", "is_microcoded_insn", "(", "insn", ")", ")", "return", "true", ";", "if", "(", "!", "rs6000_sched_groups", ")", "return", "false", ";", "type", "=", "get_attr_type", "(", "insn", ")", ";", "switch", "(", "type", ")", "{", "case", "TYPE_MFCR", ":", "case", "TYPE_MFCRF", ":", "case", "TYPE_MTCR", ":", "case", "TYPE_DELAYED_CR", ":", "case", "TYPE_CR_LOGICAL", ":", "case", "TYPE_MTJMPR", ":", "case", "TYPE_MFJMPR", ":", "case", "TYPE_IDIV", ":", "case", "TYPE_LDIV", ":", "case", "TYPE_LOAD_L", ":", "case", "TYPE_STORE_C", ":", "case", "TYPE_ISYNC", ":", "case", "TYPE_SYNC", ":", "return", "true", ";", "default", ":", "break", ";", "}", "break", ";", "case", "PROCESSOR_POWER6", ":", "type", "=", "get_attr_type", "(", "insn", ")", ";", "switch", "(", "type", ")", "{", "case", "TYPE_INSERT_DWORD", ":", "case", "TYPE_EXTS", ":", "case", "TYPE_CNTLZ", ":", "case", "TYPE_SHIFT", ":", "case", "TYPE_VAR_SHIFT_ROTATE", ":", "case", "TYPE_TRAP", ":", "case", "TYPE_IMUL", ":", "case", "TYPE_IMUL2", ":", "case", "TYPE_IMUL3", ":", "case", "TYPE_LMUL", ":", "case", "TYPE_IDIV", ":", "case", "TYPE_INSERT_WORD", ":", "case", "TYPE_DELAYED_COMPARE", ":", "case", "TYPE_IMUL_COMPARE", ":", "case", "TYPE_LMUL_COMPARE", ":", "case", "TYPE_FPCOMPARE", ":", "case", "TYPE_MFCR", ":", "case", "TYPE_MTCR", ":", "case", "TYPE_MFJMPR", ":", "case", "TYPE_MTJMPR", ":", "case", "TYPE_ISYNC", ":", "case", "TYPE_SYNC", ":", "case", "TYPE_LOAD_L", ":", "case", "TYPE_STORE_C", ":", "case", "TYPE_LOAD_U", ":", "case", "TYPE_LOAD_UX", ":", "case", "TYPE_LOAD_EXT_UX", ":", "case", "TYPE_STORE_U", ":", "case", "TYPE_STORE_UX", ":", "case", "TYPE_FPLOAD_U", ":", "case", "TYPE_FPLOAD_UX", ":", "case", "TYPE_FPSTORE_U", ":", "case", "TYPE_FPSTORE_UX", ":", "return", "true", ";", "default", ":", "break", ";", "}", "break", ";", "default", ":", "break", ";", "}", "return", "false", ";", "}", "static", "boolinsn_must_be_last_in_group", "(", "rtx", "insn", ")", "{", "enum", "attr_type", "type", ";", "if", "(", "!", "insn", "||", "insn", "==", "NULL_RTX", "||", "GET_CODE", "(", "insn", ")", "==", "NOTE", "||", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "==", "USE", "||", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "==", "CLOBBER", ")", "return", "false", ";", "switch", "(", "rs6000_cpu", ")", "{", "case", "PROCESSOR_POWER4", ":", "case", "PROCESSOR_POWER5", ":", "if", "(", "is_microcoded_insn", "(", "insn", ")", ")", "return", "true", ";", "if", "(", "is_branch_slot_insn", "(", "insn", ")", ")", "return", "true", ";", "break", ";", "case", "PROCESSOR_POWER6", ":", "type", "=", "get_attr_type", "(", "insn", ")", ";", "switch", "(", "type", ")", "{", "case", "TYPE_EXTS", ":", "case", "TYPE_CNTLZ", ":", "case", "TYPE_SHIFT", ":", "case", "TYPE_VAR_SHIFT_ROTATE", ":", "case", "TYPE_TRAP", ":", "case", "TYPE_IMUL", ":", "case", "TYPE_IMUL2", ":", "case", "TYPE_IMUL3", ":", "case", "TYPE_LMUL", ":", "case", "TYPE_IDIV", ":", "case", "TYPE_DELAYED_COMPARE", ":", "case", "TYPE_IMUL_COMPARE", ":", "case", "TYPE_LMUL_COMPARE", ":", "case", "TYPE_FPCOMPARE", ":", "case", "TYPE_MFCR", ":", "case", "TYPE_MTCR", ":", "case", "TYPE_MFJMPR", ":", "case", "TYPE_MTJMPR", ":", "case", "TYPE_ISYNC", ":", "case", "TYPE_SYNC", ":", "case", "TYPE_LOAD_L", ":", "case", "TYPE_STORE_C", ":", "return", "true", ";", "default", ":", "break", ";", "<FIXE>" ]

[ "static", "boolinsn_terminates_group_p", "(", "rtx", "insn", ",", "enum", "group_termination", "which_group", ")", "{", "<BUGS>", "enum", "attr_type", "type", ";", "<BUGE>", "if", "(", "!", "insn", ")", "return", "false", ";", "<BUGS>", "type", "=", "get_attr_type", "(", "insn", ")", ";", "<BUGE>", "<BUGS>", "if", "(", "is_microcoded_insn", "(", "insn", ")", ")", "<BUGE>", "return", "true", ";", "if", "(", "which_group", "==", "current_group", ")", "<BUGS>", "{", "if", "(", "is_branch_slot_insn", "(", "insn", ")", ")", "return", "true", ";", "return", "false", ";", "}", "<BUGE>", "else", "if", "(", "which_group", "==", "previous_group", ")", "{", "<BUGS>", "if", "(", "is_dispatch_slot_restricted", "(", "insn", ")", ")", "return", "true", ";", "return", "false", ";", "<BUGE>", "}", "return", "false", ";", "}" ]

GCC

arm

CPP

next_suggestion

CPU

7,923

[ "}" ]

[ "rtx", "scratch_hi", "=", "gen_rtx_REG", "(", "HImode", ",", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ";", "emit_insn", "(", "gen_movhi", "(", "scratch_hi", ",", "outval", ")", ")", ";", "outval", "=", "scratch_hi", ";", "}", "}", "emit_set_insn", "(", "base_plus", ",", "base", ")", ";", "base", "=", "base_plus", ";", "}", "else", "if", "(", "GET_CODE", "(", "base", ")", "==", "PLUS", ")", "{", "HOST_WIDE_INT", "hi", ",", "lo", ";", "offset", "+=", "INTVAL", "(", "XEXP", "(", "base", ",", "<NUM_LIT>", ")", ")", ";", "base", "=", "XEXP", "(", "base", ",", "<NUM_LIT>", ")", ";", "lo", "=", "(", "offset", ">=", "<NUM_LIT>", "?", "(", "offset", "&", "<NUM_LIT>", ")", ":", "-", "(", "(", "-", "offset", ")", "&", "<NUM_LIT>", ")", ")", ";", "if", "(", "lo", "==", "<NUM_LIT>", ")", "lo", "&=", "<NUM_LIT>", ";", "hi", "=", "(", "(", "(", "(", "offset", "-", "lo", ")", "&", "(", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", "^", "(", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", "-", "(", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", ";", "gcc_assert", "(", "hi", "+", "lo", "==", "offset", ")", ";", "if", "(", "hi", "!=", "<NUM_LIT>", ")", "{", "rtx", "base_plus", "=", "gen_rtx_REG", "(", "SImode", ",", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "+", "<NUM_LIT>", ")", ";", "if", "(", "reg_overlap_mentioned_p", "(", "base_plus", ",", "outval", ")", ")", "{", "if", "(", "!", "reg_overlap_mentioned_p", "(", "scratch", ",", "outval", ")", ")", "std", "::", "swap", "(", "scratch", ",", "base_plus", ")", ";", "else", "{", "rtx", "scratch_hi", "=", "gen_rtx_REG", "(", "HImode", ",", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ";", "emit_insn", "(", "gen_movhi", "(", "scratch_hi", ",", "outval", ")", ")", ";", "outval", "=", "scratch_hi", ";", "}" ]

GCC

m32c

MD

stmt_completion

MPU

7,924

[ ")" ]

[ "(", "define_constants", "[", "(", "R0_REGNO", "<NUM_LIT>", ")", "(", "R2_REGNO", "<NUM_LIT>" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,925

[ "}" ]

[ "OptimizeSize", "=", "MF", ".", "getFunction", "(", ")", ".", "hasOptSize", "(", ")", ";", "MinimizeSize", "=", "STI", "->", "hasMinSize", "(", ")", ";", "BlockInfo", ".", "clear", "(", ")", ";", "BlockInfo", ".", "resize", "(", "MF", ".", "getNumBlockIDs", "(", ")", ")", ";", "ReversePostOrderTraversal", "<", "MachineFunction", "*", ">", "RPOT", "(", "&", "MF", ")", ";", "bool", "Modified", "=", "false", ";", "for", "(", "MachineBasicBlock", "*", "MBB", ":", "RPOT", ")", "Modified", "|=", "ReduceMBB", "(", "*", "MBB", ")", ";", "return", "Modified", ";" ]

GCC

i386

MD

stmt_completion

CPU

7,926

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr" ]

LLVM

X86

CPP

next_suggestion

CPU

7,927

[ "case", "X86", "::", "SQRTSSm", ":" ]

[ "case", "X86", "::", "CVTSD2SSrr", ":", "case", "X86", "::", "CVTSD2SSrm", ":", "case", "X86", "::", "Int_CVTSD2SSrr", ":", "case", "X86", "::", "Int_CVTSD2SSrm", ":", "case", "X86", "::", "CVTSS2SDrr", ":", "case", "X86", "::", "CVTSS2SDrm", ":", "case", "X86", "::", "Int_CVTSS2SDrr", ":", "case", "X86", "::", "Int_CVTSS2SDrm", ":", "case", "X86", "::", "RCPSSr", ":", "case", "X86", "::", "RCPSSm", ":", "case", "X86", "::", "RCPSSr_Int", ":", "case", "X86", "::", "RCPSSm_Int", ":", "case", "X86", "::", "ROUNDSDr", ":", "case", "X86", "::", "ROUNDSDm", ":", "case", "X86", "::", "ROUNDSDr_Int", ":", "case", "X86", "::", "ROUNDSSr", ":", "case", "X86", "::", "ROUNDSSm", ":", "case", "X86", "::", "ROUNDSSr_Int", ":", "case", "X86", "::", "RSQRTSSr", ":", "case", "X86", "::", "RSQRTSSm", ":", "case", "X86", "::", "RSQRTSSr_Int", ":", "case", "X86", "::", "RSQRTSSm_Int", ":", "case", "X86", "::", "SQRTSSr", ":" ]

LLVM

R600

TD

stmt_completion

GPU

7,928

[ "=", "<NUM_LIT>", ";" ]

[ "let", "SIMM16", "=", "<NUM_LIT>", ";", "let", "isBarrier", "=", "<NUM_LIT>", ";", "let", "hasCtrlDep", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "mayStore" ]

LLVM

DLX

CPP

code_generation

CPU

7,929

[ "const", "MCFixupKindInfo", "&", "DLXAsmBackend", "::", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "{", "static", "const", "MCFixupKindInfo", "Infos", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "{", "{", "<STR_LIT>", "FIXUP_DLX_NONE", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_21", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_21_F", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_25", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_32", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_HI16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "FIXUP_DLX_LO16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&", "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";", "return", "Infos", "[", "Kind", "-", "FirstTargetFixupKind", "]", ";", "}" ]

[ "Get", "information", "on", "a", "fixup", "kind", "." ]

GCC

arm

MD

next_suggestion

CPU

7,930

[ "}", ")" ]

[ "(", "sign_extract", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "{" ]

GCC

nds32

MD

stmt_completion

CPU

7,931

[ "<STR_LIT>", ")", ")" ]

[ "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,932

[ "(", ")", ";" ]

[ "L", "=", "TheLoop", ";", "SE", "=", "&", "getAnalysis", "<", "ScalarEvolutionWrapperPass", ">", "(", ")", ".", "getSE", "(", ")", ";", "AA", "=", "&", "getAnalysis", "<", "AAResultsWrapperPass", ">", "(", ")", ".", "getAAResults", "(", ")", ";", "TLI", "=", "&", "getAnalysis", "<", "TargetLibraryInfoWrapperPass", ">", "(", ")", ".", "getTLI", "(", ")", ";", "DT", "=", "&", "getAnalysis", "<", "DominatorTreeWrapperPass", ">", "(", ")", ".", "getDomTree", "(", ")", ";", "LI", "=", "&", "getAnalysis", "<", "LoopInfoWrapperPass", ">", "(", ")", ".", "getLoopInfo", "(", ")", ";", "auto", "&", "TPC", "=", "getAnalysis", "<", "TargetPassConfig", ">", "(", ")", ";", "BasicBlock", "*", "Header", "=", "TheLoop", "->", "getHeader", "(", ")", ";", "if", "(", "!", "Header", ")", "return", "false", ";", "if", "(", "Header", "!=", "TheLoop", "->", "getLoopLatch", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "The loop header is not the loop latch: not ", "<STR_LIT>", "<STR_LIT>", "running pass ARMParallelDSP\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "!", "TheLoop", "->", "getLoopPreheader", "(", ")", ")", "InsertPreheaderForLoop", "(", "L", ",", "DT", ",", "LI", ",", "nullptr", ",", "true", ")", ";", "Function", "&", "F", "=", "*", "Header", "->", "getParent", "(", ")", ";", "M", "=", "F", ".", "getParent" ]

GCC

aarch64

MD

program_repair

CPU

7,933

[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]

[ "UNSPEC_GOTSMALLPIC", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn", "<STR_LIT>" ]

LLVM

VE

TD

stmt_completion

CPU

7,934

[ ":", "$", "vz", ",", "i32", ":", "$", "vl", ",", "v256f64", ":", "$", "pt", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "int_ve_vl_vaddul_vsvvl", "i64", ":", "$", "sy", ",", "v256f64", ":", "$", "vz", ",", "v256f64", ":", "$", "pt", ",", "i32", ":", "$", "vl", ")", ",", "(", "VADDULrvl_v", "i64", ":", "$", "sy", ",", "v256f64" ]

LLVM

ARM

TD

stmt_completion

CPU

7,935

[ ")", ",", "(", "ins", "addrmode6", ":", "$", "addr", ")", ",", "itin", ",", "<STR_LIT>", ">", ";" ]

[ "class", "VLDQPseudo", "<", "InstrItinClass", "itin", ">", ":", "PseudoNLdSt", "<", "(", "outs", "QPR", ":", "$", "dst" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,936

[ "}" ]

[ "static", "bool", "isGTorGE", "(", "ISD", "::", "CondCode", "CC", ")", "{", "return", "CC", "==", "ISD", "::", "SETGT", "||", "CC", "==", "ISD", "::", "SETGE", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,937

[ "}" ]

[ "TargetRegistry", "::", "RegisterMCDisassembler", "(", "getTheThumbLETarget", "(", ")", ",", "createARMDisassembler", ")", ";", "TargetRegistry", "::", "RegisterMCDisassembler", "(", "getTheThumbBETarget", "(", ")", ",", "createARMDisassembler", ")", ";" ]

GCC

arm

MD

stmt_completion

CPU

7,938

[ "<STR_LIT>", ")", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]

GCC

rs6000

MD

stmt_completion

CPU

7,939

[ "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "match_parallel", "<NUM_LIT>", "<STR_LIT>", "[", "(", "return", ")", "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>" ]

GCC

mips

MD

next_suggestion

CPU

7,940

[ "<NUM_LIT>", "<NUM_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

ARM64

TD

stmt_completion

CPU

7,941

[ "(", "set", "dstRegtype", ":", "$", "Rd", ",", "(", "OpNode", "srcRegtype", ":", "$", "Rn", ",", "immtype", ":", "$", "imm", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteI", "]", ">", "{" ]

[ "class", "BaseAddSubImm", "<", "bit", "isSub", ",", "bit", "setFlags", ",", "RegisterClass", "dstRegtype", ",", "RegisterClass", "srcRegtype", ",", "addsub_shifted_imm", "immtype", ",", "string", "asm", ",", "SDPatternOperator", "OpNode", ">", ":", "I", "<", "(", "outs", "dstRegtype", ":", "$", "Rd", ")", ",", "(", "ins", "srcRegtype", ":", "$", "Rn", ",", "immtype", ":", "$", "imm", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[" ]

GCC

mips

MD

stmt_completion

CPU

7,942

[ "UNSPEC_SUBQ", ")", ")", "]" ]

[ "(", "set", "(", "reg", ":", "CCDSP", "CCDSP_OU_REGNUM", ")", "(", "unspec", ":", "CCDSP", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,943

[ "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT2", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "Ty2", ")", ";" ]

[ "if", "(", "!", "ST", "->", "vectorsUseTwoUnits", "(", ")", "||", "!", "Ty1", "->", "isVectorTy", "(", ")", ")", "return", "Cost", ";", "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT1", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "Ty1", ")", ";", "if", "(", "LT1", ".", "first", "!=", "<NUM_LIT>", "||", "!", "LT1", ".", "second", ".", "isVector", "(", ")", ")", "return", "Cost", ";", "int", "ISD", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "Opcode", ")", ";", "if", "(", "TLI", "->", "isOperationExpand", "(", "ISD", ",", "LT1", ".", "second", ")", ")", "return", "Cost", ";", "if", "(", "Ty2", ")", "{" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,944

[ "-", "<NUM_LIT>", "}", ";" ]

[ "class", "Enc_b388cf", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "II", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>" ]

LLVM

ARM

TD

next_suggestion

CPU

7,945

[ "}" ]

[ "let", "ParserMethod", "=", "<STR_LIT>", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,946

[ "}" ]

[ "if", "(", "isPIC", ")", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "PtrVT", ")", ",", "Hi", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "Hi", ",", "Lo", ")", ";" ]

LLVM

WebAssembly

CPP

next_suggestion

Virtual ISA

7,947

[ "}" ]

[ "Type", "*", "RetTy", "=", "F", ".", "getReturnType", "(", ")", ";", "SmallVector", "<", "MVT", ",", "<NUM_LIT>", ">", "CallerRetTys", ";", "computeLegalValueVTs", "(", "F", ",", "TM", ",", "RetTy", ",", "CallerRetTys", ")", ";", "valTypesFromMVTs", "(", "CallerRetTys", ",", "Returns", ")", ";" ]

GCC

arm

MD

program_repair

CPU

7,948

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "V_elem", ">", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "{", "rtx", "vec", "=", "gen_reg_rtx", "(", "MODE", ">", "mode", ")", "neon_pairwise_reduce", "(", "vec", ",", "operands", "[", "<NUM_LIT>", "]", ",", "MODE", ">", "mode", "," ]

LLVM

X86

CPP

next_suggestion

CPU

7,949

[ "if", "(", "ResultReg", "==", "<NUM_LIT>", ")", "return", "false", ";" ]

[ "if", "(", "SrcVT", ".", "SimpleTy", "==", "MVT", "::", "i1", ")", "{", "ResultReg", "=", "FastEmitZExtFromI1", "(", "MVT", "::", "i8", ",", "ResultReg", ",", "false", ")", ";", "SrcVT", "=", "MVT", "::", "i8", ";", "if", "(", "ResultReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "}", "if", "(", "DstVT", "==", "MVT", "::", "i64", ")", "{", "unsigned", "MovInst", ";", "switch", "(", "SrcVT", ".", "SimpleTy", ")", "{", "case", "MVT", "::", "i8", ":", "MovInst", "=", "X86", "::", "MOVZX32rr8", ";", "break", ";", "case", "MVT", "::", "i16", ":", "MovInst", "=", "X86", "::", "MOVZX32rr16", ";", "break", ";", "case", "MVT", "::", "i32", ":", "MovInst", "=", "X86", "::", "MOV32rr", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected zext to i64 source type", "<STR_LIT>", ")", ";", "}", "unsigned", "Result32", "=", "createResultReg", "(", "&", "X86", "::", "GR32RegClass", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "MovInst", ")", ",", "Result32", ")", ".", "addReg", "(", "ResultReg", ")", ";", "ResultReg", "=", "createResultReg", "(", "&", "X86", "::", "GR64RegClass", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "SUBREG_TO_REG", ")", ",", "ResultReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "Result32", ")", ".", "addImm", "(", "X86", "::", "sub_32bit", ")", ";", "}", "else", "if", "(", "DstVT", "!=", "MVT", "::", "i8", ")", "{", "ResultReg", "=", "FastEmit_r", "(", "MVT", "::", "i8", ",", "DstVT", ".", "getSimpleVT", "(", ")", ",", "ISD", "::", "ZERO_EXTEND", ",", "ResultReg", ",", "true", ")", ";" ]

LLVM

MBlaze

CPP

next_suggestion

MPU

7,950

[ "}" ]

[ "Triple", "TheTriple", "(", "TT", ")", ";", "switch", "(", "TheTriple", ".", "getOS", "(", ")", ")", "{", "default", ":", "return", "new", "MBlazeMCAsmInfo", "(", ")", ";", "}" ]

GCC

aarch64

MD

stmt_completion

CPU

7,951

[ "<STR_LIT>", ")", ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "match_test" ]

LLVM

ARM

TD

program_repair

CPU

7,952

[ "<FIXS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>", "<FIXS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>", "<FIXS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>", "<FIXS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", "]", ">", ";", "<FIXE>" ]

[ "IIC_VMACi16Q", ",", "IIC_VMACi32Q", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "add", ">", ";", "def", "VMLAfd", ":", "N3VDMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACD", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v2f32", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "def", "VMLAfq", ":", "N3VQMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACQ", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v4f32", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "def", "VMLAhd", ":", "N3VDMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACD", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v4f16", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "def", "VMLAhq", ":", "N3VQMulOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACQ", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v8f16", ",", "fmul_su", ",", "fadd_mlx", ">", ",", "<BUGS>", "Requires", "[", "HasNEON", ",", "HasFullFP16", ",", "UseFPVMLx", ",", "DontUseFusedMAC", "]", ">", ";", "<BUGE>", "defm", "VMLAsl", ":", "N3VMulOpSL_HS", "<NUM_LIT>", ",", "IIC_VMACi16D", ",", "IIC_VMACi32D", ",", "IIC_VMACi16Q", ",", "IIC_VMACi32Q", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "add", ">", ";", "def", "VMLAslfd", ":", "N3VDMulOpSL", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "IIC_VMACD", ",", "<STR_LIT>", ",", "<STR_LIT>", "," ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

7,953

[ "}", ",", "<STR_LIT>", "label", "<STR_LIT>", ")", ";" ]

[ "LLVMContext", "&", "C", "=", "M", "->", "getContext", "(", ")", ";", "IRBuilder", "<", ">", "IRB", "(", "C", ")", ";", "IRB", ".", "SetCurrentDebugLocation", "(", "DL", ")", ";", "IRB", ".", "SetInsertPoint", "(", "BB", ")", ";", "BasicBlock", "*", "ThenBB1", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.then1", "<STR_LIT>", ",", "F", ")", ";", "BasicBlock", "*", "ElseBB1", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.else1", "<STR_LIT>", ",", "F", ")", ";", "BasicBlock", "*", "EndBB1", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.end", "<STR_LIT>", ",", "F", ")", ";", "Value", "*", "ThrewCmp", "=", "IRB", ".", "CreateICmpNE", "(", "Threw", ",", "getAddrSizeInt", "(", "M", ",", "<NUM_LIT>", ")", ")", ";", "Value", "*", "ThrewValue", "=", "IRB", ".", "CreateLoad", "(", "IRB", ".", "getInt32Ty", "(", ")", ",", "ThrewValueGV", ",", "ThrewValueGV", "->", "getName", "(", ")", "+", "<STR_LIT>", ".val", "<STR_LIT>", ")", ";", "Value", "*", "ThrewValueCmp", "=", "IRB", ".", "CreateICmpNE", "(", "ThrewValue", ",", "IRB", ".", "getInt32", "(", "<NUM_LIT>", ")", ")", ";", "Value", "*", "Cmp1", "=", "IRB", ".", "CreateAnd", "(", "ThrewCmp", ",", "ThrewValueCmp", ",", "<STR_LIT>", "cmp1", "<STR_LIT>", ")", ";", "IRB", ".", "CreateCondBr", "(", "Cmp1", ",", "ThenBB1", ",", "ElseBB1", ")", ";", "IRB", ".", "SetInsertPoint", "(", "ThenBB1", ")", ";", "BasicBlock", "*", "ThenBB2", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.then2", "<STR_LIT>", ",", "F", ")", ";", "BasicBlock", "*", "EndBB2", "=", "BasicBlock", "::", "Create", "(", "C", ",", "<STR_LIT>", "if.end2", "<STR_LIT>", ",", "F", ")", ";", "Value", "*", "ThrewPtr", "=", "IRB", ".", "CreateIntToPtr", "(", "Threw", ",", "getAddrPtrType", "(", "M", ")", ",", "Threw", "->", "getName", "(", ")", "+", "<STR_LIT>", ".p", "<STR_LIT>", ")", ";", "Value", "*", "LoadedThrew", "=", "IRB", ".", "CreateLoad", "(", "getAddrIntType", "(", "M", ")", ",", "ThrewPtr", ",", "ThrewPtr", "->", "getName", "(", ")", "+", "<STR_LIT>", ".loaded", "<STR_LIT>", ")", ";", "Value", "*", "ThenLabel", "=", "IRB", ".", "CreateCall", "(", "TestSetjmpF", ",", "{", "LoadedThrew", ",", "SetjmpTable", ",", "SetjmpTableSize" ]

LLVM

X86

CPP

next_suggestion

CPU

7,954

[ "MIB", ".", "setMemRefs", "(", "MMOs", ")", ";" ]

[ "unsigned", "PtrStoreOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "MOV64mr", ":", "X86", "::", "MOV32mr", ";", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PtrStoreOpc", ")", ")", ";", "const", "int64_t", "SSPOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "unsigned", "MemOpndSlot", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "X86", "::", "AddrNumOperands", ";", "++", "i", ")", "{", "if", "(", "i", "==", "X86", "::", "AddrDisp", ")", "MIB", ".", "addDisp", "(", "MI", ".", "getOperand", "(", "MemOpndSlot", "+", "i", ")", ",", "SSPOffset", ")", ";", "else", "MIB", ".", "add", "(", "MI", ".", "getOperand", "(", "MemOpndSlot", "+", "i", ")", ")", ";", "}", "MIB", ".", "addReg", "(", "SSPCopyReg", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

7,955

[ "Zero", ")", ";" ]

[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "SVT", "=", "VT", ".", "getScalarType", "(", ")", ";", "EVT", "InVT", "=", "N0", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "InSVT", "=", "InVT", ".", "getScalarType", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SDIVREM", "&&", "N0", ".", "getResNo", "(", ")", "==", "<NUM_LIT>", "&&", "InVT", "==", "MVT", "::", "i8", "&&", "VT", "==", "MVT", "::", "i32", ")", "{", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "i8", ",", "VT", ")", ";", "SDValue", "R", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "NodeTys", ",", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "N0", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "R", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "return", "R", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "}", "if", "(", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "{", "if", "(", "N0", ".", "getValueType", "(", ")", "==", "MVT", "::", "i1", ")", "{", "SDValue", "Zero", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "VT", ")", ";", "SDValue", "AllOnes", "=", "DAG", ".", "getConstant", "(", "APInt", "::", "getAllOnesValue", "(", "VT", ".", "getSizeInBits", "(", ")", ")", ",", "DL", ",", "VT", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SELECT", ",", "DL", ",", "VT", ",", "N0", ",", "AllOnes", "," ]

LLVM

ARM

CPP

next_suggestion

CPU

7,956

[ "case", "ARM", "::", "MOVr_TC", ":" ]

[ "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "false", ";", "case", "ARM", "::", "MOVr", ":" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,957

[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

[ "def", "J4_cmpeqi_tp1_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

GCC

nds32

CPP

code_generation

CPU

7,958

[ "static", "void", "nds32_emit_isr_vector_section", "(", "int", "vector_id", ")", "{", "unsigned", "int", "vector_number_offset", "=", "<NUM_LIT>", ";", "const", "char", "*", "c_str", "=", "<STR_LIT>", "CATEGORY", "<STR_LIT>", ";", "const", "char", "*", "sr_str", "=", "<STR_LIT>", "SR", "<STR_LIT>", ";", "const", "char", "*", "nt_str", "=", "<STR_LIT>", "NT", "<STR_LIT>", ";", "const", "char", "*", "vs_str", "=", "<STR_LIT>", "VS", "<STR_LIT>", ";", "char", "first_level_handler_name", "[", "<NUM_LIT>", "]", ";", "char", "section_name", "[", "<NUM_LIT>", "]", ";", "char", "symbol_name", "[", "<NUM_LIT>", "]", ";", "switch", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "category", ")", "{", "case", "NDS32_ISR_INTERRUPT", ":", "vector_number_offset", "=", "<NUM_LIT>", ";", "c_str", "=", "<STR_LIT>", "i", "<STR_LIT>", ";", "break", ";", "case", "NDS32_ISR_EXCEPTION", ":", "vector_number_offset", "=", "<NUM_LIT>", ";", "c_str", "=", "<STR_LIT>", "e", "<STR_LIT>", ";", "break", ";", "case", "NDS32_ISR_NONE", ":", "case", "NDS32_ISR_RESET", ":", "gcc_unreachable", "(", ")", ";", "break", ";", "}", "switch", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "save_reg", ")", "{", "case", "NDS32_SAVE_ALL", ":", "sr_str", "=", "<STR_LIT>", "sa", "<STR_LIT>", ";", "break", ";", "case", "NDS32_PARTIAL_SAVE", ":", "sr_str", "=", "<STR_LIT>", "ps", "<STR_LIT>", ";", "break", ";", "}", "switch", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "nested_type", ")", "{", "case", "NDS32_NESTED", ":", "nt_str", "=", "<STR_LIT>", "ns", "<STR_LIT>", ";", "break", ";", "case", "NDS32_NOT_NESTED", ":", "nt_str", "=", "<STR_LIT>", "nn", "<STR_LIT>", ";", "break", ";", "case", "NDS32_NESTED_READY", ":", "nt_str", "=", "<STR_LIT>", "nr", "<STR_LIT>", ";", "break", ";", "}", "vs_str", "=", "(", "nds32_isr_vector_size", "==", "<NUM_LIT>", ")", "?", "<STR_LIT>", "_4b", "<STR_LIT>", ":", "<STR_LIT>", "<STR_LIT>", ";", "snprintf", "(", "first_level_handler_name", ",", "sizeof", "(", "first_level_handler_name", ")", ",", "<STR_LIT>", "_nds32_%s_%s_%s%s", "<STR_LIT>", ",", "c_str", ",", "sr_str", ",", "nt_str", ",", "vs_str", ")", ";", "snprintf", "(", "section_name", ",", "sizeof", "(", "section_name", ")", ",", "<STR_LIT>", ".nds32_vector.%02d", "<STR_LIT>", ",", "vector_id", ")", ";", "snprintf", "(", "symbol_name", ",", "sizeof", "(", "symbol_name", ")", ",", "<STR_LIT>", "_nds32_vector_%02d%s", "<STR_LIT>", ",", "vector_id", ",", "vs_str", ")", ";", "nds32_emit_section_head_template", "(", "section_name", ",", "symbol_name", ",", "floor_log2", "(", "nds32_isr_vector_size", ")", ",", "false", ")", ";", "if", "(", "nds32_isr_vector_size", "==", "<NUM_LIT>", ")", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tj\\t%s ! jump to first level handler\\n", "<STR_LIT>", ",", "first_level_handler_name", ")", ";", "}", "else", "{", "if", "(", "TARGET_REDUCED_REGS", ")", "{", "if", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "save_reg", "==", "NDS32_SAVE_ALL", ")", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! reduced set regs + save_all\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r15, [$sp], $r15, 0xf\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r10, 0x0\\n", "<STR_LIT>", ")", ";", "}", "else", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! reduced set regs + partial_save\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r15, [$sp], $r15, 0x2\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r5, 0x0\\n", "<STR_LIT>", ")", ";", "}", "}", "else", "{", "if", "(", "nds32_isr_vectors", "[", "vector_id", "]", ".", "save_reg", "==", "NDS32_SAVE_ALL", ")", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! full set regs + save_all\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r27, 0xf\\n", "<STR_LIT>", ")", ";", "}", "else", "{", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t! full set regs + partial_save\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r15, [$sp], $r27, 0x2\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tsmw.adm\\t$r0, [$sp], $r5, 0x0\\n", "<STR_LIT>", ")", ";", "}", "}", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tmovi\\t$r0, %d ! preparing software vid\\n", "<STR_LIT>", ",", "vector_id", "-", "vector_number_offset", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tj\\t%s ! jump to first level handler\\n", "<STR_LIT>", ",", "first_level_handler_name", ")", ";", "}", "nds32_emit_section_tail_template", "(", "symbol_name", ")", ";", "}" ]

[ "Function", "to", "emit", "isr", "vector", "section", "." ]

LLVM

ARM

CPP

stmt_completion

CPU

7,959

[ ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";" ]

[ "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2MOVTi16", ")", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd" ]

LLVM

Mips

CPP

stmt_completion

CPU

7,960

[ "::", "R_MICROMIPS_TLS_DTPREL_HI16", ";" ]

[ "case", "FK_Data_8", ":", "return", "ELF", "::", "R_MIPS_64", ";", "case", "FK_GPRel_4", ":", "if", "(", "isN64", "(", ")", ")", "{", "unsigned", "Type", "=", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ";", "Type", "=", "setRType", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_GPREL32", ",", "Type", ")", ";", "Type", "=", "setRType2", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_64", ",", "Type", ")", ";", "Type", "=", "setRType3", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ",", "Type", ")", ";", "return", "Type", ";", "}", "return", "ELF", "::", "R_MIPS_GPREL32", ";", "case", "Mips", "::", "fixup_Mips_GPREL16", ":", "return", "ELF", "::", "R_MIPS_GPREL16", ";", "case", "Mips", "::", "fixup_Mips_26", ":", "return", "ELF", "::", "R_MIPS_26", ";", "case", "Mips", "::", "fixup_Mips_CALL16", ":", "return", "ELF", "::", "R_MIPS_CALL16", ";", "case", "Mips", "::", "fixup_Mips_GOT_Global", ":", "case", "Mips", "::", "fixup_Mips_GOT_Local", ":", "return", "ELF", "::", "R_MIPS_GOT16", ";", "case", "Mips", "::", "fixup_Mips_HI16", ":", "return", "ELF", "::", "R_MIPS_HI16", ";", "case", "Mips", "::", "fixup_Mips_LO16", ":", "return", "ELF", "::", "R_MIPS_LO16", ";", "case", "Mips", "::", "fixup_Mips_TLSGD", ":", "return", "ELF", "::", "R_MIPS_TLS_GD", ";", "case", "Mips", "::", "fixup_Mips_GOTTPREL", ":", "return", "ELF", "::", "R_MIPS_TLS_GOTTPREL", ";", "case", "Mips", "::", "fixup_Mips_TPREL_HI", ":", "return", "ELF", "::", "R_MIPS_TLS_TPREL_HI16", ";", "case", "Mips", "::", "fixup_Mips_TPREL_LO", ":", "return", "ELF", "::", "R_MIPS_TLS_TPREL_LO16", ";", "case", "Mips", "::", "fixup_Mips_TLSLDM", ":", "return", "ELF", "::", "R_MIPS_TLS_LDM", ";", "case", "Mips", "::", "fixup_Mips_DTPREL_HI", ":", "return", "ELF", "::", "R_MIPS_TLS_DTPREL_HI16", ";", "case", "Mips", "::", "fixup_Mips_DTPREL_LO", ":", "return", "ELF", "::", "R_MIPS_TLS_DTPREL_LO16", ";", "case", "Mips", "::", "fixup_Mips_GOT_PAGE", ":", "return", "ELF", "::", "R_MIPS_GOT_PAGE", ";", "case", "Mips", "::", "fixup_Mips_GOT_OFST", ":", "return", "ELF", "::", "R_MIPS_GOT_OFST", ";", "case", "Mips", "::", "fixup_Mips_GOT_DISP", ":", "return", "ELF", "::", "R_MIPS_GOT_DISP", ";", "case", "Mips", "::", "fixup_Mips_GPOFF_HI", ":", "{", "unsigned", "Type", "=", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ";", "Type", "=", "setRType", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_GPREL16", ",", "Type", ")", ";", "Type", "=", "setRType2", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_SUB", ",", "Type", ")", ";", "Type", "=", "setRType3", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_HI16", ",", "Type", ")", ";", "return", "Type", ";", "}", "case", "Mips", "::", "fixup_Mips_GPOFF_LO", ":", "{", "unsigned", "Type", "=", "(", "unsigned", ")", "ELF", "::", "R_MIPS_NONE", ";", "Type", "=", "setRType", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_GPREL16", ",", "Type", ")", ";", "Type", "=", "setRType2", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_SUB", ",", "Type", ")", ";", "Type", "=", "setRType3", "(", "(", "unsigned", ")", "ELF", "::", "R_MIPS_LO16", ",", "Type", ")", ";", "return", "Type", ";", "}", "case", "Mips", "::", "fixup_Mips_HIGHER", ":", "return", "ELF", "::", "R_MIPS_HIGHER", ";", "case", "Mips", "::", "fixup_Mips_HIGHEST", ":", "return", "ELF", "::", "R_MIPS_HIGHEST", ";", "case", "Mips", "::", "fixup_Mips_GOT_HI16", ":", "return", "ELF", "::", "R_MIPS_GOT_HI16", ";", "case", "Mips", "::", "fixup_Mips_GOT_LO16", ":", "return", "ELF", "::", "R_MIPS_GOT_LO16", ";", "case", "Mips", "::", "fixup_Mips_CALL_HI16", ":", "return", "ELF", "::", "R_MIPS_CALL_HI16", ";", "case", "Mips", "::", "fixup_Mips_CALL_LO16", ":", "return", "ELF", "::", "R_MIPS_CALL_LO16", ";", "case", "Mips", "::", "fixup_MICROMIPS_26_S1", ":", "return", "ELF", "::", "R_MICROMIPS_26_S1", ";", "case", "Mips", "::", "fixup_MICROMIPS_HI16", ":", "return", "ELF", "::", "R_MICROMIPS_HI16", ";", "case", "Mips", "::", "fixup_MICROMIPS_LO16", ":", "return", "ELF", "::", "R_MICROMIPS_LO16", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT16", ":", "return", "ELF", "::", "R_MICROMIPS_GOT16", ";", "case", "Mips", "::", "fixup_MICROMIPS_CALL16", ":", "return", "ELF", "::", "R_MICROMIPS_CALL16", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT_DISP", ":", "return", "ELF", "::", "R_MICROMIPS_GOT_DISP", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT_PAGE", ":", "return", "ELF", "::", "R_MICROMIPS_GOT_PAGE", ";", "case", "Mips", "::", "fixup_MICROMIPS_GOT_OFST", ":", "return", "ELF", "::", "R_MICROMIPS_GOT_OFST", ";", "case", "Mips", "::", "fixup_MICROMIPS_TLS_GD", ":", "return", "ELF", "::", "R_MICROMIPS_TLS_GD", ";", "case", "Mips", "::", "fixup_MICROMIPS_TLS_LDM", ":", "return", "ELF", "::", "R_MICROMIPS_TLS_LDM", ";", "case", "Mips", "::", "fixup_MICROMIPS_TLS_DTPREL_HI16", ":", "return", "ELF" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,961

[ "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "PtrVT", ")", ";" ]

[ "assert", "(", "!", "(", "CallConv", "==", "CallingConv", "::", "Fast", "&&", "isVarArg", ")", "&&", "<STR_LIT>", "fastcc not supported on varargs functions", "<STR_LIT>", ")", ";", "EVT", "PtrVT", "=", "getPointerTy", "(", "MF", ".", "getDataLayout", "(", ")", ")", ";", "bool", "isImmutable", "=", "!", "(", "getTargetMachine", "(", ")", ".", "Options", ".", "GuaranteedTailCallOpt", "&&", "(", "CallConv", "==", "CallingConv", "::", "Fast", ")", ")", ";", "unsigned", "PtrByteSize", "=", "<NUM_LIT>", ";", "unsigned", "LinkageSize", "=", "Subtarget", ".", "getFrameLowering", "(", ")", "->", "getLinkageSize", "(", ")", ";", "static", "const", "MCPhysReg", "GPR", "[", "]", "=", "{", "PPC", "::", "X3", ",", "PPC", "::", "X4", ",", "PPC", "::", "X5", ",", "PPC", "::", "X6", ",", "PPC", "::", "X7", ",", "PPC", "::", "X8", ",", "PPC", "::", "X9", ",", "PPC", "::", "X10", ",", "}", ";", "static", "const", "MCPhysReg", "VR", "[", "]", "=", "{", "PPC", "::", "V2", ",", "PPC", "::", "V3", ",", "PPC", "::", "V4", ",", "PPC", "::", "V5", ",", "PPC", "::", "V6", ",", "PPC", "::", "V7", ",", "PPC", "::", "V8", ",", "PPC", "::", "V9", ",", "PPC", "::", "V10", ",", "PPC", "::", "V11", ",", "PPC", "::", "V12", ",", "PPC", "::", "V13", "}", ";", "const", "unsigned", "Num_GPR_Regs", "=", "array_lengthof", "(", "GPR", ")", ";", "const", "unsigned", "Num_FPR_Regs", "=", "useSoftFloat", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "const", "unsigned", "Num_VR_Regs", "=", "array_lengthof", "(", "VR", ")", ";", "bool", "HasParameterArea", "=", "!", "isELFv2ABI", "||", "isVarArg", ";", "unsigned", "ParamAreaSize", "=", "Num_GPR_Regs", "*", "PtrByteSize", ";", "unsigned", "NumBytes", "=", "LinkageSize", ";", "unsigned", "AvailableFPRs", "=", "Num_FPR_Regs", ";", "unsigned", "AvailableVRs", "=", "Num_VR_Regs", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "Ins", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "if", "(", "Ins", "[", "i", "]", ".", "Flags", ".", "isNest", "(", ")", ")", "continue", ";", "if", "(", "CalculateStackSlotUsed", "(", "Ins", "[", "i", "]", ".", "VT", ",", "Ins", "[", "i", "]", ".", "ArgVT", ",", "Ins", "[", "i", "]", ".", "Flags", ",", "PtrByteSize", ",", "LinkageSize", ",", "ParamAreaSize", ",", "NumBytes", ",", "AvailableFPRs", ",", "AvailableVRs", ")", ")", "HasParameterArea", "=", "true", ";", "}", "unsigned", "ArgOffset", "=", "LinkageSize", ";", "unsigned", "GPR_idx", "=", "<NUM_LIT>", ",", "FPR_idx", "=", "<NUM_LIT>", ",", "VR_idx", "=", "<NUM_LIT>", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "MemOps", ";", "Function", "::", "const_arg_iterator", "FuncArg", "=", "MF", ".", "getFunction", "(", ")", ".", "arg_begin", "(", ")", ";", "unsigned", "CurArgIdx", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "ArgNo", "=", "<NUM_LIT>", ",", "e", "=", "Ins", ".", "size", "(", ")", ";", "ArgNo", "!=", "e", ";", "++", "ArgNo", ")", "{", "SDValue", "ArgVal", ";", "bool", "needsLoad", "=", "false", ";", "EVT", "ObjectVT", "=", "Ins", "[", "ArgNo", "]", ".", "VT", ";", "EVT", "OrigVT", "=", "Ins", "[", "ArgNo", "]", ".", "ArgVT", ";", "unsigned", "ObjSize", "=", "ObjectVT", ".", "getStoreSize", "(", ")", ";", "unsigned", "ArgSize", "=", "ObjSize", ";", "ISD", "::", "ArgFlagsTy", "Flags", "=", "Ins", "[", "ArgNo", "]", ".", "Flags", ";", "if", "(", "Ins", "[", "ArgNo", "]", ".", "isOrigArg", "(", ")", ")", "{", "std", "::", "advance", "(", "FuncArg", ",", "Ins", "[", "ArgNo", "]", ".", "getOrigArgIndex", "(", ")", "-", "CurArgIdx", ")", ";", "CurArgIdx", "=", "Ins", "[", "ArgNo", "]", ".", "getOrigArgIndex", "(", ")", ";", "}", "unsigned", "CurArgOffset", ";", "Align", "Alignment", ";", "auto", "ComputeArgOffset", "=", "[", "&", "]", "(", ")", "{", "Alignment", "=", "CalculateStackSlotAlignment", "(", "ObjectVT", ",", "OrigVT", ",", "Flags", ",", "PtrByteSize", ")", ";", "ArgOffset", "=", "alignTo", "(", "ArgOffset", ",", "Alignment", ")", ";", "CurArgOffset", "=", "ArgOffset", ";", "}", ";", "if", "(", "CallConv", "!=", "CallingConv", "::", "Fast", ")", "{", "ComputeArgOffset", "(", ")", ";", "GPR_idx", "=", "(", "ArgOffset", "-", "LinkageSize", ")", "/", "PtrByteSize", ";", "GPR_idx", "=", "std", "::", "min", "(", "GPR_idx", ",", "Num_GPR_Regs", ")", ";", "}", "if", "(", "Flags", ".", "isByVal", "(", ")", ")", "{", "assert", "(", "Ins", "[", "ArgNo", "]", ".", "isOrigArg", "(", ")", "&&", "<STR_LIT>", "Byval arguments cannot be implicit", "<STR_LIT>", ")", ";", "if", "(", "CallConv", "==", "CallingConv", "::", "Fast", ")", "ComputeArgOffset", "(", ")", ";", "ObjSize", "=", "Flags", ".", "getByValSize", "(", ")", ";", "ArgSize", "=", "(", "(", "ObjSize", "+", "PtrByteSize", "-", "<NUM_LIT>", ")", "/", "PtrByteSize", ")", "*", "PtrByteSize", ";", "if", "(", "!", "ObjSize", ")", "{", "int", "FI", "=", "MFI", ".", "CreateFixedObject", "(", "PtrByteSize", ",", "ArgOffset", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "PtrVT", ")", ";", "InVals", ".", "push_back", "(", "FIN", ")", ";", "continue", ";", "}", "int", "FI", ";", "if", "(", "HasParameterArea", "||", "ArgSize", "+", "ArgOffset", ">", "LinkageSize", "+", "Num_GPR_Regs", "*", "PtrByteSize", ")", "FI", "=", "MFI", ".", "CreateFixedObject", "(", "ArgSize", ",", "ArgOffset", ",", "false", ",", "true", ")", ";", "else", "FI", "=", "MFI", ".", "CreateStackObject", "(", "ArgSize", ",", "Alignment", ",", "false", ")", ";" ]

LLVM

MSP430

CPP

next_suggestion

MPU

7,962

[ "}" ]

[ "MCInstLowering", ".", "Lower", "(", "MI", ",", "TmpInst", ")", ";", "OutStreamer", ".", "EmitInstruction", "(", "TmpInst", ")", ";" ]

LLVM

MBlaze

CPP

stmt_completion

MPU

7,963

[ "Type", "*", ">", "ArgTys", ";" ]

[ "static", "const", "FunctionType", "*", "getType", "(", "LLVMContext", "&", "Context", ",", "unsigned", "id", ")", "{", "const", "Type", "*", "ResultTy", "=", "NULL", ";", "std", "::", "vector", "<", "const" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,964

[ ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

7,965

[ ")", "return", "Op", ";" ]

[ "SDValue", "Op2", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "if", "(", "VT", "==", "MVT", "::", "v2f64", "&&", "Op1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "BITCAST", "&&", "Op1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ConstantFP", "&&", "Op2", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Constant", ")", "{", "uint64_t", "Index", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Op2", ")", "->", "getZExtValue", "(", ")", ";", "unsigned", "Mask", "=", "VT", ".", "getVectorNumElements", "(", ")", "-", "<NUM_LIT>", ";", "if", "(", "Index", "<=", "Mask" ]

GCC

arm

MD

stmt_completion

CPU

7,966

[ ")" ]

[ "(", "unspec", ":", "MVE_0", "[", "(", "match_operand", ":", "MVE_0", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "MVE_0", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "VORRQ_F", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

7,967

[ ")", ";" ]

[ "static", "SDValue", "getConstVector", "(", "ArrayRef", "<", "APInt", ">", "Bits", ",", "MVT", "VT", ",", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "dl", ")", "{", "APInt", "Undefs", "=", "APInt", "::", "getZero", "(", "Bits", ".", "size", "(", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

7,968

[ ")", "{" ]

[ "if", "(", "!", "isDecl", "&&", "!", "GV", "->", "isWeakForLinker", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "!", "GV", "->", "hasHiddenVisibility", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "isDecl", "||", "GV", "->", "hasCommonLinkage", "(", ")", ")", "{", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "isPICStyleStubNoDynamic", "(", ")", ")", "{", "if", "(", "!", "isDecl", "&&", "!", "GV", "->", "isWeakForLinker", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "!", "GV", "->", "hasHiddenVisibility", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "isDecl", "||", "GV", "->", "hasCommonLinkage", "(", ")" ]

GCC

aarch64

CPP

next_suggestion

CPU

7,969

[ "}" ]

[ "uint16x8_t", "result", ";", "_", "_", "asm__", "(", "<STR_LIT>", "uabdl2 %0.8h,%1.16b,%2.16b", "<STR_LIT>", ":", "<STR_LIT>", "=w", "<STR_LIT>", "(", "result", ")", ":", "<STR_LIT>", "w", "<STR_LIT>", "(", "a", ")", ",", "<STR_LIT>", "w", "<STR_LIT>", "(", "b", ")", ":", ")", ";", "return", "result", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,970

[ ";" ]

[ "unsigned", "ArchID", "=", "ARM", "::", "parseArch", "(", "TT", ".", "getArchName", "(", ")", ")", ";", "if", "(", "ArchID", "!=", "ARM", "::", "AK_INVALID", "&&", "(", "CPU", ".", "empty", "(", ")", "||", "CPU", "==", "<STR_LIT>", "generic", "<STR_LIT>", ")", ")", "ARMArchFeature", "=", "(", "ARMArchFeature", "+", "<STR_LIT>", "+", "<STR_LIT>", "+", "ARM", "::", "getArchName", "(", "ArchID", ")", ")", ".", "str", "(", ")", ";", "if", "(", "isThumb", ")", "{", "if", "(", "ARMArchFeature", ".", "empty", "(", ")", ")", "ARMArchFeature", "=", "<STR_LIT>", "+thumb-mode,+v4t", "<STR_LIT>", ";", "else", "ARMArchFeature", "+=", "<STR_LIT>", ",+thumb-mode,+v4t", "<STR_LIT>", ";", "}", "if", "(", "TT", ".", "isOSNaCl", "(", ")", ")", "{", "if", "(", "ARMArchFeature", ".", "empty", "(", ")", ")", "ARMArchFeature", "=", "<STR_LIT>", "+nacl-trap", "<STR_LIT>", ";", "else", "ARMArchFeature", "+=", "<STR_LIT>", ",+nacl-trap", "<STR_LIT>", ";", "}", "return", "ARMArchFeature" ]

LLVM

AArch64

TD

next_suggestion

CPU

7,971

[ "}" ]

[ "def", "simm8", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "Imm", ">", "=", "-", "<NUM_LIT>", "&", "&", "Imm", "<", "<NUM_LIT>", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "SImm8Operand", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

7,972

[ "}" ]

[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "ImmVal", ")", ")", ";", "return", "Success", ";" ]

GCC

arm

CPP

stmt_completion

CPU

7,973

[ ")", ";" ]

[ "return", "_", "_", "builtin_mve_vctp64q_mv2qi", "(", "_", "_", "a", ",", "_", "_", "p" ]

GCC

arm

CPP

stmt_completion

CPU

7,974

[ "acle gebits", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "cfun", "->", "decl", ")", ")", ";" ]

[ "bool", "arm_ge_bits_access", "(", "void", ")", "{", "if", "(", "cfun", "&&", "cfun", "->", "decl", ")", "return", "lookup_attribute", "(", "<STR_LIT>" ]

LLVM

Lanai

CPP

stmt_completion

CPU

7,975

[ "<STR_LIT>", ";" ]

[ "return", "<STR_LIT>", "Lanai Assembly Printer" ]

LLVM

MSP430

CPP

next_suggestion

MPU

7,976

[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "getPointerTy", "(", ")", ",", "Result", ")", ";" ]

[ "SDValue", "MSP430TargetLowering", "::", "LowerExternalSymbol", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "SDLoc", "dl", "(", "Op", ")", ";", "const", "char", "*", "Sym", "=", "cast", "<", "ExternalSymbolSDNode", ">", "(", "Op", ")", "->", "getSymbol", "(", ")", ";", "SDValue", "Result", "=", "DAG", ".", "getTargetExternalSymbol", "(", "Sym", ",", "getPointerTy", "(", ")", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

7,977

[ "<STR_LIT>", ")" ]

[ "(", "define_reservation", "<STR_LIT>" ]

LLVM

X86

CPP

next_suggestion

CPU

7,978

[ "assert", "(", "AM", ".", "Scale", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Scale with no index!", "<STR_LIT>", ")", ";" ]

[ "StubAM", ".", "GV", "=", "GV", ";", "StubAM", ".", "GVOpFlags", "=", "GVFlags", ";", "SavePoint", "SaveInsertPt", "=", "enterLocalValueArea", "(", ")", ";", "if", "(", "TLI", ".", "getPointerTy", "(", ")", "==", "MVT", "::", "i64", ")", "{", "Opc", "=", "X86", "::", "MOV64rm", ";", "RC", "=", "&", "X86", "::", "GR64RegClass", ";", "if", "(", "Subtarget", "->", "isPICStyleRIPRel", "(", ")", ")", "StubAM", ".", "Base", ".", "Reg", "=", "X86", "::", "RIP", ";", "}", "else", "{", "Opc", "=", "X86", "::", "MOV32rm", ";", "RC", "=", "&", "X86", "::", "GR32RegClass", ";", "}", "LoadReg", "=", "createResultReg", "(", "RC", ")", ";", "MachineInstrBuilder", "LoadMI", "=", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "LoadReg", ")", ";", "addFullAddress", "(", "LoadMI", ",", "StubAM", ")", ";", "leaveLocalValueArea", "(", "SaveInsertPt", ")", ";", "LocalValueMap", "[", "V", "]", "=", "LoadReg", ";", "}", "AM", ".", "Base", ".", "Reg", "=", "LoadReg", ";", "AM", ".", "GV", "=", "<NUM_LIT>", ";", "return", "true", ";", "}", "}", "if", "(", "!", "AM", ".", "GV", "||", "!", "Subtarget", "->", "isPICStyleRIPRel", "(", ")", ")", "{", "if", "(", "AM", ".", "Base", ".", "Reg", "==", "<NUM_LIT>", ")", "{", "AM", ".", "Base", ".", "Reg", "=", "getRegForValue", "(", "V", ")", ";", "return", "AM", ".", "Base", ".", "Reg", "!=", "<NUM_LIT>", ";", "}", "if", "(", "AM", ".", "IndexReg", "==", "<NUM_LIT>", ")", "{" ]

LLVM

X86

CPP

stmt_completion

CPU

7,979

[ "Load", ",", "STI", ")", ";" ]

[ "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "BaseReg", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "Scale", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "IndexReg", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "Offset", ")", ")", ";", "Load", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "SegmentReg", ")", ")", ";", "Out", ".", "EmitInstruction", "(" ]

GCC

frv

CPP

stmt_completion

VLIW

7,980

[ "(", ")", ")", ",", "SImode", ",", "fnaddr", ",", "Pmode", ",", "sc_reg", ",", "Pmode", ")", ";" ]

[ "rtx", "sc_reg", "=", "force_reg", "(", "Pmode", ",", "static_chain", ")", ";", "emit_library_call", "(", "gen_rtx_SYMBOL_REF", "(", "SImode", ",", "<STR_LIT>", "__trampoline_setup", "<STR_LIT>", ")", ",", "FALSE", ",", "VOIDmode", ",", "<NUM_LIT>", ",", "addr", ",", "Pmode", ",", "GEN_INT", "(", "frv_trampoline_size" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,981

[ ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,982

[ "]", ";" ]

[ "bool", "ARMTargetLowering", "::", "IsEligibleForTailCallOptimization", "(", "SDValue", "Callee", ",", "CallingConv", "::", "ID", "CalleeCC", ",", "bool", "isVarArg", ",", "bool", "isCalleeStructRet", ",", "bool", "isCallerStructRet", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "const", "SmallVectorImpl", "<", "SDValue", ">", "&", "OutVals", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "InputArg", ">", "&", "Ins", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "const", "Function", "*", "CallerF", "=", "MF", ".", "getFunction", "(", ")", ";", "CallingConv", "::", "ID", "CallerCC", "=", "CallerF", "->", "getCallingConv", "(", ")", ";", "assert", "(", "Subtarget", "->", "supportsTailCall", "(", ")", ")", ";", "if", "(", "isVarArg", "&&", "!", "Outs", ".", "empty", "(", ")", ")", "return", "false", ";", "if", "(", "CallerF", "->", "hasFnAttribute", "(", "<STR_LIT>", "interrupt", "<STR_LIT>", ")", ")", "return", "false", ";", "if", "(", "isCalleeStructRet", "||", "isCallerStructRet", ")", "return", "false", ";", "if", "(", "GlobalAddressSDNode", "*", "G", "=", "dyn_cast", "<", "GlobalAddressSDNode", ">", "(", "Callee", ")", ")", "{", "const", "GlobalValue", "*", "GV", "=", "G", "->", "getGlobal", "(", ")", ";", "const", "Triple", "&", "TT", "=", "getTargetMachine", "(", ")", ".", "getTargetTriple", "(", ")", ";", "if", "(", "GV", "->", "hasExternalWeakLinkage", "(", ")", "&&", "(", "!", "TT", ".", "isOSWindows", "(", ")", "||", "TT", ".", "isOSBinFormatELF", "(", ")", "||", "TT", ".", "isOSBinFormatMachO", "(", ")", ")", ")", "return", "false", ";", "}", "LLVMContext", "&", "C", "=", "*", "DAG", ".", "getContext", "(", ")", ";", "if", "(", "!", "CCState", "::", "resultsCompatible", "(", "CalleeCC", ",", "CallerCC", ",", "MF", ",", "C", ",", "Ins", ",", "CCAssignFnForNode", "(", "CalleeCC", ",", "true", ",", "isVarArg", ")", ",", "CCAssignFnForNode", "(", "CallerCC", ",", "true", ",", "isVarArg", ")", ")", ")", "return", "false", ";", "const", "ARMBaseRegisterInfo", "*", "TRI", "=", "Subtarget", "->", "getRegisterInfo", "(", ")", ";", "const", "uint32_t", "*", "CallerPreserved", "=", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CallerCC", ")", ";", "if", "(", "CalleeCC", "!=", "CallerCC", ")", "{", "const", "uint32_t", "*", "CalleePreserved", "=", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CalleeCC", ")", ";", "if", "(", "!", "TRI", "->", "regmaskSubsetEqual", "(", "CallerPreserved", ",", "CalleePreserved", ")", ")", "return", "false", ";", "}", "const", "ARMFunctionInfo", "*", "AFI_Caller", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "if", "(", "AFI_Caller", "->", "getArgRegsSaveSize", "(", ")", ")", "return", "false", ";", "if", "(", "!", "Outs", ".", "empty", "(", ")", ")", "{", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "ARMCCState", "CCInfo", "(", "CalleeCC", ",", "isVarArg", ",", "MF", ",", "ArgLocs", ",", "C", ",", "Call", ")", ";", "CCInfo", ".", "AnalyzeCallOperands", "(", "Outs", ",", "CCAssignFnForNode", "(", "CalleeCC", ",", "false", ",", "isVarArg", ")", ")", ";", "if", "(", "CCInfo", ".", "getNextStackOffset", "(", ")", ")", "{", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "const", "MachineRegisterInfo", "*", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "const", "TargetInstrInfo", "*", "TII", "=", "Subtarget", "->", "getInstrInfo", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "realArgIdx", "=", "<NUM_LIT>", ",", "e", "=", "ArgLocs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ",", "++", "realArgIdx", ")", "{", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "i", "]", ";", "EVT", "RegVT", "=", "VA", ".", "getLocVT", "(", ")", ";", "SDValue", "Arg", "=", "OutVals", "[", "realArgIdx" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,983

[ "AMDGPU", "::", "V_PK_SUB_U16", ";" ]

[ "ModIdx", "=", "AMDGPU", "::", "OpName", "::", "src2_modifiers", ";", "SrcIdx", "=", "<NUM_LIT>", ";", "}", "assert", "(", "ModIdx", "!=", "-", "<NUM_LIT>", ")", ";", "ModIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opcode", ",", "ModIdx", ")", ";", "MachineOperand", "&", "Mod", "=", "MI", "->", "getOperand", "(", "ModIdx", ")", ";", "unsigned", "ModVal", "=", "Mod", ".", "getImm", "(", ")", ";", "uint16_t", "ImmLo", "=", "static_cast", "<", "uint16_t", ">", "(", "Fold", ".", "ImmToFold", ">>", "(", "ModVal", "&", "<STR_LIT>", "::", "<STR_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", ";", "uint16_t", "ImmHi", "=", "static_cast", "<", "uint16_t", ">", "(", "Fold", ".", "ImmToFold", ">>", "(", "ModVal", "&", "<STR_LIT>", "::", "<STR_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", ";", "uint32_t", "Imm", "=", "(", "static_cast", "<", "uint32_t", ">", "(", "ImmHi", ")", "<<", "<NUM_LIT>", ")", "|", "ImmLo", ";", "unsigned", "NewModVal", "=", "ModVal", "&", "~", "(", "<STR_LIT>", "::", "<STR_LIT>", "|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "auto", "tryFoldToInline", "=", "[", "&", "]", "(", "uint32_t", "Imm", ")", "->", "bool", "{", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Imm", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", "|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "Old", ".", "ChangeToImmediate", "(", "Imm", ")", ";", "return", "true", ";", "}", "uint16_t", "Lo", "=", "static_cast", "<", "uint16_t", ">", "(", "Imm", ")", ";", "uint16_t", "Hi", "=", "static_cast", "<", "uint16_t", ">", "(", "Imm", ">>", "<NUM_LIT>", ")", ";", "if", "(", "Lo", "==", "Hi", ")", "{", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Lo", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", ")", ";", "Old", ".", "ChangeToImmediate", "(", "Lo", ")", ";", "return", "true", ";", "}", "if", "(", "static_cast", "<", "int16_t", ">", "(", "Lo", ")", "<", "<NUM_LIT>", ")", "{", "int32_t", "SExt", "=", "static_cast", "<", "int16_t", ">", "(", "Lo", ")", ";", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "SExt", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", ")", ";", "Old", ".", "ChangeToImmediate", "(", "SExt", ")", ";", "return", "true", ";", "}", "}", "if", "(", "OpType", "==", "AMDGPU", "::", "OPERAND_REG_IMM_V2INT16", "||", "OpType", "==", "AMDGPU", "::", "OPERAND_REG_INLINE_AC_V2INT16", ")", "{", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Lo", "<<", "<NUM_LIT>", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", "|", "<STR_LIT>", "::", "<STR_LIT>", "|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "Old", ".", "ChangeToImmediate", "(", "static_cast", "<", "uint32_t", ">", "(", "Lo", ")", "<<", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "}", "}", "else", "{", "uint32_t", "Swapped", "=", "(", "static_cast", "<", "uint32_t", ">", "(", "Lo", ")", "<<", "<NUM_LIT>", ")", "|", "Hi", ";", "if", "(", "AMDGPU", "::", "isInlinableLiteralV216", "(", "Swapped", ",", "OpType", ")", ")", "{", "Mod", ".", "setImm", "(", "NewModVal", "|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "Old", ".", "ChangeToImmediate", "(", "Swapped", ")", ";", "return", "true", ";", "}", "}", "return", "false", ";", "}", ";", "if", "(", "tryFoldToInline", "(", "Imm", ")", ")", "return", "true", ";", "bool", "IsUAdd", "=", "Opcode", "==", "AMDGPU", "::", "V_PK_ADD_U16", ";", "bool", "IsUSub", "=", "Opcode", "==" ]

LLVM

WebAssembly

CPP

code_generation

Virtual ISA

7,984

[ "MCDisassembler", "::", "DecodeStatus", "WebAssemblyDisassembler", "::", "getInstruction", "(", "MCInst", "&", "MI", ",", "uint64_t", "&", "Size", ",", "ArrayRef", "<", "uint8_t", ">", "Bytes", ",", "uint64_t", ",", "raw_ostream", "&", ",", "raw_ostream", "&", "CS", ")", "const", "{", "CommentStream", "=", "&", "CS", ";", "Size", "=", "<NUM_LIT>", ";", "int", "Opc", "=", "nextByte", "(", "Bytes", ",", "Size", ")", ";", "if", "(", "Opc", "<", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "const", "auto", "*", "WasmInst", "=", "&", "InstructionTable0", "[", "Opc", "]", ";", "if", "(", "WasmInst", "->", "ET", "==", "ET_Prefix", ")", "{", "WasmInst", "=", "nullptr", ";", "for", "(", "auto", "PT", "=", "PrefixTable", ";", "PT", "->", "Table", ";", "PT", "++", ")", "{", "if", "(", "PT", "->", "Prefix", "==", "Opc", ")", "{", "WasmInst", "=", "PT", "->", "Table", ";", "break", ";", "}", "}", "if", "(", "!", "WasmInst", ")", "return", "MCDisassembler", "::", "Fail", ";", "int64_t", "PrefixedOpc", ";", "if", "(", "!", "nextLEB", "(", "PrefixedOpc", ",", "Bytes", ",", "Size", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "PrefixedOpc", "<", "<NUM_LIT>", "||", "PrefixedOpc", ">=", "WebAssemblyInstructionTableSize", ")", "return", "MCDisassembler", "::", "Fail", ";", "WasmInst", "+=", "PrefixedOpc", ";", "}", "if", "(", "WasmInst", "->", "ET", "==", "ET_Unused", ")", "return", "MCDisassembler", "::", "Fail", ";", "assert", "(", "WasmInst", "->", "ET", "==", "ET_Instruction", ")", ";", "MI", ".", "setOpcode", "(", "WasmInst", "->", "Opcode", ")", ";", "for", "(", "uint8_t", "OPI", "=", "<NUM_LIT>", ";", "OPI", "<", "WasmInst", "->", "NumOperands", ";", "OPI", "++", ")", "{", "auto", "OT", "=", "OperandTable", "[", "WasmInst", "->", "OperandStart", "+", "OPI", "]", ";", "switch", "(", "OT", ")", "{", "case", "WebAssembly", "::", "OPERAND_BASIC_BLOCK", ":", "case", "WebAssembly", "::", "OPERAND_LOCAL", ":", "case", "WebAssembly", "::", "OPERAND_GLOBAL", ":", "case", "WebAssembly", "::", "OPERAND_FUNCTION32", ":", "case", "WebAssembly", "::", "OPERAND_OFFSET32", ":", "case", "WebAssembly", "::", "OPERAND_P2ALIGN", ":", "case", "WebAssembly", "::", "OPERAND_TYPEINDEX", ":", "case", "WebAssembly", "::", "OPERAND_EVENT", ":", "case", "MCOI", "::", "OPERAND_IMMEDIATE", ":", "{", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_I32IMM", ":", "case", "WebAssembly", "::", "OPERAND_I64IMM", ":", "{", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "true", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_SIGNATURE", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint8_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_F32IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "float", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_F64IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "double", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I8IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint8_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I16IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint16_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I32IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint32_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_VEC_I64IMM", ":", "{", "if", "(", "!", "parseImmediate", "<", "uint64_t", ">", "(", "MI", ",", "Size", ",", "Bytes", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "WebAssembly", "::", "OPERAND_BRLIST", ":", "{", "int64_t", "TargetTableLen", ";", "if", "(", "!", "nextLEB", "(", "TargetTableLen", ",", "Bytes", ",", "Size", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "for", "(", "int64_t", "I", "=", "<NUM_LIT>", ";", "I", "<", "TargetTableLen", ";", "I", "++", ")", "{", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "}", "if", "(", "!", "parseLEBImmediate", "(", "MI", ",", "Size", ",", "Bytes", ",", "false", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "break", ";", "}", "case", "MCOI", "::", "OPERAND_REGISTER", ":", "llvm_unreachable", "(", "<STR_LIT>", "Register operand in WebAssemblyDisassembler", "<STR_LIT>", ")", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown operand type in WebAssemblyDisassembler", "<STR_LIT>", ")", ";", "}", "}", "return", "MCDisassembler", "::", "Success", ";", "}" ]

[ "Returns", "the", "disassembly", "of", "a", "single", "instruction", "." ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,985

[ "assert", "(", "ReservedVGPRInfoItr", "!=", "FuncInfo", "->", "getSGPRSpillVGPRs", "(", ")", ".", "end", "(", ")", ")", ";" ]

[ "const", "SIRegisterInfo", "*", "TRI", "=", "ST", ".", "getRegisterInfo", "(", ")", ";", "Register", "LowestAvailableVGPR", "=", "TRI", "->", "findUnusedRegister", "(", "MF", ".", "getRegInfo", "(", ")", ",", "&", "AMDGPU", "::", "VGPR_32RegClass", ",", "MF", ")", ";", "if", "(", "!", "LowestAvailableVGPR", ")", "LowestAvailableVGPR", "=", "PreReservedVGPR", ";", "const", "MCPhysReg", "*", "CSRegs", "=", "MF", ".", "getRegInfo", "(", ")", ".", "getCalleeSavedRegs", "(", ")", ";", "MachineFrameInfo", "&", "FrameInfo", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "Optional", "<", "int", ">", "FI", ";", "if", "(", "FuncInfo", "->", "isCalleeSavedReg", "(", "CSRegs", ",", "LowestAvailableVGPR", ")", ")", "FI", "=", "FrameInfo", ".", "CreateSpillStackObject", "(", "<NUM_LIT>", ",", "Align", "(", "<NUM_LIT>", ")", ")", ";", "const", "auto", "*", "ReservedVGPRInfoItr", "=", "std", "::", "find_if", "(", "FuncInfo", "->", "getSGPRSpillVGPRs", "(", ")", ".", "begin", "(", ")", ",", "FuncInfo", "->", "getSGPRSpillVGPRs", "(", ")", ".", "end", "(", ")", ",", "[", "PreReservedVGPR", "]", "(", "const", "auto", "&", "SpillRegInfo", ")", "{", "return", "SpillRegInfo", ".", "VGPR", "==", "PreReservedVGPR", ";", "}", ")", ";" ]

GCC

rs6000

CPP

program_repair

CPU

7,986

[ "<FIXS>", "get_ppc476_thunk_name", "(", "name", ")", ";", "<FIXE>" ]

[ "if", "(", "TARGET_LINK_STACK", ")", "{", "char", "name", "[", "<NUM_LIT>", "]", ";", "<BUGS>", "get_ppc64_thunk_name", "(", "name", ")", ";", "<BUGE>", "strcat", "(", "tmp_buf", ",", "<STR_LIT>", ":\\n\\tmflr r0\\n\\tbl ", "<STR_LIT>", ")", ";", "strcat", "(", "tmp_buf", ",", "name", ")", ";", "strcat", "(", "tmp_buf", ",", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]

GCC

i386

CPP

next_suggestion

CPU

7,987

[ "else", "{" ]

[ "if", "(", "(", "OPTION_SET_P", "(", "flag_unroll_loops", ")", ")", "||", "(", "OPTION_SET_P", "(", "flag_unroll_all_loops", ")", "&&", "flag_unroll_all_loops", ")", ")", "{", "if", "(", "!", "OPTION_SET_P", "(", "ix86_unroll_only_small_loops", ")", ")", "ix86_unroll_only_small_loops", "=", "<NUM_LIT>", ";", "if", "(", "!", "OPTION_SET_P", "(", "flag_web", ")", ")", "flag_web", "=", "flag_unroll_loops", ";", "if", "(", "!", "OPTION_SET_P", "(", "flag_rename_registers", ")", ")", "flag_rename_registers", "=", "flag_unroll_loops", ";", "if", "(", "!", "OPTION_SET_P", "(", "flag_cunroll_grow_size", ")", ")", "flag_cunroll_grow_size", "=", "flag_unroll_loops", "||", "flag_peel_loops", "||", "optimize", ">=", "<NUM_LIT>", ";", "}" ]

GCC

msp430

MD

next_suggestion

MPU

7,988

[ "<STR_LIT>" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "call", ":", "HI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

LLVM

AArch64

TD

stmt_completion

CPU

7,989

[ ",", "EXTvvvi_16b", ",", "neon_uimm4", ">", ";" ]

[ "def", ":", "NI_Extract", "<", "v4f32", ",", "VPR128" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

7,990

[ ")", ";" ]

[ "Register", "getReg", "(", ")", "const", "{", "assert", "(", "isReg", "(", ")", "&&", "<STR_LIT>", "Wrong CountValue accessor", "<STR_LIT>" ]

LLVM

OR1K

TD

next_suggestion

CPU

7,991

[ "let", "MIOperandInfo", "=", "(", "ops", "GPR", ",", "i32imm", ")", ";" ]

[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

7,992

[ "let", "HasImm", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "OperandType", "=", "optype", ";", "let", "Switches", "=", "sw", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,993

[ "}" ]

[ "if", "(", "!", "isConstant", ")", "{", "SDValue", "N", ";", "if", "(", "Value", "->", "getOpcode", "(", ")", "==", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "{", "if", "(", "VT", "!=", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ")", "{", "ConstantSDNode", "*", "constIndex", ";", "constIndex", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "assert", "(", "constIndex", "&&", "<STR_LIT>", "The index is not a constant!", "<STR_LIT>", ")", ";", "unsigned", "index", "=", "constIndex", "->", "getAPIntValue", "(", ")", ".", "getLimitedValue", "(", ")", "%", "VT", ".", "getVectorNumElements", "(", ")", ";", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "VT", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ",", "Value", ",", "DAG", ".", "getConstant", "(", "index", ",", "MVT", "::", "i32", ")", ")", ",", "DAG", ".", "getConstant", "(", "index", ",", "MVT", "::", "i32", ")", ")", ";", "}", "else", "{", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Value", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "}", "else", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Value", ")", ";", "if", "(", "!", "usesOnlyOneValue", ")", "{", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "NumElts", ";", "++", "I", ")", "{", "if", "(", "Op", ".", "getOperand", "(", "I", ")", "==", "Value", ")", "continue", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "N", ")", ";", "Ops", ".", "push_back", "(", "Op", ".", "getOperand", "(", "I", ")", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "I", ",", "MVT", "::", "i32", ")", ")", ";", "N", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "VT", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "}", "}", "return", "N", ";", "}", "if", "(", "VT", ".", "getVectorElementType", "(", ")", ".", "isFloatingPoint", "(", ")", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumElts", ";", "++", "i", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ".", "getOperand", "(", "i", ")", ")", ")", ";", "EVT", "VecVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "MVT", "::", "i32", ",", "NumElts", ")", ";", "SDValue", "Val", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VecVT", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "NumElts", ")", ";", "Val", "=", "LowerBUILD_VECTOR", "(", "Val", ",", "DAG", ",", "ST", ")", ";", "if", "(", "Val", ".", "getNode", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT", ",", "Val", ")", ";", "}", "if", "(", "usesOnlyOneValue", ")", "{", "SDValue", "Val", "=", "IsSingleInstrConstant", "(", "Value", ",", "DAG", ",", "ST", ",", "dl", ")", ";", "if", "(", "isConstant", "&&", "Val", ".", "getNode", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Val", ")", ";", "}", "}", "if", "(", "isConstant", ")", "return", "SDValue", "(", ")", ";", "if", "(", "NumElts", ">=", "<NUM_LIT>", ")", "{", "SDValue", "shuffle", "=", "ReconstructShuffle", "(", "Op", ",", "DAG", ")", ";", "if", "(", "shuffle", "!=", "SDValue", "(", ")", ")", "return", "shuffle", ";" ]

LLVM

ARM64

TD

stmt_completion

CPU

7,994

[ "(", "OpNode", "(", "v8i16", "V128", ":", "$", "Rn", ")", ")", ")", "]", ">", ";" ]

[ "def", "v8i16_v4i32", ":", "BaseSIMDTwoSameVector", "<", "<NUM_LIT>", ",", "U", ",", "<NUM_LIT>", ",", "opc", ",", "V128", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "v4i32", "V128", ":", "$", "Rd", ")", "," ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,995

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vu32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rd32", ";" ]

GCC

arm

CPP

stmt_completion

CPU

7,996

[ "c", ")", ";" ]

[ "vst1q_lane_u16", "(", "uint16_t", "*", "_", "_", "a", ",", "uint16x8_t", "_", "_", "b", ",", "const", "int", "_", "_", "c", ")", "{", "_", "_", "builtin_neon_vst1_lanev8hi", "(", "(", "_", "_", "builtin_neon_hi", "*", ")", "_", "_", "a", ",", "(", "int16x8_t", ")", "_", "_", "b", ",", "_", "_" ]

GCC

m68k

MD

next_suggestion

MPU

7,997

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "and", "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

AArch64

CPP

code_generation

CPU

7,998

[ "uint32_t", "generateCompactUnwindEncoding", "(", "ArrayRef", "<", "MCCFIInstruction", ">", "Instrs", ")", "const", "override", "{", "if", "(", "Instrs", ".", "empty", "(", ")", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_FRAMELESS", ";", "bool", "HasFP", "=", "false", ";", "unsigned", "StackSize", "=", "<NUM_LIT>", ";", "uint32_t", "CompactUnwindEncoding", "=", "<NUM_LIT>", ";", "int", "CurOffset", "=", "<NUM_LIT>", ";", "for", "(", "size_t", "i", "=", "<NUM_LIT>", ",", "e", "=", "Instrs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "const", "MCCFIInstruction", "&", "Inst", "=", "Instrs", "[", "i", "]", ";", "switch", "(", "Inst", ".", "getOperation", "(", ")", ")", "{", "default", ":", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "case", "MCCFIInstruction", "::", "OpDefCfa", ":", "{", "unsigned", "XReg", "=", "getXRegFromWReg", "(", "*", "MRI", ".", "getLLVMRegNum", "(", "Inst", ".", "getRegister", "(", ")", ",", "true", ")", ")", ";", "if", "(", "XReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "assert", "(", "XReg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "Invalid frame pointer!", "<STR_LIT>", ")", ";", "assert", "(", "i", "+", "<NUM_LIT>", "<", "e", "&&", "<STR_LIT>", "Insufficient CFI instructions to define a frame!", "<STR_LIT>", ")", ";", "const", "MCCFIInstruction", "&", "LRPush", "=", "Instrs", "[", "++", "i", "]", ";", "assert", "(", "LRPush", ".", "getOperation", "(", ")", "==", "MCCFIInstruction", "::", "OpOffset", "&&", "<STR_LIT>", "Link register not pushed!", "<STR_LIT>", ")", ";", "const", "MCCFIInstruction", "&", "FPPush", "=", "Instrs", "[", "++", "i", "]", ";", "assert", "(", "FPPush", ".", "getOperation", "(", ")", "==", "MCCFIInstruction", "::", "OpOffset", "&&", "<STR_LIT>", "Frame pointer not pushed!", "<STR_LIT>", ")", ";", "assert", "(", "FPPush", ".", "getOffset", "(", ")", "+", "<NUM_LIT>", "==", "LRPush", ".", "getOffset", "(", ")", ")", ";", "CurOffset", "=", "FPPush", ".", "getOffset", "(", ")", ";", "unsigned", "LRReg", "=", "*", "MRI", ".", "getLLVMRegNum", "(", "LRPush", ".", "getRegister", "(", ")", ",", "true", ")", ";", "unsigned", "FPReg", "=", "*", "MRI", ".", "getLLVMRegNum", "(", "FPPush", ".", "getRegister", "(", ")", ",", "true", ")", ";", "LRReg", "=", "getXRegFromWReg", "(", "LRReg", ")", ";", "FPReg", "=", "getXRegFromWReg", "(", "FPReg", ")", ";", "assert", "(", "LRReg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "FPReg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "Pushing invalid registers for frame!", "<STR_LIT>", ")", ";", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_MODE_FRAME", ";", "HasFP", "=", "true", ";", "break", ";", "}", "case", "MCCFIInstruction", "::", "OpDefCfaOffset", ":", "{", "if", "(", "StackSize", "!=", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "StackSize", "=", "std", "::", "abs", "(", "Inst", ".", "getOffset", "(", ")", ")", ";", "break", ";", "}", "case", "MCCFIInstruction", "::", "OpOffset", ":", "{", "unsigned", "Reg1", "=", "*", "MRI", ".", "getLLVMRegNum", "(", "Inst", ".", "getRegister", "(", ")", ",", "true", ")", ";", "if", "(", "i", "+", "<NUM_LIT>", "==", "e", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "if", "(", "CurOffset", "!=", "<NUM_LIT>", "&&", "Inst", ".", "getOffset", "(", ")", "!=", "CurOffset", "-", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "CurOffset", "=", "Inst", ".", "getOffset", "(", ")", ";", "const", "MCCFIInstruction", "&", "Inst2", "=", "Instrs", "[", "++", "i", "]", ";", "if", "(", "Inst2", ".", "getOperation", "(", ")", "!=", "MCCFIInstruction", "::", "OpOffset", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "unsigned", "Reg2", "=", "*", "MRI", ".", "getLLVMRegNum", "(", "Inst2", ".", "getRegister", "(", ")", ",", "true", ")", ";", "if", "(", "Inst2", ".", "getOffset", "(", ")", "!=", "CurOffset", "-", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "CurOffset", "=", "Inst2", ".", "getOffset", "(", ")", ";", "Reg1", "=", "getXRegFromWReg", "(", "Reg1", ")", ";", "Reg2", "=", "getXRegFromWReg", "(", "Reg2", ")", ";", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_X19_X20_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_X21_X22_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_X23_X24_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_X25_X26_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_X27_X28_PAIR", ";", "else", "{", "Reg1", "=", "getDRegFromBReg", "(", "Reg1", ")", ";", "Reg2", "=", "getDRegFromBReg", "(", "Reg2", ")", ";", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_D8_D9_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_D10_D11_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "(", "CompactUnwindEncoding", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_D12_D13_PAIR", ";", "else", "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_FRAME_D14_D15_PAIR", ";", "else", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "}", "break", ";", "}", "}", "}", "if", "(", "!", "HasFP", ")", "{", "if", "(", "StackSize", ">", "<NUM_LIT>", ")", "return", "CU", "::", "UNWIND_ARM64_MODE_DWARF", ";", "CompactUnwindEncoding", "|=", "CU", "::", "UNWIND_ARM64_MODE_FRAMELESS", ";", "CompactUnwindEncoding", "|=", "encodeStackAdjustment", "(", "StackSize", ")", ";", "}", "return", "CompactUnwindEncoding", ";", "}" ]

[ "Generate", "compact", "unwind", "encoding", "for", "the", "function", "based", "on", "the", "CFI", "instructions", "." ]

GCC

pa

MD

stmt_completion

CPU

7,999

[ ")", "]", ")" ]

[ "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]