docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
GCC	avr	CPP	program_repair	MPU	6,600	[ "<FIXS>", "{", "<FIXE>" ]	[ "else", "if", "(", "MEM_P", "(", "x", ")", ")", "{", "rtx", "addr", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "if", "(", "code", "==", "'", "m", "'", ")", "<BUGS>", "{", "<BUGE>", "if", "(", "!", "CONSTANT_P", "(", "addr", ")", ")", "fatal_insn", "(", "<STR_LIT>", "bad address, not a constant:", "<STR_LIT>", ",", "addr", ")", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	6,601	[ "Error", "(", "Parser", ".", "getTok", "(", ")", ".", "getLoc", "(", ")", ",", "<STR_LIT>", "expected immediate or register in shift operand", "<STR_LIT>", ")", ";" ]	[ "const", "MCConstantExpr", "*", "CE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "ShiftExpr", ")", ";", "if", "(", "!", "CE", ")", "{", "Error", "(", "ImmLoc", ",", "<STR_LIT>", "invalid immediate shift value", "<STR_LIT>", ")", ";", "return", "-", "<NUM_LIT>", ";", "}", "Imm", "=", "CE", "->", "getValue", "(", ")", ";", "if", "(", "Imm", "<", "<NUM_LIT>", "\|\|", "(", "(", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "Imm", ">", "<NUM_LIT>", ")", "\|\|", "(", "(", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "Imm", ">", "<NUM_LIT>", ")", ")", "{", "Error", "(", "ImmLoc", ",", "<STR_LIT>", "immediate shift value out of range", "<STR_LIT>", ")", ";", "return", "-", "<NUM_LIT>", ";", "}", "if", "(", "Imm", "==", "<NUM_LIT>", ")", "ShiftTy", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "if", "(", "Parser", ".", "getTok", "(", ")", ".", "is", "(", "AsmToken", "::", "Identifier", ")", ")", "{", "SMLoc", "L", "=", "Parser", ".", "getTok", "(", ")", ".", "getLoc", "(", ")", ";", "EndLoc", "=", "Parser", ".", "getTok", "(", ")", ".", "getEndLoc", "(", ")", ";", "ShiftReg", "=", "tryParseRegister", "(", ")", ";", "if", "(", "ShiftReg", "==", "-", "<NUM_LIT>", ")", "{", "Error", "(", "L", ",", "<STR_LIT>", "expected immediate or register in shift operand", "<STR_LIT>", ")", ";", "return", "-", "<NUM_LIT>", ";", "}", "}", "else", "{" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	6,602	[ "=", "SubRC", ";" ]	[ "const", "TargetRegisterClass", "", "RC", "=", "MRI", ".", "getRegClass", "(", "MO", ".", "getReg", "(", ")", ")", ";", "if", "(", "const", "TargetRegisterClass", "", "SubRC", "=", "TRI", ".", "getSubRegisterClass", "(", "RC", ",", "MO", ".", "getSubReg", "(", ")", ")", ")", "RC" ]
LLVM	AMDGPU	CPP	code_generation	GPU	6,603	[ "bool", "AMDGPUCallLowering", "::", "lowerFormalArguments", "(", "MachineIRBuilder", "&", "B", ",", "const", "Function", "&", "F", ",", "ArrayRef", "<", "ArrayRef", "<", "Register", ">>", "VRegs", ")", "const", "{", "CallingConv", "::", "ID", "CC", "=", "F", ".", "getCallingConv", "(", ")", ";", "if", "(", "CC", "==", "CallingConv", "::", "AMDGPU_KERNEL", ")", "return", "lowerFormalArgumentsKernel", "(", "B", ",", "F", ",", "VRegs", ")", ";", "const", "bool", "IsShader", "=", "AMDGPU", "::", "isShader", "(", "CC", ")", ";", "const", "bool", "IsEntryFunc", "=", "AMDGPU", "::", "isEntryFunctionCC", "(", "CC", ")", ";", "MachineFunction", "&", "MF", "=", "B", ".", "getMF", "(", ")", ";", "MachineBasicBlock", "&", "MBB", "=", "B", ".", "getMBB", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "SIMachineFunctionInfo", "", "Info", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "const", "GCNSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "GCNSubtarget", ">", "(", ")", ";", "const", "SIRegisterInfo", "", "TRI", "=", "Subtarget", ".", "getRegisterInfo", "(", ")", ";", "const", "DataLayout", "&", "DL", "=", "F", ".", "getParent", "(", ")", "->", "getDataLayout", "(", ")", ";", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "CCState", "CCInfo", "(", "CC", ",", "F", ".", "isVarArg", "(", ")", ",", "MF", ",", "ArgLocs", ",", "F", ".", "getContext", "(", ")", ")", ";", "if", "(", "!", "IsEntryFunc", ")", "{", "Register", "ReturnAddrReg", "=", "TRI", "->", "getReturnAddressReg", "(", "MF", ")", ";", "Register", "LiveInReturn", "=", "MF", ".", "addLiveIn", "(", "ReturnAddrReg", ",", "&", "AMDGPU", "::", "SGPR_64RegClass", ")", ";", "MBB", ".", "addLiveIn", "(", "ReturnAddrReg", ")", ";", "B", ".", "buildCopy", "(", "LiveInReturn", ",", "ReturnAddrReg", ")", ";", "}", "if", "(", "Info", "->", "hasImplicitBufferPtr", "(", ")", ")", "{", "Register", "ImplicitBufferPtrReg", "=", "Info", "->", "addImplicitBufferPtr", "(", "", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "ImplicitBufferPtrReg", ",", "&", "AMDGPU", "::", "SGPR_64RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "ImplicitBufferPtrReg", ")", ";", "}", "SmallVector", "<", "ArgInfo", ",", "<NUM_LIT>", ">", "SplitArgs", ";", "unsigned", "Idx", "=", "<NUM_LIT>", ";", "unsigned", "PSInputNum", "=", "<NUM_LIT>", ";", "for", "(", "auto", "&", "Arg", ":", "F", ".", "args", "(", ")", ")", "{", "if", "(", "DL", ".", "getTypeStoreSize", "(", "Arg", ".", "getType", "(", ")", ")", "==", "<NUM_LIT>", ")", "continue", ";", "const", "bool", "InReg", "=", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "InReg", ")", ";", "if", "(", "!", "IsShader", "&&", "InReg", ")", "return", "false", ";", "if", "(", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "SwiftSelf", ")", "\|\|", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "SwiftError", ")", "\|\|", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "Nest", ")", ")", "return", "false", ";", "if", "(", "CC", "==", "CallingConv", "::", "AMDGPU_PS", "&&", "!", "InReg", "&&", "PSInputNum", "<=", "<NUM_LIT>", ")", "{", "const", "bool", "ArgUsed", "=", "!", "Arg", ".", "use_empty", "(", ")", ";", "bool", "SkipArg", "=", "!", "ArgUsed", "&&", "!", "Info", "->", "isPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "!", "SkipArg", ")", "{", "Info", "->", "markPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "ArgUsed", ")", "Info", "->", "markPSInputEnabled", "(", "PSInputNum", ")", ";", "}", "++", "PSInputNum", ";", "if", "(", "SkipArg", ")", "{", "for", "(", "int", "I", "=", "<NUM_LIT>", ",", "E", "=", "VRegs", "[", "Idx", "]", ".", "size", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "B", ".", "buildUndef", "(", "VRegs", "[", "Idx", "]", "[", "I", "]", ")", ";", "++", "Idx", ";", "continue", ";", "}", "}", "ArgInfo", "OrigArg", "(", "VRegs", "[", "Idx", "]", ",", "Arg", ".", "getType", "(", ")", ")", ";", "const", "unsigned", "OrigArgIdx", "=", "Idx", "+", "AttributeList", "::", "FirstArgIndex", ";", "setArgFlags", "(", "OrigArg", ",", "OrigArgIdx", ",", "DL", ",", "F", ")", ";", "splitToValueTypes", "(", "B", ",", "OrigArg", ",", "OrigArgIdx", ",", "SplitArgs", ",", "DL", ",", "CC", ",", "[", "&", "]", "(", "ArrayRef", "<", "Register", ">", "Regs", ",", "Register", "DstReg", ",", "LLT", "LLTy", ",", "LLT", "PartLLT", ",", "int", "VTSplitIdx", ")", "{", "assert", "(", "DstReg", "==", "VRegs", "[", "Idx", "]", "[", "VTSplitIdx", "]", ")", ";", "packSplitRegsToOrigType", "(", "B", ",", "VRegs", "[", "Idx", "]", "[", "VTSplitIdx", "]", ",", "Regs", ",", "LLTy", ",", "PartLLT", ")", ";", "}", ")", ";", "++", "Idx", ";", "}", "if", "(", "CC", "==", "CallingConv", "::", "AMDGPU_PS", ")", "{", "if", "(", "(", "Info", "->", "getPSInputAddr", "(", ")", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "\|\|", "(", "(", "Info", "->", "getPSInputAddr", "(", ")", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "Info", "->", "isPSInputAllocated", "(", "<NUM_LIT>", ")", ")", ")", "{", "CCInfo", ".", "AllocateReg", "(", "AMDGPU", "::", "VGPR0", ")", ";", "CCInfo", ".", "AllocateReg", "(", "AMDGPU", "::", "VGPR1", ")", ";", "Info", "->", "markPSInputAllocated", "(", "<NUM_LIT>", ")", ";", "Info", "->", "markPSInputEnabled", "(", "<NUM_LIT>", ")", ";", "}", "if", "(", "Subtarget", ".", "isAmdPalOS", "(", ")", ")", "{", "unsigned", "PsInputBits", "=", "Info", "->", "getPSInputAddr", "(", ")", "&", "Info", "->", "getPSInputEnable", "(", ")", ";", "if", "(", "(", "PsInputBits", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "\|\|", "(", "(", "PsInputBits", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "(", "PsInputBits", ">>", "<NUM_LIT>", "&", "<NUM_LIT>", ")", ")", ")", "Info", "->", "markPSInputEnabled", "(", "countTrailingZeros", "(", "Info", "->", "getPSInputAddr", "(", ")", ",", "ZB_Undefined", ")", ")", ";", "}", "}", "const", "SITargetLowering", "&", "TLI", "=", "", "getTLI", "<", "SITargetLowering", ">", "(", ")", ";", "CCAssignFn", "", "AssignFn", "=", "TLI", ".", "CCAssignFnForCall", "(", "CC", ",", "F", ".", "isVarArg", "(", ")", ")", ";", "if", "(", "!", "MBB", ".", "empty", "(", ")", ")", "B", ".", "setInstr", "(", "", "MBB", ".", "begin", "(", ")", ")", ";", "FormalArgHandler", "Handler", "(", "B", ",", "MRI", ",", "AssignFn", ")", ";", "if", "(", "!", "handleAssignments", "(", "CCInfo", ",", "ArgLocs", ",", "B", ",", "SplitArgs", ",", "Handler", ")", ")", "return", "false", ";", "if", "(", "!", "IsEntryFunc", ")", "{", "TLI", ".", "allocateSpecialInputVGPRs", "(", "CCInfo", ",", "MF", ",", "", "TRI", ",", "", "Info", ")", ";", "}", "if", "(", "IsEntryFunc", ")", "{", "TLI", ".", "allocateSystemSGPRs", "(", "CCInfo", ",", "MF", ",", "", "Info", ",", "CC", ",", "IsShader", ")", ";", "}", "else", "{", "CCInfo", ".", "AllocateReg", "(", "Info", "->", "getScratchRSrcReg", "(", ")", ")", ";", "TLI", ".", "allocateSpecialInputSGPRs", "(", "CCInfo", ",", "MF", ",", "", "TRI", ",", "*", "Info", ")", ";", "}", "B", ".", "setMBB", "(", "MBB", ")", ";", "return", "true", ";", "}" ]	[ "This", "hook", "must", "be", "implemented", "to", "lower", "the", "incoming", "(", "formal", ")", "arguments", ",", "described", "by", "VRegs", ",", "for", "GlobalISel", "." ]
LLVM	TPC	CPP	next_suggestion	Virtual ISA	6,604	[ "}" ]	[ "if", "(", "LB", "&&", "(", "LoopPHI", "!=", "nullptr", ")", ")", "{", "Value", "&", "Initial", "=", "LB", "->", "getInitialIVValue", "(", ")", ";", "Value", "&", "Final", "=", "LB", "->", "getFinalIVValue", "(", ")", ";", "if", "(", "dyn_cast", "<", "llvm", "::", "ExtractElementInst", ">", "(", "&", "Initial", ")", ")", "{", "updateCoordFactor", "(", "TensorId", ",", "index", ",", "INVALID_SCEV", ",", "<STR_LIT>", "<STR_LIT>", ",", "nullptr", ")", ";", "}", "else", "prepareLoopIvCoordMap", "(", "TensorId", ",", "CurrLoop", ",", "index", ")", ";", "}", "else", "prepareLoopIvCoordMap", "(", "TensorId", ",", "CurrLoop", ",", "index", ")", ";", "}", "else", "updateCoordFactor", "(", "TensorId", ",", "index", ",", "INVALID_SCEV", ",", "<STR_LIT>", "<STR_LIT>", ",", "nullptr", ")", ";", "begin", "=", "getNextInstruction", "(", "InsertInst", ")", ";", "InsertInst", "=", "dyn_cast", "<", "InsertElementInst", ">", "(", "begin", ")", ";", "}" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,605	[ "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable" ]
GCC	ns32k	MD	stmt_completion	MPU	6,606	[ ")", ")" ]	[ "(", "if_then_else", "(", "lt", "(", "cc0", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
GCC	frv	CPP	stmt_completion	VLIW	6,607	[ ")", "{" ]	[ "static", "rtx", "frv_struct_value_rtx", "(", "tree", "fntype", "ATTRIBUTE_UNUSED", ",", "int", "incoming", "ATTRIBUTE_UNUSED" ]
LLVM	X86	TD	next_suggestion	CPU	6,608	[ "}" ]	[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", "]", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	6,609	[ ")", ")", ")", ";" ]	[ "if", "(", "NeedsWinCFI", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "if", "(", "NeedsUnwindInfo", ")", "{", "static", "const", "char", "CFIInst", "[", "]", "=", "{", "dwarf", "::", "DW_CFA_val_expression", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "static_cast", "<", "char", ">", "(", "unsigned", "(", "dwarf", "::", "DW_OP_breg18", ")", ")", ",", "static_cast", "<", "char", ">", "(", "-", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ",", "}", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createEscape", "(", "nullptr", ",", "StringRef", "(", "CFIInst", ",", "sizeof", "(", "CFIInst", ")" ]
LLVM	R600	CPP	next_suggestion	GPU	6,610	[ "break", ";" ]	[ "MachineBasicBlock", "::", "iterator", "I", "=", "MI", ";", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "AMDGPUTargetLowering", "::", "EmitInstrWithCustomInserter", "(", "MI", ",", "BB", ")", ";", "case", "AMDGPU", "::", "BRANCH", ":", "return", "BB", ";", "case", "AMDGPU", "::", "SI_WQM", ":", "LowerSI_WQM", "(", "MI", ",", "*", "BB", ",", "I", ",", "MRI", ")", ";" ]
GCC	arm	CPP	stmt_completion	CPU	6,611	[ ")", "_", "_", "a", ")", ";" ]	[ "return", "(", "poly16x4_t", ")", "_", "_", "builtin_neon_vld1_dupv4hi", "(", "(", "const", "_", "_", "builtin_neon_hi", "*" ]
GCC	i386	MD	stmt_completion	CPU	6,612	[ ")" ]	[ "(", "define_reservation", "<STR_LIT>", "<STR_LIT>" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	6,613	[ ";" ]	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "SystemZ Assembly Printer", "<STR_LIT>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,614	[ "=", "<NUM_LIT>", ";" ]	[ "def", "L2_loadrd_io", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "s29_3Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_17e0d2cd", ",", "TypeLD", ">", ",", "Enc_fa3ba4", ",", "AddrModeRel", ",", "PostInc_BaseImm", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "DoubleWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";", "let", "isExtendable" ]
LLVM	ARM	CPP	stmt_completion	CPU	6,615	[ ";" ]	[ "return", "getRegisterName", "(", "RegNo", ")" ]
LLVM	X86	CPP	next_suggestion	CPU	6,616	[ "}" ]	[ "static", "SDValue", "LowerMSCATTER", "(", "SDValue", "Op", ",", "const", "X86Subtarget", "&", "Subtarget", ",", "SelectionDAG", "&", "DAG", ")", "{", "assert", "(", "Subtarget", ".", "hasAVX512", "(", ")", "&&", "<STR_LIT>", "MGATHER/MSCATTER are supported on AVX-512 arch only", "<STR_LIT>", ")", ";", "if", "(", "Op", ".", "getNode", "(", ")", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", ")", "return", "Op", ";", "MaskedScatterSDNode", "*", "N", "=", "cast", "<", "MaskedScatterSDNode", ">", "(", "Op", ".", "getNode", "(", ")", ")", ";", "SDValue", "Src", "=", "N", "->", "getValue", "(", ")", ";", "MVT", "VT", "=", "Src", ".", "getSimpleValueType", "(", ")", ";", "assert", "(", "VT", ".", "getScalarSizeInBits", "(", ")", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unsupported scatter op", "<STR_LIT>", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "SDValue", "NewScatter", ";", "SDValue", "Index", "=", "N", "->", "getIndex", "(", ")", ";", "SDValue", "Mask", "=", "N", "->", "getMask", "(", ")", ";", "SDValue", "Chain", "=", "N", "->", "getChain", "(", ")", ";", "SDValue", "BasePtr", "=", "N", "->", "getBasePtr", "(", ")", ";", "MVT", "MemVT", "=", "N", "->", "getMemoryVT", "(", ")", ".", "getSimpleVT", "(", ")", ";", "MVT", "IndexVT", "=", "Index", ".", "getSimpleValueType", "(", ")", ";", "MVT", "MaskVT", "=", "Mask", ".", "getSimpleValueType", "(", ")", ";", "if", "(", "MemVT", ".", "getScalarSizeInBits", "(", ")", "<", "VT", ".", "getScalarSizeInBits", "(", ")", ")", "{", "assert", "(", "(", "MemVT", "==", "MVT", "::", "v2i32", "&&", "VT", "==", "MVT", "::", "v2i64", ")", "&&", "<STR_LIT>", "Unexpected memory type", "<STR_LIT>", ")", ";", "int", "ShuffleMask", "[", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "-", "<NUM_LIT>", "}", ";", "Src", "=", "DAG", ".", "getVectorShuffle", "(", "MVT", "::", "v4i32", ",", "dl", ",", "DAG", ".", "getBitcast", "(", "MVT", "::", "v4i32", ",", "Src", ")", ",", "DAG", ".", "getUNDEF", "(", "MVT", "::", "v4i32", ")", ",", "ShuffleMask", ")", ";", "MVT", "NewIndexVT", "=", "MVT", "::", "getVectorVT", "(", "IndexVT", ".", "getScalarType", "(", ")", ",", "<NUM_LIT>", ")", ";", "Index", "=", "ExtendToType", "(", "Index", ",", "NewIndexVT", ",", "DAG", ")", ";", "assert", "(", "(", "MaskVT", "==", "MVT", "::", "v2i1", "\|\|", "MaskVT", "==", "MVT", "::", "v2i64", ")", "&&", "<STR_LIT>", "Unexpected mask type", "<STR_LIT>", ")", ";", "MVT", "ExtMaskVT", "=", "MVT", "::", "getVectorVT", "(", "MaskVT", ".", "getScalarType", "(", ")", ",", "<NUM_LIT>", ")", ";", "Mask", "=", "ExtendToType", "(", "Mask", ",", "ExtMaskVT", ",", "DAG", ",", "true", ")", ";", "VT", "=", "MVT", "::", "v4i32", ";", "}", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "!", "Subtarget", ".", "hasVLX", "(", ")", "&&", "!", "VT", ".", "is512BitVector", "(", ")", "&&", "!", "Index", ".", "getSimpleValueType", "(", ")", ".", "is512BitVector", "(", ")", ")", "{", "if", "(", "IndexVT", "==", "MVT", "::", "v8i32", ")", "Index", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SIGN_EXTEND", ",", "dl", ",", "MVT", "::", "v8i64", ",", "Index", ")", ";", "else", "{", "NumElts", "=", "<NUM_LIT>", ";", "MVT", "NewIndexVT", "=", "MVT", "::", "getVectorVT", "(", "IndexVT", ".", "getScalarType", "(", ")", ",", "NumElts", ")", ";", "Index", "=", "ExtendToType", "(", "N", "->", "getIndex", "(", ")", ",", "NewIndexVT", ",", "DAG", ")", ";", "if", "(", "IndexVT", ".", "getScalarType", "(", ")", "==", "MVT", "::", "i32", ")", "Index", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SIGN_EXTEND", ",", "dl", ",", "MVT", "::", "v8i64", ",", "Index", ")", ";", "assert", "(", "MaskVT", ".", "getScalarSizeInBits", "(", ")", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "unexpected mask type", "<STR_LIT>", ")", ";", "MVT", "ExtMaskVT", "=", "MVT", "::", "getVectorVT", "(", "MaskVT", ".", "getScalarType", "(", ")", ",", "NumElts", ")", ";", "Mask", "=", "ExtendToType", "(", "N", "->", "getMask", "(", ")", ",", "ExtMaskVT", ",", "DAG", ",", "true", ")", ";", "MVT", "NewVT", "=", "MVT", "::", "getVectorVT", "(", "VT", ".", "getScalarType", "(", ")", ",", "NumElts", ")", ";", "Src", "=", "ExtendToType", "(", "Src", ",", "NewVT", ",", "DAG", ")", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	6,617	[ "let", "ParserMatchClass", "=", "nImmVMOVI32AsmOperand", ";" ]	[ "def", "nImmVMOVI32AsmOperand", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "}", "def", "nImmVMOVI32", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]
LLVM	R600	CPP	next_suggestion	GPU	6,618	[ "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "N", "->", "getNumOperands", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "Ops", ".", "push_back", "(", "N", "->", "getOperand", "(", "I", ")", ")", ";" ]	[ "}", "if", "(", "fitsRegClass", "(", "DAG", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "AMDGPU", "::", "SReg_64RegClassID", ")", ")", "{", "return", "N", ";", "}", "ConstantSDNode", "", "Offset", "=", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "const", "SDValue", "Zero64", "=", "DAG", ".", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i64", ")", ";", "SDValue", "Ptr", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "S_MOV_B64", ",", "DL", ",", "MVT", "::", "i64", ",", "Zero64", ")", ",", "<NUM_LIT>", ")", ";", "MachineSDNode", "", "RSrc", "=", "wrapAddr64Rsrc", "(", "DAG", ",", "DL", ",", "Ptr", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "SDValue", "(", "RSrc", ",", "<NUM_LIT>", ")", ")", ";", "Ops", ".", "push_back", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "Subtarget", "->", "getGeneration", "(", ")", ">=", "AMDGPUSubtarget", "::", "VOLCANIC_ISLANDS", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getTargetConstant", "(", "Offset", "->", "getSExtValue", "(", ")", ",", "MVT", "::", "i32", ")", ")", ";", "else", "Ops", ".", "push_back", "(", "DAG", ".", "getTargetConstant", "(", "Offset", "->", "getSExtValue", "(", ")", "<<", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";" ]
LLVM	X86	TD	program_repair	CPU	6,619	[ "<FIXS>", "def", "BWWriteResGroup181", ":", "SchedWriteRes", "[", "BWPort0", ",", "BWPort23", ",", "BWPort015", ",", "BWFPDivider", "]", ">", "{", "<FIXE>", "<FIXS>", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "<FIXE>" ]	[ "def", ":", "InstRW", "[", "BWWriteResGroup180", "]", ",", "(", "instregex", "<STR_LIT>", ",", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", "BWWriteResGroup181", ":", "SchedWriteRes", "[", "BWPort0", ",", "BWPort23", ",", "BWPort015", "]", ">", "{", "<BUGE>", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "<BUGS>", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "<BUGE>", "}", "def", ":", "InstRW", "[", "BWWriteResGroup181", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	6,620	[ "}" ]	[ "def", "h", ":", "BaseSIMDScalarShift", "<", "U", ",", "opc", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "?", ",", "?", ",", "?", ",", "?", "}", ",", "FPR16", ",", "FPR16", ",", "vecshiftL16", ",", "asm", ",", "[", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,621	[ ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src1", ";", "bits", "<", "<NUM_LIT>", ">", "offset", ";", "bits", "<", "<NUM_LIT>", ">", "offsetBits", ";", "string", "ImmOpStr", "=", "!", "cast", "<", "string", ">", "(", "ImmOp", ")", ";", "let", "offsetBits", "=", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ")", ")", ")", ";", "let", "hasNewValue", "=", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>" ]
LLVM	AAP	CPP	stmt_completion	MPU	6,622	[ "{" ]	[ "Offset", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i16", ")", ";", "return", "true", ";", "}", "if", "(", "(", "Addr", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetExternalSymbol", "\|\|", "Addr", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetGlobalAddress", ")", ")", "{", "return", "false", ";", "}", "bool", "isConstantOffset", "=", "CurDAG", "->", "isBaseWithConstantOffset", "(", "Addr", ")", ";", "bool", "isSubOffset", "=", "Addr", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ";", "if", "(", "(", "isConstantOffset", "\|\|", "isSubOffset", ")", "&&", "isa", "<", "ConstantSDNode", ">", "(", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "ConstantSDNode", "", "CN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDLoc", "dl", "(", "CN", ")", ";", "if", "(", "isInt", "<", "<NUM_LIT>", ">", "(", "CN", "->", "getSExtValue", "(", ")", ")", ")", "{", "if", "(", "FrameIndexSDNode", "", "FIN", "=", "dyn_cast", "<", "FrameIndexSDNode", ">", "(", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "Base", "=", "CurDAG", "->", "getTargetFrameIndex", "(", "FIN", "->", "getIndex", "(", ")", ",", "MVT", "::", "i16", ")", ";", "}", "else", "{", "Base", "=", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "}", "int64_t", "off", "=", "CN", "->", "getSExtValue", "(", ")", ";", "if", "(", "isConstantOffset", ")", "{", "Offset", "=", "CurDAG", "->", "getTargetConstant", "(", "off", ",", "dl", ",", "MVT", "::", "i16", ")", ";", "}", "else" ]
LLVM	X86	CPP	stmt_completion	CPU	6,623	[ "->", "succ_end", "(", ")", ";", "SI", "!=", "SE", ";", "++", "SI", ")", "{" ]	[ "MachineBasicBlock", "*", "FallthroughBB", "=", "nullptr", ";", "for", "(", "auto", "SI", "=", "MBB", "->", "succ_begin", "(", ")", ",", "SE", "=", "MBB" ]
GCC	mcore	CPP	code_generation	MPU	6,624	[ "int", "mcore_arith_S_operand", "(", "rtx", "op", ")", "{", "if", "(", "GET_CODE", "(", "op", ")", "==", "CONST_INT", "&&", "CONST_OK_FOR_M", "(", "~", "INTVAL", "(", "op", ")", ")", ")", "return", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";", "}" ]	[ "Predicates", "used", "by", "the", "templates", "." ]
GCC	i386	CPP	stmt_completion	CPU	6,625	[ "_", "_", "M", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_set1_epi32", "(", "_", "_", "mmask16", "_", "_", "M", ",", "int", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_pbroadcastd512_gpr_mask", "(", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "mm512_setzero_si512", "(", ")", "," ]
GCC	rs6000	MD	stmt_completion	CPU	6,626	[ ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	next_suggestion	CPU	6,627	[ "return", "ResultReg", ";" ]	[ "Register", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "const", "MCInstrDesc", "&", "II", "=", "TII", ".", "get", "(", "MachineInstOpcode", ")", ";", "Op0", "=", "constrainOperandRegClass", "(", "II", ",", "Op0", ",", "<NUM_LIT>", ")", ";", "Op1", "=", "constrainOperandRegClass", "(", "II", ",", "Op1", ",", "<NUM_LIT>", ")", ";", "if", "(", "II", ".", "getNumDefs", "(", ")", ">=", "<NUM_LIT>", ")", "{", "AddOptionalDefs", "(", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ",", "ResultReg", ")", ".", "addReg", "(", "Op0", ")", ".", "addReg", "(", "Op1", ")", ")", ";", "}", "else", "{", "AddOptionalDefs", "(", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ")", ".", "addReg", "(", "Op0", ")", ".", "addReg", "(", "Op1", ")", ")", ";", "AddOptionalDefs", "(", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "ResultReg", ")", ".", "addReg", "(", "II", ".", "ImplicitDefs", "[", "<NUM_LIT>", "]", ")", ")", ";", "}" ]
GCC	cris	MD	next_suggestion	MPU	6,628	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "ior", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	i386	CPP	stmt_completion	CPU	6,629	[ "V2DImode", ";" ]	[ "rtx", "src", "=", "operands", "[", "<NUM_LIT>", "]", ";", "unsigned", "int", "size", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ";", "unsigned", "int", "pos", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "SUBREG_P", "(", "dst", ")", ")", "{", "pos", "+=", "SUBREG_BYTE", "(", "dst", ")", "", "BITS_PER_UNIT", ";", "dst", "=", "SUBREG_REG", "(", "dst", ")", ";", "}", "switch", "(", "GET_MODE", "(", "dst", ")", ")", "{", "case", "V16QImode", ":", "case", "V8HImode", ":", "case", "V4SImode", ":", "case", "V2DImode", ":", "case", "V1TImode", ":", "case", "TImode", ":", "{", "machine_mode", "srcmode", ",", "dstmode", ";", "rtx", "(", "", "pinsr", ")", "(", "rtx", ",", "rtx", ",", "rtx", ",", "rtx", ")", ";", "rtx", "d", ";", "srcmode", "=", "mode_for_size", "(", "size", ",", "MODE_INT", ",", "<NUM_LIT>", ")", ";", "switch", "(", "srcmode", ")", "{", "case", "QImode", ":", "if", "(", "!", "TARGET_SSE4_1", ")", "return", "false", ";", "dstmode", "=", "V16QImode", ";", "pinsr", "=", "gen_sse4_1_pinsrb", ";", "break", ";", "case", "HImode", ":", "if", "(", "!", "TARGET_SSE2", ")", "return", "false", ";", "dstmode", "=", "V8HImode", ";", "pinsr", "=", "gen_sse2_pinsrw", ";", "break", ";", "case", "SImode", ":", "if", "(", "!", "TARGET_SSE4_1", ")", "return", "false", ";", "dstmode", "=", "V4SImode", ";", "pinsr", "=", "gen_sse4_1_pinsrd", ";", "break", ";", "case", "DImode", ":", "gcc_assert", "(", "TARGET_64BIT", ")", ";", "if", "(", "!", "TARGET_SSE4_1", ")", "return", "false", ";", "dstmode", "=" ]
LLVM	SystemZ	TD	next_suggestion	CPU	6,630	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "V1", ";", "bits", "<", "<NUM_LIT>", ">", "V2", ";", "bits", "<", "<NUM_LIT>", ">", "V3", ";", "bits", "<", "<NUM_LIT>", ">", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V2", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V3", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";" ]
GCC	i386	MD	program_repair	CPU	6,631	[ "<FIXS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<BUGS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	6,632	[ ">", "CFIIndexes", ";" ]	[ "MachineFrameInfo", "&", "MFFrame", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "auto", "", "ZII", "=", "static_cast", "<", "const", "SystemZInstrInfo", "", ">", "(", "MF", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "SystemZMachineFunctionInfo", "", "ZFI", "=", "MF", ".", "getInfo", "<", "SystemZMachineFunctionInfo", ">", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ";", "MachineModuleInfo", "&", "MMI", "=", "MF", ".", "getMMI", "(", ")", ";", "const", "MCRegisterInfo", "", "MRI", "=", "MMI", ".", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", "=", "MFFrame", ".", "getCalleeSavedInfo", "(", ")", ";", "bool", "HasFP", "=", "hasFP", "(", "MF", ")", ";", "if", "(", "MF", ".", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", "==", "CallingConv", "::", "GHC", ")", "{", "if", "(", "MFFrame", ".", "getStackSize", "(", ")", ">", "<NUM_LIT>", "*", "sizeof", "(", "long", ")", ")", "{", "report_fatal_error", "(", "<STR_LIT>", "Pre allocated stack space for GHC function is too small", "<STR_LIT>", ")", ";", "}", "if", "(", "HasFP", ")", "{", "report_fatal_error", "(", "<STR_LIT>", "In GHC calling convention a frame pointer is not supported", "<STR_LIT>", ")", ";", "}", "MFFrame", ".", "setStackSize", "(", "MFFrame", ".", "getStackSize", "(", ")", "+", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "return", ";", "}", "DebugLoc", "DL", ";", "int64_t", "SPOffsetFromCFA", "=", "-", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "ZFI", "->", "getSpillGPRRegs", "(", ")", ".", "LowGPR", ")", "{", "if", "(", "MBBI", "!=", "MBB", ".", "end", "(", ")", "&&", "MBBI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "++", "MBBI", ";", "else", "llvm_unreachable", "(", "<STR_LIT>", "Couldn't skip over GPR saves", "<STR_LIT>", ")", ";", "for", "(", "auto", "&", "Save", ":", "CSI", ")", "{", "unsigned", "Reg", "=", "Save", ".", "getReg", "(", ")", ";", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "Reg", ")", ")", "{", "int", "FI", "=", "Save", ".", "getFrameIdx", "(", ")", ";", "int64_t", "Offset", "=", "MFFrame", ".", "getObjectOffset", "(", "FI", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "}", "}", "uint64_t", "StackSize", "=", "MFFrame", ".", "getStackSize", "(", ")", ";", "bool", "HasStackObject", "=", "false", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MFFrame", ".", "getObjectIndexEnd", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "if", "(", "!", "MFFrame", ".", "isDeadObjectIndex", "(", "i", ")", ")", "{", "HasStackObject", "=", "true", ";", "break", ";", "}", "if", "(", "HasStackObject", "\|\|", "MFFrame", ".", "hasCalls", "(", ")", ")", "StackSize", "+=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackSize", "=", "StackSize", ">", "<STR_LIT>", "::", "<STR_LIT>", "?", "StackSize", "-", "<STR_LIT>", "::", "<STR_LIT>", ":", "<NUM_LIT>", ";", "MFFrame", ".", "setStackSize", "(", "StackSize", ")", ";", "if", "(", "StackSize", ")", "{", "bool", "StoreBackchain", "=", "MF", ".", "getFunction", "(", ")", ".", "hasFnAttribute", "(", "<STR_LIT>", "backchain", "<STR_LIT>", ")", ";", "if", "(", "StoreBackchain", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "int64_t", "Delta", "=", "-", "int64_t", "(", "StackSize", ")", ";", "emitIncrement", "(", "MBB", ",", "MBBI", ",", "DL", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "Delta", ",", "ZII", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaOffset", "(", "nullptr", ",", "SPOffsetFromCFA", "+", "Delta", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "SPOffsetFromCFA", "+=", "Delta", ";", "if", "(", "StoreBackchain", ")", "{", "int", "Offset", "=", "usePackedStack", "(", "MF", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", "-", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "Offset", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "HasFP", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "unsigned", "HardFP", "=", "MRI", "->", "getDwarfRegNum", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaRegister", "(", "nullptr", ",", "HardFP", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "for", "(", "auto", "I", "=", "std", "::", "next", "(", "MF", ".", "begin", "(", ")", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "I", "->", "addLiveIn", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>" ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,633	[ "}" ]	[ "const", "AArch64FunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "AArch64FunctionInfo", ">", "(", ")", ";", "if", "(", "!", "AFI", "->", "hasCalculatedStackSizeSVE", "(", ")", "\|\|", "AFI", "->", "getStackSizeSVE", "(", ")", ")", "return", "true", ";", "}", "return", "MFI", ".", "getLocalFrameSize", "(", ")", ">=", "<NUM_LIT>", ";", "}", "return", "false", ";" ]
GCC	arm	MD	stmt_completion	CPU	6,634	[ ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,635	[ "case", "MachineCombinerPattern", "::", "MULSUBv16i8_OP1", ":" ]	[ "case", "MachineCombinerPattern", "::", "FMLSv1i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv1i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv4f16_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLSv4f16_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv8f16_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLSv8f16_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2f32_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2f64_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv4i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv4f32_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv2i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv2i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv2i64_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv2i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv4i16_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv4i16_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv4i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv4i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv8i16_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv8i16_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i8_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i8_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv16i8_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv16i8_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i16_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i16_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i16_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i16_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv2i32_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv2i32_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i32_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i32_OP2", ":", "case", "MachineCombinerPattern", "::", "MULSUBv8i8_OP1", ":", "case", "MachineCombinerPattern", "::", "MULSUBv8i8_OP2", ":" ]
LLVM	ARM64	TD	next_suggestion	CPU	6,636	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "extend", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "extend", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "base", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dst", ";" ]
LLVM	PowerPC	CPP	code_generation	CPU	6,637	[ "TargetLowering", "::", "ConstraintWeight", "PPCTargetLowering", "::", "getSingleConstraintMatchWeight", "(", "AsmOperandInfo", "&", "info", ",", "const", "char", "", "constraint", ")", "const", "{", "ConstraintWeight", "weight", "=", "CW_Invalid", ";", "Value", "", "CallOperandVal", "=", "info", ".", "CallOperandVal", ";", "if", "(", "!", "CallOperandVal", ")", "return", "CW_Default", ";", "Type", "", "type", "=", "CallOperandVal", "->", "getType", "(", ")", ";", "if", "(", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wc", "<STR_LIT>", "&&", "type", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", "return", "CW_Register", ";", "else", "if", "(", "(", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wa", "<STR_LIT>", "\|\|", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wd", "<STR_LIT>", "\|\|", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wf", "<STR_LIT>", ")", "&&", "type", "->", "isVectorTy", "(", ")", ")", "return", "CW_Register", ";", "else", "if", "(", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "ws", "<STR_LIT>", "&&", "type", "->", "isDoubleTy", "(", ")", ")", "return", "CW_Register", ";", "switch", "(", "", "constraint", ")", "{", "default", ":", "weight", "=", "TargetLowering", "::", "getSingleConstraintMatchWeight", "(", "info", ",", "constraint", ")", ";", "break", ";", "case", "'", "b", "'", ":", "if", "(", "type", "->", "isIntegerTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "f", "'", ":", "if", "(", "type", "->", "isFloatTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "d", "'", ":", "if", "(", "type", "->", "isDoubleTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "v", "'", ":", "if", "(", "type", "->", "isVectorTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "y", "'", ":", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "Z", "'", ":", "weight", "=", "CW_Memory", ";", "break", ";", "}", "return", "weight", ";", "}" ]	[ "Examine", "constraint", "string", "and", "operand", "type", "and", "determine", "a", "weight", "value", "." ]
GCC	aarch64	CPP	program_repair	CPU	6,638	[ "<FIXS>", "emit_insn", "(", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "plus_constant", "(", "DImode", ",", "base", ",", "adj_off", ")", ")", ")", ";", "<FIXE>", "<FIXS>", "t1", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<FIXE>", "<FIXS>", "t1", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<FIXE>" ]	[ "}", "<BUGS>", "emit_insn", "(", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "plus_constant", "(", "DImode", ",", "base", ",", "adj_off", ")", ")", ")", ";", "<BUGE>", "<BUGS>", "t1", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<BUGE>", "emit_insn", "(", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "t1", ",", "t2", ")", ")", ")", ";", "<BUGS>", "t1", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<BUGE>", "emit_insn", "(", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "t1", ",", "t2", ")", ")", ")", ";", "return", "true", ";", "}" ]
GCC	i386	CPP	stmt_completion	CPU	6,639	[ "_", "mmask16", "_", "_", "M", ",", "_", "_", "m128", "_", "_", "A", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_broadcast_f32x4", "(", "_" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	6,640	[ ":" ]	[ "unsigned", "SignBits", "=", "<NUM_LIT>", "-", "Width", "->", "getZExtValue", "(", ")", "+", "<NUM_LIT>", ";", "if", "(", "!", "isNullConstant", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "SignBits", ";", "unsigned", "Op0SignBits", "=", "DAG", ".", "ComputeNumSignBits", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "return", "std", "::", "max", "(", "SignBits", ",", "Op0SignBits", ")", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "ConstantSDNode", "*", "Width", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "return", "Width", "?", "<NUM_LIT>", "-", "(", "Width", "->", "getZExtValue", "(", ")", "&", "<NUM_LIT>", ")", ":", "<NUM_LIT>", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,641	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "A4_bitsplit", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_4414d8b1", ",", "TypeALU64", ">", ",", "Enc_be32a5", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	pa	MD	next_suggestion	CPU	6,642	[ "&", "&", "pa_magic_milli", "[", "INTVAL", "(", "op", ")", "]", ")", ")", ")" ]	[ "return", "(", "mode", "=", "=", "SImode", "&", "&", "(", "(", "REG_P", "(", "op", ")", "&", "&", "REGNO", "(", "op", ")", "=", "=", "<NUM_LIT>", ")", "\|", "\|", "(", "CONST_INT_P", "(", "op", ")", "&", "&", "INTVAL", "(", "op", ")", ">", "<NUM_LIT>", "&", "&", "INTVAL", "(", "op", ")", "<", "<NUM_LIT>" ]
GCC	v850	CPP	program_repair	MPU	6,643	[ "<FIXS>", "v850_memory_move_cost", "(", "machine_mode", "mode", ",", "<FIXE>" ]	[ "}", "static", "int", "<BUGS>", "v850_memory_move_cost", "(", "enum", "machine_mode", "mode", ",", "<BUGE>", "reg_class_t", "reg_class", "ATTRIBUTE_UNUSED", ",", "bool", "in", ")", "{" ]
LLVM	AArch64	TD	next_suggestion	CPU	6,644	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";" ]	[ "class", "CRmSystemI", "<", "Operand", "crmtype", ",", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SimpleSystemI", "<", "<NUM_LIT>", ",", "(", "ins", "crmtype", ":", "$", "CRm", ")", ",", "asm", ",", "<STR_LIT>", ",", "pattern", ">", ",", "Sched", "<", "[", "WriteBarrier", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "CRm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "CRm", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	6,645	[ ",", "<NUM_LIT>", ")", ")", ";" ]	[ "return", "StackOffset", "::", "getFixed", "(", "ResolveFrameIndexReference", "(", "MF", ",", "FI", ",", "FrameReg" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	6,646	[ "if", "(", "DefC", ".", "isBottom", "(", ")", ")", "break", ";" ]	[ "}", "LatticeCell", "DefC", "=", "Cells", ".", "get", "(", "DefR", ".", "Reg", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "n", "=", "PN", ".", "getNumOperands", "(", ")", ";", "i", "<", "n", ";", "i", "+=", "<NUM_LIT>", ")", "{", "const", "MachineBasicBlock", "", "PB", "=", "PN", ".", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ";", "unsigned", "PBN", "=", "PB", "->", "getNumber", "(", ")", ";", "if", "(", "!", "EdgeExec", ".", "count", "(", "CFGEdge", "(", "PBN", ",", "MBN", ")", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " edge ", "<STR_LIT>", "<<", "printMBBReference", "(", "", "PB", ")", "<<", "<STR_LIT>", "->", "<STR_LIT>", "<<", "printMBBReference", "(", "", "MB", ")", "<<", "<STR_LIT>", " not executable\\n", "<STR_LIT>", ")", ";", "continue", ";", "}", "const", "MachineOperand", "&", "SO", "=", "PN", ".", "getOperand", "(", "i", ")", ";", "Register", "UseR", "(", "SO", ")", ";", "if", "(", "!", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "UseR", ".", "Reg", ")", ")", "goto", "Bottomize", ";", "if", "(", "!", "Cells", ".", "has", "(", "UseR", ".", "Reg", ")", ")", "continue", ";", "LatticeCell", "SrcC", ";", "bool", "Eval", "=", "MCE", ".", "evaluate", "(", "UseR", ",", "Cells", ".", "get", "(", "UseR", ".", "Reg", ")", ",", "SrcC", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " edge from ", "<STR_LIT>", "<<", "printMBBReference", "(", "", "PB", ")", "<<", "<STR_LIT>", ": ", "<STR_LIT>", "<<", "printReg", "(", "UseR", ".", "Reg", ",", "&", "MCE", ".", "TRI", ",", "UseR", ".", "SubReg", ")", "<<", "SrcC", "<<", "'", "\\n", "'", ")", ";", "Changed", "\|=", "Eval", "?", "DefC", ".", "meet", "(", "SrcC", ")", ":", "DefC", ".", "setBottom", "(", ")", ";", "Cells", ".", "update", "(", "DefR", ".", "Reg", ",", "DefC", ")", ";" ]
GCC	rs6000	CPP	program_repair	CPU	6,647	[ "<FIXS>", "reg_size", "=", "(", "(", "VECTOR_MEM_VSX_P", "(", "mode", ")", "&&", "mode", "!=", "TDmode", "&&", "mode", "!=", "TFmode", ")", "<FIXE>" ]	[ "{", "unsigned", "HOST_WIDE_INT", "reg_size", ";", "if", "(", "FP_REGNO_P", "(", "regno", ")", ")", "<BUGS>", "reg_size", "=", "(", "VECTOR_MEM_VSX_P", "(", "mode", ")", "<BUGE>", "?", "UNITS_PER_VSX_WORD", ":", "UNITS_PER_FP_WORD", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	6,648	[ ",", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "MVT", "::", "i8", ",", "ShAmt0", ")", ")", ";" ]	[ "if", "(", "Y", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", "&&", "Y", ".", "getOperand", "(", "<NUM_LIT>", ")", "==", "X", "&&", "ISD", "::", "isBuildVectorAllZeros", "(", "Y", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getNode", "(", ")", ")", "&&", "X", ".", "getValueType", "(", ")", "==", "MaskVT", "&&", "Y", ".", "getValueType", "(", ")", "==", "MaskVT", ")", "{", "assert", "(", "(", "EltBits", "==", "<NUM_LIT>", "\|\|", "EltBits", "==", "<NUM_LIT>", "\|\|", "EltBits", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Unsupported VT for PSIGN", "<STR_LIT>", ")", ";", "Mask", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MaskVT", ",", "X", ",", "Mask", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "Mask", ")", ";", "}", "if", "(", "!", "Subtarget", "->", "hasSSE41", "(", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "BlendVT", "=", "(", "VT", "==", "MVT", "::", "v4i64", ")", "?", "MVT", "::", "v32i8", ":", "MVT", "::", "v16i8", ";", "X", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "BlendVT", ",", "X", ")", ";", "Y", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "BlendVT", ",", "Y", ")", ";", "Mask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "BlendVT", ",", "Mask", ")", ";", "Mask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "VSELECT", ",", "DL", ",", "BlendVT", ",", "Mask", ",", "Y", ",", "X", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "Mask", ")", ";", "}", "}", "if", "(", "VT", "!=", "MVT", "::", "i16", "&&", "VT", "!=", "MVT", "::", "i32", "&&", "VT", "!=", "MVT", "::", "i64", ")", "return", "SDValue", "(", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SRL", "&&", "N1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ")", "std", "::", "swap", "(", "N0", ",", "N1", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "\|\|", "N1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "N0", ".", "hasOneUse", "(", ")", "\|\|", "!", "N1", ".", "hasOneUse", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "ShAmt0", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt0", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i8", ")", "return", "SDValue", "(", ")", ";", "SDValue", "ShAmt1", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i8", ")", "return", "SDValue", "(", ")", ";", "if", "(", "ShAmt0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "ShAmt0", "=", "ShAmt0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "ShAmt1", "=", "ShAmt1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "DebugLoc", "DL", "=", "N", "->", "getDebugLoc", "(", ")", ";", "unsigned", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "SDValue", "Op0", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "std", "::", "swap", "(", "Op0", ",", "Op1", ")", ";", "std", "::", "swap", "(", "ShAmt0", ",", "ShAmt1", ")", ";", "}", "unsigned", "Bits", "=", "VT", ".", "getSizeInBits", "(", ")", ";", "if", "(", "Subtarget", "->", "isTargetNaCl", "(", ")", "&&", "!", "Subtarget", "->", "is64Bit", "(", ")", "&&", "Bits", "==", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "if", "(", "ShAmt1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ")", "{", "SDValue", "Sum", "=", "ShAmt1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ConstantSDNode", "", "SumC", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Sum", ")", ")", "{", "SDValue", "ShAmt1Op1", "=", "ShAmt1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt1Op1", ".", "getNode", "(", ")", "->", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "ShAmt1Op1", "=", "ShAmt1Op1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "SumC", "->", "getSExtValue", "(", ")", "==", "Bits", "&&", "ShAmt1Op1", "==", "ShAmt0", ")", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "VT", ",", "Op0", ",", "Op1", ",", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "MVT", "::", "i8", ",", "ShAmt0", ")", ")", ";", "}", "}", "else", "if", "(", "ConstantSDNode", "", "ShAmt1C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ShAmt1", ")", ")", "{", "ConstantSDNode", "*", "ShAmt0C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ShAmt0", ")", ";", "if", "(", "ShAmt0C", "&&", "ShAmt0C", "->", "getSExtValue", "(", ")", "+", "ShAmt1C", "->", "getSExtValue", "(", ")", "==", "Bits", ")", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "VT", ",", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")" ]
LLVM	X86	CPP	next_suggestion	CPU	6,649	[ "}" ]	[ "int64_t", "RCXShadowSlot", "=", "<NUM_LIT>", ";", "int64_t", "RDXShadowSlot", "=", "<NUM_LIT>", ";", "if", "(", "InProlog", ")", "{", "X86MachineFunctionInfo", "", "X86FI", "=", "MF", ".", "getInfo", "<", "X86MachineFunctionInfo", ">", "(", ")", ";", "const", "int64_t", "CalleeSaveSize", "=", "X86FI", "->", "getCalleeSavedFrameSize", "(", ")", ";", "const", "bool", "HasFP", "=", "hasFP", "(", "MF", ")", ";", "RCXShadowSlot", "=", "<NUM_LIT>", "+", "CalleeSaveSize", "+", "(", "HasFP", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "RDXShadowSlot", "=", "RCXShadowSlot", "+", "<NUM_LIT>", ";", "addRegOffset", "(", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64mr", ")", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RCXShadowSlot", ")", ".", "addReg", "(", "X86", "::", "RCX", ")", ";", "addRegOffset", "(", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64mr", ")", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RDXShadowSlot", ")", ".", "addReg", "(", "X86", "::", "RDX", ")", ";", "}", "else", "{", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rr", ")", ",", "SizeReg", ")", ".", "addReg", "(", "X86", "::", "RAX", ")", ";", "}", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "XOR64rr", ")", ",", "ZeroReg", ")", ".", "addReg", "(", "ZeroReg", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "ZeroReg", ",", "RegState", "::", "Undef", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rr", ")", ",", "CopyReg", ")", ".", "addReg", "(", "X86", "::", "RSP", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "SUB64rr", ")", ",", "TestReg", ")", ".", "addReg", "(", "CopyReg", ")", ".", "addReg", "(", "SizeReg", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "CMOVB64rr", ")", ",", "FinalReg", ")", ".", "addReg", "(", "TestReg", ")", ".", "addReg", "(", "ZeroReg", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rm", ")", ",", "LimitReg", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "ThreadEnvironmentStackLimit", ")", ".", "addReg", "(", "X86", "::", "GS", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "CMP64rr", ")", ")", ".", "addReg", "(", "FinalReg", ")", ".", "addReg", "(", "LimitReg", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "JAE_1", ")", ")", ".", "addMBB", "(", "ContinueMBB", ")", ";", "BuildMI", "(", "RoundMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "AND64ri32", ")", ",", "RoundedReg", ")", ".", "addReg", "(", "FinalReg", ")", ".", "addImm", "(", "PageMask", ")", ";", "BuildMI", "(", "RoundMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "JMP_1", ")", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "if", "(", "!", "InProlog", ")", "{", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "PHI", ")", ",", "JoinReg", ")", ".", "addReg", "(", "LimitReg", ")", ".", "addMBB", "(", "RoundMBB", ")", ".", "addReg", "(", "ProbeReg", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "}", "addRegOffset", "(", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "LEA64r", ")", ",", "ProbeReg", ")", ",", "JoinReg", ",", "false", ",", "-", "PageSize", ")", ";", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV8mi", ")", ")", ".", "addReg", "(", "ProbeReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "CMP64rr", ")", ")", ".", "addReg", "(", "RoundedReg", ")", ".", "addReg", "(", "ProbeReg", ")", ";", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "JNE_1", ")", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "MachineBasicBlock", "::", "iterator", "ContinueMBBI", "=", "ContinueMBB", "->", "getFirstNonPHI", "(", ")", ";", "if", "(", "InProlog", ")", "{", "addRegOffset", "(", "BuildMI", "(", "", "ContinueMBB", ",", "ContinueMBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rm", ")", ",", "X86", "::", "RCX", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RCXShadowSlot", ")", ";", "addRegOffset", "(", "BuildMI", "(", "", "ContinueMBB", ",", "ContinueMBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rm", ")", ",", "X86", "::", "RDX", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RDXShadowSlot", ")", ";", "}", "BuildMI", "(", "", "ContinueMBB", ",", "ContinueMBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "SUB64rr", ")", ",", "X86", "::", "RSP", ")", ".", "addReg", "(", "X86", "::", "RSP", ")", ".", "addReg", "(", "SizeReg", ")", ";", "MBB", ".", "addSuccessor", "(", "ContinueMBB", ")", ";", "MBB", ".", "addSuccessor", "(", "RoundMBB", ")", ";", "RoundMBB", "->", "addSuccessor", "(", "LoopMBB", ")", ";", "LoopMBB", "->", "addSuccessor", "(", "ContinueMBB", ")", ";", "LoopMBB", "->", "addSuccessor", "(", "LoopMBB", ")", ";", "if", "(", "InProlog", ")", "{", "for", "(", "++", "BeforeMBBI", ";", "BeforeMBBI", "!=", "MBB", ".", "end", "(", ")", ";", "++", "BeforeMBBI", ")", "{", "BeforeMBBI", "->", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "for", "(", "MachineInstr", "&", "MI", ":", "", "RoundMBB", ")", "{", "MI", ".", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "for", "(", "MachineInstr", "&", "MI", ":", "", "LoopMBB", ")", "{", "MI", ".", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "for", "(", "MachineBasicBlock", "::", "iterator", "CMBBI", "=", "ContinueMBB", "->", "begin", "(", ")", ";", "CMBBI", "!=", "ContinueMBBI", ";", "++", "CMBBI", ")", "{", "CMBBI", "->", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	6,650	[ "}" ]	[ "return", "AArch64_AM", ":", ":", "isLogicalImmediate", "(", "Imm", ".", "getZExtValue", "(", ")", ",", "<NUM_LIT>", ")", ";", "}", "]", ",", "logical_imm64_XFORM", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "LogicalImm64Operand", ";" ]
LLVM	AArch64	CPP	code_generation	CPU	6,651	[ "bool", "contains", "(", "MachineInstr", "&", "MI", ")", "{", "return", "Insts", ".", "count", "(", "&", "MI", ")", ">", "<NUM_LIT>", ";", "}" ]	[ "contains", "-", "Returns", "true", "if", "this", "trace", "contains", "the", "given", "basic", "block", "." ]
LLVM	Hexagon	CPP	next_suggestion	DSP	6,652	[ "}" ]	[ "unsigned", "KillFlag", "=", "getKillRegState", "(", "KillSrc", ")", ";", "if", "(", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ",", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "DoubleRegsRegClass", ".", "contains", "(", "SrcReg", ",", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrp", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "PredRegsRegClass", ".", "contains", "(", "SrcReg", ",", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "C2_or", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "CtrRegsRegClass", ".", "contains", "(", "DestReg", ")", "&&", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrrcr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "DestReg", ")", "&&", "Hexagon", "::", "CtrRegsRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrcrr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "ModRegsRegClass", ".", "contains", "(", "DestReg", ")", "&&", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrrcr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "PredRegsRegClass", ".", "contains", "(", "SrcReg", ")", "&&", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "C2_tfrpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ")", "&&", "Hexagon", "::", "PredRegsRegClass", ".", "contains", "(", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "C2_tfrrp", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";" ]
GCC	arm	MD	stmt_completion	CPU	6,653	[ "(", "VUNSPEC_MRC2", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_int_attr", "mrc", "[", "(", "VUNSPEC_MRC", "<STR_LIT>", ")", "(", "VUNSPEC_MRC2", "<STR_LIT>", ")", "]", ")", "(", "define_int_attr", "MRC", "[", "(", "VUNSPEC_MRC", "<STR_LIT>", ")" ]
GCC	nds32	MD	next_suggestion	CPU	6,654	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
GCC	arm	CPP	stmt_completion	CPU	6,655	[ ",", "_", "_", "index", ")", ";" ]	[ "return", "_", "_", "builtin_neon_vbfdot_lanev8bfv4sf", "(", "_", "_", "r", ",", "_", "_", "a", ",", "_", "_", "b" ]
GCC	powerpcspe	CPP	code_generation	CPU	6,656	[ "static", "void", "rs6000_print_isa_options", "(", "FILE", "", "file", ",", "int", "indent", ",", "const", "char", "", "string", ",", "HOST_WIDE_INT", "flags", ")", "{", "rs6000_print_options_internal", "(", "file", ",", "indent", ",", "string", ",", "flags", ",", "<STR_LIT>", "-m", "<STR_LIT>", ",", "&", "rs6000_opt_masks", "[", "<NUM_LIT>", "]", ",", "ARRAY_SIZE", "(", "rs6000_opt_masks", ")", ")", ";", "}" ]	[ "Helper", "function", "to", "print", "the", "current", "isa", "options", "on", "a", "line", "." ]
LLVM	CSKY	TD	next_suggestion	CPU	6,657	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "rz", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	XCore	CPP	next_suggestion	MPU	6,658	[ "SDValue", "Crc", "(", "Data", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";" ]	[ "unsigned", "IntNo", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "switch", "(", "IntNo", ")", "{", "case", "Intrinsic", "::", "xcore_crc8", ":", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDValue", "Data", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "DAG", ".", "getVTList", "(", "VT", ",", "VT", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]
LLVM	ARM64	TD	stmt_completion	CPU	6,659	[ "<STR_LIT>", ";" ]	[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=" ]
LLVM	X86	CPP	next_suggestion	CPU	6,660	[ "}" ]	[ "break", ";", "case", "MVT", "::", "f64", ":", "Opc", "=", "X86", "::", "XAM_Fp64", ";", "break", ";", "case", "MVT", "::", "f80", ":", "Opc", "=", "X86", "::", "XAM_Fp80", ";", "break", ";", "}", "SDValue", "Test", "(", "DAG", ".", "getMachineNode", "(", "Opc", ",", "DL", ",", "MVT", "::", "Glue", ",", "Arg", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "FNSTSW", "=", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "X86", "::", "FNSTSW16r", ",", "DL", ",", "MVT", "::", "i16", ",", "Test", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Extract", "=", "DAG", ".", "getTargetExtractSubreg", "(", "X86", "::", "sub_8bit_hi", ",", "DL", ",", "MVT", "::", "i8", ",", "FNSTSW", ")", ";", "Extract", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "MVT", "::", "i8", ",", "Extract", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i8", ")", ")", ";", "return", "DAG", ".", "getSetCC", "(", "DL", ",", "ResultVT", ",", "Extract", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "ISD", "::", "CondCode", "::", "SETLE", ")", ";" ]
GCC	s390	MD	stmt_completion	MPU	6,661	[ "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_mode_attr", "icm_lo", "[", "(", "HI", "<STR_LIT>", ")", "(", "QI" ]
LLVM	ARM	CPP	next_suggestion	CPU	6,662	[ "}" ]	[ "MVT", "ElType", "=", "getVectorTyFromPredicateVector", "(", "VT", ")", ".", "getScalarType", "(", ")", ".", "getSimpleVT", "(", ")", ";", "if", "(", "NumElts", "==", "<NUM_LIT>", ")", "{", "EVT", "SubVT", "=", "MVT", "::", "v4i32", ";", "SDValue", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "UNDEF", ",", "dl", ",", "SubVT", ")", ";", "for", "(", "unsigned", "i", "=", "Index", ",", "j", "=", "<NUM_LIT>", ";", "i", "<", "(", "Index", "+", "NumElts", ")", ";", "i", "++", ",", "j", "+=", "<NUM_LIT>", ")", "{", "SDValue", "Elt", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "i32", ",", "NewV1", ",", "DAG", ".", "getIntPtrConstant", "(", "i", ",", "dl", ")", ")", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "SubVT", ",", "SubVec", ",", "Elt", ",", "DAG", ".", "getConstant", "(", "j", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "SubVT", ",", "SubVec", ",", "Elt", ",", "DAG", ".", "getConstant", "(", "j", "+", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";" ]
GCC	arm	MD	stmt_completion	CPU	6,663	[ "<STR_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "VDQIW", "<NUM_LIT>", "<STR_LIT>" ]
LLVM	AArch64	TD	stmt_completion	CPU	6,664	[ "<NUM_LIT>", ">", ";" ]	[ "def", "MemWExtend16Operand", ":", "MemExtendOperand", "<", "<STR_LIT>", "," ]
LLVM	AArch64	TD	stmt_completion	CPU	6,665	[ "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]
GCC	i386	MD	stmt_completion	CPU	6,666	[ "<STR_LIT>", ")" ]	[ "(", "define_reservation", "<STR_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	6,667	[ ",", "false", ")", ";" ]	[ "return", "ParseRegister", "(", "RegNo", ",", "StartLoc", ",", "EndLoc" ]
LLVM	SIC	TD	stmt_completion	CPU	6,668	[ "load_a", ",", "GPROut", ">", ";" ]	[ "def", "LDIN", ":", "LoadIndirectTempReg", "<", "<NUM_LIT>", ",", "<STR_LIT>", "," ]
LLVM	XCore	CPP	next_suggestion	MPU	6,669	[ "return", "CodeModel", "::", "Small", ";" ]	[ "if", "(", "CM", ")", "{", "if", "(", "", "CM", "!=", "CodeModel", "::", "Small", "&&", "", "CM", "!=", "CodeModel", "::", "Large", ")", "report_fatal_error", "(", "<STR_LIT>", "Target only supports CodeModel Small or Large", "<STR_LIT>", ")", ";", "return", "*", "CM", ";", "}" ]
LLVM	ARM	CPP	code_generation	CPU	6,670	[ "bool", "ARMCallLowering", "::", "lowerCall", "(", "MachineIRBuilder", "&", "MIRBuilder", ",", "CallingConv", "::", "ID", "CallConv", ",", "const", "MachineOperand", "&", "Callee", ",", "const", "ArgInfo", "&", "OrigRet", ",", "ArrayRef", "<", "ArgInfo", ">", "OrigArgs", ")", "const", "{", "MachineFunction", "&", "MF", "=", "MIRBuilder", ".", "getMF", "(", ")", ";", "const", "auto", "&", "TLI", "=", "", "getTLI", "<", "ARMTargetLowering", ">", "(", ")", ";", "const", "auto", "&", "DL", "=", "MF", ".", "getDataLayout", "(", ")", ";", "const", "auto", "&", "STI", "=", "MF", ".", "getSubtarget", "<", "ARMSubtarget", ">", "(", ")", ";", "const", "TargetRegisterInfo", "", "TRI", "=", "STI", ".", "getRegisterInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "if", "(", "STI", ".", "genLongCalls", "(", ")", ")", "return", "false", ";", "if", "(", "STI", ".", "isThumb1Only", "(", ")", ")", "return", "false", ";", "auto", "CallSeqStart", "=", "MIRBuilder", ".", "buildInstr", "(", "ARM", "::", "ADJCALLSTACKDOWN", ")", ";", "bool", "IsDirect", "=", "!", "Callee", ".", "isReg", "(", ")", ";", "auto", "CallOpcode", "=", "getCallOpcode", "(", "STI", ",", "IsDirect", ")", ";", "auto", "MIB", "=", "MIRBuilder", ".", "buildInstrNoInsert", "(", "CallOpcode", ")", ";", "bool", "IsThumb", "=", "STI", ".", "isThumb", "(", ")", ";", "if", "(", "IsThumb", ")", "MIB", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "Callee", ")", ";", "if", "(", "!", "IsDirect", ")", "{", "auto", "CalleeReg", "=", "Callee", ".", "getReg", "(", ")", ";", "if", "(", "CalleeReg", "&&", "!", "TRI", "->", "isPhysicalRegister", "(", "CalleeReg", ")", ")", "{", "unsigned", "CalleeIdx", "=", "IsThumb", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "MIB", "->", "getOperand", "(", "CalleeIdx", ")", ".", "setReg", "(", "constrainOperandRegClass", "(", "MF", ",", "", "TRI", ",", "MRI", ",", "", "STI", ".", "getInstrInfo", "(", ")", ",", "", "STI", ".", "getRegBankInfo", "(", ")", ",", "", "MIB", ".", "getInstr", "(", ")", ",", "MIB", "->", "getDesc", "(", ")", ",", "Callee", ",", "CalleeIdx", ")", ")", ";", "}", "}", "MIB", ".", "addRegMask", "(", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CallConv", ")", ")", ";", "bool", "IsVarArg", "=", "false", ";", "SmallVector", "<", "ArgInfo", ",", "<NUM_LIT>", ">", "ArgInfos", ";", "for", "(", "auto", "Arg", ":", "OrigArgs", ")", "{", "if", "(", "!", "isSupportedType", "(", "DL", ",", "TLI", ",", "Arg", ".", "Ty", ")", ")", "return", "false", ";", "if", "(", "!", "Arg", ".", "IsFixed", ")", "IsVarArg", "=", "true", ";", "if", "(", "Arg", ".", "Flags", ".", "isByVal", "(", ")", ")", "return", "false", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "Regs", ";", "splitToValueTypes", "(", "Arg", ",", "ArgInfos", ",", "MF", ",", "[", "&", "]", "(", "unsigned", "Reg", ",", "uint64_t", "Offset", ")", "{", "Regs", ".", "push_back", "(", "Reg", ")", ";", "}", ")", ";", "if", "(", "Regs", ".", "size", "(", ")", ">", "<NUM_LIT>", ")", "MIRBuilder", ".", "buildUnmerge", "(", "Regs", ",", "Arg", ".", "Reg", ")", ";", "}", "auto", "ArgAssignFn", "=", "TLI", ".", "CCAssignFnForCall", "(", "CallConv", ",", "IsVarArg", ")", ";", "OutgoingValueHandler", "ArgHandler", "(", "MIRBuilder", ",", "MRI", ",", "MIB", ",", "ArgAssignFn", ")", ";", "if", "(", "!", "handleAssignments", "(", "MIRBuilder", ",", "ArgInfos", ",", "ArgHandler", ")", ")", "return", "false", ";", "MIRBuilder", ".", "insertInstr", "(", "MIB", ")", ";", "if", "(", "!", "OrigRet", ".", "Ty", "->", "isVoidTy", "(", ")", ")", "{", "if", "(", "!", "isSupportedType", "(", "DL", ",", "TLI", ",", "OrigRet", ".", "Ty", ")", ")", "return", "false", ";", "ArgInfos", ".", "clear", "(", ")", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "SplitRegs", ";", "splitToValueTypes", "(", "OrigRet", ",", "ArgInfos", ",", "MF", ",", "[", "&", "]", "(", "unsigned", "Reg", ",", "uint64_t", "Offset", ")", "{", "SplitRegs", ".", "push_back", "(", "Reg", ")", ";", "}", ")", ";", "auto", "RetAssignFn", "=", "TLI", ".", "CCAssignFnForReturn", "(", "CallConv", ",", "IsVarArg", ")", ";", "CallReturnHandler", "RetHandler", "(", "MIRBuilder", ",", "MRI", ",", "MIB", ",", "RetAssignFn", ")", ";", "if", "(", "!", "handleAssignments", "(", "MIRBuilder", ",", "ArgInfos", ",", "RetHandler", ")", ")", "return", "false", ";", "if", "(", "!", "SplitRegs", ".", "empty", "(", ")", ")", "{", "MIRBuilder", ".", "buildMerge", "(", "OrigRet", ".", "Reg", ",", "SplitRegs", ")", ";", "}", "}", "CallSeqStart", ".", "addImm", "(", "ArgHandler", ".", "StackSize", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MIRBuilder", ".", "buildInstr", "(", "ARM", "::", "ADJCALLSTACKUP", ")", ".", "addImm", "(", "ArgHandler", ".", "StackSize", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "return", "true", ";", "}" ]	[ "This", "hook", "must", "be", "implemented", "to", "lower", "the", "given", "call", "instruction", ",", "including", "argument", "and", "return", "value", "marshalling", "." ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	6,671	[ ")", "{" ]	[ "void", "setHasSpilledVGPRs", "(", "bool", "Spill", "=", "true" ]
LLVM	AArch64	TD	stmt_completion	CPU	6,672	[ ",", "<NUM_LIT>", ",", "<STR_LIT>", ">", ";" ]	[ "def", "ADDddd", ":", "NeonI_Scalar3Same_D_size", "<", "<NUM_LIT>" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	6,673	[ "DIR_E500", ":" ]	[ "return", "<NUM_LIT>", ";", "case", "PPC", "::", "DIR_440", ":", "case", "PPC", "::", "DIR_A2", ":", "case", "PPC", "::" ]
LLVM	X86	CPP	next_suggestion	CPU	6,674	[ "}" ]	[ "static", "void", "translateRegister", "(", "MCInst", "&", "mcInst", ",", "Reg", "reg", ")", "{", "static", "constexpr", "MCPhysReg", "llvmRegnums", "[", "]", "=", "{", "ALL_REGS", "}", ";", "MCPhysReg", "llvmRegnum", "=", "llvmRegnums", "[", "reg", "]", ";", "mcInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "llvmRegnum", ")", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	6,675	[ "Val", "=", "Val", ";" ]	[ "ARMOperand", "*", "Op", "=", "new", "ARMOperand", "(", "k_Immediate", ")", ";", "Op", "->", "Imm", "." ]
GCC	i386	CPP	program_repair	CPU	6,676	[ "<FIXS>", "case", "E_V8SFmode", ":", "<FIXE>" ]	[ "}", "return", ";", "<BUGS>", "case", "V8SFmode", ":", "<BUGE>", "mask", "=", "gen_lowpart", "(", "V8SImode", ",", "mask", ")", ";", "if", "(", "one_operand_shuffle", ")", "emit_insn", "(", "gen_avx2_permvarv8sf", "(", "target", ",", "op0", ",", "mask", ")", ")", ";" ]
GCC	nds32	MD	stmt_completion	CPU	6,677	[ "]", ")" ]	[ "}", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else", "(", "match_test", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")" ]
LLVM	FISC	CPP	program_repair	CPU	6,678	[ "<FIXS>", "def", "Bcc", ":", "InstFISC", "(", "outs", ")", ",", "(", "ins", "cc_val", ":", "$", "cc", ",", "bcc_target", ":", "$", "dst", ")", ",", "<STR_LIT>", "b$cc $dst", "<STR_LIT>", ",", "[", "]", ">", "{", "bits", "<NUM_LIT>", ">", "dst", ";", "bits", "<NUM_LIT>", ">", "cc", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dst", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "cc", ";", "}", "<FIXE>" ]	[ "let", "isTerminator", "=", "<NUM_LIT>", ",", "isBranch", "=", "<NUM_LIT>", "in", "{", "<BUGS>", "def", "Bcc", ":", "InstFISC", "(", "outs", ")", ",", "(", "ins", "cc_val", ":", "$", "cc", ",", "b_target", ":", "$", "dst", ")", ",", "<STR_LIT>", "b$cc $dst", "<STR_LIT>", ",", "[", "]", ">", ";", "<BUGE>", "}" ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,679	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]	[ "default", ":", "return", "false", ";", "case", "FK_Data_1", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "FK_Data_2", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "FK_Data_4", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "if", "(", "Sym", "->", "getKind", "(", ")", "==", "MCSymbolRefExpr", "::", "VK_GOT", ")", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_POINTER_TO_GOT", ")", ";", "return", "true", ";", "case", "FK_Data_8", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "if", "(", "Sym", "->", "getKind", "(", ")", "==", "MCSymbolRefExpr", "::", "VK_GOT", ")", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_POINTER_TO_GOT", ")", ";", "return", "true", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "switch", "(", "Sym", "->", "getKind", "(", ")", ")", "{", "default", ":", "assert", "(", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected symbol reference variant kind!", "<STR_LIT>", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_PAGEOFF", ":", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_PAGEOFF12", ")", ";", "return", "true", ";", "case", "MCSymbolRefExpr", "::", "VK_GOTPAGEOFF", ":", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_GOT_LOAD_PAGEOFF12", ")", ";", "return", "true", ";", "case", "MCSymbolRefExpr", "::", "VK_TLVPPAGEOFF", ":", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_TLVP_LOAD_PAGEOFF12", ")", ";", "return", "true", ";", "}" ]
GCC	i386	MD	program_repair	CPU	6,680	[ "<FIXS>", "(", "V4SI", "<STR_LIT>", ")", "(", "V8SI", "<STR_LIT>", ")", "(", "V16SI", "<STR_LIT>", ")", "<FIXE>" ]	[ "(", "define_mode_attr", "sse4_1_avx2", "[", "(", "V16QI", "<STR_LIT>", ")", "(", "V32QI", "<STR_LIT>", ")", "(", "V8HI", "<STR_LIT>", ")", "(", "V16HI", "<STR_LIT>", ")", "<BUGS>", "(", "V4SI", "<STR_LIT>", ")", "(", "V8SI", "<STR_LIT>", ")", "<BUGE>", "(", "V2DI", "<STR_LIT>", ")", "(", "V4DI", "<STR_LIT>", ")", "]", ")", "(", "define_mode_attr", "avx_avx2" ]
LLVM	TGSI	CPP	next_suggestion	Virtual ISA	6,681	[ "}" ]	[ "MCTargetStreamer", "*", "createTGSINullTargetStreamer", "(", "MCStreamer", "&", "S", ")", "{", "return", "new", "TGSITargetStreamer", "(", "S", ")", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	6,682	[ "*", "CmpMI", ";" ]	[ "unsigned", "CmpOpcTbl", "[", "<NUM_LIT>", "]", "[", "<NUM_LIT>", "]", "=", "{", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", "}", ";", "unsigned", "CmpOpc", "=", "CmpOpcTbl", "[", "ShouldUseImm", "]", "[", "OpSize", "==", "<NUM_LIT>", "]", ";", "auto", "CmpMI", "=", "MIRBuilder", ".", "buildInstr", "(", "CmpOpc", ")", ".", "addUse", "(", "LHS", ")", ";", "CmpMI", ".", "setMIFlags", "(", "MachineInstr", "::", "NoFPExcept", ")", ";", "if", "(", "!", "ShouldUseImm", ")", "CmpMI", ".", "addUse", "(", "RHS", ")", ";", "constrainSelectedInstRegOperands", "(", "*", "CmpMI", ",", "TII", ",", "TRI", ",", "RBI", ")", ";", "return", "&" ]
GCC	csky	MD	stmt_completion	CPU	6,683	[ "DImode", ",", "hi", ")" ]	[ "int", "lo", "=", "TARGET_BIG_ENDIAN", "?", "UNITS_PER_WORD", ":", "<NUM_LIT>", "rtx", "l0", "=", "simplify_gen_subreg", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "DImode", ",", "lo", ")", "rtx", "h0", "=", "simplify_gen_subreg", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", "," ]
LLVM	ARM	CPP	next_suggestion	CPU	6,684	[ "}" ]	[ "unsigned", "Idx", "=", "ConstantPool", "->", "getConstantPoolIndex", "(", "C", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "LDRcp", ")", ")", ".", "addReg", "(", "DestReg", ",", "getDefRegState", "(", "true", ")", ",", "SubIdx", ")", ".", "addConstantPoolIndex", "(", "Idx", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "Pred", ")", ".", "addReg", "(", "PredReg", ")", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	6,685	[ ":", "AMDGPU", "::", "V_MAD_I64_I32_e64", ")", ")", ";" ]	[ "MachineBasicBlock", "", "BB", "=", "I", ".", "getParent", "(", ")", ";", "MachineFunction", "", "MF", "=", "BB", "->", "getParent", "(", ")", ";", "const", "bool", "IsUnsigned", "=", "I", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "G_AMDGPU_MAD_U64_U32", ";", "I", ".", "setDesc", "(", "TII", ".", "get", "(", "IsUnsigned", "?", "AMDGPU", "::", "V_MAD_U64_U32_e64" ]
GCC	v850	CPP	next_suggestion	MPU	6,686	[ "}" ]	[ "static", "bool", "v850_pass_by_reference", "(", "cumulative_args_t", "cum", "ATTRIBUTE_UNUSED", ",", "machine_mode", "mode", ",", "const_tree", "type", ",", "bool", "named", "ATTRIBUTE_UNUSED", ")", "{", "unsigned", "HOST_WIDE_INT", "size", ";", "if", "(", "!", "TARGET_GCC_ABI", ")", "return", "<NUM_LIT>", ";", "if", "(", "type", ")", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "else", "size", "=", "GET_MODE_SIZE", "(", "mode", ")", ";", "return", "size", ">", "<NUM_LIT>", ";" ]
GCC	i386	CPP	program_repair	CPU	6,687	[ "<FIXS>", "ix86_expand_store_builtin", "(", "icode", ",", "arglist", ")", "<FIXE>", "<FIXS>", "<FIXE>" ]	[ "return", "target", ";", "}", "static", "rtx", "<BUGS>", "ix86_expand_store_builtin", "(", "icode", ",", "arglist", ",", "shuffle", ")", "<BUGE>", "enum", "insn_code", "icode", ";", "tree", "arglist", ";", "<BUGS>", "int", "shuffle", ";", "<BUGE>", "{", "rtx", "pat", ";", "tree", "arg0", "=", "TREE_VALUE", "(", "arglist", ")", ";" ]
GCC	sh	CPP	stmt_completion	CPU	6,688	[ ",", "<NUM_LIT>", ")", ";" ]	[ "static", "rtx", "sh_struct_value_rtx", "(", "tree", "fndecl", ",", "int", "incoming", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "TARGET_HITACHI", "\|\|", "sh_attr_renesas_p", "(", "fndecl", ")", ")", "return", "NULL_RTX", ";", "return", "gen_rtx_REG", "(", "Pmode" ]
GCC	rs6000	CPP	next_suggestion	CPU	6,689	[ "}" ]	[ "if", "(", "error_p", "&&", "!", "not", "_", "valid_p", ")", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "ARRAY_SIZE", "(", "rs6000_opt_vars", ")", ";", "i", "++", ")", "if", "(", "strcmp", "(", "r", ",", "rs6000_opt_vars", "[", "i", "]", ".", "name", ")", "==", "<NUM_LIT>", ")", "{", "size_t", "j", "=", "rs6000_opt_vars", "[", "i", "]", ".", "global_offset", ";", "", "(", "(", "int", "", ")", "(", "(", "char", "", ")", "&", "global_options", "+", "j", ")", ")", "=", "!", "invert", ";", "error_p", "=", "false", ";", "not", "_", "valid_p", "=", "false", ";", "break", ";", "}", "}", "}", "if", "(", "error_p", ")", "{", "const", "char", "", "eprefix", ",", "*", "esuffix", ";", "ret", "=", "false", ";", "if", "(", "attr_p", ")", "{", "eprefix", "=", "<STR_LIT>", "__attribute__((__target__(", "<STR_LIT>", ";", "esuffix", "=", "<STR_LIT>", ")))", "<STR_LIT>", ";", "}", "else", "{", "eprefix", "=", "<STR_LIT>", "#pragma GCC target ", "<STR_LIT>", ";", "esuffix", "=", "<STR_LIT>", "<STR_LIT>", ";", "}", "if", "(", "cpu_opt", ")", "error", "(", "<STR_LIT>", "invalid cpu %qs for %s%qs%s", "<STR_LIT>", ",", "cpu_opt", ",", "eprefix", ",", "q", ",", "esuffix", ")", ";", "else", "if", "(", "not", "_", "valid_p", ")", "error", "(", "<STR_LIT>", "%s%qs%s is not allowed", "<STR_LIT>", ",", "eprefix", ",", "q", ",", "esuffix", ")", ";", "else", "error", "(", "<STR_LIT>", "%s%qs%s is invalid", "<STR_LIT>", ",", "eprefix", ",", "q", ",", "esuffix", ")", ";", "}", "}", "}", "else", "if", "(", "TREE_CODE", "(", "args", ")", "==", "TREE_LIST", ")", "{", "do", "{", "tree", "value", "=", "TREE_VALUE", "(", "args", ")", ";", "if", "(", "value", ")", "{", "bool", "ret2", "=", "rs6000_inner_target_options", "(", "value", ",", "attr_p", ")", ";", "if", "(", "!", "ret2", ")", "ret", "=", "false", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	6,690	[ "}" ]	[ "SUnit", "*", "SuccSU", "=", "SuccEdge", "->", "getSUnit", "(", ")", ";", "if", "(", "SuccEdge", "->", "isWeak", "(", ")", ")", "{", "++", "SuccSU", "->", "WeakPredsLeft", ";", "return", ";", "}", "++", "SuccSU", "->", "NumPredsLeft", ";" ]
GCC	mips	MD	next_suggestion	CPU	6,691	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	ARM	CPP	next_suggestion	CPU	6,692	[ "Muls", ".", "push_back", "(", "std", "::", "make_unique", "<", "MulCandidate", ">", "(", "I", ",", "LHS", ",", "RHS", ")", ")", ";" ]	[ "if", "(", "auto", "", "I", "=", "dyn_cast", "<", "Instruction", ">", "(", "SExt", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "Mul", ")", "return", "I", ";", "}", "else", "if", "(", "auto", "", "I", "=", "dyn_cast", "<", "Instruction", ">", "(", "V", ")", ")", "{", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "Mul", ")", "return", "I", ";", "}", "return", "nullptr", ";", "}", ";", "auto", "InsertMul", "=", "[", "this", "]", "(", "Instruction", "", "I", ")", "{", "Value", "", "LHS", "=", "cast", "<", "Instruction", ">", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "Value", "*", "RHS", "=", "cast", "<", "Instruction", ">", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ";" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	6,693	[ "}", ";" ]	[ "let", "HasImm", "=", "!", "isa", "<", "Operand", ">", "(", "Rsrc2", ")", ";", "let", "immOpNum", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>", ">", "op2", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "op1", ";", "let", "SrcB", "=", "op2", ";", "let", "OperandType", "=", "optype", ";", "let", "Switches", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sw", ";", "let", "VectorPred", "=", "!", "eq", "(", "!", "cast", "<", "string", ">", "(", "Pred", ")", ",", "<STR_LIT>", ")", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]
GCC	visium	CPP	next_suggestion	Virtual ISA	6,694	[ "output_addr_const", "(", "file", ",", "addr", ")", ";" ]	[ "fprintf", "(", "file", ",", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "reg_names", "[", "true_regnum", "(", "addr", ")", "]", ")", ";", "break", ";", "case", "PLUS", ":", "{", "rtx", "x", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ",", "y", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "switch", "(", "GET_CODE", "(", "x", ")", ")", "{", "case", "REG", ":", "case", "SUBREG", ":", "if", "(", "CONST_INT_P", "(", "y", ")", ")", "{", "unsigned", "int", "regno", "=", "true_regnum", "(", "x", ")", ";", "HOST_WIDE_INT", "val", "=", "INTVAL", "(", "y", ")", ";", "switch", "(", "mode", ")", "{", "case", "SImode", ":", "case", "DImode", ":", "case", "SFmode", ":", "case", "DFmode", ":", "val", ">>=", "<NUM_LIT>", ";", "break", ";", "case", "HImode", ":", "val", ">>=", "<NUM_LIT>", ";", "break", ";", "case", "QImode", ":", "default", ":", "break", ";", "}", "fprintf", "(", "file", ",", "HOST_WIDE_INT_PRINT_DEC", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "val", ",", "reg_names", "[", "regno", "]", ")", ";", "}", "else", "fatal_insn", "(", "<STR_LIT>", "illegal operand address (1)", "<STR_LIT>", ",", "addr", ")", ";", "break", ";", "default", ":", "if", "(", "CONSTANT_P", "(", "x", ")", "&&", "CONSTANT_P", "(", "y", ")", ")", "output_addr_const", "(", "file", ",", "addr", ")", ";", "else", "fatal_insn", "(", "<STR_LIT>", "illegal operand address (2)", "<STR_LIT>", ",", "addr", ")", ";", "break", ";", "}", "}", "break", ";", "case", "LABEL_REF", ":", "case", "SYMBOL_REF", ":", "case", "CONST_INT", ":", "case", "CONST", ":" ]
LLVM	AVR	CPP	next_suggestion	MPU	6,695	[ "DL", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";" ]	[ "const", "TargetInstrInfo", "&", "TII", "=", "*", "STI", ".", "getInstrInfo", "(", ")", ";", "MachineBasicBlock", "&", "EntryMBB", "=", "MF", ".", "front", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "EntryMBB", ".", "begin", "(", ")", ";", "DebugLoc", "DL", "=", "EntryMBB", ".", "findDebugLoc", "(", "MBBI", ")", ";", "Register", "SPCopy", "=", "MF", ".", "getRegInfo", "(", ")", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "BuildMI", "(", "EntryMBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SPCopy", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "MF", ")", "{", "if", "(", "!", "MBB", ".", "empty", "(", ")", "&&", "MBB", ".", "back", "(", ")", ".", "isReturn", "(", ")", ")", "{", "MBBI", "=", "MBB", ".", "getLastNonDebugInstr", "(", ")", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	6,696	[ "}", "=", "signalAllNans", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "cond", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,697	[ "let", "Uses", "=", "[", "P0", "]", ";" ]	[ "def", "J4_cmpgtui_fp0_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]
GCC	aarch64	CPP	next_suggestion	CPU	6,698	[ "}" ]	[ "auto", "reg_bits", "=", "GET_MODE_BITSIZE", "(", "GET_MODE", "(", "reg", ")", ")", ";", "auto", "fpr_bits", "=", "exact_div", "(", "reg_bits", ",", "count", ")", ";", "auto", "flags", "=", "m_pseudo_regs", "[", "regno", "]", ".", "flags", ";", "if", "(", "(", "flags", "&", "NEEDS_NONFPR", ")", "\|\|", "(", "(", "flags", "&", "ALLOWS_NONFPR", ")", "&&", "!", "FLOAT_MODE_P", "(", "GET_MODE", "(", "reg", ")", ")", "&&", "!", "VECTOR_MODE_P", "(", "GET_MODE", "(", "reg", ")", ")", ")", ")", "m_allocation_successful", "=", "false", ";", "if", "(", "flags", "&", "ALLOWS_FPR8", ")", "group", "->", "fpr_candidates", "&=", "<NUM_LIT>", ";", "else", "if", "(", "flags", "&", "ALLOWS_FPR16", ")", "group", "->", "fpr_candidates", "&=", "<NUM_LIT>", ";", "group", "->", "fpr_candidates", "&=", "~", "<NUM_LIT>", "U", ">>", "(", "count", "-", "<NUM_LIT>", ")", ";", "group", "->", "has_flexible_stride", "=", "(", "(", "flags", "&", "HAS_FLEXIBLE_STRIDE", ")", "!=", "<NUM_LIT>", "&&", "(", "flags", "&", "HAS_FIXED_STRIDE", ")", "==", "<NUM_LIT>", ")", ";", "group", "->", "fpr_size", "=", "(", "maybe_gt", "(", "fpr_bits", ",", "<NUM_LIT>", ")", "?", "FPR_Z", ":", "maybe_gt", "(", "fpr_bits", ",", "<NUM_LIT>", ")", "?", "FPR_Q", ":", "FPR_D", ")", ";", "entry", "=", "group", ";" ]
GCC	i386	MD	stmt_completion	CPU	6,699	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr" ]

GCC

avr

CPP

program_repair

MPU

6,600

[ "<FIXS>", "{", "<FIXE>" ]

[ "else", "if", "(", "MEM_P", "(", "x", ")", ")", "{", "rtx", "addr", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "if", "(", "code", "==", "'", "m", "'", ")", "<BUGS>", "{", "<BUGE>", "if", "(", "!", "CONSTANT_P", "(", "addr", ")", ")", "fatal_insn", "(", "<STR_LIT>", "bad address, not a constant:", "<STR_LIT>", ",", "addr", ")", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

6,601

[ "Error", "(", "Parser", ".", "getTok", "(", ")", ".", "getLoc", "(", ")", ",", "<STR_LIT>", "expected immediate or register in shift operand", "<STR_LIT>", ")", ";" ]

[ "const", "MCConstantExpr", "*", "CE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "ShiftExpr", ")", ";", "if", "(", "!", "CE", ")", "{", "Error", "(", "ImmLoc", ",", "<STR_LIT>", "invalid immediate shift value", "<STR_LIT>", ")", ";", "return", "-", "<NUM_LIT>", ";", "}", "Imm", "=", "CE", "->", "getValue", "(", ")", ";", "if", "(", "Imm", "<", "<NUM_LIT>", "||", "(", "(", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "Imm", ">", "<NUM_LIT>", ")", "||", "(", "(", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "ShiftTy", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "Imm", ">", "<NUM_LIT>", ")", ")", "{", "Error", "(", "ImmLoc", ",", "<STR_LIT>", "immediate shift value out of range", "<STR_LIT>", ")", ";", "return", "-", "<NUM_LIT>", ";", "}", "if", "(", "Imm", "==", "<NUM_LIT>", ")", "ShiftTy", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "if", "(", "Parser", ".", "getTok", "(", ")", ".", "is", "(", "AsmToken", "::", "Identifier", ")", ")", "{", "SMLoc", "L", "=", "Parser", ".", "getTok", "(", ")", ".", "getLoc", "(", ")", ";", "EndLoc", "=", "Parser", ".", "getTok", "(", ")", ".", "getEndLoc", "(", ")", ";", "ShiftReg", "=", "tryParseRegister", "(", ")", ";", "if", "(", "ShiftReg", "==", "-", "<NUM_LIT>", ")", "{", "Error", "(", "L", ",", "<STR_LIT>", "expected immediate or register in shift operand", "<STR_LIT>", ")", ";", "return", "-", "<NUM_LIT>", ";", "}", "}", "else", "{" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

6,602

[ "=", "SubRC", ";" ]

[ "const", "TargetRegisterClass", "*", "RC", "=", "MRI", ".", "getRegClass", "(", "MO", ".", "getReg", "(", ")", ")", ";", "if", "(", "const", "TargetRegisterClass", "*", "SubRC", "=", "TRI", ".", "getSubRegisterClass", "(", "RC", ",", "MO", ".", "getSubReg", "(", ")", ")", ")", "RC" ]

LLVM

AMDGPU

CPP

code_generation

GPU

6,603

[ "bool", "AMDGPUCallLowering", "::", "lowerFormalArguments", "(", "MachineIRBuilder", "&", "B", ",", "const", "Function", "&", "F", ",", "ArrayRef", "<", "ArrayRef", "<", "Register", ">>", "VRegs", ")", "const", "{", "CallingConv", "::", "ID", "CC", "=", "F", ".", "getCallingConv", "(", ")", ";", "if", "(", "CC", "==", "CallingConv", "::", "AMDGPU_KERNEL", ")", "return", "lowerFormalArgumentsKernel", "(", "B", ",", "F", ",", "VRegs", ")", ";", "const", "bool", "IsShader", "=", "AMDGPU", "::", "isShader", "(", "CC", ")", ";", "const", "bool", "IsEntryFunc", "=", "AMDGPU", "::", "isEntryFunctionCC", "(", "CC", ")", ";", "MachineFunction", "&", "MF", "=", "B", ".", "getMF", "(", ")", ";", "MachineBasicBlock", "&", "MBB", "=", "B", ".", "getMBB", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "SIMachineFunctionInfo", "*", "Info", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "const", "GCNSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "GCNSubtarget", ">", "(", ")", ";", "const", "SIRegisterInfo", "*", "TRI", "=", "Subtarget", ".", "getRegisterInfo", "(", ")", ";", "const", "DataLayout", "&", "DL", "=", "F", ".", "getParent", "(", ")", "->", "getDataLayout", "(", ")", ";", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "CCState", "CCInfo", "(", "CC", ",", "F", ".", "isVarArg", "(", ")", ",", "MF", ",", "ArgLocs", ",", "F", ".", "getContext", "(", ")", ")", ";", "if", "(", "!", "IsEntryFunc", ")", "{", "Register", "ReturnAddrReg", "=", "TRI", "->", "getReturnAddressReg", "(", "MF", ")", ";", "Register", "LiveInReturn", "=", "MF", ".", "addLiveIn", "(", "ReturnAddrReg", ",", "&", "AMDGPU", "::", "SGPR_64RegClass", ")", ";", "MBB", ".", "addLiveIn", "(", "ReturnAddrReg", ")", ";", "B", ".", "buildCopy", "(", "LiveInReturn", ",", "ReturnAddrReg", ")", ";", "}", "if", "(", "Info", "->", "hasImplicitBufferPtr", "(", ")", ")", "{", "Register", "ImplicitBufferPtrReg", "=", "Info", "->", "addImplicitBufferPtr", "(", "*", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "ImplicitBufferPtrReg", ",", "&", "AMDGPU", "::", "SGPR_64RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "ImplicitBufferPtrReg", ")", ";", "}", "SmallVector", "<", "ArgInfo", ",", "<NUM_LIT>", ">", "SplitArgs", ";", "unsigned", "Idx", "=", "<NUM_LIT>", ";", "unsigned", "PSInputNum", "=", "<NUM_LIT>", ";", "for", "(", "auto", "&", "Arg", ":", "F", ".", "args", "(", ")", ")", "{", "if", "(", "DL", ".", "getTypeStoreSize", "(", "Arg", ".", "getType", "(", ")", ")", "==", "<NUM_LIT>", ")", "continue", ";", "const", "bool", "InReg", "=", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "InReg", ")", ";", "if", "(", "!", "IsShader", "&&", "InReg", ")", "return", "false", ";", "if", "(", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "SwiftSelf", ")", "||", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "SwiftError", ")", "||", "Arg", ".", "hasAttribute", "(", "Attribute", "::", "Nest", ")", ")", "return", "false", ";", "if", "(", "CC", "==", "CallingConv", "::", "AMDGPU_PS", "&&", "!", "InReg", "&&", "PSInputNum", "<=", "<NUM_LIT>", ")", "{", "const", "bool", "ArgUsed", "=", "!", "Arg", ".", "use_empty", "(", ")", ";", "bool", "SkipArg", "=", "!", "ArgUsed", "&&", "!", "Info", "->", "isPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "!", "SkipArg", ")", "{", "Info", "->", "markPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "ArgUsed", ")", "Info", "->", "markPSInputEnabled", "(", "PSInputNum", ")", ";", "}", "++", "PSInputNum", ";", "if", "(", "SkipArg", ")", "{", "for", "(", "int", "I", "=", "<NUM_LIT>", ",", "E", "=", "VRegs", "[", "Idx", "]", ".", "size", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "B", ".", "buildUndef", "(", "VRegs", "[", "Idx", "]", "[", "I", "]", ")", ";", "++", "Idx", ";", "continue", ";", "}", "}", "ArgInfo", "OrigArg", "(", "VRegs", "[", "Idx", "]", ",", "Arg", ".", "getType", "(", ")", ")", ";", "const", "unsigned", "OrigArgIdx", "=", "Idx", "+", "AttributeList", "::", "FirstArgIndex", ";", "setArgFlags", "(", "OrigArg", ",", "OrigArgIdx", ",", "DL", ",", "F", ")", ";", "splitToValueTypes", "(", "B", ",", "OrigArg", ",", "OrigArgIdx", ",", "SplitArgs", ",", "DL", ",", "CC", ",", "[", "&", "]", "(", "ArrayRef", "<", "Register", ">", "Regs", ",", "Register", "DstReg", ",", "LLT", "LLTy", ",", "LLT", "PartLLT", ",", "int", "VTSplitIdx", ")", "{", "assert", "(", "DstReg", "==", "VRegs", "[", "Idx", "]", "[", "VTSplitIdx", "]", ")", ";", "packSplitRegsToOrigType", "(", "B", ",", "VRegs", "[", "Idx", "]", "[", "VTSplitIdx", "]", ",", "Regs", ",", "LLTy", ",", "PartLLT", ")", ";", "}", ")", ";", "++", "Idx", ";", "}", "if", "(", "CC", "==", "CallingConv", "::", "AMDGPU_PS", ")", "{", "if", "(", "(", "Info", "->", "getPSInputAddr", "(", ")", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "||", "(", "(", "Info", "->", "getPSInputAddr", "(", ")", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "Info", "->", "isPSInputAllocated", "(", "<NUM_LIT>", ")", ")", ")", "{", "CCInfo", ".", "AllocateReg", "(", "AMDGPU", "::", "VGPR0", ")", ";", "CCInfo", ".", "AllocateReg", "(", "AMDGPU", "::", "VGPR1", ")", ";", "Info", "->", "markPSInputAllocated", "(", "<NUM_LIT>", ")", ";", "Info", "->", "markPSInputEnabled", "(", "<NUM_LIT>", ")", ";", "}", "if", "(", "Subtarget", ".", "isAmdPalOS", "(", ")", ")", "{", "unsigned", "PsInputBits", "=", "Info", "->", "getPSInputAddr", "(", ")", "&", "Info", "->", "getPSInputEnable", "(", ")", ";", "if", "(", "(", "PsInputBits", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "||", "(", "(", "PsInputBits", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "(", "PsInputBits", ">>", "<NUM_LIT>", "&", "<NUM_LIT>", ")", ")", ")", "Info", "->", "markPSInputEnabled", "(", "countTrailingZeros", "(", "Info", "->", "getPSInputAddr", "(", ")", ",", "ZB_Undefined", ")", ")", ";", "}", "}", "const", "SITargetLowering", "&", "TLI", "=", "*", "getTLI", "<", "SITargetLowering", ">", "(", ")", ";", "CCAssignFn", "*", "AssignFn", "=", "TLI", ".", "CCAssignFnForCall", "(", "CC", ",", "F", ".", "isVarArg", "(", ")", ")", ";", "if", "(", "!", "MBB", ".", "empty", "(", ")", ")", "B", ".", "setInstr", "(", "*", "MBB", ".", "begin", "(", ")", ")", ";", "FormalArgHandler", "Handler", "(", "B", ",", "MRI", ",", "AssignFn", ")", ";", "if", "(", "!", "handleAssignments", "(", "CCInfo", ",", "ArgLocs", ",", "B", ",", "SplitArgs", ",", "Handler", ")", ")", "return", "false", ";", "if", "(", "!", "IsEntryFunc", ")", "{", "TLI", ".", "allocateSpecialInputVGPRs", "(", "CCInfo", ",", "MF", ",", "*", "TRI", ",", "*", "Info", ")", ";", "}", "if", "(", "IsEntryFunc", ")", "{", "TLI", ".", "allocateSystemSGPRs", "(", "CCInfo", ",", "MF", ",", "*", "Info", ",", "CC", ",", "IsShader", ")", ";", "}", "else", "{", "CCInfo", ".", "AllocateReg", "(", "Info", "->", "getScratchRSrcReg", "(", ")", ")", ";", "TLI", ".", "allocateSpecialInputSGPRs", "(", "CCInfo", ",", "MF", ",", "*", "TRI", ",", "*", "Info", ")", ";", "}", "B", ".", "setMBB", "(", "MBB", ")", ";", "return", "true", ";", "}" ]

[ "This", "hook", "must", "be", "implemented", "to", "lower", "the", "incoming", "(", "formal", ")", "arguments", ",", "described", "by", "VRegs", ",", "for", "GlobalISel", "." ]

LLVM

TPC

CPP

next_suggestion

Virtual ISA

6,604

[ "}" ]

[ "if", "(", "LB", "&&", "(", "LoopPHI", "!=", "nullptr", ")", ")", "{", "Value", "&", "Initial", "=", "LB", "->", "getInitialIVValue", "(", ")", ";", "Value", "&", "Final", "=", "LB", "->", "getFinalIVValue", "(", ")", ";", "if", "(", "dyn_cast", "<", "llvm", "::", "ExtractElementInst", ">", "(", "&", "Initial", ")", ")", "{", "updateCoordFactor", "(", "TensorId", ",", "index", ",", "INVALID_SCEV", ",", "<STR_LIT>", "<STR_LIT>", ",", "nullptr", ")", ";", "}", "else", "prepareLoopIvCoordMap", "(", "TensorId", ",", "CurrLoop", ",", "index", ")", ";", "}", "else", "prepareLoopIvCoordMap", "(", "TensorId", ",", "CurrLoop", ",", "index", ")", ";", "}", "else", "updateCoordFactor", "(", "TensorId", ",", "index", ",", "INVALID_SCEV", ",", "<STR_LIT>", "<STR_LIT>", ",", "nullptr", ")", ";", "begin", "=", "getNextInstruction", "(", "InsertInst", ")", ";", "InsertInst", "=", "dyn_cast", "<", "InsertElementInst", ">", "(", "begin", ")", ";", "}" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,605

[ "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable" ]

GCC

ns32k

MD

stmt_completion

MPU

6,606

[ ")", ")" ]

[ "(", "if_then_else", "(", "lt", "(", "cc0", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]

GCC

frv

CPP

stmt_completion

VLIW

6,607

[ ")", "{" ]

[ "static", "rtx", "frv_struct_value_rtx", "(", "tree", "fntype", "ATTRIBUTE_UNUSED", ",", "int", "incoming", "ATTRIBUTE_UNUSED" ]

LLVM

X86

TD

next_suggestion

CPU

6,608

[ "}" ]

[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", "]", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

6,609

[ ")", ")", ")", ";" ]

[ "if", "(", "NeedsWinCFI", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "if", "(", "NeedsUnwindInfo", ")", "{", "static", "const", "char", "CFIInst", "[", "]", "=", "{", "dwarf", "::", "DW_CFA_val_expression", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "static_cast", "<", "char", ">", "(", "unsigned", "(", "dwarf", "::", "DW_OP_breg18", ")", ")", ",", "static_cast", "<", "char", ">", "(", "-", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ",", "}", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createEscape", "(", "nullptr", ",", "StringRef", "(", "CFIInst", ",", "sizeof", "(", "CFIInst", ")" ]

LLVM

R600

CPP

next_suggestion

GPU

6,610

[ "break", ";" ]

[ "MachineBasicBlock", "::", "iterator", "I", "=", "MI", ";", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "AMDGPUTargetLowering", "::", "EmitInstrWithCustomInserter", "(", "MI", ",", "BB", ")", ";", "case", "AMDGPU", "::", "BRANCH", ":", "return", "BB", ";", "case", "AMDGPU", "::", "SI_WQM", ":", "LowerSI_WQM", "(", "MI", ",", "*", "BB", ",", "I", ",", "MRI", ")", ";" ]

GCC

arm

CPP

stmt_completion

CPU

6,611

[ ")", "_", "_", "a", ")", ";" ]

[ "return", "(", "poly16x4_t", ")", "_", "_", "builtin_neon_vld1_dupv4hi", "(", "(", "const", "_", "_", "builtin_neon_hi", "*" ]

GCC

i386

MD

stmt_completion

CPU

6,612

[ ")" ]

[ "(", "define_reservation", "<STR_LIT>", "<STR_LIT>" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

6,613

[ ";" ]

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "SystemZ Assembly Printer", "<STR_LIT>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,614

[ "=", "<NUM_LIT>", ";" ]

[ "def", "L2_loadrd_io", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "s29_3Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_17e0d2cd", ",", "TypeLD", ">", ",", "Enc_fa3ba4", ",", "AddrModeRel", ",", "PostInc_BaseImm", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "DoubleWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";", "let", "isExtendable" ]

LLVM

ARM

CPP

stmt_completion

CPU

6,615

[ ";" ]

[ "return", "getRegisterName", "(", "RegNo", ")" ]

LLVM

X86

CPP

next_suggestion

CPU

6,616

[ "}" ]

[ "static", "SDValue", "LowerMSCATTER", "(", "SDValue", "Op", ",", "const", "X86Subtarget", "&", "Subtarget", ",", "SelectionDAG", "&", "DAG", ")", "{", "assert", "(", "Subtarget", ".", "hasAVX512", "(", ")", "&&", "<STR_LIT>", "MGATHER/MSCATTER are supported on AVX-512 arch only", "<STR_LIT>", ")", ";", "if", "(", "Op", ".", "getNode", "(", ")", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", ")", "return", "Op", ";", "MaskedScatterSDNode", "*", "N", "=", "cast", "<", "MaskedScatterSDNode", ">", "(", "Op", ".", "getNode", "(", ")", ")", ";", "SDValue", "Src", "=", "N", "->", "getValue", "(", ")", ";", "MVT", "VT", "=", "Src", ".", "getSimpleValueType", "(", ")", ";", "assert", "(", "VT", ".", "getScalarSizeInBits", "(", ")", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unsupported scatter op", "<STR_LIT>", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "SDValue", "NewScatter", ";", "SDValue", "Index", "=", "N", "->", "getIndex", "(", ")", ";", "SDValue", "Mask", "=", "N", "->", "getMask", "(", ")", ";", "SDValue", "Chain", "=", "N", "->", "getChain", "(", ")", ";", "SDValue", "BasePtr", "=", "N", "->", "getBasePtr", "(", ")", ";", "MVT", "MemVT", "=", "N", "->", "getMemoryVT", "(", ")", ".", "getSimpleVT", "(", ")", ";", "MVT", "IndexVT", "=", "Index", ".", "getSimpleValueType", "(", ")", ";", "MVT", "MaskVT", "=", "Mask", ".", "getSimpleValueType", "(", ")", ";", "if", "(", "MemVT", ".", "getScalarSizeInBits", "(", ")", "<", "VT", ".", "getScalarSizeInBits", "(", ")", ")", "{", "assert", "(", "(", "MemVT", "==", "MVT", "::", "v2i32", "&&", "VT", "==", "MVT", "::", "v2i64", ")", "&&", "<STR_LIT>", "Unexpected memory type", "<STR_LIT>", ")", ";", "int", "ShuffleMask", "[", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "-", "<NUM_LIT>", "}", ";", "Src", "=", "DAG", ".", "getVectorShuffle", "(", "MVT", "::", "v4i32", ",", "dl", ",", "DAG", ".", "getBitcast", "(", "MVT", "::", "v4i32", ",", "Src", ")", ",", "DAG", ".", "getUNDEF", "(", "MVT", "::", "v4i32", ")", ",", "ShuffleMask", ")", ";", "MVT", "NewIndexVT", "=", "MVT", "::", "getVectorVT", "(", "IndexVT", ".", "getScalarType", "(", ")", ",", "<NUM_LIT>", ")", ";", "Index", "=", "ExtendToType", "(", "Index", ",", "NewIndexVT", ",", "DAG", ")", ";", "assert", "(", "(", "MaskVT", "==", "MVT", "::", "v2i1", "||", "MaskVT", "==", "MVT", "::", "v2i64", ")", "&&", "<STR_LIT>", "Unexpected mask type", "<STR_LIT>", ")", ";", "MVT", "ExtMaskVT", "=", "MVT", "::", "getVectorVT", "(", "MaskVT", ".", "getScalarType", "(", ")", ",", "<NUM_LIT>", ")", ";", "Mask", "=", "ExtendToType", "(", "Mask", ",", "ExtMaskVT", ",", "DAG", ",", "true", ")", ";", "VT", "=", "MVT", "::", "v4i32", ";", "}", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "!", "Subtarget", ".", "hasVLX", "(", ")", "&&", "!", "VT", ".", "is512BitVector", "(", ")", "&&", "!", "Index", ".", "getSimpleValueType", "(", ")", ".", "is512BitVector", "(", ")", ")", "{", "if", "(", "IndexVT", "==", "MVT", "::", "v8i32", ")", "Index", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SIGN_EXTEND", ",", "dl", ",", "MVT", "::", "v8i64", ",", "Index", ")", ";", "else", "{", "NumElts", "=", "<NUM_LIT>", ";", "MVT", "NewIndexVT", "=", "MVT", "::", "getVectorVT", "(", "IndexVT", ".", "getScalarType", "(", ")", ",", "NumElts", ")", ";", "Index", "=", "ExtendToType", "(", "N", "->", "getIndex", "(", ")", ",", "NewIndexVT", ",", "DAG", ")", ";", "if", "(", "IndexVT", ".", "getScalarType", "(", ")", "==", "MVT", "::", "i32", ")", "Index", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SIGN_EXTEND", ",", "dl", ",", "MVT", "::", "v8i64", ",", "Index", ")", ";", "assert", "(", "MaskVT", ".", "getScalarSizeInBits", "(", ")", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "unexpected mask type", "<STR_LIT>", ")", ";", "MVT", "ExtMaskVT", "=", "MVT", "::", "getVectorVT", "(", "MaskVT", ".", "getScalarType", "(", ")", ",", "NumElts", ")", ";", "Mask", "=", "ExtendToType", "(", "N", "->", "getMask", "(", ")", ",", "ExtMaskVT", ",", "DAG", ",", "true", ")", ";", "MVT", "NewVT", "=", "MVT", "::", "getVectorVT", "(", "VT", ".", "getScalarType", "(", ")", ",", "NumElts", ")", ";", "Src", "=", "ExtendToType", "(", "Src", ",", "NewVT", ",", "DAG", ")", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

6,617

[ "let", "ParserMatchClass", "=", "nImmVMOVI32AsmOperand", ";" ]

[ "def", "nImmVMOVI32AsmOperand", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "}", "def", "nImmVMOVI32", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]

LLVM

R600

CPP

next_suggestion

GPU

6,618

[ "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "N", "->", "getNumOperands", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "Ops", ".", "push_back", "(", "N", "->", "getOperand", "(", "I", ")", ")", ";" ]

[ "}", "if", "(", "fitsRegClass", "(", "DAG", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "AMDGPU", "::", "SReg_64RegClassID", ")", ")", "{", "return", "N", ";", "}", "ConstantSDNode", "*", "Offset", "=", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "const", "SDValue", "Zero64", "=", "DAG", ".", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i64", ")", ";", "SDValue", "Ptr", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "S_MOV_B64", ",", "DL", ",", "MVT", "::", "i64", ",", "Zero64", ")", ",", "<NUM_LIT>", ")", ";", "MachineSDNode", "*", "RSrc", "=", "wrapAddr64Rsrc", "(", "DAG", ",", "DL", ",", "Ptr", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "SDValue", "(", "RSrc", ",", "<NUM_LIT>", ")", ")", ";", "Ops", ".", "push_back", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "Subtarget", "->", "getGeneration", "(", ")", ">=", "AMDGPUSubtarget", "::", "VOLCANIC_ISLANDS", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getTargetConstant", "(", "Offset", "->", "getSExtValue", "(", ")", ",", "MVT", "::", "i32", ")", ")", ";", "else", "Ops", ".", "push_back", "(", "DAG", ".", "getTargetConstant", "(", "Offset", "->", "getSExtValue", "(", ")", "<<", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";" ]

LLVM

X86

TD

program_repair

CPU

6,619

[ "<FIXS>", "def", "BWWriteResGroup181", ":", "SchedWriteRes", "[", "BWPort0", ",", "BWPort23", ",", "BWPort015", ",", "BWFPDivider", "]", ">", "{", "<FIXE>", "<FIXS>", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "<FIXE>" ]

[ "def", ":", "InstRW", "[", "BWWriteResGroup180", "]", ",", "(", "instregex", "<STR_LIT>", ",", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", "BWWriteResGroup181", ":", "SchedWriteRes", "[", "BWPort0", ",", "BWPort23", ",", "BWPort015", "]", ">", "{", "<BUGE>", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "<BUGS>", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "<BUGE>", "}", "def", ":", "InstRW", "[", "BWWriteResGroup181", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

6,620

[ "}" ]

[ "def", "h", ":", "BaseSIMDScalarShift", "<", "U", ",", "opc", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "?", ",", "?", ",", "?", ",", "?", "}", ",", "FPR16", ",", "FPR16", ",", "vecshiftL16", ",", "asm", ",", "[", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,621

[ ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src1", ";", "bits", "<", "<NUM_LIT>", ">", "offset", ";", "bits", "<", "<NUM_LIT>", ">", "offsetBits", ";", "string", "ImmOpStr", "=", "!", "cast", "<", "string", ">", "(", "ImmOp", ")", ";", "let", "offsetBits", "=", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ")", ")", ")", ";", "let", "hasNewValue", "=", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>" ]

LLVM

AAP

CPP

stmt_completion

MPU

6,622

[ "{" ]

[ "Offset", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i16", ")", ";", "return", "true", ";", "}", "if", "(", "(", "Addr", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetExternalSymbol", "||", "Addr", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetGlobalAddress", ")", ")", "{", "return", "false", ";", "}", "bool", "isConstantOffset", "=", "CurDAG", "->", "isBaseWithConstantOffset", "(", "Addr", ")", ";", "bool", "isSubOffset", "=", "Addr", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ";", "if", "(", "(", "isConstantOffset", "||", "isSubOffset", ")", "&&", "isa", "<", "ConstantSDNode", ">", "(", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "ConstantSDNode", "*", "CN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDLoc", "dl", "(", "CN", ")", ";", "if", "(", "isInt", "<", "<NUM_LIT>", ">", "(", "CN", "->", "getSExtValue", "(", ")", ")", ")", "{", "if", "(", "FrameIndexSDNode", "*", "FIN", "=", "dyn_cast", "<", "FrameIndexSDNode", ">", "(", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "Base", "=", "CurDAG", "->", "getTargetFrameIndex", "(", "FIN", "->", "getIndex", "(", ")", ",", "MVT", "::", "i16", ")", ";", "}", "else", "{", "Base", "=", "Addr", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "}", "int64_t", "off", "=", "CN", "->", "getSExtValue", "(", ")", ";", "if", "(", "isConstantOffset", ")", "{", "Offset", "=", "CurDAG", "->", "getTargetConstant", "(", "off", ",", "dl", ",", "MVT", "::", "i16", ")", ";", "}", "else" ]

LLVM

X86

CPP

stmt_completion

CPU

6,623

[ "->", "succ_end", "(", ")", ";", "SI", "!=", "SE", ";", "++", "SI", ")", "{" ]

[ "MachineBasicBlock", "*", "FallthroughBB", "=", "nullptr", ";", "for", "(", "auto", "SI", "=", "MBB", "->", "succ_begin", "(", ")", ",", "SE", "=", "MBB" ]

GCC

mcore

CPP

code_generation

MPU

6,624

[ "int", "mcore_arith_S_operand", "(", "rtx", "op", ")", "{", "if", "(", "GET_CODE", "(", "op", ")", "==", "CONST_INT", "&&", "CONST_OK_FOR_M", "(", "~", "INTVAL", "(", "op", ")", ")", ")", "return", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";", "}" ]

[ "Predicates", "used", "by", "the", "templates", "." ]

GCC

i386

CPP

stmt_completion

CPU

6,625

[ "_", "_", "M", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_set1_epi32", "(", "_", "_", "mmask16", "_", "_", "M", ",", "int", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_pbroadcastd512_gpr_mask", "(", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "mm512_setzero_si512", "(", ")", "," ]

GCC

rs6000

MD

stmt_completion

CPU

6,626

[ ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

next_suggestion

CPU

6,627

[ "return", "ResultReg", ";" ]

[ "Register", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "const", "MCInstrDesc", "&", "II", "=", "TII", ".", "get", "(", "MachineInstOpcode", ")", ";", "Op0", "=", "constrainOperandRegClass", "(", "II", ",", "Op0", ",", "<NUM_LIT>", ")", ";", "Op1", "=", "constrainOperandRegClass", "(", "II", ",", "Op1", ",", "<NUM_LIT>", ")", ";", "if", "(", "II", ".", "getNumDefs", "(", ")", ">=", "<NUM_LIT>", ")", "{", "AddOptionalDefs", "(", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ",", "ResultReg", ")", ".", "addReg", "(", "Op0", ")", ".", "addReg", "(", "Op1", ")", ")", ";", "}", "else", "{", "AddOptionalDefs", "(", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ")", ".", "addReg", "(", "Op0", ")", ".", "addReg", "(", "Op1", ")", ")", ";", "AddOptionalDefs", "(", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "ResultReg", ")", ".", "addReg", "(", "II", ".", "ImplicitDefs", "[", "<NUM_LIT>", "]", ")", ")", ";", "}" ]

GCC

cris

MD

next_suggestion

MPU

6,628

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "ior", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

i386

CPP

stmt_completion

CPU

6,629

[ "V2DImode", ";" ]

[ "rtx", "src", "=", "operands", "[", "<NUM_LIT>", "]", ";", "unsigned", "int", "size", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ";", "unsigned", "int", "pos", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "SUBREG_P", "(", "dst", ")", ")", "{", "pos", "+=", "SUBREG_BYTE", "(", "dst", ")", "*", "BITS_PER_UNIT", ";", "dst", "=", "SUBREG_REG", "(", "dst", ")", ";", "}", "switch", "(", "GET_MODE", "(", "dst", ")", ")", "{", "case", "V16QImode", ":", "case", "V8HImode", ":", "case", "V4SImode", ":", "case", "V2DImode", ":", "case", "V1TImode", ":", "case", "TImode", ":", "{", "machine_mode", "srcmode", ",", "dstmode", ";", "rtx", "(", "*", "pinsr", ")", "(", "rtx", ",", "rtx", ",", "rtx", ",", "rtx", ")", ";", "rtx", "d", ";", "srcmode", "=", "mode_for_size", "(", "size", ",", "MODE_INT", ",", "<NUM_LIT>", ")", ";", "switch", "(", "srcmode", ")", "{", "case", "QImode", ":", "if", "(", "!", "TARGET_SSE4_1", ")", "return", "false", ";", "dstmode", "=", "V16QImode", ";", "pinsr", "=", "gen_sse4_1_pinsrb", ";", "break", ";", "case", "HImode", ":", "if", "(", "!", "TARGET_SSE2", ")", "return", "false", ";", "dstmode", "=", "V8HImode", ";", "pinsr", "=", "gen_sse2_pinsrw", ";", "break", ";", "case", "SImode", ":", "if", "(", "!", "TARGET_SSE4_1", ")", "return", "false", ";", "dstmode", "=", "V4SImode", ";", "pinsr", "=", "gen_sse4_1_pinsrd", ";", "break", ";", "case", "DImode", ":", "gcc_assert", "(", "TARGET_64BIT", ")", ";", "if", "(", "!", "TARGET_SSE4_1", ")", "return", "false", ";", "dstmode", "=" ]

LLVM

SystemZ

TD

next_suggestion

CPU

6,630

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "V1", ";", "bits", "<", "<NUM_LIT>", ">", "V2", ";", "bits", "<", "<NUM_LIT>", ">", "V3", ";", "bits", "<", "<NUM_LIT>", ">", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V2", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V3", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";" ]

GCC

i386

MD

program_repair

CPU

6,631

[ "<FIXS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<BUGS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

6,632

[ ">", "CFIIndexes", ";" ]

[ "MachineFrameInfo", "&", "MFFrame", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "auto", "*", "ZII", "=", "static_cast", "<", "const", "SystemZInstrInfo", "*", ">", "(", "MF", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "SystemZMachineFunctionInfo", "*", "ZFI", "=", "MF", ".", "getInfo", "<", "SystemZMachineFunctionInfo", ">", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ";", "MachineModuleInfo", "&", "MMI", "=", "MF", ".", "getMMI", "(", ")", ";", "const", "MCRegisterInfo", "*", "MRI", "=", "MMI", ".", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", "=", "MFFrame", ".", "getCalleeSavedInfo", "(", ")", ";", "bool", "HasFP", "=", "hasFP", "(", "MF", ")", ";", "if", "(", "MF", ".", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", "==", "CallingConv", "::", "GHC", ")", "{", "if", "(", "MFFrame", ".", "getStackSize", "(", ")", ">", "<NUM_LIT>", "*", "sizeof", "(", "long", ")", ")", "{", "report_fatal_error", "(", "<STR_LIT>", "Pre allocated stack space for GHC function is too small", "<STR_LIT>", ")", ";", "}", "if", "(", "HasFP", ")", "{", "report_fatal_error", "(", "<STR_LIT>", "In GHC calling convention a frame pointer is not supported", "<STR_LIT>", ")", ";", "}", "MFFrame", ".", "setStackSize", "(", "MFFrame", ".", "getStackSize", "(", ")", "+", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "return", ";", "}", "DebugLoc", "DL", ";", "int64_t", "SPOffsetFromCFA", "=", "-", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "ZFI", "->", "getSpillGPRRegs", "(", ")", ".", "LowGPR", ")", "{", "if", "(", "MBBI", "!=", "MBB", ".", "end", "(", ")", "&&", "MBBI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "++", "MBBI", ";", "else", "llvm_unreachable", "(", "<STR_LIT>", "Couldn't skip over GPR saves", "<STR_LIT>", ")", ";", "for", "(", "auto", "&", "Save", ":", "CSI", ")", "{", "unsigned", "Reg", "=", "Save", ".", "getReg", "(", ")", ";", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "Reg", ")", ")", "{", "int", "FI", "=", "Save", ".", "getFrameIdx", "(", ")", ";", "int64_t", "Offset", "=", "MFFrame", ".", "getObjectOffset", "(", "FI", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "}", "}", "uint64_t", "StackSize", "=", "MFFrame", ".", "getStackSize", "(", ")", ";", "bool", "HasStackObject", "=", "false", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MFFrame", ".", "getObjectIndexEnd", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "if", "(", "!", "MFFrame", ".", "isDeadObjectIndex", "(", "i", ")", ")", "{", "HasStackObject", "=", "true", ";", "break", ";", "}", "if", "(", "HasStackObject", "||", "MFFrame", ".", "hasCalls", "(", ")", ")", "StackSize", "+=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackSize", "=", "StackSize", ">", "<STR_LIT>", "::", "<STR_LIT>", "?", "StackSize", "-", "<STR_LIT>", "::", "<STR_LIT>", ":", "<NUM_LIT>", ";", "MFFrame", ".", "setStackSize", "(", "StackSize", ")", ";", "if", "(", "StackSize", ")", "{", "bool", "StoreBackchain", "=", "MF", ".", "getFunction", "(", ")", ".", "hasFnAttribute", "(", "<STR_LIT>", "backchain", "<STR_LIT>", ")", ";", "if", "(", "StoreBackchain", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "int64_t", "Delta", "=", "-", "int64_t", "(", "StackSize", ")", ";", "emitIncrement", "(", "MBB", ",", "MBBI", ",", "DL", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "Delta", ",", "ZII", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaOffset", "(", "nullptr", ",", "SPOffsetFromCFA", "+", "Delta", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "SPOffsetFromCFA", "+=", "Delta", ";", "if", "(", "StoreBackchain", ")", "{", "int", "Offset", "=", "usePackedStack", "(", "MF", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", "-", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "Offset", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "HasFP", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "unsigned", "HardFP", "=", "MRI", "->", "getDwarfRegNum", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaRegister", "(", "nullptr", ",", "HardFP", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "for", "(", "auto", "I", "=", "std", "::", "next", "(", "MF", ".", "begin", "(", ")", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "I", "->", "addLiveIn", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>" ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,633

[ "}" ]

[ "const", "AArch64FunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "AArch64FunctionInfo", ">", "(", ")", ";", "if", "(", "!", "AFI", "->", "hasCalculatedStackSizeSVE", "(", ")", "||", "AFI", "->", "getStackSizeSVE", "(", ")", ")", "return", "true", ";", "}", "return", "MFI", ".", "getLocalFrameSize", "(", ")", ">=", "<NUM_LIT>", ";", "}", "return", "false", ";" ]

GCC

arm

MD

stmt_completion

CPU

6,634

[ ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,635

[ "case", "MachineCombinerPattern", "::", "MULSUBv16i8_OP1", ":" ]

[ "case", "MachineCombinerPattern", "::", "FMLSv1i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv1i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv4f16_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLSv4f16_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv8f16_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLSv8f16_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2f32_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2f64_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv4i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv4f32_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv2i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv2i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv2i64_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv2i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv4i16_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv4i16_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv4i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv4i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULv8i16_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULv8i16_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i8_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i8_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv16i8_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv16i8_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i16_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i16_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i16_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv8i16_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv2i32_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv2i32_OP2", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i32_OP1", ":", "case", "MachineCombinerPattern", "::", "MULADDv4i32_OP2", ":", "case", "MachineCombinerPattern", "::", "MULSUBv8i8_OP1", ":", "case", "MachineCombinerPattern", "::", "MULSUBv8i8_OP2", ":" ]

LLVM

ARM64

TD

next_suggestion

CPU

6,636

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "extend", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "extend", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "base", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dst", ";" ]

LLVM

PowerPC

CPP

code_generation

CPU

6,637

[ "TargetLowering", "::", "ConstraintWeight", "PPCTargetLowering", "::", "getSingleConstraintMatchWeight", "(", "AsmOperandInfo", "&", "info", ",", "const", "char", "*", "constraint", ")", "const", "{", "ConstraintWeight", "weight", "=", "CW_Invalid", ";", "Value", "*", "CallOperandVal", "=", "info", ".", "CallOperandVal", ";", "if", "(", "!", "CallOperandVal", ")", "return", "CW_Default", ";", "Type", "*", "type", "=", "CallOperandVal", "->", "getType", "(", ")", ";", "if", "(", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wc", "<STR_LIT>", "&&", "type", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", "return", "CW_Register", ";", "else", "if", "(", "(", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wa", "<STR_LIT>", "||", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wd", "<STR_LIT>", "||", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "wf", "<STR_LIT>", ")", "&&", "type", "->", "isVectorTy", "(", ")", ")", "return", "CW_Register", ";", "else", "if", "(", "StringRef", "(", "constraint", ")", "==", "<STR_LIT>", "ws", "<STR_LIT>", "&&", "type", "->", "isDoubleTy", "(", ")", ")", "return", "CW_Register", ";", "switch", "(", "*", "constraint", ")", "{", "default", ":", "weight", "=", "TargetLowering", "::", "getSingleConstraintMatchWeight", "(", "info", ",", "constraint", ")", ";", "break", ";", "case", "'", "b", "'", ":", "if", "(", "type", "->", "isIntegerTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "f", "'", ":", "if", "(", "type", "->", "isFloatTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "d", "'", ":", "if", "(", "type", "->", "isDoubleTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "v", "'", ":", "if", "(", "type", "->", "isVectorTy", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "y", "'", ":", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "Z", "'", ":", "weight", "=", "CW_Memory", ";", "break", ";", "}", "return", "weight", ";", "}" ]

[ "Examine", "constraint", "string", "and", "operand", "type", "and", "determine", "a", "weight", "value", "." ]

GCC

aarch64

CPP

program_repair

CPU

6,638

[ "<FIXS>", "emit_insn", "(", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "plus_constant", "(", "DImode", ",", "base", ",", "adj_off", ")", ")", ")", ";", "<FIXE>", "<FIXS>", "t1", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<FIXE>", "<FIXS>", "t1", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<FIXE>" ]

[ "}", "<BUGS>", "emit_insn", "(", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "plus_constant", "(", "DImode", ",", "base", ",", "adj_off", ")", ")", ")", ";", "<BUGE>", "<BUGS>", "t1", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<BUGE>", "emit_insn", "(", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "t1", ",", "t2", ")", ")", ")", ";", "<BUGS>", "t1", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "t2", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "<BUGE>", "emit_insn", "(", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "t1", ",", "t2", ")", ")", ")", ";", "return", "true", ";", "}" ]

GCC

i386

CPP

stmt_completion

CPU

6,639

[ "_", "mmask16", "_", "_", "M", ",", "_", "_", "m128", "_", "_", "A", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_broadcast_f32x4", "(", "_" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

6,640

[ ":" ]

[ "unsigned", "SignBits", "=", "<NUM_LIT>", "-", "Width", "->", "getZExtValue", "(", ")", "+", "<NUM_LIT>", ";", "if", "(", "!", "isNullConstant", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "SignBits", ";", "unsigned", "Op0SignBits", "=", "DAG", ".", "ComputeNumSignBits", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "return", "std", "::", "max", "(", "SignBits", ",", "Op0SignBits", ")", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "ConstantSDNode", "*", "Width", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "return", "Width", "?", "<NUM_LIT>", "-", "(", "Width", "->", "getZExtValue", "(", ")", "&", "<NUM_LIT>", ")", ":", "<NUM_LIT>", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,641

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "A4_bitsplit", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_4414d8b1", ",", "TypeALU64", ">", ",", "Enc_be32a5", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

pa

MD

next_suggestion

CPU

6,642

[ "&", "&", "pa_magic_milli", "[", "INTVAL", "(", "op", ")", "]", ")", ")", ")" ]

[ "return", "(", "mode", "=", "=", "SImode", "&", "&", "(", "(", "REG_P", "(", "op", ")", "&", "&", "REGNO", "(", "op", ")", "=", "=", "<NUM_LIT>", ")", "|", "|", "(", "CONST_INT_P", "(", "op", ")", "&", "&", "INTVAL", "(", "op", ")", ">", "<NUM_LIT>", "&", "&", "INTVAL", "(", "op", ")", "<", "<NUM_LIT>" ]

GCC

v850

CPP

program_repair

MPU

6,643

[ "<FIXS>", "v850_memory_move_cost", "(", "machine_mode", "mode", ",", "<FIXE>" ]

[ "}", "static", "int", "<BUGS>", "v850_memory_move_cost", "(", "enum", "machine_mode", "mode", ",", "<BUGE>", "reg_class_t", "reg_class", "ATTRIBUTE_UNUSED", ",", "bool", "in", ")", "{" ]

LLVM

AArch64

TD

next_suggestion

CPU

6,644

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";" ]

[ "class", "CRmSystemI", "<", "Operand", "crmtype", ",", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SimpleSystemI", "<", "<NUM_LIT>", ",", "(", "ins", "crmtype", ":", "$", "CRm", ")", ",", "asm", ",", "<STR_LIT>", ",", "pattern", ">", ",", "Sched", "<", "[", "WriteBarrier", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "CRm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "CRm", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

6,645

[ ",", "<NUM_LIT>", ")", ")", ";" ]

[ "return", "StackOffset", "::", "getFixed", "(", "ResolveFrameIndexReference", "(", "MF", ",", "FI", ",", "FrameReg" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

6,646

[ "if", "(", "DefC", ".", "isBottom", "(", ")", ")", "break", ";" ]

[ "}", "LatticeCell", "DefC", "=", "Cells", ".", "get", "(", "DefR", ".", "Reg", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "n", "=", "PN", ".", "getNumOperands", "(", ")", ";", "i", "<", "n", ";", "i", "+=", "<NUM_LIT>", ")", "{", "const", "MachineBasicBlock", "*", "PB", "=", "PN", ".", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ";", "unsigned", "PBN", "=", "PB", "->", "getNumber", "(", ")", ";", "if", "(", "!", "EdgeExec", ".", "count", "(", "CFGEdge", "(", "PBN", ",", "MBN", ")", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " edge ", "<STR_LIT>", "<<", "printMBBReference", "(", "*", "PB", ")", "<<", "<STR_LIT>", "->", "<STR_LIT>", "<<", "printMBBReference", "(", "*", "MB", ")", "<<", "<STR_LIT>", " not executable\\n", "<STR_LIT>", ")", ";", "continue", ";", "}", "const", "MachineOperand", "&", "SO", "=", "PN", ".", "getOperand", "(", "i", ")", ";", "Register", "UseR", "(", "SO", ")", ";", "if", "(", "!", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "UseR", ".", "Reg", ")", ")", "goto", "Bottomize", ";", "if", "(", "!", "Cells", ".", "has", "(", "UseR", ".", "Reg", ")", ")", "continue", ";", "LatticeCell", "SrcC", ";", "bool", "Eval", "=", "MCE", ".", "evaluate", "(", "UseR", ",", "Cells", ".", "get", "(", "UseR", ".", "Reg", ")", ",", "SrcC", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " edge from ", "<STR_LIT>", "<<", "printMBBReference", "(", "*", "PB", ")", "<<", "<STR_LIT>", ": ", "<STR_LIT>", "<<", "printReg", "(", "UseR", ".", "Reg", ",", "&", "MCE", ".", "TRI", ",", "UseR", ".", "SubReg", ")", "<<", "SrcC", "<<", "'", "\\n", "'", ")", ";", "Changed", "|=", "Eval", "?", "DefC", ".", "meet", "(", "SrcC", ")", ":", "DefC", ".", "setBottom", "(", ")", ";", "Cells", ".", "update", "(", "DefR", ".", "Reg", ",", "DefC", ")", ";" ]

GCC

rs6000

CPP

program_repair

CPU

6,647

[ "<FIXS>", "reg_size", "=", "(", "(", "VECTOR_MEM_VSX_P", "(", "mode", ")", "&&", "mode", "!=", "TDmode", "&&", "mode", "!=", "TFmode", ")", "<FIXE>" ]

[ "{", "unsigned", "HOST_WIDE_INT", "reg_size", ";", "if", "(", "FP_REGNO_P", "(", "regno", ")", ")", "<BUGS>", "reg_size", "=", "(", "VECTOR_MEM_VSX_P", "(", "mode", ")", "<BUGE>", "?", "UNITS_PER_VSX_WORD", ":", "UNITS_PER_FP_WORD", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

6,648

[ ",", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "MVT", "::", "i8", ",", "ShAmt0", ")", ")", ";" ]

[ "if", "(", "Y", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", "&&", "Y", ".", "getOperand", "(", "<NUM_LIT>", ")", "==", "X", "&&", "ISD", "::", "isBuildVectorAllZeros", "(", "Y", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getNode", "(", ")", ")", "&&", "X", ".", "getValueType", "(", ")", "==", "MaskVT", "&&", "Y", ".", "getValueType", "(", ")", "==", "MaskVT", ")", "{", "assert", "(", "(", "EltBits", "==", "<NUM_LIT>", "||", "EltBits", "==", "<NUM_LIT>", "||", "EltBits", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Unsupported VT for PSIGN", "<STR_LIT>", ")", ";", "Mask", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MaskVT", ",", "X", ",", "Mask", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "Mask", ")", ";", "}", "if", "(", "!", "Subtarget", "->", "hasSSE41", "(", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "BlendVT", "=", "(", "VT", "==", "MVT", "::", "v4i64", ")", "?", "MVT", "::", "v32i8", ":", "MVT", "::", "v16i8", ";", "X", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "BlendVT", ",", "X", ")", ";", "Y", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "BlendVT", ",", "Y", ")", ";", "Mask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "BlendVT", ",", "Mask", ")", ";", "Mask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "VSELECT", ",", "DL", ",", "BlendVT", ",", "Mask", ",", "Y", ",", "X", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "Mask", ")", ";", "}", "}", "if", "(", "VT", "!=", "MVT", "::", "i16", "&&", "VT", "!=", "MVT", "::", "i32", "&&", "VT", "!=", "MVT", "::", "i64", ")", "return", "SDValue", "(", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SRL", "&&", "N1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ")", "std", "::", "swap", "(", "N0", ",", "N1", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "||", "N1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "N0", ".", "hasOneUse", "(", ")", "||", "!", "N1", ".", "hasOneUse", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "ShAmt0", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt0", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i8", ")", "return", "SDValue", "(", ")", ";", "SDValue", "ShAmt1", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i8", ")", "return", "SDValue", "(", ")", ";", "if", "(", "ShAmt0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "ShAmt0", "=", "ShAmt0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "ShAmt1", "=", "ShAmt1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "DebugLoc", "DL", "=", "N", "->", "getDebugLoc", "(", ")", ";", "unsigned", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "SDValue", "Op0", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "std", "::", "swap", "(", "Op0", ",", "Op1", ")", ";", "std", "::", "swap", "(", "ShAmt0", ",", "ShAmt1", ")", ";", "}", "unsigned", "Bits", "=", "VT", ".", "getSizeInBits", "(", ")", ";", "if", "(", "Subtarget", "->", "isTargetNaCl", "(", ")", "&&", "!", "Subtarget", "->", "is64Bit", "(", ")", "&&", "Bits", "==", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "if", "(", "ShAmt1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ")", "{", "SDValue", "Sum", "=", "ShAmt1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ConstantSDNode", "*", "SumC", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Sum", ")", ")", "{", "SDValue", "ShAmt1Op1", "=", "ShAmt1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt1Op1", ".", "getNode", "(", ")", "->", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "ShAmt1Op1", "=", "ShAmt1Op1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "SumC", "->", "getSExtValue", "(", ")", "==", "Bits", "&&", "ShAmt1Op1", "==", "ShAmt0", ")", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "VT", ",", "Op0", ",", "Op1", ",", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "MVT", "::", "i8", ",", "ShAmt0", ")", ")", ";", "}", "}", "else", "if", "(", "ConstantSDNode", "*", "ShAmt1C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ShAmt1", ")", ")", "{", "ConstantSDNode", "*", "ShAmt0C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ShAmt0", ")", ";", "if", "(", "ShAmt0C", "&&", "ShAmt0C", "->", "getSExtValue", "(", ")", "+", "ShAmt1C", "->", "getSExtValue", "(", ")", "==", "Bits", ")", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "VT", ",", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")" ]

LLVM

X86

CPP

next_suggestion

CPU

6,649

[ "}" ]

[ "int64_t", "RCXShadowSlot", "=", "<NUM_LIT>", ";", "int64_t", "RDXShadowSlot", "=", "<NUM_LIT>", ";", "if", "(", "InProlog", ")", "{", "X86MachineFunctionInfo", "*", "X86FI", "=", "MF", ".", "getInfo", "<", "X86MachineFunctionInfo", ">", "(", ")", ";", "const", "int64_t", "CalleeSaveSize", "=", "X86FI", "->", "getCalleeSavedFrameSize", "(", ")", ";", "const", "bool", "HasFP", "=", "hasFP", "(", "MF", ")", ";", "RCXShadowSlot", "=", "<NUM_LIT>", "+", "CalleeSaveSize", "+", "(", "HasFP", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "RDXShadowSlot", "=", "RCXShadowSlot", "+", "<NUM_LIT>", ";", "addRegOffset", "(", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64mr", ")", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RCXShadowSlot", ")", ".", "addReg", "(", "X86", "::", "RCX", ")", ";", "addRegOffset", "(", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64mr", ")", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RDXShadowSlot", ")", ".", "addReg", "(", "X86", "::", "RDX", ")", ";", "}", "else", "{", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rr", ")", ",", "SizeReg", ")", ".", "addReg", "(", "X86", "::", "RAX", ")", ";", "}", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "XOR64rr", ")", ",", "ZeroReg", ")", ".", "addReg", "(", "ZeroReg", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "ZeroReg", ",", "RegState", "::", "Undef", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rr", ")", ",", "CopyReg", ")", ".", "addReg", "(", "X86", "::", "RSP", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "SUB64rr", ")", ",", "TestReg", ")", ".", "addReg", "(", "CopyReg", ")", ".", "addReg", "(", "SizeReg", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "CMOVB64rr", ")", ",", "FinalReg", ")", ".", "addReg", "(", "TestReg", ")", ".", "addReg", "(", "ZeroReg", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rm", ")", ",", "LimitReg", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "ThreadEnvironmentStackLimit", ")", ".", "addReg", "(", "X86", "::", "GS", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "CMP64rr", ")", ")", ".", "addReg", "(", "FinalReg", ")", ".", "addReg", "(", "LimitReg", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "JAE_1", ")", ")", ".", "addMBB", "(", "ContinueMBB", ")", ";", "BuildMI", "(", "RoundMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "AND64ri32", ")", ",", "RoundedReg", ")", ".", "addReg", "(", "FinalReg", ")", ".", "addImm", "(", "PageMask", ")", ";", "BuildMI", "(", "RoundMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "JMP_1", ")", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "if", "(", "!", "InProlog", ")", "{", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "PHI", ")", ",", "JoinReg", ")", ".", "addReg", "(", "LimitReg", ")", ".", "addMBB", "(", "RoundMBB", ")", ".", "addReg", "(", "ProbeReg", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "}", "addRegOffset", "(", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "LEA64r", ")", ",", "ProbeReg", ")", ",", "JoinReg", ",", "false", ",", "-", "PageSize", ")", ";", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV8mi", ")", ")", ".", "addReg", "(", "ProbeReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "CMP64rr", ")", ")", ".", "addReg", "(", "RoundedReg", ")", ".", "addReg", "(", "ProbeReg", ")", ";", "BuildMI", "(", "LoopMBB", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "JNE_1", ")", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "MachineBasicBlock", "::", "iterator", "ContinueMBBI", "=", "ContinueMBB", "->", "getFirstNonPHI", "(", ")", ";", "if", "(", "InProlog", ")", "{", "addRegOffset", "(", "BuildMI", "(", "*", "ContinueMBB", ",", "ContinueMBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rm", ")", ",", "X86", "::", "RCX", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RCXShadowSlot", ")", ";", "addRegOffset", "(", "BuildMI", "(", "*", "ContinueMBB", ",", "ContinueMBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV64rm", ")", ",", "X86", "::", "RDX", ")", ",", "X86", "::", "RSP", ",", "false", ",", "RDXShadowSlot", ")", ";", "}", "BuildMI", "(", "*", "ContinueMBB", ",", "ContinueMBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "SUB64rr", ")", ",", "X86", "::", "RSP", ")", ".", "addReg", "(", "X86", "::", "RSP", ")", ".", "addReg", "(", "SizeReg", ")", ";", "MBB", ".", "addSuccessor", "(", "ContinueMBB", ")", ";", "MBB", ".", "addSuccessor", "(", "RoundMBB", ")", ";", "RoundMBB", "->", "addSuccessor", "(", "LoopMBB", ")", ";", "LoopMBB", "->", "addSuccessor", "(", "ContinueMBB", ")", ";", "LoopMBB", "->", "addSuccessor", "(", "LoopMBB", ")", ";", "if", "(", "InProlog", ")", "{", "for", "(", "++", "BeforeMBBI", ";", "BeforeMBBI", "!=", "MBB", ".", "end", "(", ")", ";", "++", "BeforeMBBI", ")", "{", "BeforeMBBI", "->", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "for", "(", "MachineInstr", "&", "MI", ":", "*", "RoundMBB", ")", "{", "MI", ".", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "for", "(", "MachineInstr", "&", "MI", ":", "*", "LoopMBB", ")", "{", "MI", ".", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "for", "(", "MachineBasicBlock", "::", "iterator", "CMBBI", "=", "ContinueMBB", "->", "begin", "(", ")", ";", "CMBBI", "!=", "ContinueMBBI", ";", "++", "CMBBI", ")", "{", "CMBBI", "->", "setFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

6,650

[ "}" ]

[ "return", "AArch64_AM", ":", ":", "isLogicalImmediate", "(", "Imm", ".", "getZExtValue", "(", ")", ",", "<NUM_LIT>", ")", ";", "}", "]", ",", "logical_imm64_XFORM", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "LogicalImm64Operand", ";" ]

LLVM

AArch64

CPP

code_generation

CPU

6,651

[ "bool", "contains", "(", "MachineInstr", "&", "MI", ")", "{", "return", "Insts", ".", "count", "(", "&", "MI", ")", ">", "<NUM_LIT>", ";", "}" ]

[ "contains", "-", "Returns", "true", "if", "this", "trace", "contains", "the", "given", "basic", "block", "." ]

LLVM

Hexagon

CPP

next_suggestion

DSP

6,652

[ "}" ]

[ "unsigned", "KillFlag", "=", "getKillRegState", "(", "KillSrc", ")", ";", "if", "(", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ",", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "DoubleRegsRegClass", ".", "contains", "(", "SrcReg", ",", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrp", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "PredRegsRegClass", ".", "contains", "(", "SrcReg", ",", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "C2_or", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "CtrRegsRegClass", ".", "contains", "(", "DestReg", ")", "&&", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrrcr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "DestReg", ")", "&&", "Hexagon", "::", "CtrRegsRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrcrr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "ModRegsRegClass", ".", "contains", "(", "DestReg", ")", "&&", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "A2_tfrrcr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "PredRegsRegClass", ".", "contains", "(", "SrcReg", ")", "&&", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "C2_tfrpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";", "}", "if", "(", "Hexagon", "::", "IntRegsRegClass", ".", "contains", "(", "SrcReg", ")", "&&", "Hexagon", "::", "PredRegsRegClass", ".", "contains", "(", "DestReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Hexagon", "::", "C2_tfrrp", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "KillFlag", ")", ";", "return", ";" ]

GCC

arm

MD

stmt_completion

CPU

6,653

[ "(", "VUNSPEC_MRC2", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_int_attr", "mrc", "[", "(", "VUNSPEC_MRC", "<STR_LIT>", ")", "(", "VUNSPEC_MRC2", "<STR_LIT>", ")", "]", ")", "(", "define_int_attr", "MRC", "[", "(", "VUNSPEC_MRC", "<STR_LIT>", ")" ]

GCC

nds32

MD

next_suggestion

CPU

6,654

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

GCC

arm

CPP

stmt_completion

CPU

6,655

[ ",", "_", "_", "index", ")", ";" ]

[ "return", "_", "_", "builtin_neon_vbfdot_lanev8bfv4sf", "(", "_", "_", "r", ",", "_", "_", "a", ",", "_", "_", "b" ]

GCC

powerpcspe

CPP

code_generation

CPU

6,656

[ "static", "void", "rs6000_print_isa_options", "(", "FILE", "*", "file", ",", "int", "indent", ",", "const", "char", "*", "string", ",", "HOST_WIDE_INT", "flags", ")", "{", "rs6000_print_options_internal", "(", "file", ",", "indent", ",", "string", ",", "flags", ",", "<STR_LIT>", "-m", "<STR_LIT>", ",", "&", "rs6000_opt_masks", "[", "<NUM_LIT>", "]", ",", "ARRAY_SIZE", "(", "rs6000_opt_masks", ")", ")", ";", "}" ]

[ "Helper", "function", "to", "print", "the", "current", "isa", "options", "on", "a", "line", "." ]

LLVM

CSKY

TD

next_suggestion

CPU

6,657

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "rz", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

XCore

CPP

next_suggestion

MPU

6,658

[ "SDValue", "Crc", "(", "Data", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";" ]

[ "unsigned", "IntNo", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "switch", "(", "IntNo", ")", "{", "case", "Intrinsic", "::", "xcore_crc8", ":", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDValue", "Data", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "DAG", ".", "getVTList", "(", "VT", ",", "VT", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

LLVM

ARM64

TD

stmt_completion

CPU

6,659

[ "<STR_LIT>", ";" ]

[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=" ]

LLVM

X86

CPP

next_suggestion

CPU

6,660

[ "}" ]

[ "break", ";", "case", "MVT", "::", "f64", ":", "Opc", "=", "X86", "::", "XAM_Fp64", ";", "break", ";", "case", "MVT", "::", "f80", ":", "Opc", "=", "X86", "::", "XAM_Fp80", ";", "break", ";", "}", "SDValue", "Test", "(", "DAG", ".", "getMachineNode", "(", "Opc", ",", "DL", ",", "MVT", "::", "Glue", ",", "Arg", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "FNSTSW", "=", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "X86", "::", "FNSTSW16r", ",", "DL", ",", "MVT", "::", "i16", ",", "Test", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Extract", "=", "DAG", ".", "getTargetExtractSubreg", "(", "X86", "::", "sub_8bit_hi", ",", "DL", ",", "MVT", "::", "i8", ",", "FNSTSW", ")", ";", "Extract", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "MVT", "::", "i8", ",", "Extract", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i8", ")", ")", ";", "return", "DAG", ".", "getSetCC", "(", "DL", ",", "ResultVT", ",", "Extract", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "ISD", "::", "CondCode", "::", "SETLE", ")", ";" ]

GCC

s390

MD

stmt_completion

MPU

6,661

[ "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_mode_attr", "icm_lo", "[", "(", "HI", "<STR_LIT>", ")", "(", "QI" ]

LLVM

ARM

CPP

next_suggestion

CPU

6,662

[ "}" ]

[ "MVT", "ElType", "=", "getVectorTyFromPredicateVector", "(", "VT", ")", ".", "getScalarType", "(", ")", ".", "getSimpleVT", "(", ")", ";", "if", "(", "NumElts", "==", "<NUM_LIT>", ")", "{", "EVT", "SubVT", "=", "MVT", "::", "v4i32", ";", "SDValue", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "UNDEF", ",", "dl", ",", "SubVT", ")", ";", "for", "(", "unsigned", "i", "=", "Index", ",", "j", "=", "<NUM_LIT>", ";", "i", "<", "(", "Index", "+", "NumElts", ")", ";", "i", "++", ",", "j", "+=", "<NUM_LIT>", ")", "{", "SDValue", "Elt", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "i32", ",", "NewV1", ",", "DAG", ".", "getIntPtrConstant", "(", "i", ",", "dl", ")", ")", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "SubVT", ",", "SubVec", ",", "Elt", ",", "DAG", ".", "getConstant", "(", "j", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "SubVT", ",", "SubVec", ",", "Elt", ",", "DAG", ".", "getConstant", "(", "j", "+", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";" ]

GCC

arm

MD

stmt_completion

CPU

6,663

[ "<STR_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "VDQIW", "<NUM_LIT>", "<STR_LIT>" ]

LLVM

AArch64

TD

stmt_completion

CPU

6,664

[ "<NUM_LIT>", ">", ";" ]

[ "def", "MemWExtend16Operand", ":", "MemExtendOperand", "<", "<STR_LIT>", "," ]

LLVM

AArch64

TD

stmt_completion

CPU

6,665

[ "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]

GCC

i386

MD

stmt_completion

CPU

6,666

[ "<STR_LIT>", ")" ]

[ "(", "define_reservation", "<STR_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

6,667

[ ",", "false", ")", ";" ]

[ "return", "ParseRegister", "(", "RegNo", ",", "StartLoc", ",", "EndLoc" ]

LLVM

SIC

TD

stmt_completion

CPU

6,668

[ "load_a", ",", "GPROut", ">", ";" ]

[ "def", "LDIN", ":", "LoadIndirectTempReg", "<", "<NUM_LIT>", ",", "<STR_LIT>", "," ]

LLVM

XCore

CPP

next_suggestion

MPU

6,669

[ "return", "CodeModel", "::", "Small", ";" ]

[ "if", "(", "CM", ")", "{", "if", "(", "*", "CM", "!=", "CodeModel", "::", "Small", "&&", "*", "CM", "!=", "CodeModel", "::", "Large", ")", "report_fatal_error", "(", "<STR_LIT>", "Target only supports CodeModel Small or Large", "<STR_LIT>", ")", ";", "return", "*", "CM", ";", "}" ]

LLVM

ARM

CPP

code_generation

CPU

6,670

[ "bool", "ARMCallLowering", "::", "lowerCall", "(", "MachineIRBuilder", "&", "MIRBuilder", ",", "CallingConv", "::", "ID", "CallConv", ",", "const", "MachineOperand", "&", "Callee", ",", "const", "ArgInfo", "&", "OrigRet", ",", "ArrayRef", "<", "ArgInfo", ">", "OrigArgs", ")", "const", "{", "MachineFunction", "&", "MF", "=", "MIRBuilder", ".", "getMF", "(", ")", ";", "const", "auto", "&", "TLI", "=", "*", "getTLI", "<", "ARMTargetLowering", ">", "(", ")", ";", "const", "auto", "&", "DL", "=", "MF", ".", "getDataLayout", "(", ")", ";", "const", "auto", "&", "STI", "=", "MF", ".", "getSubtarget", "<", "ARMSubtarget", ">", "(", ")", ";", "const", "TargetRegisterInfo", "*", "TRI", "=", "STI", ".", "getRegisterInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "if", "(", "STI", ".", "genLongCalls", "(", ")", ")", "return", "false", ";", "if", "(", "STI", ".", "isThumb1Only", "(", ")", ")", "return", "false", ";", "auto", "CallSeqStart", "=", "MIRBuilder", ".", "buildInstr", "(", "ARM", "::", "ADJCALLSTACKDOWN", ")", ";", "bool", "IsDirect", "=", "!", "Callee", ".", "isReg", "(", ")", ";", "auto", "CallOpcode", "=", "getCallOpcode", "(", "STI", ",", "IsDirect", ")", ";", "auto", "MIB", "=", "MIRBuilder", ".", "buildInstrNoInsert", "(", "CallOpcode", ")", ";", "bool", "IsThumb", "=", "STI", ".", "isThumb", "(", ")", ";", "if", "(", "IsThumb", ")", "MIB", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "Callee", ")", ";", "if", "(", "!", "IsDirect", ")", "{", "auto", "CalleeReg", "=", "Callee", ".", "getReg", "(", ")", ";", "if", "(", "CalleeReg", "&&", "!", "TRI", "->", "isPhysicalRegister", "(", "CalleeReg", ")", ")", "{", "unsigned", "CalleeIdx", "=", "IsThumb", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "MIB", "->", "getOperand", "(", "CalleeIdx", ")", ".", "setReg", "(", "constrainOperandRegClass", "(", "MF", ",", "*", "TRI", ",", "MRI", ",", "*", "STI", ".", "getInstrInfo", "(", ")", ",", "*", "STI", ".", "getRegBankInfo", "(", ")", ",", "*", "MIB", ".", "getInstr", "(", ")", ",", "MIB", "->", "getDesc", "(", ")", ",", "Callee", ",", "CalleeIdx", ")", ")", ";", "}", "}", "MIB", ".", "addRegMask", "(", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CallConv", ")", ")", ";", "bool", "IsVarArg", "=", "false", ";", "SmallVector", "<", "ArgInfo", ",", "<NUM_LIT>", ">", "ArgInfos", ";", "for", "(", "auto", "Arg", ":", "OrigArgs", ")", "{", "if", "(", "!", "isSupportedType", "(", "DL", ",", "TLI", ",", "Arg", ".", "Ty", ")", ")", "return", "false", ";", "if", "(", "!", "Arg", ".", "IsFixed", ")", "IsVarArg", "=", "true", ";", "if", "(", "Arg", ".", "Flags", ".", "isByVal", "(", ")", ")", "return", "false", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "Regs", ";", "splitToValueTypes", "(", "Arg", ",", "ArgInfos", ",", "MF", ",", "[", "&", "]", "(", "unsigned", "Reg", ",", "uint64_t", "Offset", ")", "{", "Regs", ".", "push_back", "(", "Reg", ")", ";", "}", ")", ";", "if", "(", "Regs", ".", "size", "(", ")", ">", "<NUM_LIT>", ")", "MIRBuilder", ".", "buildUnmerge", "(", "Regs", ",", "Arg", ".", "Reg", ")", ";", "}", "auto", "ArgAssignFn", "=", "TLI", ".", "CCAssignFnForCall", "(", "CallConv", ",", "IsVarArg", ")", ";", "OutgoingValueHandler", "ArgHandler", "(", "MIRBuilder", ",", "MRI", ",", "MIB", ",", "ArgAssignFn", ")", ";", "if", "(", "!", "handleAssignments", "(", "MIRBuilder", ",", "ArgInfos", ",", "ArgHandler", ")", ")", "return", "false", ";", "MIRBuilder", ".", "insertInstr", "(", "MIB", ")", ";", "if", "(", "!", "OrigRet", ".", "Ty", "->", "isVoidTy", "(", ")", ")", "{", "if", "(", "!", "isSupportedType", "(", "DL", ",", "TLI", ",", "OrigRet", ".", "Ty", ")", ")", "return", "false", ";", "ArgInfos", ".", "clear", "(", ")", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "SplitRegs", ";", "splitToValueTypes", "(", "OrigRet", ",", "ArgInfos", ",", "MF", ",", "[", "&", "]", "(", "unsigned", "Reg", ",", "uint64_t", "Offset", ")", "{", "SplitRegs", ".", "push_back", "(", "Reg", ")", ";", "}", ")", ";", "auto", "RetAssignFn", "=", "TLI", ".", "CCAssignFnForReturn", "(", "CallConv", ",", "IsVarArg", ")", ";", "CallReturnHandler", "RetHandler", "(", "MIRBuilder", ",", "MRI", ",", "MIB", ",", "RetAssignFn", ")", ";", "if", "(", "!", "handleAssignments", "(", "MIRBuilder", ",", "ArgInfos", ",", "RetHandler", ")", ")", "return", "false", ";", "if", "(", "!", "SplitRegs", ".", "empty", "(", ")", ")", "{", "MIRBuilder", ".", "buildMerge", "(", "OrigRet", ".", "Reg", ",", "SplitRegs", ")", ";", "}", "}", "CallSeqStart", ".", "addImm", "(", "ArgHandler", ".", "StackSize", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MIRBuilder", ".", "buildInstr", "(", "ARM", "::", "ADJCALLSTACKUP", ")", ".", "addImm", "(", "ArgHandler", ".", "StackSize", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "return", "true", ";", "}" ]

[ "This", "hook", "must", "be", "implemented", "to", "lower", "the", "given", "call", "instruction", ",", "including", "argument", "and", "return", "value", "marshalling", "." ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

6,671

[ ")", "{" ]

[ "void", "setHasSpilledVGPRs", "(", "bool", "Spill", "=", "true" ]

LLVM

AArch64

TD

stmt_completion

CPU

6,672

[ ",", "<NUM_LIT>", ",", "<STR_LIT>", ">", ";" ]

[ "def", "ADDddd", ":", "NeonI_Scalar3Same_D_size", "<", "<NUM_LIT>" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

6,673

[ "DIR_E500", ":" ]

[ "return", "<NUM_LIT>", ";", "case", "PPC", "::", "DIR_440", ":", "case", "PPC", "::", "DIR_A2", ":", "case", "PPC", "::" ]

LLVM

X86

CPP

next_suggestion

CPU

6,674

[ "}" ]

[ "static", "void", "translateRegister", "(", "MCInst", "&", "mcInst", ",", "Reg", "reg", ")", "{", "static", "constexpr", "MCPhysReg", "llvmRegnums", "[", "]", "=", "{", "ALL_REGS", "}", ";", "MCPhysReg", "llvmRegnum", "=", "llvmRegnums", "[", "reg", "]", ";", "mcInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "llvmRegnum", ")", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

6,675

[ "Val", "=", "Val", ";" ]

[ "ARMOperand", "*", "Op", "=", "new", "ARMOperand", "(", "k_Immediate", ")", ";", "Op", "->", "Imm", "." ]

GCC

i386

CPP

program_repair

CPU

6,676

[ "<FIXS>", "case", "E_V8SFmode", ":", "<FIXE>" ]

[ "}", "return", ";", "<BUGS>", "case", "V8SFmode", ":", "<BUGE>", "mask", "=", "gen_lowpart", "(", "V8SImode", ",", "mask", ")", ";", "if", "(", "one_operand_shuffle", ")", "emit_insn", "(", "gen_avx2_permvarv8sf", "(", "target", ",", "op0", ",", "mask", ")", ")", ";" ]

GCC

nds32

MD

stmt_completion

CPU

6,677

[ "]", ")" ]

[ "}", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else", "(", "match_test", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")" ]

LLVM

FISC

CPP

program_repair

CPU

6,678

[ "<FIXS>", "def", "Bcc", ":", "InstFISC", "(", "outs", ")", ",", "(", "ins", "cc_val", ":", "$", "cc", ",", "bcc_target", ":", "$", "dst", ")", ",", "<STR_LIT>", "b$cc $dst", "<STR_LIT>", ",", "[", "]", ">", "{", "bits", "<NUM_LIT>", ">", "dst", ";", "bits", "<NUM_LIT>", ">", "cc", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dst", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "cc", ";", "}", "<FIXE>" ]

[ "let", "isTerminator", "=", "<NUM_LIT>", ",", "isBranch", "=", "<NUM_LIT>", "in", "{", "<BUGS>", "def", "Bcc", ":", "InstFISC", "(", "outs", ")", ",", "(", "ins", "cc_val", ":", "$", "cc", ",", "b_target", ":", "$", "dst", ")", ",", "<STR_LIT>", "b$cc $dst", "<STR_LIT>", ",", "[", "]", ">", ";", "<BUGE>", "}" ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,679

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

[ "default", ":", "return", "false", ";", "case", "FK_Data_1", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "FK_Data_2", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "FK_Data_4", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "if", "(", "Sym", "->", "getKind", "(", ")", "==", "MCSymbolRefExpr", "::", "VK_GOT", ")", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_POINTER_TO_GOT", ")", ";", "return", "true", ";", "case", "FK_Data_8", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "if", "(", "Sym", "->", "getKind", "(", ")", "==", "MCSymbolRefExpr", "::", "VK_GOT", ")", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_POINTER_TO_GOT", ")", ";", "return", "true", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Log2Size", "=", "llvm", "::", "Log2_32", "(", "<NUM_LIT>", ")", ";", "switch", "(", "Sym", "->", "getKind", "(", ")", ")", "{", "default", ":", "assert", "(", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected symbol reference variant kind!", "<STR_LIT>", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_PAGEOFF", ":", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_PAGEOFF12", ")", ";", "return", "true", ";", "case", "MCSymbolRefExpr", "::", "VK_GOTPAGEOFF", ":", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_GOT_LOAD_PAGEOFF12", ")", ";", "return", "true", ";", "case", "MCSymbolRefExpr", "::", "VK_TLVPPAGEOFF", ":", "RelocType", "=", "unsigned", "(", "MachO", "::", "ARM64_RELOC_TLVP_LOAD_PAGEOFF12", ")", ";", "return", "true", ";", "}" ]

GCC

i386

MD

program_repair

CPU

6,680

[ "<FIXS>", "(", "V4SI", "<STR_LIT>", ")", "(", "V8SI", "<STR_LIT>", ")", "(", "V16SI", "<STR_LIT>", ")", "<FIXE>" ]

[ "(", "define_mode_attr", "sse4_1_avx2", "[", "(", "V16QI", "<STR_LIT>", ")", "(", "V32QI", "<STR_LIT>", ")", "(", "V8HI", "<STR_LIT>", ")", "(", "V16HI", "<STR_LIT>", ")", "<BUGS>", "(", "V4SI", "<STR_LIT>", ")", "(", "V8SI", "<STR_LIT>", ")", "<BUGE>", "(", "V2DI", "<STR_LIT>", ")", "(", "V4DI", "<STR_LIT>", ")", "]", ")", "(", "define_mode_attr", "avx_avx2" ]

LLVM

TGSI

CPP

next_suggestion

Virtual ISA

6,681

[ "}" ]

[ "MCTargetStreamer", "*", "createTGSINullTargetStreamer", "(", "MCStreamer", "&", "S", ")", "{", "return", "new", "TGSITargetStreamer", "(", "S", ")", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

6,682

[ "*", "CmpMI", ";" ]

[ "unsigned", "CmpOpcTbl", "[", "<NUM_LIT>", "]", "[", "<NUM_LIT>", "]", "=", "{", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", "}", ";", "unsigned", "CmpOpc", "=", "CmpOpcTbl", "[", "ShouldUseImm", "]", "[", "OpSize", "==", "<NUM_LIT>", "]", ";", "auto", "CmpMI", "=", "MIRBuilder", ".", "buildInstr", "(", "CmpOpc", ")", ".", "addUse", "(", "LHS", ")", ";", "CmpMI", ".", "setMIFlags", "(", "MachineInstr", "::", "NoFPExcept", ")", ";", "if", "(", "!", "ShouldUseImm", ")", "CmpMI", ".", "addUse", "(", "RHS", ")", ";", "constrainSelectedInstRegOperands", "(", "*", "CmpMI", ",", "TII", ",", "TRI", ",", "RBI", ")", ";", "return", "&" ]

GCC

csky

MD

stmt_completion

CPU

6,683

[ "DImode", ",", "hi", ")" ]

[ "int", "lo", "=", "TARGET_BIG_ENDIAN", "?", "UNITS_PER_WORD", ":", "<NUM_LIT>", "rtx", "l0", "=", "simplify_gen_subreg", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "DImode", ",", "lo", ")", "rtx", "h0", "=", "simplify_gen_subreg", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", "," ]

LLVM

ARM

CPP

next_suggestion

CPU

6,684

[ "}" ]

[ "unsigned", "Idx", "=", "ConstantPool", "->", "getConstantPoolIndex", "(", "C", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "LDRcp", ")", ")", ".", "addReg", "(", "DestReg", ",", "getDefRegState", "(", "true", ")", ",", "SubIdx", ")", ".", "addConstantPoolIndex", "(", "Idx", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "Pred", ")", ".", "addReg", "(", "PredReg", ")", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

6,685

[ ":", "AMDGPU", "::", "V_MAD_I64_I32_e64", ")", ")", ";" ]

[ "MachineBasicBlock", "*", "BB", "=", "I", ".", "getParent", "(", ")", ";", "MachineFunction", "*", "MF", "=", "BB", "->", "getParent", "(", ")", ";", "const", "bool", "IsUnsigned", "=", "I", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "G_AMDGPU_MAD_U64_U32", ";", "I", ".", "setDesc", "(", "TII", ".", "get", "(", "IsUnsigned", "?", "AMDGPU", "::", "V_MAD_U64_U32_e64" ]

GCC

v850

CPP

next_suggestion

MPU

6,686

[ "}" ]

[ "static", "bool", "v850_pass_by_reference", "(", "cumulative_args_t", "cum", "ATTRIBUTE_UNUSED", ",", "machine_mode", "mode", ",", "const_tree", "type", ",", "bool", "named", "ATTRIBUTE_UNUSED", ")", "{", "unsigned", "HOST_WIDE_INT", "size", ";", "if", "(", "!", "TARGET_GCC_ABI", ")", "return", "<NUM_LIT>", ";", "if", "(", "type", ")", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "else", "size", "=", "GET_MODE_SIZE", "(", "mode", ")", ";", "return", "size", ">", "<NUM_LIT>", ";" ]

GCC

i386

CPP

program_repair

CPU

6,687

[ "<FIXS>", "ix86_expand_store_builtin", "(", "icode", ",", "arglist", ")", "<FIXE>", "<FIXS>", "<FIXE>" ]

[ "return", "target", ";", "}", "static", "rtx", "<BUGS>", "ix86_expand_store_builtin", "(", "icode", ",", "arglist", ",", "shuffle", ")", "<BUGE>", "enum", "insn_code", "icode", ";", "tree", "arglist", ";", "<BUGS>", "int", "shuffle", ";", "<BUGE>", "{", "rtx", "pat", ";", "tree", "arg0", "=", "TREE_VALUE", "(", "arglist", ")", ";" ]

GCC

sh

CPP

stmt_completion

CPU

6,688

[ ",", "<NUM_LIT>", ")", ";" ]

[ "static", "rtx", "sh_struct_value_rtx", "(", "tree", "fndecl", ",", "int", "incoming", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "TARGET_HITACHI", "||", "sh_attr_renesas_p", "(", "fndecl", ")", ")", "return", "NULL_RTX", ";", "return", "gen_rtx_REG", "(", "Pmode" ]

GCC

rs6000

CPP

next_suggestion

CPU

6,689

[ "}" ]

[ "if", "(", "error_p", "&&", "!", "not", "_", "valid_p", ")", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "ARRAY_SIZE", "(", "rs6000_opt_vars", ")", ";", "i", "++", ")", "if", "(", "strcmp", "(", "r", ",", "rs6000_opt_vars", "[", "i", "]", ".", "name", ")", "==", "<NUM_LIT>", ")", "{", "size_t", "j", "=", "rs6000_opt_vars", "[", "i", "]", ".", "global_offset", ";", "*", "(", "(", "int", "*", ")", "(", "(", "char", "*", ")", "&", "global_options", "+", "j", ")", ")", "=", "!", "invert", ";", "error_p", "=", "false", ";", "not", "_", "valid_p", "=", "false", ";", "break", ";", "}", "}", "}", "if", "(", "error_p", ")", "{", "const", "char", "*", "eprefix", ",", "*", "esuffix", ";", "ret", "=", "false", ";", "if", "(", "attr_p", ")", "{", "eprefix", "=", "<STR_LIT>", "__attribute__((__target__(", "<STR_LIT>", ";", "esuffix", "=", "<STR_LIT>", ")))", "<STR_LIT>", ";", "}", "else", "{", "eprefix", "=", "<STR_LIT>", "#pragma GCC target ", "<STR_LIT>", ";", "esuffix", "=", "<STR_LIT>", "<STR_LIT>", ";", "}", "if", "(", "cpu_opt", ")", "error", "(", "<STR_LIT>", "invalid cpu %qs for %s%qs%s", "<STR_LIT>", ",", "cpu_opt", ",", "eprefix", ",", "q", ",", "esuffix", ")", ";", "else", "if", "(", "not", "_", "valid_p", ")", "error", "(", "<STR_LIT>", "%s%qs%s is not allowed", "<STR_LIT>", ",", "eprefix", ",", "q", ",", "esuffix", ")", ";", "else", "error", "(", "<STR_LIT>", "%s%qs%s is invalid", "<STR_LIT>", ",", "eprefix", ",", "q", ",", "esuffix", ")", ";", "}", "}", "}", "else", "if", "(", "TREE_CODE", "(", "args", ")", "==", "TREE_LIST", ")", "{", "do", "{", "tree", "value", "=", "TREE_VALUE", "(", "args", ")", ";", "if", "(", "value", ")", "{", "bool", "ret2", "=", "rs6000_inner_target_options", "(", "value", ",", "attr_p", ")", ";", "if", "(", "!", "ret2", ")", "ret", "=", "false", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

6,690

[ "}" ]

[ "SUnit", "*", "SuccSU", "=", "SuccEdge", "->", "getSUnit", "(", ")", ";", "if", "(", "SuccEdge", "->", "isWeak", "(", ")", ")", "{", "++", "SuccSU", "->", "WeakPredsLeft", ";", "return", ";", "}", "++", "SuccSU", "->", "NumPredsLeft", ";" ]

GCC

mips

MD

next_suggestion

CPU

6,691

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

ARM

CPP

next_suggestion

CPU

6,692

[ "Muls", ".", "push_back", "(", "std", "::", "make_unique", "<", "MulCandidate", ">", "(", "I", ",", "LHS", ",", "RHS", ")", ")", ";" ]

[ "if", "(", "auto", "*", "I", "=", "dyn_cast", "<", "Instruction", ">", "(", "SExt", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "Mul", ")", "return", "I", ";", "}", "else", "if", "(", "auto", "*", "I", "=", "dyn_cast", "<", "Instruction", ">", "(", "V", ")", ")", "{", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "Mul", ")", "return", "I", ";", "}", "return", "nullptr", ";", "}", ";", "auto", "InsertMul", "=", "[", "this", "]", "(", "Instruction", "*", "I", ")", "{", "Value", "*", "LHS", "=", "cast", "<", "Instruction", ">", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "Value", "*", "RHS", "=", "cast", "<", "Instruction", ">", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ";" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

6,693

[ "}", ";" ]

[ "let", "HasImm", "=", "!", "isa", "<", "Operand", ">", "(", "Rsrc2", ")", ";", "let", "immOpNum", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>", ">", "op2", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "op1", ";", "let", "SrcB", "=", "op2", ";", "let", "OperandType", "=", "optype", ";", "let", "Switches", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sw", ";", "let", "VectorPred", "=", "!", "eq", "(", "!", "cast", "<", "string", ">", "(", "Pred", ")", ",", "<STR_LIT>", ")", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]

GCC

visium

CPP

next_suggestion

Virtual ISA

6,694

[ "output_addr_const", "(", "file", ",", "addr", ")", ";" ]

[ "fprintf", "(", "file", ",", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "reg_names", "[", "true_regnum", "(", "addr", ")", "]", ")", ";", "break", ";", "case", "PLUS", ":", "{", "rtx", "x", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ",", "y", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "switch", "(", "GET_CODE", "(", "x", ")", ")", "{", "case", "REG", ":", "case", "SUBREG", ":", "if", "(", "CONST_INT_P", "(", "y", ")", ")", "{", "unsigned", "int", "regno", "=", "true_regnum", "(", "x", ")", ";", "HOST_WIDE_INT", "val", "=", "INTVAL", "(", "y", ")", ";", "switch", "(", "mode", ")", "{", "case", "SImode", ":", "case", "DImode", ":", "case", "SFmode", ":", "case", "DFmode", ":", "val", ">>=", "<NUM_LIT>", ";", "break", ";", "case", "HImode", ":", "val", ">>=", "<NUM_LIT>", ";", "break", ";", "case", "QImode", ":", "default", ":", "break", ";", "}", "fprintf", "(", "file", ",", "HOST_WIDE_INT_PRINT_DEC", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "val", ",", "reg_names", "[", "regno", "]", ")", ";", "}", "else", "fatal_insn", "(", "<STR_LIT>", "illegal operand address (1)", "<STR_LIT>", ",", "addr", ")", ";", "break", ";", "default", ":", "if", "(", "CONSTANT_P", "(", "x", ")", "&&", "CONSTANT_P", "(", "y", ")", ")", "output_addr_const", "(", "file", ",", "addr", ")", ";", "else", "fatal_insn", "(", "<STR_LIT>", "illegal operand address (2)", "<STR_LIT>", ",", "addr", ")", ";", "break", ";", "}", "}", "break", ";", "case", "LABEL_REF", ":", "case", "SYMBOL_REF", ":", "case", "CONST_INT", ":", "case", "CONST", ":" ]

LLVM

AVR

CPP

next_suggestion

MPU

6,695

[ "DL", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";" ]

[ "const", "TargetInstrInfo", "&", "TII", "=", "*", "STI", ".", "getInstrInfo", "(", ")", ";", "MachineBasicBlock", "&", "EntryMBB", "=", "MF", ".", "front", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "EntryMBB", ".", "begin", "(", ")", ";", "DebugLoc", "DL", "=", "EntryMBB", ".", "findDebugLoc", "(", "MBBI", ")", ";", "Register", "SPCopy", "=", "MF", ".", "getRegInfo", "(", ")", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "BuildMI", "(", "EntryMBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SPCopy", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "MF", ")", "{", "if", "(", "!", "MBB", ".", "empty", "(", ")", "&&", "MBB", ".", "back", "(", ")", ".", "isReturn", "(", ")", ")", "{", "MBBI", "=", "MBB", ".", "getLastNonDebugInstr", "(", ")", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

6,696

[ "}", "=", "signalAllNans", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "cond", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,697

[ "let", "Uses", "=", "[", "P0", "]", ";" ]

[ "def", "J4_cmpgtui_fp0_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]

GCC

aarch64

CPP

next_suggestion

CPU

6,698

[ "}" ]

[ "auto", "reg_bits", "=", "GET_MODE_BITSIZE", "(", "GET_MODE", "(", "reg", ")", ")", ";", "auto", "fpr_bits", "=", "exact_div", "(", "reg_bits", ",", "count", ")", ";", "auto", "flags", "=", "m_pseudo_regs", "[", "regno", "]", ".", "flags", ";", "if", "(", "(", "flags", "&", "NEEDS_NONFPR", ")", "||", "(", "(", "flags", "&", "ALLOWS_NONFPR", ")", "&&", "!", "FLOAT_MODE_P", "(", "GET_MODE", "(", "reg", ")", ")", "&&", "!", "VECTOR_MODE_P", "(", "GET_MODE", "(", "reg", ")", ")", ")", ")", "m_allocation_successful", "=", "false", ";", "if", "(", "flags", "&", "ALLOWS_FPR8", ")", "group", "->", "fpr_candidates", "&=", "<NUM_LIT>", ";", "else", "if", "(", "flags", "&", "ALLOWS_FPR16", ")", "group", "->", "fpr_candidates", "&=", "<NUM_LIT>", ";", "group", "->", "fpr_candidates", "&=", "~", "<NUM_LIT>", "U", ">>", "(", "count", "-", "<NUM_LIT>", ")", ";", "group", "->", "has_flexible_stride", "=", "(", "(", "flags", "&", "HAS_FLEXIBLE_STRIDE", ")", "!=", "<NUM_LIT>", "&&", "(", "flags", "&", "HAS_FIXED_STRIDE", ")", "==", "<NUM_LIT>", ")", ";", "group", "->", "fpr_size", "=", "(", "maybe_gt", "(", "fpr_bits", ",", "<NUM_LIT>", ")", "?", "FPR_Z", ":", "maybe_gt", "(", "fpr_bits", ",", "<NUM_LIT>", ")", "?", "FPR_Q", ":", "FPR_D", ")", ";", "entry", "=", "group", ";" ]

GCC

i386

MD

stmt_completion

CPU

6,699

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr" ]