docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
GCC	microblaze	CPP	stmt_completion	MPU	6,700	[ "=", "insn", ";" ]	[ "rtx_insn", "", "insn", ";", "rtx_insn", "", "before_4", "=", "<NUM_LIT>", ";", "rtx_insn", "", "before_16", "=", "<NUM_LIT>", ";", "int", "addr_offset", "=", "<NUM_LIT>", ";", "int", "length", ";", "int", "wic_addr0", "=", "<NUM_LIT>", "", "<NUM_LIT>", ";", "int", "first_addr", "=", "INSN_ADDRESSES", "(", "INSN_UID", "(", "first", ")", ")", ";", "for", "(", "insn", "=", "first", ";", "insn", ";", "insn", "=", "NEXT_INSN", "(", "insn", ")", ")", "if", "(", "INSN_P", "(", "insn", ")", ")", "{", "addr_offset", "=", "INSN_ADDRESSES", "(", "INSN_UID", "(", "insn", ")", ")", "-", "first_addr", ";", "length", "=", "get_attr_length", "(", "insn", ")", ";", "if", "(", "before_4", "==", "<NUM_LIT>", "&&", "addr_offset", "+", "length", ">=", "<NUM_LIT>", "*", "<NUM_LIT>", ")", "before_4" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,701	[ "<NUM_LIT>", ";" ]	[ "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseLongOffset", ";", "let", "accessSize", "=", "WordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isExtended", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";", "let", "isExtendable", "=" ]
LLVM	X86	CPP	next_suggestion	CPU	6,702	[ "}" ]	[ "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "MVT", "PtrVT", "=", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "if", "(", "!", "Fn", "->", "hasPersonalityFn", "(", ")", ")", "return", "EntryEBP", ";", "MCSymbol", "*", "OffsetSym", "=", "MF", ".", "getContext", "(", ")", ".", "getOrCreateParentFrameOffsetSymbol", "(", "GlobalValue", "::", "dropLLVMManglingEscape", "(", "Fn", "->", "getName", "(", ")", ")", ")", ";", "SDValue", "OffsetSymVal", "=", "DAG", ".", "getMCSymbol", "(", "OffsetSym", ",", "PtrVT", ")", ";", "SDValue", "ParentFrameOffset", "=", "DAG", ".", "getNode", "(", "ISD", "::", "LOCAL_RECOVER", ",", "dl", ",", "PtrVT", ",", "OffsetSymVal", ")", ";", "const", "X86Subtarget", "&", "Subtarget", "=", "DAG", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "if", "(", "Subtarget", ".", "is64Bit", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "PtrVT", ",", "EntryEBP", ",", "ParentFrameOffset", ")", ";", "int", "RegNodeSize", "=", "getSEHRegistrationNodeSize", "(", "Fn", ")", ";", "SDValue", "RegNodeBase", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "PtrVT", ",", "EntryEBP", ",", "DAG", ".", "getConstant", "(", "RegNodeSize", ",", "dl", ",", "PtrVT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "PtrVT", ",", "RegNodeBase", ",", "ParentFrameOffset", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,703	[ "<NUM_LIT>", ";" ]	[ "def", "L2_loadrhgp", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "u31_1Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_c4db48cb", ",", "TypeV2LDST", ">", ",", "Enc_8df4be", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=" ]
LLVM	AMDGPU	TD	stmt_completion	GPU	6,704	[ "<NUM_LIT>", ",", "NAME", "#", "<STR_LIT>", ">", ";" ]	[ "def", "_LDS_OFFSET_gfx6_gfx7", ":", "MUBUF_Real_gfx6_gfx7", "<", "op", ",", "!", "cast", "<", "MUBUF_Pseudo", ">", "(", "NAME", "#", "<STR_LIT>", ")", ">", ",", "MUBUFLdsTable", "<" ]
GCC	nds32	CPP	stmt_completion	CPU	6,705	[ ";" ]	[ "else", "if", "(", "recog_memoized", "(", "insn", ")", "==", "CODE_FOR_tls_ie", ")", "nds32_group_tls_insn", "(", "insn", ")", ";", "else", "if", "(", "TARGET_FPU_SINGLE", "&&", "recog_memoized", "(", "insn", ")", "==", "CODE_FOR_move_addr", "&&", "!", "nds32_ict_const_p", "(", "XEXP", "(", "SET_SRC", "(", "PATTERN", "(", "insn", ")", ")", ",", "<NUM_LIT>", ")", ")", ")", "{", "nds32_group_float_insns", "(", "insn", ")", ";", "}", "}", "else", "if", "(", "CALL_P", "(", "insn", ")", "&&", "recog_memoized", "(", "insn", ")", "==", "CODE_FOR_tls_desc", ")", "{", "nds32_group_tls_insn", "(", "insn", ")", ";", "}", "}", "df_insn_rescan_all", "(", ")", ";", "df_finish_pass", "(", "false", ")" ]
GCC	s390	MD	next_suggestion	MPU	6,706	[ "UNSPEC_VEC_MERGEL", ")", ")", "]" ]	[ "UNSPEC_VEC_SMULT_EVEN", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "unspec", ":", "<", "vec_double", ">", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", "UNSPEC_VEC_SMULT_ODD", ")", ")", "(", "set", "(", "match_operand", ":", "<", "vec_double", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "<", "vec_double", ">", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]" ]
GCC	i386	MD	stmt_completion	CPU	6,707	[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(" ]
LLVM	ARM	TD	next_suggestion	CPU	6,708	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]	[ "class", "VST3DWB", "<", "bits", "<", "<NUM_LIT>", ">", "op11_8", ",", "bits", "<", "<NUM_LIT>", ">", "op7_4", ",", "string", "Dt", ">", ":", "NLdSt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op11_8", ",", "op7_4", ",", "(", "outs", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "addrmode6", ":", "$", "Rn", ",", "am6offset", ":", "$", "Rm", ",", "DPR", ":", "$", "Vd", ",", "DPR", ":", "$", "src2", ",", "DPR", ":", "$", "src3", ")", ",", "IIC_VST3u", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteVST3", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";" ]
LLVM	AMDGPU	TD	next_suggestion	GPU	6,709	[ "let", "SchedRW", "=", "[", "WriteBranch", "]", ";" ]	[ "class", "SOPK_32_BR", "<", "string", "opName", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SOPK_Pseudo", "<", "opName", ",", "(", "outs", ")", ",", "(", "ins", "sopp_brtarget", ":", "$", "simm16", ",", "SReg_32", ":", "$", "sdst", ")", ",", "<STR_LIT>", ",", "pattern", ">", "{", "let", "Defs", "=", "[", "EXEC", "]", ";", "let", "Uses", "=", "[", "EXEC", "]", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,710	[ "}" ]	[ "def", "A4_vcmpbeq_any", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_85d5d03f", ",", "TypeALU64", ">", ",", "Enc_fcf7a7", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	code_generation	CPU	6,711	[ "unsigned", "X86InstrInfo", "::", "getGlobalBaseReg", "(", "MachineFunction", "", "MF", ")", "const", "{", "assert", "(", "!", "TM", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ".", "is64Bit", "(", ")", "&&", "<STR_LIT>", "X86-64 PIC uses RIP relative addressing", "<STR_LIT>", ")", ";", "X86MachineFunctionInfo", "", "X86FI", "=", "MF", "->", "getInfo", "<", "X86MachineFunctionInfo", ">", "(", ")", ";", "unsigned", "GlobalBaseReg", "=", "X86FI", "->", "getGlobalBaseReg", "(", ")", ";", "if", "(", "GlobalBaseReg", "!=", "<NUM_LIT>", ")", "return", "GlobalBaseReg", ";", "MachineBasicBlock", "&", "FirstMBB", "=", "MF", "->", "front", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "FirstMBB", ".", "begin", "(", ")", ";", "DebugLoc", "DL", "=", "DebugLoc", "::", "getUnknownLoc", "(", ")", ";", "if", "(", "MBBI", "!=", "FirstMBB", ".", "end", "(", ")", ")", "DL", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MF", "->", "getRegInfo", "(", ")", ";", "unsigned", "PC", "=", "RegInfo", ".", "createVirtualRegister", "(", "X86", "::", "GR32RegisterClass", ")", ";", "const", "TargetInstrInfo", "*", "TII", "=", "TM", ".", "getInstrInfo", "(", ")", ";", "BuildMI", "(", "FirstMBB", ",", "MBBI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOVPC32r", ")", ",", "PC", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "if", "(", "TM", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ".", "isPICStyleGOT", "(", ")", ")", "{", "GlobalBaseReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "X86", "::", "GR32RegisterClass", ")", ";", "BuildMI", "(", "FirstMBB", ",", "MBBI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "ADD32ri", ")", ",", "GlobalBaseReg", ")", ".", "addReg", "(", "PC", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "_GLOBAL_OFFSET_TABLE_", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "else", "{", "GlobalBaseReg", "=", "PC", ";", "}", "X86FI", "->", "setGlobalBaseReg", "(", "GlobalBaseReg", ")", ";", "return", "GlobalBaseReg", ";", "}" ]	[ "getGlobalBaseReg", "-", "Return", "a", "virtual", "register", "initialized", "with", "the", "the", "global", "base", "register", "value", "." ]
LLVM	X86	CPP	next_suggestion	CPU	6,712	[ "return", "DAG", ".", "getNode", "(", "NewOpcode", ",", "SDLoc", "(", "N", ")", ",", "VT", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "AllOnesVec", ")", ";" ]	[ "if", "(", "!", "ISD", "::", "isConstantSplatVector", "(", "N1", ",", "SplatVal", ")", "\|\|", "!", "SplatVal", ".", "isOneValue", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "AllOnesVec", "=", "getOnesVector", "(", "VT", ",", "DAG", ",", "SDLoc", "(", "N", ")", ")", ";", "unsigned", "NewOpcode", "=", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ADD", "?", "ISD", "::", "SUB", ":", "ISD", "::", "ADD", ";" ]
GCC	mips	MD	stmt_completion	CPU	6,713	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>" ]
LLVM	ARM64	TD	next_suggestion	CPU	6,714	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Cn", ";" ]	[ "class", "SystemXtI", "<", "bit", "L", ",", "string", "asm", ">", ":", "RtSystemI", "<", "L", ",", "(", "outs", ")", ",", "(", "ins", "imm0_7", ":", "$", "op1", ",", "sys_cr_op", ":", "$", "Cn", ",", "sys_cr_op", ":", "$", "Cm", ",", "imm0_7", ":", "$", "op2", ",", "GPR64", ":", "$", "Rt", ")", ",", "asm", ",", "<STR_LIT>", ">", "{", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>", ">", "Cn", ";", "bits", "<", "<NUM_LIT>", ">", "Cm", ";", "bits", "<", "<NUM_LIT>", ">", "op2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op1", ";" ]
LLVM	ARM64	TD	stmt_completion	CPU	6,715	[ "=", "<NUM_LIT>", ";" ]	[ "def", "Xr", ":", "BaseOneOperandData", "<", "opc", ",", "GPR64", ",", "asm", ",", "node", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}" ]
LLVM	ARM	TD	program_repair	CPU	6,716	[ "<FIXS>", "(", "EXTRACT_SUBREG", "(", "v2f32", "(", "COPY_TO_REGCLASS", "(", "v2f32", "DPR", ":", "$", "src1", ")", ",", "DPR_VFP2", ")", ")", ",", "<FIXE>", "<FIXS>", "(", "EXTRACT_SUBREG", "(", "v4f32", "(", "COPY_TO_REGCLASS", "(", "v4f32", "QPR", ":", "$", "src1", ")", ",", "QPR_VFP2", ")", ")", ",", "<FIXE>" ]	[ "(", "DSubReg_i32_reg", "imm", ":", "$", "lane", ")", ")", ")", ",", "(", "SubReg_i32_lane", "imm", ":", "$", "lane", ")", ")", ">", ";", "def", ":", "Pat", "(", "extractelt", "(", "v2f32", "DPR", ":", "$", "src1", ")", ",", "imm", ":", "$", "src2", ")", ",", "<BUGS>", "(", "EXTRACT_SUBREG", "(", "COPY_TO_REGCLASS", "DPR", ":", "$", "src1", ",", "DPR_VFP2", ")", ",", "<BUGE>", "(", "SSubReg_f32_reg", "imm", ":", "$", "src2", ")", ")", ">", ";", "def", ":", "Pat", "(", "extractelt", "(", "v4f32", "QPR", ":", "$", "src1", ")", ",", "imm", ":", "$", "src2", ")", ",", "<BUGS>", "(", "EXTRACT_SUBREG", "(", "COPY_TO_REGCLASS", "QPR", ":", "$", "src1", ",", "QPR_VFP2", ")", ",", "<BUGE>", "(", "SSubReg_f32_reg", "imm", ":", "$", "src2", ")", ")", ">", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	6,717	[ ";" ]	[ "def", "A64FXWrite_LD2I1", ":", "SchedWriteRes", "<", "[", "A64FXGI056", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>" ]
LLVM	LC2200	TD	stmt_completion	CPU	6,718	[ "<NUM_LIT>", ",", "opcodestr", ",", "argstr", ",", "pattern", ">", "{" ]	[ "class", "Pseudo", "<", "dag", "outs", ",", "dag", "ins", ",", "list", "<", "dag", ">", "pattern", ",", "string", "opcodestr", "=", "<STR_LIT>", ",", "string", "argstr", "=", "<STR_LIT>", ">", ":", "InstLC2200", "<", "outs", ",", "ins", "," ]
LLVM	WebAssembly	CPP	next_suggestion	Virtual ISA	6,719	[ "MFI", ".", "setWAReg", "(", "VReg", ",", "CurReg", "++", ")", ";" ]	[ "for", "(", "unsigned", "VRegIdx", "=", "<NUM_LIT>", ";", "VRegIdx", "<", "NumVRegs", ";", "++", "VRegIdx", ")", "{", "Register", "VReg", "=", "Register", "::", "index2VirtReg", "(", "VRegIdx", ")", ";", "if", "(", "MRI", ".", "use_empty", "(", "VReg", ")", ")", "continue", ";", "if", "(", "MFI", ".", "isVRegStackified", "(", "VReg", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "VReg ", "<STR_LIT>", "<<", "VReg", "<<", "<STR_LIT>", " -> WAReg ", "<STR_LIT>", "<<", "(", "INT32_MIN", "\|", "NumStackRegs", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "MFI", ".", "setWAReg", "(", "VReg", ",", "INT32_MIN", "\|", "NumStackRegs", "++", ")", ";", "continue", ";", "}", "if", "(", "MFI", ".", "getWAReg", "(", "VReg", ")", "==", "WebAssemblyFunctionInfo", "::", "UnusedReg", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "VReg ", "<STR_LIT>", "<<", "VReg", "<<", "<STR_LIT>", " -> WAReg ", "<STR_LIT>", "<<", "CurReg", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]
GCC	powerpcspe	CPP	code_generation	CPU	6,720	[ "static", "rtx", "rs6000_debug_legitimize_reload_address", "(", "rtx", "x", ",", "machine_mode", "mode", ",", "int", "opnum", ",", "int", "type", ",", "int", "ind_levels", ",", "int", "", "win", ")", "{", "rtx", "ret", "=", "rs6000_legitimize_reload_address", "(", "x", ",", "mode", ",", "opnum", ",", "type", ",", "ind_levels", ",", "win", ")", ";", "fprintf", "(", "stderr", ",", "<STR_LIT>", "\\nrs6000_legitimize_reload_address: mode = %s, opnum = %d, ", "<STR_LIT>", "<STR_LIT>", "type = %d, ind_levels = %d, win = %d, original addr:\\n", "<STR_LIT>", ",", "GET_MODE_NAME", "(", "mode", ")", ",", "opnum", ",", "type", ",", "ind_levels", ",", "", "win", ")", ";", "debug_rtx", "(", "x", ")", ";", "if", "(", "x", "==", "ret", ")", "fprintf", "(", "stderr", ",", "<STR_LIT>", "Same address returned\\n", "<STR_LIT>", ")", ";", "else", "if", "(", "!", "ret", ")", "fprintf", "(", "stderr", ",", "<STR_LIT>", "NULL returned\\n", "<STR_LIT>", ")", ";", "else", "{", "fprintf", "(", "stderr", ",", "<STR_LIT>", "New address:\\n", "<STR_LIT>", ")", ";", "debug_rtx", "(", "ret", ")", ";", "}", "return", "ret", ";", "}" ]	[ "Debug", "version", "of", "rs6000_legitimize_reload_address", "." ]
LLVM	PowerPC	CPP	program_repair	CPU	6,721	[ "<FIXS>", "std", "::", "string", "Name", "=", "Mang", "->", "getMangledName", "(", "GV", ")", ";", "<FIXE>" ]	[ "case", "MachineOperand", "::", "MO_GlobalAddress", ":", "{", "GlobalValue", "*", "GV", "=", "MO", ".", "getGlobal", "(", ")", ";", "<BUGS>", "std", "::", "string", "Name", "=", "Mang", "->", "getValueName", "(", "GV", ")", ";", "<BUGE>", "if", "(", "TM", ".", "getRelocationModel", "(", ")", "!=", "Reloc", "::", "Static", ")", "{" ]
LLVM	AArch64	CPP	stmt_completion	CPU	6,722	[ "::", "Indexed", ")", ";" ]	[ "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv1i64_indexed_OP1", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv1i64_indexed_OP2", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f32_OP1", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f32_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f64_OP1", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f64_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLAv4f32_OP1", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLAv4f32_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMULSUBS_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULSUBD_OP1", ":", "{", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMULSUBS_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ")", ";", "break", ";", "}", "case", "MachineCombinerPattern", "::", "FNMULSUBS_OP1", ":", "case", "MachineCombinerPattern", "::", "FNMULSUBD_OP1", ":", "{", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FNMULSUBS_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ")", ";", "break", ";", "}", "case", "MachineCombinerPattern", "::", "FMULSUBS_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULSUBD_OP2", ":", "{", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMULSUBS_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ")", ";", "break", ";", "}", "case", "MachineCombinerPattern", "::", "FMLSv1i32_indexed_OP2", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLSv1i64_indexed_OP2", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLSv2f32_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2i32_indexed_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLSv2i32_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind" ]
LLVM	ARM	CPP	stmt_completion	CPU	6,723	[ "(", "Op", ",", "TruncTy", ")", ")", ";" ]	[ "else", "if", "(", "isa", "<", "UndefValue", ">", "(", "&", "", "U", ")", ")", "U", "->", "mutateType", "(", "ExtTy", ")", ";", "}", "if", "(", "shouldPromote", "(", "I", ")", ")", "{", "I", "->", "mutateType", "(", "ExtTy", ")", ";", "Promoted", ".", "insert", "(", "I", ")", ";", "}", "}", "for", "(", "auto", "", "V", ":", "Visited", ")", "{", "if", "(", "Leaves", ".", "count", "(", "V", ")", ")", "continue", ";", "if", "(", "auto", "", "ZExt", "=", "dyn_cast", "<", "ZExtInst", ">", "(", "V", ")", ")", "{", "if", "(", "ZExt", "->", "getDestTy", "(", ")", "!=", "ExtTy", ")", "{", "ZExt", "->", "mutateType", "(", "ExtTy", ")", ";", "Promoted", ".", "insert", "(", "ZExt", ")", ";", "}", "else", "if", "(", "ZExt", "->", "getSrcTy", "(", ")", "==", "ExtTy", ")", "{", "ReplaceAllUsersOfWith", "(", "V", ",", "ZExt", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "InstsToRemove", ".", "push_back", "(", "ZExt", ")", ";", "}", "continue", ";", "}", "if", "(", "!", "shouldPromote", "(", "V", ")", "\|\|", "isPromotedResultSafe", "(", "V", ")", ")", "continue", ";", "InsertDSPIntrinsic", "(", "cast", "<", "Instruction", ">", "(", "V", ")", ")", ";", "}", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ARM CGP: Fixing up the roots:\\n", "<STR_LIT>", ")", ";", "for", "(", "auto", "I", ":", "Roots", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " - ", "<STR_LIT>", "<<", "", "I", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "Type", "", "TruncTy", "=", "OrigTy", ";", "if", "(", "auto", "", "Store", "=", "dyn_cast", "<", "StoreInst", ">", "(", "I", ")", ")", "{", "auto", "", "PtrTy", "=", "cast", "<", "PointerType", ">", "(", "Store", "->", "getPointerOperandType", "(", ")", ")", ";", "TruncTy", "=", "PtrTy", "->", "getElementType", "(", ")", ";", "}", "else", "if", "(", "isa", "<", "ReturnInst", ">", "(", "I", ")", ")", "{", "Function", "", "F", "=", "I", "->", "getParent", "(", ")", "->", "getParent", "(", ")", ";", "TruncTy", "=", "F", "->", "getFunctionType", "(", ")", "->", "getReturnType", "(", ")", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "I", "->", "getNumOperands", "(", ")", ";", "++", "i", ")", "{", "Value", "", "V", "=", "I", "->", "getOperand", "(", "i", ")", ";", "if", "(", "Promoted", ".", "count", "(", "V", ")", "\|\|", "NewInsts", ".", "count", "(", "V", ")", ")", "{", "if", "(", "auto", "", "Op", "=", "dyn_cast", "<", "Instruction", ">", "(", "V", ")", ")", "{", "if", "(", "auto", "", "Call", "=", "dyn_cast", "<", "CallInst", ">", "(", "I", ")", ")", "TruncTy", "=", "Call", "->", "getFunctionType", "(", ")", "->", "getParamType", "(", "i", ")", ";", "if", "(", "TruncTy", "==", "ExtTy", ")", "continue", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ARM CGP: Creating ", "<STR_LIT>", "<<", "", "TruncTy", "<<", "<STR_LIT>", " Trunc for ", "<STR_LIT>", "<<", "", "Op", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "Builder", ".", "SetInsertPoint", "(", "Op", ")", ";", "auto", "", "Trunc", "=", "cast", "<", "Instruction", ">", "(", "Builder", ".", "CreateTrunc" ]
LLVM	AMDGPU	CPP	program_repair	GPU	6,724	[ "<FIXS>", "struct", "HardwareLimits", "{", "<FIXE>", "<FIXS>", "}", ";", "<FIXE>", "<FIXS>", "struct", "RegisterEncoding", "{", "<FIXE>", "<FIXS>", "}", ";", "<FIXE>" ]	[ "using", "RegInterval", "=", "std", "::", "pair", "int", ",", "int", ">", ";", "<BUGS>", "struct", "{", "<BUGE>", "unsigned", "VmcntMax", ";", "unsigned", "ExpcntMax", ";", "unsigned", "LgkmcntMax", ";", "unsigned", "VscntMax", ";", "<BUGS>", "}", "HardwareLimits", ";", "<BUGE>", "<BUGS>", "struct", "{", "<BUGE>", "unsigned", "VGPR0", ";", "unsigned", "VGPRL", ";", "unsigned", "SGPR0", ";", "unsigned", "SGPRL", ";", "<BUGS>", "}", "RegisterEncoding", ";", "<BUGE>", "enum", "WaitEventType", "{", "VMEM_ACCESS", "," ]
GCC	arm	MD	program_repair	CPU	6,725	[ "<FIXS>", "(", "if_then_else", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_string", "<STR_LIT>", ")", "(", "const_string", "<STR_LIT>", ")", ")", ")", ")", "<FIXE>" ]	[ "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_string", "<STR_LIT>", ")", "<BUGS>", "(", "if_then_else", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_string", "<STR_LIT>", ")", "(", "const_string", "<STR_LIT>", ")", ")", ")", ")", "<BUGE>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,726	[ "<NUM_LIT>", ";" ]	[ "def", "A2_orp", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_946df596", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isCommutable", "=" ]
GCC	m32c	MD	next_suggestion	MPU	6,727	[ "(", "if_then_else", ":", "QHI", "(", "eq", "(", "reg", ":", "CC", "FLG_REGNO", ")", "(", "const_int", "<NUM_LIT>", ")", ")" ]	[ "(", "match_operand", ":", "QHI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	6,728	[ "if", "(", "Memop", "->", "getMemoryVT", "(", ")", "==", "MVT", "::", "f64", ")", "{" ]	[ "UI", "!=", "E", ";", "++", "UI", ")", "{", "if", "(", "MemSDNode", "", "Memop", "=", "dyn_cast", "<", "MemSDNode", ">", "(", "", "UI", ")", ")", "{" ]
GCC	i386	CPP	next_suggestion	CPU	6,729	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m256h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_mask_fnmsub_ph", "(", "_", "_", "m256h", "_", "_", "A", ",", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m256h", "_", "_", "B", ",", "_", "_", "m256h", "_", "_", "C", ")", "{", "return", "(", "_", "_", "m256h", ")", "_", "_", "builtin_ia32_vfnmsubph256_mask", "(", "(", "_", "_", "v16hf", ")", "_", "_", "A", ",", "(", "_", "_", "v16hf", ")", "_", "_", "B", ",", "(", "_", "_", "v16hf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ")", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,730	[ "}" ]	[ "addPass", "(", "new", "RegBankSelect", "(", ")", ")", ";", "return", "false", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	6,731	[ "}" ]	[ "bool", "hasFlatSegmentOffsetBug", "(", ")", "const", "{", "return", "HasFlatSegmentOffsetBug", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	6,732	[ "(", "<NUM_LIT>", ")", ";" ]	[ "static", "const", "MachineOperand", "&", "getLdStBaseOp", "(", "const", "MachineInstr", "*", "MI", ")", "{", "return", "MI", "->", "getOperand" ]
LLVM	AArch64	CPP	program_repair	CPU	6,733	[ "<FIXS>", "assert", "(", "Subtarget", ".", "hasSVEorSME", "(", ")", "&&", "<STR_LIT>", "Unexpected SVE register.", "<STR_LIT>", ")", ";", "<FIXE>" ]	[ "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "{", "<BUGS>", "assert", "(", "(", "Subtarget", ".", "hasSVE", "(", ")", "\|\|", "Subtarget", ".", "hasSME", "(", ")", ")", "&&", "<STR_LIT>", "Unexpected SVE register.", "<STR_LIT>", ")", ";", "<BUGE>", "static", "const", "unsigned", "Indices", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "copyPhysRegTuple", "(", "MBB", ",", "I", ",", "DL", ",", "DestReg", ",", "SrcReg", ",", "KillSrc", ",", "<STR_LIT>", "::", "<STR_LIT>", "," ]
GCC	aarch64	MD	next_suggestion	CPU	6,734	[ "<STR_LIT>" ]	[ "[", "(", "unspec_volatile", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPECV_BLOCKAGE", ")", "]", "<STR_LIT>" ]
GCC	ia64	MD	next_suggestion	CPU	6,735	[ "<STR_LIT>", ")" ]	[ "(", "unspec", ":", "SF", "[", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VECT_EXTR", ")", ")", "]", "<STR_LIT>" ]
GCC	i386	MD	next_suggestion	CPU	6,736	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	JVM	CPP	next_suggestion	Virtual ISA	6,737	[ "}", "else", "if", "(", "Op", ".", "isImm", "(", ")", ")", "{" ]	[ "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNo", ")", ";", "const", "MCInstrDesc", "&", "Desc", "=", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ";", "const", "MCOperandInfo", "&", "Info", "=", "Desc", ".", "OpInfo", "[", "OpNo", "]", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register operand.", "<STR_LIT>", ")", ";" ]
LLVM	Sparc	CPP	next_suggestion	CPU	6,738	[ "}" ]	[ "<STR_LIT>", "::", "<STR_LIT>", "getFixupKind", "(", ")", "const", "{", "return", "getFixupKind", "(", "Kind", ")", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	6,739	[ "MachineInstrBuilder", "MIBuilder", "=", "BuildMI", "(", "MBB", ",", "&", "Instr", ",", "Instr", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "MVE_VPNOT", ")", ")", ".", "add", "(", "Instr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addReg", "(", "PrevVCMPResultReg", ")", ";" ]	[ "PrevVCMPResultKiller", "=", "MO", ";", "}", "}", "if", "(", "getVPTInstrPredicate", "(", "Instr", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "continue", ";", "if", "(", "!", "IsVCMP", "(", "Instr", ".", "getOpcode", "(", ")", ")", ")", "{", "if", "(", "IsWritingToVCCR", "(", "Instr", ")", ")", "PrevVCMP", "=", "nullptr", ";", "continue", ";", "}", "if", "(", "!", "PrevVCMP", "\|\|", "!", "IsVPNOTEquivalent", "(", "Instr", ",", "*", "PrevVCMP", ")", ")", "{", "PrevVCMP", "=", "&", "Instr", ";", "continue", ";", "}", "Register", "PrevVCMPResultReg", "=", "PrevVCMP", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,740	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
LLVM	Mips	CPP	stmt_completion	CPU	6,741	[ "Mips", "::", "SP", ")", ";" ]	[ "bool", "IsN64", "=", "static_cast", "<", "const", "MipsTargetMachine", "&", ">", "(", "MF", ".", "getTarget", "(", ")", ")", ".", "getABI", "(", ")", ".", "IsN64", "(", ")", ";", "if", "(", "Subtarget", ".", "inMips16Mode", "(", ")", ")", "return", "TFI", "->", "hasFP", "(", "MF", ")", "?", "Mips", "::", "S0", ":", "Mips", "::", "SP", ";", "else", "return", "TFI", "->", "hasFP", "(", "MF", ")", "?", "(", "IsN64", "?", "Mips", "::", "FP_64", ":", "Mips", "::", "FP", ")", ":", "(", "IsN64", "?", "Mips", "::", "SP_64", ":" ]
LLVM	ARM	CPP	next_suggestion	CPU	6,742	[ "}" ]	[ "bool", "ARMTargetLowering", "::", "shouldExpandShift", "(", "SelectionDAG", "&", "DAG", ",", "SDNode", "*", "N", ")", "const", "{", "return", "true", ";" ]
GCC	avr	CPP	code_generation	MPU	6,743	[ "static", "inline", "int", "avr_outgoing_args_size", "(", "void", ")", "{", "return", "(", "ACCUMULATE_OUTGOING_ARGS", "?", "(", "HOST_WIDE_INT", ")", "crtl", "->", "outgoing_args_size", ":", "<NUM_LIT>", ")", ";", "}" ]	[ "Report", "contribution", "of", "accumulated", "outgoing", "arguments", "to", "stack", "size", "." ]
LLVM	Mips	CPP	next_suggestion	CPU	6,744	[ "MaskInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "AddrReg", ")", ")", ";" ]	[ "MaskInst", ".", "setOpcode", "(", "Mips", "::", "AND", ")", ";", "MaskInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "AddrReg", ")", ")", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	6,745	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "class", "SignAuthZero", "<", "bits", "<", "<NUM_LIT>", ">", "opcode_prefix", ",", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "GPR64", ":", "$", "Rd", ")", ",", "(", "ins", "GPR64", ":", "$", "src", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode_prefix", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";" ]
LLVM	WDC65816	CPP	code_generation	MPU	6,746	[ "unsigned", "WDC65816InstrInfo", "::", "getGlobalBaseReg", "(", "MachineFunction", "", "MF", ")", "const", "{", "WDC65816MachineFunctionInfo", "", "WDC65816FI", "=", "MF", "->", "getInfo", "<", "WDC65816MachineFunctionInfo", ">", "(", ")", ";", "return", "WDC65816FI", "->", "getGlobalBaseReg", "(", ")", ";", "unsigned", "GlobalBaseReg", "=", "WDC65816FI", "->", "getGlobalBaseReg", "(", ")", ";", "if", "(", "GlobalBaseReg", "!=", "<NUM_LIT>", ")", "return", "GlobalBaseReg", ";", "MachineBasicBlock", "&", "FirstMBB", "=", "MF", "->", "front", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "FirstMBB", ".", "begin", "(", ")", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MF", "->", "getRegInfo", "(", ")", ";", "GlobalBaseReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "DebugLoc", "dl", ";", "BuildMI", "(", "FirstMBB", ",", "MBBI", ",", "dl", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "GlobalBaseReg", ")", ";", "SparcFI", "->", "setGlobalBaseReg", "(", "GlobalBaseReg", ")", ";", "return", "GlobalBaseReg", ";", "}" ]	[ "getGlobalBaseReg", "-", "Return", "a", "virtual", "register", "initialized", "with", "the", "the", "global", "base", "register", "value", "." ]
GCC	aarch64	MD	next_suggestion	CPU	6,747	[ "<STR_LIT>" ]	[ "(", "compare", ":", "CC_NZ", "(", "plus", ":", "GPI", "(", "match_operand", ":", "GPI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "GPI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "GPI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "GPI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	X86	TD	program_repair	CPU	6,748	[ "<FIXS>", "bool", "IsAllOnes", "=", "(", "Opc", "=", "=", "X86", ":", ":", "V_SETALLONES", "\|", "\|", "Opc", "=", "=", "X86", ":", ":", "AVX_SETALLONES", ")", ";", "const", "Constant", "*", "C", "=", "IsAllOnes", "?", "Constant", ":", ":", "getAllOnesValue", "(", "Ty", ")", ":", "Constant", ":", ":", "getNullValue", "(", "Ty", ")", ";", "<FIXE>" ]	[ "Ty", "=", "VectorType", ":", ":", "get", "(", "Type", ":", ":", "getFloatTy", "(", "MF", ".", "getFunction", "(", ")", "-", ">", "getContext", "(", ")", ")", ",", "<NUM_LIT>", ")", ";", "elseTy", "=", "VectorType", ":", ":", "get", "(", "Type", ":", ":", "getInt32Ty", "(", "MF", ".", "getFunction", "(", ")", "-", ">", "getContext", "(", ")", ")", ",", "<NUM_LIT>", ")", ";", "<BUGS>", "const", "Constant", "*", "C", "=", "LoadMI", "-", ">", "getOpcode", "(", ")", "=", "=", "X86", ":", ":", "V_SETALLONES", "?", "Constant", ":", ":", "getAllOnesValue", "(", "Ty", ")", ":", "Constant", ":", ":", "getNullValue", "(", "Ty", ")", ";", "<BUGE>", "unsigned", "CPI", "=", "MCP", ".", "getConstantPoolIndex", "(", "C", ",", "Alignment", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	6,749	[ "DL", ")", ";" ]	[ "EVT", "ARMTargetLowering", "::", "getSetCCResultType", "(", "const", "DataLayout", "&", "DL", ",", "LLVMContext", "&", ",", "EVT", "VT", ")", "const", "{", "if", "(", "!", "VT", ".", "isVector", "(", ")", ")", "return", "getPointerTy", "(" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	6,750	[ ")", ";" ]	[ "case", "MCSymbolRefExpr", "::", "VK_None", ":", "if", "(", "IsPCRel", ")", "return", "getPCRelReloc", "(", "Kind", ")", ";", "return", "getAbsoluteReloc", "(", "Kind", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_NTPOFF", ":", "assert", "(", "!", "IsPCRel", "&&", "<STR_LIT>", "NTPOFF shouldn't be PC-relative", "<STR_LIT>", ")", ";", "return", "getTLSLEReloc", "(", "Kind", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_INDNTPOFF", ":", "if", "(", "IsPCRel", "&&", "Kind", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "ELF", "::", "R_390_TLS_IEENT", ";", "llvm_unreachable", "(", "<STR_LIT>", "Only PC-relative INDNTPOFF accesses are supported for now", "<STR_LIT>", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_DTPOFF", ":", "assert", "(", "!", "IsPCRel", "&&", "<STR_LIT>", "DTPOFF shouldn't be PC-relative", "<STR_LIT>", ")", ";", "return", "getTLSLDOReloc", "(", "Kind", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_TLSLDM", ":", "assert", "(", "!", "IsPCRel", "&&", "<STR_LIT>", "TLSLDM shouldn't be PC-relative", "<STR_LIT>", ")", ";", "return", "getTLSLDMReloc", "(", "Kind" ]
LLVM	MCS51	CPP	next_suggestion	MPU	6,751	[ "assert", "(", "Kind", "==", "MCExpr", "::", "SymbolRef", ")", ";" ]	[ "}", "if", "(", "Kind", "==", "MCExpr", "::", "Target", ")", "{", "MCS51MCExpr", "const", "*", "MCS51Expr", "=", "cast", "<", "MCS51MCExpr", ">", "(", "Expr", ")", ";", "int64_t", "Result", ";", "if", "(", "MCS51Expr", "->", "evaluateAsConstant", "(", "Result", ")", ")", "{", "return", "Result", ";", "}", "MCFixupKind", "FixupKind", "=", "static_cast", "<", "MCFixupKind", ">", "(", "MCS51Expr", "->", "getFixupKind", "(", ")", ")", ";", "Fixups", ".", "push_back", "(", "MCFixup", "::", "create", "(", "<NUM_LIT>", ",", "MCS51Expr", ",", "FixupKind", ")", ")", ";", "return", "<NUM_LIT>", ";", "}" ]
LLVM	Mips	CPP	next_suggestion	CPU	6,752	[ "Register", "VR2", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";" ]	[ "DebugLoc", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "const", "BasicBlock", "", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "std", "::", "next", "(", "MachineFunction", "::", "iterator", "(", "BB", ")", ")", ";", "MachineFunction", "", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "", "FBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "TBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "Sink", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "FBB", ")", ";", "F", "->", "insert", "(", "It", ",", "TBB", ")", ";", "F", "->", "insert", "(", "It", ",", "Sink", ")", ";", "Sink", "->", "splice", "(", "Sink", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "Sink", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "FBB", ")", ";", "BB", "->", "addSuccessor", "(", "TBB", ")", ";", "FBB", "->", "addSuccessor", "(", "Sink", ")", ";", "TBB", "->", "addSuccessor", "(", "Sink", ")", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "BPOSGE32", ")", ")", ".", "addMBB", "(", "TBB", ")", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "BPOSGE32C_MMR3", ")", ")", ".", "addMBB", "(", "TBB", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,753	[ "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned" ]
LLVM	SystemZ	TD	next_suggestion	CPU	6,754	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V3", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "I2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";" ]
GCC	s390	MD	next_suggestion	MPU	6,755	[ "<STR_LIT>" ]	[ "[", "(", "unspec_volatile", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPECV_NOP_4_BYTE", ")", "]", "<STR_LIT>" ]
GCC	s390	MD	stmt_completion	MPU	6,756	[ "<STR_LIT>", ")" ]	[ "(", "define_subst_attr", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,757	[ "let", "Uses", "=", "[", "P0", "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	6,758	[ "isGFX10", "(", "STI", ")", ";" ]	[ "bool", "isGFX9_GFX10", "(", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "return", "isGFX9", "(", "STI", ")", "\|\|" ]
GCC	arm	MD	next_suggestion	CPU	6,759	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]	[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	program_repair	CPU	6,760	[ "<FIXS>", "}", "<FIXE>" ]	[ "DecodeStatus", "AddThumbPredicate", "(", "MCInst", "&", ")", "const", ";", "void", "UpdateThumbVFPPredicate", "(", "MCInst", "&", ")", "const", ";", "}", ";", "<BUGS>", "}", "<BUGE>", "static", "bool", "Check", "(", "DecodeStatus", "&", "Out", ",", "DecodeStatus", "In", ")", "{", "switch", "(", "In", ")", "{" ]
GCC	s390	CPP	program_repair	MPU	6,761	[ "<FIXS>", "addr", "=", "plus_constant", "(", "Pmode", ",", "base", ",", "offset", ")", ";", "<FIXE>" ]	[ "{", "rtx", "addr", ",", "insn", ";", "<BUGS>", "addr", "=", "plus_constant", "(", "base", ",", "offset", ")", ";", "<BUGE>", "addr", "=", "gen_rtx_MEM", "(", "Pmode", ",", "addr", ")", ";", "set_mem_alias_set", "(", "addr", ",", "get_frame_alias_set", "(", ")", ")", ";" ]
GCC	rs6000	MD	stmt_completion	CPU	6,762	[ ")", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	6,763	[ "V2", ",", "Mask", ",", "DAG", ")", ";" ]	[ "bool", "LaneCrossing", "[", "<NUM_LIT>", "]", "=", "{", "false", ",", "false", "}", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ",", "Size", "=", "Mask", ".", "size", "(", ")", ";", "i", "<", "Size", ";", "++", "i", ")", "if", "(", "Mask", "[", "i", "]", ">=", "<NUM_LIT>", "&&", "(", "Mask", "[", "i", "]", "%", "Size", ")", "/", "LaneSize", "!=", "i", "/", "LaneSize", ")", "LaneCrossing", "[", "(", "Mask", "[", "i", "]", "%", "Size", ")", "/", "LaneSize", "]", "=", "true", ";", "if", "(", "!", "LaneCrossing", "[", "<NUM_LIT>", "]", "\|\|", "!", "LaneCrossing", "[", "<NUM_LIT>", "]", ")", "return", "splitAndLowerVectorShuffle", "(", "DL", ",", "VT", ",", "V1", "," ]
LLVM	TMS320C64X	TD	stmt_completion	VLIW	6,764	[ "=", "sb", ";" ]	[ "class", "InstSide", "<", "int", "si", ",", "bit", "sb", ">", "{", "int", "intval", "=", "si", ";", "bit", "bitval" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,765	[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
GCC	h8300	MD	next_suggestion	MPU	6,766	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
GCC	aarch64	CPP	next_suggestion	CPU	6,767	[ "}" ]	[ "vtrnq_u32", "(", "uint32x4_t", "a", ",", "uint32x4_t", "b", ")", "{", "return", "(", "uint32x4x2_t", ")", "{", "vtrn1q_u32", "(", "a", ",", "b", ")", ",", "vtrn2q_u32", "(", "a", ",", "b", ")", "}", ";" ]
LLVM	ARM	CPP	program_repair	CPU	6,768	[ "<FIXS>", "bool", "IsTailPredLoop", "=", "false", ";", "<FIXE>" ]	[ "}", ";", "<BUGS>", "<BUGE>", "auto", "ScanLoop", "=", "[", "&", "]", "(", "Loop", "", "L", ")", "{", "for", "(", "auto", "", "BB", ":", "L", "->", "getBlocks", "(", ")", ")", "{", "for", "(", "auto", "&", "I", ":", "*", "BB", ")", "{" ]
LLVM	AMDGPU	CPP	code_generation	GPU	6,769	[ "void", "AMDGPUAsmPrinter", "::", "EmitInstruction", "(", "const", "MachineInstr", "", "MI", ")", "{", "const", "AMDGPUSubtarget", "&", "STI", "=", "MF", "->", "getSubtarget", "<", "AMDGPUSubtarget", ">", "(", ")", ";", "AMDGPUMCInstLower", "MCInstLowering", "(", "OutContext", ",", "STI", ")", ";", "StringRef", "Err", ";", "if", "(", "!", "STI", ".", "getInstrInfo", "(", ")", "->", "verifyInstruction", "(", "MI", ",", "Err", ")", ")", "{", "errs", "(", ")", "<<", "<STR_LIT>", "Warning: Illegal instruction detected: ", "<STR_LIT>", "<<", "Err", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "MI", "->", "dump", "(", ")", ";", "}", "if", "(", "MI", "->", "isBundle", "(", ")", ")", "{", "const", "MachineBasicBlock", "", "MBB", "=", "MI", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "::", "const_instr_iterator", "I", "=", "MI", ";", "++", "I", ";", "while", "(", "I", "!=", "MBB", "->", "end", "(", ")", "&&", "I", "->", "isInsideBundle", "(", ")", ")", "{", "EmitInstruction", "(", "I", ")", ";", "++", "I", ";", "}", "}", "else", "{", "MCInst", "TmpInst", ";", "MCInstLowering", ".", "lower", "(", "MI", ",", "TmpInst", ")", ";", "EmitToStreamer", "(", "", "OutStreamer", ",", "TmpInst", ")", ";", "if", "(", "STI", ".", "dumpCode", "(", ")", ")", "{", "DisasmLines", ".", "resize", "(", "DisasmLines", ".", "size", "(", ")", "+", "<NUM_LIT>", ")", ";", "std", "::", "string", "&", "DisasmLine", "=", "DisasmLines", ".", "back", "(", ")", ";", "raw_string_ostream", "DisasmStream", "(", "DisasmLine", ")", ";", "AMDGPUInstPrinter", "InstPrinter", "(", "", "TM", ".", "getMCAsmInfo", "(", ")", ",", "", "MF", "->", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ",", "", "MF", "->", "getSubtarget", "(", ")", ".", "getRegisterInfo", "(", ")", ")", ";", "InstPrinter", ".", "printInst", "(", "&", "TmpInst", ",", "DisasmStream", ",", "StringRef", "(", ")", ",", "MF", "->", "getSubtarget", "(", ")", ")", ";", "SmallVector", "<", "MCFixup", ",", "<NUM_LIT>", ">", "Fixups", ";", "SmallVector", "<", "char", ",", "<NUM_LIT>", ">", "CodeBytes", ";", "raw_svector_ostream", "CodeStream", "(", "CodeBytes", ")", ";", "auto", "&", "ObjStreamer", "=", "static_cast", "<", "MCObjectStreamer", "&", ">", "(", "", "OutStreamer", ")", ";", "MCCodeEmitter", "&", "InstEmitter", "=", "ObjStreamer", ".", "getAssembler", "(", ")", ".", "getEmitter", "(", ")", ";", "InstEmitter", ".", "encodeInstruction", "(", "TmpInst", ",", "CodeStream", ",", "Fixups", ",", "MF", "->", "getSubtarget", "<", "MCSubtargetInfo", ">", "(", ")", ")", ";", "CodeStream", ".", "flush", "(", ")", ";", "HexLines", ".", "resize", "(", "HexLines", ".", "size", "(", ")", "+", "<NUM_LIT>", ")", ";", "std", "::", "string", "&", "HexLine", "=", "HexLines", ".", "back", "(", ")", ";", "raw_string_ostream", "HexStream", "(", "HexLine", ")", ";", "for", "(", "size_t", "i", "=", "<NUM_LIT>", ";", "i", "<", "CodeBytes", ".", "size", "(", ")", ";", "i", "+=", "<NUM_LIT>", ")", "{", "unsigned", "int", "CodeDWord", "=", "", "(", "unsigned", "int", "*", ")", "&", "CodeBytes", "[", "i", "]", ";", "HexStream", "<<", "format", "(", "<STR_LIT>", "%s%08X", "<STR_LIT>", ",", "(", "i", ">", "<NUM_LIT>", "?", "<STR_LIT>", "<STR_LIT>", ":", "<STR_LIT>", "<STR_LIT>", ")", ",", "CodeDWord", ")", ";", "}", "DisasmStream", ".", "flush", "(", ")", ";", "DisasmLineMaxLen", "=", "std", "::", "max", "(", "DisasmLineMaxLen", ",", "DisasmLine", ".", "size", "(", ")", ")", ";", "}", "}", "}" ]	[ "EmitInstruction", "-", "This", "callback", "is", "invoked", "when", "an", "instruction", "is", "emitted", ",", "to", "advance", "the", "hazard", "state", "." ]
LLVM	AArch64	CPP	stmt_completion	CPU	6,770	[ ":" ]	[ "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_neon_st2", ":", "case", "Intrinsic", "::", "aarch64_neon_st3", ":", "case", "Intrinsic", "::", "aarch64_neon_st4", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x4", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "unsigned", "NumElts", "=", "<NUM_LIT>", ";", "for", "(", "const", "Value", "", "Arg", ":", "I", ".", "args", "(", ")", ")", "{", "Type", "", "ArgTy", "=", "Arg", "->", "getType", "(", ")", ";", "if", "(", "!", "ArgTy", "->", "isVectorTy", "(", ")", ")", "break", ";", "NumElts", "+=", "DL", ".", "getTypeSizeInBits", "(", "ArgTy", ")", "/", "<NUM_LIT>", ";", "}", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "MVT", "::", "i64", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_neon_st2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st4lane", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "unsigned", "NumElts", "=", "<NUM_LIT>", ";", "Type", "", "VecTy", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ";", "MVT", "EleVT", "=", "MVT", "::", "getVT", "(", "VecTy", ")", ".", "getVectorElementType", "(", ")", ";", "for", "(", "const", "Value", "", "Arg", ":", "I", ".", "args", "(", ")", ")", "{", "Type", "", "ArgTy", "=", "Arg", "->", "getType", "(", ")", ";", "if", "(", "!", "ArgTy", "->", "isVectorTy", "(", ")", ")", "break", ";", "NumElts", "+=", "<NUM_LIT>", ";", "}", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "EleVT", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_ldaxr", ":", "case", "Intrinsic", "::", "aarch64_ldxr", ":", "{", "Type", "", "ValTy", "=", "I", ".", "getParamElementType", "(", "<NUM_LIT>", ")", ";", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "Info", ".", "memVT", "=", "MVT", "::", "getVT", "(", "ValTy", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", "=", "DL", ".", "getABITypeAlign", "(", "ValTy", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", "\|", "MachineMemOperand", "::", "MOVolatile", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_stlxr" ]
GCC	i386	CPP	stmt_completion	CPU	6,771	[ ",", "_", "_", "M", ")", ";" ]	[ "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_pbroadcastd256_gpr_mask", "(", "_", "_", "A", ",", "(", "_", "_", "v8si", ")", "_", "mm256_setzero_si256", "(", ")" ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,772	[ "}" ]	[ "}", "}", "else", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Creating new acc chain for ", "<STR_LIT>", "<<", "PrintReg", "(", "Rd", ",", "&", "TRI", ")", "<<", "'", "\\n", "'", ";", ")", ";", "Chains", ".", "insert", "(", "Rd", ")", ";", "}", "PBQPRAGraph", "::", "NodeId", "node1", "=", "G", ".", "getMetadata", "(", ")", ".", "getNodeIdForVReg", "(", "Rd", ")", ";", "const", "LiveInterval", "&", "ld", "=", "LIs", ".", "getInterval", "(", "Rd", ")", ";", "for", "(", "auto", "r", ":", "Chains", ")", "{", "if", "(", "r", "==", "Rd", ")", "continue", ";", "const", "LiveInterval", "&", "lr", "=", "LIs", ".", "getInterval", "(", "r", ")", ";", "if", "(", "ld", ".", "overlaps", "(", "lr", ")", ")", "{", "const", "PBQPRAGraph", "::", "NodeMetadata", "::", "OptionToRegMap", "", "vRdAllowed", "=", "&", "G", ".", "getNodeMetadata", "(", "node1", ")", ".", "getOptionRegs", "(", ")", ";", "PBQPRAGraph", "::", "NodeId", "node2", "=", "G", ".", "getMetadata", "(", ")", ".", "getNodeIdForVReg", "(", "r", ")", ";", "const", "PBQPRAGraph", "::", "NodeMetadata", "::", "OptionToRegMap", "", "vRrAllowed", "=", "&", "G", ".", "getNodeMetadata", "(", "node2", ")", ".", "getOptionRegs", "(", ")", ";", "PBQPRAGraph", "::", "EdgeId", "edge", "=", "G", ".", "findEdge", "(", "node1", ",", "node2", ")", ";", "assert", "(", "edge", "!=", "G", ".", "invalidEdgeId", "(", ")", "&&", "<STR_LIT>", "PBQP error ! The edge should exist !", "<STR_LIT>", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Refining constraint !\\n", "<STR_LIT>", ";", ")", ";", "if", "(", "G", ".", "getEdgeNode1Id", "(", "edge", ")", "==", "node2", ")", "{", "std", "::", "swap", "(", "node1", ",", "node2", ")", ";", "std", "::", "swap", "(", "vRdAllowed", ",", "vRrAllowed", ")", ";", "}", "PBQP", "::", "Matrix", "costs", "(", "G", ".", "getEdgeCosts", "(", "edge", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "ie", "=", "vRdAllowed", "->", "size", "(", ")", ";", "i", "!=", "ie", ";", "++", "i", ")", "{", "unsigned", "pRd", "=", "(", "", "vRdAllowed", ")", "[", "i", "]", ";", "PBQP", "::", "PBQPNum", "sameParityMax", "=", "std", "::", "numeric_limits", "<", "PBQP", "::", "PBQPNum", ">", "::", "min", "(", ")", ";", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ",", "je", "=", "vRrAllowed", "->", "size", "(", ")", ";", "j", "!=", "je", ";", "++", "j", ")", "{", "unsigned", "pRa", "=", "(", "", "vRrAllowed", ")", "[", "j", "]", ";", "if", "(", "!", "haveSameParity", "(", "pRd", ",", "pRa", ")", ")", "if", "(", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", "!=", "std", "::", "numeric_limits", "<", "PBQP", "::", "PBQPNum", ">", "::", "infinity", "(", ")", "&&", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", ">", "sameParityMax", ")", "sameParityMax", "=", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", ";", "}", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ",", "je", "=", "vRrAllowed", "->", "size", "(", ")", ";", "j", "!=", "je", ";", "++", "j", ")", "{", "unsigned", "pRa", "=", "(", "*", "vRrAllowed", ")", "[", "j", "]", ";", "if", "(", "haveSameParity", "(", "pRd", ",", "pRa", ")", ")", "if", "(", "sameParityMax", ">", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", ")", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", "=", "sameParityMax", "+", "<NUM_LIT>", ";", "}", "}", "G", ".", "setEdgeCosts", "(", "edge", ",", "std", "::", "move", "(", "costs", ")", ")", ";", "}" ]
GCC	rs6000	MD	stmt_completion	CPU	6,773	[ "V8HI", "V16QI", "]", ")" ]	[ "(", "define_mode_iterator", "VI", "[", "V4SI" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	6,774	[ "(", "Disp", "<<", "<NUM_LIT>", ")", ")", ")", ";" ]	[ "static", "DecodeStatus", "decodeMemRIXOperands", "(", "MCInst", "&", "Inst", ",", "uint64_t", "Imm", ",", "int64_t", "Address", ",", "const", "MCDisassembler", "*", "Decoder", ")", "{", "uint64_t", "Base", "=", "Imm", ">>", "<NUM_LIT>", ";", "uint64_t", "Disp", "=", "Imm", "&", "<NUM_LIT>", ";", "assert", "(", "Base", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid base register", "<STR_LIT>", ")", ";", "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "PPC", "::", "LDU", ")", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "RRegsNoR0", "[", "Base", "]", ")", ")", ";", "else", "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "PPC", "::", "STDU", ")", "Inst", ".", "insert", "(", "Inst", ".", "begin", "(", ")", ",", "MCOperand", "::", "createReg", "(", "RRegsNoR0", "[", "Base", "]", ")", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	6,775	[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "DL", ",", "MVT", "::", "i32", ",", "ApertureReg", ",", "ShiftAmount", ")", ";" ]	[ "AMDGPU", "::", "Hwreg", "::", "OFFSET_SRC_PRIVATE_BASE", ";", "unsigned", "WidthM1", "=", "AS", "==", "AMDGPUAS", "::", "LOCAL_ADDRESS", "?", "AMDGPU", "::", "Hwreg", "::", "WIDTH_M1_SRC_SHARED_BASE", ":", "AMDGPU", "::", "Hwreg", "::", "WIDTH_M1_SRC_PRIVATE_BASE", ";", "unsigned", "Encoding", "=", "AMDGPU", "::", "Hwreg", "::", "ID_MEM_BASES", "<<", "AMDGPU", "::", "Hwreg", "::", "ID_SHIFT_", "\|", "Offset", "<<", "AMDGPU", "::", "Hwreg", "::", "OFFSET_SHIFT_", "\|", "WidthM1", "<<", "AMDGPU", "::", "Hwreg", "::", "WIDTH_M1_SHIFT_", ";", "SDValue", "EncodingImm", "=", "DAG", ".", "getTargetConstant", "(", "Encoding", ",", "DL", ",", "MVT", "::", "i16", ")", ";", "SDValue", "ApertureReg", "=", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "S_GETREG_B32", ",", "DL", ",", "MVT", "::", "i32", ",", "EncodingImm", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "ShiftAmount", "=", "DAG", ".", "getTargetConstant", "(", "WidthM1", "+", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ";" ]
GCC	rs6000	MD	next_suggestion	CPU	6,776	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	6,777	[ "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]
GCC	arm	CPP	stmt_completion	CPU	6,778	[ "_", "_", "imm", ")", ";" ]	[ "_", "_", "arm_vqshrntq_n_s32", "(", "int16x8_t", "_", "_", "a", ",", "int32x4_t", "_", "_", "b", ",", "const", "int", "_", "_", "imm", ")", "{", "return", "_", "_", "builtin_mve_vqshrntq_n_sv4si", "(", "_", "_", "a", ",", "_", "_", "b", "," ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,779	[ "ZeroReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";" ]	[ "Size", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "VT", "==", "MVT", "::", "i64", ")", "{", "Bits", "=", "<NUM_LIT>", ";", "Size", "=", "<NUM_LIT>", ";", "}", "else", "return", "false", ";", "SDValue", "ShiftAmt", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "SDValue", "NewShiftAmt", ";", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "\|\|", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ANY_EXTEND", ")", "ShiftAmt", "=", "ShiftAmt", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ADD", "\|\|", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ")", "{", "SDValue", "Add0", "=", "ShiftAmt", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Add1", "=", "ShiftAmt", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "uint64_t", "Add0Imm", ";", "uint64_t", "Add1Imm", ";", "if", "(", "isIntImmediate", "(", "Add1", ",", "Add1Imm", ")", "&&", "(", "Add1Imm", "%", "Size", "==", "<NUM_LIT>", ")", ")", "{", "NewShiftAmt", "=", "Add0", ";", "}", "else", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", "&&", "isIntImmediate", "(", "Add0", ",", "Add0Imm", ")", "&&", "Add0Imm", "!=", "<NUM_LIT>", "&&", "(", "Add0Imm", "%", "Size", "==", "<NUM_LIT>", ")", ")", "{", "unsigned", "NegOpc", ";", "unsigned", "ZeroReg", ";", "EVT", "SubVT", "=", "ShiftAmt", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "SubVT", "==", "MVT", "::", "i32", ")", "{", "NegOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "ZeroReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "SubVT", "==", "MVT", "::", "i64", ")", ";", "NegOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "ZeroReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "SDValue", "Zero", "=", "CurDAG", "->", "getCopyFromReg", "(", "CurDAG", "->", "getEntryNode", "(", ")", ",", "DL", ",", "ZeroReg", ",", "SubVT", ")", ";", "MachineSDNode", "*", "Neg", "=", "CurDAG", "->", "getMachineNode", "(", "NegOpc", ",", "DL", ",", "SubVT", ",", "Zero", ",", "Add1", ")", ";", "NewShiftAmt", "=", "SDValue", "(", "Neg", ",", "<NUM_LIT>", ")", ";", "}", "else", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", "&&", "isIntImmediate", "(", "Add0", ",", "Add0Imm", ")", "&&", "(", "Add0Imm", "%", "Size", "==", "Size", "-", "<NUM_LIT>", ")", ")", "{", "unsigned", "NotOpc", ";", "unsigned", "ZeroReg", ";", "EVT", "SubVT", "=", "ShiftAmt", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "SubVT", "==", "MVT", "::", "i32", ")", "{", "NotOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";" ]
LLVM	SystemZ	TD	next_suggestion	CPU	6,780	[ "}" ]	[ "let", "Constraints", "=", "<STR_LIT>", ";", "let", "DisableEncoding", "=", "<STR_LIT>", ";", "let", "isAsmParserOnly", "=", "V", ".", "alternate", ";", "let", "AsmVariantName", "=", "V", ".", "asmvariant", ";", "let", "M3", "=", "V", ".", "ccmask", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,781	[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";" ]
GCC	tilepro	MD	next_suggestion	VLIW	6,782	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_INSN_CRC32_32", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
GCC	m68k	MD	stmt_completion	MPU	6,783	[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "and", "(" ]
GCC	i386	MD	next_suggestion	CPU	6,784	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "ior", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,785	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Pt4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pt4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pu4", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	6,786	[ ";" ]	[ "def", "_PRE_REG", ":", "AI2ldstidx", "<", "<NUM_LIT>", ",", "isByte", ",", "<NUM_LIT>", ",", "(", "outs", "GPR", ":", "$", "Rt", ",", "GPR", ":", "$", "Rn_wb", ")", ",", "(", "ins", "ldst_so_reg", ":", "$", "addr", ")", ",", "IndexModePre", ",", "LdFrm", ",", "iir", ",", "opc", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "addr" ]
LLVM	X86	CPP	next_suggestion	CPU	6,787	[ "bool", "MinSize", "=", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", ".", "hasMinSize", "(", ")", ";" ]	[ "if", "(", "IdxVal", "==", "<NUM_LIT>", "&&", "ISD", "::", "isBuildVectorAllZeros", "(", "N0", ".", "getNode", "(", ")", ")", "&&", "(", "EltVT", "==", "MVT", "::", "i32", "\|\|", "EltVT", "==", "MVT", "::", "f32", "\|\|", "EltVT", "==", "MVT", "::", "f64", "\|\|", "EltVT", "==", "MVT", "::", "i64", ")", ")", "{", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "N1", ")", ";", "return", "getShuffleVectorZeroOrUndef", "(", "N1", ",", "<NUM_LIT>", ",", "true", ",", "Subtarget", ",", "DAG", ")", ";", "}", "if", "(", "VT", "==", "MVT", "::", "v8i16", "\|\|", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "Subtarget", ".", "hasSSE41", "(", ")", ")", ")", "{", "unsigned", "Opc", ";", "if", "(", "VT", "==", "MVT", "::", "v8i16", ")", "{", "assert", "(", "Subtarget", ".", "hasSSE2", "(", ")", "&&", "<STR_LIT>", "SSE2 required for PINSRW", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "<STR_LIT>", "PINSRB requires v16i8 vector", "<STR_LIT>", ")", ";", "assert", "(", "Subtarget", ".", "hasSSE41", "(", ")", "&&", "<STR_LIT>", "SSE41 required for PINSRB", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "N1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "MVT", "::", "i32", ",", "N1", ")", ";", "if", "(", "N2", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "IdxVal", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "Opc", ",", "dl", ",", "VT", ",", "N0", ",", "N1", ",", "N2", ")", ";", "}", "if", "(", "Subtarget", ".", "hasSSE41", "(", ")", ")", "{", "if", "(", "EltVT", "==", "MVT", "::", "f32", ")", "{" ]
LLVM	Hexagon	TD	next_suggestion	DSP	6,788	[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]	[ "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	6,789	[ "}" ]	[ "default", ":", "return", "false", ";", "case", "TargetOpcode", "::", "G_VAARG", ":", "return", "legalizeVaArg", "(", "MI", ",", "MRI", ",", "MIRBuilder", ")", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "expected switch to return", "<STR_LIT>", ")", ";" ]
GCC	msp430	CPP	next_suggestion	MPU	6,790	[ "return", "false", ";" ]	[ "if", "(", "!", "TARGET_LARGE", "\|\|", "!", "MEM_P", "(", "op", ")", ")", "return", "true", ";", "op0", "=", "XEXP", "(", "op", ",", "<NUM_LIT>", ")", ";", "if", "(", "SYMBOL_REF_P", "(", "op0", ")", "&&", "(", "SYMBOL_REF_FLAGS", "(", "op0", ")", "&", "SYMBOL_FLAG_LOW_MEM", ")", ")", "return", "true", ";", "if", "(", "msp430_check_plus_not_high_mem", "(", "op0", ")", "\|\|", "(", "(", "GET_CODE", "(", "op0", ")", "==", "CONST", ")", "&&", "msp430_check_plus_not_high_mem", "(", "XEXP", "(", "op0", ",", "<NUM_LIT>", ")", ")", ")", ")", "return", "true", ";", "if", "(", "(", "CONST_INT_P", "(", "op0", ")", "&&", "(", "IN_RANGE", "(", "INTVAL", "(", "op0", ")", ",", "<NUM_LIT>", ",", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", "-", "<NUM_LIT>", ")", ")", ")", ")", "return", "true", ";" ]
GCC	sh	MD	next_suggestion	CPU	6,791	[ "<STR_LIT>" ]	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
GCC	ia64	MD	stmt_completion	CPU	6,792	[ "=", "pic_offset_table_rtx" ]	[ "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "{", "operands", "[", "<NUM_LIT>", "]" ]
LLVM	AArch64	TD	stmt_completion	CPU	6,793	[ ":", "$", "off", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "post_store", "(", "v2i64", "FPR128", ":", "$", "Rt", ")", ",", "GPR64sp", ":", "$", "addr", ",", "simm9", ":", "$", "off", ")", ",", "(", "STRQpost", "FPR128", ":", "$", "Rt", ",", "GPR64sp", ":", "$", "addr", ",", "simm9" ]
GCC	i386	CPP	stmt_completion	CPU	6,794	[ "_", "B", ",", "(", "_", "_", "v32hi", ")", "_", "mm512_setzero_hi", "(", ")", ",", "(", "_", "_", "mmask32", ")", "_", "_", "U", ")", ";" ]	[ "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_paddw512_mask", "(", "(", "_", "_", "v32hi", ")", "_", "_", "A", ",", "(", "_", "_", "v32hi", ")", "_" ]
GCC	i386	CPP	stmt_completion	CPU	6,795	[ ",", "target1", ",", "target2", ")", ")", ")", ";" ]	[ "std", "::", "swap", "(", "target1", ",", "target2", ")", ";", "code", "=", "reverse_condition_maybe_unordered", "(", "code", ")", ";", "}", "condition", "=", "ix86_expand_fp_compare", "(", "code", ",", "op1", ",", "op2", ",", "tmp", ")", ";", "i", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "gen_rtx_IF_THEN_ELSE", "(", "VOIDmode", ",", "condition" ]
LLVM	AArch64	CPP	stmt_completion	CPU	6,796	[ "::", "<STR_LIT>", ";" ]	[ "static", "SDValue", "getPredicateForFixedLengthVector", "(", "SelectionDAG", "&", "DAG", ",", "SDLoc", "&", "DL", ",", "EVT", "VT", ")", "{", "assert", "(", "VT", ".", "isFixedLengthVector", "(", ")", "&&", "DAG", ".", "getTargetLoweringInfo", "(", ")", ".", "isTypeLegal", "(", "VT", ")", "&&", "<STR_LIT>", "Expected legal fixed length vector!", "<STR_LIT>", ")", ";", "std", "::", "optional", "<", "unsigned", ">", "PgPattern", "=", "getSVEPredPatternFromNumElements", "(", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "assert", "(", "PgPattern", "&&", "<STR_LIT>", "Unexpected element count for SVE predicate", "<STR_LIT>", ")", ";", "const", "auto", "&", "Subtarget", "=", "DAG", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";", "unsigned", "MinSVESize", "=", "Subtarget", ".", "getMinSVEVectorSizeInBits", "(", ")", ";", "unsigned", "MaxSVESize", "=", "Subtarget", ".", "getMaxSVEVectorSizeInBits", "(", ")", ";", "if", "(", "MaxSVESize", "&&", "MinSVESize", "==", "MaxSVESize", "&&", "MaxSVESize", "==", "VT", ".", "getSizeInBits", "(", ")", ")", "PgPattern", "=", "<STR_LIT>" ]
GCC	nds32	CPP	code_generation	CPU	6,797	[ "void", "nds32_asm_file_start_for_isr", "(", "void", ")", "{", "int", "i", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "NDS32_N_ISR_VECTORS", ";", "i", "++", ")", "{", "nds32_isr_vectors", "[", "i", "]", ".", "category", "=", "NDS32_ISR_NONE", ";", "strcpy", "(", "nds32_isr_vectors", "[", "i", "]", ".", "func_name", ",", "<STR_LIT>", "<STR_LIT>", ")", ";", "nds32_isr_vectors", "[", "i", "]", ".", "save_reg", "=", "NDS32_PARTIAL_SAVE", ";", "nds32_isr_vectors", "[", "i", "]", ".", "nested_type", "=", "NDS32_NOT_NESTED", ";", "nds32_isr_vectors", "[", "i", "]", ".", "security_level", "=", "<NUM_LIT>", ";", "nds32_isr_vectors", "[", "i", "]", ".", "total_n_vectors", "=", "<NUM_LIT>", ";", "strcpy", "(", "nds32_isr_vectors", "[", "i", "]", ".", "nmi_name", ",", "<STR_LIT>", "<STR_LIT>", ")", ";", "strcpy", "(", "nds32_isr_vectors", "[", "i", "]", ".", "warm_name", ",", "<STR_LIT>", "<STR_LIT>", ")", ";", "}", "}" ]	[ "A", "helper", "function", "to", "handle", "isr", "stuff", "at", "the", "beginning", "of", "asm", "file", "." ]
LLVM	AArch64	CPP	program_repair	CPU	6,798	[ "<FIXS>", "<STR_LIT>", "::", "<STR_LIT>", "::", "toString", "(", "uint32_t", "Bits", ",", "const", "FeatureBitset", "&", "FeatureBits", ")", "const", "{", "<FIXE>" ]	[ "}", "std", "::", "string", "<BUGS>", "<STR_LIT>", "::", "<STR_LIT>", "::", "toString", "(", "uint32_t", "Bits", ",", "uint64_t", "FeatureBits", ")", "const", "{", "<BUGE>", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "array_lengthof", "(", "SysRegMappings", ")", ";", "++", "i", ")", "{", "if", "(", "SysRegMappings", "[", "i", "]", ".", "isValueEqual", "(", "Bits", ",", "FeatureBits", ")", ")", "{" ]
LLVM	X86	TD	program_repair	CPU	6,799	[ "<FIXS>", "def", ":", "Pat", "(", "v8i32", "(", "X86SubVBroadcast", "(", "loadv4i32", "addr", ":", "$", "src", ")", ")", ")", ",", "<FIXE>", "<FIXS>", "def", ":", "Pat", "(", "v16i16", "(", "X86SubVBroadcast", "(", "loadv8i16", "addr", ":", "$", "src", ")", ")", ")", ",", "<FIXE>", "<FIXS>", "def", ":", "Pat", "(", "v32i8", "(", "X86SubVBroadcast", "(", "loadv16i8", "addr", ":", "$", "src", ")", ")", ")", ",", "<FIXE>" ]	[ "let", "Predicates", "=", "[", "HasAVX1Only", "]", "in", "{", "def", ":", "Pat", "(", "v4i64", "(", "X86SubVBroadcast", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ",", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "v8i32", "(", "X86SubVBroadcast", "(", "bc_v4i32", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ")", ",", "<BUGE>", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "v16i16", "(", "X86SubVBroadcast", "(", "bc_v8i16", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ")", ",", "<BUGE>", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "v32i8", "(", "X86SubVBroadcast", "(", "bc_v16i8", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ")", ",", "<BUGE>", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "}" ]

GCC

microblaze

CPP

stmt_completion

MPU

6,700

[ "=", "insn", ";" ]

[ "rtx_insn", "*", "insn", ";", "rtx_insn", "*", "before_4", "=", "<NUM_LIT>", ";", "rtx_insn", "*", "before_16", "=", "<NUM_LIT>", ";", "int", "addr_offset", "=", "<NUM_LIT>", ";", "int", "length", ";", "int", "wic_addr0", "=", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "int", "first_addr", "=", "INSN_ADDRESSES", "(", "INSN_UID", "(", "first", ")", ")", ";", "for", "(", "insn", "=", "first", ";", "insn", ";", "insn", "=", "NEXT_INSN", "(", "insn", ")", ")", "if", "(", "INSN_P", "(", "insn", ")", ")", "{", "addr_offset", "=", "INSN_ADDRESSES", "(", "INSN_UID", "(", "insn", ")", ")", "-", "first_addr", ";", "length", "=", "get_attr_length", "(", "insn", ")", ";", "if", "(", "before_4", "==", "<NUM_LIT>", "&&", "addr_offset", "+", "length", ">=", "<NUM_LIT>", "*", "<NUM_LIT>", ")", "before_4" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,701

[ "<NUM_LIT>", ";" ]

[ "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseLongOffset", ";", "let", "accessSize", "=", "WordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isExtended", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";", "let", "isExtendable", "=" ]

LLVM

X86

CPP

next_suggestion

CPU

6,702

[ "}" ]

[ "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "MVT", "PtrVT", "=", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "if", "(", "!", "Fn", "->", "hasPersonalityFn", "(", ")", ")", "return", "EntryEBP", ";", "MCSymbol", "*", "OffsetSym", "=", "MF", ".", "getContext", "(", ")", ".", "getOrCreateParentFrameOffsetSymbol", "(", "GlobalValue", "::", "dropLLVMManglingEscape", "(", "Fn", "->", "getName", "(", ")", ")", ")", ";", "SDValue", "OffsetSymVal", "=", "DAG", ".", "getMCSymbol", "(", "OffsetSym", ",", "PtrVT", ")", ";", "SDValue", "ParentFrameOffset", "=", "DAG", ".", "getNode", "(", "ISD", "::", "LOCAL_RECOVER", ",", "dl", ",", "PtrVT", ",", "OffsetSymVal", ")", ";", "const", "X86Subtarget", "&", "Subtarget", "=", "DAG", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "if", "(", "Subtarget", ".", "is64Bit", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "PtrVT", ",", "EntryEBP", ",", "ParentFrameOffset", ")", ";", "int", "RegNodeSize", "=", "getSEHRegistrationNodeSize", "(", "Fn", ")", ";", "SDValue", "RegNodeBase", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "PtrVT", ",", "EntryEBP", ",", "DAG", ".", "getConstant", "(", "RegNodeSize", ",", "dl", ",", "PtrVT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "PtrVT", ",", "RegNodeBase", ",", "ParentFrameOffset", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,703

[ "<NUM_LIT>", ";" ]

[ "def", "L2_loadrhgp", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "u31_1Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_c4db48cb", ",", "TypeV2LDST", ">", ",", "Enc_8df4be", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=" ]

LLVM

AMDGPU

TD

stmt_completion

GPU

6,704

[ "<NUM_LIT>", ",", "NAME", "#", "<STR_LIT>", ">", ";" ]

[ "def", "_LDS_OFFSET_gfx6_gfx7", ":", "MUBUF_Real_gfx6_gfx7", "<", "op", ",", "!", "cast", "<", "MUBUF_Pseudo", ">", "(", "NAME", "#", "<STR_LIT>", ")", ">", ",", "MUBUFLdsTable", "<" ]

GCC

nds32

CPP

stmt_completion

CPU

6,705

[ ";" ]

[ "else", "if", "(", "recog_memoized", "(", "insn", ")", "==", "CODE_FOR_tls_ie", ")", "nds32_group_tls_insn", "(", "insn", ")", ";", "else", "if", "(", "TARGET_FPU_SINGLE", "&&", "recog_memoized", "(", "insn", ")", "==", "CODE_FOR_move_addr", "&&", "!", "nds32_ict_const_p", "(", "XEXP", "(", "SET_SRC", "(", "PATTERN", "(", "insn", ")", ")", ",", "<NUM_LIT>", ")", ")", ")", "{", "nds32_group_float_insns", "(", "insn", ")", ";", "}", "}", "else", "if", "(", "CALL_P", "(", "insn", ")", "&&", "recog_memoized", "(", "insn", ")", "==", "CODE_FOR_tls_desc", ")", "{", "nds32_group_tls_insn", "(", "insn", ")", ";", "}", "}", "df_insn_rescan_all", "(", ")", ";", "df_finish_pass", "(", "false", ")" ]

GCC

s390

MD

next_suggestion

MPU

6,706

[ "UNSPEC_VEC_MERGEL", ")", ")", "]" ]

[ "UNSPEC_VEC_SMULT_EVEN", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "unspec", ":", "<", "vec_double", ">", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", "UNSPEC_VEC_SMULT_ODD", ")", ")", "(", "set", "(", "match_operand", ":", "<", "vec_double", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "<", "vec_double", ">", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]" ]

GCC

i386

MD

stmt_completion

CPU

6,707

[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(" ]

LLVM

ARM

TD

next_suggestion

CPU

6,708

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

[ "class", "VST3DWB", "<", "bits", "<", "<NUM_LIT>", ">", "op11_8", ",", "bits", "<", "<NUM_LIT>", ">", "op7_4", ",", "string", "Dt", ">", ":", "NLdSt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op11_8", ",", "op7_4", ",", "(", "outs", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "addrmode6", ":", "$", "Rn", ",", "am6offset", ":", "$", "Rm", ",", "DPR", ":", "$", "Vd", ",", "DPR", ":", "$", "src2", ",", "DPR", ":", "$", "src3", ")", ",", "IIC_VST3u", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteVST3", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";" ]

LLVM

AMDGPU

TD

next_suggestion

GPU

6,709

[ "let", "SchedRW", "=", "[", "WriteBranch", "]", ";" ]

[ "class", "SOPK_32_BR", "<", "string", "opName", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SOPK_Pseudo", "<", "opName", ",", "(", "outs", ")", ",", "(", "ins", "sopp_brtarget", ":", "$", "simm16", ",", "SReg_32", ":", "$", "sdst", ")", ",", "<STR_LIT>", ",", "pattern", ">", "{", "let", "Defs", "=", "[", "EXEC", "]", ";", "let", "Uses", "=", "[", "EXEC", "]", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,710

[ "}" ]

[ "def", "A4_vcmpbeq_any", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_85d5d03f", ",", "TypeALU64", ">", ",", "Enc_fcf7a7", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

code_generation

CPU

6,711

[ "unsigned", "X86InstrInfo", "::", "getGlobalBaseReg", "(", "MachineFunction", "*", "MF", ")", "const", "{", "assert", "(", "!", "TM", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ".", "is64Bit", "(", ")", "&&", "<STR_LIT>", "X86-64 PIC uses RIP relative addressing", "<STR_LIT>", ")", ";", "X86MachineFunctionInfo", "*", "X86FI", "=", "MF", "->", "getInfo", "<", "X86MachineFunctionInfo", ">", "(", ")", ";", "unsigned", "GlobalBaseReg", "=", "X86FI", "->", "getGlobalBaseReg", "(", ")", ";", "if", "(", "GlobalBaseReg", "!=", "<NUM_LIT>", ")", "return", "GlobalBaseReg", ";", "MachineBasicBlock", "&", "FirstMBB", "=", "MF", "->", "front", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "FirstMBB", ".", "begin", "(", ")", ";", "DebugLoc", "DL", "=", "DebugLoc", "::", "getUnknownLoc", "(", ")", ";", "if", "(", "MBBI", "!=", "FirstMBB", ".", "end", "(", ")", ")", "DL", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MF", "->", "getRegInfo", "(", ")", ";", "unsigned", "PC", "=", "RegInfo", ".", "createVirtualRegister", "(", "X86", "::", "GR32RegisterClass", ")", ";", "const", "TargetInstrInfo", "*", "TII", "=", "TM", ".", "getInstrInfo", "(", ")", ";", "BuildMI", "(", "FirstMBB", ",", "MBBI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOVPC32r", ")", ",", "PC", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "if", "(", "TM", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ".", "isPICStyleGOT", "(", ")", ")", "{", "GlobalBaseReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "X86", "::", "GR32RegisterClass", ")", ";", "BuildMI", "(", "FirstMBB", ",", "MBBI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "ADD32ri", ")", ",", "GlobalBaseReg", ")", ".", "addReg", "(", "PC", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "_GLOBAL_OFFSET_TABLE_", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "else", "{", "GlobalBaseReg", "=", "PC", ";", "}", "X86FI", "->", "setGlobalBaseReg", "(", "GlobalBaseReg", ")", ";", "return", "GlobalBaseReg", ";", "}" ]

[ "getGlobalBaseReg", "-", "Return", "a", "virtual", "register", "initialized", "with", "the", "the", "global", "base", "register", "value", "." ]

LLVM

X86

CPP

next_suggestion

CPU

6,712

[ "return", "DAG", ".", "getNode", "(", "NewOpcode", ",", "SDLoc", "(", "N", ")", ",", "VT", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "AllOnesVec", ")", ";" ]

[ "if", "(", "!", "ISD", "::", "isConstantSplatVector", "(", "N1", ",", "SplatVal", ")", "||", "!", "SplatVal", ".", "isOneValue", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "AllOnesVec", "=", "getOnesVector", "(", "VT", ",", "DAG", ",", "SDLoc", "(", "N", ")", ")", ";", "unsigned", "NewOpcode", "=", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ADD", "?", "ISD", "::", "SUB", ":", "ISD", "::", "ADD", ";" ]

GCC

mips

MD

stmt_completion

CPU

6,713

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>" ]

LLVM

ARM64

TD

next_suggestion

CPU

6,714

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Cn", ";" ]

[ "class", "SystemXtI", "<", "bit", "L", ",", "string", "asm", ">", ":", "RtSystemI", "<", "L", ",", "(", "outs", ")", ",", "(", "ins", "imm0_7", ":", "$", "op1", ",", "sys_cr_op", ":", "$", "Cn", ",", "sys_cr_op", ":", "$", "Cm", ",", "imm0_7", ":", "$", "op2", ",", "GPR64", ":", "$", "Rt", ")", ",", "asm", ",", "<STR_LIT>", ">", "{", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>", ">", "Cn", ";", "bits", "<", "<NUM_LIT>", ">", "Cm", ";", "bits", "<", "<NUM_LIT>", ">", "op2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op1", ";" ]

LLVM

ARM64

TD

stmt_completion

CPU

6,715

[ "=", "<NUM_LIT>", ";" ]

[ "def", "Xr", ":", "BaseOneOperandData", "<", "opc", ",", "GPR64", ",", "asm", ",", "node", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}" ]

LLVM

ARM

TD

program_repair

CPU

6,716

[ "<FIXS>", "(", "EXTRACT_SUBREG", "(", "v2f32", "(", "COPY_TO_REGCLASS", "(", "v2f32", "DPR", ":", "$", "src1", ")", ",", "DPR_VFP2", ")", ")", ",", "<FIXE>", "<FIXS>", "(", "EXTRACT_SUBREG", "(", "v4f32", "(", "COPY_TO_REGCLASS", "(", "v4f32", "QPR", ":", "$", "src1", ")", ",", "QPR_VFP2", ")", ")", ",", "<FIXE>" ]

[ "(", "DSubReg_i32_reg", "imm", ":", "$", "lane", ")", ")", ")", ",", "(", "SubReg_i32_lane", "imm", ":", "$", "lane", ")", ")", ">", ";", "def", ":", "Pat", "(", "extractelt", "(", "v2f32", "DPR", ":", "$", "src1", ")", ",", "imm", ":", "$", "src2", ")", ",", "<BUGS>", "(", "EXTRACT_SUBREG", "(", "COPY_TO_REGCLASS", "DPR", ":", "$", "src1", ",", "DPR_VFP2", ")", ",", "<BUGE>", "(", "SSubReg_f32_reg", "imm", ":", "$", "src2", ")", ")", ">", ";", "def", ":", "Pat", "(", "extractelt", "(", "v4f32", "QPR", ":", "$", "src1", ")", ",", "imm", ":", "$", "src2", ")", ",", "<BUGS>", "(", "EXTRACT_SUBREG", "(", "COPY_TO_REGCLASS", "QPR", ":", "$", "src1", ",", "QPR_VFP2", ")", ",", "<BUGE>", "(", "SSubReg_f32_reg", "imm", ":", "$", "src2", ")", ")", ">", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

6,717

[ ";" ]

[ "def", "A64FXWrite_LD2I1", ":", "SchedWriteRes", "<", "[", "A64FXGI056", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>" ]

LLVM

LC2200

TD

stmt_completion

CPU

6,718

[ "<NUM_LIT>", ",", "opcodestr", ",", "argstr", ",", "pattern", ">", "{" ]

[ "class", "Pseudo", "<", "dag", "outs", ",", "dag", "ins", ",", "list", "<", "dag", ">", "pattern", ",", "string", "opcodestr", "=", "<STR_LIT>", ",", "string", "argstr", "=", "<STR_LIT>", ">", ":", "InstLC2200", "<", "outs", ",", "ins", "," ]

LLVM

WebAssembly

CPP

next_suggestion

Virtual ISA

6,719

[ "MFI", ".", "setWAReg", "(", "VReg", ",", "CurReg", "++", ")", ";" ]

[ "for", "(", "unsigned", "VRegIdx", "=", "<NUM_LIT>", ";", "VRegIdx", "<", "NumVRegs", ";", "++", "VRegIdx", ")", "{", "Register", "VReg", "=", "Register", "::", "index2VirtReg", "(", "VRegIdx", ")", ";", "if", "(", "MRI", ".", "use_empty", "(", "VReg", ")", ")", "continue", ";", "if", "(", "MFI", ".", "isVRegStackified", "(", "VReg", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "VReg ", "<STR_LIT>", "<<", "VReg", "<<", "<STR_LIT>", " -> WAReg ", "<STR_LIT>", "<<", "(", "INT32_MIN", "|", "NumStackRegs", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "MFI", ".", "setWAReg", "(", "VReg", ",", "INT32_MIN", "|", "NumStackRegs", "++", ")", ";", "continue", ";", "}", "if", "(", "MFI", ".", "getWAReg", "(", "VReg", ")", "==", "WebAssemblyFunctionInfo", "::", "UnusedReg", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "VReg ", "<STR_LIT>", "<<", "VReg", "<<", "<STR_LIT>", " -> WAReg ", "<STR_LIT>", "<<", "CurReg", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]

GCC

powerpcspe

CPP

code_generation

CPU

6,720

[ "static", "rtx", "rs6000_debug_legitimize_reload_address", "(", "rtx", "x", ",", "machine_mode", "mode", ",", "int", "opnum", ",", "int", "type", ",", "int", "ind_levels", ",", "int", "*", "win", ")", "{", "rtx", "ret", "=", "rs6000_legitimize_reload_address", "(", "x", ",", "mode", ",", "opnum", ",", "type", ",", "ind_levels", ",", "win", ")", ";", "fprintf", "(", "stderr", ",", "<STR_LIT>", "\\nrs6000_legitimize_reload_address: mode = %s, opnum = %d, ", "<STR_LIT>", "<STR_LIT>", "type = %d, ind_levels = %d, win = %d, original addr:\\n", "<STR_LIT>", ",", "GET_MODE_NAME", "(", "mode", ")", ",", "opnum", ",", "type", ",", "ind_levels", ",", "*", "win", ")", ";", "debug_rtx", "(", "x", ")", ";", "if", "(", "x", "==", "ret", ")", "fprintf", "(", "stderr", ",", "<STR_LIT>", "Same address returned\\n", "<STR_LIT>", ")", ";", "else", "if", "(", "!", "ret", ")", "fprintf", "(", "stderr", ",", "<STR_LIT>", "NULL returned\\n", "<STR_LIT>", ")", ";", "else", "{", "fprintf", "(", "stderr", ",", "<STR_LIT>", "New address:\\n", "<STR_LIT>", ")", ";", "debug_rtx", "(", "ret", ")", ";", "}", "return", "ret", ";", "}" ]

[ "Debug", "version", "of", "rs6000_legitimize_reload_address", "." ]

LLVM

PowerPC

CPP

program_repair

CPU

6,721

[ "<FIXS>", "std", "::", "string", "Name", "=", "Mang", "->", "getMangledName", "(", "GV", ")", ";", "<FIXE>" ]

[ "case", "MachineOperand", "::", "MO_GlobalAddress", ":", "{", "GlobalValue", "*", "GV", "=", "MO", ".", "getGlobal", "(", ")", ";", "<BUGS>", "std", "::", "string", "Name", "=", "Mang", "->", "getValueName", "(", "GV", ")", ";", "<BUGE>", "if", "(", "TM", ".", "getRelocationModel", "(", ")", "!=", "Reloc", "::", "Static", ")", "{" ]

LLVM

AArch64

CPP

stmt_completion

CPU

6,722

[ "::", "Indexed", ")", ";" ]

[ "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv1i64_indexed_OP1", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv1i64_indexed_OP2", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f32_OP1", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f32_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i32_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f64_OP1", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLAv2f64_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv2i64_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP1", ":", "case", "MachineCombinerPattern", "::", "FMLAv4f32_OP1", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLAv4f32_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLAv4i32_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Accumulator", ")", ";", "}", "break", ";", "case", "MachineCombinerPattern", "::", "FMULSUBS_OP1", ":", "case", "MachineCombinerPattern", "::", "FMULSUBD_OP1", ":", "{", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMULSUBS_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ")", ";", "break", ";", "}", "case", "MachineCombinerPattern", "::", "FNMULSUBS_OP1", ":", "case", "MachineCombinerPattern", "::", "FNMULSUBD_OP1", ":", "{", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FNMULSUBS_OP1", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ")", ";", "break", ";", "}", "case", "MachineCombinerPattern", "::", "FMULSUBS_OP2", ":", "case", "MachineCombinerPattern", "::", "FMULSUBD_OP2", ":", "{", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMULSUBS_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ")", ";", "break", ";", "}", "case", "MachineCombinerPattern", "::", "FMLSv1i32_indexed_OP2", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLSv1i64_indexed_OP2", ":", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind", "::", "Indexed", ")", ";", "break", ";", "case", "MachineCombinerPattern", "::", "FMLSv2f32_OP2", ":", "case", "MachineCombinerPattern", "::", "FMLSv2i32_indexed_OP2", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "FMLSv2i32_indexed_OP2", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MUL", "=", "genFusedMultiply", "(", "MF", ",", "MRI", ",", "TII", ",", "Root", ",", "InsInstrs", ",", "<NUM_LIT>", ",", "Opc", ",", "RC", ",", "FMAInstKind" ]

LLVM

ARM

CPP

stmt_completion

CPU

6,723

[ "(", "Op", ",", "TruncTy", ")", ")", ";" ]

[ "else", "if", "(", "isa", "<", "UndefValue", ">", "(", "&", "*", "U", ")", ")", "U", "->", "mutateType", "(", "ExtTy", ")", ";", "}", "if", "(", "shouldPromote", "(", "I", ")", ")", "{", "I", "->", "mutateType", "(", "ExtTy", ")", ";", "Promoted", ".", "insert", "(", "I", ")", ";", "}", "}", "for", "(", "auto", "*", "V", ":", "Visited", ")", "{", "if", "(", "Leaves", ".", "count", "(", "V", ")", ")", "continue", ";", "if", "(", "auto", "*", "ZExt", "=", "dyn_cast", "<", "ZExtInst", ">", "(", "V", ")", ")", "{", "if", "(", "ZExt", "->", "getDestTy", "(", ")", "!=", "ExtTy", ")", "{", "ZExt", "->", "mutateType", "(", "ExtTy", ")", ";", "Promoted", ".", "insert", "(", "ZExt", ")", ";", "}", "else", "if", "(", "ZExt", "->", "getSrcTy", "(", ")", "==", "ExtTy", ")", "{", "ReplaceAllUsersOfWith", "(", "V", ",", "ZExt", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "InstsToRemove", ".", "push_back", "(", "ZExt", ")", ";", "}", "continue", ";", "}", "if", "(", "!", "shouldPromote", "(", "V", ")", "||", "isPromotedResultSafe", "(", "V", ")", ")", "continue", ";", "InsertDSPIntrinsic", "(", "cast", "<", "Instruction", ">", "(", "V", ")", ")", ";", "}", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ARM CGP: Fixing up the roots:\\n", "<STR_LIT>", ")", ";", "for", "(", "auto", "I", ":", "Roots", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " - ", "<STR_LIT>", "<<", "*", "I", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "Type", "*", "TruncTy", "=", "OrigTy", ";", "if", "(", "auto", "*", "Store", "=", "dyn_cast", "<", "StoreInst", ">", "(", "I", ")", ")", "{", "auto", "*", "PtrTy", "=", "cast", "<", "PointerType", ">", "(", "Store", "->", "getPointerOperandType", "(", ")", ")", ";", "TruncTy", "=", "PtrTy", "->", "getElementType", "(", ")", ";", "}", "else", "if", "(", "isa", "<", "ReturnInst", ">", "(", "I", ")", ")", "{", "Function", "*", "F", "=", "I", "->", "getParent", "(", ")", "->", "getParent", "(", ")", ";", "TruncTy", "=", "F", "->", "getFunctionType", "(", ")", "->", "getReturnType", "(", ")", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "I", "->", "getNumOperands", "(", ")", ";", "++", "i", ")", "{", "Value", "*", "V", "=", "I", "->", "getOperand", "(", "i", ")", ";", "if", "(", "Promoted", ".", "count", "(", "V", ")", "||", "NewInsts", ".", "count", "(", "V", ")", ")", "{", "if", "(", "auto", "*", "Op", "=", "dyn_cast", "<", "Instruction", ">", "(", "V", ")", ")", "{", "if", "(", "auto", "*", "Call", "=", "dyn_cast", "<", "CallInst", ">", "(", "I", ")", ")", "TruncTy", "=", "Call", "->", "getFunctionType", "(", ")", "->", "getParamType", "(", "i", ")", ";", "if", "(", "TruncTy", "==", "ExtTy", ")", "continue", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ARM CGP: Creating ", "<STR_LIT>", "<<", "*", "TruncTy", "<<", "<STR_LIT>", " Trunc for ", "<STR_LIT>", "<<", "*", "Op", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "Builder", ".", "SetInsertPoint", "(", "Op", ")", ";", "auto", "*", "Trunc", "=", "cast", "<", "Instruction", ">", "(", "Builder", ".", "CreateTrunc" ]

LLVM

AMDGPU

CPP

program_repair

GPU

6,724

[ "<FIXS>", "struct", "HardwareLimits", "{", "<FIXE>", "<FIXS>", "}", ";", "<FIXE>", "<FIXS>", "struct", "RegisterEncoding", "{", "<FIXE>", "<FIXS>", "}", ";", "<FIXE>" ]

[ "using", "RegInterval", "=", "std", "::", "pair", "int", ",", "int", ">", ";", "<BUGS>", "struct", "{", "<BUGE>", "unsigned", "VmcntMax", ";", "unsigned", "ExpcntMax", ";", "unsigned", "LgkmcntMax", ";", "unsigned", "VscntMax", ";", "<BUGS>", "}", "HardwareLimits", ";", "<BUGE>", "<BUGS>", "struct", "{", "<BUGE>", "unsigned", "VGPR0", ";", "unsigned", "VGPRL", ";", "unsigned", "SGPR0", ";", "unsigned", "SGPRL", ";", "<BUGS>", "}", "RegisterEncoding", ";", "<BUGE>", "enum", "WaitEventType", "{", "VMEM_ACCESS", "," ]

GCC

arm

MD

program_repair

CPU

6,725

[ "<FIXS>", "(", "if_then_else", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_string", "<STR_LIT>", ")", "(", "const_string", "<STR_LIT>", ")", ")", ")", ")", "<FIXE>" ]

[ "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_string", "<STR_LIT>", ")", "<BUGS>", "(", "if_then_else", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_string", "<STR_LIT>", ")", "(", "const_string", "<STR_LIT>", ")", ")", ")", ")", "<BUGE>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,726

[ "<NUM_LIT>", ";" ]

[ "def", "A2_orp", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_946df596", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isCommutable", "=" ]

GCC

m32c

MD

next_suggestion

MPU

6,727

[ "(", "if_then_else", ":", "QHI", "(", "eq", "(", "reg", ":", "CC", "FLG_REGNO", ")", "(", "const_int", "<NUM_LIT>", ")", ")" ]

[ "(", "match_operand", ":", "QHI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

6,728

[ "if", "(", "Memop", "->", "getMemoryVT", "(", ")", "==", "MVT", "::", "f64", ")", "{" ]

[ "UI", "!=", "E", ";", "++", "UI", ")", "{", "if", "(", "MemSDNode", "*", "Memop", "=", "dyn_cast", "<", "MemSDNode", ">", "(", "*", "UI", ")", ")", "{" ]

GCC

i386

CPP

next_suggestion

CPU

6,729

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m256h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_mask_fnmsub_ph", "(", "_", "_", "m256h", "_", "_", "A", ",", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m256h", "_", "_", "B", ",", "_", "_", "m256h", "_", "_", "C", ")", "{", "return", "(", "_", "_", "m256h", ")", "_", "_", "builtin_ia32_vfnmsubph256_mask", "(", "(", "_", "_", "v16hf", ")", "_", "_", "A", ",", "(", "_", "_", "v16hf", ")", "_", "_", "B", ",", "(", "_", "_", "v16hf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ")", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,730

[ "}" ]

[ "addPass", "(", "new", "RegBankSelect", "(", ")", ")", ";", "return", "false", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

6,731

[ "}" ]

[ "bool", "hasFlatSegmentOffsetBug", "(", ")", "const", "{", "return", "HasFlatSegmentOffsetBug", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

6,732

[ "(", "<NUM_LIT>", ")", ";" ]

[ "static", "const", "MachineOperand", "&", "getLdStBaseOp", "(", "const", "MachineInstr", "*", "MI", ")", "{", "return", "MI", "->", "getOperand" ]

LLVM

AArch64

CPP

program_repair

CPU

6,733

[ "<FIXS>", "assert", "(", "Subtarget", ".", "hasSVEorSME", "(", ")", "&&", "<STR_LIT>", "Unexpected SVE register.", "<STR_LIT>", ")", ";", "<FIXE>" ]

[ "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "{", "<BUGS>", "assert", "(", "(", "Subtarget", ".", "hasSVE", "(", ")", "||", "Subtarget", ".", "hasSME", "(", ")", ")", "&&", "<STR_LIT>", "Unexpected SVE register.", "<STR_LIT>", ")", ";", "<BUGE>", "static", "const", "unsigned", "Indices", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "copyPhysRegTuple", "(", "MBB", ",", "I", ",", "DL", ",", "DestReg", ",", "SrcReg", ",", "KillSrc", ",", "<STR_LIT>", "::", "<STR_LIT>", "," ]

GCC

aarch64

MD

next_suggestion

CPU

6,734

[ "<STR_LIT>" ]

[ "[", "(", "unspec_volatile", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPECV_BLOCKAGE", ")", "]", "<STR_LIT>" ]

GCC

ia64

MD

next_suggestion

CPU

6,735

[ "<STR_LIT>", ")" ]

[ "(", "unspec", ":", "SF", "[", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VECT_EXTR", ")", ")", "]", "<STR_LIT>" ]

GCC

i386

MD

next_suggestion

CPU

6,736

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

JVM

CPP

next_suggestion

Virtual ISA

6,737

[ "}", "else", "if", "(", "Op", ".", "isImm", "(", ")", ")", "{" ]

[ "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNo", ")", ";", "const", "MCInstrDesc", "&", "Desc", "=", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ";", "const", "MCOperandInfo", "&", "Info", "=", "Desc", ".", "OpInfo", "[", "OpNo", "]", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register operand.", "<STR_LIT>", ")", ";" ]

LLVM

Sparc

CPP

next_suggestion

CPU

6,738

[ "}" ]

[ "<STR_LIT>", "::", "<STR_LIT>", "getFixupKind", "(", ")", "const", "{", "return", "getFixupKind", "(", "Kind", ")", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

6,739

[ "MachineInstrBuilder", "MIBuilder", "=", "BuildMI", "(", "MBB", ",", "&", "Instr", ",", "Instr", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "MVE_VPNOT", ")", ")", ".", "add", "(", "Instr", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addReg", "(", "PrevVCMPResultReg", ")", ";" ]

[ "PrevVCMPResultKiller", "=", "MO", ";", "}", "}", "if", "(", "getVPTInstrPredicate", "(", "Instr", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "continue", ";", "if", "(", "!", "IsVCMP", "(", "Instr", ".", "getOpcode", "(", ")", ")", ")", "{", "if", "(", "IsWritingToVCCR", "(", "Instr", ")", ")", "PrevVCMP", "=", "nullptr", ";", "continue", ";", "}", "if", "(", "!", "PrevVCMP", "||", "!", "IsVPNOTEquivalent", "(", "Instr", ",", "*", "PrevVCMP", ")", ")", "{", "PrevVCMP", "=", "&", "Instr", ";", "continue", ";", "}", "Register", "PrevVCMPResultReg", "=", "PrevVCMP", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,740

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

6,741

[ "Mips", "::", "SP", ")", ";" ]

[ "bool", "IsN64", "=", "static_cast", "<", "const", "MipsTargetMachine", "&", ">", "(", "MF", ".", "getTarget", "(", ")", ")", ".", "getABI", "(", ")", ".", "IsN64", "(", ")", ";", "if", "(", "Subtarget", ".", "inMips16Mode", "(", ")", ")", "return", "TFI", "->", "hasFP", "(", "MF", ")", "?", "Mips", "::", "S0", ":", "Mips", "::", "SP", ";", "else", "return", "TFI", "->", "hasFP", "(", "MF", ")", "?", "(", "IsN64", "?", "Mips", "::", "FP_64", ":", "Mips", "::", "FP", ")", ":", "(", "IsN64", "?", "Mips", "::", "SP_64", ":" ]

LLVM

ARM

CPP

next_suggestion

CPU

6,742

[ "}" ]

[ "bool", "ARMTargetLowering", "::", "shouldExpandShift", "(", "SelectionDAG", "&", "DAG", ",", "SDNode", "*", "N", ")", "const", "{", "return", "true", ";" ]

GCC

avr

CPP

code_generation

MPU

6,743

[ "static", "inline", "int", "avr_outgoing_args_size", "(", "void", ")", "{", "return", "(", "ACCUMULATE_OUTGOING_ARGS", "?", "(", "HOST_WIDE_INT", ")", "crtl", "->", "outgoing_args_size", ":", "<NUM_LIT>", ")", ";", "}" ]

[ "Report", "contribution", "of", "accumulated", "outgoing", "arguments", "to", "stack", "size", "." ]

LLVM

Mips

CPP

next_suggestion

CPU

6,744

[ "MaskInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "AddrReg", ")", ")", ";" ]

[ "MaskInst", ".", "setOpcode", "(", "Mips", "::", "AND", ")", ";", "MaskInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "AddrReg", ")", ")", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

6,745

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "class", "SignAuthZero", "<", "bits", "<", "<NUM_LIT>", ">", "opcode_prefix", ",", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "GPR64", ":", "$", "Rd", ")", ",", "(", "ins", "GPR64", ":", "$", "src", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode_prefix", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";" ]

LLVM

WDC65816

CPP

code_generation

MPU

6,746

[ "unsigned", "WDC65816InstrInfo", "::", "getGlobalBaseReg", "(", "MachineFunction", "*", "MF", ")", "const", "{", "WDC65816MachineFunctionInfo", "*", "WDC65816FI", "=", "MF", "->", "getInfo", "<", "WDC65816MachineFunctionInfo", ">", "(", ")", ";", "return", "WDC65816FI", "->", "getGlobalBaseReg", "(", ")", ";", "unsigned", "GlobalBaseReg", "=", "WDC65816FI", "->", "getGlobalBaseReg", "(", ")", ";", "if", "(", "GlobalBaseReg", "!=", "<NUM_LIT>", ")", "return", "GlobalBaseReg", ";", "MachineBasicBlock", "&", "FirstMBB", "=", "MF", "->", "front", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "FirstMBB", ".", "begin", "(", ")", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MF", "->", "getRegInfo", "(", ")", ";", "GlobalBaseReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "DebugLoc", "dl", ";", "BuildMI", "(", "FirstMBB", ",", "MBBI", ",", "dl", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "GlobalBaseReg", ")", ";", "SparcFI", "->", "setGlobalBaseReg", "(", "GlobalBaseReg", ")", ";", "return", "GlobalBaseReg", ";", "}" ]

[ "getGlobalBaseReg", "-", "Return", "a", "virtual", "register", "initialized", "with", "the", "the", "global", "base", "register", "value", "." ]

GCC

aarch64

MD

next_suggestion

CPU

6,747

[ "<STR_LIT>" ]

[ "(", "compare", ":", "CC_NZ", "(", "plus", ":", "GPI", "(", "match_operand", ":", "GPI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "GPI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "GPI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "GPI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

X86

TD

program_repair

CPU

6,748

[ "<FIXS>", "bool", "IsAllOnes", "=", "(", "Opc", "=", "=", "X86", ":", ":", "V_SETALLONES", "|", "|", "Opc", "=", "=", "X86", ":", ":", "AVX_SETALLONES", ")", ";", "const", "Constant", "*", "C", "=", "IsAllOnes", "?", "Constant", ":", ":", "getAllOnesValue", "(", "Ty", ")", ":", "Constant", ":", ":", "getNullValue", "(", "Ty", ")", ";", "<FIXE>" ]

[ "Ty", "=", "VectorType", ":", ":", "get", "(", "Type", ":", ":", "getFloatTy", "(", "MF", ".", "getFunction", "(", ")", "-", ">", "getContext", "(", ")", ")", ",", "<NUM_LIT>", ")", ";", "elseTy", "=", "VectorType", ":", ":", "get", "(", "Type", ":", ":", "getInt32Ty", "(", "MF", ".", "getFunction", "(", ")", "-", ">", "getContext", "(", ")", ")", ",", "<NUM_LIT>", ")", ";", "<BUGS>", "const", "Constant", "*", "C", "=", "LoadMI", "-", ">", "getOpcode", "(", ")", "=", "=", "X86", ":", ":", "V_SETALLONES", "?", "Constant", ":", ":", "getAllOnesValue", "(", "Ty", ")", ":", "Constant", ":", ":", "getNullValue", "(", "Ty", ")", ";", "<BUGE>", "unsigned", "CPI", "=", "MCP", ".", "getConstantPoolIndex", "(", "C", ",", "Alignment", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

6,749

[ "DL", ")", ";" ]

[ "EVT", "ARMTargetLowering", "::", "getSetCCResultType", "(", "const", "DataLayout", "&", "DL", ",", "LLVMContext", "&", ",", "EVT", "VT", ")", "const", "{", "if", "(", "!", "VT", ".", "isVector", "(", ")", ")", "return", "getPointerTy", "(" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

6,750

[ ")", ";" ]

[ "case", "MCSymbolRefExpr", "::", "VK_None", ":", "if", "(", "IsPCRel", ")", "return", "getPCRelReloc", "(", "Kind", ")", ";", "return", "getAbsoluteReloc", "(", "Kind", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_NTPOFF", ":", "assert", "(", "!", "IsPCRel", "&&", "<STR_LIT>", "NTPOFF shouldn't be PC-relative", "<STR_LIT>", ")", ";", "return", "getTLSLEReloc", "(", "Kind", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_INDNTPOFF", ":", "if", "(", "IsPCRel", "&&", "Kind", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "ELF", "::", "R_390_TLS_IEENT", ";", "llvm_unreachable", "(", "<STR_LIT>", "Only PC-relative INDNTPOFF accesses are supported for now", "<STR_LIT>", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_DTPOFF", ":", "assert", "(", "!", "IsPCRel", "&&", "<STR_LIT>", "DTPOFF shouldn't be PC-relative", "<STR_LIT>", ")", ";", "return", "getTLSLDOReloc", "(", "Kind", ")", ";", "case", "MCSymbolRefExpr", "::", "VK_TLSLDM", ":", "assert", "(", "!", "IsPCRel", "&&", "<STR_LIT>", "TLSLDM shouldn't be PC-relative", "<STR_LIT>", ")", ";", "return", "getTLSLDMReloc", "(", "Kind" ]

LLVM

MCS51

CPP

next_suggestion

MPU

6,751

[ "assert", "(", "Kind", "==", "MCExpr", "::", "SymbolRef", ")", ";" ]

[ "}", "if", "(", "Kind", "==", "MCExpr", "::", "Target", ")", "{", "MCS51MCExpr", "const", "*", "MCS51Expr", "=", "cast", "<", "MCS51MCExpr", ">", "(", "Expr", ")", ";", "int64_t", "Result", ";", "if", "(", "MCS51Expr", "->", "evaluateAsConstant", "(", "Result", ")", ")", "{", "return", "Result", ";", "}", "MCFixupKind", "FixupKind", "=", "static_cast", "<", "MCFixupKind", ">", "(", "MCS51Expr", "->", "getFixupKind", "(", ")", ")", ";", "Fixups", ".", "push_back", "(", "MCFixup", "::", "create", "(", "<NUM_LIT>", ",", "MCS51Expr", ",", "FixupKind", ")", ")", ";", "return", "<NUM_LIT>", ";", "}" ]

LLVM

Mips

CPP

next_suggestion

CPU

6,752

[ "Register", "VR2", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";" ]

[ "DebugLoc", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "const", "BasicBlock", "*", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "std", "::", "next", "(", "MachineFunction", "::", "iterator", "(", "BB", ")", ")", ";", "MachineFunction", "*", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "*", "FBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "TBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "Sink", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "FBB", ")", ";", "F", "->", "insert", "(", "It", ",", "TBB", ")", ";", "F", "->", "insert", "(", "It", ",", "Sink", ")", ";", "Sink", "->", "splice", "(", "Sink", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "Sink", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "FBB", ")", ";", "BB", "->", "addSuccessor", "(", "TBB", ")", ";", "FBB", "->", "addSuccessor", "(", "Sink", ")", ";", "TBB", "->", "addSuccessor", "(", "Sink", ")", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "BPOSGE32", ")", ")", ".", "addMBB", "(", "TBB", ")", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "BPOSGE32C_MMR3", ")", ")", ".", "addMBB", "(", "TBB", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,753

[ "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned" ]

LLVM

SystemZ

TD

next_suggestion

CPU

6,754

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V3", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "I2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";" ]

GCC

s390

MD

next_suggestion

MPU

6,755

[ "<STR_LIT>" ]

[ "[", "(", "unspec_volatile", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPECV_NOP_4_BYTE", ")", "]", "<STR_LIT>" ]

GCC

s390

MD

stmt_completion

MPU

6,756

[ "<STR_LIT>", ")" ]

[ "(", "define_subst_attr", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,757

[ "let", "Uses", "=", "[", "P0", "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

6,758

[ "isGFX10", "(", "STI", ")", ";" ]

[ "bool", "isGFX9_GFX10", "(", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "return", "isGFX9", "(", "STI", ")", "||" ]

GCC

arm

MD

next_suggestion

CPU

6,759

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]

[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

program_repair

CPU

6,760

[ "<FIXS>", "}", "<FIXE>" ]

[ "DecodeStatus", "AddThumbPredicate", "(", "MCInst", "&", ")", "const", ";", "void", "UpdateThumbVFPPredicate", "(", "MCInst", "&", ")", "const", ";", "}", ";", "<BUGS>", "}", "<BUGE>", "static", "bool", "Check", "(", "DecodeStatus", "&", "Out", ",", "DecodeStatus", "In", ")", "{", "switch", "(", "In", ")", "{" ]

GCC

s390

CPP

program_repair

MPU

6,761

[ "<FIXS>", "addr", "=", "plus_constant", "(", "Pmode", ",", "base", ",", "offset", ")", ";", "<FIXE>" ]

[ "{", "rtx", "addr", ",", "insn", ";", "<BUGS>", "addr", "=", "plus_constant", "(", "base", ",", "offset", ")", ";", "<BUGE>", "addr", "=", "gen_rtx_MEM", "(", "Pmode", ",", "addr", ")", ";", "set_mem_alias_set", "(", "addr", ",", "get_frame_alias_set", "(", ")", ")", ";" ]

GCC

rs6000

MD

stmt_completion

CPU

6,762

[ ")", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

6,763

[ "V2", ",", "Mask", ",", "DAG", ")", ";" ]

[ "bool", "LaneCrossing", "[", "<NUM_LIT>", "]", "=", "{", "false", ",", "false", "}", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ",", "Size", "=", "Mask", ".", "size", "(", ")", ";", "i", "<", "Size", ";", "++", "i", ")", "if", "(", "Mask", "[", "i", "]", ">=", "<NUM_LIT>", "&&", "(", "Mask", "[", "i", "]", "%", "Size", ")", "/", "LaneSize", "!=", "i", "/", "LaneSize", ")", "LaneCrossing", "[", "(", "Mask", "[", "i", "]", "%", "Size", ")", "/", "LaneSize", "]", "=", "true", ";", "if", "(", "!", "LaneCrossing", "[", "<NUM_LIT>", "]", "||", "!", "LaneCrossing", "[", "<NUM_LIT>", "]", ")", "return", "splitAndLowerVectorShuffle", "(", "DL", ",", "VT", ",", "V1", "," ]

LLVM

TMS320C64X

TD

stmt_completion

VLIW

6,764

[ "=", "sb", ";" ]

[ "class", "InstSide", "<", "int", "si", ",", "bit", "sb", ">", "{", "int", "intval", "=", "si", ";", "bit", "bitval" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,765

[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

GCC

h8300

MD

next_suggestion

MPU

6,766

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

GCC

aarch64

CPP

next_suggestion

CPU

6,767

[ "}" ]

[ "vtrnq_u32", "(", "uint32x4_t", "a", ",", "uint32x4_t", "b", ")", "{", "return", "(", "uint32x4x2_t", ")", "{", "vtrn1q_u32", "(", "a", ",", "b", ")", ",", "vtrn2q_u32", "(", "a", ",", "b", ")", "}", ";" ]

LLVM

ARM

CPP

program_repair

CPU

6,768

[ "<FIXS>", "bool", "IsTailPredLoop", "=", "false", ";", "<FIXE>" ]

[ "}", ";", "<BUGS>", "<BUGE>", "auto", "ScanLoop", "=", "[", "&", "]", "(", "Loop", "*", "L", ")", "{", "for", "(", "auto", "*", "BB", ":", "L", "->", "getBlocks", "(", ")", ")", "{", "for", "(", "auto", "&", "I", ":", "*", "BB", ")", "{" ]

LLVM

AMDGPU

CPP

code_generation

GPU

6,769

[ "void", "AMDGPUAsmPrinter", "::", "EmitInstruction", "(", "const", "MachineInstr", "*", "MI", ")", "{", "const", "AMDGPUSubtarget", "&", "STI", "=", "MF", "->", "getSubtarget", "<", "AMDGPUSubtarget", ">", "(", ")", ";", "AMDGPUMCInstLower", "MCInstLowering", "(", "OutContext", ",", "STI", ")", ";", "StringRef", "Err", ";", "if", "(", "!", "STI", ".", "getInstrInfo", "(", ")", "->", "verifyInstruction", "(", "MI", ",", "Err", ")", ")", "{", "errs", "(", ")", "<<", "<STR_LIT>", "Warning: Illegal instruction detected: ", "<STR_LIT>", "<<", "Err", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "MI", "->", "dump", "(", ")", ";", "}", "if", "(", "MI", "->", "isBundle", "(", ")", ")", "{", "const", "MachineBasicBlock", "*", "MBB", "=", "MI", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "::", "const_instr_iterator", "I", "=", "MI", ";", "++", "I", ";", "while", "(", "I", "!=", "MBB", "->", "end", "(", ")", "&&", "I", "->", "isInsideBundle", "(", ")", ")", "{", "EmitInstruction", "(", "I", ")", ";", "++", "I", ";", "}", "}", "else", "{", "MCInst", "TmpInst", ";", "MCInstLowering", ".", "lower", "(", "MI", ",", "TmpInst", ")", ";", "EmitToStreamer", "(", "*", "OutStreamer", ",", "TmpInst", ")", ";", "if", "(", "STI", ".", "dumpCode", "(", ")", ")", "{", "DisasmLines", ".", "resize", "(", "DisasmLines", ".", "size", "(", ")", "+", "<NUM_LIT>", ")", ";", "std", "::", "string", "&", "DisasmLine", "=", "DisasmLines", ".", "back", "(", ")", ";", "raw_string_ostream", "DisasmStream", "(", "DisasmLine", ")", ";", "AMDGPUInstPrinter", "InstPrinter", "(", "*", "TM", ".", "getMCAsmInfo", "(", ")", ",", "*", "MF", "->", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ",", "*", "MF", "->", "getSubtarget", "(", ")", ".", "getRegisterInfo", "(", ")", ")", ";", "InstPrinter", ".", "printInst", "(", "&", "TmpInst", ",", "DisasmStream", ",", "StringRef", "(", ")", ",", "MF", "->", "getSubtarget", "(", ")", ")", ";", "SmallVector", "<", "MCFixup", ",", "<NUM_LIT>", ">", "Fixups", ";", "SmallVector", "<", "char", ",", "<NUM_LIT>", ">", "CodeBytes", ";", "raw_svector_ostream", "CodeStream", "(", "CodeBytes", ")", ";", "auto", "&", "ObjStreamer", "=", "static_cast", "<", "MCObjectStreamer", "&", ">", "(", "*", "OutStreamer", ")", ";", "MCCodeEmitter", "&", "InstEmitter", "=", "ObjStreamer", ".", "getAssembler", "(", ")", ".", "getEmitter", "(", ")", ";", "InstEmitter", ".", "encodeInstruction", "(", "TmpInst", ",", "CodeStream", ",", "Fixups", ",", "MF", "->", "getSubtarget", "<", "MCSubtargetInfo", ">", "(", ")", ")", ";", "CodeStream", ".", "flush", "(", ")", ";", "HexLines", ".", "resize", "(", "HexLines", ".", "size", "(", ")", "+", "<NUM_LIT>", ")", ";", "std", "::", "string", "&", "HexLine", "=", "HexLines", ".", "back", "(", ")", ";", "raw_string_ostream", "HexStream", "(", "HexLine", ")", ";", "for", "(", "size_t", "i", "=", "<NUM_LIT>", ";", "i", "<", "CodeBytes", ".", "size", "(", ")", ";", "i", "+=", "<NUM_LIT>", ")", "{", "unsigned", "int", "CodeDWord", "=", "*", "(", "unsigned", "int", "*", ")", "&", "CodeBytes", "[", "i", "]", ";", "HexStream", "<<", "format", "(", "<STR_LIT>", "%s%08X", "<STR_LIT>", ",", "(", "i", ">", "<NUM_LIT>", "?", "<STR_LIT>", "<STR_LIT>", ":", "<STR_LIT>", "<STR_LIT>", ")", ",", "CodeDWord", ")", ";", "}", "DisasmStream", ".", "flush", "(", ")", ";", "DisasmLineMaxLen", "=", "std", "::", "max", "(", "DisasmLineMaxLen", ",", "DisasmLine", ".", "size", "(", ")", ")", ";", "}", "}", "}" ]

[ "EmitInstruction", "-", "This", "callback", "is", "invoked", "when", "an", "instruction", "is", "emitted", ",", "to", "advance", "the", "hazard", "state", "." ]

LLVM

AArch64

CPP

stmt_completion

CPU

6,770

[ ":" ]

[ "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_neon_st2", ":", "case", "Intrinsic", "::", "aarch64_neon_st3", ":", "case", "Intrinsic", "::", "aarch64_neon_st4", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x4", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "unsigned", "NumElts", "=", "<NUM_LIT>", ";", "for", "(", "const", "Value", "*", "Arg", ":", "I", ".", "args", "(", ")", ")", "{", "Type", "*", "ArgTy", "=", "Arg", "->", "getType", "(", ")", ";", "if", "(", "!", "ArgTy", "->", "isVectorTy", "(", ")", ")", "break", ";", "NumElts", "+=", "DL", ".", "getTypeSizeInBits", "(", "ArgTy", ")", "/", "<NUM_LIT>", ";", "}", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "MVT", "::", "i64", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_neon_st2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st4lane", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "unsigned", "NumElts", "=", "<NUM_LIT>", ";", "Type", "*", "VecTy", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ";", "MVT", "EleVT", "=", "MVT", "::", "getVT", "(", "VecTy", ")", ".", "getVectorElementType", "(", ")", ";", "for", "(", "const", "Value", "*", "Arg", ":", "I", ".", "args", "(", ")", ")", "{", "Type", "*", "ArgTy", "=", "Arg", "->", "getType", "(", ")", ";", "if", "(", "!", "ArgTy", "->", "isVectorTy", "(", ")", ")", "break", ";", "NumElts", "+=", "<NUM_LIT>", ";", "}", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "EleVT", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_ldaxr", ":", "case", "Intrinsic", "::", "aarch64_ldxr", ":", "{", "Type", "*", "ValTy", "=", "I", ".", "getParamElementType", "(", "<NUM_LIT>", ")", ";", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "Info", ".", "memVT", "=", "MVT", "::", "getVT", "(", "ValTy", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", "=", "DL", ".", "getABITypeAlign", "(", "ValTy", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", "|", "MachineMemOperand", "::", "MOVolatile", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_stlxr" ]

GCC

i386

CPP

stmt_completion

CPU

6,771

[ ",", "_", "_", "M", ")", ";" ]

[ "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_pbroadcastd256_gpr_mask", "(", "_", "_", "A", ",", "(", "_", "_", "v8si", ")", "_", "mm256_setzero_si256", "(", ")" ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,772

[ "}" ]

[ "}", "}", "else", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Creating new acc chain for ", "<STR_LIT>", "<<", "PrintReg", "(", "Rd", ",", "&", "TRI", ")", "<<", "'", "\\n", "'", ";", ")", ";", "Chains", ".", "insert", "(", "Rd", ")", ";", "}", "PBQPRAGraph", "::", "NodeId", "node1", "=", "G", ".", "getMetadata", "(", ")", ".", "getNodeIdForVReg", "(", "Rd", ")", ";", "const", "LiveInterval", "&", "ld", "=", "LIs", ".", "getInterval", "(", "Rd", ")", ";", "for", "(", "auto", "r", ":", "Chains", ")", "{", "if", "(", "r", "==", "Rd", ")", "continue", ";", "const", "LiveInterval", "&", "lr", "=", "LIs", ".", "getInterval", "(", "r", ")", ";", "if", "(", "ld", ".", "overlaps", "(", "lr", ")", ")", "{", "const", "PBQPRAGraph", "::", "NodeMetadata", "::", "OptionToRegMap", "*", "vRdAllowed", "=", "&", "G", ".", "getNodeMetadata", "(", "node1", ")", ".", "getOptionRegs", "(", ")", ";", "PBQPRAGraph", "::", "NodeId", "node2", "=", "G", ".", "getMetadata", "(", ")", ".", "getNodeIdForVReg", "(", "r", ")", ";", "const", "PBQPRAGraph", "::", "NodeMetadata", "::", "OptionToRegMap", "*", "vRrAllowed", "=", "&", "G", ".", "getNodeMetadata", "(", "node2", ")", ".", "getOptionRegs", "(", ")", ";", "PBQPRAGraph", "::", "EdgeId", "edge", "=", "G", ".", "findEdge", "(", "node1", ",", "node2", ")", ";", "assert", "(", "edge", "!=", "G", ".", "invalidEdgeId", "(", ")", "&&", "<STR_LIT>", "PBQP error ! The edge should exist !", "<STR_LIT>", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Refining constraint !\\n", "<STR_LIT>", ";", ")", ";", "if", "(", "G", ".", "getEdgeNode1Id", "(", "edge", ")", "==", "node2", ")", "{", "std", "::", "swap", "(", "node1", ",", "node2", ")", ";", "std", "::", "swap", "(", "vRdAllowed", ",", "vRrAllowed", ")", ";", "}", "PBQP", "::", "Matrix", "costs", "(", "G", ".", "getEdgeCosts", "(", "edge", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "ie", "=", "vRdAllowed", "->", "size", "(", ")", ";", "i", "!=", "ie", ";", "++", "i", ")", "{", "unsigned", "pRd", "=", "(", "*", "vRdAllowed", ")", "[", "i", "]", ";", "PBQP", "::", "PBQPNum", "sameParityMax", "=", "std", "::", "numeric_limits", "<", "PBQP", "::", "PBQPNum", ">", "::", "min", "(", ")", ";", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ",", "je", "=", "vRrAllowed", "->", "size", "(", ")", ";", "j", "!=", "je", ";", "++", "j", ")", "{", "unsigned", "pRa", "=", "(", "*", "vRrAllowed", ")", "[", "j", "]", ";", "if", "(", "!", "haveSameParity", "(", "pRd", ",", "pRa", ")", ")", "if", "(", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", "!=", "std", "::", "numeric_limits", "<", "PBQP", "::", "PBQPNum", ">", "::", "infinity", "(", ")", "&&", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", ">", "sameParityMax", ")", "sameParityMax", "=", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", ";", "}", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ",", "je", "=", "vRrAllowed", "->", "size", "(", ")", ";", "j", "!=", "je", ";", "++", "j", ")", "{", "unsigned", "pRa", "=", "(", "*", "vRrAllowed", ")", "[", "j", "]", ";", "if", "(", "haveSameParity", "(", "pRd", ",", "pRa", ")", ")", "if", "(", "sameParityMax", ">", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", ")", "costs", "[", "i", "+", "<NUM_LIT>", "]", "[", "j", "+", "<NUM_LIT>", "]", "=", "sameParityMax", "+", "<NUM_LIT>", ";", "}", "}", "G", ".", "setEdgeCosts", "(", "edge", ",", "std", "::", "move", "(", "costs", ")", ")", ";", "}" ]

GCC

rs6000

MD

stmt_completion

CPU

6,773

[ "V8HI", "V16QI", "]", ")" ]

[ "(", "define_mode_iterator", "VI", "[", "V4SI" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

6,774

[ "(", "Disp", "<<", "<NUM_LIT>", ")", ")", ")", ";" ]

[ "static", "DecodeStatus", "decodeMemRIXOperands", "(", "MCInst", "&", "Inst", ",", "uint64_t", "Imm", ",", "int64_t", "Address", ",", "const", "MCDisassembler", "*", "Decoder", ")", "{", "uint64_t", "Base", "=", "Imm", ">>", "<NUM_LIT>", ";", "uint64_t", "Disp", "=", "Imm", "&", "<NUM_LIT>", ";", "assert", "(", "Base", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid base register", "<STR_LIT>", ")", ";", "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "PPC", "::", "LDU", ")", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "RRegsNoR0", "[", "Base", "]", ")", ")", ";", "else", "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "PPC", "::", "STDU", ")", "Inst", ".", "insert", "(", "Inst", ".", "begin", "(", ")", ",", "MCOperand", "::", "createReg", "(", "RRegsNoR0", "[", "Base", "]", ")", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

6,775

[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "DL", ",", "MVT", "::", "i32", ",", "ApertureReg", ",", "ShiftAmount", ")", ";" ]

[ "AMDGPU", "::", "Hwreg", "::", "OFFSET_SRC_PRIVATE_BASE", ";", "unsigned", "WidthM1", "=", "AS", "==", "AMDGPUAS", "::", "LOCAL_ADDRESS", "?", "AMDGPU", "::", "Hwreg", "::", "WIDTH_M1_SRC_SHARED_BASE", ":", "AMDGPU", "::", "Hwreg", "::", "WIDTH_M1_SRC_PRIVATE_BASE", ";", "unsigned", "Encoding", "=", "AMDGPU", "::", "Hwreg", "::", "ID_MEM_BASES", "<<", "AMDGPU", "::", "Hwreg", "::", "ID_SHIFT_", "|", "Offset", "<<", "AMDGPU", "::", "Hwreg", "::", "OFFSET_SHIFT_", "|", "WidthM1", "<<", "AMDGPU", "::", "Hwreg", "::", "WIDTH_M1_SHIFT_", ";", "SDValue", "EncodingImm", "=", "DAG", ".", "getTargetConstant", "(", "Encoding", ",", "DL", ",", "MVT", "::", "i16", ")", ";", "SDValue", "ApertureReg", "=", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "S_GETREG_B32", ",", "DL", ",", "MVT", "::", "i32", ",", "EncodingImm", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "ShiftAmount", "=", "DAG", ".", "getTargetConstant", "(", "WidthM1", "+", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ";" ]

GCC

rs6000

MD

next_suggestion

CPU

6,776

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

6,777

[ "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]

GCC

arm

CPP

stmt_completion

CPU

6,778

[ "_", "_", "imm", ")", ";" ]

[ "_", "_", "arm_vqshrntq_n_s32", "(", "int16x8_t", "_", "_", "a", ",", "int32x4_t", "_", "_", "b", ",", "const", "int", "_", "_", "imm", ")", "{", "return", "_", "_", "builtin_mve_vqshrntq_n_sv4si", "(", "_", "_", "a", ",", "_", "_", "b", "," ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,779

[ "ZeroReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";" ]

[ "Size", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "VT", "==", "MVT", "::", "i64", ")", "{", "Bits", "=", "<NUM_LIT>", ";", "Size", "=", "<NUM_LIT>", ";", "}", "else", "return", "false", ";", "SDValue", "ShiftAmt", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "SDValue", "NewShiftAmt", ";", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "||", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ANY_EXTEND", ")", "ShiftAmt", "=", "ShiftAmt", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ADD", "||", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", ")", "{", "SDValue", "Add0", "=", "ShiftAmt", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Add1", "=", "ShiftAmt", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "uint64_t", "Add0Imm", ";", "uint64_t", "Add1Imm", ";", "if", "(", "isIntImmediate", "(", "Add1", ",", "Add1Imm", ")", "&&", "(", "Add1Imm", "%", "Size", "==", "<NUM_LIT>", ")", ")", "{", "NewShiftAmt", "=", "Add0", ";", "}", "else", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", "&&", "isIntImmediate", "(", "Add0", ",", "Add0Imm", ")", "&&", "Add0Imm", "!=", "<NUM_LIT>", "&&", "(", "Add0Imm", "%", "Size", "==", "<NUM_LIT>", ")", ")", "{", "unsigned", "NegOpc", ";", "unsigned", "ZeroReg", ";", "EVT", "SubVT", "=", "ShiftAmt", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "SubVT", "==", "MVT", "::", "i32", ")", "{", "NegOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "ZeroReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "SubVT", "==", "MVT", "::", "i64", ")", ";", "NegOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "ZeroReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "SDValue", "Zero", "=", "CurDAG", "->", "getCopyFromReg", "(", "CurDAG", "->", "getEntryNode", "(", ")", ",", "DL", ",", "ZeroReg", ",", "SubVT", ")", ";", "MachineSDNode", "*", "Neg", "=", "CurDAG", "->", "getMachineNode", "(", "NegOpc", ",", "DL", ",", "SubVT", ",", "Zero", ",", "Add1", ")", ";", "NewShiftAmt", "=", "SDValue", "(", "Neg", ",", "<NUM_LIT>", ")", ";", "}", "else", "if", "(", "ShiftAmt", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SUB", "&&", "isIntImmediate", "(", "Add0", ",", "Add0Imm", ")", "&&", "(", "Add0Imm", "%", "Size", "==", "Size", "-", "<NUM_LIT>", ")", ")", "{", "unsigned", "NotOpc", ";", "unsigned", "ZeroReg", ";", "EVT", "SubVT", "=", "ShiftAmt", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "SubVT", "==", "MVT", "::", "i32", ")", "{", "NotOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";" ]

LLVM

SystemZ

TD

next_suggestion

CPU

6,780

[ "}" ]

[ "let", "Constraints", "=", "<STR_LIT>", ";", "let", "DisableEncoding", "=", "<STR_LIT>", ";", "let", "isAsmParserOnly", "=", "V", ".", "alternate", ";", "let", "AsmVariantName", "=", "V", ".", "asmvariant", ";", "let", "M3", "=", "V", ".", "ccmask", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,781

[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";" ]

GCC

tilepro

MD

next_suggestion

VLIW

6,782

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_INSN_CRC32_32", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

GCC

m68k

MD

stmt_completion

MPU

6,783

[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "and", "(" ]

GCC

i386

MD

next_suggestion

CPU

6,784

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "ior", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,785

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Pt4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pt4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pu4", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

6,786

[ ";" ]

[ "def", "_PRE_REG", ":", "AI2ldstidx", "<", "<NUM_LIT>", ",", "isByte", ",", "<NUM_LIT>", ",", "(", "outs", "GPR", ":", "$", "Rt", ",", "GPR", ":", "$", "Rn_wb", ")", ",", "(", "ins", "ldst_so_reg", ":", "$", "addr", ")", ",", "IndexModePre", ",", "LdFrm", ",", "iir", ",", "opc", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "addr" ]

LLVM

X86

CPP

next_suggestion

CPU

6,787

[ "bool", "MinSize", "=", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", ".", "hasMinSize", "(", ")", ";" ]

[ "if", "(", "IdxVal", "==", "<NUM_LIT>", "&&", "ISD", "::", "isBuildVectorAllZeros", "(", "N0", ".", "getNode", "(", ")", ")", "&&", "(", "EltVT", "==", "MVT", "::", "i32", "||", "EltVT", "==", "MVT", "::", "f32", "||", "EltVT", "==", "MVT", "::", "f64", "||", "EltVT", "==", "MVT", "::", "i64", ")", ")", "{", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "N1", ")", ";", "return", "getShuffleVectorZeroOrUndef", "(", "N1", ",", "<NUM_LIT>", ",", "true", ",", "Subtarget", ",", "DAG", ")", ";", "}", "if", "(", "VT", "==", "MVT", "::", "v8i16", "||", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "Subtarget", ".", "hasSSE41", "(", ")", ")", ")", "{", "unsigned", "Opc", ";", "if", "(", "VT", "==", "MVT", "::", "v8i16", ")", "{", "assert", "(", "Subtarget", ".", "hasSSE2", "(", ")", "&&", "<STR_LIT>", "SSE2 required for PINSRW", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "<STR_LIT>", "PINSRB requires v16i8 vector", "<STR_LIT>", ")", ";", "assert", "(", "Subtarget", ".", "hasSSE41", "(", ")", "&&", "<STR_LIT>", "SSE41 required for PINSRB", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "N1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "MVT", "::", "i32", ",", "N1", ")", ";", "if", "(", "N2", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "IdxVal", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "Opc", ",", "dl", ",", "VT", ",", "N0", ",", "N1", ",", "N2", ")", ";", "}", "if", "(", "Subtarget", ".", "hasSSE41", "(", ")", ")", "{", "if", "(", "EltVT", "==", "MVT", "::", "f32", ")", "{" ]

LLVM

Hexagon

TD

next_suggestion

DSP

6,788

[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

[ "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

6,789

[ "}" ]

[ "default", ":", "return", "false", ";", "case", "TargetOpcode", "::", "G_VAARG", ":", "return", "legalizeVaArg", "(", "MI", ",", "MRI", ",", "MIRBuilder", ")", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "expected switch to return", "<STR_LIT>", ")", ";" ]

GCC

msp430

CPP

next_suggestion

MPU

6,790

[ "return", "false", ";" ]

[ "if", "(", "!", "TARGET_LARGE", "||", "!", "MEM_P", "(", "op", ")", ")", "return", "true", ";", "op0", "=", "XEXP", "(", "op", ",", "<NUM_LIT>", ")", ";", "if", "(", "SYMBOL_REF_P", "(", "op0", ")", "&&", "(", "SYMBOL_REF_FLAGS", "(", "op0", ")", "&", "SYMBOL_FLAG_LOW_MEM", ")", ")", "return", "true", ";", "if", "(", "msp430_check_plus_not_high_mem", "(", "op0", ")", "||", "(", "(", "GET_CODE", "(", "op0", ")", "==", "CONST", ")", "&&", "msp430_check_plus_not_high_mem", "(", "XEXP", "(", "op0", ",", "<NUM_LIT>", ")", ")", ")", ")", "return", "true", ";", "if", "(", "(", "CONST_INT_P", "(", "op0", ")", "&&", "(", "IN_RANGE", "(", "INTVAL", "(", "op0", ")", ",", "<NUM_LIT>", ",", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", "-", "<NUM_LIT>", ")", ")", ")", ")", "return", "true", ";" ]

GCC

sh

MD

next_suggestion

CPU

6,791

[ "<STR_LIT>" ]

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

GCC

ia64

MD

stmt_completion

CPU

6,792

[ "=", "pic_offset_table_rtx" ]

[ "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "{", "operands", "[", "<NUM_LIT>", "]" ]

LLVM

AArch64

TD

stmt_completion

CPU

6,793

[ ":", "$", "off", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "post_store", "(", "v2i64", "FPR128", ":", "$", "Rt", ")", ",", "GPR64sp", ":", "$", "addr", ",", "simm9", ":", "$", "off", ")", ",", "(", "STRQpost", "FPR128", ":", "$", "Rt", ",", "GPR64sp", ":", "$", "addr", ",", "simm9" ]

GCC

i386

CPP

stmt_completion

CPU

6,794

[ "_", "B", ",", "(", "_", "_", "v32hi", ")", "_", "mm512_setzero_hi", "(", ")", ",", "(", "_", "_", "mmask32", ")", "_", "_", "U", ")", ";" ]

[ "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_paddw512_mask", "(", "(", "_", "_", "v32hi", ")", "_", "_", "A", ",", "(", "_", "_", "v32hi", ")", "_" ]

GCC

i386

CPP

stmt_completion

CPU

6,795

[ ",", "target1", ",", "target2", ")", ")", ")", ";" ]

[ "std", "::", "swap", "(", "target1", ",", "target2", ")", ";", "code", "=", "reverse_condition_maybe_unordered", "(", "code", ")", ";", "}", "condition", "=", "ix86_expand_fp_compare", "(", "code", ",", "op1", ",", "op2", ",", "tmp", ")", ";", "i", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "gen_rtx_IF_THEN_ELSE", "(", "VOIDmode", ",", "condition" ]

LLVM

AArch64

CPP

stmt_completion

CPU

6,796

[ "::", "<STR_LIT>", ";" ]

[ "static", "SDValue", "getPredicateForFixedLengthVector", "(", "SelectionDAG", "&", "DAG", ",", "SDLoc", "&", "DL", ",", "EVT", "VT", ")", "{", "assert", "(", "VT", ".", "isFixedLengthVector", "(", ")", "&&", "DAG", ".", "getTargetLoweringInfo", "(", ")", ".", "isTypeLegal", "(", "VT", ")", "&&", "<STR_LIT>", "Expected legal fixed length vector!", "<STR_LIT>", ")", ";", "std", "::", "optional", "<", "unsigned", ">", "PgPattern", "=", "getSVEPredPatternFromNumElements", "(", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "assert", "(", "PgPattern", "&&", "<STR_LIT>", "Unexpected element count for SVE predicate", "<STR_LIT>", ")", ";", "const", "auto", "&", "Subtarget", "=", "DAG", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";", "unsigned", "MinSVESize", "=", "Subtarget", ".", "getMinSVEVectorSizeInBits", "(", ")", ";", "unsigned", "MaxSVESize", "=", "Subtarget", ".", "getMaxSVEVectorSizeInBits", "(", ")", ";", "if", "(", "MaxSVESize", "&&", "MinSVESize", "==", "MaxSVESize", "&&", "MaxSVESize", "==", "VT", ".", "getSizeInBits", "(", ")", ")", "PgPattern", "=", "<STR_LIT>" ]

GCC

nds32

CPP

code_generation

CPU

6,797

[ "void", "nds32_asm_file_start_for_isr", "(", "void", ")", "{", "int", "i", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "NDS32_N_ISR_VECTORS", ";", "i", "++", ")", "{", "nds32_isr_vectors", "[", "i", "]", ".", "category", "=", "NDS32_ISR_NONE", ";", "strcpy", "(", "nds32_isr_vectors", "[", "i", "]", ".", "func_name", ",", "<STR_LIT>", "<STR_LIT>", ")", ";", "nds32_isr_vectors", "[", "i", "]", ".", "save_reg", "=", "NDS32_PARTIAL_SAVE", ";", "nds32_isr_vectors", "[", "i", "]", ".", "nested_type", "=", "NDS32_NOT_NESTED", ";", "nds32_isr_vectors", "[", "i", "]", ".", "security_level", "=", "<NUM_LIT>", ";", "nds32_isr_vectors", "[", "i", "]", ".", "total_n_vectors", "=", "<NUM_LIT>", ";", "strcpy", "(", "nds32_isr_vectors", "[", "i", "]", ".", "nmi_name", ",", "<STR_LIT>", "<STR_LIT>", ")", ";", "strcpy", "(", "nds32_isr_vectors", "[", "i", "]", ".", "warm_name", ",", "<STR_LIT>", "<STR_LIT>", ")", ";", "}", "}" ]

[ "A", "helper", "function", "to", "handle", "isr", "stuff", "at", "the", "beginning", "of", "asm", "file", "." ]

LLVM

AArch64

CPP

program_repair

CPU

6,798

[ "<FIXS>", "<STR_LIT>", "::", "<STR_LIT>", "::", "toString", "(", "uint32_t", "Bits", ",", "const", "FeatureBitset", "&", "FeatureBits", ")", "const", "{", "<FIXE>" ]

[ "}", "std", "::", "string", "<BUGS>", "<STR_LIT>", "::", "<STR_LIT>", "::", "toString", "(", "uint32_t", "Bits", ",", "uint64_t", "FeatureBits", ")", "const", "{", "<BUGE>", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "array_lengthof", "(", "SysRegMappings", ")", ";", "++", "i", ")", "{", "if", "(", "SysRegMappings", "[", "i", "]", ".", "isValueEqual", "(", "Bits", ",", "FeatureBits", ")", ")", "{" ]

LLVM

X86

TD

program_repair

CPU

6,799

[ "<FIXS>", "def", ":", "Pat", "(", "v8i32", "(", "X86SubVBroadcast", "(", "loadv4i32", "addr", ":", "$", "src", ")", ")", ")", ",", "<FIXE>", "<FIXS>", "def", ":", "Pat", "(", "v16i16", "(", "X86SubVBroadcast", "(", "loadv8i16", "addr", ":", "$", "src", ")", ")", ")", ",", "<FIXE>", "<FIXS>", "def", ":", "Pat", "(", "v32i8", "(", "X86SubVBroadcast", "(", "loadv16i8", "addr", ":", "$", "src", ")", ")", ")", ",", "<FIXE>" ]

[ "let", "Predicates", "=", "[", "HasAVX1Only", "]", "in", "{", "def", ":", "Pat", "(", "v4i64", "(", "X86SubVBroadcast", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ",", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "v8i32", "(", "X86SubVBroadcast", "(", "bc_v4i32", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ")", ",", "<BUGE>", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "v16i16", "(", "X86SubVBroadcast", "(", "bc_v8i16", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ")", ",", "<BUGE>", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "v32i8", "(", "X86SubVBroadcast", "(", "bc_v16i8", "(", "loadv2i64", "addr", ":", "$", "src", ")", ")", ")", ")", ",", "<BUGE>", "(", "VBROADCASTF128", "addr", ":", "$", "src", ")", ">", ";", "}" ]