Datasets:
docz1105
/
ComBack_Plus_Plus

Dataset card Data Studio Files
Compiler_Type
stringclasses
2 values
Target
stringclasses
176 values
Programming Language
stringclasses
3 values
Task
stringclasses
4 values
Target_Type
stringclasses
7 values
Idx
int64
0
636k
Ground_Truth
listlengths
0
2.32k
Input
listlengths
1
1.02k
LLVM
AMDGPU
CPP
program_repair
GPU
4,700
[ "<FIXS>", "unsigned", "SpecialArgOffset", "=", "CCInfo", ".", "AllocateStack", "(", "ArgVT", ".", "getStoreSize", "(", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "ArgStore", "=", "storeStackInputValue", "(", "DAG", ",", "DL", ",", "Chain", ",", "InputReg", ",", "SpecialArgOffset", ")", ";", "<FIXE>" ]
[ "if", "(", "OutgoingArg", "->", "isRegister", "(", ")", ")", "{", "RegsToPass", ".", "emplace_back", "(", "OutgoingArg", "->", "getRegister", "(", ")", ",", "InputReg", ")", ";", "}", "else", "{", "<BUGS>", "SDValue", "ArgStore", "=", "storeStackInputValue", "(", "DAG", ",", "DL", ",", "Chain", ",", "StackPtr", ",", "InputReg", ",", "OutgoingArg", "->", "getStackOffset", "(", ")", ")", ";", "<BUGE>", "MemOpChains", ".", "push_back", "(", "ArgStore", ")", ";", "}", "}" ]
LLVM
X86
CPP
next_suggestion
CPU
4,701
[ "M", "=", "getTargetVShiftNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "v8i16", ",", "M", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ",", "DAG", ")", ";" ]
[ "}", "if", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SRA", ")", "{", "if", "(", "ShiftAmt", "==", "<NUM_LIT>", ")", "{", "SDValue", "Zeros", "=", "getZeroVector", "(", "VT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Zeros", ",", "R", ")", ";", "}", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRL", ",", "dl", ",", "VT", ",", "R", ",", "Amt", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "V", "(", "<NUM_LIT>", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ">>", "ShiftAmt", ",", "MVT", "::", "i8", ")", ")", ";", "SDValue", "Mask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VT", ",", "&", "V", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "XOR", ",", "dl", ",", "VT", ",", "Res", ",", "Mask", ")", ";", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "VT", ",", "Res", ",", "Mask", ")", ";", "return", "Res", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "Unknown shift opcode.", "<STR_LIT>", ")", ";", "}", "}", "}", "if", "(", "VT", "==", "MVT", "::", "v4i32", "&&", "Op", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ")", "{", "Op", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "const", "uint32_t", "CV", "[", "]", "=", "{", "<NUM_LIT>", "U", ",", "<NUM_LIT>", "U", ",", "<NUM_LIT>", "U", ",", "<NUM_LIT>", "U", "}", ";", "Constant", "*", "C", "=", "ConstantDataVector", "::", "get", "(", "*", "Context", ",", "CV", ")", ";", "SDValue", "CPIdx", "=", "DAG", ".", "getConstantPool", "(", "C", ",", "getPointerTy", "(", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Addend", "=", "DAG", ".", "getLoad", "(", "VT", ",", "dl", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "CPIdx", ",", "MachinePointerInfo", "::", "getConstantPool", "(", ")", ",", "false", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "VT", ",", "Op", ",", "Addend", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "MVT", "::", "v4f32", ",", "Op", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FP_TO_SINT", ",", "dl", ",", "VT", ",", "Op", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "MUL", ",", "dl", ",", "VT", ",", "Op", ",", "R", ")", ";", "}", "if", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "Op", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ")", "{", "assert", "(", "Subtarget", "->", "hasSSE2", "(", ")", "&&", "<STR_LIT>", "Need SSE2 for pslli/pcmpeq.", "<STR_LIT>", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "v8i16", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT", ",", "Op", ")", ";", "SDValue", "VSelM", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "SDValue", "OpVSel", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "VSelM", ",", "Op", ")", ";", "OpVSel", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "OpVSel", ",", "VSelM", ")", ";", "SDValue", "CM1", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "SDValue", "CM2", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "SDValue", "M", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "R", ",", "CM1", ")", ";", "M", "=", "getTargetVShiftNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "v8i16", ",", "M", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ",", "DAG", ")", ";", "M", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT", ",", "M", ")", ";", "R", "=", "DAG", ".", "getNode", "(", "ISD", "::", "VSELECT", ",", "dl", ",", "VT", ",", "OpVSel", ",", "M", ",", "R", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "VT", ",", "Op", ",", "Op", ")", ";", "OpVSel", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "VSelM", ",", "Op", ")", ";", "OpVSel", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "OpVSel", ",", "VSelM", ")", ";", "M", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "R", ",", "CM2", ")", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,702
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "n1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs16", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs16", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "n1", ";" ]
GCC
mips
MD
stmt_completion
CPU
4,703
[ "<STR_LIT>", ")", ")" ]
[ "(", "eq_attr", "<STR_LIT>" ]
LLVM
WebAssembly
CPP
stmt_completion
Virtual ISA
4,704
[ ")", "{" ]
[ "void", "setKind", "(", "BaseKind", "K" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,705
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "def", "A4_andn", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rt32", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_5a2711e5", ",", "TypeALU32_3op", ">", ",", "Enc_bd6011", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC
lm32
MD
next_suggestion
MPU
4,706
[ ")" ]
[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]
LLVM
SystemZ
TD
next_suggestion
CPU
4,707
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M5", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V2", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM
R600
CPP
stmt_completion
GPU
4,708
[ "<NUM_LIT>", ")", "return", ";" ]
[ "void", "SIMCCodeEmitter", "::", "EncodeInstruction", "(", "const", "MCInst", "&", "MI", ",", "raw_ostream", "&", "OS", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "uint64_t", "Encoding", "=", "getBinaryCodeForInstr", "(", "MI", ",", "Fixups", ",", "STI", ")", ";", "const", "MCInstrDesc", "&", "Desc", "=", "MCII", ".", "get", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "unsigned", "bytes", "=", "Desc", ".", "getSize", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "bytes", ";", "i", "++", ")", "{", "OS", ".", "write", "(", "(", "uint8_t", ")", "(", "(", "Encoding", ">>", "(", "<NUM_LIT>", "*", "i", ")", ")", "&", "<NUM_LIT>", ")", ")", ";", "}", "if", "(", "bytes", ">" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,709
[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
[ "let", "addrMode", "=", "Absolute", ";", "let", "accessSize", "=", "WordAccess", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isExtended", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
4,710
[ "Sym", ")", "const", "{" ]
[ "const", "MCExpr", "*", "X86ELFTargetObjectFile", "::", "getDebugThreadLocalSymbol", "(", "const", "MCSymbol", "*" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
4,711
[ "return", "It", ";" ]
[ "It", "=", "skipIgnoreExecInsts", "(", "It", ",", "MBB", "->", "end", "(", ")", ")", ";", "if", "(", "It", "!=", "MBB", "->", "end", "(", ")", "||", "MBB", "->", "succ_size", "(", ")", "!=", "<NUM_LIT>", ")", "break", ";", "MachineBasicBlock", "*", "Succ", "=", "*", "MBB", "->", "succ_begin", "(", ")", ";", "if", "(", "!", "MBB", "->", "isLayoutSuccessor", "(", "Succ", ")", ")", "break", ";", "It", "=", "Succ", "->", "begin", "(", ")", ";", "MBB", "=", "Succ", ";", "}", "while", "(", "true", ")", ";" ]
GCC
epiphany
CPP
next_suggestion
MPU
4,712
[ "else", "if", "(", "INTVAL", "(", "off", ")", ")", "{" ]
[ "emit_move_insn", "(", "reg", ",", "GEN_INT", "(", "current_frame_info", ".", "last_slot_offset", ")", ")", ";", "emit_insn", "(", "gen_stack_adjust_add", "(", "reg", ",", "mem", ")", ")", ";", "}", "restore_offset", "=", "(", "interrupt_p", "?", "-", "<NUM_LIT>", "*", "UNITS_PER_WORD", ":", "epiphany_stack_offset", "-", "(", "HOST_WIDE_INT", ")", "UNITS_PER_WORD", ")", ";", "addr", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "(", "current_frame_info", ".", "first_slot_offset", "+", "restore_offset", ")", ")", ";", "epiphany_emit_save_restore", "(", "current_frame_info", ".", "small_threshold", ",", "FIRST_PSEUDO_REGISTER", ",", "addr", ",", "<NUM_LIT>", ")", ";", "if", "(", "interrupt_p", "&&", "!", "epiphany_uninterruptible_p", "(", "current_function_decl", ")", ")", "emit_insn", "(", "gen_gid", "(", ")", ")", ";", "off", "=", "GEN_INT", "(", "current_frame_info", ".", "first_slot_offset", ")", ";", "mem", "=", "gen_frame_mem", "(", "BLKmode", ",", "stack_pointer_rtx", ")", ";", "if", "(", "!", "SIMM11", "(", "INTVAL", "(", "off", ")", ")", "||", "current_frame_info", ".", "last_slot", ">=", "<NUM_LIT>", ")", "{", "emit_insn", "(", "gen_stack_adjust_ldr", "(", "gen_rtx_REG", "(", "word_mode", ",", "(", "current_frame_info", ".", "last_slot", ">=", "<NUM_LIT>", "?", "current_frame_info", ".", "last_slot", ":", "GPR_IP", ")", ")", ",", "gen_frame_mem", "(", "word_mode", ",", "stack_pointer_rtx", ")", ",", "off", ",", "mem", ")", ")", ";", "}" ]
LLVM
ARM
CPP
program_repair
CPU
4,713
[ "<FIXS>", "if", "(", "ITMask", "[", "i", "-", "<NUM_LIT>", "]", "==", "'", "e", "'", ")", "<FIXE>" ]
[ "return", "Error", "(", "Loc", ",", "<STR_LIT>", "illegal IT block condition mask '", "<STR_LIT>", "+", "ITMask", "+", "<STR_LIT>", "'", "<STR_LIT>", ")", ";", "}", "Mask", ">>=", "<NUM_LIT>", ";", "<BUGS>", "if", "(", "ITMask", "[", "i", "-", "<NUM_LIT>", "]", "==", "'", "t", "'", ")", "<BUGE>", "Mask", "|=", "<NUM_LIT>", ";", "}", "Operands", ".", "push_back", "(", "ARMOperand", "::", "CreateITMask", "(", "Mask", ",", "Loc", ")", ")", ";" ]
GCC
rs6000
CPP
next_suggestion
CPU
4,714
[ "}" ]
[ "vec_uint4", "bytes", ";", "bits", "=", "vec_sl", "(", "vec_and", "(", "(", "vec_uint4", ")", "(", "a", ")", ",", "vec_splat_u32", "(", "<NUM_LIT>", ")", ")", ",", "(", "(", "vec_uint4", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", ";", "bytes", "=", "(", "vec_uint4", ")", "vec_sums", "(", "(", "vec_int4", ")", "(", "bits", ")", ",", "(", "(", "vec_int4", ")", "{", "<NUM_LIT>", "}", ")", ")", ";", "return", "(", "(", "qword", ")", "(", "vec_sld", "(", "bytes", ",", "bytes", ",", "<NUM_LIT>", ")", ")", ")", ";" ]
GCC
arm
CPP
next_suggestion
CPU
4,715
[ "offsets", "=", "arm_get_frame_offsets", "(", ")", ";" ]
[ "bool", "use_simple_return_p", "(", "void", ")", "{", "arm_stack_offsets", "*", "offsets", ";", "if", "(", "!", "reload_completed", ")", "arm_compute_frame_layout", "(", ")", ";" ]
GCC
arm
MD
next_suggestion
CPU
4,716
[ "<STR_LIT>", ")" ]
[ "[", "(", "set", "(", "match_operand", ":", "<", "V_widen", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "<", "V_widen", ">", "[", "(", "match_operand", ":", "<", "V_widen", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VMDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VMDI", "<NUM_LIT>", "<STR_LIT>" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,717
[ ";", "}", "]", ">", "{" ]
[ "def", "simm8", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "Imm", ">", "=", "-", "<NUM_LIT>", "&", "&", "Imm", "<", "<NUM_LIT>" ]
LLVM
AMDGPU
CPP
code_generation
GPU
4,718
[ "ArrayRef", "<", "std", "::", "pair", "<", "int", ",", "const", "char", "*", ">>", "SIInstrInfo", "::", "getSerializableTargetIndices", "(", ")", "const", "{", "static", "const", "std", "::", "pair", "<", "int", ",", "const", "char", "*", ">", "TargetIndices", "[", "]", "=", "{", "{", "AMDGPU", "::", "TI_CONSTDATA_START", ",", "<STR_LIT>", "amdgpu-constdata-start", "<STR_LIT>", "}", ",", "{", "AMDGPU", "::", "TI_SCRATCH_RSRC_DWORD0", ",", "<STR_LIT>", "amdgpu-scratch-rsrc-dword0", "<STR_LIT>", "}", ",", "{", "AMDGPU", "::", "TI_SCRATCH_RSRC_DWORD1", ",", "<STR_LIT>", "amdgpu-scratch-rsrc-dword1", "<STR_LIT>", "}", ",", "{", "AMDGPU", "::", "TI_SCRATCH_RSRC_DWORD2", ",", "<STR_LIT>", "amdgpu-scratch-rsrc-dword2", "<STR_LIT>", "}", ",", "{", "AMDGPU", "::", "TI_SCRATCH_RSRC_DWORD3", ",", "<STR_LIT>", "amdgpu-scratch-rsrc-dword3", "<STR_LIT>", "}", "}", ";", "return", "makeArrayRef", "(", "TargetIndices", ")", ";", "}" ]
[ "Return", "an", "array", "that", "contains", "the", "ids", "of", "the", "target", "indices", "(", "used", "for", "the", "TargetIndex", "machine", "operand", ")", "and", "their", "names", "." ]
LLVM
AArch64
TD
next_suggestion
CPU
4,719
[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
[ "class", "BaseInsertImmediate", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "regtype", ",", "Operand", "shifter", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "regtype", ":", "$", "Rd", ")", ",", "(", "ins", "regtype", ":", "$", "src", ",", "movimm32_imm", ":", "$", "imm", ",", "shifter", ":", "$", "shift", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteI", ",", "ReadI", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "imm", ";", "bits", "<", "<NUM_LIT>", ">", "shift", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,720
[ "Ops", ".", "push_back", "(", "CurDAG", "->", "getRegister", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";" ]
[ "else", "{", "SDValue", "V2", "=", "N", "->", "getOperand", "(", "FirstTblReg", "+", "<NUM_LIT>", ")", ";", "SDValue", "V3", "=", "(", "NumVecs", "==", "<NUM_LIT>", ")", "?", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "TargetOpcode", "::", "IMPLICIT_DEF", ",", "dl", ",", "VT", ")", ",", "<NUM_LIT>", ")", ":", "N", "->", "getOperand", "(", "FirstTblReg", "+", "<NUM_LIT>", ")", ";", "RegSeq", "=", "SDValue", "(", "createQuadDRegsNode", "(", "MVT", "::", "v4i64", ",", "V0", ",", "V1", ",", "V2", ",", "V3", ")", ",", "<NUM_LIT>", ")", ";", "}", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "if", "(", "IsExt", ")", "Ops", ".", "push_back", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Ops", ".", "push_back", "(", "RegSeq", ")", ";", "Ops", ".", "push_back", "(", "N", "->", "getOperand", "(", "FirstTblReg", "+", "NumVecs", ")", ")", ";", "Ops", ".", "push_back", "(", "getAL", "(", "CurDAG", ",", "dl", ")", ")", ";" ]
LLVM
WebAssembly
CPP
next_suggestion
Virtual ISA
4,721
[ "Wrapper", "->", "setName", "(", "F", "->", "getName", "(", ")", "+", "<STR_LIT>", "_bitcast_invalid", "<STR_LIT>", ")", ";" ]
[ "Args", ".", "push_back", "(", "&", "*", "AI", ")", ";", "}", "else", "{", "if", "(", "CastInst", "::", "isBitOrNoopPointerCastable", "(", "ArgType", ",", "ParamType", ",", "DL", ")", ")", "{", "Instruction", "*", "PtrCast", "=", "CastInst", "::", "CreateBitOrPointerCast", "(", "AI", ",", "ParamType", ",", "<STR_LIT>", "cast", "<STR_LIT>", ")", ";", "PtrCast", "->", "insertInto", "(", "BB", ",", "BB", "->", "end", "(", ")", ")", ";", "Args", ".", "push_back", "(", "PtrCast", ")", ";", "}", "else", "if", "(", "ArgType", "->", "isStructTy", "(", ")", "||", "ParamType", "->", "isStructTy", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "createWrapper: struct param type in bitcast: ", "<STR_LIT>", "<<", "F", "->", "getName", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "WrapperNeeded", "=", "false", ";", "}", "else", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "createWrapper: arg type mismatch calling: ", "<STR_LIT>", "<<", "F", "->", "getName", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Arg[", "<STR_LIT>", "<<", "Args", ".", "size", "(", ")", "<<", "<STR_LIT>", "] Expected: ", "<STR_LIT>", "<<", "*", "ParamType", "<<", "<STR_LIT>", " Got: ", "<STR_LIT>", "<<", "*", "ArgType", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "TypeMismatch", "=", "true", ";", "break", ";", "}", "}", "}", "if", "(", "WrapperNeeded", "&&", "!", "TypeMismatch", ")", "{", "for", "(", ";", "PI", "!=", "PE", ";", "++", "PI", ")", "Args", ".", "push_back", "(", "UndefValue", "::", "get", "(", "*", "PI", ")", ")", ";", "if", "(", "F", "->", "isVarArg", "(", ")", ")", "for", "(", ";", "AI", "!=", "AE", ";", "++", "AI", ")", "Args", ".", "push_back", "(", "&", "*", "AI", ")", ";", "CallInst", "*", "Call", "=", "CallInst", "::", "Create", "(", "F", ",", "Args", ",", "<STR_LIT>", "<STR_LIT>", ",", "BB", ")", ";", "Type", "*", "ExpectedRtnType", "=", "F", "->", "getFunctionType", "(", ")", "->", "getReturnType", "(", ")", ";", "Type", "*", "RtnType", "=", "Ty", "->", "getReturnType", "(", ")", ";", "if", "(", "RtnType", "->", "isVoidTy", "(", ")", ")", "{", "ReturnInst", "::", "Create", "(", "M", "->", "getContext", "(", ")", ",", "BB", ")", ";", "}", "else", "if", "(", "ExpectedRtnType", "->", "isVoidTy", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Creating dummy return: ", "<STR_LIT>", "<<", "*", "RtnType", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "ReturnInst", "::", "Create", "(", "M", "->", "getContext", "(", ")", ",", "UndefValue", "::", "get", "(", "RtnType", ")", ",", "BB", ")", ";", "}", "else", "if", "(", "RtnType", "==", "ExpectedRtnType", ")", "{", "ReturnInst", "::", "Create", "(", "M", "->", "getContext", "(", ")", ",", "Call", ",", "BB", ")", ";", "}", "else", "if", "(", "CastInst", "::", "isBitOrNoopPointerCastable", "(", "ExpectedRtnType", ",", "RtnType", ",", "DL", ")", ")", "{", "Instruction", "*", "Cast", "=", "CastInst", "::", "CreateBitOrPointerCast", "(", "Call", ",", "RtnType", ",", "<STR_LIT>", "cast", "<STR_LIT>", ")", ";", "Cast", "->", "insertInto", "(", "BB", ",", "BB", "->", "end", "(", ")", ")", ";", "ReturnInst", "::", "Create", "(", "M", "->", "getContext", "(", ")", ",", "Cast", ",", "BB", ")", ";", "}", "else", "if", "(", "RtnType", "->", "isStructTy", "(", ")", "||", "ExpectedRtnType", "->", "isStructTy", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "createWrapper: struct return type in bitcast: ", "<STR_LIT>", "<<", "F", "->", "getName", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "WrapperNeeded", "=", "false", ";", "}", "else", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "createWrapper: return type mismatch calling: ", "<STR_LIT>", "<<", "F", "->", "getName", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Expected: ", "<STR_LIT>", "<<", "*", "ExpectedRtnType", "<<", "<STR_LIT>", " Got: ", "<STR_LIT>", "<<", "*", "RtnType", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "TypeMismatch", "=", "true", ";", "}", "}", "if", "(", "TypeMismatch", ")", "{", "Wrapper", "->", "eraseFromParent", "(", ")", ";", "Wrapper", "=", "Function", "::", "Create", "(", "Ty", ",", "Function", "::", "PrivateLinkage", ",", "F", "->", "getName", "(", ")", "+", "<STR_LIT>", "_bitcast_invalid", "<STR_LIT>", ",", "M", ")", ";", "BasicBlock", "*", "BB", "=", "BasicBlock", "::", "Create", "(", "M", "->", "getContext", "(", ")", ",", "<STR_LIT>", "body", "<STR_LIT>", ",", "Wrapper", ")", ";", "new", "UnreachableInst", "(", "M", "->", "getContext", "(", ")", ",", "BB", ")", ";" ]
LLVM
Mips
CPP
stmt_completion
CPU
4,722
[ "CurrentFnSym", "->", "getName", "(", ")", ")", ")", ";" ]
[ "if", "(", "OutStreamer", ".", "hasRawTextSupport", "(", ")", ")", "{", "if", "(", "Subtarget", "->", "inMips16Mode", "(", ")", ")", "OutStreamer", ".", "EmitRawText", "(", "StringRef", "(", "<STR_LIT>", "\\t.set\\tmips16", "<STR_LIT>", ")", ")", ";", "else", "OutStreamer", ".", "EmitRawText", "(", "StringRef", "(", "<STR_LIT>", "\\t.set\\tnomips16", "<STR_LIT>", ")", ")", ";", "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.ent\\t", "<STR_LIT>", "+", "Twine", "(" ]
LLVM
ARM
TD
stmt_completion
CPU
4,723
[ "(", "IntOp", "(", "ResTy", "QPR", ":", "$", "Vn", ")", ",", "(", "ResTy", "(", "NEONvduplane", "(", "OpTy", "DPR_8", ":", "$", "Vm", ")", ",", "imm", ":", "$", "lane", ")", ")", ")", ")", ")", "]", ">", "{" ]
[ "class", "N3VQIntSL16", "<", "bits", "<", "<NUM_LIT>", ">", "op21_20", ",", "bits", "<", "<NUM_LIT>", ">", "op11_8", ",", "InstrItinClass", "itin", ",", "string", "OpcodeStr", ",", "string", "Dt", ",", "ValueType", "ResTy", ",", "ValueType", "OpTy", ",", "SDPatternOperator", "IntOp", ">", ":", "N3VLane16", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op21_20", ",", "op11_8", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "QPR", ":", "$", "Vd", ")", ",", "(", "ins", "QPR", ":", "$", "Vn", ",", "DPR_8", ":", "$", "Vm", ",", "VectorIndex16", ":", "$", "lane", ")", ",", "NVMulSLFrm", ",", "itin", ",", "OpcodeStr", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "ResTy", "QPR", ":", "$", "Vd", ")", ",", "(", "ResTy" ]
LLVM
Mips
CPP
next_suggestion
CPU
4,724
[ "return", "true", ";" ]
[ "bool", "MipsSERegisterInfo", "::", "requiresFrameIndexScavenging", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{" ]
GCC
i386
CPP
next_suggestion
CPU
4,725
[ "}" ]
[ "rtx", "ix86_rewrite_tls_address", "(", "rtx", "pattern", ")", "{", "pattern", "=", "copy_insn", "(", "pattern", ")", ";", "ix86_rewrite_tls_address_1", "(", "&", "pattern", ")", ";", "return", "pattern", ";" ]
GCC
rs6000
CPP
code_generation
CPU
4,726
[ "static", "void", "rs6000_assemble_visibility", "(", "tree", "decl", ",", "int", "vis", ")", "{", "if", "(", "TARGET_XCOFF", ")", "return", ";", "if", "(", "DEFAULT_ABI", "==", "ABI_AIX", "&&", "DOT_SYMBOLS", "&&", "TREE_CODE", "(", "decl", ")", "==", "FUNCTION_DECL", ")", "{", "static", "const", "char", "*", "const", "visibility_types", "[", "]", "=", "{", "NULL", ",", "<STR_LIT>", "protected", "<STR_LIT>", ",", "<STR_LIT>", "hidden", "<STR_LIT>", ",", "<STR_LIT>", "internal", "<STR_LIT>", "}", ";", "const", "char", "*", "name", ",", "*", "type", ";", "name", "=", "(", "(", "*", "targetm", ".", "strip_name_encoding", ")", "(", "IDENTIFIER_POINTER", "(", "DECL_ASSEMBLER_NAME", "(", "decl", ")", ")", ")", ")", ";", "type", "=", "visibility_types", "[", "vis", "]", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t.%s\\t%s\\n", "<STR_LIT>", ",", "type", ",", "name", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t.%s\\t.%s\\n", "<STR_LIT>", ",", "type", ",", "name", ")", ";", "}", "else", "default_assemble_visibility", "(", "decl", ",", "vis", ")", ";", "}" ]
[ "Emit", "an", "assembler", "directive", "to", "set", "symbol", "visibility", "for", "DECL", "to", "VISIBILITY_TYPE", "." ]
GCC
mips
MD
next_suggestion
CPU
4,727
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
AArch64
TD
next_suggestion
CPU
4,728
[ "}" ]
[ "bits", "<", "<NUM_LIT>", ">", "systemreg", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "systemreg", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,729
[ "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]
LLVM
AArch64
TD
next_suggestion
CPU
4,730
[ "}" ]
[ "class", "ExceptionGeneration", "<", "bits", "<", "<NUM_LIT>", ">", "op1", ",", "bits", "<", "<NUM_LIT>", ">", "ll", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", ")", ",", "(", "ins", "i32_imm0_65535", ":", "$", "imm", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteSys", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op1", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "ll", ";" ]
GCC
i386
MD
stmt_completion
CPU
4,731
[ "]", ")" ]
[ "(", "V4SF", "<STR_LIT>", ")", "(", "V64QI", "<STR_LIT>", ")", "(", "V32HI", "<STR_LIT>", ")", "(", "V16SI", "<STR_LIT>", ")", "(", "V8DI", "<STR_LIT>", ")", "(", "V16SF", "<STR_LIT>", ")", "(", "V8DF", "<STR_LIT>", ")" ]
GCC
arm
CPP
stmt_completion
CPU
4,732
[ "_", "a", ")", "{" ]
[ "vreinterpret_f32_p8", "(", "poly8x8_t", "_" ]
GCC
epiphany
MD
next_suggestion
MPU
4,733
[ "(", "match_test", "<STR_LIT>", ")" ]
[ "(", "define_constraint", "<STR_LIT>", "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")" ]
GCC
i386
CPP
next_suggestion
CPU
4,734
[ "}" ]
[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_setzero_hi", "(", "void", ")", "{", "return", "_", "_", "extension__", "(", "_", "_", "m128i", ")", "(", "_", "_", "v8hi", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";" ]
LLVM
AMDGPU
TD
next_suggestion
GPU
4,735
[ "list", "<", "Register", ">", "Uses", ";" ]
[ "bit", "isAsCheapAsAMove", ";", "bit", "VOPAsmPrefer32Bit", ";", "bit", "FPDPRounding", ";", "Predicate", "SubtargetPredicate", ";", "string", "Constraints", ";", "string", "DisableEncoding", ";", "list", "<", "SchedReadWrite", ">", "SchedRW", ";" ]
LLVM
TVM
CPP
next_suggestion
Virtual ISA
4,736
[ "}" ]
[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "TVM Assembly Printer", "<STR_LIT>", ";" ]
LLVM
ARM64
TD
stmt_completion
CPU
4,737
[ ",", "ccode", ":", "$", "cc", ")", ">", ";" ]
[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "CSINVXr", "GPR64", ":", "$", "dst", ",", "GPR64", ":", "$", "src", ",", "GPR64", ":", "$", "src" ]
GCC
loongarch
MD
next_suggestion
CPU
4,738
[ "<STR_LIT>" ]
[ "(", "unspec_volatile", ":", "QHWD", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPECV_IOCSRRD", ")", ")", "(", "clobber", "(", "mem", ":", "BLK", "(", "scratch", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,739
[ ",", "Subtype", ")", ";" ]
[ "return", "createARMMachObjectWriter", "(", "OS", ",", "false", ",", "MachO", "::", "CPU_TYPE_ARM" ]
GCC
arm
MD
program_repair
CPU
4,740
[ "<FIXS>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]
[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn", "<STR_LIT>" ]
LLVM
X86
CPP
next_suggestion
CPU
4,741
[ "Res", "=", "Builder", ".", "CreateIsNeg", "(", "Res", ")", ";" ]
[ "Value", "*", "Arg", "=", "II", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Type", "*", "ResTy", "=", "II", ".", "getType", "(", ")", ";", "if", "(", "isa", "<", "UndefValue", ">", "(", "Arg", ")", ")", "return", "Constant", "::", "getNullValue", "(", "ResTy", ")", ";", "auto", "*", "ArgTy", "=", "dyn_cast", "<", "FixedVectorType", ">", "(", "Arg", "->", "getType", "(", ")", ")", ";", "if", "(", "!", "ArgTy", ")", "return", "nullptr", ";", "unsigned", "NumElts", "=", "ArgTy", "->", "getNumElements", "(", ")", ";", "Type", "*", "IntegerTy", "=", "Builder", ".", "getIntNTy", "(", "NumElts", ")", ";", "Value", "*", "Res", "=", "Builder", ".", "CreateBitCast", "(", "Arg", ",", "VectorType", "::", "getInteger", "(", "ArgTy", ")", ")", ";" ]
LLVM
PowerPC
TD
stmt_completion
CPU
4,742
[ "$", "A", ",", "sub_64", ")", ",", "<NUM_LIT>", ")", ")", ">", ";" ]
[ "def", ":", "Pat", "<", "(", "v2f64", "(", "scalar_to_vector", "f64", ":", "$", "A", ")", ")", ",", "(", "v2f64", "(", "XXPERMDI", "(", "SUBREG_TO_REG", "(", "i64", "<NUM_LIT>", ")", ",", "$", "A", ",", "sub_64", ")", ",", "(", "SUBREG_TO_REG", "(", "i64", "<NUM_LIT>", ")", "," ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,743
[ "<STR_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF", "]", ";", "let", "InputType", "=" ]
GCC
c6x
MD
next_suggestion
VLIW
4,744
[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,745
[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
LLVM
Hexagon
CPP
program_repair
DSP
4,746
[ "<FIXS>", "#", "include", "<STR_LIT>", "MCTargetDesc/HexagonMCELFStreamer.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "MCTargetDesc/HexagonMCInstrInfo.h", "<STR_LIT>", "<FIXE>", "<FIXS>", "#", "include", "<STR_LIT>", "llvm/ADT/StringRef.h", "<STR_LIT>", "<FIXE>", "<FIXS>", "#", "include", "<STR_LIT>", "llvm/Support/ELF.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/ErrorHandling.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/MathExtras.h", "<STR_LIT>", "#", "include", "cassert", ">", "#", "include", "cstdint", ">", "<FIXE>" ]
[ "#", "define", "DEBUG_TYPE", "<STR_LIT>", "hexagonmcelfstreamer", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "Hexagon.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "HexagonMCELFStreamer.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "MCTargetDesc/HexagonBaseInfo.h", "<STR_LIT>", "<BUGE>", "#", "include", "<STR_LIT>", "MCTargetDesc/HexagonMCShuffler.h", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "llvm/ADT/StringExtras.h", "<STR_LIT>", "<BUGE>", "#", "include", "<STR_LIT>", "llvm/MC/MCAssembler.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCContext.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCSectionELF.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCStreamer.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCSymbol.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCSymbolELF.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/CommandLine.h", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "llvm/Support/Debug.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/raw_ostream.h", "<STR_LIT>", "<BUGE>", "using", "namespace", "llvm", ";" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
4,747
[ "+", "'", ")", ";" ]
[ "void", "AMDGPUInstPrinter", "::", "printRel", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNo", ",", "const", "MCSubtargetInfo", "&", "STI", ",", "raw_ostream", "&", "O", ")", "{", "printIfSet", "(", "MI", ",", "OpNo", ",", "O", ",", "'" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,748
[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";" ]
[ "def", "A2_tfrpfnew", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_1ae57e39", ",", "TypeALU32_2op", ">", ",", "PredNewRel", "{", "let", "isPredicated", "=", "<NUM_LIT>", ";" ]
LLVM
PowerPC
CPP
stmt_completion
CPU
4,749
[ "(", ")", ")", ";" ]
[ "Value", "*", "translate", "(", "Value", "*", "V", ")", "{", "assert", "(", "V", "->", "getType", "(", ")", "==", "Type", "::", "getInt1Ty", "(", "V", "->", "getContext", "(", ")", ")", "&&", "<STR_LIT>", "Expect an i1 value", "<STR_LIT>", ")", ";", "Type", "*", "IntTy", "=", "ST", "->", "isPPC64", "(", ")", "?", "Type", "::", "getInt64Ty", "(", "V", "->", "getContext", "(", ")", ")", ":", "Type", "::", "getInt32Ty", "(", "V", "->", "getContext", "(", ")", ")", ";", "if", "(", "auto", "*", "P", "=", "dyn_cast", "<", "PHINode", ">", "(", "V", ")", ")", "{", "Value", "*", "Zero", "=", "Constant", "::", "getNullValue", "(", "IntTy", ")", ";", "PHINode", "*", "Q", "=", "PHINode", "::", "Create", "(", "IntTy", ",", "P", "->", "getNumIncomingValues", "(", ")", ",", "P", "->", "getName", "(", ")", ",", "P", "->", "getIterator", "(", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "P", "->", "getNumOperands", "(", ")", ";", "++", "i", ")", "Q", "->", "addIncoming", "(", "Zero", ",", "P", "->", "getIncomingBlock", "(", "i", ")", ")", ";", "return", "Q", ";", "}", "IRBuilder", "IRB", "(", "V", "->", "getContext" ]
GCC
nds32
MD
stmt_completion
CPU
4,750
[ "<STR_LIT>", ")", ")", ")", "]" ]
[ "(", "udiv", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>" ]
LLVM
AArch64
TD
next_suggestion
CPU
4,751
[ "}" ]
[ "def", "KryoWrite_3cyc_LS_264ln", ":", "SchedWriteRes", "<", "[", "KryoUnitLS", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]
GCC
aarch64
CPP
stmt_completion
CPU
4,752
[ ")", ";" ]
[ "void", "aarch64_asm_output_alias", "(", "FILE", "*", "stream", ",", "const", "tree", "decl", ",", "const", "tree", "target", ")", "{", "const", "char", "*", "name", "=", "XSTR", "(", "XEXP", "(", "DECL_RTL", "(", "decl", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ";", "const", "char", "*", "value", "=", "IDENTIFIER_POINTER", "(", "target", ")", ";", "aarch64_asm_output_variant_pcs", "(", "stream", ",", "decl", ",", "name", ")", ";", "ASM_OUTPUT_DEF", "(", "stream", ",", "name", ",", "value" ]
LLVM
AArch64
TD
next_suggestion
CPU
4,753
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "{", "lane", "{", "<NUM_LIT>", "}", ",", "lane", "{", "<NUM_LIT>", "}", ",", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "lane", "{", "<NUM_LIT>", "}", ";" ]
GCC
i386
MD
stmt_completion
CPU
4,754
[ "V2SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2DF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "float", ":", "V2DF", "(", "match_operand", ":" ]
LLVM
AArch64
CPP
next_suggestion
CPU
4,755
[ "}" ]
[ "if", "(", "!", "canDefBePartOfLOH", "(", "&", "MI", ")", ")", "continue", ";", "for", "(", "MachineInstr", "::", "const_mop_iterator", "IO", "=", "MI", ".", "operands_begin", "(", ")", ",", "IOEnd", "=", "MI", ".", "operands_end", "(", ")", ";", "IO", "!=", "IOEnd", ";", "++", "IO", ")", "{", "if", "(", "!", "IO", "->", "isReg", "(", ")", "||", "!", "IO", "->", "isDef", "(", ")", ")", "continue", ";", "unsigned", "CurReg", "=", "IO", "->", "getReg", "(", ")", ";", "for", "(", "MCRegAliasIterator", "AI", "(", "CurReg", ",", "TRI", ",", "true", ")", ";", "AI", ".", "isValid", "(", ")", ";", "++", "AI", ")", "if", "(", "RegToId", ".", "find", "(", "*", "AI", ")", "==", "RegToId", ".", "end", "(", ")", ")", "{", "DEBUG", "(", "IdToReg", ".", "push_back", "(", "*", "AI", ")", ";", "assert", "(", "IdToReg", "[", "CurRegId", "]", "==", "*", "AI", "&&", "<STR_LIT>", "Reg index mismatches insertion index.", "<STR_LIT>", ")", ")", ";", "RegToId", "[", "*", "AI", "]", "=", "CurRegId", "++", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Register: ", "<STR_LIT>", "<<", "PrintReg", "(", "*", "AI", ",", "TRI", ")", "<<", "'", "\\n", "'", ")", ";", "}", "}", "}" ]
GCC
rs6000
MD
next_suggestion
CPU
4,756
[ "<STR_LIT>" ]
[ "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V8HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VEXTUHLX", ")", ")", "]", "<STR_LIT>" ]
LLVM
ARM64
TD
stmt_completion
CPU
4,757
[ "SDTPtrLeaf", ">", ";" ]
[ "def", "ARM64threadpointer", ":", "SDNode", "<", "<STR_LIT>", "," ]
GCC
s390
MD
stmt_completion
MPU
4,758
[ "<STR_LIT>", ")" ]
[ "(", "define_constraint", "<STR_LIT>", "<STR_LIT>", "(", "and", "(", "match_code" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,759
[ "<NUM_LIT>", "}", ";" ]
[ "class", "Enc_b909d2", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,760
[ "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
4,761
[ "(", "AMDGPU", "::", "IMPLICIT_DEF", ")", ",", "Def", ")", ";" ]
[ "auto", "*", "Src", "=", "MRI", ".", "getUniqueVRegDef", "(", "Op", ".", "getReg", "(", ")", ")", ";", "if", "(", "!", "Src", "||", "!", "Src", "->", "isCopy", "(", ")", "||", "!", "TRI", "->", "isSGPRReg", "(", "MRI", ",", "Src", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", "continue", ";", "auto", "*", "RC", "=", "TRI", "->", "getRegClassForReg", "(", "MRI", ",", "Op", ".", "getReg", "(", ")", ")", ";", "auto", "*", "NewRC", "=", "TRI", "->", "getEquivalentVGPRClass", "(", "RC", ")", ";", "MRI", ".", "setRegClass", "(", "Op", ".", "getReg", "(", ")", ",", "NewRC", ")", ";", "}", "}", "return", ";", "}", "int", "NoRetAtomicOp", "=", "AMDGPU", "::", "getAtomicNoRetOp", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "NoRetAtomicOp", "!=", "-", "<NUM_LIT>", ")", "{", "if", "(", "!", "Node", "->", "hasAnyUseOfValue", "(", "<NUM_LIT>", ")", ")", "{", "int", "CPolIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "MI", ".", "getOpcode", "(", ")", ",", "AMDGPU", "::", "OpName", "::", "cpol", ")", ";", "if", "(", "CPolIdx", "!=", "-", "<NUM_LIT>", ")", "{", "MachineOperand", "&", "CPol", "=", "MI", ".", "getOperand", "(", "CPolIdx", ")", ";", "CPol", ".", "setImm", "(", "CPol", ".", "getImm", "(", ")", "&", "~", "AMDGPU", "::", "CPol", "::", "GLC", ")", ";", "}", "MI", ".", "RemoveOperand", "(", "<NUM_LIT>", ")", ";", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "NoRetAtomicOp", ")", ")", ";", "return", ";", "}", "if", "(", "(", "Node", "->", "hasNUsesOfValue", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "&&", "Node", "->", "use_begin", "(", ")", "->", "isMachineOpcode", "(", ")", "&&", "Node", "->", "use_begin", "(", ")", "->", "getMachineOpcode", "(", ")", "==", "AMDGPU", "::", "EXTRACT_SUBREG", "&&", "!", "Node", "->", "use_begin", "(", ")", "->", "hasAnyUseOfValue", "(", "<NUM_LIT>", ")", ")", ")", "{", "Register", "Def", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "NoRetAtomicOp", ")", ")", ";", "MI", ".", "RemoveOperand", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "*", "MI", ".", "getParent", "(", ")", ",", "MI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,762
[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
next_suggestion
CPU
4,763
[ "else", "MIB", "=", "BuildMI", "(", "new", "MBB", ",", "dl", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rr", ")", ",", "t2", ")", ";" ]
[ "const", "TargetInstrInfo", "*", "TII", "=", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ";", "const", "BasicBlock", "*", "LLVM_BB", "=", "MBB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "MBBIter", "=", "MBB", ";", "++", "MBBIter", ";", "MachineFunction", "*", "F", "=", "MBB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "*", "thisMBB", "=", "MBB", ";", "MachineBasicBlock", "*", "new", "MBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "nextMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "MBBIter", ",", "new", "MBB", ")", ";", "F", "->", "insert", "(", "MBBIter", ",", "nextMBB", ")", ";", "nextMBB", "->", "transferSuccessors", "(", "thisMBB", ")", ";", "thisMBB", "->", "addSuccessor", "(", "new", "MBB", ")", ";", "new", "MBB", "->", "addSuccessor", "(", "nextMBB", ")", ";", "new", "MBB", "->", "addSuccessor", "(", "new", "MBB", ")", ";", "DebugLoc", "dl", "=", "mInstr", "->", "getDebugLoc", "(", ")", ";", "assert", "(", "mInstr", "->", "getNumOperands", "(", ")", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "unexpected number of operands", "<STR_LIT>", ")", ";", "MachineOperand", "&", "destOper", "=", "mInstr", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "*", "argOpers", "[", "<NUM_LIT>", "]", ";", "int", "numArgs", "=", "mInstr", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "numArgs", ";", "++", "i", ")", "argOpers", "[", "i", "]", "=", "&", "mInstr", "->", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ";", "int", "lastAddrIndx", "=", "<NUM_LIT>", ";", "int", "valArgIndx", "=", "<NUM_LIT>", ";", "unsigned", "t1", "=", "F", "->", "getRegInfo", "(", ")", ".", "createVirtualRegister", "(", "X86", "::", "GR32RegisterClass", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "new", "MBB", ",", "dl", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rm", ")", ",", "t1", ")", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<=", "lastAddrIndx", ";", "++", "i", ")", "(", "*", "MIB", ")", ".", "addOperand", "(", "*", "argOpers", "[", "i", "]", ")", ";", "assert", "(", "(", "argOpers", "[", "valArgIndx", "]", "->", "isReg", "(", ")", "||", "argOpers", "[", "valArgIndx", "]", "->", "isImm", "(", ")", ")", "&&", "<STR_LIT>", "invalid operand", "<STR_LIT>", ")", ";", "unsigned", "t2", "=", "F", "->", "getRegInfo", "(", ")", ".", "createVirtualRegister", "(", "X86", "::", "GR32RegisterClass", ")", ";", "if", "(", "argOpers", "[", "valArgIndx", "]", "->", "isReg", "(", ")", ")", "MIB", "=", "BuildMI", "(", "new", "MBB", ",", "dl", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rr", ")", ",", "t2", ")", ";" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,764
[ "<NUM_LIT>", ";" ]
[ "if", "(", "!", "isa", "<", "ConstantInt", ">", "(", "Idx", ")", ")", "return", "false", ";", "assert", "(", "VectorTy", "->", "isVectorTy", "(", ")", "&&", "<STR_LIT>", "VectorTy is not a vector type", "<STR_LIT>", ")", ";", "unsigned", "BitWidth", "=", "VectorTy", "->", "getPrimitiveSizeInBits", "(", ")", ".", "getFixedSize", "(", ")", ";", "if", "(", "BitWidth", "==", "<NUM_LIT>", "||", "BitWidth", "==", "<NUM_LIT>", ")", "{", "Cost", "=" ]
GCC
aarch64
MD
stmt_completion
CPU
4,765
[ "<STR_LIT>", "<STR_LIT>", ")", "]" ]
[ "(", "match_operand", ":", "VDQSF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VDQSF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "{", "operands", "[", "<NUM_LIT>", "]", "=", "aarch64_endian_lane_rtx", "(", "<", "VSWAP_WIDTH", ">", "mode", ",", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "return", "<STR_LIT>", "}", "[", "(", "set_attr" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,766
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
next_suggestion
CPU
4,767
[ "SDValue", "Scl", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "DL", ",", "StoreSVT", ",", "StoredVal", ",", "DAG", ".", "getIntPtrConstant", "(", "i", ",", "DL", ")", ")", ";" ]
[ "StoredVal", "=", "DAG", ".", "getBitcast", "(", "StoreVT", ",", "StoredVal", ")", ";", "if", "(", "!", "Store", "->", "isSimple", "(", ")", ")", "return", "SDValue", "(", ")", ";", "MVT", "StoreSVT", "=", "StoreVT", ".", "getScalarType", "(", ")", ";", "unsigned", "NumElems", "=", "StoreVT", ".", "getVectorNumElements", "(", ")", ";", "unsigned", "ScalarSize", "=", "StoreSVT", ".", "getStoreSize", "(", ")", ";", "SDLoc", "DL", "(", "Store", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Stores", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", ";", "++", "i", ")", "{", "unsigned", "Offset", "=", "i", "*", "ScalarSize", ";", "SDValue", "Ptr", "=", "DAG", ".", "getMemBasePlusOffset", "(", "Store", "->", "getBasePtr", "(", ")", ",", "TypeSize", "::", "getFixed", "(", "Offset", ")", ",", "DL", ")", ";" ]
LLVM
SystemZ
TD
next_suggestion
CPU
4,768
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", ";" ]
[ "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "BD1", ";", "bits", "<", "<NUM_LIT>", ">", "BD2", ";" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,769
[ ",", "VectorIndex0", ">", "{" ]
[ "def", "vi64_idx0", ":", "SIMDUMov", "<", "<NUM_LIT>", ",", "<STR_LIT>", ",", "v2i64", ",", "GPR64" ]
LLVM
SystemZ
CPP
next_suggestion
CPU
4,770
[ "MBB", "->", "addSuccessor", "(", "DoneMBB", ")", ";" ]
[ "unsigned", "RetryCmpVal", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "RetrySwapVal", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "MachineBasicBlock", "*", "StartMBB", "=", "MBB", ";", "MachineBasicBlock", "*", "DoneMBB", "=", "splitBlockAfter", "(", "MI", ",", "MBB", ")", ";", "MachineBasicBlock", "*", "LoopMBB", "=", "emitBlockAfter", "(", "StartMBB", ")", ";", "MachineBasicBlock", "*", "SetMBB", "=", "emitBlockAfter", "(", "LoopMBB", ")", ";", "MBB", "=", "StartMBB", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "LOpcode", ")", ",", "OrigOldVal", ")", ".", "addOperand", "(", "Base", ")", ".", "addImm", "(", "Disp", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "MBB", "->", "addSuccessor", "(", "LoopMBB", ")", ";", "MBB", "=", "LoopMBB", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "OldVal", ")", ".", "addReg", "(", "OrigOldVal", ")", ".", "addMBB", "(", "StartMBB", ")", ".", "addReg", "(", "RetryOldVal", ")", ".", "addMBB", "(", "SetMBB", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "CmpVal", ")", ".", "addReg", "(", "OrigCmpVal", ")", ".", "addMBB", "(", "StartMBB", ")", ".", "addReg", "(", "RetryCmpVal", ")", ".", "addMBB", "(", "SetMBB", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SwapVal", ")", ".", "addReg", "(", "OrigSwapVal", ")", ".", "addMBB", "(", "StartMBB", ")", ".", "addReg", "(", "RetrySwapVal", ")", ".", "addMBB", "(", "SetMBB", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Dest", ")", ".", "addReg", "(", "OldVal", ")", ".", "addReg", "(", "BitShift", ")", ".", "addImm", "(", "BitSize", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "RetryCmpVal", ")", ".", "addReg", "(", "CmpVal", ")", ".", "addReg", "(", "Dest", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", "-", "BitSize", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "Dest", ")", ".", "addReg", "(", "RetryCmpVal", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addMBB", "(", "DoneMBB", ")", ";", "MBB", "->", "addSuccessor", "(", "DoneMBB", ")", ";", "MBB", "->", "addSuccessor", "(", "SetMBB", ")", ";", "MBB", "=", "SetMBB", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "RetrySwapVal", ")", ".", "addReg", "(", "SwapVal", ")", ".", "addReg", "(", "Dest", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", "-", "BitSize", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "StoreVal", ")", ".", "addReg", "(", "RetrySwapVal", ")", ".", "addReg", "(", "NegBitShift", ")", ".", "addImm", "(", "-", "BitSize", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "CSOpcode", ")", ",", "RetryOldVal", ")", ".", "addReg", "(", "OldVal", ")", ".", "addReg", "(", "StoreVal", ")", ".", "addOperand", "(", "Base", ")", ".", "addImm", "(", "Disp", ")", ";", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addMBB", "(", "LoopMBB", ")", ";", "MBB", "->", "addSuccessor", "(", "LoopMBB", ")", ";" ]
GCC
aarch64
CPP
next_suggestion
CPU
4,771
[ "}" ]
[ "unsigned", "int", "flags", "=", "call_properties", "(", ")", ";", "if", "(", "flags", "&", "CP_RAISE_FP_EXCEPTIONS", ")", "return", "true", ";", "if", "(", "flags", "&", "(", "CP_READ_MEMORY", "|", "CP_WRITE_MEMORY", ")", ")", "return", "true", ";", "return", "false", ";" ]
LLVM
SNES
TD
next_suggestion
DSP
4,772
[ "}", "]", ",", "iobitpos8_XFORM", ">", ";" ]
[ "def", "ioaddr8", ":", "PatLeaf", "<", "(", "imm", ")", ",", "[", "{", "uint64_t", "val", "=", "N", "-", ">", "getZExtValue", "(", ")", ";", "return", "val", ">", "=", "<NUM_LIT>", "&", "&", "val", "<", "<NUM_LIT>", ";", "}", "]", ",", "ioaddr_XFORM", ">", ";", "def", "lowioaddr8", ":", "PatLeaf", "<", "(", "imm", ")", ",", "[", "{", "uint64_t", "val", "=", "N", "-", ">", "getZExtValue", "(", ")", ";", "return", "val", ">", "=", "<NUM_LIT>", "&", "&", "val", "<", "<NUM_LIT>", ";", "}", "]", ",", "ioaddr_XFORM", ">", ";", "def", "ioaddr16", ":", "PatLeaf", "<", "(", "imm", ")", ",", "[", "{", "uint64_t", "val", "=", "N", "-", ">", "getZExtValue", "(", ")", ";", "return", "val", ">", "=", "<NUM_LIT>", "&", "&", "val", "<", "<NUM_LIT>", ";", "}", "]", ",", "ioaddr_XFORM", ">", ";", "def", "iobitpos8", ":", "PatLeaf", "<", "(", "imm", ")", ",", "[", "{", "return", "isPowerOf2_32", "(", "uint8_t", "(", "N", "-", ">", "getZExtValue", "(", ")", ")", ")", ";" ]
GCC
i386
CPP
program_repair
CPU
4,773
[ "<FIXS>", "return", "<NUM_LIT>", ";", "<FIXE>" ]
[ "}", "if", "(", "num_of_st", "==", "<NUM_LIT>", ")", "<BUGS>", "return", "false", ";", "<BUGE>", "bool", "return_with_x87", "=", "false", ";", "return_with_x87", "=", "(", "crtl", "->", "return_rtx" ]
GCC
s390
MD
stmt_completion
MPU
4,774
[ "<STR_LIT>", ")" ]
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC
rs6000
CPP
next_suggestion
CPU
4,775
[ "default", ":" ]
[ "if", "(", "TARGET_ALTIVEC", ")", "{", "rtx", "splat_vec", ";", "if", "(", "zero_constant", "(", "vec", ",", "mode", ")", ")", "return", "<STR_LIT>", "vxor %0,%0,%0", "<STR_LIT>", ";", "splat_vec", "=", "gen_easy_altivec_constant", "(", "vec", ")", ";", "gcc_assert", "(", "GET_CODE", "(", "splat_vec", ")", "==", "VEC_DUPLICATE", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "XEXP", "(", "splat_vec", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "EASY_VECTOR_15", "(", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "return", "<STR_LIT>", "#", "<STR_LIT>", ";", "switch", "(", "GET_MODE", "(", "splat_vec", ")", ")", "{", "case", "V4SImode", ":", "return", "<STR_LIT>", "vspltisw %0,%1", "<STR_LIT>", ";", "case", "V8HImode", ":", "return", "<STR_LIT>", "vspltish %0,%1", "<STR_LIT>", ";", "case", "V16QImode", ":", "return", "<STR_LIT>", "vspltisb %0,%1", "<STR_LIT>", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,776
[ "bits", "<", "<NUM_LIT>", ">", "Mu2", ";" ]
[ "class", "Enc_372c9d", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Pv4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pv4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
GCC
arm
MD
next_suggestion
CPU
4,777
[ "<STR_LIT>", ")" ]
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC
frv
MD
stmt_completion
VLIW
4,778
[ "match_code", "<STR_LIT>", ")" ]
[ "<STR_LIT>", "(", "and", "(" ]
GCC
aarch64
CPP
code_generation
CPU
4,779
[ "static", "void", "report_non_ice", "(", "location_t", "location", ",", "tree", "fndecl", ",", "unsigned", "int", "argno", ")", "{", "error_at", "(", "location", ",", "<STR_LIT>", "argument %d of %qE must be an integer constant", "<STR_LIT>", "<STR_LIT>", " expression", "<STR_LIT>", ",", "argno", "+", "<NUM_LIT>", ",", "fndecl", ")", ";", "}" ]
[ "Report", "that", "LOCATION", "has", "a", "call", "to", "FNDECL", "in", "which", "argument", "ARGNO", "was", "not", "an", "integer", "constant", "expression", ".", "ARGNO", "counts", "from", "zero", "." ]
GCC
arm
MD
next_suggestion
CPU
4,780
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
PowerPC
CPP
next_suggestion
CPU
4,781
[ "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "Reg2IsKill", ")", ";" ]
[ "unsigned", "Reg0", "=", "ChangeReg0", "?", "Reg2", ":", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "Reg0IsDead", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "return", "BuildMI", "(", "MF", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "MI", "->", "getDesc", "(", ")", ")", ".", "addReg", "(", "Reg0", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "Reg0IsDead", ")", ")", ".", "addReg", "(", "Reg2", ",", "getKillRegState", "(", "Reg2IsKill", ")", ")", ".", "addReg", "(", "Reg1", ",", "getKillRegState", "(", "Reg1IsKill", ")", ")", ".", "addImm", "(", "(", "ME", "+", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ".", "addImm", "(", "(", "MB", "-", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "}", "if", "(", "ChangeReg0", ")", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "Reg2", ")", ";", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "Reg1", ")", ";", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "Reg2", ")", ";", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "Reg1IsKill", ")", ";" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,782
[ "else", "if", "(", "OffImm", "<", "<NUM_LIT>", ")", "O", "<<", "<STR_LIT>", "#-", "<STR_LIT>", "<<", "-", "OffImm", ";" ]
[ "void", "ARMInstPrinter", "::", "printT2AddrModeImm8OffsetOperand", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNum", ",", "raw_ostream", "&", "O", ")", "{", "const", "MCOperand", "&", "MO1", "=", "MI", "->", "getOperand", "(", "OpNum", ")", ";", "int32_t", "OffImm", "=", "(", "int32_t", ")", "MO1", ".", "getImm", "(", ")", ";", "O", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "markup", "(", "<STR_LIT>", "<imm:", "<STR_LIT>", ")", ";", "if", "(", "OffImm", "==", "INT32_MIN", ")", "O", "<<", "<STR_LIT>", "#-0", "<STR_LIT>", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,783
[ "let", "isAdd", "=", "<NUM_LIT>", ";" ]
[ "def", "A2_addi", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "s32_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_5a2711e5", ",", "TypeALU32_ADDI", ">", ",", "Enc_cb9321", ",", "PredNewRel", ",", "ImmRegRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";" ]
LLVM
OR1K
CPP
stmt_completion
CPU
4,784
[ "OS", ",", "false", ")", ";" ]
[ "MCELFObjectTargetWriter", "*", "MOTW", "=", "new", "OR1KELFObjectWriter", "(", "OSABI", ")", ";", "return", "createELFObjectWriter", "(", "MOTW", "," ]
LLVM
ARM64
TD
stmt_completion
CPU
4,785
[ "}", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Xm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>" ]
LLVM
X86
CPP
stmt_completion
CPU
4,786
[ "Darwin", ";" ]
[ "return", "TargetTriple", ".", "getOS", "(", ")", "==", "Triple", "::" ]
GCC
m32c
CPP
program_repair
MPU
4,787
[ "<FIXS>", "gen_rtx_MEM", "(", "mode", ",", "plus_constant", "(", "Pmode", ",", "gen_rtx_REG", "(", "Pmode", ",", "FP_REGNO", ")", ",", "offset", ")", ")", ";", "<FIXE>" ]
[ "}", "ra_mem", "=", "<BUGS>", "gen_rtx_MEM", "(", "mode", ",", "plus_constant", "(", "gen_rtx_REG", "(", "Pmode", ",", "FP_REGNO", ")", ",", "offset", ")", ")", ";", "<BUGE>", "return", "copy_to_mode_reg", "(", "mode", ",", "ra_mem", ")", ";", "}" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
4,788
[ ".", "getWavefrontSize", "(", ")", ";" ]
[ "return", "getShaderType", "(", ")", "==", "ShaderType", "::", "COMPUTE", "?", "<NUM_LIT>", ":", "ST" ]
GCC
sh
MD
next_suggestion
CPU
4,789
[ "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "]" ]
[ "(", "define_insn", "<STR_LIT>", "[", "(", "call", "(", "mem", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "reg", ":", "SI", "FPSCR_MODES_REG", ")", ")", "(", "use", "(", "match_scratch", "<NUM_LIT>", ")", ")" ]
LLVM
AArch64
CPP
stmt_completion
CPU
4,790
[ "<NUM_LIT>", ")", ",", "MaskConst", ")", ";" ]
[ "if", "(", "!", "VT", ".", "isVector", "(", ")", "||", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "AND", "||", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SETCC", "||", "VT", ".", "getSizeInBits", "(", ")", "!=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getValueType", "(", "<NUM_LIT>", ")", ".", "getSizeInBits", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "BuildVectorSDNode", "*", "BV", "=", "dyn_cast", "<", "BuildVectorSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "!", "BV", "->", "getConstantSplatNode", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "EVT", "IntVT", "=", "BV", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "SDValue", "SourceConst", "=", "DAG", ".", "getNode", "(", "N", "->", "getOpcode", "(", ")", ",", "DL", ",", "VT", ",", "SDValue", "(", "BV", ",", "<NUM_LIT>", ")", ")", ";", "SDValue", "MaskConst", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "IntVT", ",", "SourceConst", ")", ";", "SDValue", "NewAnd", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "IntVT", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOperand", "(" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,791
[ "second", ";" ]
[ "std", "::", "pair", "<", "unsigned", ",", "Register", ">", "Hint", "=", "MRI", "->", "getRegAllocationHint", "(", "Reg", ")", ";", "if", "(", "(", "Hint", ".", "first", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "Hint", ".", "first", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "Hint", ".", "second", ".", "isVirtual", "(", ")", ")", "{", "Register", "OtherReg", "=", "Hint", "." ]
GCC
i386
MD
next_suggestion
CPU
4,792
[ "{" ]
[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "<NUM_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>", "{", "if", "(", "!", "TARGET_64BIT", "&", "&", "TARGET_CMOVE", "&", "&", "!", "immediate_operand", "(", "operands", "[", "<NUM_LIT>", "]", ",", "QImode", ")", ")" ]
GCC
i386
CPP
code_generation
CPU
4,793
[ "void", "ix86_expand_reduc", "(", "rtx", "(", "*", "fn", ")", "(", "rtx", ",", "rtx", ",", "rtx", ")", ",", "rtx", "dest", ",", "rtx", "in", ")", "{", "rtx", "half", ",", "dst", ",", "vec", "=", "in", ";", "machine_mode", "mode", "=", "GET_MODE", "(", "in", ")", ";", "int", "i", ";", "if", "(", "TARGET_SSE4_1", "&&", "mode", "==", "V8HImode", "&&", "fn", "==", "gen_uminv8hi3", ")", "{", "emit_insn", "(", "gen_sse4_1_phminposuw", "(", "dest", ",", "in", ")", ")", ";", "return", ";", "}", "for", "(", "i", "=", "GET_MODE_BITSIZE", "(", "mode", ")", ";", "i", ">", "GET_MODE_BITSIZE", "(", "GET_MODE_INNER", "(", "mode", ")", ")", ";", "i", ">>=", "<NUM_LIT>", ")", "{", "half", "=", "gen_reg_rtx", "(", "mode", ")", ";", "emit_reduc_half", "(", "half", ",", "vec", ",", "i", ")", ";", "if", "(", "i", "==", "GET_MODE_BITSIZE", "(", "GET_MODE_INNER", "(", "mode", ")", ")", "*", "<NUM_LIT>", ")", "dst", "=", "dest", ";", "else", "dst", "=", "gen_reg_rtx", "(", "mode", ")", ";", "emit_insn", "(", "fn", "(", "dst", ",", "half", ",", "vec", ")", ")", ";", "vec", "=", "dst", ";", "}", "}" ]
[ "Expand", "a", "vector", "reduction", ".", "FN", "is", "the", "binary", "pattern", "to", "reduce", ";", "DEST", "is", "the", "destination", ";", "IN", "is", "the", "input", "vector", "." ]
GCC
s390
MD
next_suggestion
MPU
4,794
[ "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]" ]
[ "[", "(", "set", "(", "match_operand", ":", "V_HW_2", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "V_HW_2", "(", "vec_concat", ":", "<", "vec_2x_nelts", ">", "(", "match_operand", ":", "V_HW_2", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V_HW_2", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM
Hexagon
CPP
stmt_completion
DSP
4,795
[ ";" ]
[ "bool", "Signed", "=", "false", ";", "switch", "(", "Opc", ")", "{", "case", "Hexagon", "::", "A2_sxtb", ":", "case", "Hexagon", "::", "A2_sxth", ":", "case", "Hexagon", "::", "A2_sxtw", ":", "Signed", "=", "true", ";", "break", ";", "}", "RegisterSubReg", "DefR", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "BW", "=", "getRegBitWidth", "(", "DefR", ".", "Reg", ")", ";", "LatticeCell", "RC", "=", "Outputs", ".", "get", "(", "DefR", ".", "Reg", ")", ";", "bool", "Eval", "=", "Signed", "?", "evaluateSEXTr", "(", "R1", ",", "BW", ",", "Bits", ",", "Inputs", ",", "RC", ")", ":", "evaluateZEXTr", "(", "R1", ",", "BW", ",", "Bits", ",", "Inputs", ",", "RC", ")", ";", "if", "(", "!", "Eval", ")", "return", "false", ";", "Outputs", ".", "update", "(", "DefR", ".", "Reg", ",", "RC", ")", ";", "return", "true" ]
GCC
i386
CPP
next_suggestion
CPU
4,796
[ "}" ]
[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_sub_ps", "(", "_", "_", "m512", "_", "_", "A", ",", "_", "_", "m512", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m512", ")", "(", "(", "_", "_", "v16sf", ")", "_", "_", "A", "-", "(", "_", "_", "v16sf", ")", "_", "_", "B", ")", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
4,797
[ "N0", ";" ]
[ "assert", "(", "(", "<STR_LIT>", "::", "<STR_LIT>", "==", "Opcode", "||", "<STR_LIT>", "::", "<STR_LIT>", "==", "Opcode", "||", "<STR_LIT>", "::", "<STR_LIT>", "==", "Opcode", ")", "&&", "<STR_LIT>", "Unexpected shift opcode", "<STR_LIT>", ")", ";", "bool", "LogicalShift", "=", "<STR_LIT>", "::", "<STR_LIT>", "==", "Opcode", "||", "<STR_LIT>", "::", "<STR_LIT>", "==", "Opcode", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "SDValue", "N0", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "N1", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "NumBitsPerElt", "=", "VT", ".", "getScalarSizeInBits", "(", ")", ";", "assert", "(", "VT", "==", "N0", ".", "getValueType", "(", ")", "&&", "(", "NumBitsPerElt", "%", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected value type", "<STR_LIT>", ")", ";", "APInt", "ShiftVal", "=", "cast", "<", "ConstantSDNode", ">", "(", "N1", ")", "->", "getAPIntValue", "(", ")", ";", "if", "(", "ShiftVal", ".", "zextOrTrunc", "(", "<NUM_LIT>", ")", ".", "uge", "(", "NumBitsPerElt", ")", ")", "{", "if", "(", "LogicalShift", ")", "return", "getZeroVector", "(", "VT", ".", "getSimpleVT", "(", ")", ",", "Subtarget", ",", "DAG", ",", "SDLoc", "(", "N", ")", ")", ";", "else", "ShiftVal", "=", "NumBitsPerElt", "-", "<NUM_LIT>", ";", "}", "if", "(", "!", "ShiftVal", ")", "return" ]
LLVM
X86
CPP
stmt_completion
CPU
4,798
[ ";" ]
[ "phiNodes", ".", "insert", "(", "MI", ")" ]
LLVM
AArch64
CPP
next_suggestion
CPU
4,799
[ "return", "DAG", ".", "getNode", "(", "Op", ".", "getOpcode", "(", ")", ",", "dl", ",", "VT", ",", "In", ")", ";" ]
[ "SDValue", "In", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "InVT", "=", "In", ".", "getValueType", "(", ")", ";", "if", "(", "VT", ".", "isScalableVector", "(", ")", ")", "{", "unsigned", "Opcode", "=", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "UINT_TO_FP", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "Opcode", ")", ";", "}", "if", "(", "VT", ".", "getSizeInBits", "(", ")", "<", "InVT", ".", "getSizeInBits", "(", ")", ")", "{", "MVT", "CastVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "getFloatingPointVT", "(", "InVT", ".", "getScalarSizeInBits", "(", ")", ")", ",", "InVT", ".", "getVectorNumElements", "(", ")", ")", ";", "In", "=", "DAG", ".", "getNode", "(", "Op", ".", "getOpcode", "(", ")", ",", "dl", ",", "CastVT", ",", "In", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "FP_ROUND", ",", "dl", ",", "VT", ",", "In", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "dl", ")", ")", ";", "}", "if", "(", "VT", ".", "getSizeInBits", "(", ")", ">", "InVT", ".", "getSizeInBits", "(", ")", ")", "{", "unsigned", "CastOpc", "=", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SINT_TO_FP", "?", "ISD", "::", "SIGN_EXTEND", ":", "ISD", "::", "ZERO_EXTEND", ";", "EVT", "CastVT", "=", "VT", ".", "changeVectorElementTypeToInteger", "(", ")", ";", "In", "=", "DAG", ".", "getNode", "(", "CastOpc", ",", "dl", ",", "CastVT", ",", "In", ")", ";" ]