docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	Mips	CPP	next_suggestion	CPU	4,600	[ "}" ]	[ "case", "ISD", "::", "MULHS", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "false", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "MULHU", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "false", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ",", "false", ",", "DAG", ")", ";", "case", "ISD", "::", "SDIVREM", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "UDIVREM", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "lowerINTRINSIC_WO_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "return", "lowerINTRINSIC_W_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "return", "lowerINTRINSIC_VOID", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EXTRACT_VECTOR_ELT", ":", "return", "lowerEXTRACT_VECTOR_ELT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "BUILD_VECTOR", ":", "return", "lowerBUILD_VECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECTOR_SHUFFLE", ":", "return", "lowerVECTOR_SHUFFLE", "(", "Op", ",", "DAG", ")", ";" ]
LLVM	SystemZ	CPP	code_generation	CPU	4,601	[ "void", "SystemZPostRASchedStrategy", "::", "leaveMBB", "(", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "** Leaving ", "<STR_LIT>", "<<", "printMBBReference", "(", "*", "MBB", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", ")", ";", "advanceTo", "(", "MBB", "->", "getFirstTerminator", "(", ")", ")", ";", "}" ]	[ "Tell", "the", "strategy", "that", "current", "MBB", "is", "done", "." ]
GCC	i386	MD	program_repair	CPU	4,602	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "clobber", "(", "reg", ":", "CC", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	mep	CPP	stmt_completion	CPU	4,603	[ "void", ")", "{" ]	[ "void", "mep_save_register_info", "(" ]
LLVM	CellSPU	TD	stmt_completion	MPU	4,604	[ "IntegerOp", ",", "pattern", ">", ";" ]	[ "class", "ANDCInst", "<", "dag", "OOL", ",", "dag", "IOL", ",", "list", "<", "dag", ">", "pattern", ">", ":", "RRForm", "<", "<NUM_LIT>", ",", "OOL", ",", "IOL", ",", "<STR_LIT>", "," ]
GCC	arm	MD	stmt_completion	CPU	4,605	[ ")", ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")" ]
GCC	sparc	MD	next_suggestion	CPU	4,606	[ "<STR_LIT>" ]	[ "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "P", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", "UNSPEC_EDGE16L", ")", ")", "]" ]
GCC	i386	CPP	next_suggestion	CPU	4,607	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_cvtxph_ps", "(", "_", "_", "mmask8", "_", "_", "A", ",", "_", "_", "m128h", "_", "_", "B", ")", "{", "return", "_", "_", "builtin_ia32_vcvtph2psx256_mask", "(", "_", "_", "B", ",", "_", "mm256_avx512_setzero_ps", "(", ")", ",", "_", "_", "A", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,608	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]
LLVM	Alpha	CPP	next_suggestion	MPU	4,609	[ "}" ]	[ "return", "std", "::", "make_pair", "(", "<NUM_LIT>", "U", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "'", "f", "'", ":", "return", "VT", "==", "MVT", "::", "f64", "?", "std", "::", "make_pair", "(", "<NUM_LIT>", "U", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ":", "std", "::", "make_pair", "(", "<NUM_LIT>", "U", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "}", "return", "TargetLowering", "::", "getRegForInlineAsmConstraint", "(", "Constraint", ",", "VT", ")", ";" ]
GCC	alpha	CPP	next_suggestion	MPU	4,610	[ "}" ]	[ "struct", "machine_function", "*", "machine", "=", "cfun", "->", "machine", ";", "rtx", "t", ";", "if", "(", "machine", "->", "addr_list", "==", "NULL_RTX", ")", "return", ";", "data_section", "(", ")", ";", "for", "(", "t", "=", "machine", "->", "addr_list", ";", "t", ";", "t", "=", "XEXP", "(", "t", ",", "<NUM_LIT>", ")", ")", "unicosmk_output_addr_vec", "(", "file", ",", "XEXP", "(", "t", ",", "<NUM_LIT>", ")", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,611	[ "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "IdxVal", "<<", "<NUM_LIT>", ",", "dl", ")", ";" ]	[ "auto", "*", "N2C", "=", "cast", "<", "ConstantSDNode", ">", "(", "N2", ")", ";", "unsigned", "IdxVal", "=", "N2C", "->", "getZExtValue", "(", ")", ";", "if", "(", "VT", ".", "is256BitVector", "(", ")", "\|\|", "VT", ".", "is512BitVector", "(", ")", ")", "{", "if", "(", "VT", ".", "is256BitVector", "(", ")", "&&", "IdxVal", "==", "<NUM_LIT>", ")", "{", "if", "(", "(", "Subtarget", "->", "hasAVX", "(", ")", "&&", "(", "EltVT", "==", "MVT", "::", "f64", "\|\|", "EltVT", "==", "MVT", "::", "f32", ")", ")", "\|\|", "(", "Subtarget", "->", "hasAVX2", "(", ")", "&&", "EltVT", "==", "MVT", "::", "i32", ")", ")", "{", "SDValue", "N1Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "N1", ")", ";", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "N0", ",", "N1Vec", ",", "N2", ")", ";", "}", "}", "SDValue", "V", "=", "Extract128BitVector", "(", "N0", ",", "IdxVal", ",", "DAG", ",", "dl", ")", ";", "unsigned", "NumEltsIn128", "=", "<NUM_LIT>", "/", "EltVT", ".", "getSizeInBits", "(", ")", ";", "assert", "(", "isPowerOf2_32", "(", "NumEltsIn128", ")", ")", ";", "unsigned", "IdxIn128", "=", "IdxVal", "&", "(", "NumEltsIn128", "-", "<NUM_LIT>", ")", ";", "V", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "V", ".", "getValueType", "(", ")", ",", "V", ",", "N1", ",", "DAG", ".", "getConstant", "(", "IdxIn128", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "return", "Insert128BitVector", "(", "N0", ",", "V", ",", "IdxVal", ",", "DAG", ",", "dl", ")", ";", "}", "assert", "(", "VT", ".", "is128BitVector", "(", ")", "&&", "<STR_LIT>", "Only 128-bit vector types should be left!", "<STR_LIT>", ")", ";", "if", "(", "Subtarget", "->", "hasSSE41", "(", ")", ")", "{", "if", "(", "EltVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "\|\|", "EltVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "{", "unsigned", "Opc", ";", "if", "(", "VT", "==", "MVT", "::", "v8i16", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "VT", "==", "MVT", "::", "v16i8", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "N1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "MVT", "::", "i32", ",", "N1", ")", ";", "if", "(", "N2", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "IdxVal", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "Opc", ",", "dl", ",", "VT", ",", "N0", ",", "N1", ",", "N2", ")", ";", "}", "if", "(", "EltVT", "==", "MVT", "::", "f32", ")", "{", "bool", "MinSize", "=", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", "->", "optForMinSize", "(", ")", ";", "if", "(", "IdxVal", "==", "<NUM_LIT>", "&&", "(", "!", "MinSize", "\|\|", "!", "MayFoldLoad", "(", "N1", ")", ")", ")", "{", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "dl", ")", ";", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "MVT", "::", "v4f32", ",", "N1", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "N0", ",", "N1", ",", "N2", ")", ";", "}" ]
GCC	rs6000	CPP	program_repair	CPU	4,612	[ "<FIXS>", "gcc_assert", "(", "GET_CODE", "(", "in", ")", "==", "CONST_INT", ")", ";", "<FIXE>" ]	[ "unsigned", "HOST_WIDE_INT", "c", ",", "lsb", ",", "m1", ",", "m2", ";", "int", "shift", ";", "<BUGS>", "if", "(", "GET_CODE", "(", "in", ")", "!=", "CONST_INT", ")", "abort", "(", ")", ";", "<BUGE>", "c", "=", "INTVAL", "(", "in", ")", ";", "if", "(", "c", "&", "<NUM_LIT>", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,613	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	4,614	[ "=", "<NUM_LIT>", ";" ]	[ "def", "J4_cmpgtu_f_jumpnv_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Ns8", ",", "IntRegs", ":", "$", "Rt32", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_9bfd761f", ",", "TypeNCJ", ">", ",", "Enc_c9a18e", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	4,615	[ "getNumOperands", "(", ")", "==", "<NUM_LIT>", "?", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ":", "SDValue", "(", ")", ")", ";" ]	[ "SDValue", "Chain", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "unsigned", "Reg", "=", "cast", "<", "RegisterSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getReg", "(", ")", ";", "EVT", "VT", "=", "Src", ".", "getValueType", "(", ")", ";", "SDValue", "Copy", "(", "DAG", ".", "getMachineNode", "(", "VT", "==", "MVT", "::", "i32", "?", "WebAssembly", "::", "COPY_LOCAL_I32", ":", "WebAssembly", "::", "COPY_LOCAL_I64", ",", "DL", ",", "VT", ",", "Src", ")", ",", "<NUM_LIT>", ")", ";", "return", "Op", ".", "getNode", "(", ")", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", "?", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "Copy", ")", ":", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "Copy", ",", "Op", "." ]
LLVM	X86	CPP	stmt_completion	CPU	4,616	[ "(", ")", ")", "return", "R", ";" ]	[ "static", "unsigned", "getRelaxedOpcode", "(", "const", "MCInst", "&", "Inst", ",", "bool", "is16BitMode", ")", "{", "unsigned", "R", "=", "getRelaxedOpcodeArith", "(", "Inst", ")", ";", "if", "(", "R", "!=", "Inst", ".", "getOpcode" ]
GCC	nios2	MD	stmt_completion	MPU	4,617	[ "<STR_LIT>", ")", "]", ")" ]	[ "<STR_LIT>", "{", "return", "nios2_fpu_insn_asm", "(", "n2fpu_f", "<", "fop3", ">", "<", "f", ">", ")", "[", "(", "set_attr", "<STR_LIT>" ]
GCC	arm	MD	stmt_completion	CPU	4,618	[ ")", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	AArch64	TD	stmt_completion	CPU	4,619	[ "(", "v8f16", "V128", ":", "$", "Rd", ")", ",", "(", "v8f16", "V128", ":", "$", "Rn", ")", ",", "(", "v8f16", "V128", ":", "$", "Rm", ")", ")", ")", "]", ">", ";" ]	[ "def", "v8f16", ":", "BaseSIMDThreeSameVectorTied", "<", "<NUM_LIT>", ",", "U", ",", "{", "S", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "opc", "}", ",", "V128", ",", "asm", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "v8f16", "V128", ":", "$", "dst", ")", ",", "(", "OpNode" ]
LLVM	X86	TD	stmt_completion	CPU	4,620	[ "<NUM_LIT>", ";" ]	[ "def", "HWWriteResGroup6", ":", "SchedWriteRes", "<", "[", "HWPort01", "]", ">", "{", "let", "Latency", "=" ]
LLVM	AArch64	CPP	stmt_completion	CPU	4,621	[ "(", ")", ")", "weight", "=", "CW_Register", ";" ]	[ "Value", "", "CallOperandVal", "=", "info", ".", "CallOperandVal", ";", "if", "(", "!", "CallOperandVal", ")", "return", "CW_Default", ";", "Type", "", "type", "=", "CallOperandVal", "->", "getType", "(", ")", ";", "switch", "(", "*", "constraint", ")", "{", "default", ":", "weight", "=", "TargetLowering", "::", "getSingleConstraintMatchWeight", "(", "info", ",", "constraint", ")", ";", "break", ";", "case", "'", "x", "'", ":", "case", "'", "w", "'", ":", "if", "(", "type", "->", "isFloatingPointTy", "(", ")", "\|\|", "type", "->", "isVectorTy" ]
GCC	m68k	MD	next_suggestion	MPU	4,622	[ "return", "m68k_output_movem", "(", "operands", ",", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "false", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "match_parallel", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", "]", "<STR_LIT>", "{" ]
LLVM	X86	CPP	next_suggestion	CPU	4,623	[ "SDValue", "Ops", "[", "]", "=", "{", "FalseOp", ",", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ".", "getConstant", "(", "CC", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "Cond", "}", ";" ]	[ "if", "(", "FalseC", "->", "getAPIntValue", "(", ")", "+", "<NUM_LIT>", "==", "TrueC", "->", "getAPIntValue", "(", ")", ")", "{", "Cond", "=", "getSETCC", "(", "CC", ",", "Cond", ",", "DL", ",", "DAG", ")", ";", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "FalseC", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "Cond", ")", ";", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ",", "Cond", ",", "SDValue", "(", "FalseC", ",", "<NUM_LIT>", ")", ")", ";", "return", "Cond", ";", "}", "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i32", "\|\|", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i64", ")", "{", "uint64_t", "Diff", "=", "TrueC", "->", "getZExtValue", "(", ")", "-", "FalseC", "->", "getZExtValue", "(", ")", ";", "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i32", ")", "Diff", "=", "(", "unsigned", ")", "Diff", ";", "bool", "isFastMultiplier", "=", "false", ";", "if", "(", "Diff", "<", "<NUM_LIT>", ")", "{", "switch", "(", "(", "unsigned", "char", ")", "Diff", ")", "{", "default", ":", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "isFastMultiplier", "=", "true", ";", "break", ";", "}", "}", "if", "(", "isFastMultiplier", ")", "{", "APInt", "Diff", "=", "TrueC", "->", "getAPIntValue", "(", ")", "-", "FalseC", "->", "getAPIntValue", "(", ")", ";", "Cond", "=", "getSETCC", "(", "CC", ",", "Cond", ",", "DL", ",", "DAG", ")", ";", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "FalseC", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "Cond", ")", ";", "if", "(", "Diff", "!=", "<NUM_LIT>", ")", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "MUL", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ",", "Cond", ",", "DAG", ".", "getConstant", "(", "Diff", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ")", ")", ";", "if", "(", "FalseC", "->", "getAPIntValue", "(", ")", "!=", "<NUM_LIT>", ")", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ",", "Cond", ",", "SDValue", "(", "FalseC", ",", "<NUM_LIT>", ")", ")", ";", "return", "Cond", ";", "}", "}", "}", "}", "if", "(", "!", "DCI", ".", "isBeforeLegalize", "(", ")", "&&", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "{", "ConstantSDNode", "*", "CmpAgainst", "=", "nullptr", ";", "if", "(", "(", "Cond", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "Cond", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "(", "CmpAgainst", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "&&", "!", "isa", "<", "ConstantSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "CC", "==", "X86", "::", "COND_NE", "&&", "CmpAgainst", "==", "dyn_cast", "<", "ConstantSDNode", ">", "(", "FalseOp", ")", ")", "{", "CC", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CC", ")", ";", "std", "::", "swap", "(", "TrueOp", ",", "FalseOp", ")", ";", "}", "if", "(", "CC", "==", "X86", "::", "COND_E", "&&", "CmpAgainst", "==", "dyn_cast", "<", "ConstantSDNode", ">", "(", "TrueOp", ")", ")", "{" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,624	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "L2_ploadrbt_pi", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ",", "IntRegs", ":", "$", "Rx32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "IntRegs", ":", "$", "Rx32in", ",", "s4_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3c76b0ff", ",", "TypeLD", ">", ",", "Enc_f4413a", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	aarch64	CPP	code_generation	CPU	4,625	[ "int", "aarch64_vec_fpconst_pow_of_2", "(", "rtx", "x", ")", "{", "int", "nelts", ";", "if", "(", "GET_CODE", "(", "x", ")", "!=", "CONST_VECTOR", "\|\|", "!", "CONST_VECTOR_NUNITS", "(", "x", ")", ".", "is_constant", "(", "&", "nelts", ")", ")", "return", "-", "<NUM_LIT>", ";", "if", "(", "GET_MODE_CLASS", "(", "GET_MODE", "(", "x", ")", ")", "!=", "MODE_VECTOR_FLOAT", ")", "return", "-", "<NUM_LIT>", ";", "int", "firstval", "=", "aarch64_fpconst_pow_of_2", "(", "CONST_VECTOR_ELT", "(", "x", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "firstval", "<=", "<NUM_LIT>", ")", "return", "-", "<NUM_LIT>", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelts", ";", "i", "++", ")", "if", "(", "aarch64_fpconst_pow_of_2", "(", "CONST_VECTOR_ELT", "(", "x", ",", "i", ")", ")", "!=", "firstval", ")", "return", "-", "<NUM_LIT>", ";", "return", "firstval", ";", "}" ]	[ "If", "X", "is", "a", "vector", "of", "equal", "CONST_DOUBLE", "values", "and", "that", "value", "is", "Y", ",", "return", "the", "aarch64_fpconst_pow_of_2", "of", "Y", ".", "Otherwise", "return", "-1", "." ]
LLVM	AArch64	TD	next_suggestion	CPU	4,626	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rt", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "extend", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";" ]
LLVM	AAP	CPP	stmt_completion	MPU	4,627	[ "(", "<NUM_LIT>", ")", ";" ]	[ "return", "false", ";", "}", "for", "(", "uint64_t", "i", "=", "<NUM_LIT>", ";", "i", "<", "Count", ";", "i", "+=", "<NUM_LIT>", ")", "{", "OS", ".", "write" ]
LLVM	Sparc	CPP	next_suggestion	CPU	4,628	[ "}" ]	[ "if", "(", "PrevInst", "->", "isBundledWithSucc", "(", ")", ")", "return", "false", ";", "const", "TargetInstrInfo", "*", "TII", "=", "TM", ".", "getInstrInfo", "(", ")", ";", "switch", "(", "PrevInst", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "combineRestoreADD", "(", "MBBI", ",", "PrevInst", ",", "TII", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "combineRestoreOR", "(", "MBBI", ",", "PrevInst", ",", "TII", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "combineRestoreSETHIi", "(", "MBBI", ",", "PrevInst", ",", "TII", ")", ";", "break", ";", "}", "return", "false", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,629	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "s8", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "s8", ";", "bits", "<", "<NUM_LIT>", ">", "S8", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>", "}", ";" ]
GCC	pdp11	MD	stmt_completion	MPU	4,630	[ "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]	[ "(", "float", ":", "DF", "(", "match_operand", ":", "HI", "<NUM_LIT>" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	4,631	[ "false", ";" ]	[ "Value", "*", "V", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "dyn_cast", "<", "Constant", ">", "(", "V", ")", ")", "return", "false", ";", "if", "(", "match", "(", "V", ",", "m_Shuffle", "(", "m_InsertElt", "(", "m_Value", "(", ")", ",", "m_Value", "(", ")", ",", "m_ZeroInt", "(", ")", ")", ",", "m_Value", "(", ")", ",", "m_ZeroMask", "(", ")", ")", ")", ")", "{", "Ops", ".", "push_back", "(", "&", "cast", "<", "Instruction", ">", "(", "V", ")", "->", "getOperandUse", "(", "<NUM_LIT>", ")", ")", ";", "Ops", ".", "push_back", "(", "&", "I", "->", "getOperandUse", "(", "<NUM_LIT>", ")", ")", ";", "return", "true", ";", "}", "return" ]
LLVM	PowerPC	TD	next_suggestion	CPU	4,632	[ "let", "BI", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "BIBO", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "class", "XLForm_2_br", "<", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "bits", "<", "<NUM_LIT>", ">", "xo", ",", "bit", "lk", ",", "dag", "OOL", ",", "dag", "IOL", ",", "string", "asmstr", ",", "InstrItinClass", "itin", ",", "list", "<", "dag", ">", "pattern", ">", ":", "XLForm_2", "<", "opcode", ",", "xo", ",", "lk", ",", "OOL", ",", "IOL", ",", "asmstr", ",", "itin", ",", "pattern", ">", "{", "bits", "<", "<NUM_LIT>", ">", "BIBO", ";", "bits", "<", "<NUM_LIT>", ">", "CR", ";", "let", "BO", "=", "BIBO", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
GCC	nds32	CPP	stmt_completion	CPU	4,633	[ ")", "(", "ival", ")", ")", ";" ]	[ "one_bit_count", "=", "popcount_hwi", "(", "(", "unsigned", "HOST_WIDE_INT" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	4,634	[ "if", "(", "RAI", ".", "alias", "(", "RR", ",", "DFG", ".", "addr", "<", "DefNode", "*", ">", "(", "RD", ")", ".", "Addr", "->", "getRegRef", "(", ")", ")", ")", "return", "false", ";" ]	[ "TA", ".", "Id", "!=", "<NUM_LIT>", "&&", "TA", ".", "Id", "!=", "Start", ";", "TA", "=", "DFG", ".", "getNextShadow", "(", "IA", ",", "TA", ")", ")", "{", "NodeId", "RD", "=", "TA", ".", "Addr", "->", "getReachingDef", "(", ")", ";", "if", "(", "RD", "==", "<NUM_LIT>", ")", "continue", ";" ]
LLVM	MOS	CPP	next_suggestion	MPU	4,635	[ "auto", "HiImm", "=", "Builder", ".", "buildInstr", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "{", "S8", "}", ",", "{", "}", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]	[ "LoImm", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setTargetFlags", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "if", "(", "!", "constrainSelectedInstRegOperands", "(", "*", "LoImm", ",", "TII", ",", "TRI", ",", "RBI", ")", ")", "llvm_unreachable", "(", "<STR_LIT>", "Cannot constrain instruction.", "<STR_LIT>", ")", ";" ]
GCC	mips	MD	next_suggestion	CPU	4,636	[ "<STR_LIT>" ]	[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>" ]
GCC	sh	CPP	stmt_completion	CPU	4,637	[ "-", "regs_saved_rounding", ";" ]	[ "int", "initial_elimination_offset", "(", "int", "from", ",", "int", "to", ")", "{", "int", "regs_saved", ";", "int", "regs_saved_rounding", "=", "<NUM_LIT>", ";", "int", "total_saved_regs_space", ";", "int", "total_auto_space", ";", "int", "save_flags", "=", "target_flags", ";", "int", "copy_flags", ";", "HARD_REG_SET", "live_regs_mask", ";", "shmedia_space_reserved_for_target_registers", "=", "false", ";", "regs_saved", "=", "calc_live_regs", "(", "&", "live_regs_mask", ")", ";", "regs_saved", "+=", "SHMEDIA_REGS_STACK_ADJUST", "(", ")", ";", "if", "(", "shmedia_reserve_space_for_target_registers_p", "(", "regs_saved", ",", "&", "live_regs_mask", ")", ")", "{", "shmedia_space_reserved_for_target_registers", "=", "true", ";", "regs_saved", "+=", "shmedia_target_regs_stack_adjust", "(", "&", "live_regs_mask", ")", ";", "}", "if", "(", "TARGET_SH5", "&&", "regs_saved", "%", "(", "STACK_BOUNDARY", "/", "BITS_PER_UNIT", ")", ")", "regs_saved_rounding", "=", "(", "(", "STACK_BOUNDARY", "/", "BITS_PER_UNIT", ")", "-", "regs_saved", "%", "(", "STACK_BOUNDARY", "/", "BITS_PER_UNIT", ")", ")", ";", "total_auto_space", "=", "rounded_frame_size", "(", "regs_saved", ")" ]
LLVM	PowerPC	CPP	program_repair	CPU	4,638	[ "<FIXS>", "SwitchToSection", "(", "getObjFileLowering", "(", ")", ".", "getTextSection", "(", ")", ")", ";", "<FIXE>" ]	[ "SwitchToTextSection", "(", "<STR_LIT>", "\\t.section __TEXT,__symbol_stub1,symbol_stubs,", "<STR_LIT>", "<STR_LIT>", "pure_instructions,16", "<STR_LIT>", ")", ";", "}", "<BUGS>", "SwitchToSection", "(", "TAI", "->", "getTextSection", "(", ")", ")", ";", "<BUGE>", "return", "Result", ";", "}" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,639	[ "let", "accessSize", "=", "ByteAccess", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,640	[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	MSP430	CPP	next_suggestion	MPU	4,641	[ "case", "ISD", "::", "SETGE", ":" ]	[ "if", "(", "const", "ConstantSDNode", "", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "LHS", ")", ")", "{", "LHS", "=", "RHS", ";", "RHS", "=", "DAG", ".", "getConstant", "(", "C", "->", "getSExtValue", "(", ")", "+", "<NUM_LIT>", ",", "dl", ",", "C", "->", "getValueType", "(", "<NUM_LIT>", ")", ")", ";", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SETUGT", ":", "std", "::", "swap", "(", "LHS", ",", "RHS", ")", ";", "[", "[", "fallthrough", "]", "]", ";", "case", "ISD", "::", "SETULT", ":", "if", "(", "const", "ConstantSDNode", "", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "LHS", ")", ")", "{", "LHS", "=", "RHS", ";", "RHS", "=", "DAG", ".", "getConstant", "(", "C", "->", "getSExtValue", "(", ")", "+", "<NUM_LIT>", ",", "dl", ",", "C", "->", "getValueType", "(", "<NUM_LIT>", ")", ")", ";", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SETLE", ":", "std", "::", "swap", "(", "LHS", ",", "RHS", ")", ";", "[", "[", "fallthrough", "]", "]", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	4,642	[ ",", "SDT_ILV", ">", ";" ]	[ "def", "MipsILVOD", ":", "SDNode", "<", "<STR_LIT>" ]
LLVM	AMDGPU	TD	next_suggestion	GPU	4,643	[ "let", "AssemblerPredicate", "=", "HasSDWA", ";" ]	[ "string", "AsmOperands9", "=", "P", ".", "AsmSDWA9", ";", "let", "Size", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "mayStore", "=", "<NUM_LIT>", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "VALU", "=", "<NUM_LIT>", ";", "let", "SDWA", "=", "<NUM_LIT>", ";", "let", "ReadsModeReg", "=", "!", "or", "(", "isFloatType", "<", "P", ".", "DstVT", ">", ".", "ret", ",", "isFloatType", "<", "P", ".", "Src0VT", ">", ".", "ret", ")", ";", "let", "mayRaiseFPException", "=", "ReadsModeReg", ";", "let", "Uses", "=", "!", "if", "(", "ReadsModeReg", ",", "[", "MODE", ",", "EXEC", "]", ",", "[", "EXEC", "]", ")", ";", "let", "SubtargetPredicate", "=", "HasSDWA", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	4,644	[ "Val", ",", "MVT", "::", "i32", ")", ";" ]	[ "SDValue", "CPTmpN1_0", ";", "SDValue", "CPTmpN1_1", ";", "if", "(", "SelectADDRriS11_2", "(", "N1", ",", "CPTmpN1_0", ",", "CPTmpN1_1", ")", "&&", "N1", ".", "getNode", "(", ")", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i32", ")", "{", "if", "(", "TII", "->", "isValidAutoIncImm", "(", "LoadedVT", ",", "Val", ")", ")", "{", "SDValue", "TargetConst", "=", "CurDAG", "->", "getTargetConstant", "(", "Val", ",", "MVT", "::", "i32", ")", ";", "SDNode", "", "Result_1", "=", "CurDAG", "->", "getMachineNode", "(", "Opcode", ",", "dl", ",", "MVT", "::", "i32", ",", "MVT", "::", "i32", ",", "MVT", "::", "Other", ",", "Base", ",", "TargetConst", ",", "Chain", ")", ";", "SDNode", "", "Result_2", "=", "CurDAG", "->", "getMachineNode", "(", "Hexagon", "::", "SXTW", ",", "dl", ",", "MVT", "::", "i64", ",", "SDValue", "(", "Result_1", ",", "<NUM_LIT>", ")", ")", ";", "MachineSDNode", "::", "mmo_iterator", "MemOp", "=", "MF", "->", "allocateMemRefsArray", "(", "<NUM_LIT>", ")", ";", "MemOp", "[", "<NUM_LIT>", "]", "=", "LD", "->", "getMemOperand", "(", ")", ";", "cast", "<", "MachineSDNode", ">", "(", "Result_1", ")", "->", "setMemRefs", "(", "MemOp", ",", "MemOp", "+", "<NUM_LIT>", ")", ";", "const", "SDValue", "Froms", "[", "]", "=", "{", "SDValue", "(", "LD", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "LD", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "LD", ",", "<NUM_LIT>", ")", "}", ";", "const", "SDValue", "Tos", "[", "]", "=", "{", "SDValue", "(", "Result_2", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "Result_1", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "Result_1", ",", "<NUM_LIT>", ")", "}", ";", "ReplaceUses", "(", "Froms", ",", "Tos", ",", "<NUM_LIT>", ")", ";", "return", "Result_2", ";", "}", "SDValue", "TargetConst0", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ";", "SDValue", "TargetConstVal", "=", "CurDAG", "->", "getTargetConstant", "(" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	4,645	[ "llvm_unreachable", "(", "<STR_LIT>", "Unexpected operand", "<STR_LIT>", ")", ";" ]	[ "switch", "(", "e", ")", "{", "CASE", "(", "FunctionParameterAttribute", ",", "Zext", ")", "CASE", "(", "FunctionParameterAttribute", ",", "Sext", ")", "CASE", "(", "FunctionParameterAttribute", ",", "ByVal", ")", "CASE", "(", "FunctionParameterAttribute", ",", "Sret", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoAlias", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoCapture", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoWrite", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoReadWrite", ")", "break", ";", "}" ]
LLVM	BPF	CPP	program_repair	Virtual ISA	4,646	[ "<FIXS>", "GlobalVariable", "", "GV", "=", "new", "GlobalVariable", "(", "", "M", ",", "VarType", ",", "false", ",", "GlobalVariable", "::", "ExternalLinkage", ",", "NULL", ",", "GVName", ")", ";", "<FIXE>", "<FIXS>", "Instruction", "*", "PassThroughInst", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "M", ",", "BB", ",", "LDInst", ",", "Call", ")", ";", "Call", "->", "replaceAllUsesWith", "(", "PassThroughInst", ")", ";", "<FIXE>" ]	[ "IntegerType", "", "VarType", "=", "Type", "::", "getInt32Ty", "(", "BB", "->", "getContext", "(", ")", ")", ";", "std", "::", "string", "GVName", "=", "BaseName", "+", "std", "::", "to_string", "(", "Count", ")", "+", "<STR_LIT>", "$", "<STR_LIT>", "+", "std", "::", "to_string", "(", "Reloc", ")", ";", "<BUGS>", "GlobalVariable", "", "GV", "=", "new", "GlobalVariable", "(", "M", ",", "VarType", ",", "false", ",", "GlobalVariable", "::", "ExternalLinkage", ",", "NULL", ",", "GVName", ")", ";", "<BUGE>", "GV", "->", "addAttribute", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "GV", "->", "setMetadata", "(", "LLVMContext", "::", "MD_preserve_access_index", ",", "MD", ")", ";", "auto", "*", "LDInst", "=", "new", "LoadInst", "(", "Type", "::", "getInt32Ty", "(", "BB", "->", "getContext", "(", ")", ")", ",", "GV", ",", "<STR_LIT>", "<STR_LIT>", ",", "Call", ")", ";", "<BUGS>", "Call", "->", "replaceAllUsesWith", "(", "LDInst", ")", ";", "<BUGE>", "Call", "->", "eraseFromParent", "(", ")", ";", "Count", "++", ";", "}" ]
LLVM	ARM	TD	next_suggestion	CPU	4,647	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "sat_imm", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "sh", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	CPP	code_generation	CPU	4,648	[ "char", "", "output_call", "(", "rtx_insn", "", "insn", ",", "rtx", "", "operands", ",", "int", "dest_operand_number", ",", "int", "cookie_operand_number", ")", "{", "static", "char", "buf", "[", "<NUM_LIT>", "]", ";", "if", "(", "darwin_emit_branch_islands", "&&", "GET_CODE", "(", "operands", "[", "dest_operand_number", "]", ")", "==", "SYMBOL_REF", "&&", "(", "INTVAL", "(", "operands", "[", "cookie_operand_number", "]", ")", "&", "CALL_LONG", ")", ")", "{", "tree", "labelname", ";", "tree", "funname", "=", "get_identifier", "(", "XSTR", "(", "operands", "[", "dest_operand_number", "]", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "no_previous_def", "(", "funname", ")", ")", "{", "rtx", "label_rtx", "=", "gen_label_rtx", "(", ")", ";", "char", "", "label_buf", ",", "temp_buf", "[", "<NUM_LIT>", "]", ";", "ASM_GENERATE_INTERNAL_LABEL", "(", "temp_buf", ",", "<STR_LIT>", "L", "<STR_LIT>", ",", "CODE_LABEL_NUMBER", "(", "label_rtx", ")", ")", ";", "label_buf", "=", "temp_buf", "[", "<NUM_LIT>", "]", "==", "'", "*", "'", "?", "temp_buf", "+", "<NUM_LIT>", ":", "temp_buf", ";", "labelname", "=", "get_identifier", "(", "label_buf", ")", ";", "add_compiler_branch_island", "(", "labelname", ",", "funname", ",", "insn_line", "(", "insn", ")", ")", ";", "}", "else", "labelname", "=", "get_prev_label", "(", "funname", ")", ";", "sprintf", "(", "buf", ",", "<STR_LIT>", "jbsr %%z%d,%.246s", "<STR_LIT>", ",", "dest_operand_number", ",", "IDENTIFIER_POINTER", "(", "labelname", ")", ")", ";", "}", "else", "sprintf", "(", "buf", ",", "<STR_LIT>", "bl %%z%d", "<STR_LIT>", ",", "dest_operand_number", ")", ";", "return", "buf", ";", "}" ]	[ "INSN", "is", "either", "a", "function", "call", "or", "a", "millicode", "call", ".", "It", "may", "have", "an", "unconditional", "jump", "in", "its", "delay", "slot", ".", "CALL_DEST", "is", "the", "routine", "we", "are", "calling", "." ]
GCC	iq2000	MD	stmt_completion	CPU	4,649	[ ")", ")", ")" ]	[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]
GCC	c6x	MD	stmt_completion	VLIW	4,650	[ ")", "]", ")" ]	[ "(", "const_int", "<NUM_LIT>", ")", ")", "(", "sign_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	mep	MD	next_suggestion	CPU	4,651	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec_volatile", ":", "DI", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	4,652	[ "<STR_LIT>", "X86ISD::MOVSLDUP_LD", "<STR_LIT>", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FP_TO_INT64_IN_MEM", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FLD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FST", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CALL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::RDTSC_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::COMI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::UCOMI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SETCC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SETCC_CARRY", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FSETCCsd", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FSETCCss", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMOV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BRCOND", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::RET_FLAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::REP_STOS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::REP_MOVS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::GlobalBaseReg", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::Wrapper", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::WrapperRIP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PEXTRB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PEXTRW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::INSERTPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PINSRB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PINSRW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ANDNP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSIGN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLENDV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FHADD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FHSUB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FMAX", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FMIN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FRSQRT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FRCP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TLSADDR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TLSCALL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::EH_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TC_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FNSTCW16m", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::LCMPXCHG_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::LCMPXCHG8_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMADD64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMSUB64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMOR64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMXOR64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMAND64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMNAND64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VZEXT_MOVL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VZEXT_LOAD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VSHL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VSRL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMPPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMPPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQQ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTQ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ADD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SUB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ADC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SBB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SMUL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::UMUL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::INC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::DEC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::OR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::XOR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::AND", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ANDN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLSI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLSMSK", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLSR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MUL_IMM", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PTEST", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TESTP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PALIGN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFHW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFHW_LD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFLW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFLW_LD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SHUFPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SHUFPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLHPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLHPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVHLPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVHLPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVDDUP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVSHDUP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVSLDUP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVSHDUP_LD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return" ]
GCC	sh	CPP	program_repair	CPU	4,653	[ "<FIXS>", "&&", "GET_MODE", "(", "op", ")", "==", "SImode", "&&", "TARGET_SH1", ")", "<FIXE>" ]	[ "cmpsi_operand", "(", "rtx", "op", ",", "enum", "machine_mode", "mode", ")", "{", "if", "(", "GET_CODE", "(", "op", ")", "==", "REG", "&&", "REGNO", "(", "op", ")", "==", "T_REG", "<BUGS>", "&&", "GET_MODE", "(", "op", ")", "==", "SImode", ")", "<BUGE>", "return", "<NUM_LIT>", ";", "return", "arith_operand", "(", "op", ",", "mode", ")", ";", "}", "static", "rtx", "emit_load_ptr", "(", "rtx", ",", "rtx", ")", ";", "static", "rtx" ]
GCC	arm	MD	stmt_completion	CPU	4,654	[ "V4HI", "V2SI", "]", ")" ]	[ "(", "define_mode_iterator", "VMDI", "[" ]
GCC	tilegx	MD	next_suggestion	VLIW	4,655	[ "(", "const_int", "<NUM_LIT>", ")", ")" ]	[ "[", "(", "set", "(", "zero_extract", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")" ]
GCC	avr	CPP	stmt_completion	MPU	4,656	[ ")", "{" ]	[ "static", "int", "avr_naked_function_p", "(", "tree", "func" ]
LLVM	ARM64	TD	next_suggestion	CPU	4,657	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	X86	TD	program_repair	CPU	4,658	[ "<FIXS>", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "JWriteShuffleY", "]", ",", "(", "instrs", "VMOVDDUPYrr", ",", "VMOVSHDUPYrr", ",", "VMOVSLDUPYrr", ",", "<FIXE>" ]	[ "}", "def", ":", "InstRW", "[", "JWriteVCVTPDYLd", ",", "ReadAfterLd", "]", ",", "(", "instrs", "VCVTPD2DQYrm", ",", "VCVTTPD2DQYrm", ",", "VCVTPD2PSYrm", ")", ">", ";", "<BUGS>", "def", "JWriteVPERMY", ":", "SchedWriteRes", "[", "JFPU01", ",", "JFPX", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "}", "def", ":", "InstRW", "[", "JWriteVPERMY", "]", ",", "(", "instrs", "VBLENDVPDYrr", ",", "VBLENDVPSYrr", ",", "VPERMILPDYrr", ",", "VPERMILPSYrr", ")", ">", ";", "def", "JWriteVPERMYLd", ":", "SchedWriteRes", "[", "JLAGU", ",", "JFPU01", ",", "JFPX", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "}", "def", ":", "InstRW", "[", "JWriteVPERMYLd", ",", "ReadAfterLd", "]", ",", "(", "instrs", "VBLENDVPDYrm", ",", "VBLENDVPSYrm", ",", "VPERMILPDYrm", ",", "VPERMILPSYrm", ")", ">", ";", "<BUGE>", "def", "JWriteShuffleY", ":", "SchedWriteRes", "[", "JFPU01", ",", "JFPX", "]", ">", "{", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "}", "<BUGS>", "def", ":", "InstRW", "[", "JWriteShuffleY", "]", ",", "(", "instrs", "VBLENDPDYrri", ",", "VBLENDPSYrri", ",", "VMOVDDUPYrr", ",", "VMOVSHDUPYrr", ",", "VMOVSLDUPYrr", ",", "<BUGE>", "VPERMILPDYri", ",", "VPERMILPSYri", ",", "VSHUFPDYrri", ",", "VSHUFPSYrri", ",", "VUNPCKHPDYrr", ",", "VUNPCKHPSYrr", ",", "VUNPCKLPDYrr", ",", "VUNPCKLPSYrr", ")", ">", ";" ]
GCC	rs6000	MD	next_suggestion	CPU	4,659	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
GCC	arm	MD	stmt_completion	CPU	4,660	[ "<STR_LIT>", ")", "]" ]	[ "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]
GCC	arm	MD	program_repair	CPU	4,661	[ "<FIXS>", "[", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]	[ ")", "(", "define_expand", "<STR_LIT>", "<BUGS>", "[", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", "<STR_LIT>", "{", "emit_insn", "(", "gen_neon_vpadd_internal", "mode", ">", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]
GCC	h8300	MD	next_suggestion	MPU	4,662	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "ashift", ":", "QI", "(", "const_int", "<NUM_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
GCC	moxie	CPP	code_generation	CPU	4,663	[ "static", "void", "moxie_print_operand_address", "(", "FILE", "*", "file", ",", "machine_mode", ",", "rtx", "x", ")", "{", "switch", "(", "GET_CODE", "(", "x", ")", ")", "{", "case", "REG", ":", "fprintf", "(", "file", ",", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "reg_names", "[", "REGNO", "(", "x", ")", "]", ")", ";", "break", ";", "case", "PLUS", ":", "switch", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", "{", "case", "CONST_INT", ":", "fprintf", "(", "file", ",", "<STR_LIT>", "%ld(%s)", "<STR_LIT>", ",", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "reg_names", "[", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "]", ")", ";", "break", ";", "case", "SYMBOL_REF", ":", "output_addr_const", "(", "file", ",", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ";", "fprintf", "(", "file", ",", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "reg_names", "[", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "]", ")", ";", "break", ";", "case", "CONST", ":", "{", "rtx", "plus", "=", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", "&&", "CONST_INT_P", "(", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", ")", "{", "output_addr_const", "(", "file", ",", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", ";", "fprintf", "(", "file", ",", "<STR_LIT>", "+%ld(%s)", "<STR_LIT>", ",", "INTVAL", "(", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", ",", "reg_names", "[", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "]", ")", ";", "}", "else", "abort", "(", ")", ";", "}", "break", ";", "default", ":", "abort", "(", ")", ";", "}", "break", ";", "default", ":", "output_addr_const", "(", "file", ",", "x", ")", ";", "break", ";", "}", "}" ]	[ "The", "PRINT_OPERAND_ADDRESS", "worker", "." ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	4,664	[ "getNumElements", "(", ")", ")", ")", ";" ]	[ "static", "LLT", "widenToNextPowerOf2", "(", "LLT", "Ty", ")", "{", "if", "(", "Ty", ".", "isVector", "(", ")", ")", "return", "Ty", ".", "changeNumElements", "(", "PowerOf2Ceil", "(", "Ty", "." ]
GCC	arm	MD	stmt_completion	CPU	4,665	[ ")", ")" ]	[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "and", "(", "match_test", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")", ")" ]
LLVM	MSP430	CPP	stmt_completion	MPU	4,666	[ "(", "One", ")", ";" ]	[ "SDValue", "One", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "if", "(", "Convert", ")", "{", "SDValue", "SR", "=", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "MVT", "::", "i16", ",", "Flag", ")", ";", "if", "(", "Shift", ")", "SR", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRA", ",", "dl", ",", "MVT", "::", "i16", ",", "SR", ",", "One", ")", ";", "SR", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "MVT", "::", "i16", ",", "SR", ",", "One", ")", ";", "if", "(", "Invert", ")", "SR", "=", "DAG", ".", "getNode", "(", "ISD", "::", "XOR", ",", "dl", ",", "MVT", "::", "i16", ",", "SR", ",", "One", ")", ";", "return", "SR", ";", "}", "else", "{", "SDValue", "Zero", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "SDVTList", "VTs", "=", "DAG", ".", "getVTList", "(", "Op", ".", "getValueType", "(", ")", ",", "MVT", "::", "Glue", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back" ]
LLVM	AVR	CPP	stmt_completion	MPU	4,667	[ ")", ".", "setIsDead", "(", ")", ";" ]	[ "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Define", "\|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Kill", ")", ";", "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Define", "\|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstLoReg", ")", ";", "auto", "MIROL", "=", "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstLoReg", ",", "RegState", "::", "Define", "\|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstLoReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ".", "addReg", "(", "DstLoReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ";", "if", "(", "ImpIsDead", ")", "MIROL", "->", "getOperand", "(", "<NUM_LIT>" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	4,668	[ "Value", "=", "extractBitsForFixup", "(", "Kind", ",", "Value", ")", ";" ]	[ "return", "createSystemZObjectWriter", "(", "OS", ",", "OSABI", ")", ";", "}", "}", ";", "}", "const", "MCFixupKindInfo", "&", "SystemZMCAsmBackend", "::", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "{", "const", "static", "MCFixupKindInfo", "Infos", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "{", "{", "<STR_LIT>", "FK_390_PC16DBL", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "FK_390_PC32DBL", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "FK_390_TLS_CALL", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&", "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";", "return", "Infos", "[", "Kind", "-", "FirstTargetFixupKind", "]", ";", "}", "void", "SystemZMCAsmBackend", "::", "applyFixup", "(", "const", "MCFixup", "&", "Fixup", ",", "char", "*", "Data", ",", "unsigned", "DataSize", ",", "uint64_t", "Value", ",", "bool", "IsPCRel", ")", "const", "{", "MCFixupKind", "Kind", "=", "Fixup", ".", "getKind", "(", ")", ";", "unsigned", "Offset", "=", "Fixup", ".", "getOffset", "(", ")", ";", "unsigned", "Size", "=", "(", "getFixupKindInfo", "(", "Kind", ")", ".", "TargetSize", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "assert", "(", "Offset", "+", "Size", "<=", "DataSize", "&&", "<STR_LIT>", "Invalid fixup offset!", "<STR_LIT>", ")", ";" ]
LLVM	SPIRV	CPP	stmt_completion	Virtual ISA	4,669	[ ".", "getNumber", "(", ")", "&&", "<STR_LIT>", "OpFunction is not in the front MBB of MF", "<STR_LIT>", ")", ";" ]	[ "if", "(", "!", "MAI", "->", "hasMBBRegister", "(", "*", "MI", "->", "getParent", "(", ")", ")", "&&", "isFuncOrHeaderInstr", "(", "MI", ",", "TII", ")", "&&", "(", "!", "NextMI", "\|\|", "!", "isFuncOrHeaderInstr", "(", "NextMI", ",", "TII", ")", ")", ")", "{", "assert", "(", "MI", "->", "getParent", "(", ")", "->", "getNumber", "(", ")", "==", "MF", "->", "front", "(", ")" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	4,670	[ "}" ]	[ "}", "SDValue", "Op0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "const", "SDLoc", "&", "dl", "(", "Op", ")", ";", "switch", "(", "Op1", ".", "getOpcode", "(", ")", ")", "{", "case", "ISD", "::", "BUILD_VECTOR", ":", "if", "(", "SDValue", "S", "=", "cast", "<", "BuildVectorSDNode", ">", "(", "Op1", ")", "->", "getSplatValue", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "NewOpc", ",", "dl", ",", "ty", "(", "Op", ")", ",", "Op0", ",", "S", ")", ";", "break", ";", "case", "ISD", "::", "SPLAT_VECTOR", ":", "return", "DAG", ".", "getNode", "(", "NewOpc", ",", "dl", ",", "ty", "(", "Op", ")", ",", "Op0", ",", "Op1", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	4,671	[ "*", ")", "StubAddr", ",", "<NUM_LIT>", ")", ")", "{" ]	[ "llvm_unreachable", "(", "<STR_LIT>", "ERROR: Unable to mark stub writable", "<STR_LIT>", ")", ";", "}", "", "(", "intptr_t", "", ")", "StubAddr", "=", "<NUM_LIT>", ";", "", "(", "intptr_t", "", ")", "(", "StubAddr", "+", "<NUM_LIT>", ")", "=", "NewVal", ";", "if", "(", "!", "sys", "::", "Memory", "::", "setRangeExecutable", "(", "(", "void" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,672	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "USR", "]", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	4,673	[ "SDWAInst", ".", "addImm", "(", "AMDGPU", "::", "SDWA", "::", "SdwaSel", "::", "DWORD", ")", ";" ]	[ "MachineInstrBuilder", "SDWAInst", "=", "BuildMI", "(", "", "MI", ".", "getParent", "(", ")", ",", "MI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "SDWADesc", ")", ";", "MachineOperand", "", "Dst", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "vdst", ")", ";", "if", "(", "Dst", ")", "{", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "vdst", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "add", "(", "", "Dst", ")", ";", "}", "else", "{", "assert", "(", "TII", "->", "isVOPC", "(", "MI", ")", ")", ";", "}", "MachineOperand", "", "Src0", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", ";", "assert", "(", "Src0", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", "!=", "-", "<NUM_LIT>", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src0_modifiers", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "add", "(", "", "Src0", ")", ";", "MachineOperand", "", "Src1", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "if", "(", "Src1", ")", "{", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", "!=", "-", "<NUM_LIT>", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src1_modifiers", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "add", "(", "", "Src1", ")", ";", "}", "else", "{", "assert", "(", "TII", "->", "isVOP1", "(", "MI", ")", ")", ";", "}", "if", "(", "SDWAOpcode", "==", "AMDGPU", "::", "V_MAC_F16_sdwa", "\|\|", "SDWAOpcode", "==", "AMDGPU", "::", "V_MAC_F32_sdwa", ")", "{", "MachineOperand", "", "Src2", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "assert", "(", "Src2", ")", ";", "SDWAInst", ".", "add", "(", "*", "Src2", ")", ";", "}", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "clamp", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "if", "(", "Dst", ")", "{", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "dst_sel", ")", "!=", "-", "<NUM_LIT>", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "dst_unused", ")", "!=", "-", "<NUM_LIT>", ")", ";" ]
LLVM	XCore	CPP	next_suggestion	MPU	4,674	[ "}" ]	[ "bool", "XCoreTargetLowering", "::", "isLegalAddressingMode", "(", "const", "AddrMode", "&", "AM", ",", "const", "Type", "", "Ty", ")", "const", "{", "if", "(", "Ty", "->", "getTypeID", "(", ")", "==", "Type", "::", "VoidTyID", ")", "return", "AM", ".", "Scale", "==", "<NUM_LIT>", "&&", "isImmUs", "(", "AM", ".", "BaseOffs", ")", "&&", "isImmUs4", "(", "AM", ".", "BaseOffs", ")", ";", "const", "TargetData", "", "TD", "=", "TM", ".", "getTargetData", "(", ")", ";", "unsigned", "Size", "=", "TD", "->", "getTypeAllocSize", "(", "Ty", ")", ";", "if", "(", "AM", ".", "BaseGV", ")", "{", "return", "Size", ">=", "<NUM_LIT>", "&&", "!", "AM", ".", "HasBaseReg", "&&", "AM", ".", "Scale", "==", "<NUM_LIT>", "&&", "AM", ".", "BaseOffs", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ";" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	4,675	[ "MF", ".", "getFunction", "(", ")", ".", "hasPersonalityFn", "(", ")", ")", "{" ]	[ "for", "(", "auto", "&", "MBB", ":", "MF", ")", "{", "if", "(", "MBB", ".", "isEHPad", "(", ")", ")", "{", "if", "(", "MCAI", "->", "getExceptionHandlingType", "(", ")", "==", "ExceptionHandling", "::", "Wasm", "&&", "MF", ".", "getFunction", "(", ")", ".", "hasPersonalityFn", "(", ")", ")", "placeTryMarker", "(", "MBB", ")", ";", "}", "else", "{", "placeBlockMarker", "(", "MBB", ")", ";", "}", "}", "if", "(", "MCAI", "->", "getExceptionHandlingType", "(", ")", "==", "ExceptionHandling", "::", "Wasm", "&&" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	4,676	[ "Args", ".", "push_back", "(", "B", ".", "getInt32", "(", "I", ".", "getSyncScopeID", "(", ")", ")", ")", ";" ]	[ "IRBuilder", "<", ">", "B", "(", "I", ".", "getParent", "(", ")", ")", ";", "B", ".", "SetInsertPoint", "(", "&", "I", ")", ";", "SmallVector", "<", "Value", "*", ">", "Args", ";", "for", "(", "auto", "&", "Op", ":", "I", ".", "operands", "(", ")", ")", "Args", ".", "push_back", "(", "Op", ")", ";" ]
GCC	arm	MD	stmt_completion	CPU	4,677	[ "<NUM_LIT>", "<STR_LIT>" ]	[ "(", "define_bypass" ]
LLVM	TPC	CPP	next_suggestion	Virtual ISA	4,678	[ "initializeGlobalResolverPass", "(", "Registry", ")", ";" ]	[ "PassRegistry", "&", "Registry", "=", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ";", "initializeScalarToIRFPassPass", "(", "Registry", ")", ";" ]
LLVM	AArch64	TD	program_repair	CPU	4,679	[ "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>" ]	[ "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instrs", "LD3Rv1d", ",", "LD3Rv2d", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instrs", "LD3Rv1d_POST", ",", "LD3Rv2d_POST", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDPairShuffle", ",", "WriteVLDPairShuffle", ",", "WriteVLDPairShuffle", ",", "WriteVLDPairShuffle", "]", "," ]
GCC	ia64	MD	stmt_completion	CPU	4,680	[ "]", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "V2SF", "(", "abs", ":", "V2SF", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Mips	CPP	stmt_completion	CPU	4,681	[ ")", ";" ]	[ "TS", ".", "emitDirectiveEnd", "(", "CurrentFnSym", "->", "getName", "(", ")", ")", ";", "if", "(", "!", "InConstantPool", ")", "return", ";", "InConstantPool", "=", "false", ";", "OutStreamer", ".", "EmitDataRegion", "(", "MCDR_DataRegionEnd" ]
GCC	arm	MD	program_repair	CPU	4,682	[ "<FIXS>", "return", "<STR_LIT>", "<FIXE>", "<FIXS>", "return", "<STR_LIT>", "<FIXE>" ]	[ "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "<BUGS>", "return", "<STR_LIT>", "<BUGE>", "case", "<NUM_LIT>", ":", "<BUGS>", "return", "<STR_LIT>", "<BUGE>", "default", ":", "gcc_unreachable", "(", ")", "}" ]
GCC	mips	MD	stmt_completion	CPU	4,683	[ ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	4,684	[ "}" ]	[ "for", "(", "auto", "&", "RegPair", ":", "TPair", ".", "second", ")", "{", "const", "MachineFunction", "", "MF", "=", "RegPair", ".", "first", ";", "Register", "R", "=", "RegPair", ".", "second", ";", "MachineInstr", "", "MI", "=", "MF", "->", "getRegInfo", "(", ")", ".", "getUniqueVRegDef", "(", "R", ")", ";", "if", "(", "!", "MI", ")", "continue", ";", "Reg2Entry", "[", "&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", "]", "=", "&", "TPair", ".", "second", ";", "}" ]
LLVM	ARM	TD	next_suggestion	CPU	4,685	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "DA_UPD", ":", "AXI4", "<", "(", "outs", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "GPR", ":", "$", "Rn", ",", "pred", ":", "$", "p", ",", "reglist", ":", "$", "regs", ",", "variable_ops", ")", ",", "IndexModeUpd", ",", "f", ",", "itin_upd", ",", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", ",", "sfx", ")", ",", "<STR_LIT>", ",", "[", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "P_bit", ";" ]
LLVM	Mips	CPP	code_generation	CPU	4,686	[ "bool", "MipsAsmParser", "::", "processInstruction", "(", "MCInst", "&", "Inst", ",", "SMLoc", "IDLoc", ",", "SmallVectorImpl", "<", "MCInst", ">", "&", "Instructions", ")", "{", "const", "MCInstrDesc", "&", "MCID", "=", "getInstDesc", "(", "Inst", ".", "getOpcode", "(", ")", ")", ";", "Inst", ".", "setLoc", "(", "IDLoc", ")", ";", "if", "(", "MCID", ".", "hasDelaySlot", "(", ")", "&&", "Options", ".", "isReorder", "(", ")", ")", "{", "Instructions", ".", "push_back", "(", "Inst", ")", ";", "MCInst", "NopInst", ";", "NopInst", ".", "setOpcode", "(", "Mips", "::", "SLL", ")", ";", "NopInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "NopInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "NopInst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "<NUM_LIT>", ")", ")", ";", "Instructions", ".", "push_back", "(", "NopInst", ")", ";", "return", "false", ";", "}", "if", "(", "MCID", ".", "mayLoad", "(", ")", "\|\|", "MCID", ".", "mayStore", "(", ")", ")", "{", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "MCID", ".", "getNumOperands", "(", ")", ";", "i", "++", ")", "{", "const", "MCOperandInfo", "&", "OpInfo", "=", "MCID", ".", "OpInfo", "[", "i", "]", ";", "if", "(", "(", "OpInfo", ".", "OperandType", "==", "MCOI", "::", "OPERAND_MEMORY", ")", "\|\|", "(", "OpInfo", ".", "OperandType", "==", "MCOI", "::", "OPERAND_UNKNOWN", ")", ")", "{", "MCOperand", "&", "Op", "=", "Inst", ".", "getOperand", "(", "i", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "{", "int", "MemOffset", "=", "Op", ".", "getImm", "(", ")", ";", "if", "(", "MemOffset", "<", "-", "<NUM_LIT>", "\|\|", "MemOffset", ">", "<NUM_LIT>", ")", "{", "expandMemInst", "(", "Inst", ",", "IDLoc", ",", "Instructions", ",", "MCID", ".", "mayLoad", "(", ")", ",", "true", ")", ";", "return", "false", ";", "}", "}", "else", "if", "(", "Op", ".", "isExpr", "(", ")", ")", "{", "const", "MCExpr", "", "Expr", "=", "Op", ".", "getExpr", "(", ")", ";", "if", "(", "Expr", "->", "getKind", "(", ")", "==", "MCExpr", "::", "SymbolRef", ")", "{", "const", "MCSymbolRefExpr", "", "SR", "=", "static_cast", "<", "const", "MCSymbolRefExpr", "*", ">", "(", "Expr", ")", ";", "if", "(", "SR", "->", "getKind", "(", ")", "==", "MCSymbolRefExpr", "::", "VK_None", ")", "{", "expandMemInst", "(", "Inst", ",", "IDLoc", ",", "Instructions", ",", "MCID", ".", "mayLoad", "(", ")", ",", "false", ")", ";", "return", "false", ";", "}", "}", "else", "if", "(", "!", "isEvaluated", "(", "Expr", ")", ")", "{", "expandMemInst", "(", "Inst", ",", "IDLoc", ",", "Instructions", ",", "MCID", ".", "mayLoad", "(", ")", ",", "false", ")", ";", "return", "false", ";", "}", "}", "}", "}", "}", "if", "(", "needsExpansion", "(", "Inst", ")", ")", "expandInstruction", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "else", "Instructions", ".", "push_back", "(", "Inst", ")", ";", "return", "false", ";", "}" ]	[ "Process", "a", "single", "instruction", "and", "collect", "debug", "info", "anchors", "." ]
GCC	rs6000	MD	next_suggestion	CPU	4,687	[ "(", "DD", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_mode_attr", "fmove_ok", "[", "(", "SF", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "SD", "<STR_LIT>", ")" ]
LLVM	ARM	CPP	next_suggestion	CPU	4,688	[ "if", "(", "getInstrPredicate", "(", "*", "MI", ",", "PredReg", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "break", ";" ]	[ "MIB", ".", "setMIFlags", "(", "MI", "->", "getFlags", "(", ")", ")", ";", "LLVM_DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "Converted 32-bit: ", "<STR_LIT>", "<<", "", "MI", "<<", "<STR_LIT>", " to 16-bit: ", "<STR_LIT>", "<<", "", "MIB", ")", ";", "MBB", ".", "erase_instr", "(", "MI", ")", ";", "++", "NumNarrows", ";", "return", "true", ";", "}", "if", "(", "Entry", ".", "LowRegs1", "&&", "!", "VerifyLowRegs", "(", "MI", ")", ")", "return", "false", ";", "if", "(", "MI", "->", "mayLoadOrStore", "(", ")", ")", "return", "ReduceLoadStore", "(", "MBB", ",", "MI", ",", "Entry", ")", ";", "switch", "(", "Opc", ")", "{", "default", ":", "break", ";", "case", "ARM", "::", "t2ADDSri", ":", "case", "ARM", "::", "t2ADDSrr", ":", "{", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "if", "(", "getInstrPredicate", "(", "*", "MI", ",", "PredReg", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "switch", "(", "Opc", ")", "{", "default", ":", "break", ";", "case", "ARM", "::", "t2ADDSri", ":", "if", "(", "ReduceTo2Addr", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ")", "return", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "ARM", "::", "t2ADDSrr", ":", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "}", "}", "break", ";", "}", "case", "ARM", "::", "t2RSBri", ":", "case", "ARM", "::", "t2RSBSri", ":", "case", "ARM", "::", "t2SXTB", ":", "case", "ARM", "::", "t2SXTH", ":", "case", "ARM", "::", "t2UXTB", ":", "case", "ARM", "::", "t2UXTH", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "break", ";", "case", "ARM", "::", "t2MOVi16", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "break", ";", "case", "ARM", "::", "t2CMPrr", ":", "{", "static", "const", "ReduceEntry", "NarrowEntry", "=", "{", "ARM", "::", "t2CMPrr", ",", "ARM", "::", "tCMPr", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "if", "(", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "NarrowEntry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ")", "return", "true", ";", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "}", "case", "ARM", "::", "t2TEQrr", ":", "{", "unsigned", "PredReg", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,689	[ "TargetRegistry", "::", "RegisterMCSubtargetInfo", "(", "*", "T", ",", "X86_MC", "::", "createX86MCSubtargetInfo", ")", ";" ]	[ "for", "(", "Target", "", "T", ":", "{", "&", "TheX86_32Target", ",", "&", "TheX86_64Target", "}", ")", "{", "RegisterMCAsmInfoFn", "X", "(", "", "T", ",", "createX86MCAsmInfo", ")", ";", "RegisterMCCodeGenInfoFn", "Y", "(", "", "T", ",", "createX86MCCodeGenInfo", ")", ";", "TargetRegistry", "::", "RegisterMCInstrInfo", "(", "", "T", ",", "createX86MCInstrInfo", ")", ";", "TargetRegistry", "::", "RegisterMCRegInfo", "(", "*", "T", ",", "createX86MCRegisterInfo", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,690	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rxx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "class", "Enc_412ff0", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Rss32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rss32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Ru32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ru32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rxx32", ";" ]
LLVM	X86	TD	stmt_completion	CPU	4,691	[ "RFP64", ":", "$", "src1", ",", "(", "X86fild", "addr", ":", "$", "src2", ",", "i16", ")", ")", ")", "]", ">", ";" ]	[ "def", "_FpI16m64", ":", "FpIf64", "<", "(", "outs", "RFP64", ":", "$", "dst", ")", ",", "(", "ins", "RFP64", ":", "$", "src1", ",", "i16mem", ":", "$", "src2", ")", ",", "OneArgFPRW", ",", "[", "(", "set", "RFP64", ":", "$", "dst", ",", "(", "OpNode" ]
GCC	tilepro	MD	stmt_completion	VLIW	4,692	[ "<STR_LIT>", ")" ]	[ "[", "(", "unspec_volatile", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPEC_BLOCKAGE", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,693	[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_vavgwcr", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_002cb246", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	4,694	[ "::", "Other", ",", "Custom", ")", ";" ]	[ "{", "ISD", "::", "FSIN", ",", "ISD", "::", "FCOS", ",", "ISD", "::", "FSINCOS", ",", "ISD", "::", "FPOW", ",", "ISD", "::", "FREM", ",", "ISD", "::", "FMA", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "FCEIL", ",", "ISD", "::", "FFLOOR", ",", "ISD", "::", "FTRUNC", ",", "ISD", "::", "FNEARBYINT", ",", "ISD", "::", "FRINT", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FMINIMUM", ",", "T", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FMAXIMUM", ",", "T", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FP16_TO_FP", ",", "T", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FP_TO_FP16", ",", "T", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "T", ",", "MVT", "::", "f16", ",", "Expand", ")", ";", "setTruncStoreAction", "(", "T", ",", "MVT", "::", "f16", ",", "Expand", ")", ";", "}", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "BSWAP", ",", "ISD", "::", "SMUL_LOHI", ",", "ISD", "::", "UMUL_LOHI", ",", "ISD", "::", "MULHS", ",", "ISD", "::", "MULHU", ",", "ISD", "::", "SDIVREM", ",", "ISD", "::", "UDIVREM", ",", "ISD", "::", "SHL_PARTS", ",", "ISD", "::", "SRA_PARTS", ",", "ISD", "::", "SRL_PARTS", ",", "ISD", "::", "ADDC", ",", "ISD", "::", "ADDE", ",", "ISD", "::", "SUBC", ",", "ISD", "::", "SUBE", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "i32", ",", "MVT", "::", "i64", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "if", "(", "Subtarget", "->", "hasSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "setOperationAction", "(", "Op", ",", "MVT", "::", "v2i64", ",", "Expand", ")", ";", "}", "if", "(", "Subtarget", "->", "hasSIMD128", "(", ")", ")", "{", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "SADDSAT", ",", "ISD", "::", "UADDSAT", "}", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Legal", ")", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "T", ",", "Custom", ")", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "ISD", "::", "VECTOR_SHUFFLE", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "ISD", "::", "VECTOR_SHUFFLE", ",", "T", ",", "Custom", ")", ";", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "SHL", ",", "ISD", "::", "SRA", ",", "ISD", "::", "SRL", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "setOperationAction", "(", "Op", ",", "MVT", "::", "v2i64", ",", "Custom", ")", ";", "}", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "ISD", "::", "INSERT_VECTOR_ELT", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Custom", ")", ";", "}", "setOperationAction", "(", "ISD", "::", "MUL", ",", "MVT", "::", "v2i64", ",", "Expand", ")", ";", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "VSELECT", ",", "ISD", "::", "SELECT_CC", ",", "ISD", "::", "SELECT", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "}", "if", "(", "!", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "{", "setOperationAction", "(", "ISD", "::", "FSQRT", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FDIV", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "}", "}", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "MVT", "::", "i1", ",", "Expand", ")", ";", "if", "(", "!", "Subtarget", "->", "hasSignExt", "(", ")", ")", "{", "auto", "Action", "=", "Subtarget", "->", "hasSIMD128", "(", ")", "?", "Custom", ":", "Expand", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "i8", ",", "MVT", "::", "i16", ",", "MVT", "::", "i32", "}", ")", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "T", ",", "Action", ")", ";", "}", "for", "(", "auto", "T", ":", "MVT", "::", "integer_vector_valuetypes", "(", ")", ")", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "T", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "STACKSAVE", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "STACKRESTORE", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "DYNAMIC_STACKALLOC", ",", "MVTPtr", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FrameIndex", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "CopyToReg", ",", "MVT", "::", "Other", ",", "Custom", ")", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "i32", ",", "MVT", "::", "i64", ",", "MVT", "::", "f32", ",", "MVT", "::", "f64", "}", ")", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "BR_CC", ",", "ISD", "::", "SELECT_CC", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_JT", ",", "MVT" ]
LLVM	Alpha	CPP	stmt_completion	MPU	4,695	[ "MF", ".", "getFrameInfo", "(", ")", ";" ]	[ "const", "MachineFrameInfo", "*", "MFI", "=" ]
LLVM	AArch64	CPP	stmt_completion	CPU	4,696	[ "CPVal", ",", "Align", ")", ";" ]	[ "if", "(", "Align", "==", "<NUM_LIT>", ")", "Align", "=", "MF", ".", "getDataLayout", "(", ")", ".", "getTypeAllocSize", "(", "CPTy", ")", ";", "MachineConstantPool", "*", "MCP", "=", "MF", ".", "getConstantPool", "(", ")", ";", "return", "MCP", "->", "getConstantPoolIndex", "(" ]
LLVM	AMDGPU	CPP	code_generation	GPU	4,697	[ "bool", "SIInstrInfo", "::", "getMemOperandWithOffset", "(", "const", "MachineInstr", "&", "LdSt", ",", "const", "MachineOperand", "", "&", "BaseOp", ",", "int64_t", "&", "Offset", ",", "const", "TargetRegisterInfo", "", "TRI", ")", "const", "{", "unsigned", "Opc", "=", "LdSt", ".", "getOpcode", "(", ")", ";", "if", "(", "isDS", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "if", "(", "OffsetImm", ")", "{", "BaseOp", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "addr", ")", ";", "if", "(", "!", "BaseOp", ")", "return", "false", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "const", "MachineOperand", "", "Offset0Imm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset0", ")", ";", "const", "MachineOperand", "", "Offset1Imm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset1", ")", ";", "uint8_t", "Offset0", "=", "Offset0Imm", "->", "getImm", "(", ")", ";", "uint8_t", "Offset1", "=", "Offset1Imm", "->", "getImm", "(", ")", ";", "if", "(", "Offset1", ">", "Offset0", "&&", "Offset1", "-", "Offset0", "==", "<NUM_LIT>", ")", "{", "unsigned", "EltSize", ";", "if", "(", "LdSt", ".", "mayLoad", "(", ")", ")", "EltSize", "=", "TRI", "->", "getRegSizeInBits", "(", "", "getOpRegClass", "(", "LdSt", ",", "<NUM_LIT>", ")", ")", "/", "<NUM_LIT>", ";", "else", "{", "assert", "(", "LdSt", ".", "mayStore", "(", ")", ")", ";", "int", "Data0Idx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "AMDGPU", "::", "OpName", "::", "data0", ")", ";", "EltSize", "=", "TRI", "->", "getRegSizeInBits", "(", "", "getOpRegClass", "(", "LdSt", ",", "Data0Idx", ")", ")", "/", "<NUM_LIT>", ";", "}", "if", "(", "isStride64", "(", "Opc", ")", ")", "EltSize", "=", "<NUM_LIT>", ";", "BaseOp", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "addr", ")", ";", "Offset", "=", "EltSize", "", "Offset0", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "return", "false", ";", "}", "if", "(", "isMUBUF", "(", "LdSt", ")", "\|\|", "isMTBUF", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "", "SOffset", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "soffset", ")", ";", "if", "(", "SOffset", "&&", "SOffset", "->", "isReg", "(", ")", ")", "{", "const", "MachineOperand", "", "AddrReg", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";", "if", "(", "AddrReg", "&&", "!", "AddrReg", "->", "isFI", "(", ")", ")", "return", "false", ";", "const", "MachineOperand", "", "RSrc", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "srsrc", ")", ";", "const", "SIMachineFunctionInfo", "", "MFI", "=", "LdSt", ".", "getParent", "(", ")", "->", "getParent", "(", ")", "->", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "if", "(", "RSrc", "->", "getReg", "(", ")", "!=", "MFI", "->", "getScratchRSrcReg", "(", ")", ")", "return", "false", ";", "const", "MachineOperand", "", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "BaseOp", "=", "SOffset", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "return", "true", ";", "}", "const", "MachineOperand", "", "AddrReg", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";", "if", "(", "!", "AddrReg", ")", "return", "false", ";", "const", "MachineOperand", "", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "BaseOp", "=", "AddrReg", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "if", "(", "SOffset", ")", "Offset", "+=", "SOffset", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "if", "(", "isSMRD", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "if", "(", "!", "OffsetImm", ")", "return", "false", ";", "const", "MachineOperand", "", "SBaseReg", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "sbase", ")", ";", "BaseOp", "=", "SBaseReg", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "if", "(", "isFLAT", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "*", "VAddr", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";", "if", "(", "VAddr", ")", "{", "if", "(", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "saddr", ")", ")", "return", "false", ";", "BaseOp", "=", "VAddr", ";", "}", "else", "{", "BaseOp", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "saddr", ")", ";", "}", "Offset", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "return", "false", ";", "}" ]	[ "Get", "the", "base", "operand", "and", "byte", "offset", "of", "an", "instruction", "that", "reads/writes", "memory", "." ]
GCC	aarch64	CPP	stmt_completion	CPU	4,698	[ ";" ]	[ "_", "_", "asm__", "(", "<STR_LIT>", "smlal %0.8h,%2.8b,%3.8b", "<STR_LIT>", ":", "<STR_LIT>", "=w", "<STR_LIT>", "(", "result", ")", ":", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", "(", "a", ")", ",", "<STR_LIT>", "w", "<STR_LIT>", "(", "b", ")", ",", "<STR_LIT>", "w", "<STR_LIT>", "(", "c", ")", ":", ")", ";", "return", "result" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	4,699	[ ";" ]	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "Hexagon Assembly Printer", "<STR_LIT>" ]

LLVM

Mips

CPP

next_suggestion

CPU

4,600

[ "}" ]

[ "case", "ISD", "::", "MULHS", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "false", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "MULHU", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "false", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ",", "false", ",", "DAG", ")", ";", "case", "ISD", "::", "SDIVREM", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "UDIVREM", ":", "return", "lowerMulDiv", "(", "Op", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ",", "true", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "lowerINTRINSIC_WO_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "return", "lowerINTRINSIC_W_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "return", "lowerINTRINSIC_VOID", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EXTRACT_VECTOR_ELT", ":", "return", "lowerEXTRACT_VECTOR_ELT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "BUILD_VECTOR", ":", "return", "lowerBUILD_VECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECTOR_SHUFFLE", ":", "return", "lowerVECTOR_SHUFFLE", "(", "Op", ",", "DAG", ")", ";" ]

LLVM

SystemZ

CPP

code_generation

CPU

4,601

[ "void", "SystemZPostRASchedStrategy", "::", "leaveMBB", "(", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "** Leaving ", "<STR_LIT>", "<<", "printMBBReference", "(", "*", "MBB", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", ")", ";", "advanceTo", "(", "MBB", "->", "getFirstTerminator", "(", ")", ")", ";", "}" ]

[ "Tell", "the", "strategy", "that", "current", "MBB", "is", "done", "." ]

GCC

i386

MD

program_repair

CPU

4,602

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "clobber", "(", "reg", ":", "CC", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

mep

CPP

stmt_completion

CPU

4,603

[ "void", ")", "{" ]

[ "void", "mep_save_register_info", "(" ]

LLVM

CellSPU

TD

stmt_completion

MPU

4,604

[ "IntegerOp", ",", "pattern", ">", ";" ]

[ "class", "ANDCInst", "<", "dag", "OOL", ",", "dag", "IOL", ",", "list", "<", "dag", ">", "pattern", ">", ":", "RRForm", "<", "<NUM_LIT>", ",", "OOL", ",", "IOL", ",", "<STR_LIT>", "," ]

GCC

arm

MD

stmt_completion

CPU

4,605

[ ")", ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")" ]

GCC

sparc

MD

next_suggestion

CPU

4,606

[ "<STR_LIT>" ]

[ "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "P", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", "UNSPEC_EDGE16L", ")", ")", "]" ]

GCC

i386

CPP

next_suggestion

CPU

4,607

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_cvtxph_ps", "(", "_", "_", "mmask8", "_", "_", "A", ",", "_", "_", "m128h", "_", "_", "B", ")", "{", "return", "_", "_", "builtin_ia32_vcvtph2psx256_mask", "(", "_", "_", "B", ",", "_", "mm256_avx512_setzero_ps", "(", ")", ",", "_", "_", "A", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,608

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]

LLVM

Alpha

CPP

next_suggestion

MPU

4,609

[ "}" ]

[ "return", "std", "::", "make_pair", "(", "<NUM_LIT>", "U", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "'", "f", "'", ":", "return", "VT", "==", "MVT", "::", "f64", "?", "std", "::", "make_pair", "(", "<NUM_LIT>", "U", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ":", "std", "::", "make_pair", "(", "<NUM_LIT>", "U", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "}", "return", "TargetLowering", "::", "getRegForInlineAsmConstraint", "(", "Constraint", ",", "VT", ")", ";" ]

GCC

alpha

CPP

next_suggestion

MPU

4,610

[ "}" ]

[ "struct", "machine_function", "*", "machine", "=", "cfun", "->", "machine", ";", "rtx", "t", ";", "if", "(", "machine", "->", "addr_list", "==", "NULL_RTX", ")", "return", ";", "data_section", "(", ")", ";", "for", "(", "t", "=", "machine", "->", "addr_list", ";", "t", ";", "t", "=", "XEXP", "(", "t", ",", "<NUM_LIT>", ")", ")", "unicosmk_output_addr_vec", "(", "file", ",", "XEXP", "(", "t", ",", "<NUM_LIT>", ")", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,611

[ "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "IdxVal", "<<", "<NUM_LIT>", ",", "dl", ")", ";" ]

[ "auto", "*", "N2C", "=", "cast", "<", "ConstantSDNode", ">", "(", "N2", ")", ";", "unsigned", "IdxVal", "=", "N2C", "->", "getZExtValue", "(", ")", ";", "if", "(", "VT", ".", "is256BitVector", "(", ")", "||", "VT", ".", "is512BitVector", "(", ")", ")", "{", "if", "(", "VT", ".", "is256BitVector", "(", ")", "&&", "IdxVal", "==", "<NUM_LIT>", ")", "{", "if", "(", "(", "Subtarget", "->", "hasAVX", "(", ")", "&&", "(", "EltVT", "==", "MVT", "::", "f64", "||", "EltVT", "==", "MVT", "::", "f32", ")", ")", "||", "(", "Subtarget", "->", "hasAVX2", "(", ")", "&&", "EltVT", "==", "MVT", "::", "i32", ")", ")", "{", "SDValue", "N1Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "N1", ")", ";", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "N0", ",", "N1Vec", ",", "N2", ")", ";", "}", "}", "SDValue", "V", "=", "Extract128BitVector", "(", "N0", ",", "IdxVal", ",", "DAG", ",", "dl", ")", ";", "unsigned", "NumEltsIn128", "=", "<NUM_LIT>", "/", "EltVT", ".", "getSizeInBits", "(", ")", ";", "assert", "(", "isPowerOf2_32", "(", "NumEltsIn128", ")", ")", ";", "unsigned", "IdxIn128", "=", "IdxVal", "&", "(", "NumEltsIn128", "-", "<NUM_LIT>", ")", ";", "V", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "V", ".", "getValueType", "(", ")", ",", "V", ",", "N1", ",", "DAG", ".", "getConstant", "(", "IdxIn128", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "return", "Insert128BitVector", "(", "N0", ",", "V", ",", "IdxVal", ",", "DAG", ",", "dl", ")", ";", "}", "assert", "(", "VT", ".", "is128BitVector", "(", ")", "&&", "<STR_LIT>", "Only 128-bit vector types should be left!", "<STR_LIT>", ")", ";", "if", "(", "Subtarget", "->", "hasSSE41", "(", ")", ")", "{", "if", "(", "EltVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "||", "EltVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "{", "unsigned", "Opc", ";", "if", "(", "VT", "==", "MVT", "::", "v8i16", ")", "{", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "VT", "==", "MVT", "::", "v16i8", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "N1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "MVT", "::", "i32", ",", "N1", ")", ";", "if", "(", "N2", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "IdxVal", ",", "dl", ")", ";", "return", "DAG", ".", "getNode", "(", "Opc", ",", "dl", ",", "VT", ",", "N0", ",", "N1", ",", "N2", ")", ";", "}", "if", "(", "EltVT", "==", "MVT", "::", "f32", ")", "{", "bool", "MinSize", "=", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", "->", "optForMinSize", "(", ")", ";", "if", "(", "IdxVal", "==", "<NUM_LIT>", "&&", "(", "!", "MinSize", "||", "!", "MayFoldLoad", "(", "N1", ")", ")", ")", "{", "N2", "=", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "dl", ")", ";", "N1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "MVT", "::", "v4f32", ",", "N1", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "N0", ",", "N1", ",", "N2", ")", ";", "}" ]

GCC

rs6000

CPP

program_repair

CPU

4,612

[ "<FIXS>", "gcc_assert", "(", "GET_CODE", "(", "in", ")", "==", "CONST_INT", ")", ";", "<FIXE>" ]

[ "unsigned", "HOST_WIDE_INT", "c", ",", "lsb", ",", "m1", ",", "m2", ";", "int", "shift", ";", "<BUGS>", "if", "(", "GET_CODE", "(", "in", ")", "!=", "CONST_INT", ")", "abort", "(", ")", ";", "<BUGE>", "c", "=", "INTVAL", "(", "in", ")", ";", "if", "(", "c", "&", "<NUM_LIT>", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,613

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

4,614

[ "=", "<NUM_LIT>", ";" ]

[ "def", "J4_cmpgtu_f_jumpnv_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Ns8", ",", "IntRegs", ":", "$", "Rt32", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_9bfd761f", ",", "TypeNCJ", ">", ",", "Enc_c9a18e", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

4,615

[ "getNumOperands", "(", ")", "==", "<NUM_LIT>", "?", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ":", "SDValue", "(", ")", ")", ";" ]

[ "SDValue", "Chain", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "unsigned", "Reg", "=", "cast", "<", "RegisterSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getReg", "(", ")", ";", "EVT", "VT", "=", "Src", ".", "getValueType", "(", ")", ";", "SDValue", "Copy", "(", "DAG", ".", "getMachineNode", "(", "VT", "==", "MVT", "::", "i32", "?", "WebAssembly", "::", "COPY_LOCAL_I32", ":", "WebAssembly", "::", "COPY_LOCAL_I64", ",", "DL", ",", "VT", ",", "Src", ")", ",", "<NUM_LIT>", ")", ";", "return", "Op", ".", "getNode", "(", ")", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", "?", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "Copy", ")", ":", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "Copy", ",", "Op", "." ]

LLVM

X86

CPP

stmt_completion

CPU

4,616

[ "(", ")", ")", "return", "R", ";" ]

[ "static", "unsigned", "getRelaxedOpcode", "(", "const", "MCInst", "&", "Inst", ",", "bool", "is16BitMode", ")", "{", "unsigned", "R", "=", "getRelaxedOpcodeArith", "(", "Inst", ")", ";", "if", "(", "R", "!=", "Inst", ".", "getOpcode" ]

GCC

nios2

MD

stmt_completion

MPU

4,617

[ "<STR_LIT>", ")", "]", ")" ]

[ "<STR_LIT>", "{", "return", "nios2_fpu_insn_asm", "(", "n2fpu_f", "<", "fop3", ">", "<", "f", ">", ")", "[", "(", "set_attr", "<STR_LIT>" ]

GCC

arm

MD

stmt_completion

CPU

4,618

[ ")", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

AArch64

TD

stmt_completion

CPU

4,619

[ "(", "v8f16", "V128", ":", "$", "Rd", ")", ",", "(", "v8f16", "V128", ":", "$", "Rn", ")", ",", "(", "v8f16", "V128", ":", "$", "Rm", ")", ")", ")", "]", ">", ";" ]

[ "def", "v8f16", ":", "BaseSIMDThreeSameVectorTied", "<", "<NUM_LIT>", ",", "U", ",", "{", "S", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "opc", "}", ",", "V128", ",", "asm", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "v8f16", "V128", ":", "$", "dst", ")", ",", "(", "OpNode" ]

LLVM

X86

TD

stmt_completion

CPU

4,620

[ "<NUM_LIT>", ";" ]

[ "def", "HWWriteResGroup6", ":", "SchedWriteRes", "<", "[", "HWPort01", "]", ">", "{", "let", "Latency", "=" ]

LLVM

AArch64

CPP

stmt_completion

CPU

4,621

[ "(", ")", ")", "weight", "=", "CW_Register", ";" ]

[ "Value", "*", "CallOperandVal", "=", "info", ".", "CallOperandVal", ";", "if", "(", "!", "CallOperandVal", ")", "return", "CW_Default", ";", "Type", "*", "type", "=", "CallOperandVal", "->", "getType", "(", ")", ";", "switch", "(", "*", "constraint", ")", "{", "default", ":", "weight", "=", "TargetLowering", "::", "getSingleConstraintMatchWeight", "(", "info", ",", "constraint", ")", ";", "break", ";", "case", "'", "x", "'", ":", "case", "'", "w", "'", ":", "if", "(", "type", "->", "isFloatingPointTy", "(", ")", "||", "type", "->", "isVectorTy" ]

GCC

m68k

MD

next_suggestion

MPU

4,622

[ "return", "m68k_output_movem", "(", "operands", ",", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "false", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "match_parallel", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", "]", "<STR_LIT>", "{" ]

LLVM

X86

CPP

next_suggestion

CPU

4,623

[ "SDValue", "Ops", "[", "]", "=", "{", "FalseOp", ",", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DAG", ".", "getConstant", "(", "CC", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "Cond", "}", ";" ]

[ "if", "(", "FalseC", "->", "getAPIntValue", "(", ")", "+", "<NUM_LIT>", "==", "TrueC", "->", "getAPIntValue", "(", ")", ")", "{", "Cond", "=", "getSETCC", "(", "CC", ",", "Cond", ",", "DL", ",", "DAG", ")", ";", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "FalseC", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "Cond", ")", ";", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ",", "Cond", ",", "SDValue", "(", "FalseC", ",", "<NUM_LIT>", ")", ")", ";", "return", "Cond", ";", "}", "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i32", "||", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i64", ")", "{", "uint64_t", "Diff", "=", "TrueC", "->", "getZExtValue", "(", ")", "-", "FalseC", "->", "getZExtValue", "(", ")", ";", "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i32", ")", "Diff", "=", "(", "unsigned", ")", "Diff", ";", "bool", "isFastMultiplier", "=", "false", ";", "if", "(", "Diff", "<", "<NUM_LIT>", ")", "{", "switch", "(", "(", "unsigned", "char", ")", "Diff", ")", "{", "default", ":", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "isFastMultiplier", "=", "true", ";", "break", ";", "}", "}", "if", "(", "isFastMultiplier", ")", "{", "APInt", "Diff", "=", "TrueC", "->", "getAPIntValue", "(", ")", "-", "FalseC", "->", "getAPIntValue", "(", ")", ";", "Cond", "=", "getSETCC", "(", "CC", ",", "Cond", ",", "DL", ",", "DAG", ")", ";", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "FalseC", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "Cond", ")", ";", "if", "(", "Diff", "!=", "<NUM_LIT>", ")", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "MUL", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ",", "Cond", ",", "DAG", ".", "getConstant", "(", "Diff", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ")", ")", ";", "if", "(", "FalseC", "->", "getAPIntValue", "(", ")", "!=", "<NUM_LIT>", ")", "Cond", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "Cond", ".", "getValueType", "(", ")", ",", "Cond", ",", "SDValue", "(", "FalseC", ",", "<NUM_LIT>", ")", ")", ";", "return", "Cond", ";", "}", "}", "}", "}", "if", "(", "!", "DCI", ".", "isBeforeLegalize", "(", ")", "&&", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "{", "ConstantSDNode", "*", "CmpAgainst", "=", "nullptr", ";", "if", "(", "(", "Cond", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "Cond", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "(", "CmpAgainst", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "&&", "!", "isa", "<", "ConstantSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "CC", "==", "X86", "::", "COND_NE", "&&", "CmpAgainst", "==", "dyn_cast", "<", "ConstantSDNode", ">", "(", "FalseOp", ")", ")", "{", "CC", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CC", ")", ";", "std", "::", "swap", "(", "TrueOp", ",", "FalseOp", ")", ";", "}", "if", "(", "CC", "==", "X86", "::", "COND_E", "&&", "CmpAgainst", "==", "dyn_cast", "<", "ConstantSDNode", ">", "(", "TrueOp", ")", ")", "{" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,624

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "L2_ploadrbt_pi", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ",", "IntRegs", ":", "$", "Rx32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "IntRegs", ":", "$", "Rx32in", ",", "s4_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3c76b0ff", ",", "TypeLD", ">", ",", "Enc_f4413a", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

aarch64

CPP

code_generation

CPU

4,625

[ "int", "aarch64_vec_fpconst_pow_of_2", "(", "rtx", "x", ")", "{", "int", "nelts", ";", "if", "(", "GET_CODE", "(", "x", ")", "!=", "CONST_VECTOR", "||", "!", "CONST_VECTOR_NUNITS", "(", "x", ")", ".", "is_constant", "(", "&", "nelts", ")", ")", "return", "-", "<NUM_LIT>", ";", "if", "(", "GET_MODE_CLASS", "(", "GET_MODE", "(", "x", ")", ")", "!=", "MODE_VECTOR_FLOAT", ")", "return", "-", "<NUM_LIT>", ";", "int", "firstval", "=", "aarch64_fpconst_pow_of_2", "(", "CONST_VECTOR_ELT", "(", "x", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "firstval", "<=", "<NUM_LIT>", ")", "return", "-", "<NUM_LIT>", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelts", ";", "i", "++", ")", "if", "(", "aarch64_fpconst_pow_of_2", "(", "CONST_VECTOR_ELT", "(", "x", ",", "i", ")", ")", "!=", "firstval", ")", "return", "-", "<NUM_LIT>", ";", "return", "firstval", ";", "}" ]

[ "If", "X", "is", "a", "vector", "of", "equal", "CONST_DOUBLE", "values", "and", "that", "value", "is", "Y", ",", "return", "the", "aarch64_fpconst_pow_of_2", "of", "Y", ".", "Otherwise", "return", "-1", "." ]

LLVM

AArch64

TD

next_suggestion

CPU

4,626

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rt", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "extend", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";" ]

LLVM

AAP

CPP

stmt_completion

MPU

4,627

[ "(", "<NUM_LIT>", ")", ";" ]

[ "return", "false", ";", "}", "for", "(", "uint64_t", "i", "=", "<NUM_LIT>", ";", "i", "<", "Count", ";", "i", "+=", "<NUM_LIT>", ")", "{", "OS", ".", "write" ]

LLVM

Sparc

CPP

next_suggestion

CPU

4,628

[ "}" ]

[ "if", "(", "PrevInst", "->", "isBundledWithSucc", "(", ")", ")", "return", "false", ";", "const", "TargetInstrInfo", "*", "TII", "=", "TM", ".", "getInstrInfo", "(", ")", ";", "switch", "(", "PrevInst", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "combineRestoreADD", "(", "MBBI", ",", "PrevInst", ",", "TII", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "combineRestoreOR", "(", "MBBI", ",", "PrevInst", ",", "TII", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "combineRestoreSETHIi", "(", "MBBI", ",", "PrevInst", ",", "TII", ")", ";", "break", ";", "}", "return", "false", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,629

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "s8", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "s8", ";", "bits", "<", "<NUM_LIT>", ">", "S8", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>", "}", ";" ]

GCC

pdp11

MD

stmt_completion

MPU

4,630

[ "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

[ "(", "float", ":", "DF", "(", "match_operand", ":", "HI", "<NUM_LIT>" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

4,631

[ "false", ";" ]

[ "Value", "*", "V", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "dyn_cast", "<", "Constant", ">", "(", "V", ")", ")", "return", "false", ";", "if", "(", "match", "(", "V", ",", "m_Shuffle", "(", "m_InsertElt", "(", "m_Value", "(", ")", ",", "m_Value", "(", ")", ",", "m_ZeroInt", "(", ")", ")", ",", "m_Value", "(", ")", ",", "m_ZeroMask", "(", ")", ")", ")", ")", "{", "Ops", ".", "push_back", "(", "&", "cast", "<", "Instruction", ">", "(", "V", ")", "->", "getOperandUse", "(", "<NUM_LIT>", ")", ")", ";", "Ops", ".", "push_back", "(", "&", "I", "->", "getOperandUse", "(", "<NUM_LIT>", ")", ")", ";", "return", "true", ";", "}", "return" ]

LLVM

PowerPC

TD

next_suggestion

CPU

4,632

[ "let", "BI", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "BIBO", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "class", "XLForm_2_br", "<", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "bits", "<", "<NUM_LIT>", ">", "xo", ",", "bit", "lk", ",", "dag", "OOL", ",", "dag", "IOL", ",", "string", "asmstr", ",", "InstrItinClass", "itin", ",", "list", "<", "dag", ">", "pattern", ">", ":", "XLForm_2", "<", "opcode", ",", "xo", ",", "lk", ",", "OOL", ",", "IOL", ",", "asmstr", ",", "itin", ",", "pattern", ">", "{", "bits", "<", "<NUM_LIT>", ">", "BIBO", ";", "bits", "<", "<NUM_LIT>", ">", "CR", ";", "let", "BO", "=", "BIBO", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

GCC

nds32

CPP

stmt_completion

CPU

4,633

[ ")", "(", "ival", ")", ")", ";" ]

[ "one_bit_count", "=", "popcount_hwi", "(", "(", "unsigned", "HOST_WIDE_INT" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

4,634

[ "if", "(", "RAI", ".", "alias", "(", "RR", ",", "DFG", ".", "addr", "<", "DefNode", "*", ">", "(", "RD", ")", ".", "Addr", "->", "getRegRef", "(", ")", ")", ")", "return", "false", ";" ]

[ "TA", ".", "Id", "!=", "<NUM_LIT>", "&&", "TA", ".", "Id", "!=", "Start", ";", "TA", "=", "DFG", ".", "getNextShadow", "(", "IA", ",", "TA", ")", ")", "{", "NodeId", "RD", "=", "TA", ".", "Addr", "->", "getReachingDef", "(", ")", ";", "if", "(", "RD", "==", "<NUM_LIT>", ")", "continue", ";" ]

LLVM

MOS

CPP

next_suggestion

MPU

4,635

[ "auto", "HiImm", "=", "Builder", ".", "buildInstr", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "{", "S8", "}", ",", "{", "}", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

[ "LoImm", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setTargetFlags", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "if", "(", "!", "constrainSelectedInstRegOperands", "(", "*", "LoImm", ",", "TII", ",", "TRI", ",", "RBI", ")", ")", "llvm_unreachable", "(", "<STR_LIT>", "Cannot constrain instruction.", "<STR_LIT>", ")", ";" ]

GCC

mips

MD

next_suggestion

CPU

4,636

[ "<STR_LIT>" ]

[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>" ]

GCC

sh

CPP

stmt_completion

CPU

4,637

[ "-", "regs_saved_rounding", ";" ]

[ "int", "initial_elimination_offset", "(", "int", "from", ",", "int", "to", ")", "{", "int", "regs_saved", ";", "int", "regs_saved_rounding", "=", "<NUM_LIT>", ";", "int", "total_saved_regs_space", ";", "int", "total_auto_space", ";", "int", "save_flags", "=", "target_flags", ";", "int", "copy_flags", ";", "HARD_REG_SET", "live_regs_mask", ";", "shmedia_space_reserved_for_target_registers", "=", "false", ";", "regs_saved", "=", "calc_live_regs", "(", "&", "live_regs_mask", ")", ";", "regs_saved", "+=", "SHMEDIA_REGS_STACK_ADJUST", "(", ")", ";", "if", "(", "shmedia_reserve_space_for_target_registers_p", "(", "regs_saved", ",", "&", "live_regs_mask", ")", ")", "{", "shmedia_space_reserved_for_target_registers", "=", "true", ";", "regs_saved", "+=", "shmedia_target_regs_stack_adjust", "(", "&", "live_regs_mask", ")", ";", "}", "if", "(", "TARGET_SH5", "&&", "regs_saved", "%", "(", "STACK_BOUNDARY", "/", "BITS_PER_UNIT", ")", ")", "regs_saved_rounding", "=", "(", "(", "STACK_BOUNDARY", "/", "BITS_PER_UNIT", ")", "-", "regs_saved", "%", "(", "STACK_BOUNDARY", "/", "BITS_PER_UNIT", ")", ")", ";", "total_auto_space", "=", "rounded_frame_size", "(", "regs_saved", ")" ]

LLVM

PowerPC

CPP

program_repair

CPU

4,638

[ "<FIXS>", "SwitchToSection", "(", "getObjFileLowering", "(", ")", ".", "getTextSection", "(", ")", ")", ";", "<FIXE>" ]

[ "SwitchToTextSection", "(", "<STR_LIT>", "\\t.section __TEXT,__symbol_stub1,symbol_stubs,", "<STR_LIT>", "<STR_LIT>", "pure_instructions,16", "<STR_LIT>", ")", ";", "}", "<BUGS>", "SwitchToSection", "(", "TAI", "->", "getTextSection", "(", ")", ")", ";", "<BUGE>", "return", "Result", ";", "}" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,639

[ "let", "accessSize", "=", "ByteAccess", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,640

[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

MSP430

CPP

next_suggestion

MPU

4,641

[ "case", "ISD", "::", "SETGE", ":" ]

[ "if", "(", "const", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "LHS", ")", ")", "{", "LHS", "=", "RHS", ";", "RHS", "=", "DAG", ".", "getConstant", "(", "C", "->", "getSExtValue", "(", ")", "+", "<NUM_LIT>", ",", "dl", ",", "C", "->", "getValueType", "(", "<NUM_LIT>", ")", ")", ";", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SETUGT", ":", "std", "::", "swap", "(", "LHS", ",", "RHS", ")", ";", "[", "[", "fallthrough", "]", "]", ";", "case", "ISD", "::", "SETULT", ":", "if", "(", "const", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "LHS", ")", ")", "{", "LHS", "=", "RHS", ";", "RHS", "=", "DAG", ".", "getConstant", "(", "C", "->", "getSExtValue", "(", ")", "+", "<NUM_LIT>", ",", "dl", ",", "C", "->", "getValueType", "(", "<NUM_LIT>", ")", ")", ";", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "TCC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SETLE", ":", "std", "::", "swap", "(", "LHS", ",", "RHS", ")", ";", "[", "[", "fallthrough", "]", "]", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

4,642

[ ",", "SDT_ILV", ">", ";" ]

[ "def", "MipsILVOD", ":", "SDNode", "<", "<STR_LIT>" ]

LLVM

AMDGPU

TD

next_suggestion

GPU

4,643

[ "let", "AssemblerPredicate", "=", "HasSDWA", ";" ]

[ "string", "AsmOperands9", "=", "P", ".", "AsmSDWA9", ";", "let", "Size", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "mayStore", "=", "<NUM_LIT>", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "VALU", "=", "<NUM_LIT>", ";", "let", "SDWA", "=", "<NUM_LIT>", ";", "let", "ReadsModeReg", "=", "!", "or", "(", "isFloatType", "<", "P", ".", "DstVT", ">", ".", "ret", ",", "isFloatType", "<", "P", ".", "Src0VT", ">", ".", "ret", ")", ";", "let", "mayRaiseFPException", "=", "ReadsModeReg", ";", "let", "Uses", "=", "!", "if", "(", "ReadsModeReg", ",", "[", "MODE", ",", "EXEC", "]", ",", "[", "EXEC", "]", ")", ";", "let", "SubtargetPredicate", "=", "HasSDWA", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

4,644

[ "Val", ",", "MVT", "::", "i32", ")", ";" ]

[ "SDValue", "CPTmpN1_0", ";", "SDValue", "CPTmpN1_1", ";", "if", "(", "SelectADDRriS11_2", "(", "N1", ",", "CPTmpN1_0", ",", "CPTmpN1_1", ")", "&&", "N1", ".", "getNode", "(", ")", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i32", ")", "{", "if", "(", "TII", "->", "isValidAutoIncImm", "(", "LoadedVT", ",", "Val", ")", ")", "{", "SDValue", "TargetConst", "=", "CurDAG", "->", "getTargetConstant", "(", "Val", ",", "MVT", "::", "i32", ")", ";", "SDNode", "*", "Result_1", "=", "CurDAG", "->", "getMachineNode", "(", "Opcode", ",", "dl", ",", "MVT", "::", "i32", ",", "MVT", "::", "i32", ",", "MVT", "::", "Other", ",", "Base", ",", "TargetConst", ",", "Chain", ")", ";", "SDNode", "*", "Result_2", "=", "CurDAG", "->", "getMachineNode", "(", "Hexagon", "::", "SXTW", ",", "dl", ",", "MVT", "::", "i64", ",", "SDValue", "(", "Result_1", ",", "<NUM_LIT>", ")", ")", ";", "MachineSDNode", "::", "mmo_iterator", "MemOp", "=", "MF", "->", "allocateMemRefsArray", "(", "<NUM_LIT>", ")", ";", "MemOp", "[", "<NUM_LIT>", "]", "=", "LD", "->", "getMemOperand", "(", ")", ";", "cast", "<", "MachineSDNode", ">", "(", "Result_1", ")", "->", "setMemRefs", "(", "MemOp", ",", "MemOp", "+", "<NUM_LIT>", ")", ";", "const", "SDValue", "Froms", "[", "]", "=", "{", "SDValue", "(", "LD", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "LD", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "LD", ",", "<NUM_LIT>", ")", "}", ";", "const", "SDValue", "Tos", "[", "]", "=", "{", "SDValue", "(", "Result_2", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "Result_1", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "Result_1", ",", "<NUM_LIT>", ")", "}", ";", "ReplaceUses", "(", "Froms", ",", "Tos", ",", "<NUM_LIT>", ")", ";", "return", "Result_2", ";", "}", "SDValue", "TargetConst0", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ";", "SDValue", "TargetConstVal", "=", "CurDAG", "->", "getTargetConstant", "(" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

4,645

[ "llvm_unreachable", "(", "<STR_LIT>", "Unexpected operand", "<STR_LIT>", ")", ";" ]

[ "switch", "(", "e", ")", "{", "CASE", "(", "FunctionParameterAttribute", ",", "Zext", ")", "CASE", "(", "FunctionParameterAttribute", ",", "Sext", ")", "CASE", "(", "FunctionParameterAttribute", ",", "ByVal", ")", "CASE", "(", "FunctionParameterAttribute", ",", "Sret", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoAlias", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoCapture", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoWrite", ")", "CASE", "(", "FunctionParameterAttribute", ",", "NoReadWrite", ")", "break", ";", "}" ]

LLVM

BPF

CPP

program_repair

Virtual ISA

4,646

[ "<FIXS>", "GlobalVariable", "*", "GV", "=", "new", "GlobalVariable", "(", "*", "M", ",", "VarType", ",", "false", ",", "GlobalVariable", "::", "ExternalLinkage", ",", "NULL", ",", "GVName", ")", ";", "<FIXE>", "<FIXS>", "Instruction", "*", "PassThroughInst", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "M", ",", "BB", ",", "LDInst", ",", "Call", ")", ";", "Call", "->", "replaceAllUsesWith", "(", "PassThroughInst", ")", ";", "<FIXE>" ]

[ "IntegerType", "*", "VarType", "=", "Type", "::", "getInt32Ty", "(", "BB", "->", "getContext", "(", ")", ")", ";", "std", "::", "string", "GVName", "=", "BaseName", "+", "std", "::", "to_string", "(", "Count", ")", "+", "<STR_LIT>", "$", "<STR_LIT>", "+", "std", "::", "to_string", "(", "Reloc", ")", ";", "<BUGS>", "GlobalVariable", "*", "GV", "=", "new", "GlobalVariable", "(", "M", ",", "VarType", ",", "false", ",", "GlobalVariable", "::", "ExternalLinkage", ",", "NULL", ",", "GVName", ")", ";", "<BUGE>", "GV", "->", "addAttribute", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "GV", "->", "setMetadata", "(", "LLVMContext", "::", "MD_preserve_access_index", ",", "MD", ")", ";", "auto", "*", "LDInst", "=", "new", "LoadInst", "(", "Type", "::", "getInt32Ty", "(", "BB", "->", "getContext", "(", ")", ")", ",", "GV", ",", "<STR_LIT>", "<STR_LIT>", ",", "Call", ")", ";", "<BUGS>", "Call", "->", "replaceAllUsesWith", "(", "LDInst", ")", ";", "<BUGE>", "Call", "->", "eraseFromParent", "(", ")", ";", "Count", "++", ";", "}" ]

LLVM

ARM

TD

next_suggestion

CPU

4,647

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "sat_imm", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "sh", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

CPP

code_generation

CPU

4,648

[ "char", "*", "output_call", "(", "rtx_insn", "*", "insn", ",", "rtx", "*", "operands", ",", "int", "dest_operand_number", ",", "int", "cookie_operand_number", ")", "{", "static", "char", "buf", "[", "<NUM_LIT>", "]", ";", "if", "(", "darwin_emit_branch_islands", "&&", "GET_CODE", "(", "operands", "[", "dest_operand_number", "]", ")", "==", "SYMBOL_REF", "&&", "(", "INTVAL", "(", "operands", "[", "cookie_operand_number", "]", ")", "&", "CALL_LONG", ")", ")", "{", "tree", "labelname", ";", "tree", "funname", "=", "get_identifier", "(", "XSTR", "(", "operands", "[", "dest_operand_number", "]", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "no_previous_def", "(", "funname", ")", ")", "{", "rtx", "label_rtx", "=", "gen_label_rtx", "(", ")", ";", "char", "*", "label_buf", ",", "temp_buf", "[", "<NUM_LIT>", "]", ";", "ASM_GENERATE_INTERNAL_LABEL", "(", "temp_buf", ",", "<STR_LIT>", "L", "<STR_LIT>", ",", "CODE_LABEL_NUMBER", "(", "label_rtx", ")", ")", ";", "label_buf", "=", "temp_buf", "[", "<NUM_LIT>", "]", "==", "'", "*", "'", "?", "temp_buf", "+", "<NUM_LIT>", ":", "temp_buf", ";", "labelname", "=", "get_identifier", "(", "label_buf", ")", ";", "add_compiler_branch_island", "(", "labelname", ",", "funname", ",", "insn_line", "(", "insn", ")", ")", ";", "}", "else", "labelname", "=", "get_prev_label", "(", "funname", ")", ";", "sprintf", "(", "buf", ",", "<STR_LIT>", "jbsr %%z%d,%.246s", "<STR_LIT>", ",", "dest_operand_number", ",", "IDENTIFIER_POINTER", "(", "labelname", ")", ")", ";", "}", "else", "sprintf", "(", "buf", ",", "<STR_LIT>", "bl %%z%d", "<STR_LIT>", ",", "dest_operand_number", ")", ";", "return", "buf", ";", "}" ]

[ "INSN", "is", "either", "a", "function", "call", "or", "a", "millicode", "call", ".", "It", "may", "have", "an", "unconditional", "jump", "in", "its", "delay", "slot", ".", "CALL_DEST", "is", "the", "routine", "we", "are", "calling", "." ]

GCC

iq2000

MD

stmt_completion

CPU

4,649

[ ")", ")", ")" ]

[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]

GCC

c6x

MD

stmt_completion

VLIW

4,650

[ ")", "]", ")" ]

[ "(", "const_int", "<NUM_LIT>", ")", ")", "(", "sign_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

mep

MD

next_suggestion

CPU

4,651

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec_volatile", ":", "DI", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

4,652

[ "<STR_LIT>", "X86ISD::MOVSLDUP_LD", "<STR_LIT>", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FP_TO_INT64_IN_MEM", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FLD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FST", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CALL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::RDTSC_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::COMI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::UCOMI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SETCC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SETCC_CARRY", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FSETCCsd", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FSETCCss", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMOV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BRCOND", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::RET_FLAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::REP_STOS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::REP_MOVS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::GlobalBaseReg", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::Wrapper", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::WrapperRIP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PEXTRB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PEXTRW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::INSERTPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PINSRB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PINSRW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ANDNP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSIGN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLENDV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FHADD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FHSUB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FMAX", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FMIN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FRSQRT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FRCP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TLSADDR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TLSCALL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::EH_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TC_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::FNSTCW16m", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::LCMPXCHG_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::LCMPXCHG8_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMADD64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMSUB64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMOR64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMXOR64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMAND64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ATOMNAND64_DAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VZEXT_MOVL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VZEXT_LOAD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VSHL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::VSRL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMPPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::CMPPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPEQQ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PCMPGTQ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ADD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SUB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ADC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SBB", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SMUL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::UMUL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::INC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::DEC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::OR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::XOR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::AND", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::ANDN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLSI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLSMSK", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::BLSR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MUL_IMM", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PTEST", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::TESTP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PALIGN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFHW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFHW_LD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFLW", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::PSHUFLW_LD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SHUFPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::SHUFPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLHPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLHPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVHLPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVHLPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLPS", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVLPD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVDDUP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVSHDUP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVSLDUP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "X86ISD::MOVSHDUP_LD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return" ]

GCC

sh

CPP

program_repair

CPU

4,653

[ "<FIXS>", "&&", "GET_MODE", "(", "op", ")", "==", "SImode", "&&", "TARGET_SH1", ")", "<FIXE>" ]

[ "cmpsi_operand", "(", "rtx", "op", ",", "enum", "machine_mode", "mode", ")", "{", "if", "(", "GET_CODE", "(", "op", ")", "==", "REG", "&&", "REGNO", "(", "op", ")", "==", "T_REG", "<BUGS>", "&&", "GET_MODE", "(", "op", ")", "==", "SImode", ")", "<BUGE>", "return", "<NUM_LIT>", ";", "return", "arith_operand", "(", "op", ",", "mode", ")", ";", "}", "static", "rtx", "emit_load_ptr", "(", "rtx", ",", "rtx", ")", ";", "static", "rtx" ]

GCC

arm

MD

stmt_completion

CPU

4,654

[ "V4HI", "V2SI", "]", ")" ]

[ "(", "define_mode_iterator", "VMDI", "[" ]

GCC

tilegx

MD

next_suggestion

VLIW

4,655

[ "(", "const_int", "<NUM_LIT>", ")", ")" ]

[ "[", "(", "set", "(", "zero_extract", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")" ]

GCC

avr

CPP

stmt_completion

MPU

4,656

[ ")", "{" ]

[ "static", "int", "avr_naked_function_p", "(", "tree", "func" ]

LLVM

ARM64

TD

next_suggestion

CPU

4,657

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

X86

TD

program_repair

CPU

4,658

[ "<FIXS>", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "JWriteShuffleY", "]", ",", "(", "instrs", "VMOVDDUPYrr", ",", "VMOVSHDUPYrr", ",", "VMOVSLDUPYrr", ",", "<FIXE>" ]

[ "}", "def", ":", "InstRW", "[", "JWriteVCVTPDYLd", ",", "ReadAfterLd", "]", ",", "(", "instrs", "VCVTPD2DQYrm", ",", "VCVTTPD2DQYrm", ",", "VCVTPD2PSYrm", ")", ">", ";", "<BUGS>", "def", "JWriteVPERMY", ":", "SchedWriteRes", "[", "JFPU01", ",", "JFPX", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "}", "def", ":", "InstRW", "[", "JWriteVPERMY", "]", ",", "(", "instrs", "VBLENDVPDYrr", ",", "VBLENDVPSYrr", ",", "VPERMILPDYrr", ",", "VPERMILPSYrr", ")", ">", ";", "def", "JWriteVPERMYLd", ":", "SchedWriteRes", "[", "JLAGU", ",", "JFPU01", ",", "JFPX", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "}", "def", ":", "InstRW", "[", "JWriteVPERMYLd", ",", "ReadAfterLd", "]", ",", "(", "instrs", "VBLENDVPDYrm", ",", "VBLENDVPSYrm", ",", "VPERMILPDYrm", ",", "VPERMILPSYrm", ")", ">", ";", "<BUGE>", "def", "JWriteShuffleY", ":", "SchedWriteRes", "[", "JFPU01", ",", "JFPX", "]", ">", "{", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "}", "<BUGS>", "def", ":", "InstRW", "[", "JWriteShuffleY", "]", ",", "(", "instrs", "VBLENDPDYrri", ",", "VBLENDPSYrri", ",", "VMOVDDUPYrr", ",", "VMOVSHDUPYrr", ",", "VMOVSLDUPYrr", ",", "<BUGE>", "VPERMILPDYri", ",", "VPERMILPSYri", ",", "VSHUFPDYrri", ",", "VSHUFPSYrri", ",", "VUNPCKHPDYrr", ",", "VUNPCKHPSYrr", ",", "VUNPCKLPDYrr", ",", "VUNPCKLPSYrr", ")", ">", ";" ]

GCC

rs6000

MD

next_suggestion

CPU

4,659

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

GCC

arm

MD

stmt_completion

CPU

4,660

[ "<STR_LIT>", ")", "]" ]

[ "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]

GCC

arm

MD

program_repair

CPU

4,661

[ "<FIXS>", "[", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]

[ ")", "(", "define_expand", "<STR_LIT>", "<BUGS>", "[", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VD", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", "<STR_LIT>", "{", "emit_insn", "(", "gen_neon_vpadd_internal", "mode", ">", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]

GCC

h8300

MD

next_suggestion

MPU

4,662

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "ashift", ":", "QI", "(", "const_int", "<NUM_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

GCC

moxie

CPP

code_generation

CPU

4,663

[ "static", "void", "moxie_print_operand_address", "(", "FILE", "*", "file", ",", "machine_mode", ",", "rtx", "x", ")", "{", "switch", "(", "GET_CODE", "(", "x", ")", ")", "{", "case", "REG", ":", "fprintf", "(", "file", ",", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "reg_names", "[", "REGNO", "(", "x", ")", "]", ")", ";", "break", ";", "case", "PLUS", ":", "switch", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", "{", "case", "CONST_INT", ":", "fprintf", "(", "file", ",", "<STR_LIT>", "%ld(%s)", "<STR_LIT>", ",", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "reg_names", "[", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "]", ")", ";", "break", ";", "case", "SYMBOL_REF", ":", "output_addr_const", "(", "file", ",", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ";", "fprintf", "(", "file", ",", "<STR_LIT>", "(%s)", "<STR_LIT>", ",", "reg_names", "[", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "]", ")", ";", "break", ";", "case", "CONST", ":", "{", "rtx", "plus", "=", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", "&&", "CONST_INT_P", "(", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", ")", "{", "output_addr_const", "(", "file", ",", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", ";", "fprintf", "(", "file", ",", "<STR_LIT>", "+%ld(%s)", "<STR_LIT>", ",", "INTVAL", "(", "XEXP", "(", "plus", ",", "<NUM_LIT>", ")", ")", ",", "reg_names", "[", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "]", ")", ";", "}", "else", "abort", "(", ")", ";", "}", "break", ";", "default", ":", "abort", "(", ")", ";", "}", "break", ";", "default", ":", "output_addr_const", "(", "file", ",", "x", ")", ";", "break", ";", "}", "}" ]

[ "The", "PRINT_OPERAND_ADDRESS", "worker", "." ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

4,664

[ "getNumElements", "(", ")", ")", ")", ";" ]

[ "static", "LLT", "widenToNextPowerOf2", "(", "LLT", "Ty", ")", "{", "if", "(", "Ty", ".", "isVector", "(", ")", ")", "return", "Ty", ".", "changeNumElements", "(", "PowerOf2Ceil", "(", "Ty", "." ]

GCC

arm

MD

stmt_completion

CPU

4,665

[ ")", ")" ]

[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "and", "(", "match_test", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")", ")" ]

LLVM

MSP430

CPP

stmt_completion

MPU

4,666

[ "(", "One", ")", ";" ]

[ "SDValue", "One", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "if", "(", "Convert", ")", "{", "SDValue", "SR", "=", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "MVT", "::", "i16", ",", "Flag", ")", ";", "if", "(", "Shift", ")", "SR", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRA", ",", "dl", ",", "MVT", "::", "i16", ",", "SR", ",", "One", ")", ";", "SR", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "MVT", "::", "i16", ",", "SR", ",", "One", ")", ";", "if", "(", "Invert", ")", "SR", "=", "DAG", ".", "getNode", "(", "ISD", "::", "XOR", ",", "dl", ",", "MVT", "::", "i16", ",", "SR", ",", "One", ")", ";", "return", "SR", ";", "}", "else", "{", "SDValue", "Zero", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "VT", ")", ";", "SDVTList", "VTs", "=", "DAG", ".", "getVTList", "(", "Op", ".", "getValueType", "(", ")", ",", "MVT", "::", "Glue", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back" ]

LLVM

AVR

CPP

stmt_completion

MPU

4,667

[ ")", ".", "setIsDead", "(", ")", ";" ]

[ "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Kill", ")", ";", "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstLoReg", ")", ";", "auto", "MIROL", "=", "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstLoReg", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstLoReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ".", "addReg", "(", "DstLoReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ";", "if", "(", "ImpIsDead", ")", "MIROL", "->", "getOperand", "(", "<NUM_LIT>" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

4,668

[ "Value", "=", "extractBitsForFixup", "(", "Kind", ",", "Value", ")", ";" ]

[ "return", "createSystemZObjectWriter", "(", "OS", ",", "OSABI", ")", ";", "}", "}", ";", "}", "const", "MCFixupKindInfo", "&", "SystemZMCAsmBackend", "::", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "{", "const", "static", "MCFixupKindInfo", "Infos", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "{", "{", "<STR_LIT>", "FK_390_PC16DBL", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "FK_390_PC32DBL", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "FK_390_TLS_CALL", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&", "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";", "return", "Infos", "[", "Kind", "-", "FirstTargetFixupKind", "]", ";", "}", "void", "SystemZMCAsmBackend", "::", "applyFixup", "(", "const", "MCFixup", "&", "Fixup", ",", "char", "*", "Data", ",", "unsigned", "DataSize", ",", "uint64_t", "Value", ",", "bool", "IsPCRel", ")", "const", "{", "MCFixupKind", "Kind", "=", "Fixup", ".", "getKind", "(", ")", ";", "unsigned", "Offset", "=", "Fixup", ".", "getOffset", "(", ")", ";", "unsigned", "Size", "=", "(", "getFixupKindInfo", "(", "Kind", ")", ".", "TargetSize", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "assert", "(", "Offset", "+", "Size", "<=", "DataSize", "&&", "<STR_LIT>", "Invalid fixup offset!", "<STR_LIT>", ")", ";" ]

LLVM

SPIRV

CPP

stmt_completion

Virtual ISA

4,669

[ ".", "getNumber", "(", ")", "&&", "<STR_LIT>", "OpFunction is not in the front MBB of MF", "<STR_LIT>", ")", ";" ]

[ "if", "(", "!", "MAI", "->", "hasMBBRegister", "(", "*", "MI", "->", "getParent", "(", ")", ")", "&&", "isFuncOrHeaderInstr", "(", "MI", ",", "TII", ")", "&&", "(", "!", "NextMI", "||", "!", "isFuncOrHeaderInstr", "(", "NextMI", ",", "TII", ")", ")", ")", "{", "assert", "(", "MI", "->", "getParent", "(", ")", "->", "getNumber", "(", ")", "==", "MF", "->", "front", "(", ")" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

4,670

[ "}" ]

[ "}", "SDValue", "Op0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "const", "SDLoc", "&", "dl", "(", "Op", ")", ";", "switch", "(", "Op1", ".", "getOpcode", "(", ")", ")", "{", "case", "ISD", "::", "BUILD_VECTOR", ":", "if", "(", "SDValue", "S", "=", "cast", "<", "BuildVectorSDNode", ">", "(", "Op1", ")", "->", "getSplatValue", "(", ")", ")", "return", "DAG", ".", "getNode", "(", "NewOpc", ",", "dl", ",", "ty", "(", "Op", ")", ",", "Op0", ",", "S", ")", ";", "break", ";", "case", "ISD", "::", "SPLAT_VECTOR", ":", "return", "DAG", ".", "getNode", "(", "NewOpc", ",", "dl", ",", "ty", "(", "Op", ")", ",", "Op0", ",", "Op1", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

4,671

[ "*", ")", "StubAddr", ",", "<NUM_LIT>", ")", ")", "{" ]

[ "llvm_unreachable", "(", "<STR_LIT>", "ERROR: Unable to mark stub writable", "<STR_LIT>", ")", ";", "}", "*", "(", "intptr_t", "*", ")", "StubAddr", "=", "<NUM_LIT>", ";", "*", "(", "intptr_t", "*", ")", "(", "StubAddr", "+", "<NUM_LIT>", ")", "=", "NewVal", ";", "if", "(", "!", "sys", "::", "Memory", "::", "setRangeExecutable", "(", "(", "void" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,672

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "USR", "]", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

4,673

[ "SDWAInst", ".", "addImm", "(", "AMDGPU", "::", "SDWA", "::", "SdwaSel", "::", "DWORD", ")", ";" ]

[ "MachineInstrBuilder", "SDWAInst", "=", "BuildMI", "(", "*", "MI", ".", "getParent", "(", ")", ",", "MI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "SDWADesc", ")", ";", "MachineOperand", "*", "Dst", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "vdst", ")", ";", "if", "(", "Dst", ")", "{", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "vdst", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "add", "(", "*", "Dst", ")", ";", "}", "else", "{", "assert", "(", "TII", "->", "isVOPC", "(", "MI", ")", ")", ";", "}", "MachineOperand", "*", "Src0", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", ";", "assert", "(", "Src0", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", "!=", "-", "<NUM_LIT>", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src0_modifiers", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "add", "(", "*", "Src0", ")", ";", "MachineOperand", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "if", "(", "Src1", ")", "{", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", "!=", "-", "<NUM_LIT>", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "src1_modifiers", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "add", "(", "*", "Src1", ")", ";", "}", "else", "{", "assert", "(", "TII", "->", "isVOP1", "(", "MI", ")", ")", ";", "}", "if", "(", "SDWAOpcode", "==", "AMDGPU", "::", "V_MAC_F16_sdwa", "||", "SDWAOpcode", "==", "AMDGPU", "::", "V_MAC_F32_sdwa", ")", "{", "MachineOperand", "*", "Src2", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "assert", "(", "Src2", ")", ";", "SDWAInst", ".", "add", "(", "*", "Src2", ")", ";", "}", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "clamp", ")", "!=", "-", "<NUM_LIT>", ")", ";", "SDWAInst", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "if", "(", "Dst", ")", "{", "assert", "(", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "dst_sel", ")", "!=", "-", "<NUM_LIT>", "&&", "AMDGPU", "::", "getNamedOperandIdx", "(", "SDWAOpcode", ",", "AMDGPU", "::", "OpName", "::", "dst_unused", ")", "!=", "-", "<NUM_LIT>", ")", ";" ]

LLVM

XCore

CPP

next_suggestion

MPU

4,674

[ "}" ]

[ "bool", "XCoreTargetLowering", "::", "isLegalAddressingMode", "(", "const", "AddrMode", "&", "AM", ",", "const", "Type", "*", "Ty", ")", "const", "{", "if", "(", "Ty", "->", "getTypeID", "(", ")", "==", "Type", "::", "VoidTyID", ")", "return", "AM", ".", "Scale", "==", "<NUM_LIT>", "&&", "isImmUs", "(", "AM", ".", "BaseOffs", ")", "&&", "isImmUs4", "(", "AM", ".", "BaseOffs", ")", ";", "const", "TargetData", "*", "TD", "=", "TM", ".", "getTargetData", "(", ")", ";", "unsigned", "Size", "=", "TD", "->", "getTypeAllocSize", "(", "Ty", ")", ";", "if", "(", "AM", ".", "BaseGV", ")", "{", "return", "Size", ">=", "<NUM_LIT>", "&&", "!", "AM", ".", "HasBaseReg", "&&", "AM", ".", "Scale", "==", "<NUM_LIT>", "&&", "AM", ".", "BaseOffs", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ";" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

4,675

[ "MF", ".", "getFunction", "(", ")", ".", "hasPersonalityFn", "(", ")", ")", "{" ]

[ "for", "(", "auto", "&", "MBB", ":", "MF", ")", "{", "if", "(", "MBB", ".", "isEHPad", "(", ")", ")", "{", "if", "(", "MCAI", "->", "getExceptionHandlingType", "(", ")", "==", "ExceptionHandling", "::", "Wasm", "&&", "MF", ".", "getFunction", "(", ")", ".", "hasPersonalityFn", "(", ")", ")", "placeTryMarker", "(", "MBB", ")", ";", "}", "else", "{", "placeBlockMarker", "(", "MBB", ")", ";", "}", "}", "if", "(", "MCAI", "->", "getExceptionHandlingType", "(", ")", "==", "ExceptionHandling", "::", "Wasm", "&&" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

4,676

[ "Args", ".", "push_back", "(", "B", ".", "getInt32", "(", "I", ".", "getSyncScopeID", "(", ")", ")", ")", ";" ]

[ "IRBuilder", "<", ">", "B", "(", "I", ".", "getParent", "(", ")", ")", ";", "B", ".", "SetInsertPoint", "(", "&", "I", ")", ";", "SmallVector", "<", "Value", "*", ">", "Args", ";", "for", "(", "auto", "&", "Op", ":", "I", ".", "operands", "(", ")", ")", "Args", ".", "push_back", "(", "Op", ")", ";" ]

GCC

arm

MD

stmt_completion

CPU

4,677

[ "<NUM_LIT>", "<STR_LIT>" ]

[ "(", "define_bypass" ]

LLVM

TPC

CPP

next_suggestion

Virtual ISA

4,678

[ "initializeGlobalResolverPass", "(", "Registry", ")", ";" ]

[ "PassRegistry", "&", "Registry", "=", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ";", "initializeScalarToIRFPassPass", "(", "Registry", ")", ";" ]

LLVM

AArch64

TD

program_repair

CPU

4,679

[ "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVq", ",", "WriteVq", "]", ",", "<FIXE>" ]

[ "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteVLDShuffle", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "ReadVLD", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instrs", "LD3Rv1d", ",", "LD3Rv2d", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", "]", ",", "<BUGE>", "(", "instrs", "LD3Rv1d_POST", ",", "LD3Rv2d_POST", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteVLDShuffle", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "WriteVLDShuffle", ",", "WriteAdr", ",", "WriteVLDShuffle", ",", "WriteV", ",", "WriteV", "]", ",", "<BUGE>", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "WriteVLDPairShuffle", ",", "WriteVLDPairShuffle", ",", "WriteVLDPairShuffle", ",", "WriteVLDPairShuffle", "]", "," ]

GCC

ia64

MD

stmt_completion

CPU

4,680

[ "]", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "V2SF", "(", "abs", ":", "V2SF", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Mips

CPP

stmt_completion

CPU

4,681

[ ")", ";" ]

[ "TS", ".", "emitDirectiveEnd", "(", "CurrentFnSym", "->", "getName", "(", ")", ")", ";", "if", "(", "!", "InConstantPool", ")", "return", ";", "InConstantPool", "=", "false", ";", "OutStreamer", ".", "EmitDataRegion", "(", "MCDR_DataRegionEnd" ]

GCC

arm

MD

program_repair

CPU

4,682

[ "<FIXS>", "return", "<STR_LIT>", "<FIXE>", "<FIXS>", "return", "<STR_LIT>", "<FIXE>" ]

[ "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "<BUGS>", "return", "<STR_LIT>", "<BUGE>", "case", "<NUM_LIT>", ":", "<BUGS>", "return", "<STR_LIT>", "<BUGE>", "default", ":", "gcc_unreachable", "(", ")", "}" ]

GCC

mips

MD

stmt_completion

CPU

4,683

[ ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

4,684

[ "}" ]

[ "for", "(", "auto", "&", "RegPair", ":", "TPair", ".", "second", ")", "{", "const", "MachineFunction", "*", "MF", "=", "RegPair", ".", "first", ";", "Register", "R", "=", "RegPair", ".", "second", ";", "MachineInstr", "*", "MI", "=", "MF", "->", "getRegInfo", "(", ")", ".", "getUniqueVRegDef", "(", "R", ")", ";", "if", "(", "!", "MI", ")", "continue", ";", "Reg2Entry", "[", "&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", "]", "=", "&", "TPair", ".", "second", ";", "}" ]

LLVM

ARM

TD

next_suggestion

CPU

4,685

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "DA_UPD", ":", "AXI4", "<", "(", "outs", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "GPR", ":", "$", "Rn", ",", "pred", ":", "$", "p", ",", "reglist", ":", "$", "regs", ",", "variable_ops", ")", ",", "IndexModeUpd", ",", "f", ",", "itin_upd", ",", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", ",", "sfx", ")", ",", "<STR_LIT>", ",", "[", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "P_bit", ";" ]

LLVM

Mips

CPP

code_generation

CPU

4,686

[ "bool", "MipsAsmParser", "::", "processInstruction", "(", "MCInst", "&", "Inst", ",", "SMLoc", "IDLoc", ",", "SmallVectorImpl", "<", "MCInst", ">", "&", "Instructions", ")", "{", "const", "MCInstrDesc", "&", "MCID", "=", "getInstDesc", "(", "Inst", ".", "getOpcode", "(", ")", ")", ";", "Inst", ".", "setLoc", "(", "IDLoc", ")", ";", "if", "(", "MCID", ".", "hasDelaySlot", "(", ")", "&&", "Options", ".", "isReorder", "(", ")", ")", "{", "Instructions", ".", "push_back", "(", "Inst", ")", ";", "MCInst", "NopInst", ";", "NopInst", ".", "setOpcode", "(", "Mips", "::", "SLL", ")", ";", "NopInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "NopInst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "NopInst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "<NUM_LIT>", ")", ")", ";", "Instructions", ".", "push_back", "(", "NopInst", ")", ";", "return", "false", ";", "}", "if", "(", "MCID", ".", "mayLoad", "(", ")", "||", "MCID", ".", "mayStore", "(", ")", ")", "{", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "MCID", ".", "getNumOperands", "(", ")", ";", "i", "++", ")", "{", "const", "MCOperandInfo", "&", "OpInfo", "=", "MCID", ".", "OpInfo", "[", "i", "]", ";", "if", "(", "(", "OpInfo", ".", "OperandType", "==", "MCOI", "::", "OPERAND_MEMORY", ")", "||", "(", "OpInfo", ".", "OperandType", "==", "MCOI", "::", "OPERAND_UNKNOWN", ")", ")", "{", "MCOperand", "&", "Op", "=", "Inst", ".", "getOperand", "(", "i", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "{", "int", "MemOffset", "=", "Op", ".", "getImm", "(", ")", ";", "if", "(", "MemOffset", "<", "-", "<NUM_LIT>", "||", "MemOffset", ">", "<NUM_LIT>", ")", "{", "expandMemInst", "(", "Inst", ",", "IDLoc", ",", "Instructions", ",", "MCID", ".", "mayLoad", "(", ")", ",", "true", ")", ";", "return", "false", ";", "}", "}", "else", "if", "(", "Op", ".", "isExpr", "(", ")", ")", "{", "const", "MCExpr", "*", "Expr", "=", "Op", ".", "getExpr", "(", ")", ";", "if", "(", "Expr", "->", "getKind", "(", ")", "==", "MCExpr", "::", "SymbolRef", ")", "{", "const", "MCSymbolRefExpr", "*", "SR", "=", "static_cast", "<", "const", "MCSymbolRefExpr", "*", ">", "(", "Expr", ")", ";", "if", "(", "SR", "->", "getKind", "(", ")", "==", "MCSymbolRefExpr", "::", "VK_None", ")", "{", "expandMemInst", "(", "Inst", ",", "IDLoc", ",", "Instructions", ",", "MCID", ".", "mayLoad", "(", ")", ",", "false", ")", ";", "return", "false", ";", "}", "}", "else", "if", "(", "!", "isEvaluated", "(", "Expr", ")", ")", "{", "expandMemInst", "(", "Inst", ",", "IDLoc", ",", "Instructions", ",", "MCID", ".", "mayLoad", "(", ")", ",", "false", ")", ";", "return", "false", ";", "}", "}", "}", "}", "}", "if", "(", "needsExpansion", "(", "Inst", ")", ")", "expandInstruction", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "else", "Instructions", ".", "push_back", "(", "Inst", ")", ";", "return", "false", ";", "}" ]

[ "Process", "a", "single", "instruction", "and", "collect", "debug", "info", "anchors", "." ]

GCC

rs6000

MD

next_suggestion

CPU

4,687

[ "(", "DD", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_mode_attr", "fmove_ok", "[", "(", "SF", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "SD", "<STR_LIT>", ")" ]

LLVM

ARM

CPP

next_suggestion

CPU

4,688

[ "if", "(", "getInstrPredicate", "(", "*", "MI", ",", "PredReg", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "break", ";" ]

[ "MIB", ".", "setMIFlags", "(", "MI", "->", "getFlags", "(", ")", ")", ";", "LLVM_DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "Converted 32-bit: ", "<STR_LIT>", "<<", "*", "MI", "<<", "<STR_LIT>", " to 16-bit: ", "<STR_LIT>", "<<", "*", "MIB", ")", ";", "MBB", ".", "erase_instr", "(", "MI", ")", ";", "++", "NumNarrows", ";", "return", "true", ";", "}", "if", "(", "Entry", ".", "LowRegs1", "&&", "!", "VerifyLowRegs", "(", "MI", ")", ")", "return", "false", ";", "if", "(", "MI", "->", "mayLoadOrStore", "(", ")", ")", "return", "ReduceLoadStore", "(", "MBB", ",", "MI", ",", "Entry", ")", ";", "switch", "(", "Opc", ")", "{", "default", ":", "break", ";", "case", "ARM", "::", "t2ADDSri", ":", "case", "ARM", "::", "t2ADDSrr", ":", "{", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "if", "(", "getInstrPredicate", "(", "*", "MI", ",", "PredReg", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "switch", "(", "Opc", ")", "{", "default", ":", "break", ";", "case", "ARM", "::", "t2ADDSri", ":", "if", "(", "ReduceTo2Addr", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ")", "return", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "ARM", "::", "t2ADDSrr", ":", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "}", "}", "break", ";", "}", "case", "ARM", "::", "t2RSBri", ":", "case", "ARM", "::", "t2RSBSri", ":", "case", "ARM", "::", "t2SXTB", ":", "case", "ARM", "::", "t2SXTH", ":", "case", "ARM", "::", "t2UXTB", ":", "case", "ARM", "::", "t2UXTH", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "break", ";", "case", "ARM", "::", "t2MOVi16", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "break", ";", "case", "ARM", "::", "t2CMPrr", ":", "{", "static", "const", "ReduceEntry", "NarrowEntry", "=", "{", "ARM", "::", "t2CMPrr", ",", "ARM", "::", "tCMPr", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "if", "(", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "NarrowEntry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ")", "return", "true", ";", "return", "ReduceToNarrow", "(", "MBB", ",", "MI", ",", "Entry", ",", "LiveCPSR", ",", "IsSelfLoop", ")", ";", "}", "case", "ARM", "::", "t2TEQrr", ":", "{", "unsigned", "PredReg", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,689

[ "TargetRegistry", "::", "RegisterMCSubtargetInfo", "(", "*", "T", ",", "X86_MC", "::", "createX86MCSubtargetInfo", ")", ";" ]

[ "for", "(", "Target", "*", "T", ":", "{", "&", "TheX86_32Target", ",", "&", "TheX86_64Target", "}", ")", "{", "RegisterMCAsmInfoFn", "X", "(", "*", "T", ",", "createX86MCAsmInfo", ")", ";", "RegisterMCCodeGenInfoFn", "Y", "(", "*", "T", ",", "createX86MCCodeGenInfo", ")", ";", "TargetRegistry", "::", "RegisterMCInstrInfo", "(", "*", "T", ",", "createX86MCInstrInfo", ")", ";", "TargetRegistry", "::", "RegisterMCRegInfo", "(", "*", "T", ",", "createX86MCRegisterInfo", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,690

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rxx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "class", "Enc_412ff0", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Rss32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rss32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Ru32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ru32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rxx32", ";" ]

LLVM

X86

TD

stmt_completion

CPU

4,691

[ "RFP64", ":", "$", "src1", ",", "(", "X86fild", "addr", ":", "$", "src2", ",", "i16", ")", ")", ")", "]", ">", ";" ]

[ "def", "_FpI16m64", ":", "FpIf64", "<", "(", "outs", "RFP64", ":", "$", "dst", ")", ",", "(", "ins", "RFP64", ":", "$", "src1", ",", "i16mem", ":", "$", "src2", ")", ",", "OneArgFPRW", ",", "[", "(", "set", "RFP64", ":", "$", "dst", ",", "(", "OpNode" ]

GCC

tilepro

MD

stmt_completion

VLIW

4,692

[ "<STR_LIT>", ")" ]

[ "[", "(", "unspec_volatile", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPEC_BLOCKAGE", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,693

[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_vavgwcr", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_002cb246", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

4,694

[ "::", "Other", ",", "Custom", ")", ";" ]

[ "{", "ISD", "::", "FSIN", ",", "ISD", "::", "FCOS", ",", "ISD", "::", "FSINCOS", ",", "ISD", "::", "FPOW", ",", "ISD", "::", "FREM", ",", "ISD", "::", "FMA", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "FCEIL", ",", "ISD", "::", "FFLOOR", ",", "ISD", "::", "FTRUNC", ",", "ISD", "::", "FNEARBYINT", ",", "ISD", "::", "FRINT", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FMINIMUM", ",", "T", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FMAXIMUM", ",", "T", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FP16_TO_FP", ",", "T", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FP_TO_FP16", ",", "T", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "T", ",", "MVT", "::", "f16", ",", "Expand", ")", ";", "setTruncStoreAction", "(", "T", ",", "MVT", "::", "f16", ",", "Expand", ")", ";", "}", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "BSWAP", ",", "ISD", "::", "SMUL_LOHI", ",", "ISD", "::", "UMUL_LOHI", ",", "ISD", "::", "MULHS", ",", "ISD", "::", "MULHU", ",", "ISD", "::", "SDIVREM", ",", "ISD", "::", "UDIVREM", ",", "ISD", "::", "SHL_PARTS", ",", "ISD", "::", "SRA_PARTS", ",", "ISD", "::", "SRL_PARTS", ",", "ISD", "::", "ADDC", ",", "ISD", "::", "ADDE", ",", "ISD", "::", "SUBC", ",", "ISD", "::", "SUBE", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "i32", ",", "MVT", "::", "i64", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "if", "(", "Subtarget", "->", "hasSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "setOperationAction", "(", "Op", ",", "MVT", "::", "v2i64", ",", "Expand", ")", ";", "}", "if", "(", "Subtarget", "->", "hasSIMD128", "(", ")", ")", "{", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "SADDSAT", ",", "ISD", "::", "UADDSAT", "}", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Legal", ")", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "T", ",", "Custom", ")", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "ISD", "::", "VECTOR_SHUFFLE", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "ISD", "::", "VECTOR_SHUFFLE", ",", "T", ",", "Custom", ")", ";", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "SHL", ",", "ISD", "::", "SRA", ",", "ISD", "::", "SRL", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "setOperationAction", "(", "Op", ",", "MVT", "::", "v2i64", ",", "Custom", ")", ";", "}", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "ISD", "::", "INSERT_VECTOR_ELT", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Custom", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Custom", ")", ";", "}", "setOperationAction", "(", "ISD", "::", "MUL", ",", "MVT", "::", "v2i64", ",", "Expand", ")", ";", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "VSELECT", ",", "ISD", "::", "SELECT_CC", ",", "ISD", "::", "SELECT", "}", ")", "{", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v16i8", ",", "MVT", "::", "v8i16", ",", "MVT", "::", "v4i32", ",", "MVT", "::", "v4f32", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "if", "(", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "for", "(", "auto", "T", ":", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "}", "if", "(", "!", "Subtarget", "->", "hasUnimplementedSIMD128", "(", ")", ")", "{", "setOperationAction", "(", "ISD", "::", "FSQRT", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FDIV", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "}", "}", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "MVT", "::", "i1", ",", "Expand", ")", ";", "if", "(", "!", "Subtarget", "->", "hasSignExt", "(", ")", ")", "{", "auto", "Action", "=", "Subtarget", "->", "hasSIMD128", "(", ")", "?", "Custom", ":", "Expand", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "i8", ",", "MVT", "::", "i16", ",", "MVT", "::", "i32", "}", ")", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "T", ",", "Action", ")", ";", "}", "for", "(", "auto", "T", ":", "MVT", "::", "integer_vector_valuetypes", "(", ")", ")", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "T", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "STACKSAVE", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "STACKRESTORE", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "DYNAMIC_STACKALLOC", ",", "MVTPtr", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FrameIndex", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "CopyToReg", ",", "MVT", "::", "Other", ",", "Custom", ")", ";", "for", "(", "auto", "T", ":", "{", "MVT", "::", "i32", ",", "MVT", "::", "i64", ",", "MVT", "::", "f32", ",", "MVT", "::", "f64", "}", ")", "for", "(", "auto", "Op", ":", "{", "ISD", "::", "BR_CC", ",", "ISD", "::", "SELECT_CC", "}", ")", "setOperationAction", "(", "Op", ",", "T", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_JT", ",", "MVT" ]

LLVM

Alpha

CPP

stmt_completion

MPU

4,695

[ "MF", ".", "getFrameInfo", "(", ")", ";" ]

[ "const", "MachineFrameInfo", "*", "MFI", "=" ]

LLVM

AArch64

CPP

stmt_completion

CPU

4,696

[ "CPVal", ",", "Align", ")", ";" ]

[ "if", "(", "Align", "==", "<NUM_LIT>", ")", "Align", "=", "MF", ".", "getDataLayout", "(", ")", ".", "getTypeAllocSize", "(", "CPTy", ")", ";", "MachineConstantPool", "*", "MCP", "=", "MF", ".", "getConstantPool", "(", ")", ";", "return", "MCP", "->", "getConstantPoolIndex", "(" ]

LLVM

AMDGPU

CPP

code_generation

GPU

4,697

[ "bool", "SIInstrInfo", "::", "getMemOperandWithOffset", "(", "const", "MachineInstr", "&", "LdSt", ",", "const", "MachineOperand", "*", "&", "BaseOp", ",", "int64_t", "&", "Offset", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "unsigned", "Opc", "=", "LdSt", ".", "getOpcode", "(", ")", ";", "if", "(", "isDS", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "*", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "if", "(", "OffsetImm", ")", "{", "BaseOp", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "addr", ")", ";", "if", "(", "!", "BaseOp", ")", "return", "false", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "const", "MachineOperand", "*", "Offset0Imm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset0", ")", ";", "const", "MachineOperand", "*", "Offset1Imm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset1", ")", ";", "uint8_t", "Offset0", "=", "Offset0Imm", "->", "getImm", "(", ")", ";", "uint8_t", "Offset1", "=", "Offset1Imm", "->", "getImm", "(", ")", ";", "if", "(", "Offset1", ">", "Offset0", "&&", "Offset1", "-", "Offset0", "==", "<NUM_LIT>", ")", "{", "unsigned", "EltSize", ";", "if", "(", "LdSt", ".", "mayLoad", "(", ")", ")", "EltSize", "=", "TRI", "->", "getRegSizeInBits", "(", "*", "getOpRegClass", "(", "LdSt", ",", "<NUM_LIT>", ")", ")", "/", "<NUM_LIT>", ";", "else", "{", "assert", "(", "LdSt", ".", "mayStore", "(", ")", ")", ";", "int", "Data0Idx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "AMDGPU", "::", "OpName", "::", "data0", ")", ";", "EltSize", "=", "TRI", "->", "getRegSizeInBits", "(", "*", "getOpRegClass", "(", "LdSt", ",", "Data0Idx", ")", ")", "/", "<NUM_LIT>", ";", "}", "if", "(", "isStride64", "(", "Opc", ")", ")", "EltSize", "*=", "<NUM_LIT>", ";", "BaseOp", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "addr", ")", ";", "Offset", "=", "EltSize", "*", "Offset0", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "return", "false", ";", "}", "if", "(", "isMUBUF", "(", "LdSt", ")", "||", "isMTBUF", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "*", "SOffset", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "soffset", ")", ";", "if", "(", "SOffset", "&&", "SOffset", "->", "isReg", "(", ")", ")", "{", "const", "MachineOperand", "*", "AddrReg", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";", "if", "(", "AddrReg", "&&", "!", "AddrReg", "->", "isFI", "(", ")", ")", "return", "false", ";", "const", "MachineOperand", "*", "RSrc", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "srsrc", ")", ";", "const", "SIMachineFunctionInfo", "*", "MFI", "=", "LdSt", ".", "getParent", "(", ")", "->", "getParent", "(", ")", "->", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "if", "(", "RSrc", "->", "getReg", "(", ")", "!=", "MFI", "->", "getScratchRSrcReg", "(", ")", ")", "return", "false", ";", "const", "MachineOperand", "*", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "BaseOp", "=", "SOffset", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "return", "true", ";", "}", "const", "MachineOperand", "*", "AddrReg", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";", "if", "(", "!", "AddrReg", ")", "return", "false", ";", "const", "MachineOperand", "*", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "BaseOp", "=", "AddrReg", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "if", "(", "SOffset", ")", "Offset", "+=", "SOffset", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "if", "(", "isSMRD", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "*", "OffsetImm", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", ";", "if", "(", "!", "OffsetImm", ")", "return", "false", ";", "const", "MachineOperand", "*", "SBaseReg", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "sbase", ")", ";", "BaseOp", "=", "SBaseReg", ";", "Offset", "=", "OffsetImm", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "if", "(", "isFLAT", "(", "LdSt", ")", ")", "{", "const", "MachineOperand", "*", "VAddr", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";", "if", "(", "VAddr", ")", "{", "if", "(", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "saddr", ")", ")", "return", "false", ";", "BaseOp", "=", "VAddr", ";", "}", "else", "{", "BaseOp", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "saddr", ")", ";", "}", "Offset", "=", "getNamedOperand", "(", "LdSt", ",", "AMDGPU", "::", "OpName", "::", "offset", ")", "->", "getImm", "(", ")", ";", "assert", "(", "BaseOp", "->", "isReg", "(", ")", "&&", "<STR_LIT>", "getMemOperandWithOffset only supports base ", "<STR_LIT>", "<STR_LIT>", "operands of type register.", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "return", "false", ";", "}" ]

[ "Get", "the", "base", "operand", "and", "byte", "offset", "of", "an", "instruction", "that", "reads/writes", "memory", "." ]

GCC

aarch64

CPP

stmt_completion

CPU

4,698

[ ";" ]

[ "_", "_", "asm__", "(", "<STR_LIT>", "smlal %0.8h,%2.8b,%3.8b", "<STR_LIT>", ":", "<STR_LIT>", "=w", "<STR_LIT>", "(", "result", ")", ":", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", "(", "a", ")", ",", "<STR_LIT>", "w", "<STR_LIT>", "(", "b", ")", ",", "<STR_LIT>", "w", "<STR_LIT>", "(", "c", ")", ":", ")", ";", "return", "result" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

4,699

[ ";" ]

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "Hexagon Assembly Printer", "<STR_LIT>" ]