docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	AMDGPU	CPP	stmt_completion	GPU	4,800	[ ")", "return", "AMDGPU", "::", "V_MOV_B64_PSEUDO", ";" ]	[ "if", "(", "RI", ".", "getRegSizeInBits", "(", "", "DstRC", ")", "==", "<NUM_LIT>", ")", "return", "RI", ".", "isSGPRClass", "(", "DstRC", ")", "?", "AMDGPU", "::", "S_MOV_B32", ":", "AMDGPU", "::", "V_MOV_B32_e32", ";", "if", "(", "RI", ".", "getRegSizeInBits", "(", "", "DstRC", ")", "==", "<NUM_LIT>", "&&", "RI", ".", "isSGPRClass", "(", "DstRC", ")", ")", "return", "AMDGPU", "::", "S_MOV_B64", ";", "if", "(", "RI", ".", "getRegSizeInBits", "(", "*", "DstRC", ")", "==", "<NUM_LIT>", "&&", "!", "RI", ".", "isSGPRClass", "(", "DstRC", ")" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	4,801	[ "return", "LowOffset", "+", "LowWidth", "<=", "HighOffset", ";" ]	[ "int", "LowOffset", "=", "OffsetA", "<", "OffsetB", "?", "OffsetA", ":", "OffsetB", ";", "int", "HighOffset", "=", "OffsetA", "<", "OffsetB", "?", "OffsetB", ":", "OffsetA", ";", "int", "LowWidth", "=", "(", "LowOffset", "==", "OffsetA", ")", "?", "WidthA", ":", "WidthB", ";" ]
GCC	aarch64	CPP	code_generation	CPU	4,802	[ "bool", "aarch64_sve_index_immediate_p", "(", "rtx", "base_or_step", ")", "{", "return", "(", "CONST_INT_P", "(", "base_or_step", ")", "&&", "IN_RANGE", "(", "INTVAL", "(", "base_or_step", ")", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ";", "}" ]	[ "Return", "true", "if", "BASE_OR_STEP", "is", "a", "valid", "immediate", "operand", "for", "an", "SVE", "INDEX", "instruction", "." ]
LLVM	AArch64	CPP	next_suggestion	CPU	4,803	[ "SDLoc", "dl", "(", "Op", ")", ";" ]	[ "bool", "IsStrict", "=", "Op", "->", "isStrictFPOpcode", "(", ")", ";", "SDValue", "SrcVal", "=", "Op", ".", "getOperand", "(", "IsStrict", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "SrcVal", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "return", "LowerVectorFP_TO_INT", "(", "Op", ",", "DAG", ")", ";", "if", "(", "SrcVal", ".", "getValueType", "(", ")", "==", "MVT", "::", "f16", "&&", "!", "Subtarget", "->", "hasFullFP16", "(", ")", ")", "{" ]
LLVM	AVR	CPP	stmt_completion	MPU	4,804	[ "getOperand", "(", "<NUM_LIT>", ")", ",", "MachinePointerInfo", "(", "SV", ")", ")", ";" ]	[ "auto", "DL", "=", "DAG", ".", "getDataLayout", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "SDValue", "FI", "=", "DAG", ".", "getFrameIndex", "(", "AFI", "->", "getVarArgsFrameIndex", "(", ")", ",", "getPointerTy", "(", "DL", ")", ")", ";", "return", "DAG", ".", "getStore", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "dl", ",", "FI", ",", "Op", "." ]
LLVM	AArch64	CPP	next_suggestion	CPU	4,805	[ "}" ]	[ "if", "(", "CIdx", "&&", "(", "CIdx", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", ")", "{", "SDValue", "CI", "=", "DAG", ".", "getTargetConstant", "(", "CIdx", "->", "getZExtValue", "(", ")", ",", "DL", ",", "MVT", "::", "i64", ")", ";", "SDNode", "*", "DUPQ", "=", "DAG", ".", "getMachineNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "V", ",", "CI", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "SDValue", "(", "DUPQ", ",", "<NUM_LIT>", ")", ")", ";", "}", "SDValue", "One", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i64", ")", ";", "SDValue", "SplatOne", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SPLAT_VECTOR", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "One", ")", ";", "SDValue", "SV", "=", "DAG", ".", "getStepVector", "(", "DL", ",", "MVT", "::", "nxv2i64", ")", ";", "SV", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "SV", ",", "SplatOne", ")", ";", "SDValue", "Idx64", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "MVT", "::", "i64", ",", "Idx128", ",", "Idx128", ")", ";", "SDValue", "SplatIdx64", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SPLAT_VECTOR", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "Idx64", ")", ";", "SDValue", "ShuffleMask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "SV", ",", "SplatIdx64", ")", ";", "SDValue", "TBL", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "V", ",", "ShuffleMask", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "TBL", ")", ";" ]
GCC	pa	MD	next_suggestion	CPU	4,806	[ "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")" ]	[ "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>" ]
LLVM	ARM	CPP	code_generation	CPU	4,807	[ "bool", "ARMInstrInfo", "::", "restoreCalleeSavedRegisters", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", ")", "const", "{", "MachineFunction", "&", "MF", "=", "", "MBB", ".", "getParent", "(", ")", ";", "ARMFunctionInfo", "", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "if", "(", "!", "AFI", "->", "isThumbFunction", "(", ")", "\|\|", "CSI", ".", "empty", "(", ")", ")", "return", "false", ";", "bool", "isVarArg", "=", "AFI", "->", "getVarArgsRegSaveSize", "(", ")", ">", "<NUM_LIT>", ";", "MachineInstr", "*", "PopMI", "=", "MF", ".", "CreateMachineInstr", "(", "get", "(", "ARM", "::", "tPOP", ")", ",", "MI", "->", "getDebugLoc", "(", ")", ")", ";", "MBB", ".", "insert", "(", "MI", ",", "PopMI", ")", ";", "for", "(", "unsigned", "i", "=", "CSI", ".", "size", "(", ")", ";", "i", "!=", "<NUM_LIT>", ";", "--", "i", ")", "{", "unsigned", "Reg", "=", "CSI", "[", "i", "-", "<NUM_LIT>", "]", ".", "getReg", "(", ")", ";", "if", "(", "Reg", "==", "ARM", "::", "LR", ")", "{", "if", "(", "isVarArg", ")", "continue", ";", "Reg", "=", "ARM", "::", "PC", ";", "PopMI", "->", "setDesc", "(", "get", "(", "ARM", "::", "tPOP_RET", ")", ")", ";", "MBB", ".", "erase", "(", "MI", ")", ";", "}", "PopMI", "->", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Reg", ",", "true", ")", ")", ";", "}", "return", "true", ";", "}" ]	[ "restoreCalleeSavedRegisters", "-", "Issues", "instruction", "(", "s", ")", "to", "restore", "all", "callee", "saved", "registers", "and", "returns", "true", "if", "it", "is", "n't", "possible", "/", "profitable", "to", "do", "so", "by", "issuing", "a", "series", "of", "load", "instructions", "via", "loadRegToStackSlot", "(", ")", "." ]
GCC	rs6000	CPP	code_generation	CPU	4,808	[ "bool", "can_be_rotated_to_positive_16bits", "(", "HOST_WIDE_INT", "c", ")", "{", "int", "rot", "=", "<NUM_LIT>", ";", "bool", "res", "=", "can_be_rotated_to_lowbits", "(", "c", ",", "<NUM_LIT>", ",", "&", "rot", ")", ";", "return", "res", "&&", "rot", ">", "<NUM_LIT>", ";", "}" ]	[ "Check", "if", "C", "(", "as", "64bit", "integer", ")", "can", "be", "rotated", "to", "a", "positive", "16bits", "constant", "which", "contains", "48bits", "leading", "zeros", "and", "16bits", "of", "any", "value", "." ]
GCC	arm	CPP	stmt_completion	CPU	4,809	[ "_", "a", ")", "{" ]	[ "_", "_", "arm_vpnot", "(", "mve_pred16_t", "_" ]
LLVM	X86	CPP	stmt_completion	CPU	4,810	[ "<NUM_LIT>", ";" ]	[ "if", "(", "isLegalAddressingMode", "(", "AM", ",", "Ty", ")", ")", "return", "AM", ".", "Scale", "!=", "<NUM_LIT>", ";", "return", "-" ]
LLVM	ARM	CPP	next_suggestion	CPU	4,811	[ "getActionDefinitionsBuilder", "(", "{", "G_FADD", ",", "G_FSUB", ",", "G_FMUL", ",", "G_FDIV", ",", "G_FCONSTANT", ",", "G_FNEG", "}", ")", ".", "legalFor", "(", "{", "s32", ",", "s64", "}", ")", ";" ]	[ "getActionDefinitionsBuilder", "(", "G_INTTOPTR", ")", ".", "legalFor", "(", "{", "{", "p0", ",", "s32", "}", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_PTRTOINT", ")", ".", "legalFor", "(", "{", "{", "s32", ",", "p0", "}", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_CONSTANT", ")", ".", "legalFor", "(", "{", "s32", ",", "p0", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "auto", "&", "LoadStoreBuilder", "=", "getActionDefinitionsBuilder", "(", "{", "G_LOAD", ",", "G_STORE", "}", ")", ".", "legalForTypesWithMemSize", "(", "{", "{", "s1", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "s8", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "s16", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "s32", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "p0", ",", "p0", ",", "<NUM_LIT>", "}", "}", ")", ";", "if", "(", "ST", ".", "isThumb", "(", ")", ")", "{", "computeTables", "(", ")", ";", "verify", "(", "*", "ST", ".", "getInstrInfo", "(", ")", ")", ";", "return", ";", "}", "getActionDefinitionsBuilder", "(", "G_GLOBAL_VALUE", ")", ".", "legalFor", "(", "{", "p0", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_FRAME_INDEX", ")", ".", "legalFor", "(", "{", "p0", "}", ")", ";", "if", "(", "ST", ".", "hasDivideInARMMode", "(", ")", ")", "getActionDefinitionsBuilder", "(", "{", "G_SDIV", ",", "G_UDIV", "}", ")", ".", "legalFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "else", "getActionDefinitionsBuilder", "(", "{", "G_SDIV", ",", "G_UDIV", "}", ")", ".", "libcallFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "for", "(", "unsigned", "Op", ":", "{", "G_SREM", ",", "G_UREM", "}", ")", "{", "setLegalizeScalarToDifferentSizeStrategy", "(", "Op", ",", "<NUM_LIT>", ",", "widen_8_16", ")", ";", "if", "(", "ST", ".", "hasDivideInARMMode", "(", ")", ")", "setAction", "(", "{", "Op", ",", "s32", "}", ",", "Lower", ")", ";", "else", "if", "(", "AEABI", "(", "ST", ")", ")", "setAction", "(", "{", "Op", ",", "s32", "}", ",", "Custom", ")", ";", "else", "setAction", "(", "{", "Op", ",", "s32", "}", ",", "Libcall", ")", ";", "}", "if", "(", "ST", ".", "hasV5TOps", "(", ")", ")", "{", "getActionDefinitionsBuilder", "(", "G_CTLZ", ")", ".", "legalFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "getActionDefinitionsBuilder", "(", "G_CTLZ_ZERO_UNDEF", ")", ".", "lowerFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "}", "else", "{", "getActionDefinitionsBuilder", "(", "G_CTLZ_ZERO_UNDEF", ")", ".", "libcallFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "getActionDefinitionsBuilder", "(", "G_CTLZ", ")", ".", "lowerFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "}", "getActionDefinitionsBuilder", "(", "G_GEP", ")", ".", "legalFor", "(", "{", "{", "p0", ",", "s32", "}", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_SELECT", ")", ".", "legalForCartesianProduct", "(", "{", "s32", ",", "p0", "}", ",", "{", "s1", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_BRCOND", ")", ".", "legalFor", "(", "{", "s1", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_ICMP", ")", ".", "legalForCartesianProduct", "(", "{", "s1", "}", ",", "{", "s32", ",", "p0", "}", ")", ".", "minScalar", "(", "<NUM_LIT>", ",", "s32", ")", ";", "auto", "&", "PhiBuilder", "=", "getActionDefinitionsBuilder", "(", "G_PHI", ")", ".", "legalFor", "(", "{", "s32", ",", "p0", "}", ")", ".", "minScalar", "(", "<NUM_LIT>", ",", "s32", ")", ";", "if", "(", "!", "ST", ".", "useSoftFloat", "(", ")", "&&", "ST", ".", "hasVFP2", "(", ")", ")", "{" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	4,812	[ "}" ]	[ "bool", "NeedsRegBlock", "=", "TLI", ".", "functionArgumentNeedsConsecutiveRegisters", "(", "OrigArg", ".", "Ty", ",", "CallConv", ",", "false", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "SplitVTs", ".", "size", "(", ")", ";", "i", "<", "e", ";", "++", "i", ")", "{", "Type", "*", "SplitTy", "=", "SplitVTs", "[", "i", "]", ".", "getTypeForEVT", "(", "Ctx", ")", ";", "SplitArgs", ".", "emplace_back", "(", "OrigArg", ".", "Regs", "[", "i", "]", ",", "SplitTy", ",", "OrigArg", ".", "Flags", "[", "<NUM_LIT>", "]", ",", "OrigArg", ".", "IsFixed", ")", ";", "if", "(", "NeedsRegBlock", ")", "SplitArgs", ".", "back", "(", ")", ".", "Flags", "[", "<NUM_LIT>", "]", ".", "setInConsecutiveRegs", "(", ")", ";" ]
GCC	ia64	MD	stmt_completion	CPU	4,813	[ ",", "false", ")" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "ia64_expand_widen_sum", "(", "operands" ]
LLVM	ARM64	CPP	stmt_completion	CPU	4,814	[ "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "\|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]	[ "SDValue", "ARM64TargetLowering", "::", "LowerBlockAddress", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "const", "BlockAddress", "*", "BA", "=", "cast", "<", "BlockAddressSDNode", ">", "(", "Op", ")", "->", "getBlockAddress", "(", ")", ";", "EVT", "PtrVT", "=", "getPointerTy", "(", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "if", "(", "getTargetMachine", "(", ")", ".", "getCodeModel", "(", ")", "==", "CodeModel", "::", "Large", "&&", "!", "Subtarget", "->", "isTargetMachO", "(", ")", ")", "{", "const", "unsigned", "char", "MO_NC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "PtrVT", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "\|", "MO_NC", ")", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "\|", "MO_NC", ")", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "\|", "MO_NC", ")", ")", ";", "}", "else", "{", "SDValue", "Hi", "=", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "SDValue", "Lo", "=", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", "," ]
LLVM	AArch64	CPP	stmt_completion	CPU	4,815	[ "(", ")", ";" ]	[ "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "setPreservesCFG", "(", ")", ";", "AU", ".", "addRequired", "<", "MachineTraceMetrics", ">", "(", ")", ";", "AU", ".", "addPreserved", "<", "MachineTraceMetrics", ">" ]
GCC	tilepro	CPP	stmt_completion	VLIW	4,816	[ ";" ]	[ "insn", "=", "emit_insn", "(", "gen_sp_adjust", "(", "stack_pointer_rtx", ",", "stack_pointer_rtx", ",", "to_add", ")", ")", ";", "REG_NOTES", "(", "insn", ")", "=", "reg_notes", ";", "if", "(", "frame_related", ")", "{", "rtx", "real", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "stack_pointer_rtx", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "stack_pointer_rtx", ",", "imm_rtx", ")", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "add_reg_note", "(", "insn", ",", "REG_CFA_ADJUST_CFA", ",", "real", ")", ";", "}", "return", "insn" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,817	[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "R29", "]", ";", "let", "Defs", "=", "[", "PC", ",", "R31", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	4,818	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]	[ "(", "void", ")", "EltTy", ";", "assert", "(", "(", "EltTy", "==", "MVT", "::", "i8", "\|\|", "EltTy", "==", "MVT", "::", "i16", "\|\|", "EltTy", "==", "MVT", "::", "i32", ")", "&&", "<STR_LIT>", "Sign extending from an invalid type", "<STR_LIT>", ")", ";", "EVT", "ExtVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "VT", ".", "getVectorElementType", "(", ")", ",", "VT", ".", "getVectorElementCount", "(", ")", "", "<NUM_LIT>", ")", ";", "SDValue", "Ext", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "DL", ",", "ExtOp", ".", "getValueType", "(", ")", ",", "ExtOp", ",", "DAG", ".", "getValueType", "(", "ExtVT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "SOpc", ",", "DL", ",", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "Ext", ")", ";", "}", "unsigned", "NewOpc", ";", "unsigned", "MemVTOpNum", "=", "<NUM_LIT>", ";", "switch", "(", "Opc", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MemVTOpNum", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MemVTOpNum", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MemVTOpNum", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	4,819	[ ",", "DAG", ")", "}", ")", ";" ]	[ "SDValue", "SetCC", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SETCC", ",", "dl", ",", "ResTy", ",", "{", "WideOp0", ",", "WideOp1", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", "}", ")", ";", "EVT", "RetTy", "=", "getTypeToTransformTo", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "ty", "(", "Op", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "RetTy", ",", "{", "SetCC", ",", "getZero", "(", "dl", ",", "MVT", "::", "i32" ]
LLVM	MSP430	CPP	stmt_completion	MPU	4,820	[ "->", "getRegisterInfo", "(", ")", ";" ]	[ "const", "MSP430RegisterInfo", "*", "getRegisterInfo", "(", ")", "const", "override", "{", "return", "&", "getInstrInfo", "(", ")" ]
LLVM	Hexagon	CPP	code_generation	DSP	4,821	[ "bool", "HexagonDAGToDAGISel", "::", "SelectInlineAsmMemoryOperand", "(", "const", "SDValue", "&", "Op", ",", "unsigned", "ConstraintID", ",", "std", "::", "vector", "<", "SDValue", ">", "&", "OutOps", ")", "{", "SDValue", "Inp", "=", "Op", ",", "Res", ";", "switch", "(", "ConstraintID", ")", "{", "default", ":", "return", "true", ";", "case", "InlineAsm", "::", "Constraint_i", ":", "case", "InlineAsm", "::", "Constraint_o", ":", "case", "InlineAsm", "::", "Constraint_v", ":", "case", "InlineAsm", "::", "Constraint_m", ":", "if", "(", "SelectAddrFI", "(", "Inp", ",", "Res", ")", ")", "OutOps", ".", "push_back", "(", "Res", ")", ";", "else", "OutOps", ".", "push_back", "(", "Inp", ")", ";", "break", ";", "}", "OutOps", ".", "push_back", "(", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "return", "false", ";", "}" ]	[ "SelectInlineAsmMemoryOperand", "-", "Select", "the", "specified", "address", "as", "a", "target", "addressing", "mode", ",", "according", "to", "the", "specified", "constraint", "." ]
GCC	mn10300	MD	stmt_completion	MPU	4,822	[ "<STR_LIT>", ")" ]	[ "<STR_LIT>", "(", "and", "(", "match_code" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,823	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	4,824	[ "HalfV0", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "{", "N", ",", "S", "}", ")", ";" ]	[ "Words", ".", "assign", "(", "Values", ".", "begin", "(", ")", ",", "Values", ".", "end", "(", ")", ")", ";", "}", "unsigned", "NumWords", "=", "Words", ".", "size", "(", ")", ";", "bool", "IsUndef", "=", "true", ",", "IsSplat", "=", "true", ";", "SDValue", "SplatV", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumWords", "&&", "IsSplat", ";", "++", "i", ")", "{", "if", "(", "isUndef", "(", "Words", "[", "i", "]", ")", ")", "continue", ";", "IsUndef", "=", "false", ";", "if", "(", "!", "SplatV", ".", "getNode", "(", ")", ")", "SplatV", "=", "Words", "[", "i", "]", ";", "else", "if", "(", "SplatV", "!=", "Words", "[", "i", "]", ")", "IsSplat", "=", "false", ";", "}", "if", "(", "IsSplat", ")", "{", "assert", "(", "SplatV", ".", "getNode", "(", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "SplatV", ")", ";", "}", "assert", "(", "<NUM_LIT>", "*", "Words", ".", "size", "(", ")", "==", "Subtarget", ".", "getVectorLength", "(", ")", ")", ";", "SDValue", "HalfV0", "=", "getNode", "(", "Hexagon", "::", "V6_vd0", ",", "dl", ",", "VecTy", ",", "{", "}", ",", "DAG", ")", ";", "SDValue", "HalfV1", "=", "getNode", "(", "Hexagon", "::", "V6_vd0", ",", "dl", ",", "VecTy", ",", "{", "}", ",", "DAG", ")", ";", "SDValue", "S", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumWords", "/", "<NUM_LIT>", ";", "++", "i", ")", "{", "SDValue", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "{", "HalfV0", ",", "Words", "[", "i", "]", "}", ")", ";", "SDValue", "M", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "{", "HalfV1", ",", "Words", "[", "i", "+", "NumWords", "/", "<NUM_LIT>", "]", "}", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,825	[ "auto", "MIB", "=", "BuildMI", "(", "*", "SetCCI", ".", "getParent", "(", ")", ",", "SetCCI", ".", "getIterator", "(", ")", ",", "SetCCI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "X86", "::", "MOV8mr", ")", ")", ";" ]	[ "if", "(", "!", "SetCCI", ".", "mayStore", "(", ")", ")", "{", "assert", "(", "SetCCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "<STR_LIT>", "Cannot have a non-register defined operand to SETcc!", "<STR_LIT>", ")", ";", "MRI", "->", "replaceRegWith", "(", "SetCCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "CondReg", ")", ";", "SetCCI", ".", "eraseFromParent", "(", ")", ";", "return", ";", "}" ]
LLVM	PowerPC	TD	next_suggestion	CPU	4,826	[ "dag", "BE_A1", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";" ]	[ "dag", "LE_A1", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";", "dag", "LE_A2", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";", "dag", "LE_A3", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";", "dag", "BE_A0", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,827	[ "InstructionCost", "Cost", "=", "NumOfMemOps", "", "(", "MemOpCost", "+", "NumOfShufflesPerStore", "", "ShuffleCost", ")", "+", "NumOfMoves", ";" ]	[ "static", "const", "CostTblEntry", "AVX512InterleavedLoadTbl", "[", "]", "=", "{", "{", "<NUM_LIT>", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v64i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "AVX512InterleavedLoadTbl", ",", "Factor", ",", "VT", ")", ")", "return", "NumOfMemOps", "", "MemOpCost", "+", "Entry", "->", "Cost", ";", "TTI", "::", "ShuffleKind", "ShuffleKind", "=", "(", "NumOfMemOps", ">", "<NUM_LIT>", ")", "?", "TTI", "::", "SK_PermuteTwoSrc", ":", "TTI", "::", "SK_PermuteSingleSrc", ";", "InstructionCost", "ShuffleCost", "=", "getShuffleCost", "(", "ShuffleKind", ",", "SingleMemOpTy", ",", "None", ",", "<NUM_LIT>", ",", "nullptr", ")", ";", "unsigned", "NumOfLoadsInInterleaveGrp", "=", "Indices", ".", "size", "(", ")", "?", "Indices", ".", "size", "(", ")", ":", "Factor", ";", "auto", "", "ResultTy", "=", "FixedVectorType", "::", "get", "(", "VecTy", "->", "getElementType", "(", ")", ",", "VecTy", "->", "getNumElements", "(", ")", "/", "Factor", ")", ";", "InstructionCost", "NumOfResults", "=", "getTLI", "(", ")", "->", "getTypeLegalizationCost", "(", "DL", ",", "ResultTy", ")", ".", "first", "", "NumOfLoadsInInterleaveGrp", ";", "unsigned", "NumOfUnfoldedLoads", "=", "NumOfResults", ">", "<NUM_LIT>", "?", "NumOfMemOps", ":", "NumOfMemOps", "/", "<NUM_LIT>", ";", "unsigned", "NumOfShufflesPerResult", "=", "std", "::", "max", "(", "(", "unsigned", ")", "<NUM_LIT>", ",", "(", "unsigned", ")", "(", "NumOfMemOps", "-", "<NUM_LIT>", ")", ")", ";", "InstructionCost", "NumOfMoves", "=", "<NUM_LIT>", ";", "if", "(", "NumOfResults", ">", "<NUM_LIT>", "&&", "ShuffleKind", "==", "TTI", "::", "SK_PermuteTwoSrc", ")", "NumOfMoves", "=", "NumOfResults", "", "NumOfShufflesPerResult", "/", "<NUM_LIT>", ";", "InstructionCost", "Cost", "=", "NumOfResults", "", "NumOfShufflesPerResult", "", "ShuffleCost", "+", "NumOfUnfoldedLoads", "", "MemOpCost", "+", "NumOfMoves", ";", "return", "Cost", ";", "}", "assert", "(", "Opcode", "==", "Instruction", "::", "Store", "&&", "<STR_LIT>", "Expected Store Instruction at this point", "<STR_LIT>", ")", ";", "static", "const", "CostTblEntry", "AVX512InterleavedStoreTbl", "[", "]", "=", "{", "{", "<NUM_LIT>", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v64i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v8i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v64i8", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "AVX512InterleavedStoreTbl", ",", "Factor", ",", "VT", ")", ")", "return", "NumOfMemOps", "", "MemOpCost", "+", "Entry", "->", "Cost", ";", "unsigned", "NumOfSources", "=", "Factor", ";", "InstructionCost", "ShuffleCost", "=", "getShuffleCost", "(", "TTI", "::", "SK_PermuteTwoSrc", ",", "SingleMemOpTy", ",", "None", ",", "<NUM_LIT>", ",", "nullptr", ")", ";", "unsigned", "NumOfShufflesPerStore", "=", "NumOfSources", "-", "<NUM_LIT>", ";", "unsigned", "NumOfMoves", "=", "NumOfMemOps", "*", "NumOfShufflesPerStore", "/", "<NUM_LIT>", ";" ]
GCC	i386	MD	next_suggestion	CPU	4,828	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "match_operand", ":", "VI_16_32", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	ARM	TD	next_suggestion	CPU	4,829	[ "let", "iops", "=", "(", "ins", "MQPR", ":", "$", "Qd", ")", ";" ]	[ "let", "bit_20", "=", "<NUM_LIT>", ";", "let", "oops", "=", "(", "outs", "rGPR", ":", "$", "Rt", ")", ";" ]
LLVM	Mips	CPP	next_suggestion	CPU	4,830	[ "}" ]	[ "Register", "Reg", "=", "StringSwitch", "<", "Register", ">", "(", "RegName", ")", ".", "Case", "(", "<STR_LIT>", "$28", "<STR_LIT>", ",", "Mips", "::", "GP", ")", ".", "Case", "(", "<STR_LIT>", "sp", "<STR_LIT>", ",", "Mips", "::", "SP", ")", ".", "Default", "(", "Register", "(", ")", ")", ";", "if", "(", "Reg", ")", "return", "Reg", ";", "}", "report_fatal_error", "(", "<STR_LIT>", "Invalid register name global variable", "<STR_LIT>", ")", ";" ]
LLVM	PowerPC	TD	next_suggestion	CPU	4,831	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "BF", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "DCMX", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "XB", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "xo", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "XB", "{", "<NUM_LIT>", "}", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,832	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	4,833	[ "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", ")", ";" ]	[ "}", "if", "(", "SrcReg", "==", "PPC", "::", "X3", ")", "{", "const", "MachineBasicBlock", "", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "MachineBasicBlock", "::", "const_instr_iterator", "II", "=", "MachineBasicBlock", "::", "const_instr_iterator", "(", "&", "MI", ")", ";", "if", "(", "II", "!=", "MBB", "->", "instr_begin", "(", ")", "&&", "(", "--", "II", ")", "->", "getOpcode", "(", ")", "==", "PPC", "::", "ADJCALLSTACKUP", ")", "{", "const", "MachineInstr", "&", "CallMI", "=", "", "(", "--", "II", ")", ";", "if", "(", "CallMI", ".", "isCall", "(", ")", "&&", "CallMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isGlobal", "(", ")", ")", "{", "const", "Function", "", "CalleeFn", "=", "dyn_cast", "<", "Function", ">", "(", "CallMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ")", ";", "if", "(", "!", "CalleeFn", ")", "return", "false", ";", "const", "IntegerType", "", "IntTy", "=", "dyn_cast", "<", "IntegerType", ">", "(", "CalleeFn", "->", "getReturnType", "(", ")", ")", ";", "const", "AttributeSet", "&", "Attrs", "=", "CalleeFn", "->", "getAttributes", "(", ")", ".", "getRetAttrs", "(", ")", ";", "if", "(", "IntTy", "&&", "IntTy", "->", "getBitWidth", "(", ")", "<=", "<NUM_LIT>", ")", "return", "Attrs", ".", "hasAttribute", "(", "SignExt", "?", "Attribute", "::", "SExt", ":", "Attribute", "::", "ZExt", ")", ";", "}", "}", "}", "}", "if", "(", "!", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "return", "false", ";", "const", "MachineInstr", "", "SrcMI", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "if", "(", "SrcMI", "!=", "NULL", ")", "return", "isSignOrZeroExtended", "(", "", "SrcMI", ",", "SignExt", ",", "Depth", ")", ";", "return", "false", ";", "}", "case", "PPC", "::", "ANDI_rec", ":", "case", "PPC", "::", "ANDIS_rec", ":", "case", "PPC", "::", "ORI", ":", "case", "PPC", "::", "ORIS", ":", "case", "PPC", "::", "XORI", ":", "case", "PPC", "::", "XORIS", ":", "case", "PPC", "::", "ANDI8_rec", ":", "case", "PPC", "::", "ANDIS8_rec", ":", "case", "PPC", "::", "ORI8", ":", "case", "PPC", "::", "ORIS8", ":", "case", "PPC", "::", "XORI8", ":", "case", "PPC", "::", "XORIS8", ":", "{", "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "!", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "return", "false", ";", "const", "MachineInstr", "", "SrcMI", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "if", "(", "SrcMI", "!=", "NULL", ")", "return", "isSignOrZeroExtended", "(", "", "SrcMI", ",", "SignExt", ",", "Depth", ")", ";", "return", "false", ";", "}", "case", "PPC", "::", "OR", ":", "case", "PPC", "::", "OR8", ":", "case", "PPC", "::", "ISEL", ":", "case", "PPC", "::", "PHI", ":", "{", "if", "(", "Depth", ">=", "MAX_DEPTH", ")", "return", "false", ";", "unsigned", "E", "=", "<NUM_LIT>", ",", "D", "=", "<NUM_LIT>", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "PPC", "::", "PHI", ")", "{", "E", "=", "MI", ".", "getNumOperands", "(", ")", ";", "D", "=", "<NUM_LIT>", ";", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "!=", "E", ";", "I", "+=", "D", ")", "{", "if", "(", "MI", ".", "getOperand", "(", "I", ")", ".", "isReg", "(", ")", ")", "{", "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "I", ")", ".", "getReg", "(", ")", ";", "if", "(", "!", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "return", "false", ";", "const", "MachineInstr", "", "SrcMI", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "if", "(", "SrcMI", "==", "NULL", "\|\|", "!", "isSignOrZeroExtended", "(", "", "SrcMI", ",", "SignExt", ",", "Depth", "+", "<NUM_LIT>", ")", ")", "return", "false", ";", "}", "else", "return", "false", ";", "}", "return", "true", ";", "}", "case", "PPC", "::", "AND", ":", "case", "PPC", "::", "AND8", ":", "{", "if", "(", "Depth", ">=", "MAX_DEPTH", ")", "return", "false", ";", "assert", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	4,834	[ ")", "->", "hasEHReturn", "(", ")", ";" ]	[ "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";", "static", "const", "MCPhysReg", "CalleeSavedRegsV3EHReturn", "[", "]", "=", "{", "Hexagon", "::", "R0", ",", "Hexagon", "::", "R1", ",", "Hexagon", "::", "R2", ",", "Hexagon", "::", "R3", ",", "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";", "bool", "HasEHReturn", "=", "MF", "->", "getInfo", "<", "HexagonMachineFunctionInfo", ">", "(" ]
LLVM	AArch64	CPP	stmt_completion	CPU	4,835	[ "SK_PermuteSingleSrc", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "}", ";" ]	[ "int", "AArch64TTIImpl", "::", "getShuffleCost", "(", "TTI", "::", "ShuffleKind", "Kind", ",", "Type", "", "Tp", ",", "int", "Index", ",", "Type", "", "SubTp", ")", "{", "if", "(", "Kind", "==", "TTI", "::", "SK_Broadcast", "\|\|", "Kind", "==", "TTI", "::", "SK_Transpose", "\|\|", "Kind", "==", "TTI", "::", "SK_Select", "\|\|", "Kind", "==", "TTI", "::", "SK_PermuteSingleSrc", ")", "{", "static", "const", "CostTblEntry", "ShuffleTbl", "[", "]", "=", "{", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v8i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v4i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v8i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v4i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::" ]
LLVM	AArch64	TD	stmt_completion	CPU	4,836	[ "=", "name", ";" ]	[ "class", "DBnXS", "<", "string", "name", ",", "bits", "<", "<NUM_LIT>", ">", "encoding", ",", "bits", "<", "<NUM_LIT>", ">", "immValue", ">", ":", "SearchableTable", "{", "let", "SearchableFields", "=", "[", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", "]", ";", "let", "EnumValueField", "=", "<STR_LIT>", ";", "string", "Name" ]
LLVM	ARM	CPP	stmt_completion	CPU	4,837	[ "return", "nullptr", ";" ]	[ "MachineBasicBlock", "::", "iterator", "CmpMI", "=", "MI", ";", "while", "(", "CmpMI", "!=", "MI", "->", "getParent", "(", ")", "->", "begin", "(", ")", ")", "{", "--", "CmpMI", ";", "if", "(", "CmpMI", "->", "modifiesRegister", "(", "ARM", "::", "VPR", ",", "TRI", ")", ")", "break", ";", "if", "(", "CmpMI", "->", "readsRegister", "(", "ARM", "::", "VPR", ",", "TRI", ")", ")", "break", ";", "}", "if", "(", "CmpMI", "==", "MI", ")", "return", "nullptr", ";", "NewOpcode", "=", "VCMPOpcodeToVPT", "(", "CmpMI", "->", "getOpcode", "(", ")", ")", ";", "if", "(", "NewOpcode", "==", "<NUM_LIT>", ")" ]
LLVM	PowerPC	TD	stmt_completion	CPU	4,838	[ "PPCRegCRRCAsmOperand", ";" ]	[ "let", "ParserMatchClass", "=" ]
LLVM	ARM64	TD	next_suggestion	CPU	4,839	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	4,840	[ "<NUM_LIT>", ",", "<NUM_LIT>", ">", ";" ]	[ "class", "MAXI_U_H_ENC", ":", "MSA_I5_FMT", "<", "<NUM_LIT>", "," ]
LLVM	Lanai	CPP	stmt_completion	CPU	4,841	[ "<NUM_LIT>", ";" ]	[ "bool", "LanaiInstrInfo", "::", "analyzeSelect", "(", "const", "MachineInstr", "&", "MI", ",", "SmallVectorImpl", "<", "MachineOperand", ">", "&", "Cond", ",", "unsigned", "&", "TrueOp", ",", "unsigned", "&", "FalseOp", ",", "bool", "&", "Optimizable", ")", "const", "{", "assert", "(", "MI", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "unknown select instruction", "<STR_LIT>", ")", ";", "TrueOp", "=", "<NUM_LIT>", ";", "FalseOp", "=" ]
GCC	m32c	MD	stmt_completion	MPU	4,842	[ ")", "]" ]	[ "(", "zero_extend", ":", "HI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	4,843	[ "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pe4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pe4", "{", "<NUM_LIT>" ]
GCC	arm	CPP	code_generation	CPU	4,844	[ "static", "unsigned", "long", "thumb1_compute_save_core_reg_mask", "(", "void", ")", "{", "unsigned", "long", "mask", ";", "unsigned", "reg", ";", "mask", "=", "<NUM_LIT>", ";", "for", "(", "reg", "=", "<NUM_LIT>", ";", "reg", "<", "<NUM_LIT>", ";", "reg", "++", ")", "if", "(", "df_regs_ever_live_p", "(", "reg", ")", "&&", "callee_saved_reg_p", "(", "reg", ")", ")", "mask", "\|=", "<NUM_LIT>", "<<", "reg", ";", "if", "(", "frame_pointer_needed", ")", "mask", "\|=", "<NUM_LIT>", "<<", "HARD_FRAME_POINTER_REGNUM", ";", "if", "(", "flag_pic", "&&", "!", "TARGET_SINGLE_PIC_BASE", "&&", "arm_pic_register", "!=", "INVALID_REGNUM", "&&", "crtl", "->", "uses_pic_offset_table", ")", "mask", "\|=", "<NUM_LIT>", "<<", "PIC_OFFSET_TABLE_REGNUM", ";", "if", "(", "!", "frame_pointer_needed", "&&", "CALLER_INTERWORKING_SLOT_SIZE", ">", "<NUM_LIT>", ")", "mask", "\|=", "<NUM_LIT>", "<<", "ARM_HARD_FRAME_POINTER_REGNUM", ";", "if", "(", "mask", "&", "<NUM_LIT>", "\|\|", "thumb_force_lr_save", "(", ")", ")", "mask", "\|=", "(", "<NUM_LIT>", "<<", "LR_REGNUM", ")", ";", "if", "(", "(", "mask", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "(", "(", "mask", "&", "<NUM_LIT>", ")", "\|\|", "TARGET_BACKTRACE", ")", ")", "{", "reg", "=", "thumb_find_work_register", "(", "<NUM_LIT>", "<<", "LAST_LO_REGNUM", ")", ";", "if", "(", "reg", "*", "UNITS_PER_WORD", "<=", "(", "unsigned", ")", "arm_size_return_regs", "(", ")", ")", "reg", "=", "LAST_LO_REGNUM", ";", "if", "(", "callee_saved_reg_p", "(", "reg", ")", ")", "mask", "\|=", "<NUM_LIT>", "<<", "reg", ";", "}", "if", "(", "(", "CALLER_INTERWORKING_SLOT_SIZE", "+", "ROUND_UP_WORD", "(", "get_frame_size", "(", ")", ")", "+", "crtl", "->", "outgoing_args_size", ")", ">=", "<NUM_LIT>", ")", "{", "for", "(", "reg", "=", "LAST_ARG_REGNUM", "+", "<NUM_LIT>", ";", "reg", "<=", "LAST_LO_REGNUM", ";", "reg", "++", ")", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "reg", ")", ")", "break", ";", "if", "(", "reg", ">", "LAST_LO_REGNUM", ")", "{", "mask", "\|=", "<NUM_LIT>", "<<", "LAST_LO_REGNUM", ";", "}", "}", "return", "mask", ";", "}" ]	[ "Compute", "a", "bit", "mask", "of", "which", "core", "registers", "need", "to", "be", "saved", "on", "the", "stack", "for", "the", "current", "function", "." ]
LLVM	Hexagon	TD	stmt_completion	DSP	4,845	[ "=", "<NUM_LIT>", ";" ]	[ "let", "isCommutable", "=", "<NUM_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign" ]
LLVM	X86	TD	next_suggestion	CPU	4,846	[ "let", "ResourceCycles", "=", "[", "<NUM_LIT>", "]", ";" ]	[ "def", "ICXWriteResGroup4", ":", "SchedWriteRes", "<", "[", "ICXPort6", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]
LLVM	PTX	CPP	stmt_completion	GPU	4,847	[ "MCInstrInfo", "(", ")", ";" ]	[ "static", "MCInstrInfo", "", "createPTXMCInstrInfo", "(", ")", "{", "MCInstrInfo", "", "X", "=", "new" ]
LLVM	ARM	CPP	next_suggestion	CPU	4,848	[ "if", "(", "NewReg", "!=", "<NUM_LIT>", ")", "{" ]	[ "MachineInstr", "", "Def", "=", "MRI", "->", "getVRegDef", "(", "", "I", ")", ";", "if", "(", "!", "Def", ")", "continue", ";", "elideCopiesAndPHIs", "(", "Def", ",", "DefSrcs", ")", ";", "for", "(", "SmallVectorImpl", "<", "MachineInstr", "", ">", "::", "iterator", "II", "=", "DefSrcs", ".", "begin", "(", ")", ",", "EE", "=", "DefSrcs", ".", "end", "(", ")", ";", "II", "!=", "EE", ";", "++", "II", ")", "{", "MachineInstr", "", "MI", "=", "", "II", ";", "if", "(", "Replacements", ".", "find", "(", "MI", ")", "!=", "Replacements", ".", "end", "(", ")", ")", "continue", ";", "if", "(", "!", "hasPartialWrite", "(", "MI", ")", ")", "continue", ";", "SmallVector", "<", "MachineOperand", "", ",", "<NUM_LIT>", ">", "Uses", ";", "unsigned", "DPRDefReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "for", "(", "MachineRegisterInfo", "::", "use_iterator", "I", "=", "MRI", "->", "use_begin", "(", "DPRDefReg", ")", ",", "E", "=", "MRI", "->", "use_end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "Uses", ".", "push_back", "(", "&", "I", ".", "getOperand", "(", ")", ")", ";", "unsigned", "NewReg", "=", "optimizeSDPattern", "(", "MI", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,849	[ "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Vs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	4,850	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]	[ "class", "BaseFPConversion", "<", "bits", "<", "<NUM_LIT>", ">", "type", ",", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "RegisterClass", "dstType", ",", "RegisterClass", "srcType", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", ">", ":", "I", "<", "(", "outs", "dstType", ":", "$", "Rd", ")", ",", "(", "ins", "srcType", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", ",", "Sched", "<", "[", "WriteFCvt", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "type", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]
LLVM	X86	TD	next_suggestion	CPU	4,851	[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]	[ "def", "BWWriteResGroup7", ":", "SchedWriteRes", "<", "[", "BWPort15", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	4,852	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "C", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]
GCC	epiphany	MD	stmt_completion	MPU	4,853	[ "]", ")" ]	[ "(", "minus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,854	[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";" ]	[ "def", "A4_paslhtnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_1ae57e39", ",", "TypeALU32_2op", ">", ",", "Enc_fb6577", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
GCC	pa	MD	stmt_completion	CPU	4,855	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>" ]
GCC	i386	MD	stmt_completion	CPU	4,856	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>" ]
GCC	ia64	CPP	stmt_completion	CPU	4,857	[ "current_frame_info", ".", "r", "[", "r", "]", "\|\|", "regno", "==", "emitted_frame_related_regs", "[", "r", "]", ")", "return", "<NUM_LIT>", ";" ]	[ "for", "(", "r", "=", "reg_save_b0", ";", "r", "<=", "reg_save_ar_lc", ";", "r", "++", ")", "if", "(", "regno", "==" ]
GCC	m68k	MD	stmt_completion	MPU	4,858	[ ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "and", "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	sparc	MD	program_repair	CPU	4,859	[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "(", "define_insn_and_split", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "not", ":", "DI", "(", "xor", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	AArch64	TD	stmt_completion	CPU	4,860	[ "BarrierAsmOperand", ";" ]	[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=" ]
LLVM	AArch64	TD	next_suggestion	CPU	4,861	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "ext", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "ext", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "setFlags", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	4,862	[ "<STR_LIT>", ";" ]	[ "def", "simm10Scaled", ":", "Operand", "<", "i64", ">", "{", "let", "ParserMatchClass", "=", "SImm10s8Operand", ";", "let", "DecoderMethod", "=" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	4,863	[ "if", "(", "BranchInst", "*", "BI", "=", "dyn_cast", "<", "BranchInst", ">", "(", "TI", ")", ")", "{" ]	[ "}", "if", "(", "MadeChange", ")", "return", "MadeChange", ";", "int", "Limit", "=", "CTRLoopLimit", ";", "if", "(", "Limit", ">=", "<NUM_LIT>", ")", "{", "if", "(", "Counter", ">=", "CTRLoopLimit", ")", "return", "false", ";", "Counter", "++", ";", "}", "for", "(", "Loop", "::", "block_iterator", "I", "=", "L", "->", "block_begin", "(", ")", ",", "IE", "=", "L", "->", "block_end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "if", "(", "mightUseCTR", "(", "", "I", ")", ")", "return", "MadeChange", ";", "SmallVector", "<", "BasicBlock", "", ",", "<NUM_LIT>", ">", "ExitingBlocks", ";", "L", "->", "getExitingBlocks", "(", "ExitingBlocks", ")", ";", "BasicBlock", "", "CountedExitBlock", "=", "nullptr", ";", "const", "SCEV", "", "ExitCount", "=", "nullptr", ";", "BranchInst", "", "CountedExitBranch", "=", "nullptr", ";", "for", "(", "SmallVectorImpl", "<", "BasicBlock", "", ">", "::", "iterator", "I", "=", "ExitingBlocks", ".", "begin", "(", ")", ",", "IE", "=", "ExitingBlocks", ".", "end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "{", "const", "SCEV", "", "EC", "=", "SE", "->", "getExitCount", "(", "L", ",", "", "I", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Exit Count for ", "<STR_LIT>", "<<", "", "L", "<<", "<STR_LIT>", " from block ", "<STR_LIT>", "<<", "(", "", "I", ")", "->", "getName", "(", ")", "<<", "<STR_LIT>", ": ", "<STR_LIT>", "<<", "", "EC", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "if", "(", "isa", "<", "SCEVCouldNotCompute", ">", "(", "EC", ")", ")", "continue", ";", "if", "(", "const", "SCEVConstant", "", "ConstEC", "=", "dyn_cast", "<", "SCEVConstant", ">", "(", "EC", ")", ")", "{", "if", "(", "ConstEC", "->", "getValue", "(", ")", "->", "isZero", "(", ")", ")", "continue", ";", "}", "else", "if", "(", "!", "SE", "->", "isLoopInvariant", "(", "EC", ",", "L", ")", ")", "continue", ";", "if", "(", "SE", "->", "getTypeSizeInBits", "(", "EC", "->", "getType", "(", ")", ")", ">", "(", "TM", "->", "isPPC64", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", "continue", ";", "bool", "NotAlways", "=", "false", ";", "for", "(", "pred_iterator", "PI", "=", "pred_begin", "(", "L", "->", "getHeader", "(", ")", ")", ",", "PIE", "=", "pred_end", "(", "L", "->", "getHeader", "(", ")", ")", ";", "PI", "!=", "PIE", ";", "++", "PI", ")", "{", "if", "(", "!", "L", "->", "contains", "(", "", "PI", ")", ")", "continue", ";", "if", "(", "!", "DT", "->", "dominates", "(", "", "I", ",", "", "PI", ")", ")", "{", "NotAlways", "=", "true", ";", "break", ";", "}", "}", "if", "(", "NotAlways", ")", "continue", ";", "Instruction", "", "TI", "=", "(", "*", "I", ")", "->", "getTerminator", "(", ")", ";", "if", "(", "!", "TI", ")", "continue", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,864	[ "case", "ISD", "::", "SADDSAT", ":" ]	[ "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "LowerINTRINSIC_WO_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "return", "LowerINTRINSIC_W_CHAIN", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "RETURNADDR", ":", "return", "LowerRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDROFRETURNADDR", ":", "return", "LowerADDROFRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FRAMEADDR", ":", "return", "LowerFRAMEADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FRAME_TO_ARGS_OFFSET", ":", "return", "LowerFRAME_TO_ARGS_OFFSET", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "LowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_RETURN", ":", "return", "LowerEH_RETURN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_SETJMP", ":", "return", "lowerEH_SJLJ_SETJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_LONGJMP", ":", "return", "lowerEH_SJLJ_LONGJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_SETUP_DISPATCH", ":", "return", "lowerEH_SJLJ_SETUP_DISPATCH", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INIT_TRAMPOLINE", ":", "return", "LowerINIT_TRAMPOLINE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADJUST_TRAMPOLINE", ":", "return", "LowerADJUST_TRAMPOLINE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FLT_ROUNDS_", ":", "return", "LowerFLT_ROUNDS_", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CTLZ", ":", "case", "ISD", "::", "CTLZ_ZERO_UNDEF", ":", "return", "LowerCTLZ", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "CTTZ", ":", "case", "ISD", "::", "CTTZ_ZERO_UNDEF", ":", "return", "LowerCTTZ", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "LowerMUL", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "MULHS", ":", "case", "ISD", "::", "MULHU", ":", "return", "LowerMULH", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "ROTL", ":", "case", "ISD", "::", "ROTR", ":", "return", "LowerRotate", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "case", "ISD", "::", "SHL", ":", "return", "LowerShift", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "SADDO", ":", "case", "ISD", "::", "UADDO", ":", "case", "ISD", "::", "SSUBO", ":", "case", "ISD", "::", "USUBO", ":", "case", "ISD", "::", "SMULO", ":", "case", "ISD", "::", "UMULO", ":", "return", "LowerXALUO", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "READCYCLECOUNTER", ":", "return", "LowerREADCYCLECOUNTER", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "BITCAST", ":", "return", "LowerBITCAST", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDCARRY", ":", "case", "ISD", "::", "SUBCARRY", ":", "return", "LowerADDSUBCARRY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "return", "lowerAddSub", "(", "Op", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "UADDSAT", ":" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,865	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "A4_bitspliti", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "u5_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_4414d8b1", ",", "TypeS_2op", ">", ",", "Enc_311abd", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	4,866	[ "Tmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i64", ",", "Tmp", ")", ";" ]	[ "SDValue", "Tmp", ";", "switch", "(", "Op", ".", "getSimpleValueType", "(", ")", ".", "SimpleTy", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unhandled FP_TO_INT type in custom expander!", "<STR_LIT>", ")", ";", "case", "MVT", "::", "i32", ":", "Tmp", "=", "DAG", ".", "getNode", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FP_TO_SINT", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "(", "Subtarget", ".", "hasFPCVT", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "dl", ",", "MVT", "::", "f64", ",", "Src", ")", ";", "Tmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Tmp", ")", ";", "break", ";", "case", "MVT", "::", "i64", ":", "assert", "(", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FP_TO_SINT", "\|\|", "Subtarget", ".", "hasFPCVT", "(", ")", ")", "&&", "<STR_LIT>", "i64 FP_TO_UINT is supported only with FPCVT", "<STR_LIT>", ")", ";", "Tmp", "=", "DAG", ".", "getNode", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FP_TO_SINT", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "f64", ",", "Src", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	4,867	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr" ]
GCC	i386	MD	stmt_completion	CPU	4,868	[ ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "HF", "[", "(", "match_operand", ":", "HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_RCP", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	4,869	[ ",", "DoubleRegs", ">", ";" ]	[ "def", "S4_stored_locked", ":", "T_store_locked", "<", "<STR_LIT>" ]
GCC	s390	MD	next_suggestion	MPU	4,870	[ "(", "set", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", "CC_REGNUM", ")", "(", "compare", "(", "plus", ":", "GPR", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")" ]
LLVM	X86	TD	program_repair	CPU	4,871	[ "<FIXS>", "defm", "Z128", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode128", ",", "MaskNode128", ",", "sched", ".", "XMM", ",", "<FIXE>", "<FIXS>", "defm", "Z256", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode256", ",", "MaskNode256", ",", "sched", ".", "YMM", ",", "<FIXE>", "<FIXS>", "defm", "Z", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode512", ",", "MaskNode512", ",", "sched", ".", "ZMM", ",", "<FIXE>", "<FIXS>", "X86SchedWriteWidths", "sched", ",", "PatFrag", "StoreNode", ",", "<FIXE>" ]	[ "PatFrag", "mtruncFrag", ",", "Predicate", "prd", "=", "HasAVX512", ">", "{", "let", "Predicates", "=", "[", "HasVLX", ",", "prd", "]", "in", "{", "<BUGS>", "defm", "Z128", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode128", ",", "MaskNode128", ",", "sched", ",", "<BUGE>", "VTSrcInfo", ".", "info128", ",", "DestInfoZ128", ",", "x86memopZ128", ">", ",", "avx512_trunc_mr_lowering", "VTSrcInfo", ".", "info128", ",", "truncFrag", ",", "mtruncFrag", ",", "NAME", ">", ",", "EVEX_V128", ";", "<BUGS>", "defm", "Z256", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode256", ",", "MaskNode256", ",", "sched", ",", "<BUGE>", "VTSrcInfo", ".", "info256", ",", "DestInfoZ256", ",", "x86memopZ256", ">", ",", "avx512_trunc_mr_lowering", "VTSrcInfo", ".", "info256", ",", "truncFrag", ",", "mtruncFrag", ",", "NAME", ">", ",", "EVEX_V256", ";", "}", "let", "Predicates", "=", "[", "prd", "]", "in", "<BUGS>", "defm", "Z", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode512", ",", "MaskNode512", ",", "sched", ",", "<BUGE>", "VTSrcInfo", ".", "info512", ",", "DestInfoZ", ",", "x86memopZ", ">", ",", "avx512_trunc_mr_lowering", "VTSrcInfo", ".", "info512", ",", "truncFrag", ",", "mtruncFrag", ",", "NAME", ">", ",", "EVEX_V512", ";", "}", "multiclass", "avx512_trunc_qb", "bits", "<NUM_LIT>", ">", "opc", ",", "string", "OpcodeStr", ",", "<BUGS>", "X86FoldableSchedWrite", "sched", ",", "PatFrag", "StoreNode", ",", "<BUGE>", "PatFrag", "MaskedStoreNode", ",", "SDNode", "InVecNode", ",", "SDPatternOperator", "InVecMaskNode", ">", "{", "defm", "NAME", ":", "avx512_trunc", "opc", ",", "OpcodeStr", ",", "InVecNode", ",", "InVecNode", ",", "InVecNode", "," ]
GCC	bpf	CPP	next_suggestion	Virtual ISA	4,872	[ "}" ]	[ "if", "(", "", "cum", "<=", "<NUM_LIT>", "&&", "", "cum", "+", "num_words", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "lookup_attribute", "(", "<STR_LIT>", "always_inline", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "cfun", "->", "decl", ")", ")", ")", "error", "(", "<STR_LIT>", "too many function arguments for eBPF", "<STR_LIT>", ")", ";", "}", "*", "cum", "+=", "num_words", ";" ]
GCC	avr	MD	stmt_completion	MPU	4,873	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "abs", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]
GCC	aarch64	CPP	stmt_completion	CPU	4,874	[ "ftype_pointer_auth", ",", "AARCH64_PAUTH_BUILTIN_PACIA1716", ",", "BUILT_IN_MD", ",", "NULL", ",", "NULL_TREE", ")", ";" ]	[ "tree", "ftype_pointer_auth", "=", "build_function_type_list", "(", "ptr_type_node", ",", "ptr_type_node", ",", "unsigned_intDI_type_node", ",", "NULL_TREE", ")", ";", "tree", "ftype_pointer_strip", "=", "build_function_type_list", "(", "ptr_type_node", ",", "ptr_type_node", ",", "NULL_TREE", ")", ";", "aarch64_builtin_decls", "[", "AARCH64_PAUTH_BUILTIN_AUTIA1716", "]", "=", "add_builtin_function", "(", "<STR_LIT>", "__builtin_aarch64_autia1716", "<STR_LIT>", ",", "ftype_pointer_auth", ",", "AARCH64_PAUTH_BUILTIN_AUTIA1716", ",", "BUILT_IN_MD", ",", "NULL", ",", "NULL_TREE", ")", ";", "aarch64_builtin_decls", "[", "AARCH64_PAUTH_BUILTIN_PACIA1716", "]", "=", "add_builtin_function", "(", "<STR_LIT>", "__builtin_aarch64_pacia1716", "<STR_LIT>", "," ]
LLVM	ARM	TD	stmt_completion	CPU	4,875	[ "]", ">", ";" ]	[ "def", "VST2q32Pseudo", ":", "VSTQQPseudo", "<", "IIC_VST2x2", ">", ",", "Sched", "<", "[", "WriteVST4" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	4,876	[ "CollectStream", ".", "flush", "(", ")", ";" ]	[ "getLexer", "(", ")", ".", "setSkipSpace", "(", "false", ")", ";", "bool", "FoundEnd", "=", "false", ";", "while", "(", "!", "isToken", "(", "AsmToken", "::", "Eof", ")", ")", "{", "while", "(", "isToken", "(", "AsmToken", "::", "Space", ")", ")", "{", "CollectStream", "<<", "getTokenStr", "(", ")", ";", "Lex", "(", ")", ";", "}", "if", "(", "trySkipId", "(", "AssemblerDirectiveEnd", ")", ")", "{", "FoundEnd", "=", "true", ";", "break", ";", "}", "CollectStream", "<<", "Parser", ".", "parseStringToEndOfStatement", "(", ")", "<<", "getContext", "(", ")", ".", "getAsmInfo", "(", ")", "->", "getSeparatorString", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "}", "getLexer", "(", ")", ".", "setSkipSpace", "(", "true", ")", ";", "if", "(", "isToken", "(", "AsmToken", "::", "Eof", ")", "&&", "!", "FoundEnd", ")", "{", "return", "TokError", "(", "Twine", "(", "<STR_LIT>", "expected directive ", "<STR_LIT>", ")", "+", "Twine", "(", "AssemblerDirectiveEnd", ")", "+", "Twine", "(", "<STR_LIT>", " not found", "<STR_LIT>", ")", ")", ";", "}" ]
LLVM	ARM64	TD	stmt_completion	CPU	4,877	[ ";" ]	[ "def", "vecshiftR32Narrow", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "Imm1_16Operand" ]
LLVM	AArch64	TD	next_suggestion	CPU	4,878	[ "}" ]	[ "return", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "Imm0_15Operand", ";" ]
GCC	mips	CPP	stmt_completion	CPU	4,879	[ ")", ";" ]	[ "return", "_", "_", "builtin_loongson_pasubub", "(", "s", ",", "t" ]
LLVM	X86	CPP	stmt_completion	CPU	4,880	[ "TuningFast11ByteNOP", "]", ")", "return", "<NUM_LIT>", ";" ]	[ "if", "(", "STI", ".", "getFeatureBits", "(", ")", "[", "X86", "::", "TuningFast15ByteNOP", "]", ")", "return", "<NUM_LIT>", ";", "if", "(", "STI", ".", "getFeatureBits", "(", ")", "[", "X86", "::" ]
LLVM	AArch64	CPP	stmt_completion	CPU	4,881	[ ")", "*", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", ")", ";" ]	[ "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNum", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "{", "O", "<<", "<STR_LIT>", "#", "<STR_LIT>", "<<", "(", "Op", ".", "getImm", "(" ]
GCC	i386	CPP	stmt_completion	CPU	4,882	[ "<NUM_LIT>", ")", ";" ]	[ "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "blcfill_u32", "(", "unsigned", "int", "_", "_", "X", ")", "{", "return", "_", "_", "X", "&", "(", "_", "_", "X", "+" ]
GCC	arm	CPP	stmt_completion	CPU	4,883	[ "_", "a", ",", "_", "_", "p", ")", ";" ]	[ "return", "_", "_", "builtin_mve_vcvtpq_m_sv4si", "(", "_", "_", "inactive", ",", "_" ]
LLVM	ARM	CPP	stmt_completion	CPU	4,884	[ "<STR_LIT>", ")", ";" ]	[ "void", "addRegShiftedImmOperands", "(", "MCInst", "&", "Inst", ",", "unsigned", "N", ")", "const", "{", "assert", "(", "N", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid number of operands!", "<STR_LIT>", ")", ";", "assert", "(", "isRegShiftedImm", "(", ")", "&&", "<STR_LIT>", "addRegShiftedImmOperands() on non-RegShiftedImm!" ]
LLVM	PowerPC	CPP	program_repair	CPU	4,885	[ "<FIXS>", "if", "(", "Subtarget", "->", "hasSPE", "(", ")", ")", "<FIXE>" ]	[ "if", "(", "LHS", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "{", "<BUGS>", "if", "(", "Subtarget", "->", "hasQPX", "(", ")", "\|\|", "Subtarget", "->", "hasSPE", "(", ")", ")", "<BUGE>", "return", "false", ";", "EVT", "VecVT", "=", "LHS", ".", "getValueType", "(", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,886	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	BPF	CPP	next_suggestion	Virtual ISA	4,887	[ "return", "false", ";" ]	[ "if", "(", "const", "auto", "*", "CTy", "=", "dyn_cast", "<", "DICompositeType", ">", "(", "Base", ")", ")", "{", "auto", "CTag", "=", "CTy", "->", "getTag", "(", ")", ";", "if", "(", "(", "CTag", "==", "dwarf", "::", "DW_TAG_structure_type", "\|\|", "CTag", "==", "dwarf", "::", "DW_TAG_union_type", ")", "&&", "!", "CTy", "->", "getName", "(", ")", ".", "empty", "(", ")", "&&", "!", "CTy", "->", "isForwardDecl", "(", ")", ")", "return", "true", ";", "}" ]
LLVM	Teak	TD	stmt_completion	DSP	4,888	[ "b", ")", ")", "]", ">", ";" ]	[ "def", "CMPU_regnob016_a", ":", "InstTeak", "<", "(", "outs", ")", ",", "(", "ins", "RegNoBRegs16", ":", "$", "b", ",", "ARegs", ":", "$", "a", ")", ",", "<STR_LIT>", ",", "[", "(", "TeakCmpICC", "ARegs", ":", "$", "a", ",", "(", "zext", "RegNoBRegs16", ":", "$" ]
GCC	arm	CPP	next_suggestion	CPU	4,889	[ "}" ]	[ "if", "(", "vcall_offset", "&&", "TARGET_THUMB1", ")", "return", "false", ";", "return", "true", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,890	[ "if", "(", "Old", "!=", "V", ")", "DCI", ".", "CombineTo", "(", "Old", ".", "getNode", "(", ")", ",", "V", ",", "true", ")", ";" ]	[ "if", "(", "V", ".", "getOpcode", "(", ")", "==", "CombineOpcode", ")", "break", ";", "continue", ";", "}", "break", ";", "}", "if", "(", "!", "V", ".", "hasOneUse", "(", ")", ")", "return", "false", ";", "DCI", ".", "CombineTo", "(", "N", ".", "getNode", "(", ")", ",", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ")", ";", "SDValue", "Old", "=", "V", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "VMask", "=", "getPSHUFShuffleMask", "(", "V", ")", ";", "for", "(", "int", "&", "M", ":", "Mask", ")", "M", "=", "VMask", "[", "M", "]", ";", "V", "=", "DAG", ".", "getNode", "(", "V", ".", "getOpcode", "(", ")", ",", "DL", ",", "MVT", "::", "v8i16", ",", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "getV4X86ShuffleImm8ForMask", "(", "Mask", ",", "DL", ",", "DAG", ")", ")", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	4,891	[ "<NUM_LIT>", "}", "=", "nzcv", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "cond", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "signalAllNans", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]
LLVM	ARM	CPP	stmt_completion	CPU	4,892	[ ")", ";" ]	[ "FunctionPass", "*", "llvm", "::", "createARMBranchTargetsPass", "(", ")", "{", "return", "new", "ARMBranchTargets", "(" ]
LLVM	Hexagon	TD	next_suggestion	DSP	4,893	[ "let", "isExtendable", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	4,894	[ "return", "false", ";" ]	[ "StringRef", "ErrMsg", ";", "unsigned", "BaseReg", "=", "SM", ".", "getBaseReg", "(", ")", ";", "unsigned", "IndexReg", "=", "SM", ".", "getIndexReg", "(", ")", ";", "unsigned", "Scale", "=", "SM", ".", "getScale", "(", ")", ";", "if", "(", "Scale", "==", "<NUM_LIT>", "&&", "BaseReg", "!=", "X86", "::", "ESP", "&&", "BaseReg", "!=", "X86", "::", "RSP", "&&", "(", "IndexReg", "==", "X86", "::", "ESP", "\|\|", "IndexReg", "==", "X86", "::", "RSP", ")", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "Scale", "==", "<NUM_LIT>", "&&", "!", "(", "X86MCRegisterClasses", "[", "X86", "::", "VR128XRegClassID", "]", ".", "contains", "(", "IndexReg", ")", "\|\|", "X86MCRegisterClasses", "[", "X86", "::", "VR256XRegClassID", "]", ".", "contains", "(", "IndexReg", ")", "\|\|", "X86MCRegisterClasses", "[", "X86", "::", "VR512RegClassID", "]", ".", "contains", "(", "IndexReg", ")", ")", "&&", "(", "X86MCRegisterClasses", "[", "X86", "::", "VR128XRegClassID", "]", ".", "contains", "(", "BaseReg", ")", "\|\|", "X86MCRegisterClasses", "[", "X86", "::", "VR256XRegClassID", "]", ".", "contains", "(", "BaseReg", ")", "\|\|", "X86MCRegisterClasses", "[", "X86", "::", "VR512RegClassID", "]", ".", "contains", "(", "BaseReg", ")", ")", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "Scale", "!=", "<NUM_LIT>", "&&", "X86MCRegisterClasses", "[", "X86", "::", "GR16RegClassID", "]", ".", "contains", "(", "IndexReg", ")", ")", "return", "Error", "(", "Start", ",", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", ")", ";", "if", "(", "Scale", "==", "<NUM_LIT>", ")", "Scale", "=", "<NUM_LIT>", ";", "if", "(", "(", "BaseReg", "==", "X86", "::", "SI", "\|\|", "BaseReg", "==", "X86", "::", "DI", ")", "&&", "(", "IndexReg", "==", "X86", "::", "BX", "\|\|", "IndexReg", "==", "X86", "::", "BP", ")", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "(", "BaseReg", "\|\|", "IndexReg", ")", "&&", "CheckBaseRegAndIndexRegAndScale", "(", "BaseReg", ",", "IndexReg", ",", "Scale", ",", "is64BitMode", "(", ")", ",", "ErrMsg", ")", ")", "return", "Error", "(", "Start", ",", "ErrMsg", ")", ";", "if", "(", "isParsingMSInlineAsm", "(", ")", ")", "return", "CreateMemForMSInlineAsm", "(", "RegNo", ",", "Disp", ",", "BaseReg", ",", "IndexReg", ",", "Scale", ",", "Start", ",", "End", ",", "Size", ",", "SM", ".", "getSymName", "(", ")", ",", "SM", ".", "getIdentifierInfo", "(", ")", ",", "Operands", ")", ";", "if", "(", "Parser", ".", "isParsingMasm", "(", ")", "&&", "is64BitMode", "(", ")", ")", "{", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "getPointerWidth", "(", ")", ",", "RegNo", ",", "Disp", ",", "BaseReg", ",", "IndexReg", ",", "Scale", ",", "Start", ",", "End", ",", "Size", ",", "X86", "::", "RIP", ")", ")", ";" ]
GCC	i386	CPP	stmt_completion	CPU	4,895	[ "_", "_", "P", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "mmask8", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_cmp_epu32_mask", "(", "_", "_", "m128i", "_", "_", "X", ",", "_", "_", "m128i", "_", "_", "Y", ",", "const", "int", "_", "_", "P", ")", "{", "return", "(", "_", "_", "mmask8", ")", "_", "_", "builtin_ia32_ucmpd128_mask", "(", "(", "_", "_", "v4si", ")", "_", "_", "X", ",", "(", "_", "_", "v4si", ")", "_", "_", "Y", "," ]
LLVM	Mips	TD	stmt_completion	CPU	4,896	[ ",", "IsCommutable", ";" ]	[ "class", "ADDV_W_DESC", ":", "MSA_3R_DESC_BASE", "<", "<STR_LIT>", ",", "add", ",", "MSA128WOpnd", ">" ]
GCC	i386	MD	next_suggestion	CPU	4,897	[ "<STR_LIT>" ]	[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float", ":", "DF", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
GCC	aarch64	MD	next_suggestion	CPU	4,898	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	4,899	[ "let", "OutOfSlotData", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "coords", ";", "let", "Dest", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

4,800

[ ")", "return", "AMDGPU", "::", "V_MOV_B64_PSEUDO", ";" ]

[ "if", "(", "RI", ".", "getRegSizeInBits", "(", "*", "DstRC", ")", "==", "<NUM_LIT>", ")", "return", "RI", ".", "isSGPRClass", "(", "DstRC", ")", "?", "AMDGPU", "::", "S_MOV_B32", ":", "AMDGPU", "::", "V_MOV_B32_e32", ";", "if", "(", "RI", ".", "getRegSizeInBits", "(", "*", "DstRC", ")", "==", "<NUM_LIT>", "&&", "RI", ".", "isSGPRClass", "(", "DstRC", ")", ")", "return", "AMDGPU", "::", "S_MOV_B64", ";", "if", "(", "RI", ".", "getRegSizeInBits", "(", "*", "DstRC", ")", "==", "<NUM_LIT>", "&&", "!", "RI", ".", "isSGPRClass", "(", "DstRC", ")" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

4,801

[ "return", "LowOffset", "+", "LowWidth", "<=", "HighOffset", ";" ]

[ "int", "LowOffset", "=", "OffsetA", "<", "OffsetB", "?", "OffsetA", ":", "OffsetB", ";", "int", "HighOffset", "=", "OffsetA", "<", "OffsetB", "?", "OffsetB", ":", "OffsetA", ";", "int", "LowWidth", "=", "(", "LowOffset", "==", "OffsetA", ")", "?", "WidthA", ":", "WidthB", ";" ]

GCC

aarch64

CPP

code_generation

CPU

4,802

[ "bool", "aarch64_sve_index_immediate_p", "(", "rtx", "base_or_step", ")", "{", "return", "(", "CONST_INT_P", "(", "base_or_step", ")", "&&", "IN_RANGE", "(", "INTVAL", "(", "base_or_step", ")", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ";", "}" ]

[ "Return", "true", "if", "BASE_OR_STEP", "is", "a", "valid", "immediate", "operand", "for", "an", "SVE", "INDEX", "instruction", "." ]

LLVM

AArch64

CPP

next_suggestion

CPU

4,803

[ "SDLoc", "dl", "(", "Op", ")", ";" ]

[ "bool", "IsStrict", "=", "Op", "->", "isStrictFPOpcode", "(", ")", ";", "SDValue", "SrcVal", "=", "Op", ".", "getOperand", "(", "IsStrict", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "SrcVal", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "return", "LowerVectorFP_TO_INT", "(", "Op", ",", "DAG", ")", ";", "if", "(", "SrcVal", ".", "getValueType", "(", ")", "==", "MVT", "::", "f16", "&&", "!", "Subtarget", "->", "hasFullFP16", "(", ")", ")", "{" ]

LLVM

AVR

CPP

stmt_completion

MPU

4,804

[ "getOperand", "(", "<NUM_LIT>", ")", ",", "MachinePointerInfo", "(", "SV", ")", ")", ";" ]

[ "auto", "DL", "=", "DAG", ".", "getDataLayout", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "SDValue", "FI", "=", "DAG", ".", "getFrameIndex", "(", "AFI", "->", "getVarArgsFrameIndex", "(", ")", ",", "getPointerTy", "(", "DL", ")", ")", ";", "return", "DAG", ".", "getStore", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "dl", ",", "FI", ",", "Op", "." ]

LLVM

AArch64

CPP

next_suggestion

CPU

4,805

[ "}" ]

[ "if", "(", "CIdx", "&&", "(", "CIdx", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", ")", "{", "SDValue", "CI", "=", "DAG", ".", "getTargetConstant", "(", "CIdx", "->", "getZExtValue", "(", ")", ",", "DL", ",", "MVT", "::", "i64", ")", ";", "SDNode", "*", "DUPQ", "=", "DAG", ".", "getMachineNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "V", ",", "CI", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "SDValue", "(", "DUPQ", ",", "<NUM_LIT>", ")", ")", ";", "}", "SDValue", "One", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i64", ")", ";", "SDValue", "SplatOne", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SPLAT_VECTOR", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "One", ")", ";", "SDValue", "SV", "=", "DAG", ".", "getStepVector", "(", "DL", ",", "MVT", "::", "nxv2i64", ")", ";", "SV", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "SV", ",", "SplatOne", ")", ";", "SDValue", "Idx64", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "MVT", "::", "i64", ",", "Idx128", ",", "Idx128", ")", ";", "SDValue", "SplatIdx64", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SPLAT_VECTOR", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "Idx64", ")", ";", "SDValue", "ShuffleMask", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "SV", ",", "SplatIdx64", ")", ";", "SDValue", "TBL", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "nxv2i64", ",", "V", ",", "ShuffleMask", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "VT", ",", "TBL", ")", ";" ]

GCC

pa

MD

next_suggestion

CPU

4,806

[ "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")" ]

[ "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>" ]

LLVM

ARM

CPP

code_generation

CPU

4,807

[ "bool", "ARMInstrInfo", "::", "restoreCalleeSavedRegisters", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", ")", "const", "{", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "ARMFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "if", "(", "!", "AFI", "->", "isThumbFunction", "(", ")", "||", "CSI", ".", "empty", "(", ")", ")", "return", "false", ";", "bool", "isVarArg", "=", "AFI", "->", "getVarArgsRegSaveSize", "(", ")", ">", "<NUM_LIT>", ";", "MachineInstr", "*", "PopMI", "=", "MF", ".", "CreateMachineInstr", "(", "get", "(", "ARM", "::", "tPOP", ")", ",", "MI", "->", "getDebugLoc", "(", ")", ")", ";", "MBB", ".", "insert", "(", "MI", ",", "PopMI", ")", ";", "for", "(", "unsigned", "i", "=", "CSI", ".", "size", "(", ")", ";", "i", "!=", "<NUM_LIT>", ";", "--", "i", ")", "{", "unsigned", "Reg", "=", "CSI", "[", "i", "-", "<NUM_LIT>", "]", ".", "getReg", "(", ")", ";", "if", "(", "Reg", "==", "ARM", "::", "LR", ")", "{", "if", "(", "isVarArg", ")", "continue", ";", "Reg", "=", "ARM", "::", "PC", ";", "PopMI", "->", "setDesc", "(", "get", "(", "ARM", "::", "tPOP_RET", ")", ")", ";", "MBB", ".", "erase", "(", "MI", ")", ";", "}", "PopMI", "->", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Reg", ",", "true", ")", ")", ";", "}", "return", "true", ";", "}" ]

[ "restoreCalleeSavedRegisters", "-", "Issues", "instruction", "(", "s", ")", "to", "restore", "all", "callee", "saved", "registers", "and", "returns", "true", "if", "it", "is", "n't", "possible", "/", "profitable", "to", "do", "so", "by", "issuing", "a", "series", "of", "load", "instructions", "via", "loadRegToStackSlot", "(", ")", "." ]

GCC

rs6000

CPP

code_generation

CPU

4,808

[ "bool", "can_be_rotated_to_positive_16bits", "(", "HOST_WIDE_INT", "c", ")", "{", "int", "rot", "=", "<NUM_LIT>", ";", "bool", "res", "=", "can_be_rotated_to_lowbits", "(", "c", ",", "<NUM_LIT>", ",", "&", "rot", ")", ";", "return", "res", "&&", "rot", ">", "<NUM_LIT>", ";", "}" ]

[ "Check", "if", "C", "(", "as", "64bit", "integer", ")", "can", "be", "rotated", "to", "a", "positive", "16bits", "constant", "which", "contains", "48bits", "leading", "zeros", "and", "16bits", "of", "any", "value", "." ]

GCC

arm

CPP

stmt_completion

CPU

4,809

[ "_", "a", ")", "{" ]

[ "_", "_", "arm_vpnot", "(", "mve_pred16_t", "_" ]

LLVM

X86

CPP

stmt_completion

CPU

4,810

[ "<NUM_LIT>", ";" ]

[ "if", "(", "isLegalAddressingMode", "(", "AM", ",", "Ty", ")", ")", "return", "AM", ".", "Scale", "!=", "<NUM_LIT>", ";", "return", "-" ]

LLVM

ARM

CPP

next_suggestion

CPU

4,811

[ "getActionDefinitionsBuilder", "(", "{", "G_FADD", ",", "G_FSUB", ",", "G_FMUL", ",", "G_FDIV", ",", "G_FCONSTANT", ",", "G_FNEG", "}", ")", ".", "legalFor", "(", "{", "s32", ",", "s64", "}", ")", ";" ]

[ "getActionDefinitionsBuilder", "(", "G_INTTOPTR", ")", ".", "legalFor", "(", "{", "{", "p0", ",", "s32", "}", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_PTRTOINT", ")", ".", "legalFor", "(", "{", "{", "s32", ",", "p0", "}", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_CONSTANT", ")", ".", "legalFor", "(", "{", "s32", ",", "p0", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "auto", "&", "LoadStoreBuilder", "=", "getActionDefinitionsBuilder", "(", "{", "G_LOAD", ",", "G_STORE", "}", ")", ".", "legalForTypesWithMemSize", "(", "{", "{", "s1", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "s8", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "s16", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "s32", ",", "p0", ",", "<NUM_LIT>", "}", ",", "{", "p0", ",", "p0", ",", "<NUM_LIT>", "}", "}", ")", ";", "if", "(", "ST", ".", "isThumb", "(", ")", ")", "{", "computeTables", "(", ")", ";", "verify", "(", "*", "ST", ".", "getInstrInfo", "(", ")", ")", ";", "return", ";", "}", "getActionDefinitionsBuilder", "(", "G_GLOBAL_VALUE", ")", ".", "legalFor", "(", "{", "p0", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_FRAME_INDEX", ")", ".", "legalFor", "(", "{", "p0", "}", ")", ";", "if", "(", "ST", ".", "hasDivideInARMMode", "(", ")", ")", "getActionDefinitionsBuilder", "(", "{", "G_SDIV", ",", "G_UDIV", "}", ")", ".", "legalFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "else", "getActionDefinitionsBuilder", "(", "{", "G_SDIV", ",", "G_UDIV", "}", ")", ".", "libcallFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "for", "(", "unsigned", "Op", ":", "{", "G_SREM", ",", "G_UREM", "}", ")", "{", "setLegalizeScalarToDifferentSizeStrategy", "(", "Op", ",", "<NUM_LIT>", ",", "widen_8_16", ")", ";", "if", "(", "ST", ".", "hasDivideInARMMode", "(", ")", ")", "setAction", "(", "{", "Op", ",", "s32", "}", ",", "Lower", ")", ";", "else", "if", "(", "AEABI", "(", "ST", ")", ")", "setAction", "(", "{", "Op", ",", "s32", "}", ",", "Custom", ")", ";", "else", "setAction", "(", "{", "Op", ",", "s32", "}", ",", "Libcall", ")", ";", "}", "if", "(", "ST", ".", "hasV5TOps", "(", ")", ")", "{", "getActionDefinitionsBuilder", "(", "G_CTLZ", ")", ".", "legalFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "getActionDefinitionsBuilder", "(", "G_CTLZ_ZERO_UNDEF", ")", ".", "lowerFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "}", "else", "{", "getActionDefinitionsBuilder", "(", "G_CTLZ_ZERO_UNDEF", ")", ".", "libcallFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "getActionDefinitionsBuilder", "(", "G_CTLZ", ")", ".", "lowerFor", "(", "{", "s32", "}", ")", ".", "clampScalar", "(", "<NUM_LIT>", ",", "s32", ",", "s32", ")", ";", "}", "getActionDefinitionsBuilder", "(", "G_GEP", ")", ".", "legalFor", "(", "{", "{", "p0", ",", "s32", "}", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_SELECT", ")", ".", "legalForCartesianProduct", "(", "{", "s32", ",", "p0", "}", ",", "{", "s1", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_BRCOND", ")", ".", "legalFor", "(", "{", "s1", "}", ")", ";", "getActionDefinitionsBuilder", "(", "G_ICMP", ")", ".", "legalForCartesianProduct", "(", "{", "s1", "}", ",", "{", "s32", ",", "p0", "}", ")", ".", "minScalar", "(", "<NUM_LIT>", ",", "s32", ")", ";", "auto", "&", "PhiBuilder", "=", "getActionDefinitionsBuilder", "(", "G_PHI", ")", ".", "legalFor", "(", "{", "s32", ",", "p0", "}", ")", ".", "minScalar", "(", "<NUM_LIT>", ",", "s32", ")", ";", "if", "(", "!", "ST", ".", "useSoftFloat", "(", ")", "&&", "ST", ".", "hasVFP2", "(", ")", ")", "{" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

4,812

[ "}" ]

[ "bool", "NeedsRegBlock", "=", "TLI", ".", "functionArgumentNeedsConsecutiveRegisters", "(", "OrigArg", ".", "Ty", ",", "CallConv", ",", "false", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "SplitVTs", ".", "size", "(", ")", ";", "i", "<", "e", ";", "++", "i", ")", "{", "Type", "*", "SplitTy", "=", "SplitVTs", "[", "i", "]", ".", "getTypeForEVT", "(", "Ctx", ")", ";", "SplitArgs", ".", "emplace_back", "(", "OrigArg", ".", "Regs", "[", "i", "]", ",", "SplitTy", ",", "OrigArg", ".", "Flags", "[", "<NUM_LIT>", "]", ",", "OrigArg", ".", "IsFixed", ")", ";", "if", "(", "NeedsRegBlock", ")", "SplitArgs", ".", "back", "(", ")", ".", "Flags", "[", "<NUM_LIT>", "]", ".", "setInConsecutiveRegs", "(", ")", ";" ]

GCC

ia64

MD

stmt_completion

CPU

4,813

[ ",", "false", ")" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "ia64_expand_widen_sum", "(", "operands" ]

LLVM

ARM64

CPP

stmt_completion

CPU

4,814

[ "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "|", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]

[ "SDValue", "ARM64TargetLowering", "::", "LowerBlockAddress", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "const", "BlockAddress", "*", "BA", "=", "cast", "<", "BlockAddressSDNode", ">", "(", "Op", ")", "->", "getBlockAddress", "(", ")", ";", "EVT", "PtrVT", "=", "getPointerTy", "(", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "if", "(", "getTargetMachine", "(", ")", ".", "getCodeModel", "(", ")", "==", "CodeModel", "::", "Large", "&&", "!", "Subtarget", "->", "isTargetMachO", "(", ")", ")", "{", "const", "unsigned", "char", "MO_NC", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "PtrVT", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "|", "MO_NC", ")", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "|", "MO_NC", ")", ",", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "|", "MO_NC", ")", ")", ";", "}", "else", "{", "SDValue", "Hi", "=", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "SDValue", "Lo", "=", "DAG", ".", "getTargetBlockAddress", "(", "BA", ",", "PtrVT", "," ]

LLVM

AArch64

CPP

stmt_completion

CPU

4,815

[ "(", ")", ";" ]

[ "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "setPreservesCFG", "(", ")", ";", "AU", ".", "addRequired", "<", "MachineTraceMetrics", ">", "(", ")", ";", "AU", ".", "addPreserved", "<", "MachineTraceMetrics", ">" ]

GCC

tilepro

CPP

stmt_completion

VLIW

4,816

[ ";" ]

[ "insn", "=", "emit_insn", "(", "gen_sp_adjust", "(", "stack_pointer_rtx", ",", "stack_pointer_rtx", ",", "to_add", ")", ")", ";", "REG_NOTES", "(", "insn", ")", "=", "reg_notes", ";", "if", "(", "frame_related", ")", "{", "rtx", "real", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "stack_pointer_rtx", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "stack_pointer_rtx", ",", "imm_rtx", ")", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "add_reg_note", "(", "insn", ",", "REG_CFA_ADJUST_CFA", ",", "real", ")", ";", "}", "return", "insn" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,817

[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "R29", "]", ";", "let", "Defs", "=", "[", "PC", ",", "R31", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

4,818

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

[ "(", "void", ")", "EltTy", ";", "assert", "(", "(", "EltTy", "==", "MVT", "::", "i8", "||", "EltTy", "==", "MVT", "::", "i16", "||", "EltTy", "==", "MVT", "::", "i32", ")", "&&", "<STR_LIT>", "Sign extending from an invalid type", "<STR_LIT>", ")", ";", "EVT", "ExtVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "VT", ".", "getVectorElementType", "(", ")", ",", "VT", ".", "getVectorElementCount", "(", ")", "*", "<NUM_LIT>", ")", ";", "SDValue", "Ext", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "DL", ",", "ExtOp", ".", "getValueType", "(", ")", ",", "ExtOp", ",", "DAG", ".", "getValueType", "(", "ExtVT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "SOpc", ",", "DL", ",", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "Ext", ")", ";", "}", "unsigned", "NewOpc", ";", "unsigned", "MemVTOpNum", "=", "<NUM_LIT>", ";", "switch", "(", "Opc", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MemVTOpNum", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MemVTOpNum", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "MemVTOpNum", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "NewOpc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

4,819

[ ",", "DAG", ")", "}", ")", ";" ]

[ "SDValue", "SetCC", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SETCC", ",", "dl", ",", "ResTy", ",", "{", "WideOp0", ",", "WideOp1", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", "}", ")", ";", "EVT", "RetTy", "=", "getTypeToTransformTo", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "ty", "(", "Op", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "RetTy", ",", "{", "SetCC", ",", "getZero", "(", "dl", ",", "MVT", "::", "i32" ]

LLVM

MSP430

CPP

stmt_completion

MPU

4,820

[ "->", "getRegisterInfo", "(", ")", ";" ]

[ "const", "MSP430RegisterInfo", "*", "getRegisterInfo", "(", ")", "const", "override", "{", "return", "&", "getInstrInfo", "(", ")" ]

LLVM

Hexagon

CPP

code_generation

DSP

4,821

[ "bool", "HexagonDAGToDAGISel", "::", "SelectInlineAsmMemoryOperand", "(", "const", "SDValue", "&", "Op", ",", "unsigned", "ConstraintID", ",", "std", "::", "vector", "<", "SDValue", ">", "&", "OutOps", ")", "{", "SDValue", "Inp", "=", "Op", ",", "Res", ";", "switch", "(", "ConstraintID", ")", "{", "default", ":", "return", "true", ";", "case", "InlineAsm", "::", "Constraint_i", ":", "case", "InlineAsm", "::", "Constraint_o", ":", "case", "InlineAsm", "::", "Constraint_v", ":", "case", "InlineAsm", "::", "Constraint_m", ":", "if", "(", "SelectAddrFI", "(", "Inp", ",", "Res", ")", ")", "OutOps", ".", "push_back", "(", "Res", ")", ";", "else", "OutOps", ".", "push_back", "(", "Inp", ")", ";", "break", ";", "}", "OutOps", ".", "push_back", "(", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "return", "false", ";", "}" ]

[ "SelectInlineAsmMemoryOperand", "-", "Select", "the", "specified", "address", "as", "a", "target", "addressing", "mode", ",", "according", "to", "the", "specified", "constraint", "." ]

GCC

mn10300

MD

stmt_completion

MPU

4,822

[ "<STR_LIT>", ")" ]

[ "<STR_LIT>", "(", "and", "(", "match_code" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,823

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

4,824

[ "HalfV0", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "{", "N", ",", "S", "}", ")", ";" ]

[ "Words", ".", "assign", "(", "Values", ".", "begin", "(", ")", ",", "Values", ".", "end", "(", ")", ")", ";", "}", "unsigned", "NumWords", "=", "Words", ".", "size", "(", ")", ";", "bool", "IsUndef", "=", "true", ",", "IsSplat", "=", "true", ";", "SDValue", "SplatV", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumWords", "&&", "IsSplat", ";", "++", "i", ")", "{", "if", "(", "isUndef", "(", "Words", "[", "i", "]", ")", ")", "continue", ";", "IsUndef", "=", "false", ";", "if", "(", "!", "SplatV", ".", "getNode", "(", ")", ")", "SplatV", "=", "Words", "[", "i", "]", ";", "else", "if", "(", "SplatV", "!=", "Words", "[", "i", "]", ")", "IsSplat", "=", "false", ";", "}", "if", "(", "IsSplat", ")", "{", "assert", "(", "SplatV", ".", "getNode", "(", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "SplatV", ")", ";", "}", "assert", "(", "<NUM_LIT>", "*", "Words", ".", "size", "(", ")", "==", "Subtarget", ".", "getVectorLength", "(", ")", ")", ";", "SDValue", "HalfV0", "=", "getNode", "(", "Hexagon", "::", "V6_vd0", ",", "dl", ",", "VecTy", ",", "{", "}", ",", "DAG", ")", ";", "SDValue", "HalfV1", "=", "getNode", "(", "Hexagon", "::", "V6_vd0", ",", "dl", ",", "VecTy", ",", "{", "}", ",", "DAG", ")", ";", "SDValue", "S", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumWords", "/", "<NUM_LIT>", ";", "++", "i", ")", "{", "SDValue", "N", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "{", "HalfV0", ",", "Words", "[", "i", "]", "}", ")", ";", "SDValue", "M", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VecTy", ",", "{", "HalfV1", ",", "Words", "[", "i", "+", "NumWords", "/", "<NUM_LIT>", "]", "}", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,825

[ "auto", "MIB", "=", "BuildMI", "(", "*", "SetCCI", ".", "getParent", "(", ")", ",", "SetCCI", ".", "getIterator", "(", ")", ",", "SetCCI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "X86", "::", "MOV8mr", ")", ")", ";" ]

[ "if", "(", "!", "SetCCI", ".", "mayStore", "(", ")", ")", "{", "assert", "(", "SetCCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "<STR_LIT>", "Cannot have a non-register defined operand to SETcc!", "<STR_LIT>", ")", ";", "MRI", "->", "replaceRegWith", "(", "SetCCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "CondReg", ")", ";", "SetCCI", ".", "eraseFromParent", "(", ")", ";", "return", ";", "}" ]

LLVM

PowerPC

TD

next_suggestion

CPU

4,826

[ "dag", "BE_A1", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";" ]

[ "dag", "LE_A1", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";", "dag", "LE_A2", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";", "dag", "LE_A3", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";", "dag", "BE_A0", "=", "(", "i32", "(", "sext_inreg", "(", "i32", "(", "vector_extract", "v16i8", ":", "$", "A", ",", "<NUM_LIT>", ")", ")", ",", "i8", ")", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,827

[ "InstructionCost", "Cost", "=", "NumOfMemOps", "*", "(", "MemOpCost", "+", "NumOfShufflesPerStore", "*", "ShuffleCost", ")", "+", "NumOfMoves", ";" ]

[ "static", "const", "CostTblEntry", "AVX512InterleavedLoadTbl", "[", "]", "=", "{", "{", "<NUM_LIT>", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v64i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "AVX512InterleavedLoadTbl", ",", "Factor", ",", "VT", ")", ")", "return", "NumOfMemOps", "*", "MemOpCost", "+", "Entry", "->", "Cost", ";", "TTI", "::", "ShuffleKind", "ShuffleKind", "=", "(", "NumOfMemOps", ">", "<NUM_LIT>", ")", "?", "TTI", "::", "SK_PermuteTwoSrc", ":", "TTI", "::", "SK_PermuteSingleSrc", ";", "InstructionCost", "ShuffleCost", "=", "getShuffleCost", "(", "ShuffleKind", ",", "SingleMemOpTy", ",", "None", ",", "<NUM_LIT>", ",", "nullptr", ")", ";", "unsigned", "NumOfLoadsInInterleaveGrp", "=", "Indices", ".", "size", "(", ")", "?", "Indices", ".", "size", "(", ")", ":", "Factor", ";", "auto", "*", "ResultTy", "=", "FixedVectorType", "::", "get", "(", "VecTy", "->", "getElementType", "(", ")", ",", "VecTy", "->", "getNumElements", "(", ")", "/", "Factor", ")", ";", "InstructionCost", "NumOfResults", "=", "getTLI", "(", ")", "->", "getTypeLegalizationCost", "(", "DL", ",", "ResultTy", ")", ".", "first", "*", "NumOfLoadsInInterleaveGrp", ";", "unsigned", "NumOfUnfoldedLoads", "=", "NumOfResults", ">", "<NUM_LIT>", "?", "NumOfMemOps", ":", "NumOfMemOps", "/", "<NUM_LIT>", ";", "unsigned", "NumOfShufflesPerResult", "=", "std", "::", "max", "(", "(", "unsigned", ")", "<NUM_LIT>", ",", "(", "unsigned", ")", "(", "NumOfMemOps", "-", "<NUM_LIT>", ")", ")", ";", "InstructionCost", "NumOfMoves", "=", "<NUM_LIT>", ";", "if", "(", "NumOfResults", ">", "<NUM_LIT>", "&&", "ShuffleKind", "==", "TTI", "::", "SK_PermuteTwoSrc", ")", "NumOfMoves", "=", "NumOfResults", "*", "NumOfShufflesPerResult", "/", "<NUM_LIT>", ";", "InstructionCost", "Cost", "=", "NumOfResults", "*", "NumOfShufflesPerResult", "*", "ShuffleCost", "+", "NumOfUnfoldedLoads", "*", "MemOpCost", "+", "NumOfMoves", ";", "return", "Cost", ";", "}", "assert", "(", "Opcode", "==", "Instruction", "::", "Store", "&&", "<STR_LIT>", "Expected Store Instruction at this point", "<STR_LIT>", ")", ";", "static", "const", "CostTblEntry", "AVX512InterleavedStoreTbl", "[", "]", "=", "{", "{", "<NUM_LIT>", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v64i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v8i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "<NUM_LIT>", ",", "MVT", "::", "v64i8", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "AVX512InterleavedStoreTbl", ",", "Factor", ",", "VT", ")", ")", "return", "NumOfMemOps", "*", "MemOpCost", "+", "Entry", "->", "Cost", ";", "unsigned", "NumOfSources", "=", "Factor", ";", "InstructionCost", "ShuffleCost", "=", "getShuffleCost", "(", "TTI", "::", "SK_PermuteTwoSrc", ",", "SingleMemOpTy", ",", "None", ",", "<NUM_LIT>", ",", "nullptr", ")", ";", "unsigned", "NumOfShufflesPerStore", "=", "NumOfSources", "-", "<NUM_LIT>", ";", "unsigned", "NumOfMoves", "=", "NumOfMemOps", "*", "NumOfShufflesPerStore", "/", "<NUM_LIT>", ";" ]

GCC

i386

MD

next_suggestion

CPU

4,828

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "match_operand", ":", "VI_16_32", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

ARM

TD

next_suggestion

CPU

4,829

[ "let", "iops", "=", "(", "ins", "MQPR", ":", "$", "Qd", ")", ";" ]

[ "let", "bit_20", "=", "<NUM_LIT>", ";", "let", "oops", "=", "(", "outs", "rGPR", ":", "$", "Rt", ")", ";" ]

LLVM

Mips

CPP

next_suggestion

CPU

4,830

[ "}" ]

[ "Register", "Reg", "=", "StringSwitch", "<", "Register", ">", "(", "RegName", ")", ".", "Case", "(", "<STR_LIT>", "$28", "<STR_LIT>", ",", "Mips", "::", "GP", ")", ".", "Case", "(", "<STR_LIT>", "sp", "<STR_LIT>", ",", "Mips", "::", "SP", ")", ".", "Default", "(", "Register", "(", ")", ")", ";", "if", "(", "Reg", ")", "return", "Reg", ";", "}", "report_fatal_error", "(", "<STR_LIT>", "Invalid register name global variable", "<STR_LIT>", ")", ";" ]

LLVM

PowerPC

TD

next_suggestion

CPU

4,831

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "BF", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "DCMX", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "XB", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "xo", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "XB", "{", "<NUM_LIT>", "}", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,832

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

4,833

[ "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", ")", ";" ]

[ "}", "if", "(", "SrcReg", "==", "PPC", "::", "X3", ")", "{", "const", "MachineBasicBlock", "*", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "MachineBasicBlock", "::", "const_instr_iterator", "II", "=", "MachineBasicBlock", "::", "const_instr_iterator", "(", "&", "MI", ")", ";", "if", "(", "II", "!=", "MBB", "->", "instr_begin", "(", ")", "&&", "(", "--", "II", ")", "->", "getOpcode", "(", ")", "==", "PPC", "::", "ADJCALLSTACKUP", ")", "{", "const", "MachineInstr", "&", "CallMI", "=", "*", "(", "--", "II", ")", ";", "if", "(", "CallMI", ".", "isCall", "(", ")", "&&", "CallMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isGlobal", "(", ")", ")", "{", "const", "Function", "*", "CalleeFn", "=", "dyn_cast", "<", "Function", ">", "(", "CallMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ")", ";", "if", "(", "!", "CalleeFn", ")", "return", "false", ";", "const", "IntegerType", "*", "IntTy", "=", "dyn_cast", "<", "IntegerType", ">", "(", "CalleeFn", "->", "getReturnType", "(", ")", ")", ";", "const", "AttributeSet", "&", "Attrs", "=", "CalleeFn", "->", "getAttributes", "(", ")", ".", "getRetAttrs", "(", ")", ";", "if", "(", "IntTy", "&&", "IntTy", "->", "getBitWidth", "(", ")", "<=", "<NUM_LIT>", ")", "return", "Attrs", ".", "hasAttribute", "(", "SignExt", "?", "Attribute", "::", "SExt", ":", "Attribute", "::", "ZExt", ")", ";", "}", "}", "}", "}", "if", "(", "!", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "return", "false", ";", "const", "MachineInstr", "*", "SrcMI", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "if", "(", "SrcMI", "!=", "NULL", ")", "return", "isSignOrZeroExtended", "(", "*", "SrcMI", ",", "SignExt", ",", "Depth", ")", ";", "return", "false", ";", "}", "case", "PPC", "::", "ANDI_rec", ":", "case", "PPC", "::", "ANDIS_rec", ":", "case", "PPC", "::", "ORI", ":", "case", "PPC", "::", "ORIS", ":", "case", "PPC", "::", "XORI", ":", "case", "PPC", "::", "XORIS", ":", "case", "PPC", "::", "ANDI8_rec", ":", "case", "PPC", "::", "ANDIS8_rec", ":", "case", "PPC", "::", "ORI8", ":", "case", "PPC", "::", "ORIS8", ":", "case", "PPC", "::", "XORI8", ":", "case", "PPC", "::", "XORIS8", ":", "{", "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "!", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "return", "false", ";", "const", "MachineInstr", "*", "SrcMI", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "if", "(", "SrcMI", "!=", "NULL", ")", "return", "isSignOrZeroExtended", "(", "*", "SrcMI", ",", "SignExt", ",", "Depth", ")", ";", "return", "false", ";", "}", "case", "PPC", "::", "OR", ":", "case", "PPC", "::", "OR8", ":", "case", "PPC", "::", "ISEL", ":", "case", "PPC", "::", "PHI", ":", "{", "if", "(", "Depth", ">=", "MAX_DEPTH", ")", "return", "false", ";", "unsigned", "E", "=", "<NUM_LIT>", ",", "D", "=", "<NUM_LIT>", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "PPC", "::", "PHI", ")", "{", "E", "=", "MI", ".", "getNumOperands", "(", ")", ";", "D", "=", "<NUM_LIT>", ";", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "!=", "E", ";", "I", "+=", "D", ")", "{", "if", "(", "MI", ".", "getOperand", "(", "I", ")", ".", "isReg", "(", ")", ")", "{", "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "I", ")", ".", "getReg", "(", ")", ";", "if", "(", "!", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "return", "false", ";", "const", "MachineInstr", "*", "SrcMI", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "if", "(", "SrcMI", "==", "NULL", "||", "!", "isSignOrZeroExtended", "(", "*", "SrcMI", ",", "SignExt", ",", "Depth", "+", "<NUM_LIT>", ")", ")", "return", "false", ";", "}", "else", "return", "false", ";", "}", "return", "true", ";", "}", "case", "PPC", "::", "AND", ":", "case", "PPC", "::", "AND8", ":", "{", "if", "(", "Depth", ">=", "MAX_DEPTH", ")", "return", "false", ";", "assert", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

4,834

[ ")", "->", "hasEHReturn", "(", ")", ";" ]

[ "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";", "static", "const", "MCPhysReg", "CalleeSavedRegsV3EHReturn", "[", "]", "=", "{", "Hexagon", "::", "R0", ",", "Hexagon", "::", "R1", ",", "Hexagon", "::", "R2", ",", "Hexagon", "::", "R3", ",", "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";", "bool", "HasEHReturn", "=", "MF", "->", "getInfo", "<", "HexagonMachineFunctionInfo", ">", "(" ]

LLVM

AArch64

CPP

stmt_completion

CPU

4,835

[ "SK_PermuteSingleSrc", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "}", ";" ]

[ "int", "AArch64TTIImpl", "::", "getShuffleCost", "(", "TTI", "::", "ShuffleKind", "Kind", ",", "Type", "*", "Tp", ",", "int", "Index", ",", "Type", "*", "SubTp", ")", "{", "if", "(", "Kind", "==", "TTI", "::", "SK_Broadcast", "||", "Kind", "==", "TTI", "::", "SK_Transpose", "||", "Kind", "==", "TTI", "::", "SK_Select", "||", "Kind", "==", "TTI", "::", "SK_PermuteSingleSrc", ")", "{", "static", "const", "CostTblEntry", "ShuffleTbl", "[", "]", "=", "{", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v8i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v4i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Broadcast", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v8i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v4i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Transpose", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_Select", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::", "SK_PermuteSingleSrc", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "TTI", "::" ]

LLVM

AArch64

TD

stmt_completion

CPU

4,836

[ "=", "name", ";" ]

[ "class", "DBnXS", "<", "string", "name", ",", "bits", "<", "<NUM_LIT>", ">", "encoding", ",", "bits", "<", "<NUM_LIT>", ">", "immValue", ">", ":", "SearchableTable", "{", "let", "SearchableFields", "=", "[", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", "]", ";", "let", "EnumValueField", "=", "<STR_LIT>", ";", "string", "Name" ]

LLVM

ARM

CPP

stmt_completion

CPU

4,837

[ "return", "nullptr", ";" ]

[ "MachineBasicBlock", "::", "iterator", "CmpMI", "=", "MI", ";", "while", "(", "CmpMI", "!=", "MI", "->", "getParent", "(", ")", "->", "begin", "(", ")", ")", "{", "--", "CmpMI", ";", "if", "(", "CmpMI", "->", "modifiesRegister", "(", "ARM", "::", "VPR", ",", "TRI", ")", ")", "break", ";", "if", "(", "CmpMI", "->", "readsRegister", "(", "ARM", "::", "VPR", ",", "TRI", ")", ")", "break", ";", "}", "if", "(", "CmpMI", "==", "MI", ")", "return", "nullptr", ";", "NewOpcode", "=", "VCMPOpcodeToVPT", "(", "CmpMI", "->", "getOpcode", "(", ")", ")", ";", "if", "(", "NewOpcode", "==", "<NUM_LIT>", ")" ]

LLVM

PowerPC

TD

stmt_completion

CPU

4,838

[ "PPCRegCRRCAsmOperand", ";" ]

[ "let", "ParserMatchClass", "=" ]

LLVM

ARM64

TD

next_suggestion

CPU

4,839

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

4,840

[ "<NUM_LIT>", ",", "<NUM_LIT>", ">", ";" ]

[ "class", "MAXI_U_H_ENC", ":", "MSA_I5_FMT", "<", "<NUM_LIT>", "," ]

LLVM

Lanai

CPP

stmt_completion

CPU

4,841

[ "<NUM_LIT>", ";" ]

[ "bool", "LanaiInstrInfo", "::", "analyzeSelect", "(", "const", "MachineInstr", "&", "MI", ",", "SmallVectorImpl", "<", "MachineOperand", ">", "&", "Cond", ",", "unsigned", "&", "TrueOp", ",", "unsigned", "&", "FalseOp", ",", "bool", "&", "Optimizable", ")", "const", "{", "assert", "(", "MI", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "unknown select instruction", "<STR_LIT>", ")", ";", "TrueOp", "=", "<NUM_LIT>", ";", "FalseOp", "=" ]

GCC

m32c

MD

stmt_completion

MPU

4,842

[ ")", "]" ]

[ "(", "zero_extend", ":", "HI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

4,843

[ "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pe4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pe4", "{", "<NUM_LIT>" ]

GCC

arm

CPP

code_generation

CPU

4,844

[ "static", "unsigned", "long", "thumb1_compute_save_core_reg_mask", "(", "void", ")", "{", "unsigned", "long", "mask", ";", "unsigned", "reg", ";", "mask", "=", "<NUM_LIT>", ";", "for", "(", "reg", "=", "<NUM_LIT>", ";", "reg", "<", "<NUM_LIT>", ";", "reg", "++", ")", "if", "(", "df_regs_ever_live_p", "(", "reg", ")", "&&", "callee_saved_reg_p", "(", "reg", ")", ")", "mask", "|=", "<NUM_LIT>", "<<", "reg", ";", "if", "(", "frame_pointer_needed", ")", "mask", "|=", "<NUM_LIT>", "<<", "HARD_FRAME_POINTER_REGNUM", ";", "if", "(", "flag_pic", "&&", "!", "TARGET_SINGLE_PIC_BASE", "&&", "arm_pic_register", "!=", "INVALID_REGNUM", "&&", "crtl", "->", "uses_pic_offset_table", ")", "mask", "|=", "<NUM_LIT>", "<<", "PIC_OFFSET_TABLE_REGNUM", ";", "if", "(", "!", "frame_pointer_needed", "&&", "CALLER_INTERWORKING_SLOT_SIZE", ">", "<NUM_LIT>", ")", "mask", "|=", "<NUM_LIT>", "<<", "ARM_HARD_FRAME_POINTER_REGNUM", ";", "if", "(", "mask", "&", "<NUM_LIT>", "||", "thumb_force_lr_save", "(", ")", ")", "mask", "|=", "(", "<NUM_LIT>", "<<", "LR_REGNUM", ")", ";", "if", "(", "(", "mask", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "(", "(", "mask", "&", "<NUM_LIT>", ")", "||", "TARGET_BACKTRACE", ")", ")", "{", "reg", "=", "thumb_find_work_register", "(", "<NUM_LIT>", "<<", "LAST_LO_REGNUM", ")", ";", "if", "(", "reg", "*", "UNITS_PER_WORD", "<=", "(", "unsigned", ")", "arm_size_return_regs", "(", ")", ")", "reg", "=", "LAST_LO_REGNUM", ";", "if", "(", "callee_saved_reg_p", "(", "reg", ")", ")", "mask", "|=", "<NUM_LIT>", "<<", "reg", ";", "}", "if", "(", "(", "CALLER_INTERWORKING_SLOT_SIZE", "+", "ROUND_UP_WORD", "(", "get_frame_size", "(", ")", ")", "+", "crtl", "->", "outgoing_args_size", ")", ">=", "<NUM_LIT>", ")", "{", "for", "(", "reg", "=", "LAST_ARG_REGNUM", "+", "<NUM_LIT>", ";", "reg", "<=", "LAST_LO_REGNUM", ";", "reg", "++", ")", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "reg", ")", ")", "break", ";", "if", "(", "reg", ">", "LAST_LO_REGNUM", ")", "{", "mask", "|=", "<NUM_LIT>", "<<", "LAST_LO_REGNUM", ";", "}", "}", "return", "mask", ";", "}" ]

[ "Compute", "a", "bit", "mask", "of", "which", "core", "registers", "need", "to", "be", "saved", "on", "the", "stack", "for", "the", "current", "function", "." ]

LLVM

Hexagon

TD

stmt_completion

DSP

4,845

[ "=", "<NUM_LIT>", ";" ]

[ "let", "isCommutable", "=", "<NUM_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign" ]

LLVM

X86

TD

next_suggestion

CPU

4,846

[ "let", "ResourceCycles", "=", "[", "<NUM_LIT>", "]", ";" ]

[ "def", "ICXWriteResGroup4", ":", "SchedWriteRes", "<", "[", "ICXPort6", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]

LLVM

PTX

CPP

stmt_completion

GPU

4,847

[ "MCInstrInfo", "(", ")", ";" ]

[ "static", "MCInstrInfo", "*", "createPTXMCInstrInfo", "(", ")", "{", "MCInstrInfo", "*", "X", "=", "new" ]

LLVM

ARM

CPP

next_suggestion

CPU

4,848

[ "if", "(", "NewReg", "!=", "<NUM_LIT>", ")", "{" ]

[ "MachineInstr", "*", "Def", "=", "MRI", "->", "getVRegDef", "(", "*", "I", ")", ";", "if", "(", "!", "Def", ")", "continue", ";", "elideCopiesAndPHIs", "(", "Def", ",", "DefSrcs", ")", ";", "for", "(", "SmallVectorImpl", "<", "MachineInstr", "*", ">", "::", "iterator", "II", "=", "DefSrcs", ".", "begin", "(", ")", ",", "EE", "=", "DefSrcs", ".", "end", "(", ")", ";", "II", "!=", "EE", ";", "++", "II", ")", "{", "MachineInstr", "*", "MI", "=", "*", "II", ";", "if", "(", "Replacements", ".", "find", "(", "MI", ")", "!=", "Replacements", ".", "end", "(", ")", ")", "continue", ";", "if", "(", "!", "hasPartialWrite", "(", "MI", ")", ")", "continue", ";", "SmallVector", "<", "MachineOperand", "*", ",", "<NUM_LIT>", ">", "Uses", ";", "unsigned", "DPRDefReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "for", "(", "MachineRegisterInfo", "::", "use_iterator", "I", "=", "MRI", "->", "use_begin", "(", "DPRDefReg", ")", ",", "E", "=", "MRI", "->", "use_end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "Uses", ".", "push_back", "(", "&", "I", ".", "getOperand", "(", ")", ")", ";", "unsigned", "NewReg", "=", "optimizeSDPattern", "(", "MI", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,849

[ "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Vs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

4,850

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]

[ "class", "BaseFPConversion", "<", "bits", "<", "<NUM_LIT>", ">", "type", ",", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "RegisterClass", "dstType", ",", "RegisterClass", "srcType", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", ">", ":", "I", "<", "(", "outs", "dstType", ":", "$", "Rd", ")", ",", "(", "ins", "srcType", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", ",", "Sched", "<", "[", "WriteFCvt", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "type", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]

LLVM

X86

TD

next_suggestion

CPU

4,851

[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]

[ "def", "BWWriteResGroup7", ":", "SchedWriteRes", "<", "[", "BWPort15", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

4,852

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "C", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]

GCC

epiphany

MD

stmt_completion

MPU

4,853

[ "]", ")" ]

[ "(", "minus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,854

[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";" ]

[ "def", "A4_paslhtnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_1ae57e39", ",", "TypeALU32_2op", ">", ",", "Enc_fb6577", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

GCC

pa

MD

stmt_completion

CPU

4,855

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_bypass", "<NUM_LIT>", "<STR_LIT>" ]

GCC

i386

MD

stmt_completion

CPU

4,856

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>" ]

GCC

ia64

CPP

stmt_completion

CPU

4,857

[ "current_frame_info", ".", "r", "[", "r", "]", "||", "regno", "==", "emitted_frame_related_regs", "[", "r", "]", ")", "return", "<NUM_LIT>", ";" ]

[ "for", "(", "r", "=", "reg_save_b0", ";", "r", "<=", "reg_save_ar_lc", ";", "r", "++", ")", "if", "(", "regno", "==" ]

GCC

m68k

MD

stmt_completion

MPU

4,858

[ ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "and", "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

sparc

MD

program_repair

CPU

4,859

[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "(", "define_insn_and_split", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "not", ":", "DI", "(", "xor", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

AArch64

TD

stmt_completion

CPU

4,860

[ "BarrierAsmOperand", ";" ]

[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=" ]

LLVM

AArch64

TD

next_suggestion

CPU

4,861

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "ext", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "ext", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "setFlags", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

4,862

[ "<STR_LIT>", ";" ]

[ "def", "simm10Scaled", ":", "Operand", "<", "i64", ">", "{", "let", "ParserMatchClass", "=", "SImm10s8Operand", ";", "let", "DecoderMethod", "=" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

4,863

[ "if", "(", "BranchInst", "*", "BI", "=", "dyn_cast", "<", "BranchInst", ">", "(", "TI", ")", ")", "{" ]

[ "}", "if", "(", "MadeChange", ")", "return", "MadeChange", ";", "int", "Limit", "=", "CTRLoopLimit", ";", "if", "(", "Limit", ">=", "<NUM_LIT>", ")", "{", "if", "(", "Counter", ">=", "CTRLoopLimit", ")", "return", "false", ";", "Counter", "++", ";", "}", "for", "(", "Loop", "::", "block_iterator", "I", "=", "L", "->", "block_begin", "(", ")", ",", "IE", "=", "L", "->", "block_end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "if", "(", "mightUseCTR", "(", "*", "I", ")", ")", "return", "MadeChange", ";", "SmallVector", "<", "BasicBlock", "*", ",", "<NUM_LIT>", ">", "ExitingBlocks", ";", "L", "->", "getExitingBlocks", "(", "ExitingBlocks", ")", ";", "BasicBlock", "*", "CountedExitBlock", "=", "nullptr", ";", "const", "SCEV", "*", "ExitCount", "=", "nullptr", ";", "BranchInst", "*", "CountedExitBranch", "=", "nullptr", ";", "for", "(", "SmallVectorImpl", "<", "BasicBlock", "*", ">", "::", "iterator", "I", "=", "ExitingBlocks", ".", "begin", "(", ")", ",", "IE", "=", "ExitingBlocks", ".", "end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "{", "const", "SCEV", "*", "EC", "=", "SE", "->", "getExitCount", "(", "L", ",", "*", "I", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Exit Count for ", "<STR_LIT>", "<<", "*", "L", "<<", "<STR_LIT>", " from block ", "<STR_LIT>", "<<", "(", "*", "I", ")", "->", "getName", "(", ")", "<<", "<STR_LIT>", ": ", "<STR_LIT>", "<<", "*", "EC", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "if", "(", "isa", "<", "SCEVCouldNotCompute", ">", "(", "EC", ")", ")", "continue", ";", "if", "(", "const", "SCEVConstant", "*", "ConstEC", "=", "dyn_cast", "<", "SCEVConstant", ">", "(", "EC", ")", ")", "{", "if", "(", "ConstEC", "->", "getValue", "(", ")", "->", "isZero", "(", ")", ")", "continue", ";", "}", "else", "if", "(", "!", "SE", "->", "isLoopInvariant", "(", "EC", ",", "L", ")", ")", "continue", ";", "if", "(", "SE", "->", "getTypeSizeInBits", "(", "EC", "->", "getType", "(", ")", ")", ">", "(", "TM", "->", "isPPC64", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", "continue", ";", "bool", "NotAlways", "=", "false", ";", "for", "(", "pred_iterator", "PI", "=", "pred_begin", "(", "L", "->", "getHeader", "(", ")", ")", ",", "PIE", "=", "pred_end", "(", "L", "->", "getHeader", "(", ")", ")", ";", "PI", "!=", "PIE", ";", "++", "PI", ")", "{", "if", "(", "!", "L", "->", "contains", "(", "*", "PI", ")", ")", "continue", ";", "if", "(", "!", "DT", "->", "dominates", "(", "*", "I", ",", "*", "PI", ")", ")", "{", "NotAlways", "=", "true", ";", "break", ";", "}", "}", "if", "(", "NotAlways", ")", "continue", ";", "Instruction", "*", "TI", "=", "(", "*", "I", ")", "->", "getTerminator", "(", ")", ";", "if", "(", "!", "TI", ")", "continue", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,864

[ "case", "ISD", "::", "SADDSAT", ":" ]

[ "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "LowerINTRINSIC_WO_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "return", "LowerINTRINSIC_W_CHAIN", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "RETURNADDR", ":", "return", "LowerRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDROFRETURNADDR", ":", "return", "LowerADDROFRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FRAMEADDR", ":", "return", "LowerFRAMEADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FRAME_TO_ARGS_OFFSET", ":", "return", "LowerFRAME_TO_ARGS_OFFSET", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "LowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_RETURN", ":", "return", "LowerEH_RETURN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_SETJMP", ":", "return", "lowerEH_SJLJ_SETJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_LONGJMP", ":", "return", "lowerEH_SJLJ_LONGJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_SETUP_DISPATCH", ":", "return", "lowerEH_SJLJ_SETUP_DISPATCH", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INIT_TRAMPOLINE", ":", "return", "LowerINIT_TRAMPOLINE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADJUST_TRAMPOLINE", ":", "return", "LowerADJUST_TRAMPOLINE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FLT_ROUNDS_", ":", "return", "LowerFLT_ROUNDS_", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CTLZ", ":", "case", "ISD", "::", "CTLZ_ZERO_UNDEF", ":", "return", "LowerCTLZ", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "CTTZ", ":", "case", "ISD", "::", "CTTZ_ZERO_UNDEF", ":", "return", "LowerCTTZ", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "LowerMUL", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "MULHS", ":", "case", "ISD", "::", "MULHU", ":", "return", "LowerMULH", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "ROTL", ":", "case", "ISD", "::", "ROTR", ":", "return", "LowerRotate", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "case", "ISD", "::", "SHL", ":", "return", "LowerShift", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "SADDO", ":", "case", "ISD", "::", "UADDO", ":", "case", "ISD", "::", "SSUBO", ":", "case", "ISD", "::", "USUBO", ":", "case", "ISD", "::", "SMULO", ":", "case", "ISD", "::", "UMULO", ":", "return", "LowerXALUO", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "READCYCLECOUNTER", ":", "return", "LowerREADCYCLECOUNTER", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "BITCAST", ":", "return", "LowerBITCAST", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDCARRY", ":", "case", "ISD", "::", "SUBCARRY", ":", "return", "LowerADDSUBCARRY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "return", "lowerAddSub", "(", "Op", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "UADDSAT", ":" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,865

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "A4_bitspliti", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "u5_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_4414d8b1", ",", "TypeS_2op", ">", ",", "Enc_311abd", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

4,866

[ "Tmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i64", ",", "Tmp", ")", ";" ]

[ "SDValue", "Tmp", ";", "switch", "(", "Op", ".", "getSimpleValueType", "(", ")", ".", "SimpleTy", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unhandled FP_TO_INT type in custom expander!", "<STR_LIT>", ")", ";", "case", "MVT", "::", "i32", ":", "Tmp", "=", "DAG", ".", "getNode", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FP_TO_SINT", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "(", "Subtarget", ".", "hasFPCVT", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "dl", ",", "MVT", "::", "f64", ",", "Src", ")", ";", "Tmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Tmp", ")", ";", "break", ";", "case", "MVT", "::", "i64", ":", "assert", "(", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FP_TO_SINT", "||", "Subtarget", ".", "hasFPCVT", "(", ")", ")", "&&", "<STR_LIT>", "i64 FP_TO_UINT is supported only with FPCVT", "<STR_LIT>", ")", ";", "Tmp", "=", "DAG", ".", "getNode", "(", "Op", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FP_TO_SINT", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "f64", ",", "Src", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

4,867

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr" ]

GCC

i386

MD

stmt_completion

CPU

4,868

[ ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "HF", "[", "(", "match_operand", ":", "HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_RCP", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

4,869

[ ",", "DoubleRegs", ">", ";" ]

[ "def", "S4_stored_locked", ":", "T_store_locked", "<", "<STR_LIT>" ]

GCC

s390

MD

next_suggestion

MPU

4,870

[ "(", "set", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", "CC_REGNUM", ")", "(", "compare", "(", "plus", ":", "GPR", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")" ]

LLVM

X86

TD

program_repair

CPU

4,871

[ "<FIXS>", "defm", "Z128", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode128", ",", "MaskNode128", ",", "sched", ".", "XMM", ",", "<FIXE>", "<FIXS>", "defm", "Z256", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode256", ",", "MaskNode256", ",", "sched", ".", "YMM", ",", "<FIXE>", "<FIXS>", "defm", "Z", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode512", ",", "MaskNode512", ",", "sched", ".", "ZMM", ",", "<FIXE>", "<FIXS>", "X86SchedWriteWidths", "sched", ",", "PatFrag", "StoreNode", ",", "<FIXE>" ]

[ "PatFrag", "mtruncFrag", ",", "Predicate", "prd", "=", "HasAVX512", ">", "{", "let", "Predicates", "=", "[", "HasVLX", ",", "prd", "]", "in", "{", "<BUGS>", "defm", "Z128", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode128", ",", "MaskNode128", ",", "sched", ",", "<BUGE>", "VTSrcInfo", ".", "info128", ",", "DestInfoZ128", ",", "x86memopZ128", ">", ",", "avx512_trunc_mr_lowering", "VTSrcInfo", ".", "info128", ",", "truncFrag", ",", "mtruncFrag", ",", "NAME", ">", ",", "EVEX_V128", ";", "<BUGS>", "defm", "Z256", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode256", ",", "MaskNode256", ",", "sched", ",", "<BUGE>", "VTSrcInfo", ".", "info256", ",", "DestInfoZ256", ",", "x86memopZ256", ">", ",", "avx512_trunc_mr_lowering", "VTSrcInfo", ".", "info256", ",", "truncFrag", ",", "mtruncFrag", ",", "NAME", ">", ",", "EVEX_V256", ";", "}", "let", "Predicates", "=", "[", "prd", "]", "in", "<BUGS>", "defm", "Z", ":", "avx512_trunc_common", "opc", ",", "OpcodeStr", ",", "OpNode512", ",", "MaskNode512", ",", "sched", ",", "<BUGE>", "VTSrcInfo", ".", "info512", ",", "DestInfoZ", ",", "x86memopZ", ">", ",", "avx512_trunc_mr_lowering", "VTSrcInfo", ".", "info512", ",", "truncFrag", ",", "mtruncFrag", ",", "NAME", ">", ",", "EVEX_V512", ";", "}", "multiclass", "avx512_trunc_qb", "bits", "<NUM_LIT>", ">", "opc", ",", "string", "OpcodeStr", ",", "<BUGS>", "X86FoldableSchedWrite", "sched", ",", "PatFrag", "StoreNode", ",", "<BUGE>", "PatFrag", "MaskedStoreNode", ",", "SDNode", "InVecNode", ",", "SDPatternOperator", "InVecMaskNode", ">", "{", "defm", "NAME", ":", "avx512_trunc", "opc", ",", "OpcodeStr", ",", "InVecNode", ",", "InVecNode", ",", "InVecNode", "," ]

GCC

bpf

CPP

next_suggestion

Virtual ISA

4,872

[ "}" ]

[ "if", "(", "*", "cum", "<=", "<NUM_LIT>", "&&", "*", "cum", "+", "num_words", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "lookup_attribute", "(", "<STR_LIT>", "always_inline", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "cfun", "->", "decl", ")", ")", ")", "error", "(", "<STR_LIT>", "too many function arguments for eBPF", "<STR_LIT>", ")", ";", "}", "*", "cum", "+=", "num_words", ";" ]

GCC

avr

MD

stmt_completion

MPU

4,873

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "abs", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]

GCC

aarch64

CPP

stmt_completion

CPU

4,874

[ "ftype_pointer_auth", ",", "AARCH64_PAUTH_BUILTIN_PACIA1716", ",", "BUILT_IN_MD", ",", "NULL", ",", "NULL_TREE", ")", ";" ]

[ "tree", "ftype_pointer_auth", "=", "build_function_type_list", "(", "ptr_type_node", ",", "ptr_type_node", ",", "unsigned_intDI_type_node", ",", "NULL_TREE", ")", ";", "tree", "ftype_pointer_strip", "=", "build_function_type_list", "(", "ptr_type_node", ",", "ptr_type_node", ",", "NULL_TREE", ")", ";", "aarch64_builtin_decls", "[", "AARCH64_PAUTH_BUILTIN_AUTIA1716", "]", "=", "add_builtin_function", "(", "<STR_LIT>", "__builtin_aarch64_autia1716", "<STR_LIT>", ",", "ftype_pointer_auth", ",", "AARCH64_PAUTH_BUILTIN_AUTIA1716", ",", "BUILT_IN_MD", ",", "NULL", ",", "NULL_TREE", ")", ";", "aarch64_builtin_decls", "[", "AARCH64_PAUTH_BUILTIN_PACIA1716", "]", "=", "add_builtin_function", "(", "<STR_LIT>", "__builtin_aarch64_pacia1716", "<STR_LIT>", "," ]

LLVM

ARM

TD

stmt_completion

CPU

4,875

[ "]", ">", ";" ]

[ "def", "VST2q32Pseudo", ":", "VSTQQPseudo", "<", "IIC_VST2x2", ">", ",", "Sched", "<", "[", "WriteVST4" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

4,876

[ "CollectStream", ".", "flush", "(", ")", ";" ]

[ "getLexer", "(", ")", ".", "setSkipSpace", "(", "false", ")", ";", "bool", "FoundEnd", "=", "false", ";", "while", "(", "!", "isToken", "(", "AsmToken", "::", "Eof", ")", ")", "{", "while", "(", "isToken", "(", "AsmToken", "::", "Space", ")", ")", "{", "CollectStream", "<<", "getTokenStr", "(", ")", ";", "Lex", "(", ")", ";", "}", "if", "(", "trySkipId", "(", "AssemblerDirectiveEnd", ")", ")", "{", "FoundEnd", "=", "true", ";", "break", ";", "}", "CollectStream", "<<", "Parser", ".", "parseStringToEndOfStatement", "(", ")", "<<", "getContext", "(", ")", ".", "getAsmInfo", "(", ")", "->", "getSeparatorString", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "}", "getLexer", "(", ")", ".", "setSkipSpace", "(", "true", ")", ";", "if", "(", "isToken", "(", "AsmToken", "::", "Eof", ")", "&&", "!", "FoundEnd", ")", "{", "return", "TokError", "(", "Twine", "(", "<STR_LIT>", "expected directive ", "<STR_LIT>", ")", "+", "Twine", "(", "AssemblerDirectiveEnd", ")", "+", "Twine", "(", "<STR_LIT>", " not found", "<STR_LIT>", ")", ")", ";", "}" ]

LLVM

ARM64

TD

stmt_completion

CPU

4,877

[ ";" ]

[ "def", "vecshiftR32Narrow", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "Imm1_16Operand" ]

LLVM

AArch64

TD

next_suggestion

CPU

4,878

[ "}" ]

[ "return", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "Imm0_15Operand", ";" ]

GCC

mips

CPP

stmt_completion

CPU

4,879

[ ")", ";" ]

[ "return", "_", "_", "builtin_loongson_pasubub", "(", "s", ",", "t" ]

LLVM

X86

CPP

stmt_completion

CPU

4,880

[ "TuningFast11ByteNOP", "]", ")", "return", "<NUM_LIT>", ";" ]

[ "if", "(", "STI", ".", "getFeatureBits", "(", ")", "[", "X86", "::", "TuningFast15ByteNOP", "]", ")", "return", "<NUM_LIT>", ";", "if", "(", "STI", ".", "getFeatureBits", "(", ")", "[", "X86", "::" ]

LLVM

AArch64

CPP

stmt_completion

CPU

4,881

[ ")", "*", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", ")", ";" ]

[ "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNum", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "{", "O", "<<", "<STR_LIT>", "#", "<STR_LIT>", "<<", "(", "Op", ".", "getImm", "(" ]

GCC

i386

CPP

stmt_completion

CPU

4,882

[ "<NUM_LIT>", ")", ";" ]

[ "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "blcfill_u32", "(", "unsigned", "int", "_", "_", "X", ")", "{", "return", "_", "_", "X", "&", "(", "_", "_", "X", "+" ]

GCC

arm

CPP

stmt_completion

CPU

4,883

[ "_", "a", ",", "_", "_", "p", ")", ";" ]

[ "return", "_", "_", "builtin_mve_vcvtpq_m_sv4si", "(", "_", "_", "inactive", ",", "_" ]

LLVM

ARM

CPP

stmt_completion

CPU

4,884

[ "<STR_LIT>", ")", ";" ]

[ "void", "addRegShiftedImmOperands", "(", "MCInst", "&", "Inst", ",", "unsigned", "N", ")", "const", "{", "assert", "(", "N", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid number of operands!", "<STR_LIT>", ")", ";", "assert", "(", "isRegShiftedImm", "(", ")", "&&", "<STR_LIT>", "addRegShiftedImmOperands() on non-RegShiftedImm!" ]

LLVM

PowerPC

CPP

program_repair

CPU

4,885

[ "<FIXS>", "if", "(", "Subtarget", "->", "hasSPE", "(", ")", ")", "<FIXE>" ]

[ "if", "(", "LHS", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "{", "<BUGS>", "if", "(", "Subtarget", "->", "hasQPX", "(", ")", "||", "Subtarget", "->", "hasSPE", "(", ")", ")", "<BUGE>", "return", "false", ";", "EVT", "VecVT", "=", "LHS", ".", "getValueType", "(", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,886

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

BPF

CPP

next_suggestion

Virtual ISA

4,887

[ "return", "false", ";" ]

[ "if", "(", "const", "auto", "*", "CTy", "=", "dyn_cast", "<", "DICompositeType", ">", "(", "Base", ")", ")", "{", "auto", "CTag", "=", "CTy", "->", "getTag", "(", ")", ";", "if", "(", "(", "CTag", "==", "dwarf", "::", "DW_TAG_structure_type", "||", "CTag", "==", "dwarf", "::", "DW_TAG_union_type", ")", "&&", "!", "CTy", "->", "getName", "(", ")", ".", "empty", "(", ")", "&&", "!", "CTy", "->", "isForwardDecl", "(", ")", ")", "return", "true", ";", "}" ]

LLVM

Teak

TD

stmt_completion

DSP

4,888

[ "b", ")", ")", "]", ">", ";" ]

[ "def", "CMPU_regnob016_a", ":", "InstTeak", "<", "(", "outs", ")", ",", "(", "ins", "RegNoBRegs16", ":", "$", "b", ",", "ARegs", ":", "$", "a", ")", ",", "<STR_LIT>", ",", "[", "(", "TeakCmpICC", "ARegs", ":", "$", "a", ",", "(", "zext", "RegNoBRegs16", ":", "$" ]

GCC

arm

CPP

next_suggestion

CPU

4,889

[ "}" ]

[ "if", "(", "vcall_offset", "&&", "TARGET_THUMB1", ")", "return", "false", ";", "return", "true", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,890

[ "if", "(", "Old", "!=", "V", ")", "DCI", ".", "CombineTo", "(", "Old", ".", "getNode", "(", ")", ",", "V", ",", "true", ")", ";" ]

[ "if", "(", "V", ".", "getOpcode", "(", ")", "==", "CombineOpcode", ")", "break", ";", "continue", ";", "}", "break", ";", "}", "if", "(", "!", "V", ".", "hasOneUse", "(", ")", ")", "return", "false", ";", "DCI", ".", "CombineTo", "(", "N", ".", "getNode", "(", ")", ",", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ")", ";", "SDValue", "Old", "=", "V", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "VMask", "=", "getPSHUFShuffleMask", "(", "V", ")", ";", "for", "(", "int", "&", "M", ":", "Mask", ")", "M", "=", "VMask", "[", "M", "]", ";", "V", "=", "DAG", ".", "getNode", "(", "V", ".", "getOpcode", "(", ")", ",", "DL", ",", "MVT", "::", "v8i16", ",", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "getV4X86ShuffleImm8ForMask", "(", "Mask", ",", "DL", ",", "DAG", ")", ")", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

4,891

[ "<NUM_LIT>", "}", "=", "nzcv", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "cond", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "signalAllNans", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]

LLVM

ARM

CPP

stmt_completion

CPU

4,892

[ ")", ";" ]

[ "FunctionPass", "*", "llvm", "::", "createARMBranchTargetsPass", "(", ")", "{", "return", "new", "ARMBranchTargets", "(" ]

LLVM

Hexagon

TD

next_suggestion

DSP

4,893

[ "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

4,894

[ "return", "false", ";" ]

[ "StringRef", "ErrMsg", ";", "unsigned", "BaseReg", "=", "SM", ".", "getBaseReg", "(", ")", ";", "unsigned", "IndexReg", "=", "SM", ".", "getIndexReg", "(", ")", ";", "unsigned", "Scale", "=", "SM", ".", "getScale", "(", ")", ";", "if", "(", "Scale", "==", "<NUM_LIT>", "&&", "BaseReg", "!=", "X86", "::", "ESP", "&&", "BaseReg", "!=", "X86", "::", "RSP", "&&", "(", "IndexReg", "==", "X86", "::", "ESP", "||", "IndexReg", "==", "X86", "::", "RSP", ")", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "Scale", "==", "<NUM_LIT>", "&&", "!", "(", "X86MCRegisterClasses", "[", "X86", "::", "VR128XRegClassID", "]", ".", "contains", "(", "IndexReg", ")", "||", "X86MCRegisterClasses", "[", "X86", "::", "VR256XRegClassID", "]", ".", "contains", "(", "IndexReg", ")", "||", "X86MCRegisterClasses", "[", "X86", "::", "VR512RegClassID", "]", ".", "contains", "(", "IndexReg", ")", ")", "&&", "(", "X86MCRegisterClasses", "[", "X86", "::", "VR128XRegClassID", "]", ".", "contains", "(", "BaseReg", ")", "||", "X86MCRegisterClasses", "[", "X86", "::", "VR256XRegClassID", "]", ".", "contains", "(", "BaseReg", ")", "||", "X86MCRegisterClasses", "[", "X86", "::", "VR512RegClassID", "]", ".", "contains", "(", "BaseReg", ")", ")", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "Scale", "!=", "<NUM_LIT>", "&&", "X86MCRegisterClasses", "[", "X86", "::", "GR16RegClassID", "]", ".", "contains", "(", "IndexReg", ")", ")", "return", "Error", "(", "Start", ",", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", ")", ";", "if", "(", "Scale", "==", "<NUM_LIT>", ")", "Scale", "=", "<NUM_LIT>", ";", "if", "(", "(", "BaseReg", "==", "X86", "::", "SI", "||", "BaseReg", "==", "X86", "::", "DI", ")", "&&", "(", "IndexReg", "==", "X86", "::", "BX", "||", "IndexReg", "==", "X86", "::", "BP", ")", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "(", "BaseReg", "||", "IndexReg", ")", "&&", "CheckBaseRegAndIndexRegAndScale", "(", "BaseReg", ",", "IndexReg", ",", "Scale", ",", "is64BitMode", "(", ")", ",", "ErrMsg", ")", ")", "return", "Error", "(", "Start", ",", "ErrMsg", ")", ";", "if", "(", "isParsingMSInlineAsm", "(", ")", ")", "return", "CreateMemForMSInlineAsm", "(", "RegNo", ",", "Disp", ",", "BaseReg", ",", "IndexReg", ",", "Scale", ",", "Start", ",", "End", ",", "Size", ",", "SM", ".", "getSymName", "(", ")", ",", "SM", ".", "getIdentifierInfo", "(", ")", ",", "Operands", ")", ";", "if", "(", "Parser", ".", "isParsingMasm", "(", ")", "&&", "is64BitMode", "(", ")", ")", "{", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "getPointerWidth", "(", ")", ",", "RegNo", ",", "Disp", ",", "BaseReg", ",", "IndexReg", ",", "Scale", ",", "Start", ",", "End", ",", "Size", ",", "X86", "::", "RIP", ")", ")", ";" ]

GCC

i386

CPP

stmt_completion

CPU

4,895

[ "_", "_", "P", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "mmask8", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_cmp_epu32_mask", "(", "_", "_", "m128i", "_", "_", "X", ",", "_", "_", "m128i", "_", "_", "Y", ",", "const", "int", "_", "_", "P", ")", "{", "return", "(", "_", "_", "mmask8", ")", "_", "_", "builtin_ia32_ucmpd128_mask", "(", "(", "_", "_", "v4si", ")", "_", "_", "X", ",", "(", "_", "_", "v4si", ")", "_", "_", "Y", "," ]

LLVM

Mips

TD

stmt_completion

CPU

4,896

[ ",", "IsCommutable", ";" ]

[ "class", "ADDV_W_DESC", ":", "MSA_3R_DESC_BASE", "<", "<STR_LIT>", ",", "add", ",", "MSA128WOpnd", ">" ]

GCC

i386

MD

next_suggestion

CPU

4,897

[ "<STR_LIT>" ]

[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float", ":", "DF", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]

GCC

aarch64

MD

next_suggestion

CPU

4,898

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

4,899

[ "let", "OutOfSlotData", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "coords", ";", "let", "Dest", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]