Datasets:
docz1105
/
ComBack_Plus_Plus

Dataset card Data Studio Files
Compiler_Type
stringclasses
2 values
Target
stringclasses
176 values
Programming Language
stringclasses
3 values
Task
stringclasses
4 values
Target_Type
stringclasses
7 values
Idx
int64
0
636k
Ground_Truth
listlengths
0
2.32k
Input
listlengths
1
1.02k
LLVM
ARM64
TD
stmt_completion
CPU
4,900
[ ",", "node", ">", "{" ]
[ "def", "Wr", ":", "BaseOneOperandData", "<", "opc", ",", "GPR32", ",", "asm" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,901
[ ";" ]
[ "switch", "(", "VA", ".", "getLocInfo", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown loc info!", "<STR_LIT>", ")", ";", "case", "CCValAssign", "::", "Full", ":", "break", ";", "case", "CCValAssign", "::", "BCvt", ":", "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "VA", ".", "getLocVT", "(", ")", ",", "Arg", ")", ";", "break", ";", "}", "if", "(", "VA", ".", "needsCustom", "(", ")", ")", "{", "if", "(", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "v2f64", ")", "{", "SDValue", "Half", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "f64", ",", "Arg", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "HalfGPRs", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "i32", ",", "MVT", "::", "i32", ")", ",", "Half", ")", ";", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "dl", ",", "VA", ".", "getLocReg", "(", ")", ",", "HalfGPRs", ",", "Flag", ")", ";", "Flag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "VA", "=", "RVLocs", "[", "++", "i", "]", ";", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "dl", ",", "VA", ".", "getLocReg", "(", ")", ",", "HalfGPRs", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Flag", ")", ";", "Flag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "VA", "=", "RVLocs", "[", "++", "i", "]", ";", "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "f64", ",", "Arg", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "}", "SDValue", "fmrrd", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "i32", ",", "MVT", "::", "i32", ")", ",", "&", "Arg", ",", "<NUM_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "dl", ",", "VA", ".", "getLocReg", "(", ")", ",", "fmrrd", ",", "Flag", ")", ";", "Flag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "VA", "=", "RVLocs", "[", "++", "i", "]" ]
GCC
mep
CPP
program_repair
CPU
4,902
[ "<FIXS>", "(", "OPTIONAL_CP_INSN", "ivc2", "-", "p1", "-", "isa", "(", "SLOTS", "P1", ")", "(", "INTRINSIC", "<STR_LIT>", "cpamadila1_h", "<STR_LIT>", ")", "(", "CPTYPE", "V4HI", ")", "VOLATILE", ")", "<FIXE>" ]
[ ";", "iiiiiiii", "<NUM_LIT>", "qqqqq", "ppppp", "<NUM_LIT>", "cpamadila1", ".", "h", "crqp", ",", "crpp", ",", "simm8p0", "(", "p0_1", ")", "(", "dni", "cpamadila1_h_P1", "<STR_LIT>", "cpamadila1.h $crqp,$crpp,simm8p0 Pn", "<STR_LIT>", "<BUGS>", "(", "OPTIONAL_CP_INSN", "ivc2", "-", "p1", "-", "isa", "(", "SLOTS", "P1", ")", "(", "INTRINSIC", "<STR_LIT>", "cpamadila1_h", "<STR_LIT>", ")", "(", "CPTYPE", "V4HI", ")", ")", "<BUGE>", "<STR_LIT>", "cpamadila1.h $crqp,$crpp,$simm8p0", "<STR_LIT>", "(", "+", "simm8p0", "(", "f", "-", "ivc2", "-", "<NUM_LIT>", "u8", "#", "x1f", ")", "crqp", "crpp", "(", "f", "-", "ivc2", "-", "<NUM_LIT>", "u23", "#", "x17", ")", "(", "f", "-", "ivc2", "-", "<NUM_LIT>", "u28", "<NUM_LIT>", ")", ")", "(", "sequence", "(", ")" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,903
[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]
[ "def", "KryoWrite_6cyc_XY_X_noRSV_175ln", ":", "SchedWriteRes", "<", "[", "KryoUnitXY", ",", "KryoUnitX", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,904
[ "Kind", ")", "const", "{" ]
[ "const", "TargetRegisterClass", "*", "Thumb1RegisterInfo", "::", "getPointerRegClass", "(", "unsigned" ]
LLVM
Sparc
CPP
stmt_completion
CPU
4,905
[ "(", ")", ";" ]
[ "void", "clearUsedRegisterList", "(", ")", "{", "UsedRegisters", ".", "clear" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,906
[ "Vtmp", ")", ".", "addImm", "(", "LoopSize", "&", "<NUM_LIT>", ")", ")", ";" ]
[ "UnitSize", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "Align", "&", "<NUM_LIT>", ")", "{", "UnitSize", "=", "<NUM_LIT>", ";", "}", "else", "{", "if", "(", "!", "MF", "->", "getFunction", "(", ")", "->", "getAttributes", "(", ")", ".", "hasAttribute", "(", "AttributeSet", "::", "FunctionIndex", ",", "Attribute", "::", "NoImplicitFloat", ")", "&&", "Subtarget", "->", "hasNEON", "(", ")", ")", "{", "if", "(", "(", "Align", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "&&", "SizeVal", ">=", "<NUM_LIT>", ")", "UnitSize", "=", "<NUM_LIT>", ";", "else", "if", "(", "(", "Align", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "&&", "SizeVal", ">=", "<NUM_LIT>", ")", "UnitSize", "=", "<NUM_LIT>", ";", "}", "if", "(", "UnitSize", "==", "<NUM_LIT>", ")", "UnitSize", "=", "<NUM_LIT>", ";", "}", "bool", "IsNeon", "=", "UnitSize", ">=", "<NUM_LIT>", ";", "TRC", "=", "(", "IsThumb1", "||", "IsThumb2", ")", "?", "&", "ARM", "::", "tGPRRegClass", ":", "&", "ARM", "::", "GPRRegClass", ";", "if", "(", "IsNeon", ")", "VecTRC", "=", "UnitSize", "==", "<NUM_LIT>", "?", "&", "ARM", "::", "DPairRegClass", ":", "UnitSize", "==", "<NUM_LIT>", "?", "&", "ARM", "::", "DPRRegClass", ":", "nullptr", ";", "unsigned", "BytesLeft", "=", "SizeVal", "%", "UnitSize", ";", "unsigned", "LoopSize", "=", "SizeVal", "-", "BytesLeft", ";", "if", "(", "SizeVal", "<=", "Subtarget", "->", "getMaxInlineSizeThreshold", "(", ")", ")", "{", "unsigned", "srcIn", "=", "src", ";", "unsigned", "destIn", "=", "dest", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "LoopSize", ";", "i", "+=", "UnitSize", ")", "{", "unsigned", "srcOut", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "unsigned", "destOut", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "unsigned", "scratch", "=", "MRI", ".", "createVirtualRegister", "(", "IsNeon", "?", "VecTRC", ":", "TRC", ")", ";", "emitPostLd", "(", "BB", ",", "MI", ",", "TII", ",", "dl", ",", "UnitSize", ",", "scratch", ",", "srcIn", ",", "srcOut", ",", "IsThumb1", ",", "IsThumb2", ")", ";", "emitPostSt", "(", "BB", ",", "MI", ",", "TII", ",", "dl", ",", "UnitSize", ",", "scratch", ",", "destIn", ",", "destOut", ",", "IsThumb1", ",", "IsThumb2", ")", ";", "srcIn", "=", "srcOut", ";", "destIn", "=", "destOut", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "BytesLeft", ";", "i", "++", ")", "{", "unsigned", "srcOut", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "unsigned", "destOut", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "unsigned", "scratch", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "emitPostLd", "(", "BB", ",", "MI", ",", "TII", ",", "dl", ",", "<NUM_LIT>", ",", "scratch", ",", "srcIn", ",", "srcOut", ",", "IsThumb1", ",", "IsThumb2", ")", ";", "emitPostSt", "(", "BB", ",", "MI", ",", "TII", ",", "dl", ",", "<NUM_LIT>", ",", "scratch", ",", "destIn", ",", "destOut", ",", "IsThumb1", ",", "IsThumb2", ")", ";", "srcIn", "=", "srcOut", ";", "destIn", "=", "destOut", ";", "}", "MI", "->", "eraseFromParent", "(", ")", ";", "return", "BB", ";", "}", "MachineBasicBlock", "*", "loopMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "exitMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MF", "->", "insert", "(", "It", ",", "loopMBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "unsigned", "varEnd", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "if", "(", "IsThumb2", ")", "{", "unsigned", "Vtmp", "=", "varEnd", ";", "if", "(", "(", "LoopSize", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "Vtmp", "=", "MRI", ".", "createVirtualRegister", "(", "TRC", ")", ";", "AddDefaultPred", "(", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "ARM", "::", "t2MOVi16", ")", "," ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,907
[ "let", "isFP", "=", "<NUM_LIT>", ";" ]
[ "def", "F2_sfmin", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_88b4f13d", ",", "TypeM", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
4,908
[ "Stride", ",", "Inst", "->", "getOperand", "(", "<NUM_LIT>", ")", "}", ";" ]
[ "Col", "=", "II", "->", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "break", ";", "}", "}", "}", "if", "(", "!", "Row", ")", "{", "splitST", "(", "Inst", ")", ";", "continue", ";", "}", "IRBuilder", "<", ">", "Builder", "(", "Inst", ")", ";", "LLVMContext", "&", "Ctx", "=", "Builder", ".", "getContext", "(", ")", ";", "Value", "*", "Stride", "=", "Builder", ".", "getInt64", "(", "<NUM_LIT>", ")", ";", "Value", "*", "I8Ptr", "=", "Builder", ".", "CreateBitCast", "(", "Inst", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Type", "::", "getInt8PtrTy", "(", "Ctx", ")", ")", ";", "std", "::", "array", "<", "Value", "*", ",", "<NUM_LIT>", ">", "Args", "=", "{", "Row", ",", "Col", ",", "I8Ptr", "," ]
LLVM
Lanai
CPP
next_suggestion
CPU
4,909
[ "}" ]
[ "Fixups", ".", "push_back", "(", "MCFixup", "::", "create", "(", "<NUM_LIT>", ",", "MCOp", ".", "getExpr", "(", ")", ",", "static_cast", "<", "MCFixupKind", ">", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ")", ";", "return", "<NUM_LIT>", ";" ]
GCC
mn10300
CPP
program_repair
MPU
4,910
[ "<FIXS>", "rtx_insn", "*", "r", ";", "<FIXE>", "<FIXS>", "for", "(", "r", "=", "get_insns", "(", ")", ";", "r", "!=", "NULL", ";", "r", "=", "next_nonnote_nondebug_insn", "(", "r", ")", ")", "<FIXE>", "<FIXS>", "rtx_insn", "*", "insn1", ",", "*", "insn2", ";", "<FIXE>" ]
[ "static", "voidmn10300_bundle_liw", "(", "void", ")", "{", "<BUGS>", "rtx", "r", ";", "<BUGE>", "<BUGS>", "for", "(", "r", "=", "get_insns", "(", ")", ";", "r", "!=", "NULL_RTX", ";", "r", "=", "next_nonnote_nondebug_insn", "(", "r", ")", ")", "<BUGE>", "{", "<BUGS>", "rtx", "insn1", ",", "insn2", ";", "<BUGE>", "struct", "liw_data", "liw1", ",", "liw2", ";", "insn1", "=", "r", ";" ]
LLVM
FISC
TD
program_repair
CPU
4,911
[ "<FIXS>", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "addr", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "addr", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "val", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "<FIXE>" ]
[ "{", "bits", "<NUM_LIT>", ">", "val", ";", "bits", "<NUM_LIT>", ">", "addr", ";", "<BUGS>", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "addr", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "addr", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "val", ";", "<BUGE>", "}", "def", "STR", ":", "InstFISC", "(", "outs", ")", ",", "(", "ins", "GRRegs", ":", "$", "val", ",", "memsrc", ":", "$", "addr", ")", "," ]
LLVM
ARM
TD
next_suggestion
CPU
4,912
[ "let", "RenderMethod", "=", "<STR_LIT>", ";" ]
[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]
LLVM
TPC
TD
stmt_completion
Virtual ISA
4,913
[ ">", "sw", ";" ]
[ "class", "VpuInstBinSwI", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rdst", ",", "RegisterClass", "Rsrc1", ",", "Operand", "Isrc", ",", "string", "asmstr", ",", "Operand", "Pred", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "VectorInstShort", "<", "opc", ",", "asmstr", ">", "{", "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "Rsrc1", ":", "$", "op1", ",", "TPCImm", "<", "Isrc", ">", ":", "$", "op2", ",", "DataType", ":", "$", "optype", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "Pred", ":", "$", "pred", ")", ";", "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_VectorOp", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>", ">", "op2", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>" ]
GCC
arm
CPP
stmt_completion
CPU
4,914
[ "(", ")", ";" ]
[ "if", "(", "!", "crtl", "->", "uses_pic_offset_table", "||", "compute_now", ")", "{", "gcc_assert", "(", "can_create_pseudo_p", "(", ")", "||", "(", "pic_reg", "!=", "NULL_RTX", "&&", "REG_P", "(", "pic_reg", ")", "&&", "GET_MODE", "(", "pic_reg", ")", "==", "Pmode", ")", ")", ";", "if", "(", "arm_pic_register", "!=", "INVALID_REGNUM", "&&", "!", "compute_now", "&&", "!", "(", "TARGET_THUMB1", "&&", "arm_pic_register", ">", "LAST_LO_REGNUM", ")", ")", "{", "if", "(", "!", "cfun", "->", "machine", "->", "pic_reg", ")", "cfun", "->", "machine", "->", "pic_reg", "=", "gen_rtx_REG", "(", "Pmode", ",", "arm_pic_register", ")", ";", "if", "(", "current_ir_type", "(", ")", "!=", "IR_GIMPLE", "||", "currently_expanding_to_rtl", ")", "crtl", "->", "uses_pic_offset_table", "=", "<NUM_LIT>", ";", "}", "else", "{", "rtx_insn", "*", "seq", ",", "*", "insn", ";", "if", "(", "pic_reg", "==", "NULL_RTX", ")", "pic_reg", "=", "gen_reg_rtx", "(", "Pmode", ")", ";", "if", "(", "!", "cfun", "->", "machine", "->", "pic_reg", ")", "cfun", "->", "machine", "->", "pic_reg", "=", "pic_reg", ";", "if", "(", "current_ir_type", "(", ")", "!=", "IR_GIMPLE", "||", "currently_expanding_to_rtl", ")", "{", "crtl", "->", "uses_pic_offset_table", "=", "<NUM_LIT>", ";", "start_sequence", "(", ")", ";", "if", "(", "TARGET_THUMB1", "&&", "arm_pic_register", "!=", "INVALID_REGNUM", "&&", "arm_pic_register", ">", "LAST_LO_REGNUM", "&&", "!", "compute_now", ")", "emit_move_insn", "(", "cfun", "->", "machine", "->", "pic_reg", ",", "gen_rtx_REG", "(", "Pmode", ",", "arm_pic_register", ")", ")", ";", "else", "arm_load_pic_register", "(", "<NUM_LIT>", "UL", ",", "pic_reg", ")", ";", "seq", "=", "get_insns" ]
LLVM
PowerPC
TD
stmt_completion
CPU
4,915
[ "<", "[", "IsPPC4xx", "]", ">", ";" ]
[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "MTSPR", "<NUM_LIT>", ",", "gprc", ":", "$", "Rx", ")", ">", ",", "Requires" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,916
[ "}" ]
[ "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
LLVM
R600
TD
stmt_completion
GPU
4,917
[ "}", "=", "Op2", ";" ]
[ "bit", "Op2", "=", "<NUM_LIT>", ";", "bit", "HasNativeOperands", "=", "<NUM_LIT>", ";", "bit", "VTXInst", "=", "<NUM_LIT>", ";", "bit", "TEXInst", "=", "<NUM_LIT>", ";", "let", "Namespace", "=", "<STR_LIT>", ";", "let", "OutOperandList", "=", "outs", ";", "let", "InOperandList", "=", "ins", ";", "let", "AsmString", "=", "asm", ";", "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "itin", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "TransOnly", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "Trig", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "Op3", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "isVector", ";", "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "FlagOperandIdx", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "HasNativeOperands", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "Op1", ";", "let", "TSFlags", "{", "<NUM_LIT>" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,918
[ "let", "Uses", "=", "[", "P0", "]", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,919
[ "<NUM_LIT>", ";" ]
[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=" ]
GCC
c6x
CPP
next_suggestion
VLIW
4,920
[ "}" ]
[ "n_insns", "++", ";", "if", "(", "NONDEBUG_INSN_P", "(", "insn", ")", "&&", "insn", "!=", "loop", "->", "loop_end", ")", "n_real_insns", "++", ";" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,921
[ "value", "(", ")", ",", "true", ")", ";" ]
[ "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "checkAndUpdateStackOffset", "(", "&", "MI", ",", "Subtarget", ".", "getStackAlignment", "(", ")", "." ]
LLVM
rvex
CPP
stmt_completion
VLIW
4,922
[ "getReg", "(", ")", ")", ";" ]
[ "void", "rvexInstPrinter", "::", "printOperand", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNo", ",", "raw_ostream", "&", "O", ")", "{", "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNo", ")", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "printRegName", "(", "O", ",", "Op", "." ]
LLVM
SPIRV
CPP
stmt_completion
Virtual ISA
4,923
[ ")", "{" ]
[ "bool", "MaxVerOK", "=", "!", "ReqMaxVer", "||", "!", "TargetVer", "||", "TargetVer", "<=", "ReqMaxVer", ";", "CapabilityList", "ReqCaps", "=", "getSymbolicOperandCapabilities", "(", "Category", ",", "i", ")", ";", "ExtensionList", "ReqExts", "=", "getSymbolicOperandExtensions", "(", "Category", ",", "i", ")", ";", "if", "(", "ReqCaps", ".", "empty", "(", ")", ")", "{", "if", "(", "ReqExts", ".", "empty", "(", ")", ")", "{", "if", "(", "MinVerOK", "&&", "MaxVerOK", ")", "return", "{", "true", ",", "{", "}", ",", "{", "}", ",", "ReqMinVer", ",", "ReqMaxVer", "}", ";", "return", "{", "false", ",", "{", "}", ",", "{", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "}", "}", "else", "if", "(", "MinVerOK", "&&", "MaxVerOK" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,924
[ "NumMicroOps", "=", "<NUM_LIT>", ";" ]
[ "def", "KryoWrite_3cyc_LS_XY_LS_noRSV_noRSV_noRSV_noRSV_369ln", ":", "SchedWriteRes", "<", "[", "KryoUnitLS", ",", "KryoUnitXY", ",", "KryoUnitLS", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let" ]
LLVM
X86
CPP
next_suggestion
CPU
4,925
[ "std", "::", "pair", "<", "int", ",", "MVT", ">", "SrcLT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "SrcVTy", ")", ";" ]
[ "assert", "(", "isa", "<", "VectorType", ">", "(", "SrcVTy", ")", "&&", "<STR_LIT>", "Unexpected type in getGSVectorCost", "<STR_LIT>", ")", ";", "unsigned", "VF", "=", "cast", "<", "FixedVectorType", ">", "(", "SrcVTy", ")", "->", "getNumElements", "(", ")", ";", "auto", "getIndexSizeInBits", "=", "[", "]", "(", "const", "Value", "*", "Ptr", ",", "const", "DataLayout", "&", "DL", ")", "{", "unsigned", "IndexSize", "=", "DL", ".", "getPointerSizeInBits", "(", ")", ";", "const", "GetElementPtrInst", "*", "GEP", "=", "dyn_cast", "<", "GetElementPtrInst", ">", "(", "Ptr", ")", ";", "if", "(", "IndexSize", "<", "<NUM_LIT>", "||", "!", "GEP", ")", "return", "IndexSize", ";", "unsigned", "NumOfVarIndices", "=", "<NUM_LIT>", ";", "const", "Value", "*", "Ptrs", "=", "GEP", "->", "getPointerOperand", "(", ")", ";", "if", "(", "Ptrs", "->", "getType", "(", ")", "->", "isVectorTy", "(", ")", "&&", "!", "getSplatValue", "(", "Ptrs", ")", ")", "return", "IndexSize", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "GEP", "->", "getNumOperands", "(", ")", ";", "++", "i", ")", "{", "if", "(", "isa", "<", "Constant", ">", "(", "GEP", "->", "getOperand", "(", "i", ")", ")", ")", "continue", ";", "Type", "*", "IndxTy", "=", "GEP", "->", "getOperand", "(", "i", ")", "->", "getType", "(", ")", ";", "if", "(", "auto", "*", "IndexVTy", "=", "dyn_cast", "<", "VectorType", ">", "(", "IndxTy", ")", ")", "IndxTy", "=", "IndexVTy", "->", "getElementType", "(", ")", ";", "if", "(", "(", "IndxTy", "->", "getPrimitiveSizeInBits", "(", ")", "==", "<NUM_LIT>", "&&", "!", "isa", "<", "SExtInst", ">", "(", "GEP", "->", "getOperand", "(", "i", ")", ")", ")", "||", "++", "NumOfVarIndices", ">", "<NUM_LIT>", ")", "return", "IndexSize", ";", "}", "return", "(", "unsigned", ")", "<NUM_LIT>", ";", "}", ";", "unsigned", "IndexSize", "=", "(", "ST", "->", "hasAVX512", "(", ")", "&&", "VF", ">=", "<NUM_LIT>", ")", "?", "getIndexSizeInBits", "(", "Ptr", ",", "DL", ")", ":", "DL", ".", "getPointerSizeInBits", "(", ")", ";", "auto", "*", "IndexVTy", "=", "FixedVectorType", "::", "get", "(", "IntegerType", "::", "get", "(", "SrcVTy", "->", "getContext", "(", ")", ",", "IndexSize", ")", ",", "VF", ")", ";", "std", "::", "pair", "<", "int", ",", "MVT", ">", "IdxsLT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "IndexVTy", ")", ";" ]
LLVM
ARM
TD
stmt_completion
CPU
4,926
[ "=", "<STR_LIT>", ";" ]
[ "let", "ParserMethod", "=", "<STR_LIT>", ";", "let", "RenderMethod" ]
LLVM
Mips
CPP
stmt_completion
CPU
4,927
[ ";" ]
[ "unsigned", "BimmX16MaxDisp", "=", "(", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", "-", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ";", "if", "(", "isBBInRange", "(", "MI", ",", "DestBB", ",", "BimmX16MaxDisp", ")", ")", "{", "Br", ".", "MaxDisp", "=", "BimmX16MaxDisp", ";", "MI", "->", "setDesc", "(", "TII", "->", "get", "(", "Mips", "::", "BimmX16", ")", ")", ";", "}", "else", "{", "DestBB", "->", "setAlignment", "(", "Align", "(", "<NUM_LIT>", ")", ")", ";", "Br", ".", "MaxDisp", "=", "(", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", "-", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ";", "MI", "->", "setDesc", "(", "TII", "->", "get", "(", "Mips", "::", "JalB16", ")", ")", ";", "}", "BBInfo", "[", "MBB", "->", "getNumber", "(", ")", "]", ".", "Size", "+=", "<NUM_LIT>", ";", "adjustBBOffsetsAfter", "(", "MBB", ")", ";", "HasFarJump", "=", "true" ]
LLVM
AMDGPU
TD
next_suggestion
GPU
4,928
[ "let", "TSFlags", "=", "ps", ".", "TSFlags", ";" ]
[ "class", "MTBUF_Real", "<", "MTBUF_Pseudo", "ps", ">", ":", "InstSI", "<", "ps", ".", "OutOperandList", ",", "ps", ".", "InOperandList", ",", "ps", ".", "Mnemonic", "#", "ps", ".", "AsmOperands", ",", "[", "]", ">", "{", "let", "isPseudo", "=", "<NUM_LIT>", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";", "let", "SubtargetPredicate", "=", "ps", ".", "SubtargetPredicate", ";", "let", "AsmMatchConverter", "=", "ps", ".", "AsmMatchConverter", ";", "let", "Constraints", "=", "ps", ".", "Constraints", ";", "let", "DisableEncoding", "=", "ps", ".", "DisableEncoding", ";" ]
LLVM
XCore
TD
stmt_completion
MPU
4,929
[ "SDNPMayLoad", ",", "SDNPVariadic", "]", ">", ";" ]
[ "def", "XCoreRetsp", ":", "SDNode", "<", "<STR_LIT>", ",", "SDTBrind", ",", "[", "SDNPHasChain", ",", "SDNPOptInGlue", "," ]
GCC
arm
MD
next_suggestion
CPU
4,930
[ "<STR_LIT>" ]
[ "[", "(", "set", "(", "match_operand", ":", "VSHFT", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "ashiftrt", ":", "VSHFT", "(", "match_operand", ":", "VSHFT", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM
CSKY
CPP
stmt_completion
CPU
4,931
[ "(", ")", ";" ]
[ "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "return", "MFI", ".", "hasVarSizedObjects" ]
GCC
m68k
MD
stmt_completion
MPU
4,932
[ "HImode", ",", "<NUM_LIT>", ")" ]
[ "(", "const_int", "<NUM_LIT>", ")", ")", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "{", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "!", "=", "REG", ")", "operands", "[", "<NUM_LIT>", "]", "=", "adjust_address", "(", "operands", "[", "<NUM_LIT>", "]", "," ]
LLVM
AArch64
CPP
next_suggestion
CPU
4,933
[ "return", "Success", ";" ]
[ "static", "DecodeStatus", "DecodeSImm", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "uint64_t", "Imm", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "if", "(", "Imm", "&", "~", "(", "(", "<NUM_LIT>", "LL", "<<", "Bits", ")", "-", "<NUM_LIT>", ")", ")", "return", "Fail", ";", "if", "(", "Imm", "&", "(", "<NUM_LIT>", "<<", "(", "Bits", "-", "<NUM_LIT>", ")", ")", ")", "Imm", "|=", "~", "(", "(", "<NUM_LIT>", "LL", "<<", "Bits", ")", "-", "<NUM_LIT>", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "Imm", ")", ")", ";" ]
LLVM
Mips
TD
stmt_completion
CPU
4,934
[ ">", ";" ]
[ "def", "MipsSDR", ":", "SDNode", "<", "<STR_LIT>", ",", "SDTStore", ",", "[", "SDNPHasChain", ",", "SDNPMayStore", ",", "SDNPMemOperand", "]" ]
GCC
i386
MD
stmt_completion
CPU
4,935
[ ")" ]
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,936
[ "return", "<STR_LIT>", "ARMISD::VQSHLsu", "<STR_LIT>", ";" ]
[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::PIC_ADD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMPZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMPFP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMPFPw0", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::BCC_i64", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::FMSTAT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMOV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CAND", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::COR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CXOR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::RBIT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::FTOSI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::FTOUI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SITOF", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::UITOF", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SRL_FLAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SRA_FLAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::RRX", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::ADDC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::ADDE", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SUBC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SUBE", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VMOVRRD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VMOVDRR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::EH_SJLJ_SETJMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::EH_SJLJ_LONGJMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::TC_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::THREAD_POINTER", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::DYN_ALLOC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::MEMBARRIER", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::MEMBARRIER_MCR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::PRELOAD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCEQ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCEQZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGE", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGEZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCLEZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGEU", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGTZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCLTZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGTU", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VTST", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHRs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHRu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHLLs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHLLu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHLLi", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHRN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VRSHRs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VRSHRu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VRSHRN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VQSHLs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VQSHLu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
GCC
powerpcspe
CPP
stmt_completion
CPU
4,937
[ ";" ]
[ "static", "_", "_", "inline__", "float", "_", "_", "frsp", "(", "float", "a", ")", "{", "float", "d", ";", "_", "_", "asm__", "(", "<STR_LIT>", "frsp %0,%1", "<STR_LIT>", ":", "<STR_LIT>", "=d", "<STR_LIT>", "(", "d", ")", ":", "<STR_LIT>", "f", "<STR_LIT>", "(", "a", ")", ")", ";", "return", "d" ]
LLVM
M88k
CPP
program_repair
MPU
4,938
[ "<FIXS>", "Lexer", ".", "UnLex", "(", "WidthTok", ".", "value", "(", ")", ")", ";", "<FIXE>" ]
[ "}", "if", "(", "Lexer", ".", "isNot", "(", "AsmToken", "::", "Less", ")", ")", "{", "if", "(", "WidthTok", ")", "<BUGS>", "Lexer", ".", "UnLex", "(", "WidthTok", ".", "getValue", "(", ")", ")", ";", "<BUGE>", "return", "MatchOperand_NoMatch", ";", "}", "Parser", ".", "Lex", "(", ")", ";" ]
GCC
arm
CPP
next_suggestion
CPU
4,939
[ "}" ]
[ "vclt_f32", "(", "float32x2_t", "_", "_", "a", ",", "float32x2_t", "_", "_", "b", ")", "{", "return", "(", "uint32x2_t", ")", "(", "_", "_", "a", "<", "_", "_", "b", ")", ";" ]
GCC
i386
MD
program_repair
CPU
4,940
[ "<FIXS>", "(", "define_insn", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "smaxmin", ":", "V4HI", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<FIXE>", "<FIXS>", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "define_insn", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "umaxmin", ":", "V8QI", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<FIXE>", "<FIXS>", "<STR_LIT>", "<FIXE>" ]
[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "umax", ":", "V8QI", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "smax", ":", "V4HI", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "define_insn", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "umin", ":", "V8QI", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "smin", ":", "V4HI", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
GCC
ft32
MD
stmt_completion
MPU
4,941
[ ")", "]" ]
[ "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "unspec", ":", "SI", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_XCHG", ")" ]
LLVM
Hexagon
CPP
stmt_completion
DSP
4,942
[ "(", ")", "const", "{" ]
[ "const", "HexagonArchEnum", "&", "getHexagonArchVersion" ]
LLVM
ARM64
TD
stmt_completion
CPU
4,943
[ "=", "<STR_LIT>", ";" ]
[ "def", "PrefetchOperand", ":", "AsmOperandClass", "{", "let", "Name" ]
LLVM
TPC
TD
stmt_completion
Virtual ISA
4,944
[ "=", "optype", ";" ]
[ "let", "Itinerary", "=", "IIC_ScalarOp", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "OperandType" ]
GCC
i386
MD
program_repair
CPU
4,945
[ "<FIXS>", "(", "define_code_attr", "absneg_mnemonic", "[", "(", "abs", "<STR_LIT>", ")", "(", "neg", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]
[ "(", "define_code_iterator", "absneg", "[", "abs", "neg", "]", ")", "<BUGS>", "(", "define_code_attr", "absnegprefix", "[", "(", "abs", "<STR_LIT>", ")", "(", "neg", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_code_iterator", "any_extend", "[", "sign_extend", "zero_extend", "]", ")" ]
LLVM
Mips
CPP
next_suggestion
CPU
4,946
[ "}" ]
[ "void", "MipsAsmParser", "::", "createCpRestoreMemOp", "(", "bool", "IsLoad", ",", "int", "StackOffset", ",", "SMLoc", "IDLoc", ",", "MCStreamer", "&", "Out", ",", "const", "MCSubtargetInfo", "*", "STI", ")", "{", "MipsTargetStreamer", "&", "TOut", "=", "getTargetStreamer", "(", ")", ";", "if", "(", "IsLoad", ")", "{", "TOut", ".", "emitLoadWithImmOffset", "(", "Mips", "::", "LW", ",", "Mips", "::", "GP", ",", "Mips", "::", "SP", ",", "StackOffset", ",", "Mips", "::", "GP", ",", "IDLoc", ",", "STI", ")", ";", "return", ";" ]
LLVM
AArch64
TD
next_suggestion
CPU
4,947
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "data", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
4,948
[ "false", ",", "<NUM_LIT>", ")", ";" ]
[ "assert", "(", "FIST", ".", "getNode", "(", ")", "&&", "<STR_LIT>", "Unexpected failure", "<STR_LIT>", ")", ";", "return", "DAG", ".", "getLoad", "(", "Op", ".", "getValueType", "(", ")", ",", "Op", ".", "getDebugLoc", "(", ")", ",", "FIST", ",", "StackSlot", ",", "NULL", ",", "<NUM_LIT>", ",", "false", "," ]
LLVM
SystemZ
CPP
stmt_completion
CPU
4,949
[ ",", "ZII", ")", ";" ]
[ "if", "(", "EmitCFI", ")", "{", "SPOffsetFromCFA", "-=", "Size", ";", "buildCFAOffs", "(", "InsMBB", ",", "InsPt", ",", "DL", ",", "SPOffsetFromCFA", ",", "ZII", ")", ";", "}", "MachineMemOperand", "*", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MachinePointerInfo", "(", ")", ",", "MachineMemOperand", "::", "MOVolatile", "|", "MachineMemOperand", "::", "MOLoad", ",", "<NUM_LIT>", ",", "Align", "(", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "InsMBB", ",", "InsPt", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "Size", "-", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "MMO", ")", ";", "}", ";", "bool", "StoreBackchain", "=", "MF", ".", "getFunction", "(", ")", ".", "hasFnAttribute", "(", "<STR_LIT>", "backchain", "<STR_LIT>", ")", ";", "if", "(", "StoreBackchain", ")", "BuildMI", "(", "*", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MachineBasicBlock", "*", "DoneMBB", "=", "nullptr", ";", "MachineBasicBlock", "*", "LoopMBB", "=", "nullptr", ";", "if", "(", "NumFullBlocks", "<", "<NUM_LIT>", ")", "{", "for", "(", "unsigned", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumFullBlocks", ";", "i", "++", ")", "allocateAndProbe", "(", "*", "MBB", ",", "MBBI", ",", "ProbeSize", ",", "true", ")", ";", "}", "else", "{", "uint64_t", "LoopAlloc", "=", "ProbeSize", "*", "NumFullBlocks", ";", "SPOffsetFromCFA", "-=", "LoopAlloc", ";", "BuildMI", "(", "*", "MBB", ",", "MBBI", ",", "DL", ",", "ZII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "buildDefCFAReg", "(", "*", "MBB", ",", "MBBI", ",", "DL", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "ZII", ")", ";", "emitIncrement", "(", "*", "MBB", ",", "MBBI", ",", "DL", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "-", "int64_t", "(", "LoopAlloc", ")", ",", "ZII", ")", ";", "buildCFAOffs", "(", "*", "MBB", ",", "MBBI", ",", "DL", ",", "-", "int64_t", "(", "<STR_LIT>", "::", "<STR_LIT>", "+", "LoopAlloc", ")" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,950
[ "}" ]
[ "if", "(", "generateSignBits", "(", "V", ")", ")", "return", "false", ";", "return", "!", "isa", "<", "OverflowingBinaryOperator", ">", "(", "V", ")", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,951
[ "let", "isCommutable", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]
LLVM
ARM64
TD
stmt_completion
CPU
4,952
[ "Rn", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "setFlags", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]
LLVM
AArch64
CPP
next_suggestion
CPU
4,953
[ "Info", ".", "offset", "=", "<NUM_LIT>", ";" ]
[ "static", "bool", "setInfoSVEStN", "(", "const", "AArch64TargetLowering", "&", "TLI", ",", "const", "DataLayout", "&", "DL", ",", "AArch64TargetLowering", "::", "IntrinsicInfo", "&", "Info", ",", "const", "CallInst", "&", "CI", ")", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "const", "EVT", "VT", "=", "TLI", ".", "getMemValueType", "(", "DL", ",", "CI", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ")", ";", "ElementCount", "EC", "=", "VT", ".", "getVectorElementCount", "(", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "NumVecs", ";", "++", "I", ")", "assert", "(", "VT", "==", "TLI", ".", "getMemValueType", "(", "DL", ",", "CI", ".", "getArgOperand", "(", "I", ")", "->", "getType", "(", ")", ")", "&&", "<STR_LIT>", "Invalid type.", "<STR_LIT>", ")", ";", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "CI", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "VT", ".", "getScalarType", "(", ")", ",", "EC", "*", "NumVecs", ")", ";", "Info", ".", "ptrVal", "=", "CI", ".", "getArgOperand", "(", "CI", ".", "getNumArgOperands", "(", ")", "-", "<NUM_LIT>", ")", ";" ]
LLVM
ARM
TD
next_suggestion
CPU
4,954
[ "}" ]
[ "def", "_register", ":", "NLdSt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "VecListOneD", ":", "$", "Vd", ",", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "AddrMode", ":", "$", "Rn", ",", "rGPR", ":", "$", "Rm", ")", ",", "IIC_VLD1u", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteVLD1", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
LLVM
PowerPC
CPP
stmt_completion
CPU
4,955
[ ")", ";" ]
[ "unsigned", "PPCLinuxTargetAsmInfo", "::", "PreferredEHDataFormat", "(", "DwarfEncoding", "::", "Target", "Reason", ",", "bool", "Global", ")", "const", "{", "return", "TargetAsmInfo", "::", "PreferredEHDataFormat", "(", "Reason", ",", "Global" ]
GCC
i386
CPP
next_suggestion
CPU
4,956
[ "return", "drap_vreg", ";" ]
[ "rtx", "drap_vreg", ";", "rtx", "arg_ptr", ";", "rtx_insn", "*", "seq", ",", "*", "insn", ";", "arg_ptr", "=", "gen_rtx_REG", "(", "Pmode", ",", "regno", ")", ";", "crtl", "->", "drap_reg", "=", "arg_ptr", ";", "start_sequence", "(", ")", ";", "drap_vreg", "=", "copy_to_reg", "(", "arg_ptr", ")", ";", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "insn", "=", "emit_insn_before", "(", "seq", ",", "NEXT_INSN", "(", "entry_of_function", "(", ")", ")", ")", ";", "if", "(", "!", "optimize", ")", "{", "add_reg_note", "(", "insn", ",", "REG_CFA_SET_VDRAP", ",", "drap_vreg", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,957
[ "<NUM_LIT>", ">", ";" ]
[ "def", "A64FXIPBR", ":", "ProcResource", "<" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,958
[ "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=" ]
LLVM
ARM64
TD
stmt_completion
CPU
4,959
[ "=", "<STR_LIT>", ";" ]
[ "class", "addsub_shifted_imm", "<", "ValueType", "Ty", ">", ":", "Operand", "<", "Ty", ">", ",", "ComplexPattern", "<", "Ty", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "imm", "]", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,960
[ "return", "ResultReg", ";" ]
[ "const", "TargetRegisterClass", "*", "RC", "=", "TLI", ".", "getRegClassFor", "(", "VT", ")", ";", "unsigned", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "unsigned", "Opc", "=", "isThumb2", "?", "ARM", "::", "t2ADDri", ":", "ARM", "::", "ADDri", ";", "AddOptionalDefs", "(", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ".", "addFrameIndex", "(", "SI", "->", "second", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ")", ";" ]
LLVM
AArch64
CPP
stmt_completion
CPU
4,961
[ "const", "override", "{" ]
[ "StringRef", "getPassName", "(", ")" ]
LLVM
AVR
CPP
next_suggestion
MPU
4,962
[ "if", "(", "ImpIsDead", ")", "MIBHI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";" ]
[ "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Define", ",", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstHiReg", ",", "getKillRegState", "(", "DstIsKill", ")", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstHiReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ";", "auto", "MIBHI", "=", "buildMI", "(", "MBB", ",", "MBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "DstHiReg", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstHiReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ".", "addReg", "(", "DstHiReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,963
[ "}" ]
[ "bits", "<", "<NUM_LIT>", ">", "Rss", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "MajOp", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "MinOp", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rdd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rss", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt", ";" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
4,964
[ "if", "(", "MFI", "->", "hasDispatchPtr", "(", ")", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_DISPATCH_PTR", ";" ]
[ "const", "SIMachineFunctionInfo", "*", "MFI", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "const", "GCNSubtarget", "&", "STM", "=", "MF", ".", "getSubtarget", "<", "GCNSubtarget", ">", "(", ")", ";", "AMDGPU", "::", "initDefaultAMDKernelCodeT", "(", "Out", ",", "&", "STM", ")", ";", "Out", ".", "compute_pgm_resource_registers", "=", "CurrentProgramInfo", ".", "ComputePGMRSrc1", "|", "(", "CurrentProgramInfo", ".", "ComputePGMRSrc2", "<<", "<NUM_LIT>", ")", ";", "Out", ".", "code_properties", "=", "AMD_CODE_PROPERTY_IS_PTR64", ";", "if", "(", "CurrentProgramInfo", ".", "DynamicCallStack", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_IS_DYNAMIC_CALLSTACK", ";", "AMD_HSA_BITS_SET", "(", "Out", ".", "code_properties", ",", "AMD_CODE_PROPERTY_PRIVATE_ELEMENT_SIZE", ",", "getElementByteSizeValue", "(", "STM", ".", "getMaxPrivateElementSize", "(", ")", ")", ")", ";", "if", "(", "MFI", "->", "hasPrivateSegmentBuffer", "(", ")", ")", "{", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_PRIVATE_SEGMENT_BUFFER", ";", "}", "if", "(", "MFI", "->", "hasDispatchPtr", "(", ")", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_DISPATCH_PTR", ";", "if", "(", "MFI", "->", "hasQueuePtr", "(", ")", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_QUEUE_PTR", ";", "if", "(", "MFI", "->", "hasKernargSegmentPtr", "(", ")", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_KERNARG_SEGMENT_PTR", ";", "if", "(", "MFI", "->", "hasDispatchID", "(", ")", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_DISPATCH_ID", ";", "if", "(", "MFI", "->", "hasFlatScratchInit", "(", ")", ")", "Out", ".", "code_properties", "|=", "AMD_CODE_PROPERTY_ENABLE_SGPR_FLAT_SCRATCH_INIT", ";" ]
GCC
nios2
CPP
stmt_completion
MPU
4,965
[ ",", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ";" ]
[ "return", "(", "strcmp", "(", "section", ",", "<STR_LIT>", ".sbss", "<STR_LIT>", ")", "==", "<NUM_LIT>", "||", "strncmp", "(", "section", ",", "<STR_LIT>", ".sbss.", "<STR_LIT>", ",", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "||", "strcmp", "(", "section", ",", "<STR_LIT>", ".sdata", "<STR_LIT>", ")", "==", "<NUM_LIT>", "||", "strncmp", "(", "section", ",", "<STR_LIT>", ".sdata.", "<STR_LIT>" ]
GCC
alpha
MD
next_suggestion
MPU
4,966
[ "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")" ]
[ "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "sign_extend", ":", "DI", "(", "any_divmod", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", ")", "(", "clobber", "(", "reg", ":", "DI", "<NUM_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "DI", "<NUM_LIT>", ")", ")", "]", ")" ]
GCC
i386
MD
program_repair
CPU
4,967
[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]
[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,968
[ "}", "else", "{" ]
[ "if", "(", "I", "!=", "MBB", ".", "end", "(", ")", ")", "DL", "=", "I", "->", "getDebugLoc", "(", ")", ";", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "ARMFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "*", "MF", ".", "getFrameInfo", "(", ")", ";", "unsigned", "Align", "=", "MFI", ".", "getObjectAlignment", "(", "FI", ")", ";", "MachineMemOperand", "*", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MachinePointerInfo", "::", "getFixedStack", "(", "FI", ")", ",", "MachineMemOperand", "::", "MOLoad", ",", "MFI", ".", "getObjectSize", "(", "FI", ")", ",", "Align", ")", ";", "switch", "(", "RC", "->", "getSize", "(", ")", ")", "{", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "GPRRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "LDRi12", ")", ",", "DestReg", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "MMO", ")", ")", ";", "}", "else", "if", "(", "ARM", "::", "SPRRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "VLDRS", ")", ",", "DestReg", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "MMO", ")", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unknown reg class!", "<STR_LIT>", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "DPRRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "VLDRD", ")", ",", "DestReg", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "MMO", ")", ")", ";", "}", "else", "if", "(", "ARM", "::", "GPRPairRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "unsigned", "LdmOpc", "=", "AFI", "->", "isThumbFunction", "(", ")", "?", "ARM", "::", "t2LDMIA", ":", "ARM", "::", "LDMIA", ";", "MachineInstrBuilder", "MIB", "=", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LdmOpc", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "MMO", ")", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "DestReg", ",", "ARM", "::", "gsub_0", ",", "RegState", "::", "DefineNoRead", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "DestReg", ",", "ARM", "::", "gsub_1", ",", "RegState", "::", "DefineNoRead", ",", "TRI", ")", ";", "if", "(", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "DestReg", ")", ")", "MIB", ".", "addReg", "(", "DestReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unknown reg class!", "<STR_LIT>", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "DPairRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "VLD1q64", ")", ",", "DestReg", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "MMO", ")", ")", ";" ]
LLVM
AArch64
CPP
stmt_completion
CPU
4,969
[ ")", "return", "CSR_AArch64_SVE_AAPCS_SaveList", ";" ]
[ "if", "(", "MF", "->", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", "==", "CallingConv", "::", "AArch64_SVE_VectorCall", ")", "return", "CSR_AArch64_SVE_AAPCS_SaveList", ";", "if", "(", "MF", "->", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "getTargetLowering", "(", ")", "->", "supportSwiftError", "(", ")", "&&", "MF", "->", "getFunction", "(", ")", ".", "getAttributes", "(", ")", ".", "hasAttrSomewhere", "(", "Attribute", "::", "SwiftError", ")", ")", "return", "CSR_AArch64_AAPCS_SwiftError_SaveList", ";", "if", "(", "MF", "->", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", "==", "CallingConv", "::", "PreserveMost", ")", "return", "CSR_AArch64_RT_MostRegs_SaveList", ";", "if", "(", "MF", "->", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", "==", "CallingConv", "::", "Win64", ")", "return", "CSR_AArch64_AAPCS_X18_SaveList", ";", "if", "(", "hasSVEArgsOrReturn", "(", "MF", ")" ]
LLVM
ARM
CPP
code_generation
CPU
4,970
[ "SDValue", "ARMTargetLowering", "::", "PerformCMOVCombine", "(", "SDNode", "*", "N", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "SDValue", "Cmp", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Cmp", ".", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "SDValue", "(", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "SDLoc", "dl", "(", "N", ")", ";", "SDValue", "LHS", "=", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "RHS", "=", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "FalseVal", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "TrueVal", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "ARMcc", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "<STR_LIT>", "::", "<STR_LIT>", "CC", "=", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "cast", "<", "ConstantSDNode", ">", "(", "ARMcc", ")", "->", "getZExtValue", "(", ")", ";", "SDValue", "Res", ";", "if", "(", "CC", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "FalseVal", "==", "RHS", "&&", "FalseVal", "!=", "LHS", ")", "{", "Res", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "TrueVal", ",", "ARMcc", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cmp", ")", ";", "}", "else", "if", "(", "CC", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "TrueVal", "==", "RHS", ")", "{", "SDValue", "ARMcc", ";", "SDValue", "NewCmp", "=", "getARMCmp", "(", "LHS", ",", "RHS", ",", "ISD", "::", "SETNE", ",", "ARMcc", ",", "DAG", ",", "dl", ")", ";", "Res", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "FalseVal", ",", "ARMcc", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "NewCmp", ")", ";", "}", "if", "(", "Res", ".", "getNode", "(", ")", ")", "{", "APInt", "KnownZero", ",", "KnownOne", ";", "DAG", ".", "ComputeMaskedBits", "(", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ",", "KnownZero", ",", "KnownOne", ")", ";", "if", "(", "KnownZero", "==", "<NUM_LIT>", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "MVT", "::", "i32", ",", "Res", ",", "DAG", ".", "getValueType", "(", "MVT", "::", "i1", ")", ")", ";", "else", "if", "(", "KnownZero", "==", "<NUM_LIT>", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "MVT", "::", "i32", ",", "Res", ",", "DAG", ".", "getValueType", "(", "MVT", "::", "i8", ")", ")", ";", "else", "if", "(", "KnownZero", "==", "<NUM_LIT>", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "MVT", "::", "i32", ",", "Res", ",", "DAG", ".", "getValueType", "(", "MVT", "::", "i16", ")", ")", ";", "}", "return", "Res", ";", "}" ]
[ "PerformCMOVCombine", "-", "Target-specific", "DAG", "combining", "for", "ARMISD", ":", ":CMOV", "." ]
LLVM
ARM64
TD
next_suggestion
CPU
4,971
[ "}" ]
[ "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "Ra", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isNegated", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ra", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]
GCC
i386
MD
stmt_completion
CPU
4,972
[ "<STR_LIT>", ")", ")" ]
[ "(", "eq_attr", "<STR_LIT>" ]
GCC
sh
MD
next_suggestion
CPU
4,973
[ "FAIL" ]
[ "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "{", "if", "(", "!", "optimize_insn_for_size_p", "(", ")", "&", "&", "sh_expand_cmpnstr", "(", "operands", ")", ")", "DONE", "else" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,974
[ "int", "Idx", "=", "CostTableLookup", "(", "NEONShuffleTbl", ",", "ISD", "::", "VECTOR_SHUFFLE", ",", "LT", ".", "second", ")", ";" ]
[ "if", "(", "Kind", "==", "SK_Reverse", ")", "{", "static", "const", "CostTblEntry", "<", "MVT", "::", "SimpleValueType", ">", "NEONShuffleTbl", "[", "]", "=", "{", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v2i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v2f32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v2f64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "VECTOR_SHUFFLE", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", "}", ";", "std", "::", "pair", "<", "unsigned", ",", "MVT", ">", "LT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "Tp", ")", ";" ]
LLVM
SystemZ
CPP
next_suggestion
CPU
4,975
[ "}" ]
[ "MFI", ".", "setReturnAddressIsTaken", "(", "true", ")", ";", "if", "(", "verifyReturnAddressArgumentIsConstant", "(", "Op", ",", "DAG", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "unsigned", "Depth", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "EVT", "PtrVT", "=", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "if", "(", "Depth", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "MF", ".", "getSubtarget", "<", "SystemZSubtarget", ">", "(", ")", ".", "hasBackChain", "(", ")", ")", "report_fatal_error", "(", "<STR_LIT>", "Unsupported stack frame traversal count", "<STR_LIT>", ")", ";", "SDValue", "FrameAddr", "=", "lowerFRAMEADDR", "(", "Op", ",", "DAG", ")", ";", "auto", "*", "TFL", "=", "Subtarget", ".", "getFrameLowering", "<", "SystemZELFFrameLowering", ">", "(", ")", ";", "int", "Offset", "=", "(", "TFL", "->", "usePackedStack", "(", "MF", ")", "?", "-", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "*", "getTargetMachine", "(", ")", ".", "getPointerSize", "(", "<NUM_LIT>", ")", ";", "SDValue", "Ptr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FrameAddr", ",", "DAG", ".", "getConstant", "(", "Offset", ",", "DL", ",", "PtrVT", ")", ")", ";", "return", "DAG", ".", "getLoad", "(", "PtrVT", ",", "DL", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "Ptr", ",", "MachinePointerInfo", "(", ")", ")", ";", "}", "Register", "LinkReg", "=", "MF", ".", "addLiveIn", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "return", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "DL", ",", "LinkReg", ",", "PtrVT", ")", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,976
[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM
WebAssembly
CPP
stmt_completion
Virtual ISA
4,977
[ ";" ]
[ "ModulePass", "*", "llvm", "::", "createWebAssemblyLowerEmscriptenExceptions", "(", ")", "{", "return", "new", "WebAssemblyLowerEmscriptenExceptions", "(", ")" ]
LLVM
SPIRV
CPP
next_suggestion
Virtual ISA
4,978
[ "}" ]
[ "IRB", "->", "CreateIntrinsic", "(", "Intrinsic", "::", "spv_switch", ",", "{", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", "}", ",", "{", "Args", "}", ")", ";", "return", "&", "I", ";" ]
LLVM
ARM
CPP
program_repair
CPU
4,979
[ "<FIXS>", "if", "(", "Subtarget", "->", "hasDSP", "(", ")", "&&", "isSaturatingConditional", "(", "Op", ",", "SatValue", ",", "SatConstant", ")", ")", "<FIXE>" ]
[ "SDValue", "SatValue", ";", "uint64_t", "SatConstant", ";", "<BUGS>", "if", "(", "isSaturatingConditional", "(", "Op", ",", "SatValue", ",", "SatConstant", ")", ")", "<BUGE>", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "SatValue", ",", "DAG", ".", "getConstant", "(", "countTrailingOnes", "(", "SatConstant", ")", ",", "dl", ",", "VT", ")", ")", ";" ]
GCC
i386
CPP
next_suggestion
CPU
4,980
[ "}" ]
[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_insertf32x4", "(", "_", "_", "m256", "_", "_", "A", ",", "_", "_", "m128", "_", "_", "B", ",", "const", "int", "_", "_", "imm", ")", "{", "return", "(", "_", "_", "m256", ")", "_", "_", "builtin_ia32_insertf32x4_256_mask", "(", "(", "_", "_", "v8sf", ")", "_", "_", "A", ",", "(", "_", "_", "v4sf", ")", "_", "_", "B", ",", "_", "_", "imm", ",", "(", "_", "_", "v8sf", ")", "_", "mm256_avx512_setzero_ps", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]
LLVM
ARM
TD
program_repair
CPU
4,981
[ "<FIXS>", "def", "LDM", ":", "AXI4ld", "(", "outs", ")", ",", "<FIXE>", "<FIXS>", "def", "STM", ":", "AXI4st", "(", "outs", ")", ",", "<FIXE>" ]
[ "let", "mayLoad", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LDM", ":", "AXI4ld", "<NUM_LIT>", ",", "(", "outs", ")", ",", "<BUGE>", "(", "ins", "addrmode4", ":", "$", "addr", ",", "pred", ":", "$", "p", ",", "reglist", ":", "$", "dst1", ",", "variable_ops", ")", ",", "LdMulFrm", ",", "<STR_LIT>", ",", "[", "]", ">", ";", "let", "mayStore", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "STM", ":", "AXI4st", "<NUM_LIT>", ",", "(", "outs", ")", ",", "<BUGE>", "(", "ins", "addrmode4", ":", "$", "addr", ",", "pred", ":", "$", "p", ",", "reglist", ":", "$", "src1", ",", "variable_ops", ")", ",", "StMulFrm", ",", "<STR_LIT>", ",", "[", "]", ">", ";" ]
LLVM
X86
TD
stmt_completion
CPU
4,982
[ ")", ")", ")", ")", "]", ",", "d", ">", ",", "Sched", "<", "[", "sched", ".", "Folded", ",", "ReadAfterLd", "]", ">", ";" ]
[ "def", "rm", ":", "PI", "<", "opc", ",", "MRMSrcMem", ",", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "src1", ",", "x86memop", ":", "$", "src2", ")", ",", "asm", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "vt", "(", "OpNode", "RC", ":", "$", "src1", ",", "(", "mem_frag", "addr", ":", "$", "src2" ]
GCC
i386
MD
program_repair
CPU
4,983
[ "<FIXS>", "split_double_concat", "(", "DWI", ">", "mode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", "<FIXE>", "<FIXS>", "}", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]
[ "emit_insn", "(", "gen_vec_concatv2di", "(", "tmp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "}", "else", "<BUGS>", "split_double_concat", "(", "TImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", "DONE", "}", ")", "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "any_or_plus", ":", "DI", "(", "ashift", ":", "DI", "(", "zero_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "zero_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "{", "split_double_concat", "(", "DImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", "<BUGE>", "DONE", "<BUGS>", "}", ")", "<BUGE>", "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DWI", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
Z80old
CPP
next_suggestion
MPU
4,984
[ "case", "<NUM_LIT>", ":", "OS", "<<", "<STR_LIT>", "z", "<STR_LIT>", ";", "break", ";" ]
[ "void", "Z80oldInstPrinterBase", "::", "printCCOperand", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "Op", ",", "raw_ostream", "&", "OS", ")", "{", "switch", "(", "MI", "->", "getOperand", "(", "Op", ")", ".", "getImm", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Invalid CC operand!", "<STR_LIT>", ")", ";", "case", "<NUM_LIT>", ":", "OS", "<<", "<STR_LIT>", "nz", "<STR_LIT>", ";", "break", ";" ]
GCC
sh
MD
next_suggestion
CPU
4,985
[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]" ]
[ "[", "(", "set", "(", "match_operand", ":", "QIHI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mem", ":", "QIHI", "(", "plus", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
ARM
TD
next_suggestion
CPU
4,986
[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "top", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC
i386
MD
stmt_completion
CPU
4,987
[ "<STR_LIT>", ")", ")" ]
[ "(", "define_attr", "<STR_LIT>", "<STR_LIT>", "(", "const_string" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,988
[ ";" ]
[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,989
[ "let", "CextOpcode", "=", "<STR_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";" ]
GCC
ia64
MD
stmt_completion
CPU
4,990
[ "<STR_LIT>", ")" ]
[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "ior", "(", "match_test" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,991
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "def", "C2_and", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "PredRegs", ":", "$", "Ps4", ")", ",", "<STR_LIT>", ",", "tc_640086b5", ",", "TypeCR", ">", ",", "Enc_454a26", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
Mips
CPP
stmt_completion
CPU
4,992
[ "Result", ";" ]
[ "SDValue", "LaneB", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ResVecTy", "==", "MVT", "::", "v2i64", ")", "{", "LaneA", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ";", "ViaVecTy", "=", "MVT", "::", "v4i32", ";", "}", "else", "LaneA", "=", "LaneB", ";", "SDValue", "Ops", "[", "<NUM_LIT>", "]", "=", "{", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", "}", ";", "SDValue", "Result", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "DL", ",", "ViaVecTy", ",", "makeArrayRef", "(", "Ops", ",", "ViaVecTy", ".", "getVectorNumElements", "(", ")", ")", ")", ";", "if", "(", "ViaVecTy", "!=", "ResVecTy", ")", "Result", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "ResVecTy", ",", "Result", ")", ";", "return" ]
LLVM
SPIRV
CPP
stmt_completion
Virtual ISA
4,993
[ "isa", "<", "ExtractValueInst", ">", "(", "I", ")", "||", "isa", "<", "AtomicCmpXchgInst", ">", "(", "I", ")", ";" ]
[ "return", "isa", "<", "StoreInst", ">", "(", "I", ")", "||", "isa", "<", "LoadInst", ">", "(", "I", ")", "||", "isa", "<", "InsertValueInst", ">", "(", "I", ")", "||" ]
LLVM
ARM64
TD
next_suggestion
CPU
4,994
[ "}" ]
[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "ExtendOperand", ";" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,995
[ "(", ")", ")", ";" ]
[ "const", "MCConstantExpr", "*", "CE", "=", "cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "unsigned", "Value", "=", "encodeNeonVMOVImmediate", "(", "CE", "->", "getValue" ]
LLVM
WebAssembly
CPP
code_generation
Virtual ISA
4,996
[ "bool", "WebAssemblyInstrInfo", "::", "reverseBranchCondition", "(", "SmallVectorImpl", "<", "MachineOperand", ">", "&", "Cond", ")", "const", "{", "assert", "(", "Cond", ".", "size", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Expected a flag and a condition expression", "<STR_LIT>", ")", ";", "MachineFunction", "&", "MF", "=", "*", "Cond", "[", "<NUM_LIT>", "]", ".", "getParent", "(", ")", "->", "getParent", "(", ")", "->", "getParent", "(", ")", ";", "auto", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "if", "(", "Cond", "[", "<NUM_LIT>", "]", ".", "isReg", "(", ")", "&&", "MRI", ".", "getRegClass", "(", "Cond", "[", "<NUM_LIT>", "]", ".", "getReg", "(", ")", ")", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "return", "true", ";", "Cond", ".", "front", "(", ")", "=", "MachineOperand", "::", "CreateImm", "(", "!", "Cond", ".", "front", "(", ")", ".", "getImm", "(", ")", ")", ";", "return", "false", ";", "}" ]
[ "Reverses", "the", "branch", "condition", "of", "the", "specified", "condition", "list", ",", "returning", "false", "on", "success", "and", "true", "if", "it", "can", "not", "be", "reversed", "." ]
LLVM
PowerPC
CPP
stmt_completion
CPU
4,997
[ "Invalid u6imm argument!", "<STR_LIT>", ")", ";" ]
[ "void", "printU6ImmOperand", "(", "const", "MachineInstr", "*", "MI", ",", "unsigned", "OpNo", ",", "raw_ostream", "&", "O", ")", "{", "unsigned", "char", "value", "=", "MI", "->", "getOperand", "(", "OpNo", ")", ".", "getImm", "(", ")", ";", "assert", "(", "value", "<=", "<NUM_LIT>", "&&", "<STR_LIT>" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,998
[ "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "isPredicatedNew", "=" ]
GCC
frv
CPP
code_generation
VLIW
4,999
[ "static", "rtx", "frv_expand_mdpackh_builtin", "(", "tree", "call", ",", "rtx", "target", ")", "{", "enum", "insn_code", "icode", "=", "CODE_FOR_mdpackh", ";", "rtx", "pat", ",", "op0", ",", "op1", ";", "rtx", "arg1", "=", "frv_read_argument", "(", "call", ",", "<NUM_LIT>", ")", ";", "rtx", "arg2", "=", "frv_read_argument", "(", "call", ",", "<NUM_LIT>", ")", ";", "rtx", "arg3", "=", "frv_read_argument", "(", "call", ",", "<NUM_LIT>", ")", ";", "rtx", "arg4", "=", "frv_read_argument", "(", "call", ",", "<NUM_LIT>", ")", ";", "target", "=", "frv_legitimize_target", "(", "icode", ",", "target", ")", ";", "op0", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "op1", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "emit_clobber", "(", "op0", ")", ";", "emit_clobber", "(", "op1", ")", ";", "emit_move_insn", "(", "simplify_gen_subreg", "(", "HImode", ",", "op0", ",", "DImode", ",", "<NUM_LIT>", ")", ",", "arg1", ")", ";", "emit_move_insn", "(", "simplify_gen_subreg", "(", "HImode", ",", "op0", ",", "DImode", ",", "<NUM_LIT>", ")", ",", "arg2", ")", ";", "emit_move_insn", "(", "simplify_gen_subreg", "(", "HImode", ",", "op1", ",", "DImode", ",", "<NUM_LIT>", ")", ",", "arg3", ")", ";", "emit_move_insn", "(", "simplify_gen_subreg", "(", "HImode", ",", "op1", ",", "DImode", ",", "<NUM_LIT>", ")", ",", "arg4", ")", ";", "pat", "=", "GEN_FCN", "(", "icode", ")", "(", "target", ",", "op0", ",", "op1", ")", ";", "if", "(", "!", "pat", ")", "return", "NULL_RTX", ";", "emit_insn", "(", "pat", ")", ";", "return", "target", ";", "}" ]
[ "Expand", "the", "MDPACKH", "builtin", ".", "It", "takes", "four", "unsigned", "short", "arguments", "and", "each", "argument", "forms", "one", "word", "of", "the", "two", "double-word", "input", "registers", ".", "ARGLIST", "is", "a", "TREE_LIST", "of", "the", "arguments", "and", "TARGET", ",", "if", "nonnull", ",", "suggests", "a", "good", "place", "to", "put", "the", "return", "value", "." ]