docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	X86	CPP	code_generation	CPU	12,500	[ "void", "X86InstrInfo", "::", "loadRegFromStackSlot", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "Register", "DestReg", ",", "int", "FrameIdx", ",", "const", "TargetRegisterClass", "", "RC", ",", "const", "TargetRegisterInfo", "", "TRI", ")", "const", "{", "if", "(", "RC", "->", "getID", "(", ")", "==", "X86", "::", "TILERegClassID", ")", "{", "unsigned", "Opc", "=", "X86", "::", "TILELOADD", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MBB", ".", "getParent", "(", ")", "->", "getRegInfo", "(", ")", ";", "Register", "VirtReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "&", "X86", "::", "GR64_NOSPRegClass", ")", ";", "MachineInstr", "", "NewMI", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "X86", "::", "MOV64ri", ")", ",", "VirtReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "NewMI", "=", "addFrameReference", "(", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ";", "MachineOperand", "&", "MO", "=", "NewMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "MO", ".", "setReg", "(", "VirtReg", ")", ";", "MO", ".", "setIsKill", "(", "true", ")", ";", "}", "else", "if", "(", "RC", "->", "getID", "(", ")", "==", "X86", "::", "TILECFGRegClassID", ")", "{", "unsigned", "Opc", "=", "X86", "::", "PLDTILECFG", ";", "addFrameReference", "(", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ";", "}", "else", "{", "const", "MachineFunction", "&", "MF", "=", "", "MBB", ".", "getParent", "(", ")", ";", "unsigned", "Alignment", "=", "std", "::", "max", "<", "uint32_t", ">", "(", "TRI", "->", "getSpillSize", "(", "*", "RC", ")", ",", "<NUM_LIT>", ")", ";", "bool", "isAligned", "=", "(", "Subtarget", ".", "getFrameLowering", "(", ")", "->", "getStackAlign", "(", ")", ">=", "Alignment", ")", "\|\|", "RI", ".", "canRealignStack", "(", "MF", ")", ";", "unsigned", "Opc", "=", "getLoadRegOpcode", "(", "DestReg", ",", "RC", ",", "isAligned", ",", "Subtarget", ")", ";", "addFrameReference", "(", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ";", "}", "}" ]	[ "Load", "the", "specified", "register", "of", "the", "given", "register", "class", "from", "the", "specified", "stack", "frame", "index", "." ]
GCC	i386	CPP	next_suggestion	CPU	12,501	[ "rtx", "t1", "=", "gen_reg_rtx", "(", "SImode", ")", ";" ]	[ "bool", "unordered_compare", "=", "ix86_unordered_fp_compare", "(", "code", ")", ";", "rtx", "op0", "=", "", "pop0", ",", "op1", "=", "", "pop1", ";", "machine_mode", "op_mode", "=", "GET_MODE", "(", "op0", ")", ";", "bool", "is_sse", "=", "SSE_FLOAT_MODE_SSEMATH_OR_HF_P", "(", "op_mode", ")", ";", "if", "(", "op_mode", "==", "BFmode", ")", "{", "rtx", "op", "=", "gen_lowpart", "(", "HImode", ",", "op0", ")", ";", "if", "(", "CONST_INT_P", "(", "op", ")", ")", "op", "=", "simplify_const_unary_operation", "(", "FLOAT_EXTEND", ",", "SFmode", ",", "op0", ",", "BFmode", ")", ";", "else", "{", "rtx", "t1", "=", "gen_reg_rtx", "(", "SImode", ")", ";", "emit_insn", "(", "gen_zero_extendhisi2", "(", "t1", ",", "op", ")", ")", ";", "emit_insn", "(", "gen_ashlsi3", "(", "t1", ",", "t1", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "op", "=", "gen_lowpart", "(", "SFmode", ",", "t1", ")", ";", "}", "*", "pop0", "=", "op", ";", "op", "=", "gen_lowpart", "(", "HImode", ",", "op1", ")", ";", "if", "(", "CONST_INT_P", "(", "op", ")", ")", "op", "=", "simplify_const_unary_operation", "(", "FLOAT_EXTEND", ",", "SFmode", ",", "op1", ",", "BFmode", ")", ";", "else", "{" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,502	[ "for", "(", "const", "auto", "&", "I", ":", "IFMap", ")", "pruneUsesTooFar", "(", "I", ".", "first", ",", "RPO", ",", "Memo", ")", ";" ]	[ "for", "(", "const", "auto", "&", "I", ":", "IFMap", ")", "pruneCoveredSets", "(", "I", ".", "first", ")", ";", "UnsignedMap", "RPO", ";", "using", "RPOTType", "=", "ReversePostOrderTraversal", "<", "const", "MachineFunction", "*", ">", ";", "RPOTType", "RPOT", "(", "MFN", ")", ";", "unsigned", "RPON", "=", "<NUM_LIT>", ";", "for", "(", "const", "auto", "&", "I", ":", "RPOT", ")", "RPO", "[", "I", "->", "getNumber", "(", ")", "]", "=", "RPON", "++", ";", "PairMapType", "Memo", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,503	[ "::", "VMOVRRD", ")", "return", "false", ";" ]	[ "if", "(", "TID", ".", "mayStore", "(", ")", ")", "return", "false", ";", "unsigned", "Opcode", "=", "TID", ".", "getOpcode", "(", ")", ";", "if", "(", "Opcode", "==", "ARM", "::", "VMOVRS", "\|\|", "Opcode", "==", "ARM" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	12,504	[ "<NUM_LIT>", ",", "<STR_LIT>", "lo", "<STR_LIT>", ")", ";" ]	[ "Value", "", "CmpLo", "=", "Builder", ".", "CreateTrunc", "(", "CmpVal", ",", "Int64Ty", ",", "<STR_LIT>", "cmp_lo", "<STR_LIT>", ")", ";", "Value", "", "CmpHi", "=", "Builder", ".", "CreateTrunc", "(", "Builder", ".", "CreateLShr", "(", "CmpVal", ",", "<NUM_LIT>", ")", ",", "Int64Ty", ",", "<STR_LIT>", "cmp_hi", "<STR_LIT>", ")", ";", "Value", "", "NewLo", "=", "Builder", ".", "CreateTrunc", "(", "NewVal", ",", "Int64Ty", ",", "<STR_LIT>", "new_lo", "<STR_LIT>", ")", ";", "Value", "", "NewHi", "=", "Builder", ".", "CreateTrunc", "(", "Builder", ".", "CreateLShr", "(", "NewVal", ",", "<NUM_LIT>", ")", ",", "Int64Ty", ",", "<STR_LIT>", "new_hi", "<STR_LIT>", ")", ";", "Value", "", "Addr", "=", "Builder", ".", "CreateBitCast", "(", "AlignedAddr", ",", "Type", "::", "getInt8PtrTy", "(", "M", "->", "getContext", "(", ")", ")", ")", ";", "emitLeadingFence", "(", "Builder", ",", "CI", ",", "Ord", ")", ";", "Value", "", "LoHi", "=", "Builder", ".", "CreateCall", "(", "IntCmpXchg", ",", "{", "Addr", ",", "CmpLo", ",", "CmpHi", ",", "NewLo", ",", "NewHi", "}", ")", ";", "emitTrailingFence", "(", "Builder", ",", "CI", ",", "Ord", ")", ";", "Value", "*", "Lo", "=", "Builder", ".", "CreateExtractValue", "(", "LoHi", "," ]
LLVM	ARM64	TD	next_suggestion	CPU	12,505	[ "let", "ParserMatchClass", "=", "Imm1_32Operand", ";" ]	[ "class", "fixedpoint_i32", "<", "ValueType", "FloatVT", ">", ":", "Operand", "<", "FloatVT", ">", ",", "ComplexPattern", "<", "FloatVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "fpimm", ",", "ld", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
GCC	gcn	MD	stmt_completion	GPU	12,506	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "V_FP", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "V_FP", "(", "match_operand", ":", "V_FP", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]
GCC	i386	MD	program_repair	CPU	12,507	[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "output_asm_insn", "(", "buf", ",", "operands", ")", "return", "<STR_LIT>", "}", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else" ]
GCC	i386	CPP	next_suggestion	CPU	12,508	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m128d", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_cmpnlt_pd", "(", "_", "_", "m128d", "_", "_", "A", ",", "_", "_", "m128d", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m128d", ")", "_", "_", "builtin_ia32_cmpnltpd", "(", "(", "_", "_", "v2df", ")", "_", "_", "A", ",", "(", "_", "_", "v2df", ")", "_", "_", "B", ")", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,509	[ "let", "PrintMethod", "=", "<STR_LIT>", ";" ]	[ "def", "neon_uimm0", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "Imm", "=", "=", "<NUM_LIT>", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "neon_uimm0_asmoperand", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	12,510	[ "=", "<NUM_LIT>", ";" ]	[ "static", "const", "CostTblEntry", "AVX1CostTblNoPairWise", "[", "]", "=", "{", "{", "ISD", "::", "FADD", ",", "MVT", "::", "v4f64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "FADD", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "FADD", ",", "MVT", "::", "v8f32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "int", "ISD", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "Opcode", ")", ";", "assert", "(", "ISD", "&&", "<STR_LIT>", "Invalid opcode", "<STR_LIT>", ")", ";", "EVT", "VT", "=", "TLI", "->", "getValueType", "(", "DL", ",", "ValTy", ")", ";", "if", "(", "VT", ".", "isSimple", "(", ")", ")", "{", "MVT", "MTy", "=", "VT", ".", "getSimpleVT", "(", ")", ";", "if", "(", "ST", "->", "isSLM", "(", ")", ")", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "SLMCostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasAVX", "(", ")", ")", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "AVX1CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasSSE2", "(", ")", ")", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "SSE2CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "Entry", "->", "Cost", ";", "}", "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "ValTy", ")", ";", "MVT", "MTy", "=", "LT", ".", "second", ";", "auto", "", "ValVTy", "=", "cast", "<", "VectorType", ">", "(", "ValTy", ")", ";", "unsigned", "ArithmeticCost", "=", "<NUM_LIT>", ";", "if", "(", "LT", ".", "first", "!=", "<NUM_LIT>", "&&", "MTy", ".", "isVector", "(", ")", "&&", "MTy", ".", "getVectorNumElements", "(", ")", "<", "ValVTy", "->", "getNumElements", "(", ")", ")", "{", "VectorType", "", "SingleOpTy", "=", "VectorType", "::", "get", "(", "ValVTy", "->", "getElementType", "(", ")", ",", "MTy", ".", "getVectorNumElements", "(", ")", ")", ";", "ArithmeticCost", "=", "getArithmeticInstrCost", "(", "Opcode", ",", "SingleOpTy", ")", ";", "ArithmeticCost", "=", "LT", ".", "first", "-", "<NUM_LIT>", ";", "}", "if", "(", "ST", "->", "isSLM", "(", ")", ")", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "SLMCostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "ArithmeticCost", "+", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasAVX", "(", ")", ")", "if", "(", "const", "auto", "", "Entry", "=", "CostTableLookup", "(", "AVX1CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "ArithmeticCost", "+", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasSSE2", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "SSE2CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "ArithmeticCost", "+", "Entry", "->", "Cost", ";", "static", "const", "CostTblEntry", "AVX512BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v2i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v4i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v8i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v32i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v64i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v2i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v4i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v8i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v32i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v64i1", ",", "<NUM_LIT>", "}", ",", "}", ";", "static", "const", "CostTblEntry", "AVX2BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "static", "const", "CostTblEntry", "AVX1BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "static", "const", "CostTblEntry", "SSE2BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "if", "(", "ValVTy", "->", "getElementType", "(", ")", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", "{", "unsigned", "ArithmeticCost" ]
LLVM	AVR	CPP	next_suggestion	MPU	12,511	[ "MIBLO", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";" ]	[ "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "DstIsDead", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "bool", "DstIsKill", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "bool", "SrcIsKill", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "bool", "ImpIsDead", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "TRI", "->", "splitReg", "(", "SrcReg", ",", "SrcLoReg", ",", "SrcHiReg", ")", ";", "TRI", "->", "splitReg", "(", "DstReg", ",", "DstLoReg", ",", "DstHiReg", ")", ";", "auto", "MIBLO", "=", "buildMI", "(", "MBB", ",", "MBBI", ",", "Op", ")", ".", "addReg", "(", "DstLoReg", ",", "RegState", "::", "Define", "\|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstLoReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ".", "addReg", "(", "SrcLoReg", ",", "getKillRegState", "(", "SrcIsKill", ")", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	12,512	[ "if", "(", "TLI", ".", "SimplifyDemandedBits", "(", "Mask", ",", "DemandedMask", ",", "DCI", ")", ")", "return", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ";" ]	[ "SDValue", "Mask", "=", "cast", "<", "X86MaskedGatherScatterSDNode", ">", "(", "N", ")", "->", "getMask", "(", ")", ";", "if", "(", "Mask", ".", "getScalarValueSizeInBits", "(", ")", "!=", "<NUM_LIT>", ")", "{", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "APInt", "DemandedMask", "(", "APInt", "::", "getSignMask", "(", "Mask", ".", "getScalarValueSizeInBits", "(", ")", ")", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	12,513	[ "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", "FLAGS_REG", ")", "(", "compare", "(", "ior", ":", "SI", "(", "match_operand", ":" ]
LLVM	ARM	CPP	next_suggestion	CPU	12,514	[ "const", "MCInstrDesc", "&", "MCID", "=", "MI", "->", "getDesc", "(", ")", ";" ]	[ "}", "}", "else", "if", "(", "Reg0", "!=", "Reg1", ")", "{", "unsigned", "CommOpIdx1", ",", "CommOpIdx2", ";", "if", "(", "!", "TII", "->", "findCommutedOpIndices", "(", "MI", ",", "CommOpIdx1", ",", "CommOpIdx2", ")", "\|\|", "CommOpIdx1", "!=", "<NUM_LIT>", "\|\|", "MI", "->", "getOperand", "(", "CommOpIdx2", ")", ".", "getReg", "(", ")", "!=", "Reg0", ")", "return", "false", ";", "MachineInstr", "*", "CommutedMI", "=", "TII", "->", "commuteInstruction", "(", "MI", ")", ";", "if", "(", "!", "CommutedMI", ")", "return", "false", ";", "}", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg0", ")", ")", "return", "false", ";", "if", "(", "Entry", ".", "Imm2Limit", ")", "{", "unsigned", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "unsigned", "Limit", "=", "(", "<NUM_LIT>", "<<", "Entry", ".", "Imm2Limit", ")", "-", "<NUM_LIT>", ";", "if", "(", "Imm", ">", "Limit", ")", "return", "false", ";", "}", "else", "{", "unsigned", "Reg2", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg2", ")", ")", "return", "false", ";", "}", "const", "MCInstrDesc", "&", "NewMCID", "=", "TII", "->", "get", "(", "Entry", ".", "NarrowOpc2", ")", ";", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "<STR_LIT>", "::", "<STR_LIT>", "Pred", "=", "getInstrPredicate", "(", "MI", ",", "PredReg", ")", ";", "bool", "SkipPred", "=", "false", ";", "if", "(", "Pred", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "!", "NewMCID", ".", "isPredicable", "(", ")", ")", "return", "false", ";", "}", "else", "{", "SkipPred", "=", "!", "NewMCID", ".", "isPredicable", "(", ")", ";", "}", "bool", "HasCC", "=", "false", ";", "bool", "CCDead", "=", "false", ";" ]
GCC	i386	MD	next_suggestion	CPU	12,515	[ "else" ]	[ "(", "vec_concat", ":", "V4SI", "(", "fix", ":", "V2SI", "(", "match_operand", ":", "V2DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_vector", ":", "V2SI", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "{", "if", "(", "TARGET_AVX", ")", "return", "<STR_LIT>" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,516	[ "let", "ParserMatchClass", "=", "BranchTarget26Operand", ";" ]	[ "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]
GCC	arm	CPP	stmt_completion	CPU	12,517	[ "a", ",", "_", "_", "b", ")", ";" ]	[ "_", "_", "arm_vmulq_f16", "(", "float16x8_t", "_", "_", "a", ",", "float16x8_t", "_", "_", "b", ")", "{", "return", "_", "_", "builtin_mve_vmulq_fv8hf", "(", "_", "_" ]
GCC	avr	CPP	program_repair	MPU	12,518	[ "<FIXS>", "fold", "=", "build_function_call_vec", "(", "loc", ",", "vNULL", ",", "fold", ",", "&", "args", ",", "NULL", ")", ";", "<FIXE>" ]	[ "fold", "=", "targetm", ".", "builtin_decl", "(", "id", ",", "true", ")", ";", "if", "(", "fold", "!=", "error_mark_node", ")", "<BUGS>", "fold", "=", "build_function_call_vec", "(", "loc", ",", "fold", ",", "&", "args", ",", "NULL", ")", ";", "<BUGE>", "break", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,519	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]	[ "def", "_B", ":", "sme_mem_st_ss_inst", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "mnemonic", "#", "<STR_LIT>", ",", "!", "if", "(", "is_col", ",", "TileVectorOpV8", ",", "TileVectorOpH8", ")", ",", "is_col", ",", "sme_elm_idx0_15", ",", "GPR64shifted8", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,520	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
GCC	arm	MD	stmt_completion	CPU	12,521	[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(" ]
GCC	sparc	MD	next_suggestion	CPU	12,522	[ "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "truncate", ":", "SI", "(", "lshiftrt", ":", "DI", "(", "mult", ":", "DI", "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC	i386	MD	program_repair	CPU	12,523	[ "<FIXS>", "emit_insn", "(", "gen_rtx_SET", "(", "scratch", ",", "cond", ")", ")", "<FIXE>" ]	[ "cond", "=", "gen_rtx_fmt_ee", "(", "ORDERED", ",", "QImode", ",", "gen_rtx_REG", "(", "CCmode", ",", "FLAGS_REG", ")", ",", "const0_rtx", ")", "<BUGS>", "emit_insn", "(", "gen_rtx_SET", "(", "VOIDmode", ",", "scratch", ",", "cond", ")", ")", "<BUGE>", "emit_insn", "(", "gen_zero_extendqisi2", "(", "operands", "[", "<NUM_LIT>", "]", ",", "scratch", ")", ")", "DONE" ]
LLVM	SIC	TD	stmt_completion	CPU	12,524	[ ",", "GPROut", ",", "uimm20", ",", "ImmediateAddressUse", ">", ";" ]	[ "def", "LDi4", ":", "LoadImmediate4", "<", "<NUM_LIT>", ",", "<STR_LIT>" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,525	[ "const", "override", "{" ]	[ "bool", "requiresRegisterScavenging", "(", "const", "MachineFunction", "&", "MF", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,526	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "extend", "{", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rt", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "extend", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";" ]
LLVM	PowerPC	CPP	code_generation	CPU	12,527	[ "bool", "PPCInstrInfo", "::", "getMemOperandWithOffsetWidth", "(", "const", "MachineInstr", "&", "LdSt", ",", "const", "MachineOperand", "", "&", "BaseReg", ",", "int64_t", "&", "Offset", ",", "unsigned", "&", "Width", ",", "const", "TargetRegisterInfo", "", "TRI", ")", "const", "{", "assert", "(", "LdSt", ".", "mayLoadOrStore", "(", ")", "&&", "<STR_LIT>", "Expected a memory operation.", "<STR_LIT>", ")", ";", "if", "(", "LdSt", ".", "getNumExplicitOperands", "(", ")", "!=", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "\|\|", "!", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", ")", "return", "false", ";", "if", "(", "!", "LdSt", ".", "hasOneMemOperand", "(", ")", ")", "return", "false", ";", "Width", "=", "(", "*", "LdSt", ".", "memoperands_begin", "(", ")", ")", "->", "getSize", "(", ")", ";", "Offset", "=", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "BaseReg", "=", "&", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}" ]	[ "Return", "true", "if", "get", "the", "base", "operand", ",", "byte", "offset", "of", "an", "instruction", "and", "the", "memory", "width", "." ]
LLVM	Mips	CPP	stmt_completion	CPU	12,528	[ "::", "ELF", "::", "PF_R", ")", ";" ]	[ "if", "(", "sit", "==", "elfSegmentTable", "(", ")", ".", "end", "(", ")", ")", "sit", "=", "elfSegmentTable", "(", ")", ".", "find", "(", "llvm", "::", "ELF", "::", "PT_PHDR", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "sit", "==", "elfSegmentTable", "(", ")", ".", "end", "(", ")", ")", "sit", "=", "elfSegmentTable", "(", ")", ".", "begin", "(", ")", ";", "else", "++", "sit", ";", "ELFSegment", "*", "abiSeg", "=", "elfSegmentTable", "(", ")", ".", "insert", "(", "sit", ",", "llvm", "::", "ELF", "::", "PT_MIPS_ABIFLAGS", ",", "llvm" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	12,529	[ "}" ]	[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "src", ";", "let", "SrcB", "=", "{", "<NUM_LIT>", ",", "mask", ",", "<NUM_LIT>", "}", ";", "let", "SrcExtra", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "MaskInReg", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "VectorPred", "=", "<NUM_LIT>", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";", "let", "OutOfSlotData", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,530	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";" ]	[ "class", "BaseSIMDTwoSameVectorTied", "<", "bit", "Q", ",", "bit", "U", ",", "bits", "<", "<NUM_LIT>", ">", "size", ",", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "bits", "<", "<NUM_LIT>", ">", "size2", ",", "RegisterOperand", "regtype", ",", "string", "asm", ",", "string", "dstkind", ",", "string", "srckind", ",", "list", "<", "dag", ">", "pattern", ">", ":", "I", "<", "(", "outs", "regtype", ":", "$", "dst", ")", ",", "(", "ins", "regtype", ":", "$", "Rd", ",", "regtype", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", "#", "dstkind", "#", "<STR_LIT>", "#", "srckind", "#", "<STR_LIT>", "#", "dstkind", "#", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", ",", "Sched", "<", "[", "!", "if", "(", "Q", ",", "WriteVq", ",", "WriteVd", ")", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	12,531	[ "TmpR1", ")", ";" ]	[ "HII", ".", "loadRegFromStackSlot", "(", "B", ",", "It", ",", "TmpR1", ",", "FI", ",", "RC", ",", "HRI", ",", "Register", "(", ")", ")", ";", "expandLoadVec", "(", "B", ",", "std", "::", "prev", "(", "It", ")", ",", "MRI", ",", "HII", ",", "NewRegs", ")", ";", "BuildMI", "(", "B", ",", "It", ",", "DL", ",", "HII", ".", "get", "(", "Hexagon", "::", "V6_vandvrt", ")", ",", "DstR", ")", ".", "addReg", "(", "TmpR1", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "TmpR0", ",", "RegState", "::", "Kill", ")", ";", "NewRegs", ".", "push_back", "(", "TmpR0", ")", ";", "NewRegs", ".", "push_back", "(" ]
GCC	visium	MD	program_repair	Virtual ISA	12,532	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "truncate", ":", "SI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "truncate", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "R_FLAGS", ")", ")", "]", ")", "]", "<STR_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	12,533	[ "CC", "==", "CallingConv", "::", "Tail", "\|\|", "CC", "==", "CallingConv", "::", "SwiftTail", ")", ";" ]	[ "return", "(", "CC", "==", "CallingConv", "::", "Fast", "\|\|", "CC", "==", "CallingConv", "::", "GHC", "\|\|", "CC", "==", "CallingConv", "::", "X86_RegCall", "\|\|", "CC", "==", "CallingConv", "::", "HiPE", "\|\|", "CC", "==", "CallingConv", "::", "HHVM", "\|\|" ]
LLVM	X86	CPP	stmt_completion	CPU	12,534	[ "DAG", ",", "SDLoc", "(", "V", ")", ")", ";" ]	[ "static", "SDValue", "getNullFPConstForNullVal", "(", "SDValue", "V", ",", "SelectionDAG", "&", "DAG", ",", "const", "X86Subtarget", "&", "Subtarget", ")", "{", "if", "(", "!", "isNullFPScalarOrVectorConst", "(", "V", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "V", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "return", "getZeroVector", "(", "V", ".", "getSimpleValueType", "(", ")", ",", "Subtarget", "," ]
GCC	s390	MD	stmt_completion	MPU	12,535	[ "<STR_LIT>" ]	[ "(", "define_bypass", "<NUM_LIT>" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,536	[ "ImmTyR128", ")", ";" ]	[ "AMDGPUAsmParser", "::", "OperandMatchResultTy", "AMDGPUAsmParser", "::", "parseR128", "(", "OperandVector", "&", "Operands", ")", "{", "return", "parseNamedBit", "(", "<STR_LIT>", "r128", "<STR_LIT>", ",", "Operands", ",", "AMDGPUOperand", "::" ]
LLVM	AMDGPU	CPP	program_repair	GPU	12,537	[ "<FIXS>", "IsGdsHardcoded", "=", "true", ";", "<FIXE>" ]	[ "}", "if", "(", "Op", ".", "isToken", "(", ")", "&&", "Op", ".", "getToken", "(", ")", "==", "<STR_LIT>", "gds", "<STR_LIT>", ")", "{", "<BUGS>", "GDSOnly", "=", "true", ";", "<BUGE>", "continue", ";", "}" ]
GCC	i386	MD	program_repair	CPU	12,538	[ "<FIXS>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]	[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	TL45	CPP	stmt_completion	MPU	12,539	[ "FalseType", ")", "{" ]	[ "SDValue", "TrueValue", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "FalseValue", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "ISD", "::", "CondCode", "CC", "=", "cast", "<", "CondCodeSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "get", "(", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "EVT", "TrueType", "=", "TrueValue", ".", "getValueType", "(", ")", ";", "EVT", "FalseType", "=", "FalseValue", ".", "getValueType", "(", ")", ";", "if", "(", "TrueType", "!=" ]
LLVM	M68k	CPP	next_suggestion	MPU	12,540	[ "return", "DAG", ".", "getFrameIndex", "(", "ReturnAddrIndex", ",", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ")", ";" ]	[ "unsigned", "SlotSize", "=", "Subtarget", ".", "getSlotSize", "(", ")", ";", "ReturnAddrIndex", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateFixedObject", "(", "SlotSize", ",", "-", "(", "int64_t", ")", "SlotSize", ",", "false", ")", ";", "FuncInfo", "->", "setRAIndex", "(", "ReturnAddrIndex", ")", ";", "}" ]
GCC	i386	MD	program_repair	CPU	12,541	[ "<FIXS>", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float", ":", "V2DF", "(", "vec_select", ":", "V2SI", "<BUGS>", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", ")", "]" ]
LLVM	ARM	TD	stmt_completion	CPU	12,542	[ "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "bit_17", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "RdaDest", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "bit_7", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Qm" ]
LLVM	Hexagon	TD	stmt_completion	DSP	12,543	[ ";" ]	[ "def", "A2_svavghs", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_d08ee0f4", ",", "TypeALU32_3op", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>" ]
LLVM	MSP430	CPP	stmt_completion	MPU	12,544	[ ".", "ChangeToImmediate", "(", "Offset", ")", ";" ]	[ "void", "MSP430RegisterInfo", "::", "eliminateFrameIndex", "(", "MachineBasicBlock", "::", "iterator", "II", ",", "int", "SPAdj", ",", "RegScavenger", "", "RS", ")", "const", "{", "assert", "(", "SPAdj", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected", "<STR_LIT>", ")", ";", "unsigned", "i", "=", "<NUM_LIT>", ";", "MachineInstr", "&", "MI", "=", "", "II", ";", "MachineBasicBlock", "&", "MBB", "=", "", "MI", ".", "getParent", "(", ")", ";", "MachineFunction", "&", "MF", "=", "", "MBB", ".", "getParent", "(", ")", ";", "DebugLoc", "dl", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "while", "(", "!", "MI", ".", "getOperand", "(", "i", ")", ".", "isFI", "(", ")", ")", "{", "++", "i", ";", "assert", "(", "i", "<", "MI", ".", "getNumOperands", "(", ")", "&&", "<STR_LIT>", "Instr doesn't have FrameIndex operand!", "<STR_LIT>", ")", ";", "}", "int", "FrameIndex", "=", "MI", ".", "getOperand", "(", "i", ")", ".", "getIndex", "(", ")", ";", "unsigned", "BasePtr", "=", "(", "hasFP", "(", "MF", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "int", "Offset", "=", "MF", ".", "getFrameInfo", "(", ")", "->", "getObjectOffset", "(", "FrameIndex", ")", ";", "Offset", "+=", "<NUM_LIT>", ";", "if", "(", "!", "hasFP", "(", "MF", ")", ")", "Offset", "+=", "MF", ".", "getFrameInfo", "(", ")", "->", "getStackSize", "(", ")", ";", "else", "Offset", "+=", "<NUM_LIT>", ";", "Offset", "+=", "MI", ".", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "MI", ".", "setDesc", "(", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MI", ".", "getOperand", "(", "i", ")", ".", "ChangeToRegister", "(", "BasePtr", ",", "false", ")", ";", "if", "(", "Offset", "==", "<NUM_LIT>", ")", "return", ";", "unsigned", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Offset", "<", "<NUM_LIT>", ")", "BuildMI", "(", "MBB", ",", "next", "(", "II", ")", ",", "dl", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DstReg", ")", ".", "addReg", "(", "DstReg", ")", ".", "addImm", "(", "-", "Offset", ")", ";", "else", "BuildMI", "(", "MBB", ",", "next", "(", "II", ")", ",", "dl", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DstReg", ")", ".", "addReg", "(", "DstReg", ")", ".", "addImm", "(", "Offset", ")", ";", "return", ";", "}", "MI", ".", "getOperand", "(", "i", ")", ".", "ChangeToRegister", "(", "BasePtr", ",", "false", ")", ";", "MI", ".", "getOperand", "(", "i", "+", "<NUM_LIT>", ")" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	12,545	[ "<STR_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "op2", ";", "bits", "<", "<NUM_LIT>", ">", "dt", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "op1", ";", "let", "SrcB", "=", "op2", ";", "let", "OperandType", "=", "optype", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Switches", "=", "sw", ";", "let", "VectorPred", "=", "!", "eq", "(", "!", "cast", "<", "string", ">", "(", "Pred", ")", ",", "<STR_LIT>", ")", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";", "let", "Constraints", "=" ]
LLVM	Mips	CPP	stmt_completion	CPU	12,546	[ ")", ",", "getTargetNode", "(", "N", ",", "Ty", ",", "DAG", ",", "Flag", ")", ")", ";" ]	[ "SDValue", "Tgt", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Ty", ",", "getGlobalReg", "(", "DAG", ",", "Ty" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,547	[ "}" ]	[ "bool", "hasNoSdstCMPX", "(", ")", "const", "{", "return", "HasNoSdstCMPX", ";" ]
LLVM	M68k	TD	program_repair	MPU	12,548	[ "<FIXS>", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType8d", ",", "MxType8d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType16d", ",", "MxType16d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType32d", ",", "MxType32d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "<FIXE>" ]	[ "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_FMI", "MN", ",", "NODE", ",", "MxType32", ",", "MxType32", ".", "JOp", ",", "MxType32", ".", "JPat", ",", "CMDI", ",", "MxEncEAj_0", ",", "MxExtEmpty", ">", ";", "let", "isCommutable", "=", "isComm", "in", "{", "<BUGS>", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType8d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType16d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType32d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "<BUGE>", "}" ]
GCC	sh	CPP	stmt_completion	CPU	12,549	[ "PR_REG", ")", ";" ]	[ "rtx", "sh_get_pr_initial_val", "(", "void", ")", "{", "rtx", "val", "=", "get_hard_reg_initial_val", "(", "Pmode", "," ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,550	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "MajOp", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rdd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rss", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt", ";" ]
LLVM	Mips	CPP	stmt_completion	CPU	12,551	[ "return", "CSR_N64_SaveList", ";" ]	[ "const", "Function", "&", "F", "=", "MF", "->", "getFunction", "(", ")", ";", "if", "(", "F", ".", "hasFnAttribute", "(", "<STR_LIT>", "interrupt", "<STR_LIT>", ")", ")", "{", "if", "(", "Subtarget", ".", "hasMips64", "(", ")", ")", "return", "Subtarget", ".", "hasMips64r6", "(", ")", "?", "CSR_Interrupt_64R6_SaveList", ":", "CSR_Interrupt_64_SaveList", ";", "else", "return", "Subtarget", ".", "hasMips32r6", "(", ")", "?", "CSR_Interrupt_32R6_SaveList", ":", "CSR_Interrupt_32_SaveList", ";", "}", "if", "(", "Subtarget", ".", "isSingleFloat", "(", ")", ")", "return", "CSR_SingleFloatOnly_SaveList", ";", "if", "(", "Subtarget", ".", "isABI_CheriPureCap", "(", ")", ")", "return", "CSR_Cheri_Purecap_SaveList", ";", "if", "(", "Subtarget", ".", "isCheri", "(", ")", ")", "return", "CSR_N64_Cheri_SaveList", ";", "if", "(", "Subtarget", ".", "isABI_N64", "(", ")", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,552	[ "let", "ParserMatchClass", "=", "LogicalImm64Operand", ";" ]	[ "return", "AArch64_AM", ":", ":", "isLogicalImmediate", "(", "Imm", ".", "getZExtValue", "(", ")", ",", "<NUM_LIT>", ")", ";", "}", "]", ",", "logical_imm64_XFORM", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]
GCC	arm	CPP	stmt_completion	CPU	12,553	[ "a", ",", "float16x4_t", "_", "_", "b", ")", "{" ]	[ "vfmlsl_low_f16", "(", "float32x2_t", "_", "_", "r", ",", "float16x4_t", "_", "_" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,554	[ ".", "Type", "==", "ImmT", ";" ]	[ "return", "isImm", "(", ")", "&&", "Imm" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,555	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "A4_vcmphgtui", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "u7_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_643b4717", ",", "TypeALU64", ">", ",", "Enc_3680c2", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	i386	MD	stmt_completion	CPU	12,556	[ ")", "]" ]	[ "[", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_SHA1NEXTE", ")" ]
LLVM	TVM	CPP	stmt_completion	Virtual ISA	12,557	[ "MachineBlockFrequencyInfo", ">", "(", ")", ";" ]	[ "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "setPreservesCFG", "(", ")", ";", "AU", ".", "addPreserved", "<" ]
LLVM	PowerPC	TD	stmt_completion	CPU	12,558	[ ")", ",", "(", "SELECT_VSRC", "(", "CRORC", "$", "rhs", ",", "$", "lhs", ")", ",", "$", "tval", ",", "$", "fval", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "v2f64", "(", "selectcc", "i1", ":", "$", "lhs", ",", "i1", ":", "$", "rhs", ",", "v2f64", ":", "$", "tval", ",", "v2f64", ":", "$", "fval", ",", "SETGE", ")" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	12,559	[ "<STR_LIT>", "hexagonv62", "<STR_LIT>", ";" ]	[ "if", "(", "MV55", ")", "return", "<STR_LIT>", "hexagonv55", "<STR_LIT>", ";", "if", "(", "MV60", ")", "return", "<STR_LIT>", "hexagonv60", "<STR_LIT>", ";", "if", "(", "MV62", ")", "return" ]
LLVM	AMDGPU	TD	stmt_completion	GPU	12,560	[ "<NUM_LIT>", ";" ]	[ "let", "isPseudo", "=", "<NUM_LIT>", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";", "let", "Size", "=", "<NUM_LIT>", ";", "let", "UseNamedOperandTable", "=", "<NUM_LIT>", ";", "string", "Mnemonic", "=", "opName", ";", "string", "AsmOperands", "=", "asmOps", ";", "Instruction", "Opcode", "=", "!", "cast", "<", "Instruction", ">", "(", "NAME", ")", ";", "Instruction", "BaseOpcode", "=", "!", "cast", "<", "Instruction", ">", "(", "MUBUFGetBaseOpcode", "<", "NAME", ">", ".", "ret", ")", ";", "let", "VM_CNT", "=", "<NUM_LIT>", ";", "let", "EXP_CNT", "=", "<NUM_LIT>", ";", "let", "MUBUF", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "EXEC", "]", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "SchedRW", "=", "[", "WriteVMEM", "]", ";", "let", "AsmMatchConverter", "=", "<STR_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "offen", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "idxen", "=" ]
LLVM	Mips	CPP	next_suggestion	CPU	12,561	[ "if", "(", "IsUnsigned", ")", "{" ]	[ "break", ";", "case", "Mips", "::", "BGE", ":", "case", "Mips", "::", "BGEU", ":", "AcceptsEquality", "=", "true", ";", "ReverseOrderSLT", "=", "false", ";", "IsUnsigned", "=", "(", "PseudoOpcode", "==", "Mips", "::", "BGEU", ")", ";", "ZeroSrcOpcode", "=", "Mips", "::", "BLEZ", ";", "ZeroTrgOpcode", "=", "Mips", "::", "BGEZ", ";", "break", ";", "case", "Mips", "::", "BGT", ":", "case", "Mips", "::", "BGTU", ":", "AcceptsEquality", "=", "false", ";", "ReverseOrderSLT", "=", "true", ";", "IsUnsigned", "=", "(", "PseudoOpcode", "==", "Mips", "::", "BGTU", ")", ";", "ZeroSrcOpcode", "=", "Mips", "::", "BLTZ", ";", "ZeroTrgOpcode", "=", "Mips", "::", "BGTZ", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unknown opcode for branch pseudo-instruction", "<STR_LIT>", ")", ";", "}", "MCInst", "BranchInst", ";", "bool", "IsTrgRegZero", "=", "(", "TrgReg", "==", "Mips", "::", "ZERO", ")", ";", "bool", "IsSrcRegZero", "=", "(", "SrcReg", "==", "Mips", "::", "ZERO", ")", ";", "if", "(", "IsSrcRegZero", "&&", "IsTrgRegZero", ")", "{", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BLT", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BLTZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BLE", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BLEZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BGE", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BGEZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BGT", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BGTZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BGTU", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BNE", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "return", "false", ";", "}", "if", "(", "AcceptsEquality", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BEQ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "return", "false", ";", "}", "if", "(", "IsSrcRegZero", "\|\|", "IsTrgRegZero", ")", "{", "if", "(", "(", "IsSrcRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BGTU", ")", "\|\|", "(", "IsTrgRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BLTU", ")", ")", "{", "return", "false", ";", "}", "if", "(", "(", "IsSrcRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BLEU", ")", "\|\|", "(", "IsTrgRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BGEU", ")", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BEQ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}" ]
GCC	aarch64	MD	stmt_completion	CPU	12,562	[ "ss_plus", "ss_minus", "]", ")" ]	[ "(", "define_code_iterator", "SBINQOPS", "[" ]
GCC	aarch64	CPP	next_suggestion	CPU	12,563	[ "return", "NO_REGS", ";" ]	[ "if", "(", "FP_REGNUM_P", "(", "regno", ")", ")", "return", "FP_LO_REGNUM_P", "(", "regno", ")", "?", "FP_LO_REGS", ":", "FP_REGS", ";", "if", "(", "PR_REGNUM_P", "(", "regno", ")", ")", "return", "PR_LO_REGNUM_P", "(", "regno", ")", "?", "PR_LO_REGS", ":", "PR_HI_REGS", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	12,564	[ "MSA128DOpnd", ">", ";" ]	[ "class", "CLEI_S_D_DESC", ":", "MSA_I5_DESC_BASE", "<", "<STR_LIT>", ",", "vsetle_v2i64", ",", "vsplati64_simm5", "," ]
GCC	sparc	CPP	next_suggestion	CPU	12,565	[ "}" ]	[ "gcc_assert", "(", "sparc_leaf_function_p", "==", "current_function_uses_only_leaf_regs", ")", ";", "sparc_output_scratch_registers", "(", "file", ")", ";" ]
GCC	ia64	MD	stmt_completion	CPU	12,566	[ ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "BI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", ":", "BI", "(", "ne", ":", "BI", "(", "zero_extract", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>" ]
LLVM	Mips	CPP	program_repair	CPU	12,567	[ "<FIXS>", "const", "FeatureBitset", "&", "Features", "=", "STI", ".", "getFeatureBits", "(", ")", ";", "<FIXE>" ]	[ "DataSectionData", ".", "setAlignment", "(", "std", "::", "max", "(", "<NUM_LIT>", "u", ",", "DataSectionData", ".", "getAlignment", "(", ")", ")", ")", ";", "BSSSectionData", ".", "setAlignment", "(", "std", "::", "max", "(", "<NUM_LIT>", "u", ",", "BSSSectionData", ".", "getAlignment", "(", ")", ")", ")", ";", "<BUGS>", "uint64_t", "Features", "=", "STI", ".", "getFeatureBits", "(", ")", ";", "<BUGE>" ]
LLVM	ARM	CPP	next_suggestion	CPU	12,568	[ "if", "(", "SetFlags", ")", "{" ]	[ "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "t2SUBri", ")", ")", ";", "MIB", ".", "add", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MIB", ".", "addReg", "(", "<NUM_LIT>", ")", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,569	[ ")", ";" ]	[ "case", "ISD", "::", "FSQRT", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "FABS", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "FP_ROUND", ":", "case", "ISD", "::", "STRICT_FP_ROUND", ":", "return", "LowerFP_ROUND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_EXTEND", ":", "return", "LowerFP_EXTEND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FRAMEADDR", ":", "return", "LowerFRAMEADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SPONENTRY", ":", "return", "LowerSPONENTRY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "RETURNADDR", ":", "return", "LowerRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDROFRETURNADDR", ":", "return", "LowerADDROFRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CONCAT_VECTORS", ":", "return", "LowerCONCAT_VECTORS", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INSERT_VECTOR_ELT", ":", "return", "LowerINSERT_VECTOR_ELT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EXTRACT_VECTOR_ELT", ":", "return", "LowerEXTRACT_VECTOR_ELT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "BUILD_VECTOR", ":", "return", "LowerBUILD_VECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECTOR_SHUFFLE", ":", "return", "LowerVECTOR_SHUFFLE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SPLAT_VECTOR", ":", "return", "LowerSPLAT_VECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EXTRACT_SUBVECTOR", ":", "return", "LowerEXTRACT_SUBVECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INSERT_SUBVECTOR", ":", "return", "LowerINSERT_SUBVECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SDIV", ":", "case", "ISD", "::", "UDIV", ":", "return", "LowerDIV", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SMIN", ":", "case", "ISD", "::", "UMIN", ":", "case", "ISD", "::", "SMAX", ":", "case", "ISD", "::", "UMAX", ":", "return", "LowerMinMax", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "case", "ISD", "::", "SHL", ":", "return", "LowerVectorSRA_SRL_SHL", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SHL_PARTS", ":", "case", "ISD", "::", "SRL_PARTS", ":", "case", "ISD", "::", "SRA_PARTS", ":", "return", "LowerShiftParts", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CTPOP", ":", "return", "LowerCTPOP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FCOPYSIGN", ":", "return", "LowerFCOPYSIGN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "OR", ":", "return", "LowerVectorOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "XOR", ":", "return", "LowerXOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "PREFETCH", ":", "return", "LowerPREFETCH", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SINT_TO_FP", ":", "case", "ISD", "::", "UINT_TO_FP", ":", "case", "ISD", "::", "STRICT_SINT_TO_FP", ":", "case", "ISD", "::", "STRICT_UINT_TO_FP", ":", "return", "LowerINT_TO_FP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_TO_SINT", ":", "case", "ISD", "::", "FP_TO_UINT", ":", "case", "ISD", "::", "STRICT_FP_TO_SINT", ":", "case", "ISD", "::", "STRICT_FP_TO_UINT", ":", "return", "LowerFP_TO_INT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_TO_SINT_SAT", ":", "case", "ISD", "::", "FP_TO_UINT_SAT", ":", "return", "LowerFP_TO_INT_SAT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FSINCOS", ":", "return", "LowerFSINCOS", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FLT_ROUNDS_", ":", "return", "LowerFLT_ROUNDS_", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SET_ROUNDING", ":", "return", "LowerSET_ROUNDING", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "LowerMUL", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MULHS", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "case", "ISD", "::", "MULHU", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "return", "LowerINTRINSIC_W_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "LowerINTRINSIC_WO_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_STORE", ":", "if", "(", "cast", "<", "MemSDNode", ">", "(", "Op", ")", "->", "getMemoryVT", "(", ")", "==", "MVT", "::", "i128", ")", "{", "assert", "(", "Subtarget", "->", "hasLSE2", "(", ")", ")", ";", "return", "LowerStore128", "(", "Op", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "case", "ISD", "::", "STORE", ":", "return", "LowerSTORE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MSTORE", ":", "return", "LowerFixedLengthVectorMStoreToSVE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MGATHER", ":", "return", "LowerMGATHER", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MSCATTER", ":", "return", "LowerMSCATTER", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECREDUCE_SEQ_FADD", ":", "return", "LowerVECREDUCE_SEQ_FADD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECREDUCE_ADD", ":", "case", "ISD", "::", "VECREDUCE_AND", ":", "case", "ISD", "::", "VECREDUCE_OR", ":", "case", "ISD", "::", "VECREDUCE_XOR", ":", "case", "ISD", "::", "VECREDUCE_SMAX", ":", "case", "ISD", "::", "VECREDUCE_SMIN", ":", "case", "ISD", "::", "VECREDUCE_UMAX", ":", "case", "ISD", "::", "VECREDUCE_UMIN", ":", "case", "ISD", "::", "VECREDUCE_FADD", ":", "case", "ISD", "::", "VECREDUCE_FMAX", ":", "case", "ISD", "::", "VECREDUCE_FMIN", ":", "return", "LowerVECREDUCE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "return", "LowerATOMIC_LOAD_SUB", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_AND", ":", "return", "LowerATOMIC_LOAD_AND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "LowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VSCALE", ":", "return", "LowerVSCALE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ANY_EXTEND", ":", "case", "ISD", "::", "SIGN_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "return", "LowerFixedLengthVectorIntExtendToSVE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SIGN_EXTEND_INREG", ":", "{", "EVT", "ExtraVT", "=", "cast", "<", "VTSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getVT", "(", ")", ";", "EVT", "ExtraEltVT", "=", "ExtraVT", ".", "getVectorElementType", "(", ")", ";", "if", "(", "(", "ExtraEltVT", "!=", "MVT", "::", "i8", ")", "&&", "(", "ExtraEltVT", "!=", "MVT", "::", "i16", ")", "&&", "(", "ExtraEltVT", "!=", "MVT", "::", "i32", ")", "&&", "(", "ExtraEltVT", "!=", "MVT", "::", "i64", ")", ")", "return", "SDValue", "(", ")", ";", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "case", "ISD", "::", "TRUNCATE", ":", "return", "LowerTRUNCATE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MLOAD", ":", "return", "LowerMLOAD", "(", "Op", ",", "DAG" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	12,570	[ ";" ]	[ "const", "TargetRegisterClass", "", "IntRC", "=", "&", "Hexagon", "::", "IntRegsRegClass", ";", "bool", "Changed", "=", "false", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Splitting partition: ", "<STR_LIT>", ";", "dump_partition", "(", "dbgs", "(", ")", ",", "Part", ",", "", "TRI", ")", ";", "dbgs", "(", ")", "<<", "'", "\\n", "'", ")", ";", "UUPairMap", "PairMap", ";", "MISet", "SplitIns", ";", "for", "(", "unsigned", "DR", ":", "Part", ")", "{", "MachineInstr", "*", "DefI", "=", "MRI", "->", "getVRegDef", "(", "DR", ")", ";", "SplitIns", ".", "insert", "(", "DefI", ")", ";", "for", "(", "auto", "U", "=", "MRI", "->", "use_nodbg_begin", "(", "DR", ")", ",", "W", "=", "MRI", "->", "use_nodbg_end", "(", ")", ";", "U", "!=", "W", ";", "++", "U", ")", "SplitIns", ".", "insert", "(", "U", "->", "getParent", "(", ")", ")", ";", "unsigned", "LoR", "=", "MRI", "->", "createVirtualRegister", "(", "IntRC", ")", ";", "unsigned", "HiR", "=", "MRI", "->", "createVirtualRegister", "(", "IntRC", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Created mapping: ", "<STR_LIT>", "<<", "printReg", "(", "DR", ",", "TRI", ")", "<<", "<STR_LIT>", " -> ", "<STR_LIT>", "<<", "printReg", "(", "HiR", ",", "TRI", ")", "<<", "'", ":", "'", "<<", "printReg", "(", "LoR", ",", "TRI", ")", "<<", "'", "\\n", "'", ")", ";", "PairMap", ".", "insert", "(", "std", "::", "make_pair", "(", "DR", ",", "UUPair", "(", "LoR", ",", "HiR", ")", ")", ")", ";", "}", "MISet", "Erase", ";", "for", "(", "auto", "MI", ":", "SplitIns", ")", "{", "if", "(", "isFixedInstr", "(", "MI", ")", ")", "{", "collapseRegPairs", "(", "MI", ",", "PairMap", ")", ";", "}", "else", "{", "bool", "Done", "=", "splitInstr", "(", "MI", ",", "PairMap", ")", ";", "if", "(", "Done", ")", "Erase", ".", "insert", "(", "MI", ")", ";", "Changed", "\|=", "Done", ";", "}", "}", "for", "(", "unsigned", "DR", ":", "Part", ")", "{", "MISet", "Uses" ]
GCC	epiphany	MD	stmt_completion	MPU	12,571	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_cpu_unit" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,572	[ "const", "void", "*", "Decoder", ")", "{" ]	[ "static", "DecodeStatus", "DecodeVecShiftL16Imm", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "unsigned", "Imm", ",", "uint64_t", "Addr", "," ]
GCC	arm	CPP	stmt_completion	CPU	12,573	[ "_", "a", ";" ]	[ "vreinterpret_u16_s32", "(", "int32x2_t", "_", "_", "a", ")", "{", "return", "(", "uint16x4_t", ")", "_" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,574	[ ",", "SL", ",", "VT", ",", "RHS", ")", ";" ]	[ "if", "(", "RHS", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FSQRT", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SL", ",", "VT", ",", "RHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SL", ",", "VT", ",", "RHS", ")", ";", "}", "}", "if", "(", "Unsafe", ")", "{", "SDNodeFlags", "Flags", ";", "Flags", ".", "setUnsafeAlgebra", "(", "true", ")", ";", "SDValue", "Recip", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>" ]
GCC	mn10300	CPP	stmt_completion	MPU	12,575	[ ")", "==", "MEM", "&&", "!", "OK_FOR_Q", "(", "in", ")", ")", "{" ]	[ "if", "(", "class", "!=", "SP_REGS", "&&", "class", "!=", "ADDRESS_REGS", "&&", "class", "!=", "SP_OR_ADDRESS_REGS", "&&", "class", "!=", "SP_OR_EXTENDED_REGS", "&&", "class", "!=", "ADDRESS_OR_EXTENDED_REGS", "&&", "class", "!=", "SP_OR_ADDRESS_OR_EXTENDED_REGS", "&&", "(", "in", "==", "stack_pointer_rtx", "\|\|", "(", "GET_CODE", "(", "in", ")", "==", "PLUS", "&&", "(", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", "\|\|", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", ")", ")", ")", ")", "return", "ADDRESS_REGS", ";", "if", "(", "GET_CODE", "(", "in", ")", "==", "PLUS", "&&", "(", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", "\|\|", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", ")", ")", "{", "if", "(", "TARGET_AM33", ")", "return", "DATA_OR_EXTENDED_REGS", ";", "return", "DATA_REGS", ";", "}", "if", "(", "TARGET_AM33_2", "&&", "class", "==", "FP_REGS", "&&", "GET_CODE", "(", "in" ]
GCC	s390	CPP	next_suggestion	MPU	12,576	[ "if", "(", "in_p", "&&", "SYMBOLIC_CONST", "(", "x", ")", "&&", "flag_pic", "==", "<NUM_LIT>", "&&", "rclass", "!=", "ADDR_REGS", ")", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_PIC_addr", ":" ]	[ "if", "(", "in_p", "&&", "s390_loadrelative_operand_p", "(", "x", ",", "&", "symref", ",", "&", "offset", ")", "&&", "mode", "==", "Pmode", "&&", "!", "SYMBOL_FLAG_NOTALIGN2_P", "(", "symref", ")", "&&", "(", "offset", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "sri", "->", "icode", "=", "(", "(", "mode", "==", "DImode", ")", "?", "CODE_FOR_reloaddi_larl_odd_addend_z10", ":", "CODE_FOR_reloadsi_larl_odd_addend_z10", ")", ";", "if", "(", "MEM_P", "(", "x", ")", "&&", "s390_loadrelative_operand_p", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "NULL", ",", "NULL", ")", "&&", "(", "mode", "==", "QImode", "\|\|", "!", "reg_class_subset_p", "(", "rclass", ",", "GENERAL_REGS", ")", "\|\|", "GET_MODE_SIZE", "(", "mode", ")", ">", "UNITS_PER_WORD", "\|\|", "!", "s390_check_symref_alignment", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "GET_MODE_SIZE", "(", "mode", ")", ")", ")", ")", "{", "case", "M", "#", "#", "mode", ":", "\\", "if", "(", "TARGET_64BIT", ")", "\\", "sri", "->", "icode", "=", "in_p", "?", "CODE_FOR_reload", "#", "#", "m", "#", "#", "di_toreg_z10", ":", "\\", "CODE_FOR_reload", "#", "#", "m", "#", "#", "di_tomem_z10", ";", "\\", "else", "\\", "sri", "->", "icode", "=", "in_p", "?", "CODE_FOR_reload", "#", "#", "m", "#", "#", "si_toreg_z10", ":", "\\", "CODE_FOR_reload", "#", "#", "m", "#", "#", "si_tomem_z10", ";", "\\", "break", ";", "switch", "(", "GET_MODE", "(", "x", ")", ")", "{", "_", "_", "SECONDARY_RELOAD_CASE", "(", "QI", ",", "qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "HI", ",", "hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "SI", ",", "si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "DI", ",", "di", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "TI", ",", "ti", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "SF", ",", "sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "DF", ",", "df", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "TF", ",", "tf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "SD", ",", "sd", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "DD", ",", "dd", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "TD", ",", "td", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1QI", ",", "v1qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2QI", ",", "v2qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4QI", ",", "v4qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V8QI", ",", "v8qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V16QI", ",", "v16qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1HI", ",", "v1hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2HI", ",", "v2hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4HI", ",", "v4hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V8HI", ",", "v8hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1SI", ",", "v1si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2SI", ",", "v2si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4SI", ",", "v4si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1DI", ",", "v1di", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2DI", ",", "v2di", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1TI", ",", "v1ti", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1SF", ",", "v1sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2SF", ",", "v2sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4SF", ",", "v4sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1DF", ",", "v1df", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2DF", ",", "v2df", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1TF", ",", "v1tf", ")", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "}", "}", "if", "(", "!", "lra_in_progress", "&&", "in_p", "&&", "s390_plus_operand", "(", "x", ",", "mode", ")", ")", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_plus", ":", "CODE_FOR_reloadsi_plus", ")", ";", "if", "(", "MEM_P", "(", "x", ")", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", "&&", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "!", "DISP_IN_RANGE", "(", "INTVAL", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "+", "GET_MODE_SIZE", "(", "mode", ")", "-", "<NUM_LIT>", ")", ")", "{", "if", "(", "(", "reg_classes_intersect_p", "(", "GENERAL_REGS", ",", "rclass", ")", "&&", "s390_class_max_nregs", "(", "GENERAL_REGS", ",", "mode", ")", ">", "<NUM_LIT>", "&&", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", ")", "\|\|", "(", "reg_classes_intersect_p", "(", "FP_REGS", ",", "rclass", ")", "&&", "s390_class_max_nregs", "(", "FP_REGS", ",", "mode", ")", ">", "<NUM_LIT>", ")", ")", "{", "if", "(", "in_p", ")", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_la_in", ":", "CODE_FOR_reloadsi_la_in", ")", ";", "else", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_la_out", ":", "CODE_FOR_reloadsi_la_out", ")", ";", "}", "}" ]
GCC	s390	MD	program_repair	MPU	12,577	[ "<FIXS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "temp", ",", "<FIXE>", "<FIXS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<FIXE>" ]	[ "emit_jump_insn", "(", "gen_blt", "(", "label1", ")", ")", "emit_insn", "(", "gen_sub", "BFP", ":", "mode", ">", "<NUM_LIT>", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "CONST_DOUBLE_FROM_REAL_VALUE", "(", "sub", ",", "BFP", ":", "MODE", ">", "mode", ")", ")", ")", "<BUGS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "temp", ",", "<BUGE>", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", "emit_jump", "(", "label2", ")", "emit_label", "(", "label1", ")", "<BUGS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<BUGE>", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", "emit_label", "(", "label2", ")", "DONE" ]
LLVM	WebAssembly	CPP	next_suggestion	Virtual ISA	12,578	[ "}" ]	[ "Not", "=", "ICmp", "->", "isTrueWhenEqual", "(", ")", ";", "return", "getRegForValue", "(", "ICmp", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "Not", "=", "false", ";", "Register", "Reg", "=", "getRegForValue", "(", "V", ")", ";", "if", "(", "Reg", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "return", "maskI1Value", "(", "Reg", ",", "V", ")", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,579	[ "true", ";" ]	[ "bool", "AArch64InstrInfo", "::", "isSchedulingBoundary", "(", "const", "MachineInstr", "&", "MI", ",", "const", "MachineBasicBlock", "*", "MBB", ",", "const", "MachineFunction", "&", "MF", ")", "const", "{", "if", "(", "TargetInstrInfo", "::", "isSchedulingBoundary", "(", "MI", ",", "MBB", ",", "MF", ")", ")", "return" ]
LLVM	AArch64	CPP	program_repair	CPU	12,580	[ "<FIXS>", "~", "AArch64ELFObjectWriter", "(", ")", "override", "=", "default", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "}", "<FIXE>" ]	[ "#", "include", "<STR_LIT>", "MCTargetDesc/AArch64MCTargetDesc.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCContext.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCELFObjectWriter.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCValue.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/ErrorHandling.h", "<STR_LIT>", "using", "namespace", "llvm", ";", "namespace", "{", "class", "AArch64ELFObjectWriter", ":", "public", "MCELFObjectTargetWriter", "{", "public", ":", "AArch64ELFObjectWriter", "(", "uint8_t", "OSABI", ",", "bool", "IsLittleEndian", ",", "bool", "IsILP32", ")", ";", "<BUGS>", "~", "AArch64ELFObjectWriter", "(", ")", "override", ";", "<BUGE>", "protected", ":", "unsigned", "getRelocType", "(", "MCContext", "&", "Ctx", ",", "const", "MCValue", "&", "Target", ",", "const", "MCFixup", "&", "Fixup", ",", "bool", "IsPCRel", ")", "const", "override", ";", "bool", "IsILP32", ";", "<BUGS>", "private", ":", "<BUGE>", "}", ";", "<BUGS>", "}", "<BUGE>", "AArch64ELFObjectWriter", "::", "AArch64ELFObjectWriter", "(", "uint8_t", "OSABI", ",", "bool", "IsLittleEndian", "," ]
LLVM	PowerPC	CPP	next_suggestion	CPU	12,581	[ "if", "(", "Arg", ".", "getValueType", "(", ")", "==", "MVT", "::", "i1", ")", "Arg", "=", "DAG", ".", "getNode", "(", "Flags", ".", "isSExt", "(", ")", "?", "ISD", "::", "SIGN_EXTEND", ":", "ISD", "::", "ZERO_EXTEND", ",", "dl", ",", "MVT", "::", "i32", ",", "Arg", ")", ";" ]	[ "if", "(", "Result", ")", "{", "errs", "(", ")", "<<", "<STR_LIT>", "Call operand #", "<STR_LIT>", "<<", "i", "<<", "<STR_LIT>", " has unhandled type ", "<STR_LIT>", "<<", "EVT", "(", "ArgVT", ")", ".", "getEVTString", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "llvm_unreachable", "(", "nullptr", ")", ";", "}", "}", "}", "else", "{", "CCInfo", ".", "AnalyzeCallOperands", "(", "Outs", ",", "CC_PPC32_SVR4", ")", ";", "}", "CCInfo", ".", "clearWasPPCF128", "(", ")", ";", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ByValArgLocs", ";", "CCState", "CCByValInfo", "(", "CallConv", ",", "IsVarArg", ",", "MF", ",", "ByValArgLocs", ",", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "CCByValInfo", ".", "AllocateStack", "(", "CCInfo", ".", "getNextStackOffset", "(", ")", ",", "PtrByteSize", ")", ";", "CCByValInfo", ".", "AnalyzeCallOperands", "(", "Outs", ",", "CC_PPC32_SVR4_ByVal", ")", ";", "unsigned", "NumBytes", "=", "CCByValInfo", ".", "getNextStackOffset", "(", ")", ";", "int", "SPDiff", "=", "CalculateTailCallSPDiff", "(", "DAG", ",", "IsTailCall", ",", "NumBytes", ")", ";", "Chain", "=", "DAG", ".", "getCALLSEQ_START", "(", "Chain", ",", "NumBytes", ",", "<NUM_LIT>", ",", "dl", ")", ";", "SDValue", "CallSeqStart", "=", "Chain", ";", "SDValue", "LROp", ",", "FPOp", ";", "Chain", "=", "EmitTailCallLoadFPAndRetAddr", "(", "DAG", ",", "SPDiff", ",", "Chain", ",", "LROp", ",", "FPOp", ",", "dl", ")", ";", "SDValue", "StackPtr", "=", "DAG", ".", "getRegister", "(", "PPC", "::", "R1", ",", "MVT", "::", "i32", ")", ";", "SmallVector", "<", "std", "::", "pair", "<", "unsigned", ",", "SDValue", ">", ",", "<NUM_LIT>", ">", "RegsToPass", ";", "SmallVector", "<", "TailCallArgumentInfo", ",", "<NUM_LIT>", ">", "TailCallArguments", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "MemOpChains", ";", "bool", "seenFloatArg", "=", "false", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "RealArgIdx", "=", "<NUM_LIT>", ",", "j", "=", "<NUM_LIT>", ",", "e", "=", "ArgLocs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ",", "++", "RealArgIdx", ")", "{", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "i", "]", ";", "SDValue", "Arg", "=", "OutVals", "[", "RealArgIdx", "]", ";", "ISD", "::", "ArgFlagsTy", "Flags", "=", "Outs", "[", "RealArgIdx", "]", ".", "Flags", ";", "if", "(", "Flags", ".", "isByVal", "(", ")", ")", "{", "assert", "(", "(", "j", "<", "ByValArgLocs", ".", "size", "(", ")", ")", "&&", "<STR_LIT>", "Index out of bounds!", "<STR_LIT>", ")", ";", "CCValAssign", "&", "ByValVA", "=", "ByValArgLocs", "[", "j", "++", "]", ";", "assert", "(", "(", "VA", ".", "getValNo", "(", ")", "==", "ByValVA", ".", "getValNo", "(", ")", ")", "&&", "<STR_LIT>", "ValNo mismatch!", "<STR_LIT>", ")", ";", "unsigned", "LocMemOffset", "=", "ByValVA", ".", "getLocMemOffset", "(", ")", ";", "SDValue", "PtrOff", "=", "DAG", ".", "getIntPtrConstant", "(", "LocMemOffset", ",", "dl", ")", ";", "PtrOff", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "getPointerTy", "(", "MF", ".", "getDataLayout", "(", ")", ")", ",", "StackPtr", ",", "PtrOff", ")", ";", "SDValue", "MemcpyCall", "=", "CreateCopyOfByValArgument", "(", "Arg", ",", "PtrOff", ",", "CallSeqStart", ".", "getNode", "(", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Flags", ",", "DAG", ",", "dl", ")", ";", "SDValue", "NewCallSeqStart", "=", "DAG", ".", "getCALLSEQ_START", "(", "MemcpyCall", ",", "NumBytes", ",", "<NUM_LIT>", ",", "SDLoc", "(", "MemcpyCall", ")", ")", ";", "DAG", ".", "ReplaceAllUsesWith", "(", "CallSeqStart", ".", "getNode", "(", ")", ",", "NewCallSeqStart", ".", "getNode", "(", ")", ")", ";", "Chain", "=", "CallSeqStart", "=", "NewCallSeqStart", ";", "Arg", "=", "PtrOff", ";", "}" ]
GCC	i386	MD	stmt_completion	CPU	12,582	[ "HI", "<STR_LIT>", ")" ]	[ "(", "define_mode_iterator", "SWI1248_AVX512BWDQ2_64", "[", "(", "QI", "<STR_LIT>", ")", "(" ]
GCC	frv	MD	next_suggestion	VLIW	12,583	[ "UNSPEC_MQLCLRHS", ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DI", "[", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]" ]
GCC	s390	MD	next_suggestion	MPU	12,584	[ "(", "unspec", ":", "SI", "[", "(", "reg", ":", "CCRAW", "CC_REGNUM", ")", "]", "UNSPEC_CC_TO_INT", ")", ")", "]" ]	[ "(", "set", "(", "reg", ":", "CCRAW", "CC_REGNUM", ")", "(", "unspec", ":", "CCRAW", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "VSTRING_FLAG_CS", ")", "]", "UNSPEC_VEC_VFENECC", ")", ")", "]", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	12,585	[ ":" ]	[ "return", "true", ";", "case", "S2_storerh_io", ":", "case", "S2_storerhnew_io", ":", "case", "S2_pstorerht_io", ":", "case", "S2_pstorerhf_io", ":", "case", "S4_pstorerhtnew_io", ":", "case", "S4_pstorerhfnew_io", ":", "case", "S2_pstorerhnewt_io", ":", "case", "S2_pstorerhnewf_io", ":", "case", "S4_pstorerhnewtnew_io", ":", "case", "S4_pstorerhnewfnew_io", ":", "case", "S2_storerh_pi", ":", "case", "S2_storerhnew_pi", ":", "case", "S2_pstorerht_pi", ":", "case", "S2_pstorerhf_pi", ":", "case", "S2_pstorerhtnew_pi", ":", "case", "S2_pstorerhfnew_pi", ":", "case", "S2_pstorerhnewt_pi", ":", "case", "S2_pstorerhnewf_pi", ":", "case", "S2_pstorerhnewtnew_pi", ":", "case", "S2_pstorerhnewfnew_pi", ":", "case", "S4_storerh_ap", ":", "case", "S4_storerhnew_ap", ":", "case", "S2_storerh_pr", ":", "case", "S2_storerhnew_pr", ":", "case", "S4_storerh_ur", ":", "case", "S4_storerhnew_ur", ":", "case", "S2_storerh_pbr", ":", "case", "S2_storerhnew_pbr", ":", "case", "S2_storerh_pci", ":", "case", "S2_storerhnew_pci", ":", "case", "S2_storerh_pcr", ":", "case", "S2_storerhnew_pcr", ":", "case", "S4_storerh_rr", ":", "case", "S4_pstorerht_rr", ":", "case", "S4_pstorerhf_rr", ":", "case", "S4_pstorerhtnew_rr", ":", "case", "S4_pstorerhfnew_rr", ":", "case", "S4_storerhnew_rr", ":", "case", "S4_pstorerhnewt_rr", ":", "case", "S4_pstorerhnewf_rr", ":", "case", "S4_pstorerhnewtnew_rr", ":", "case", "S4_pstorerhnewfnew_rr", ":", "case", "S2_storerhgp", ":", "case", "S2_storerhnewgp", ":", "case", "S4_pstorerht_abs", ":", "case", "S4_pstorerhf_abs", ":", "case", "S4_pstorerhtnew_abs", ":", "case", "S4_pstorerhfnew_abs", ":", "case", "S4_pstorerhnewt_abs", ":", "case", "S4_pstorerhnewf_abs", ":", "case", "S4_pstorerhnewtnew_abs", ":", "case", "S4_pstorerhnewfnew_abs", ":", "Bits", ".", "set", "(", "Begin", ",", "Begin", "+", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "S2_storerf_io", ":", "case", "S2_pstorerft_io", ":", "case", "S2_pstorerff_io", ":", "case", "S4_pstorerftnew_io", ":", "case", "S4_pstorerffnew_io", ":", "case", "S2_storerf_pi", ":", "case", "S2_pstorerft_pi", ":", "case", "S2_pstorerff_pi" ]
GCC	frv	CPP	code_generation	VLIW	12,586	[ "int", "frv_emit_movsi", "(", "rtx", "dest", ",", "rtx", "src", ")", "{", "int", "base_regno", "=", "-", "<NUM_LIT>", ";", "int", "unspec", "=", "<NUM_LIT>", ";", "rtx", "sym", "=", "src", ";", "struct", "frv_unspec", "old_unspec", ";", "if", "(", "!", "reload_in_progress", "&&", "!", "reload_completed", "&&", "!", "register_operand", "(", "dest", ",", "SImode", ")", "&&", "(", "!", "reg_or_0_operand", "(", "src", ",", "SImode", ")", "\|\|", "(", "GET_CODE", "(", "src", ")", "==", "REG", "&&", "IN_RANGE", "(", "REGNO", "(", "src", ")", ",", "FIRST_VIRTUAL_REGISTER", ",", "LAST_VIRTUAL_POINTER_REGISTER", ")", ")", ")", ")", "{", "emit_insn", "(", "gen_rtx_SET", "(", "dest", ",", "copy_to_mode_reg", "(", "SImode", ",", "src", ")", ")", ")", ";", "return", "TRUE", ";", "}", "switch", "(", "GET_CODE", "(", "src", ")", ")", "{", "default", ":", "break", ";", "case", "LABEL_REF", ":", "handle_label", ":", "if", "(", "TARGET_FDPIC", ")", "{", "if", "(", "TARGET_GPREL_RO", ")", "unspec", "=", "R_FRV_GPREL12", ";", "else", "unspec", "=", "R_FRV_GOT12", ";", "}", "else", "if", "(", "flag_pic", ")", "base_regno", "=", "PIC_REGNO", ";", "break", ";", "case", "CONST", ":", "if", "(", "frv_const_unspec_p", "(", "src", ",", "&", "old_unspec", ")", ")", "break", ";", "if", "(", "TARGET_FDPIC", "&&", "frv_function_symbol_referenced_p", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", ")", "{", "handle_whatever", ":", "src", "=", "force_reg", "(", "GET_MODE", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", ",", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "dest", ",", "src", ")", ";", "return", "TRUE", ";", "}", "else", "{", "sym", "=", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "sym", ")", "==", "PLUS", "&&", "GET_CODE", "(", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", "&&", "GET_CODE", "(", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", "sym", "=", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "sym", ")", "==", "SYMBOL_REF", ")", "goto", "handle_sym", ";", "else", "if", "(", "GET_CODE", "(", "sym", ")", "==", "LABEL_REF", ")", "goto", "handle_label", ";", "else", "goto", "handle_whatever", ";", "}", "break", ";", "case", "SYMBOL_REF", ":", "handle_sym", ":", "if", "(", "TARGET_FDPIC", ")", "{", "enum", "tls_model", "model", "=", "SYMBOL_REF_TLS_MODEL", "(", "sym", ")", ";", "if", "(", "model", "!=", "<NUM_LIT>", ")", "{", "src", "=", "frv_legitimize_tls_address", "(", "src", ",", "model", ")", ";", "emit_move_insn", "(", "dest", ",", "src", ")", ";", "return", "TRUE", ";", "}", "if", "(", "SYMBOL_REF_FUNCTION_P", "(", "sym", ")", ")", "{", "if", "(", "frv_local_funcdesc_p", "(", "sym", ")", ")", "unspec", "=", "R_FRV_FUNCDESC_GOTOFF12", ";", "else", "unspec", "=", "R_FRV_FUNCDESC_GOT12", ";", "}", "else", "{", "if", "(", "CONSTANT_POOL_ADDRESS_P", "(", "sym", ")", ")", "switch", "(", "GET_CODE", "(", "get_pool_constant", "(", "sym", ")", ")", ")", "{", "case", "CONST", ":", "case", "SYMBOL_REF", ":", "case", "LABEL_REF", ":", "if", "(", "flag_pic", ")", "{", "unspec", "=", "R_FRV_GOTOFF12", ";", "break", ";", "}", "default", ":", "if", "(", "TARGET_GPREL_RO", ")", "unspec", "=", "R_FRV_GPREL12", ";", "else", "unspec", "=", "R_FRV_GOT12", ";", "break", ";", "}", "else", "if", "(", "SYMBOL_REF_LOCAL_P", "(", "sym", ")", "&&", "!", "SYMBOL_REF_EXTERNAL_P", "(", "sym", ")", "&&", "SYMBOL_REF_DECL", "(", "sym", ")", "&&", "(", "!", "DECL_P", "(", "SYMBOL_REF_DECL", "(", "sym", ")", ")", "\|\|", "!", "DECL_COMMON", "(", "SYMBOL_REF_DECL", "(", "sym", ")", ")", ")", ")", "{", "tree", "decl", "=", "SYMBOL_REF_DECL", "(", "sym", ")", ";", "tree", "init", "=", "TREE_CODE", "(", "decl", ")", "==", "VAR_DECL", "?", "DECL_INITIAL", "(", "decl", ")", ":", "TREE_CODE", "(", "decl", ")", "==", "CONSTRUCTOR", "?", "decl", ":", "<NUM_LIT>", ";", "int", "reloc", "=", "<NUM_LIT>", ";", "bool", "named_section", ",", "readonly", ";", "if", "(", "init", "&&", "init", "!=", "error_mark_node", ")", "reloc", "=", "compute_reloc_for_constant", "(", "init", ")", ";", "named_section", "=", "TREE_CODE", "(", "decl", ")", "==", "VAR_DECL", "&&", "lookup_attribute", "(", "<STR_LIT>", "section", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "decl", ")", ")", ";", "readonly", "=", "decl_readonly_section", "(", "decl", ",", "reloc", ")", ";", "if", "(", "named_section", ")", "unspec", "=", "R_FRV_GOT12", ";", "else", "if", "(", "!", "readonly", ")", "unspec", "=", "R_FRV_GOTOFF12", ";", "else", "if", "(", "readonly", "&&", "TARGET_GPREL_RO", ")", "unspec", "=", "R_FRV_GPREL12", ";", "else", "unspec", "=", "R_FRV_GOT12", ";", "}", "else", "unspec", "=", "R_FRV_GOT12", ";", "}", "}", "else", "if", "(", "SYMBOL_REF_SMALL_P", "(", "sym", ")", ")", "base_regno", "=", "SDA_BASE_REG", ";", "else", "if", "(", "flag_pic", ")", "base_regno", "=", "PIC_REGNO", ";", "break", ";", "}", "if", "(", "base_regno", ">=", "<NUM_LIT>", ")", "{", "if", "(", "GET_CODE", "(", "sym", ")", "==", "SYMBOL_REF", "&&", "SYMBOL_REF_SMALL_P", "(", "sym", ")", ")", "emit_insn", "(", "gen_symGOTOFF2reg", "(", "dest", ",", "src", ",", "gen_rtx_REG", "(", "Pmode", ",", "base_regno", ")", ",", "GEN_INT", "(", "R_FRV_GPREL12", ")", ")", ")", ";", "else", "emit_insn", "(", "gen_symGOTOFF2reg_hilo", "(", "dest", ",", "src", ",", "gen_rtx_REG", "(", "Pmode", ",", "base_regno", ")", ",", "GEN_INT", "(", "R_FRV_GPREL12", ")", ")", ")", ";", "if", "(", "base_regno", "==", "PIC_REGNO", ")", "crtl", "->", "uses_pic_offset_table", "=", "TRUE", ";", "return", "TRUE", ";", "}", "if", "(", "unspec", ")", "{", "rtx", "x", ";", "gcc_assert", "(", "!", "reload_in_progress", "&&", "!", "reload_completed", ")", ";", "switch", "(", "unspec", ")", "{", "case", "R_FRV_GOTOFF12", ":", "if", "(", "!", "frv_small_data_reloc_p", "(", "sym", ",", "unspec", ")", ")", "x", "=", "gen_symGOTOFF2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGOTOFF2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "case", "R_FRV_GPREL12", ":", "if", "(", "!", "frv_small_data_reloc_p", "(", "sym", ",", "unspec", ")", ")", "x", "=", "gen_symGPREL2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGPREL2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "case", "R_FRV_FUNCDESC_GOTOFF12", ":", "if", "(", "flag_pic", "!=", "<NUM_LIT>", ")", "x", "=", "gen_symGOTOFF2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGOTOFF2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "default", ":", "if", "(", "flag_pic", "!=", "<NUM_LIT>", ")", "x", "=", "gen_symGOT2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGOT2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "}", "emit_insn", "(", "x", ")", ";", "crtl", "->", "uses_pic_offset_table", "=", "TRUE", ";", "return", "TRUE", ";", "}", "return", "FALSE", ";", "}" ]	[ "Emit", "code", "to", "handle", "a", "MOVSI", ",", "adding", "in", "the", "small", "data", "register", "or", "pic", "register", "if", "needed", "to", "load", "up", "addresses", ".", "Return", "TRUE", "if", "the", "appropriate", "instructions", "are", "emitted", "." ]
GCC	cris	CPP	code_generation	MPU	12,587	[ "bool", "cris_legitimate_address_p", "(", "machine_mode", "mode", ",", "rtx", "x", ",", "bool", "strict", ")", "{", "const_rtx", "x1", ",", "x2", ";", "if", "(", "cris_base_or_autoincr_p", "(", "x", ",", "strict", ")", ")", "return", "true", ";", "else", "if", "(", "CONSTANT_P", "(", "x", ")", ")", "return", "true", ";", "else", "if", "(", "GET_CODE", "(", "x", ")", "==", "PLUS", ")", "{", "x1", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "x2", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "if", "(", "(", "cris_base_p", "(", "x1", ",", "strict", ")", "&&", "CONSTANT_P", "(", "x2", ")", ")", "\|\|", "(", "cris_base_p", "(", "x2", ",", "strict", ")", "&&", "CONSTANT_P", "(", "x1", ")", ")", "\|\|", "(", "GET_MODE_SIZE", "(", "mode", ")", "<=", "UNITS_PER_WORD", "&&", "(", "(", "cris_base_p", "(", "x1", ",", "strict", ")", "&&", "cris_bdap_index_p", "(", "x2", ",", "strict", ")", ")", "\|\|", "(", "cris_base_p", "(", "x2", ",", "strict", ")", "&&", "cris_bdap_index_p", "(", "x1", ",", "strict", ")", ")", "\|\|", "(", "cris_base_p", "(", "x1", ",", "strict", ")", "&&", "cris_biap_index_p", "(", "x2", ",", "strict", ")", ")", "\|\|", "(", "cris_base_p", "(", "x2", ",", "strict", ")", "&&", "cris_biap_index_p", "(", "x1", ",", "strict", ")", ")", ")", ")", ")", "return", "true", ";", "}", "else", "if", "(", "MEM_P", "(", "x", ")", ")", "{", "if", "(", "GET_MODE_SIZE", "(", "mode", ")", "<=", "UNITS_PER_WORD", "&&", "cris_base_or_autoincr_p", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "strict", ")", ")", "return", "true", ";", "}", "return", "false", ";", "}" ]	[ "Worker", "function", "for", "TARGET_LEGITIMATE_ADDRESS_P", "." ]
LLVM	X86	CPP	stmt_completion	CPU	12,588	[ "Relocation", "::", "Type", "pType", ")", "const", "{" ]	[ "const", "char", "*", "X86_64Relocator", "::", "getName", "(" ]
GCC	mips	CPP	next_suggestion	CPU	12,589	[ "return", "data_section", ";" ]	[ "else", "if", "(", "flag_function_sections", "&&", "flag_data_sections", "&&", "strncmp", "(", "name", ",", "<STR_LIT>", ".text.", "<STR_LIT>", ",", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "char", "*", "rname", "=", "ASTRDUP", "(", "name", ")", ";", "memcpy", "(", "rname", "+", "<NUM_LIT>", ",", "<STR_LIT>", "data", "<STR_LIT>", ",", "<NUM_LIT>", ")", ";", "return", "get_section", "(", "rname", ",", "SECTION_WRITE", ",", "decl", ")", ";", "}", "}" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,590	[ "getInt32", "(", "Increment", ")", ",", "Mask", "}", ")", ";" ]	[ "if", "(", "match", "(", "Mask", ",", "m_One", "(", ")", ")", ")", "return", "Builder", ".", "CreateIntrinsic", "(", "Intrinsic", "::", "arm_mve_vldr_gather_base_wb", ",", "{", "Ty", ",", "Ptr", "->", "getType", "(", ")", "}", ",", "{", "Ptr", ",", "Builder", ".", "getInt32", "(", "Increment", ")", "}", ")", ";", "else", "return", "Builder", ".", "CreateIntrinsic", "(", "Intrinsic", "::", "arm_mve_vldr_gather_base_wb_predicated", ",", "{", "Ty", ",", "Ptr", "->", "getType", "(", ")", ",", "Mask", "->", "getType", "(", ")", "}", ",", "{", "Ptr", ",", "Builder", "." ]
LLVM	AMDGPU	CPP	program_repair	GPU	12,591	[ "<FIXS>", "uint64_t", "TSFlags", "=", "MII", ".", "get", "(", "Opc", ")", ".", "TSFlags", ";", "if", "(", "isGFX940", "(", ")", "&&", "(", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "{", "<FIXE>" ]	[ "return", "false", ";", "}", "<BUGS>", "if", "(", "isGFX940", "(", ")", "&&", "(", "MII", ".", "get", "(", "Opc", ")", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "{", "<BUGE>", "int", "OpSelIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "AMDGPU", "::", "OpName", "::", "op_sel", ")", ";", "if", "(", "OpSelIdx", "!=", "-", "<NUM_LIT>", ")", "{", "if", "(", "Inst", ".", "getOperand", "(", "OpSelIdx", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", ")" ]
GCC	h8300	CPP	next_suggestion	MPU	12,592	[ "}" ]	[ "if", "(", "BINARY_P", "(", "SET_SRC", "(", "set", ")", ")", ")", "return", "h8300_length_from_table", "(", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "table", ")", ";", "else", "{", "gcc_assert", "(", "GET_RTX_CLASS", "(", "GET_CODE", "(", "SET_SRC", "(", "set", ")", ")", ")", "==", "RTX_TERNARY", ")", ";", "return", "h8300_length_from_table", "(", "XEXP", "(", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ",", "XEXP", "(", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ",", "table", ")", ";", "}" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,593	[ ";" ]	[ "MachineInstr", "", "GCNDPPCombine", "::", "createDPPInst", "(", "MachineInstr", "&", "OrigMI", ",", "MachineInstr", "&", "MovMI", ",", "RegSubRegPair", "CombOldVGPR", ",", "MachineOperand", "", "OldOpndValue", ",", "bool", "CombBCZ", ")", "const", "{", "assert", "(", "CombOldVGPR", ".", "Reg", ")", ";", "if", "(", "!", "CombBCZ", "&&", "OldOpndValue", "&&", "OldOpndValue", "->", "isImm", "(", ")", ")", "{", "auto", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "OrigMI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "if", "(", "!", "Src1", "\|\|", "!", "Src1", "->", "isReg", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: no src1 or it isn't a register\\n", "<STR_LIT>", ")", ";", "return", "nullptr" ]
LLVM	X86	CPP	stmt_completion	CPU	12,594	[ "false", ";" ]	[ "if", "(", "checkInFPOPrologue", "(", "L", ")", ")", "return", "true", ";", "FPOInstruction", "Inst", ";", "Inst", ".", "Label", "=", "emitFPOLabel", "(", ")", ";", "Inst", ".", "Op", "=", "FPOInstruction", "::", "PushReg", ";", "Inst", ".", "RegOrOffset", "=", "Reg", ";", "CurFPOData", "->", "Instructions", ".", "push_back", "(", "Inst", ")", ";", "return" ]
GCC	i386	CPP	stmt_completion	CPU	12,595	[ ")", "_", "_", "Y", ")", ";" ]	[ "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_pmuldq256", "(", "(", "_", "_", "v8si", ")", "_", "_", "X", ",", "(", "_", "_", "v8si" ]
LLVM	Blackfin	CPP	next_suggestion	DSP	12,596	[ "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,597	[ "->", "hasOneMemOperand", "(", ")", ")", ";" ]	[ "std", "::", "pair", "<", "unsigned", ",", "unsigned", ">", "SubRegIdx", "=", "getSubRegIdxs", "(", "CI", ",", "Paired", ")", ";", "const", "unsigned", "SubRegIdx0", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "unsigned", "SubRegIdx1", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "TargetRegisterClass", "", "SuperRC", "=", "getTargetRegisterClass", "(", "CI", ",", "Paired", ")", ";", "Register", "SrcReg", "=", "MRI", "->", "createVirtualRegister", "(", "SuperRC", ")", ";", "const", "auto", "", "Src0", "=", "TII", "->", "getNamedOperand", "(", "", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "const", "auto", "", "Src1", "=", "TII", "->", "getNamedOperand", "(", "", "Paired", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "BuildMI", "(", "", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "REG_SEQUENCE", ")", ",", "SrcReg", ")", ".", "add", "(", "", "Src0", ")", ".", "addImm", "(", "SubRegIdx0", ")", ".", "add", "(", "", "Src1", ")", ".", "addImm", "(", "SubRegIdx1", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "Opcode", ")", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Kill", ")", ";", "AddressRegs", "Regs", "=", "getRegs", "(", "Opcode", ",", "", "TII", ")", ";", "if", "(", "Regs", ".", "VAddr", ")", "MIB", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ")", ";", "assert", "(", "CI", ".", "I", "->", "hasOneMemOperand", "(", ")", "&&", "Paired", ".", "I" ]
GCC	iq2000	CPP	next_suggestion	CPU	12,598	[ "}" ]	[ "emit_insn", "(", "gen_addsi3", "(", "reg", ",", "reg", ",", "stack_pointer_rtx", ")", ")", ";", "return", "reg", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,599	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";" ]	[ "class", "BaseMulAccum", "<", "bit", "isSub", ",", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "multype", ",", "RegisterClass", "addtype", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", ">", ":", "I", "<", "(", "outs", "addtype", ":", "$", "Rd", ")", ",", "(", "ins", "multype", ":", "$", "Rn", ",", "multype", ":", "$", "Rm", ",", "addtype", ":", "$", "Ra", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "Ra", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

code_generation

CPU

12,500

[ "void", "X86InstrInfo", "::", "loadRegFromStackSlot", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "Register", "DestReg", ",", "int", "FrameIdx", ",", "const", "TargetRegisterClass", "*", "RC", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "if", "(", "RC", "->", "getID", "(", ")", "==", "X86", "::", "TILERegClassID", ")", "{", "unsigned", "Opc", "=", "X86", "::", "TILELOADD", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MBB", ".", "getParent", "(", ")", "->", "getRegInfo", "(", ")", ";", "Register", "VirtReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "&", "X86", "::", "GR64_NOSPRegClass", ")", ";", "MachineInstr", "*", "NewMI", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "X86", "::", "MOV64ri", ")", ",", "VirtReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "NewMI", "=", "addFrameReference", "(", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ";", "MachineOperand", "&", "MO", "=", "NewMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "MO", ".", "setReg", "(", "VirtReg", ")", ";", "MO", ".", "setIsKill", "(", "true", ")", ";", "}", "else", "if", "(", "RC", "->", "getID", "(", ")", "==", "X86", "::", "TILECFGRegClassID", ")", "{", "unsigned", "Opc", "=", "X86", "::", "PLDTILECFG", ";", "addFrameReference", "(", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ";", "}", "else", "{", "const", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "unsigned", "Alignment", "=", "std", "::", "max", "<", "uint32_t", ">", "(", "TRI", "->", "getSpillSize", "(", "*", "RC", ")", ",", "<NUM_LIT>", ")", ";", "bool", "isAligned", "=", "(", "Subtarget", ".", "getFrameLowering", "(", ")", "->", "getStackAlign", "(", ")", ">=", "Alignment", ")", "||", "RI", ".", "canRealignStack", "(", "MF", ")", ";", "unsigned", "Opc", "=", "getLoadRegOpcode", "(", "DestReg", ",", "RC", ",", "isAligned", ",", "Subtarget", ")", ";", "addFrameReference", "(", "BuildMI", "(", "MBB", ",", "MI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ";", "}", "}" ]

[ "Load", "the", "specified", "register", "of", "the", "given", "register", "class", "from", "the", "specified", "stack", "frame", "index", "." ]

GCC

i386

CPP

next_suggestion

CPU

12,501

[ "rtx", "t1", "=", "gen_reg_rtx", "(", "SImode", ")", ";" ]

[ "bool", "unordered_compare", "=", "ix86_unordered_fp_compare", "(", "code", ")", ";", "rtx", "op0", "=", "*", "pop0", ",", "op1", "=", "*", "pop1", ";", "machine_mode", "op_mode", "=", "GET_MODE", "(", "op0", ")", ";", "bool", "is_sse", "=", "SSE_FLOAT_MODE_SSEMATH_OR_HF_P", "(", "op_mode", ")", ";", "if", "(", "op_mode", "==", "BFmode", ")", "{", "rtx", "op", "=", "gen_lowpart", "(", "HImode", ",", "op0", ")", ";", "if", "(", "CONST_INT_P", "(", "op", ")", ")", "op", "=", "simplify_const_unary_operation", "(", "FLOAT_EXTEND", ",", "SFmode", ",", "op0", ",", "BFmode", ")", ";", "else", "{", "rtx", "t1", "=", "gen_reg_rtx", "(", "SImode", ")", ";", "emit_insn", "(", "gen_zero_extendhisi2", "(", "t1", ",", "op", ")", ")", ";", "emit_insn", "(", "gen_ashlsi3", "(", "t1", ",", "t1", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "op", "=", "gen_lowpart", "(", "SFmode", ",", "t1", ")", ";", "}", "*", "pop0", "=", "op", ";", "op", "=", "gen_lowpart", "(", "HImode", ",", "op1", ")", ";", "if", "(", "CONST_INT_P", "(", "op", ")", ")", "op", "=", "simplify_const_unary_operation", "(", "FLOAT_EXTEND", ",", "SFmode", ",", "op1", ",", "BFmode", ")", ";", "else", "{" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,502

[ "for", "(", "const", "auto", "&", "I", ":", "IFMap", ")", "pruneUsesTooFar", "(", "I", ".", "first", ",", "RPO", ",", "Memo", ")", ";" ]

[ "for", "(", "const", "auto", "&", "I", ":", "IFMap", ")", "pruneCoveredSets", "(", "I", ".", "first", ")", ";", "UnsignedMap", "RPO", ";", "using", "RPOTType", "=", "ReversePostOrderTraversal", "<", "const", "MachineFunction", "*", ">", ";", "RPOTType", "RPOT", "(", "MFN", ")", ";", "unsigned", "RPON", "=", "<NUM_LIT>", ";", "for", "(", "const", "auto", "&", "I", ":", "RPOT", ")", "RPO", "[", "I", "->", "getNumber", "(", ")", "]", "=", "RPON", "++", ";", "PairMapType", "Memo", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,503

[ "::", "VMOVRRD", ")", "return", "false", ";" ]

[ "if", "(", "TID", ".", "mayStore", "(", ")", ")", "return", "false", ";", "unsigned", "Opcode", "=", "TID", ".", "getOpcode", "(", ")", ";", "if", "(", "Opcode", "==", "ARM", "::", "VMOVRS", "||", "Opcode", "==", "ARM" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

12,504

[ "<NUM_LIT>", ",", "<STR_LIT>", "lo", "<STR_LIT>", ")", ";" ]

[ "Value", "*", "CmpLo", "=", "Builder", ".", "CreateTrunc", "(", "CmpVal", ",", "Int64Ty", ",", "<STR_LIT>", "cmp_lo", "<STR_LIT>", ")", ";", "Value", "*", "CmpHi", "=", "Builder", ".", "CreateTrunc", "(", "Builder", ".", "CreateLShr", "(", "CmpVal", ",", "<NUM_LIT>", ")", ",", "Int64Ty", ",", "<STR_LIT>", "cmp_hi", "<STR_LIT>", ")", ";", "Value", "*", "NewLo", "=", "Builder", ".", "CreateTrunc", "(", "NewVal", ",", "Int64Ty", ",", "<STR_LIT>", "new_lo", "<STR_LIT>", ")", ";", "Value", "*", "NewHi", "=", "Builder", ".", "CreateTrunc", "(", "Builder", ".", "CreateLShr", "(", "NewVal", ",", "<NUM_LIT>", ")", ",", "Int64Ty", ",", "<STR_LIT>", "new_hi", "<STR_LIT>", ")", ";", "Value", "*", "Addr", "=", "Builder", ".", "CreateBitCast", "(", "AlignedAddr", ",", "Type", "::", "getInt8PtrTy", "(", "M", "->", "getContext", "(", ")", ")", ")", ";", "emitLeadingFence", "(", "Builder", ",", "CI", ",", "Ord", ")", ";", "Value", "*", "LoHi", "=", "Builder", ".", "CreateCall", "(", "IntCmpXchg", ",", "{", "Addr", ",", "CmpLo", ",", "CmpHi", ",", "NewLo", ",", "NewHi", "}", ")", ";", "emitTrailingFence", "(", "Builder", ",", "CI", ",", "Ord", ")", ";", "Value", "*", "Lo", "=", "Builder", ".", "CreateExtractValue", "(", "LoHi", "," ]

LLVM

ARM64

TD

next_suggestion

CPU

12,505

[ "let", "ParserMatchClass", "=", "Imm1_32Operand", ";" ]

[ "class", "fixedpoint_i32", "<", "ValueType", "FloatVT", ">", ":", "Operand", "<", "FloatVT", ">", ",", "ComplexPattern", "<", "FloatVT", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "fpimm", ",", "ld", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

GCC

gcn

MD

stmt_completion

GPU

12,506

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "V_FP", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "V_FP", "(", "match_operand", ":", "V_FP", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]

GCC

i386

MD

program_repair

CPU

12,507

[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "output_asm_insn", "(", "buf", ",", "operands", ")", "return", "<STR_LIT>", "}", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else" ]

GCC

i386

CPP

next_suggestion

CPU

12,508

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m128d", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_cmpnlt_pd", "(", "_", "_", "m128d", "_", "_", "A", ",", "_", "_", "m128d", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m128d", ")", "_", "_", "builtin_ia32_cmpnltpd", "(", "(", "_", "_", "v2df", ")", "_", "_", "A", ",", "(", "_", "_", "v2df", ")", "_", "_", "B", ")", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,509

[ "let", "PrintMethod", "=", "<STR_LIT>", ";" ]

[ "def", "neon_uimm0", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "Imm", "=", "=", "<NUM_LIT>", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "neon_uimm0_asmoperand", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

12,510

[ "=", "<NUM_LIT>", ";" ]

[ "static", "const", "CostTblEntry", "AVX1CostTblNoPairWise", "[", "]", "=", "{", "{", "ISD", "::", "FADD", ",", "MVT", "::", "v4f64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "FADD", ",", "MVT", "::", "v4f32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "FADD", ",", "MVT", "::", "v8f32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "ADD", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "int", "ISD", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "Opcode", ")", ";", "assert", "(", "ISD", "&&", "<STR_LIT>", "Invalid opcode", "<STR_LIT>", ")", ";", "EVT", "VT", "=", "TLI", "->", "getValueType", "(", "DL", ",", "ValTy", ")", ";", "if", "(", "VT", ".", "isSimple", "(", ")", ")", "{", "MVT", "MTy", "=", "VT", ".", "getSimpleVT", "(", ")", ";", "if", "(", "ST", "->", "isSLM", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "SLMCostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasAVX", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "AVX1CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasSSE2", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "SSE2CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "Entry", "->", "Cost", ";", "}", "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "ValTy", ")", ";", "MVT", "MTy", "=", "LT", ".", "second", ";", "auto", "*", "ValVTy", "=", "cast", "<", "VectorType", ">", "(", "ValTy", ")", ";", "unsigned", "ArithmeticCost", "=", "<NUM_LIT>", ";", "if", "(", "LT", ".", "first", "!=", "<NUM_LIT>", "&&", "MTy", ".", "isVector", "(", ")", "&&", "MTy", ".", "getVectorNumElements", "(", ")", "<", "ValVTy", "->", "getNumElements", "(", ")", ")", "{", "VectorType", "*", "SingleOpTy", "=", "VectorType", "::", "get", "(", "ValVTy", "->", "getElementType", "(", ")", ",", "MTy", ".", "getVectorNumElements", "(", ")", ")", ";", "ArithmeticCost", "=", "getArithmeticInstrCost", "(", "Opcode", ",", "SingleOpTy", ")", ";", "ArithmeticCost", "*=", "LT", ".", "first", "-", "<NUM_LIT>", ";", "}", "if", "(", "ST", "->", "isSLM", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "SLMCostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "ArithmeticCost", "+", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasAVX", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "AVX1CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "ArithmeticCost", "+", "Entry", "->", "Cost", ";", "if", "(", "ST", "->", "hasSSE2", "(", ")", ")", "if", "(", "const", "auto", "*", "Entry", "=", "CostTableLookup", "(", "SSE2CostTblNoPairWise", ",", "ISD", ",", "MTy", ")", ")", "return", "ArithmeticCost", "+", "Entry", "->", "Cost", ";", "static", "const", "CostTblEntry", "AVX512BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v2i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v4i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v8i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v32i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v64i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v2i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v4i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v8i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v32i1", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v64i1", ",", "<NUM_LIT>", "}", ",", "}", ";", "static", "const", "CostTblEntry", "AVX2BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "static", "const", "CostTblEntry", "AVX1BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v32i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "static", "const", "CostTblEntry", "SSE2BoolReduction", "[", "]", "=", "{", "{", "ISD", "::", "AND", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "AND", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v2i64", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v4i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v8i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "OR", ",", "MVT", "::", "v16i8", ",", "<NUM_LIT>", "}", ",", "}", ";", "if", "(", "ValVTy", "->", "getElementType", "(", ")", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", "{", "unsigned", "ArithmeticCost" ]

LLVM

AVR

CPP

next_suggestion

MPU

12,511

[ "MIBLO", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";" ]

[ "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "DstIsDead", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "bool", "DstIsKill", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "bool", "SrcIsKill", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "bool", "ImpIsDead", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "TRI", "->", "splitReg", "(", "SrcReg", ",", "SrcLoReg", ",", "SrcHiReg", ")", ";", "TRI", "->", "splitReg", "(", "DstReg", ",", "DstLoReg", ",", "DstHiReg", ")", ";", "auto", "MIBLO", "=", "buildMI", "(", "MBB", ",", "MBBI", ",", "Op", ")", ".", "addReg", "(", "DstLoReg", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstLoReg", ",", "getKillRegState", "(", "DstIsKill", ")", ")", ".", "addReg", "(", "SrcLoReg", ",", "getKillRegState", "(", "SrcIsKill", ")", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

12,512

[ "if", "(", "TLI", ".", "SimplifyDemandedBits", "(", "Mask", ",", "DemandedMask", ",", "DCI", ")", ")", "return", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ";" ]

[ "SDValue", "Mask", "=", "cast", "<", "X86MaskedGatherScatterSDNode", ">", "(", "N", ")", "->", "getMask", "(", ")", ";", "if", "(", "Mask", ".", "getScalarValueSizeInBits", "(", ")", "!=", "<NUM_LIT>", ")", "{", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "APInt", "DemandedMask", "(", "APInt", "::", "getSignMask", "(", "Mask", ".", "getScalarValueSizeInBits", "(", ")", ")", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

12,513

[ "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", "FLAGS_REG", ")", "(", "compare", "(", "ior", ":", "SI", "(", "match_operand", ":" ]

LLVM

ARM

CPP

next_suggestion

CPU

12,514

[ "const", "MCInstrDesc", "&", "MCID", "=", "MI", "->", "getDesc", "(", ")", ";" ]

[ "}", "}", "else", "if", "(", "Reg0", "!=", "Reg1", ")", "{", "unsigned", "CommOpIdx1", ",", "CommOpIdx2", ";", "if", "(", "!", "TII", "->", "findCommutedOpIndices", "(", "MI", ",", "CommOpIdx1", ",", "CommOpIdx2", ")", "||", "CommOpIdx1", "!=", "<NUM_LIT>", "||", "MI", "->", "getOperand", "(", "CommOpIdx2", ")", ".", "getReg", "(", ")", "!=", "Reg0", ")", "return", "false", ";", "MachineInstr", "*", "CommutedMI", "=", "TII", "->", "commuteInstruction", "(", "MI", ")", ";", "if", "(", "!", "CommutedMI", ")", "return", "false", ";", "}", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg0", ")", ")", "return", "false", ";", "if", "(", "Entry", ".", "Imm2Limit", ")", "{", "unsigned", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "unsigned", "Limit", "=", "(", "<NUM_LIT>", "<<", "Entry", ".", "Imm2Limit", ")", "-", "<NUM_LIT>", ";", "if", "(", "Imm", ">", "Limit", ")", "return", "false", ";", "}", "else", "{", "unsigned", "Reg2", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg2", ")", ")", "return", "false", ";", "}", "const", "MCInstrDesc", "&", "NewMCID", "=", "TII", "->", "get", "(", "Entry", ".", "NarrowOpc2", ")", ";", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "<STR_LIT>", "::", "<STR_LIT>", "Pred", "=", "getInstrPredicate", "(", "MI", ",", "PredReg", ")", ";", "bool", "SkipPred", "=", "false", ";", "if", "(", "Pred", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "!", "NewMCID", ".", "isPredicable", "(", ")", ")", "return", "false", ";", "}", "else", "{", "SkipPred", "=", "!", "NewMCID", ".", "isPredicable", "(", ")", ";", "}", "bool", "HasCC", "=", "false", ";", "bool", "CCDead", "=", "false", ";" ]

GCC

i386

MD

next_suggestion

CPU

12,515

[ "else" ]

[ "(", "vec_concat", ":", "V4SI", "(", "fix", ":", "V2SI", "(", "match_operand", ":", "V2DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_vector", ":", "V2SI", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "{", "if", "(", "TARGET_AVX", ")", "return", "<STR_LIT>" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,516

[ "let", "ParserMatchClass", "=", "BranchTarget26Operand", ";" ]

[ "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]

GCC

arm

CPP

stmt_completion

CPU

12,517

[ "a", ",", "_", "_", "b", ")", ";" ]

[ "_", "_", "arm_vmulq_f16", "(", "float16x8_t", "_", "_", "a", ",", "float16x8_t", "_", "_", "b", ")", "{", "return", "_", "_", "builtin_mve_vmulq_fv8hf", "(", "_", "_" ]

GCC

avr

CPP

program_repair

MPU

12,518

[ "<FIXS>", "fold", "=", "build_function_call_vec", "(", "loc", ",", "vNULL", ",", "fold", ",", "&", "args", ",", "NULL", ")", ";", "<FIXE>" ]

[ "fold", "=", "targetm", ".", "builtin_decl", "(", "id", ",", "true", ")", ";", "if", "(", "fold", "!=", "error_mark_node", ")", "<BUGS>", "fold", "=", "build_function_call_vec", "(", "loc", ",", "fold", ",", "&", "args", ",", "NULL", ")", ";", "<BUGE>", "break", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,519

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]

[ "def", "_B", ":", "sme_mem_st_ss_inst", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "mnemonic", "#", "<STR_LIT>", ",", "!", "if", "(", "is_col", ",", "TileVectorOpV8", ",", "TileVectorOpH8", ")", ",", "is_col", ",", "sme_elm_idx0_15", ",", "GPR64shifted8", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,520

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

GCC

arm

MD

stmt_completion

CPU

12,521

[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(" ]

GCC

sparc

MD

next_suggestion

CPU

12,522

[ "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "truncate", ":", "SI", "(", "lshiftrt", ":", "DI", "(", "mult", ":", "DI", "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

GCC

i386

MD

program_repair

CPU

12,523

[ "<FIXS>", "emit_insn", "(", "gen_rtx_SET", "(", "scratch", ",", "cond", ")", ")", "<FIXE>" ]

[ "cond", "=", "gen_rtx_fmt_ee", "(", "ORDERED", ",", "QImode", ",", "gen_rtx_REG", "(", "CCmode", ",", "FLAGS_REG", ")", ",", "const0_rtx", ")", "<BUGS>", "emit_insn", "(", "gen_rtx_SET", "(", "VOIDmode", ",", "scratch", ",", "cond", ")", ")", "<BUGE>", "emit_insn", "(", "gen_zero_extendqisi2", "(", "operands", "[", "<NUM_LIT>", "]", ",", "scratch", ")", ")", "DONE" ]

LLVM

SIC

TD

stmt_completion

CPU

12,524

[ ",", "GPROut", ",", "uimm20", ",", "ImmediateAddressUse", ">", ";" ]

[ "def", "LDi4", ":", "LoadImmediate4", "<", "<NUM_LIT>", ",", "<STR_LIT>" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,525

[ "const", "override", "{" ]

[ "bool", "requiresRegisterScavenging", "(", "const", "MachineFunction", "&", "MF", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,526

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "extend", "{", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rt", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "extend", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";" ]

LLVM

PowerPC

CPP

code_generation

CPU

12,527

[ "bool", "PPCInstrInfo", "::", "getMemOperandWithOffsetWidth", "(", "const", "MachineInstr", "&", "LdSt", ",", "const", "MachineOperand", "*", "&", "BaseReg", ",", "int64_t", "&", "Offset", ",", "unsigned", "&", "Width", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "assert", "(", "LdSt", ".", "mayLoadOrStore", "(", ")", "&&", "<STR_LIT>", "Expected a memory operation.", "<STR_LIT>", ")", ";", "if", "(", "LdSt", ".", "getNumExplicitOperands", "(", ")", "!=", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "||", "!", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", ")", "return", "false", ";", "if", "(", "!", "LdSt", ".", "hasOneMemOperand", "(", ")", ")", "return", "false", ";", "Width", "=", "(", "*", "LdSt", ".", "memoperands_begin", "(", ")", ")", "->", "getSize", "(", ")", ";", "Offset", "=", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "BaseReg", "=", "&", "LdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}" ]

[ "Return", "true", "if", "get", "the", "base", "operand", ",", "byte", "offset", "of", "an", "instruction", "and", "the", "memory", "width", "." ]

LLVM

Mips

CPP

stmt_completion

CPU

12,528

[ "::", "ELF", "::", "PF_R", ")", ";" ]

[ "if", "(", "sit", "==", "elfSegmentTable", "(", ")", ".", "end", "(", ")", ")", "sit", "=", "elfSegmentTable", "(", ")", ".", "find", "(", "llvm", "::", "ELF", "::", "PT_PHDR", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "sit", "==", "elfSegmentTable", "(", ")", ".", "end", "(", ")", ")", "sit", "=", "elfSegmentTable", "(", ")", ".", "begin", "(", ")", ";", "else", "++", "sit", ";", "ELFSegment", "*", "abiSeg", "=", "elfSegmentTable", "(", ")", ".", "insert", "(", "sit", ",", "llvm", "::", "ELF", "::", "PT_MIPS_ABIFLAGS", ",", "llvm" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

12,529

[ "}" ]

[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "src", ";", "let", "SrcB", "=", "{", "<NUM_LIT>", ",", "mask", ",", "<NUM_LIT>", "}", ";", "let", "SrcExtra", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "MaskInReg", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "VectorPred", "=", "<NUM_LIT>", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";", "let", "OutOfSlotData", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,530

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";" ]

[ "class", "BaseSIMDTwoSameVectorTied", "<", "bit", "Q", ",", "bit", "U", ",", "bits", "<", "<NUM_LIT>", ">", "size", ",", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "bits", "<", "<NUM_LIT>", ">", "size2", ",", "RegisterOperand", "regtype", ",", "string", "asm", ",", "string", "dstkind", ",", "string", "srckind", ",", "list", "<", "dag", ">", "pattern", ">", ":", "I", "<", "(", "outs", "regtype", ":", "$", "dst", ")", ",", "(", "ins", "regtype", ":", "$", "Rd", ",", "regtype", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", "#", "dstkind", "#", "<STR_LIT>", "#", "srckind", "#", "<STR_LIT>", "#", "dstkind", "#", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", ",", "Sched", "<", "[", "!", "if", "(", "Q", ",", "WriteVq", ",", "WriteVd", ")", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

12,531

[ "TmpR1", ")", ";" ]

[ "HII", ".", "loadRegFromStackSlot", "(", "B", ",", "It", ",", "TmpR1", ",", "FI", ",", "RC", ",", "HRI", ",", "Register", "(", ")", ")", ";", "expandLoadVec", "(", "B", ",", "std", "::", "prev", "(", "It", ")", ",", "MRI", ",", "HII", ",", "NewRegs", ")", ";", "BuildMI", "(", "B", ",", "It", ",", "DL", ",", "HII", ".", "get", "(", "Hexagon", "::", "V6_vandvrt", ")", ",", "DstR", ")", ".", "addReg", "(", "TmpR1", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "TmpR0", ",", "RegState", "::", "Kill", ")", ";", "NewRegs", ".", "push_back", "(", "TmpR0", ")", ";", "NewRegs", ".", "push_back", "(" ]

GCC

visium

MD

program_repair

Virtual ISA

12,532

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "truncate", ":", "SI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "truncate", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "R_FLAGS", ")", ")", "]", ")", "]", "<STR_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

12,533

[ "CC", "==", "CallingConv", "::", "Tail", "||", "CC", "==", "CallingConv", "::", "SwiftTail", ")", ";" ]

[ "return", "(", "CC", "==", "CallingConv", "::", "Fast", "||", "CC", "==", "CallingConv", "::", "GHC", "||", "CC", "==", "CallingConv", "::", "X86_RegCall", "||", "CC", "==", "CallingConv", "::", "HiPE", "||", "CC", "==", "CallingConv", "::", "HHVM", "||" ]

LLVM

X86

CPP

stmt_completion

CPU

12,534

[ "DAG", ",", "SDLoc", "(", "V", ")", ")", ";" ]

[ "static", "SDValue", "getNullFPConstForNullVal", "(", "SDValue", "V", ",", "SelectionDAG", "&", "DAG", ",", "const", "X86Subtarget", "&", "Subtarget", ")", "{", "if", "(", "!", "isNullFPScalarOrVectorConst", "(", "V", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "V", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "return", "getZeroVector", "(", "V", ".", "getSimpleValueType", "(", ")", ",", "Subtarget", "," ]

GCC

s390

MD

stmt_completion

MPU

12,535

[ "<STR_LIT>" ]

[ "(", "define_bypass", "<NUM_LIT>" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,536

[ "ImmTyR128", ")", ";" ]

[ "AMDGPUAsmParser", "::", "OperandMatchResultTy", "AMDGPUAsmParser", "::", "parseR128", "(", "OperandVector", "&", "Operands", ")", "{", "return", "parseNamedBit", "(", "<STR_LIT>", "r128", "<STR_LIT>", ",", "Operands", ",", "AMDGPUOperand", "::" ]

LLVM

AMDGPU

CPP

program_repair

GPU

12,537

[ "<FIXS>", "IsGdsHardcoded", "=", "true", ";", "<FIXE>" ]

[ "}", "if", "(", "Op", ".", "isToken", "(", ")", "&&", "Op", ".", "getToken", "(", ")", "==", "<STR_LIT>", "gds", "<STR_LIT>", ")", "{", "<BUGS>", "GDSOnly", "=", "true", ";", "<BUGE>", "continue", ";", "}" ]

GCC

i386

MD

program_repair

CPU

12,538

[ "<FIXS>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]

[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

TL45

CPP

stmt_completion

MPU

12,539

[ "FalseType", ")", "{" ]

[ "SDValue", "TrueValue", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "FalseValue", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "ISD", "::", "CondCode", "CC", "=", "cast", "<", "CondCodeSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "get", "(", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "EVT", "TrueType", "=", "TrueValue", ".", "getValueType", "(", ")", ";", "EVT", "FalseType", "=", "FalseValue", ".", "getValueType", "(", ")", ";", "if", "(", "TrueType", "!=" ]

LLVM

M68k

CPP

next_suggestion

MPU

12,540

[ "return", "DAG", ".", "getFrameIndex", "(", "ReturnAddrIndex", ",", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ")", ";" ]

[ "unsigned", "SlotSize", "=", "Subtarget", ".", "getSlotSize", "(", ")", ";", "ReturnAddrIndex", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateFixedObject", "(", "SlotSize", ",", "-", "(", "int64_t", ")", "SlotSize", ",", "false", ")", ";", "FuncInfo", "->", "setRAIndex", "(", "ReturnAddrIndex", ")", ";", "}" ]

GCC

i386

MD

program_repair

CPU

12,541

[ "<FIXS>", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float", ":", "V2DF", "(", "vec_select", ":", "V2SI", "<BUGS>", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", ")", "]" ]

LLVM

ARM

TD

stmt_completion

CPU

12,542

[ "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "bit_17", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "RdaDest", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "bit_7", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Qm" ]

LLVM

Hexagon

TD

stmt_completion

DSP

12,543

[ ";" ]

[ "def", "A2_svavghs", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_d08ee0f4", ",", "TypeALU32_3op", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>" ]

LLVM

MSP430

CPP

stmt_completion

MPU

12,544

[ ".", "ChangeToImmediate", "(", "Offset", ")", ";" ]

[ "void", "MSP430RegisterInfo", "::", "eliminateFrameIndex", "(", "MachineBasicBlock", "::", "iterator", "II", ",", "int", "SPAdj", ",", "RegScavenger", "*", "RS", ")", "const", "{", "assert", "(", "SPAdj", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected", "<STR_LIT>", ")", ";", "unsigned", "i", "=", "<NUM_LIT>", ";", "MachineInstr", "&", "MI", "=", "*", "II", ";", "MachineBasicBlock", "&", "MBB", "=", "*", "MI", ".", "getParent", "(", ")", ";", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "DebugLoc", "dl", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "while", "(", "!", "MI", ".", "getOperand", "(", "i", ")", ".", "isFI", "(", ")", ")", "{", "++", "i", ";", "assert", "(", "i", "<", "MI", ".", "getNumOperands", "(", ")", "&&", "<STR_LIT>", "Instr doesn't have FrameIndex operand!", "<STR_LIT>", ")", ";", "}", "int", "FrameIndex", "=", "MI", ".", "getOperand", "(", "i", ")", ".", "getIndex", "(", ")", ";", "unsigned", "BasePtr", "=", "(", "hasFP", "(", "MF", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "int", "Offset", "=", "MF", ".", "getFrameInfo", "(", ")", "->", "getObjectOffset", "(", "FrameIndex", ")", ";", "Offset", "+=", "<NUM_LIT>", ";", "if", "(", "!", "hasFP", "(", "MF", ")", ")", "Offset", "+=", "MF", ".", "getFrameInfo", "(", ")", "->", "getStackSize", "(", ")", ";", "else", "Offset", "+=", "<NUM_LIT>", ";", "Offset", "+=", "MI", ".", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "MI", ".", "setDesc", "(", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MI", ".", "getOperand", "(", "i", ")", ".", "ChangeToRegister", "(", "BasePtr", ",", "false", ")", ";", "if", "(", "Offset", "==", "<NUM_LIT>", ")", "return", ";", "unsigned", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Offset", "<", "<NUM_LIT>", ")", "BuildMI", "(", "MBB", ",", "next", "(", "II", ")", ",", "dl", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DstReg", ")", ".", "addReg", "(", "DstReg", ")", ".", "addImm", "(", "-", "Offset", ")", ";", "else", "BuildMI", "(", "MBB", ",", "next", "(", "II", ")", ",", "dl", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DstReg", ")", ".", "addReg", "(", "DstReg", ")", ".", "addImm", "(", "Offset", ")", ";", "return", ";", "}", "MI", ".", "getOperand", "(", "i", ")", ".", "ChangeToRegister", "(", "BasePtr", ",", "false", ")", ";", "MI", ".", "getOperand", "(", "i", "+", "<NUM_LIT>", ")" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

12,545

[ "<STR_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "op2", ";", "bits", "<", "<NUM_LIT>", ">", "dt", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "op1", ";", "let", "SrcB", "=", "op2", ";", "let", "OperandType", "=", "optype", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Switches", "=", "sw", ";", "let", "VectorPred", "=", "!", "eq", "(", "!", "cast", "<", "string", ">", "(", "Pred", ")", ",", "<STR_LIT>", ")", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";", "let", "Constraints", "=" ]

LLVM

Mips

CPP

stmt_completion

CPU

12,546

[ ")", ",", "getTargetNode", "(", "N", ",", "Ty", ",", "DAG", ",", "Flag", ")", ")", ";" ]

[ "SDValue", "Tgt", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Ty", ",", "getGlobalReg", "(", "DAG", ",", "Ty" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,547

[ "}" ]

[ "bool", "hasNoSdstCMPX", "(", ")", "const", "{", "return", "HasNoSdstCMPX", ";" ]

LLVM

M68k

TD

program_repair

MPU

12,548

[ "<FIXS>", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType8d", ",", "MxType8d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType16d", ",", "MxType16d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType32d", ",", "MxType32d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "<FIXE>" ]

[ "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_FMI", "MN", ",", "NODE", ",", "MxType32", ",", "MxType32", ".", "JOp", ",", "MxType32", ".", "JPat", ",", "CMDI", ",", "MxEncEAj_0", ",", "MxExtEmpty", ">", ";", "let", "isCommutable", "=", "isComm", "in", "{", "<BUGS>", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType8d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType16d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "def", "NAME", "#", "<STR_LIT>", ":", "MxBiArOp_RFRR_xEA", "MN", ",", "NODE", ",", "MxType32d", ",", "CMD", ",", "MxBeadDReg", "<NUM_LIT>", ">", ">", ";", "<BUGE>", "}" ]

GCC

sh

CPP

stmt_completion

CPU

12,549

[ "PR_REG", ")", ";" ]

[ "rtx", "sh_get_pr_initial_val", "(", "void", ")", "{", "rtx", "val", "=", "get_hard_reg_initial_val", "(", "Pmode", "," ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,550

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "MajOp", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rdd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rss", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

12,551

[ "return", "CSR_N64_SaveList", ";" ]

[ "const", "Function", "&", "F", "=", "MF", "->", "getFunction", "(", ")", ";", "if", "(", "F", ".", "hasFnAttribute", "(", "<STR_LIT>", "interrupt", "<STR_LIT>", ")", ")", "{", "if", "(", "Subtarget", ".", "hasMips64", "(", ")", ")", "return", "Subtarget", ".", "hasMips64r6", "(", ")", "?", "CSR_Interrupt_64R6_SaveList", ":", "CSR_Interrupt_64_SaveList", ";", "else", "return", "Subtarget", ".", "hasMips32r6", "(", ")", "?", "CSR_Interrupt_32R6_SaveList", ":", "CSR_Interrupt_32_SaveList", ";", "}", "if", "(", "Subtarget", ".", "isSingleFloat", "(", ")", ")", "return", "CSR_SingleFloatOnly_SaveList", ";", "if", "(", "Subtarget", ".", "isABI_CheriPureCap", "(", ")", ")", "return", "CSR_Cheri_Purecap_SaveList", ";", "if", "(", "Subtarget", ".", "isCheri", "(", ")", ")", "return", "CSR_N64_Cheri_SaveList", ";", "if", "(", "Subtarget", ".", "isABI_N64", "(", ")", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,552

[ "let", "ParserMatchClass", "=", "LogicalImm64Operand", ";" ]

[ "return", "AArch64_AM", ":", ":", "isLogicalImmediate", "(", "Imm", ".", "getZExtValue", "(", ")", ",", "<NUM_LIT>", ")", ";", "}", "]", ",", "logical_imm64_XFORM", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]

GCC

arm

CPP

stmt_completion

CPU

12,553

[ "a", ",", "float16x4_t", "_", "_", "b", ")", "{" ]

[ "vfmlsl_low_f16", "(", "float32x2_t", "_", "_", "r", ",", "float16x4_t", "_", "_" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,554

[ ".", "Type", "==", "ImmT", ";" ]

[ "return", "isImm", "(", ")", "&&", "Imm" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,555

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "A4_vcmphgtui", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "u7_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_643b4717", ",", "TypeALU64", ">", ",", "Enc_3680c2", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

i386

MD

stmt_completion

CPU

12,556

[ ")", "]" ]

[ "[", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_SHA1NEXTE", ")" ]

LLVM

TVM

CPP

stmt_completion

Virtual ISA

12,557

[ "MachineBlockFrequencyInfo", ">", "(", ")", ";" ]

[ "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "setPreservesCFG", "(", ")", ";", "AU", ".", "addPreserved", "<" ]

LLVM

PowerPC

TD

stmt_completion

CPU

12,558

[ ")", ",", "(", "SELECT_VSRC", "(", "CRORC", "$", "rhs", ",", "$", "lhs", ")", ",", "$", "tval", ",", "$", "fval", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "v2f64", "(", "selectcc", "i1", ":", "$", "lhs", ",", "i1", ":", "$", "rhs", ",", "v2f64", ":", "$", "tval", ",", "v2f64", ":", "$", "fval", ",", "SETGE", ")" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

12,559

[ "<STR_LIT>", "hexagonv62", "<STR_LIT>", ";" ]

[ "if", "(", "MV55", ")", "return", "<STR_LIT>", "hexagonv55", "<STR_LIT>", ";", "if", "(", "MV60", ")", "return", "<STR_LIT>", "hexagonv60", "<STR_LIT>", ";", "if", "(", "MV62", ")", "return" ]

LLVM

AMDGPU

TD

stmt_completion

GPU

12,560

[ "<NUM_LIT>", ";" ]

[ "let", "isPseudo", "=", "<NUM_LIT>", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";", "let", "Size", "=", "<NUM_LIT>", ";", "let", "UseNamedOperandTable", "=", "<NUM_LIT>", ";", "string", "Mnemonic", "=", "opName", ";", "string", "AsmOperands", "=", "asmOps", ";", "Instruction", "Opcode", "=", "!", "cast", "<", "Instruction", ">", "(", "NAME", ")", ";", "Instruction", "BaseOpcode", "=", "!", "cast", "<", "Instruction", ">", "(", "MUBUFGetBaseOpcode", "<", "NAME", ">", ".", "ret", ")", ";", "let", "VM_CNT", "=", "<NUM_LIT>", ";", "let", "EXP_CNT", "=", "<NUM_LIT>", ";", "let", "MUBUF", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "EXEC", "]", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "SchedRW", "=", "[", "WriteVMEM", "]", ";", "let", "AsmMatchConverter", "=", "<STR_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "offen", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "idxen", "=" ]

LLVM

Mips

CPP

next_suggestion

CPU

12,561

[ "if", "(", "IsUnsigned", ")", "{" ]

[ "break", ";", "case", "Mips", "::", "BGE", ":", "case", "Mips", "::", "BGEU", ":", "AcceptsEquality", "=", "true", ";", "ReverseOrderSLT", "=", "false", ";", "IsUnsigned", "=", "(", "PseudoOpcode", "==", "Mips", "::", "BGEU", ")", ";", "ZeroSrcOpcode", "=", "Mips", "::", "BLEZ", ";", "ZeroTrgOpcode", "=", "Mips", "::", "BGEZ", ";", "break", ";", "case", "Mips", "::", "BGT", ":", "case", "Mips", "::", "BGTU", ":", "AcceptsEquality", "=", "false", ";", "ReverseOrderSLT", "=", "true", ";", "IsUnsigned", "=", "(", "PseudoOpcode", "==", "Mips", "::", "BGTU", ")", ";", "ZeroSrcOpcode", "=", "Mips", "::", "BLTZ", ";", "ZeroTrgOpcode", "=", "Mips", "::", "BGTZ", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unknown opcode for branch pseudo-instruction", "<STR_LIT>", ")", ";", "}", "MCInst", "BranchInst", ";", "bool", "IsTrgRegZero", "=", "(", "TrgReg", "==", "Mips", "::", "ZERO", ")", ";", "bool", "IsSrcRegZero", "=", "(", "SrcReg", "==", "Mips", "::", "ZERO", ")", ";", "if", "(", "IsSrcRegZero", "&&", "IsTrgRegZero", ")", "{", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BLT", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BLTZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BLE", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BLEZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BGE", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BGEZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BGT", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BGTZ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "return", "false", ";", "}", "if", "(", "PseudoOpcode", "==", "Mips", "::", "BGTU", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BNE", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "return", "false", ";", "}", "if", "(", "AcceptsEquality", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BEQ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "return", "false", ";", "}", "if", "(", "IsSrcRegZero", "||", "IsTrgRegZero", ")", "{", "if", "(", "(", "IsSrcRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BGTU", ")", "||", "(", "IsTrgRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BLTU", ")", ")", "{", "return", "false", ";", "}", "if", "(", "(", "IsSrcRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BLEU", ")", "||", "(", "IsTrgRegZero", "&&", "PseudoOpcode", "==", "Mips", "::", "BGEU", ")", ")", "{", "BranchInst", ".", "setOpcode", "(", "Mips", "::", "BEQ", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Mips", "::", "ZERO", ")", ")", ";", "BranchInst", ".", "addOperand", "(", "MCOperand", "::", "createExpr", "(", "OffsetExpr", ")", ")", ";", "Instructions", ".", "push_back", "(", "BranchInst", ")", ";", "Warning", "(", "IDLoc", ",", "<STR_LIT>", "branch is always taken", "<STR_LIT>", ")", ";", "return", "false", ";", "}" ]

GCC

aarch64

MD

stmt_completion

CPU

12,562

[ "ss_plus", "ss_minus", "]", ")" ]

[ "(", "define_code_iterator", "SBINQOPS", "[" ]

GCC

aarch64

CPP

next_suggestion

CPU

12,563

[ "return", "NO_REGS", ";" ]

[ "if", "(", "FP_REGNUM_P", "(", "regno", ")", ")", "return", "FP_LO_REGNUM_P", "(", "regno", ")", "?", "FP_LO_REGS", ":", "FP_REGS", ";", "if", "(", "PR_REGNUM_P", "(", "regno", ")", ")", "return", "PR_LO_REGNUM_P", "(", "regno", ")", "?", "PR_LO_REGS", ":", "PR_HI_REGS", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

12,564

[ "MSA128DOpnd", ">", ";" ]

[ "class", "CLEI_S_D_DESC", ":", "MSA_I5_DESC_BASE", "<", "<STR_LIT>", ",", "vsetle_v2i64", ",", "vsplati64_simm5", "," ]

GCC

sparc

CPP

next_suggestion

CPU

12,565

[ "}" ]

[ "gcc_assert", "(", "sparc_leaf_function_p", "==", "current_function_uses_only_leaf_regs", ")", ";", "sparc_output_scratch_registers", "(", "file", ")", ";" ]

GCC

ia64

MD

stmt_completion

CPU

12,566

[ ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "BI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", ":", "BI", "(", "ne", ":", "BI", "(", "zero_extract", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>" ]

LLVM

Mips

CPP

program_repair

CPU

12,567

[ "<FIXS>", "const", "FeatureBitset", "&", "Features", "=", "STI", ".", "getFeatureBits", "(", ")", ";", "<FIXE>" ]

[ "DataSectionData", ".", "setAlignment", "(", "std", "::", "max", "(", "<NUM_LIT>", "u", ",", "DataSectionData", ".", "getAlignment", "(", ")", ")", ")", ";", "BSSSectionData", ".", "setAlignment", "(", "std", "::", "max", "(", "<NUM_LIT>", "u", ",", "BSSSectionData", ".", "getAlignment", "(", ")", ")", ")", ";", "<BUGS>", "uint64_t", "Features", "=", "STI", ".", "getFeatureBits", "(", ")", ";", "<BUGE>" ]

LLVM

ARM

CPP

next_suggestion

CPU

12,568

[ "if", "(", "SetFlags", ")", "{" ]

[ "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "t2SUBri", ")", ")", ";", "MIB", ".", "add", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MIB", ".", "addReg", "(", "<NUM_LIT>", ")", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,569

[ ")", ";" ]

[ "case", "ISD", "::", "FSQRT", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "FABS", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "FP_ROUND", ":", "case", "ISD", "::", "STRICT_FP_ROUND", ":", "return", "LowerFP_ROUND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_EXTEND", ":", "return", "LowerFP_EXTEND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FRAMEADDR", ":", "return", "LowerFRAMEADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SPONENTRY", ":", "return", "LowerSPONENTRY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "RETURNADDR", ":", "return", "LowerRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDROFRETURNADDR", ":", "return", "LowerADDROFRETURNADDR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CONCAT_VECTORS", ":", "return", "LowerCONCAT_VECTORS", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INSERT_VECTOR_ELT", ":", "return", "LowerINSERT_VECTOR_ELT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EXTRACT_VECTOR_ELT", ":", "return", "LowerEXTRACT_VECTOR_ELT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "BUILD_VECTOR", ":", "return", "LowerBUILD_VECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECTOR_SHUFFLE", ":", "return", "LowerVECTOR_SHUFFLE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SPLAT_VECTOR", ":", "return", "LowerSPLAT_VECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EXTRACT_SUBVECTOR", ":", "return", "LowerEXTRACT_SUBVECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INSERT_SUBVECTOR", ":", "return", "LowerINSERT_SUBVECTOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SDIV", ":", "case", "ISD", "::", "UDIV", ":", "return", "LowerDIV", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SMIN", ":", "case", "ISD", "::", "UMIN", ":", "case", "ISD", "::", "SMAX", ":", "case", "ISD", "::", "UMAX", ":", "return", "LowerMinMax", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "case", "ISD", "::", "SHL", ":", "return", "LowerVectorSRA_SRL_SHL", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SHL_PARTS", ":", "case", "ISD", "::", "SRL_PARTS", ":", "case", "ISD", "::", "SRA_PARTS", ":", "return", "LowerShiftParts", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CTPOP", ":", "return", "LowerCTPOP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FCOPYSIGN", ":", "return", "LowerFCOPYSIGN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "OR", ":", "return", "LowerVectorOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "XOR", ":", "return", "LowerXOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "PREFETCH", ":", "return", "LowerPREFETCH", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SINT_TO_FP", ":", "case", "ISD", "::", "UINT_TO_FP", ":", "case", "ISD", "::", "STRICT_SINT_TO_FP", ":", "case", "ISD", "::", "STRICT_UINT_TO_FP", ":", "return", "LowerINT_TO_FP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_TO_SINT", ":", "case", "ISD", "::", "FP_TO_UINT", ":", "case", "ISD", "::", "STRICT_FP_TO_SINT", ":", "case", "ISD", "::", "STRICT_FP_TO_UINT", ":", "return", "LowerFP_TO_INT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_TO_SINT_SAT", ":", "case", "ISD", "::", "FP_TO_UINT_SAT", ":", "return", "LowerFP_TO_INT_SAT", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FSINCOS", ":", "return", "LowerFSINCOS", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FLT_ROUNDS_", ":", "return", "LowerFLT_ROUNDS_", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SET_ROUNDING", ":", "return", "LowerSET_ROUNDING", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "LowerMUL", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MULHS", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "case", "ISD", "::", "MULHU", ":", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "return", "LowerINTRINSIC_W_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "LowerINTRINSIC_WO_CHAIN", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_STORE", ":", "if", "(", "cast", "<", "MemSDNode", ">", "(", "Op", ")", "->", "getMemoryVT", "(", ")", "==", "MVT", "::", "i128", ")", "{", "assert", "(", "Subtarget", "->", "hasLSE2", "(", ")", ")", ";", "return", "LowerStore128", "(", "Op", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "case", "ISD", "::", "STORE", ":", "return", "LowerSTORE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MSTORE", ":", "return", "LowerFixedLengthVectorMStoreToSVE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MGATHER", ":", "return", "LowerMGATHER", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MSCATTER", ":", "return", "LowerMSCATTER", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECREDUCE_SEQ_FADD", ":", "return", "LowerVECREDUCE_SEQ_FADD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VECREDUCE_ADD", ":", "case", "ISD", "::", "VECREDUCE_AND", ":", "case", "ISD", "::", "VECREDUCE_OR", ":", "case", "ISD", "::", "VECREDUCE_XOR", ":", "case", "ISD", "::", "VECREDUCE_SMAX", ":", "case", "ISD", "::", "VECREDUCE_SMIN", ":", "case", "ISD", "::", "VECREDUCE_UMAX", ":", "case", "ISD", "::", "VECREDUCE_UMIN", ":", "case", "ISD", "::", "VECREDUCE_FADD", ":", "case", "ISD", "::", "VECREDUCE_FMAX", ":", "case", "ISD", "::", "VECREDUCE_FMIN", ":", "return", "LowerVECREDUCE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "return", "LowerATOMIC_LOAD_SUB", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_AND", ":", "return", "LowerATOMIC_LOAD_AND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "LowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VSCALE", ":", "return", "LowerVSCALE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ANY_EXTEND", ":", "case", "ISD", "::", "SIGN_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "return", "LowerFixedLengthVectorIntExtendToSVE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SIGN_EXTEND_INREG", ":", "{", "EVT", "ExtraVT", "=", "cast", "<", "VTSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getVT", "(", ")", ";", "EVT", "ExtraEltVT", "=", "ExtraVT", ".", "getVectorElementType", "(", ")", ";", "if", "(", "(", "ExtraEltVT", "!=", "MVT", "::", "i8", ")", "&&", "(", "ExtraEltVT", "!=", "MVT", "::", "i16", ")", "&&", "(", "ExtraEltVT", "!=", "MVT", "::", "i32", ")", "&&", "(", "ExtraEltVT", "!=", "MVT", "::", "i64", ")", ")", "return", "SDValue", "(", ")", ";", "return", "LowerToPredicatedOp", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "case", "ISD", "::", "TRUNCATE", ":", "return", "LowerTRUNCATE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "MLOAD", ":", "return", "LowerMLOAD", "(", "Op", ",", "DAG" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

12,570

[ ";" ]

[ "const", "TargetRegisterClass", "*", "IntRC", "=", "&", "Hexagon", "::", "IntRegsRegClass", ";", "bool", "Changed", "=", "false", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Splitting partition: ", "<STR_LIT>", ";", "dump_partition", "(", "dbgs", "(", ")", ",", "Part", ",", "*", "TRI", ")", ";", "dbgs", "(", ")", "<<", "'", "\\n", "'", ")", ";", "UUPairMap", "PairMap", ";", "MISet", "SplitIns", ";", "for", "(", "unsigned", "DR", ":", "Part", ")", "{", "MachineInstr", "*", "DefI", "=", "MRI", "->", "getVRegDef", "(", "DR", ")", ";", "SplitIns", ".", "insert", "(", "DefI", ")", ";", "for", "(", "auto", "U", "=", "MRI", "->", "use_nodbg_begin", "(", "DR", ")", ",", "W", "=", "MRI", "->", "use_nodbg_end", "(", ")", ";", "U", "!=", "W", ";", "++", "U", ")", "SplitIns", ".", "insert", "(", "U", "->", "getParent", "(", ")", ")", ";", "unsigned", "LoR", "=", "MRI", "->", "createVirtualRegister", "(", "IntRC", ")", ";", "unsigned", "HiR", "=", "MRI", "->", "createVirtualRegister", "(", "IntRC", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Created mapping: ", "<STR_LIT>", "<<", "printReg", "(", "DR", ",", "TRI", ")", "<<", "<STR_LIT>", " -> ", "<STR_LIT>", "<<", "printReg", "(", "HiR", ",", "TRI", ")", "<<", "'", ":", "'", "<<", "printReg", "(", "LoR", ",", "TRI", ")", "<<", "'", "\\n", "'", ")", ";", "PairMap", ".", "insert", "(", "std", "::", "make_pair", "(", "DR", ",", "UUPair", "(", "LoR", ",", "HiR", ")", ")", ")", ";", "}", "MISet", "Erase", ";", "for", "(", "auto", "MI", ":", "SplitIns", ")", "{", "if", "(", "isFixedInstr", "(", "MI", ")", ")", "{", "collapseRegPairs", "(", "MI", ",", "PairMap", ")", ";", "}", "else", "{", "bool", "Done", "=", "splitInstr", "(", "MI", ",", "PairMap", ")", ";", "if", "(", "Done", ")", "Erase", ".", "insert", "(", "MI", ")", ";", "Changed", "|=", "Done", ";", "}", "}", "for", "(", "unsigned", "DR", ":", "Part", ")", "{", "MISet", "Uses" ]

GCC

epiphany

MD

stmt_completion

MPU

12,571

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_cpu_unit" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,572

[ "const", "void", "*", "Decoder", ")", "{" ]

[ "static", "DecodeStatus", "DecodeVecShiftL16Imm", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "unsigned", "Imm", ",", "uint64_t", "Addr", "," ]

GCC

arm

CPP

stmt_completion

CPU

12,573

[ "_", "a", ";" ]

[ "vreinterpret_u16_s32", "(", "int32x2_t", "_", "_", "a", ")", "{", "return", "(", "uint16x4_t", ")", "_" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,574

[ ",", "SL", ",", "VT", ",", "RHS", ")", ";" ]

[ "if", "(", "RHS", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FSQRT", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SL", ",", "VT", ",", "RHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SL", ",", "VT", ",", "RHS", ")", ";", "}", "}", "if", "(", "Unsafe", ")", "{", "SDNodeFlags", "Flags", ";", "Flags", ".", "setUnsafeAlgebra", "(", "true", ")", ";", "SDValue", "Recip", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>" ]

GCC

mn10300

CPP

stmt_completion

MPU

12,575

[ ")", "==", "MEM", "&&", "!", "OK_FOR_Q", "(", "in", ")", ")", "{" ]

[ "if", "(", "class", "!=", "SP_REGS", "&&", "class", "!=", "ADDRESS_REGS", "&&", "class", "!=", "SP_OR_ADDRESS_REGS", "&&", "class", "!=", "SP_OR_EXTENDED_REGS", "&&", "class", "!=", "ADDRESS_OR_EXTENDED_REGS", "&&", "class", "!=", "SP_OR_ADDRESS_OR_EXTENDED_REGS", "&&", "(", "in", "==", "stack_pointer_rtx", "||", "(", "GET_CODE", "(", "in", ")", "==", "PLUS", "&&", "(", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", "||", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", ")", ")", ")", ")", "return", "ADDRESS_REGS", ";", "if", "(", "GET_CODE", "(", "in", ")", "==", "PLUS", "&&", "(", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", "||", "XEXP", "(", "in", ",", "<NUM_LIT>", ")", "==", "stack_pointer_rtx", ")", ")", "{", "if", "(", "TARGET_AM33", ")", "return", "DATA_OR_EXTENDED_REGS", ";", "return", "DATA_REGS", ";", "}", "if", "(", "TARGET_AM33_2", "&&", "class", "==", "FP_REGS", "&&", "GET_CODE", "(", "in" ]

GCC

s390

CPP

next_suggestion

MPU

12,576

[ "if", "(", "in_p", "&&", "SYMBOLIC_CONST", "(", "x", ")", "&&", "flag_pic", "==", "<NUM_LIT>", "&&", "rclass", "!=", "ADDR_REGS", ")", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_PIC_addr", ":" ]

[ "if", "(", "in_p", "&&", "s390_loadrelative_operand_p", "(", "x", ",", "&", "symref", ",", "&", "offset", ")", "&&", "mode", "==", "Pmode", "&&", "!", "SYMBOL_FLAG_NOTALIGN2_P", "(", "symref", ")", "&&", "(", "offset", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "sri", "->", "icode", "=", "(", "(", "mode", "==", "DImode", ")", "?", "CODE_FOR_reloaddi_larl_odd_addend_z10", ":", "CODE_FOR_reloadsi_larl_odd_addend_z10", ")", ";", "if", "(", "MEM_P", "(", "x", ")", "&&", "s390_loadrelative_operand_p", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "NULL", ",", "NULL", ")", "&&", "(", "mode", "==", "QImode", "||", "!", "reg_class_subset_p", "(", "rclass", ",", "GENERAL_REGS", ")", "||", "GET_MODE_SIZE", "(", "mode", ")", ">", "UNITS_PER_WORD", "||", "!", "s390_check_symref_alignment", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "GET_MODE_SIZE", "(", "mode", ")", ")", ")", ")", "{", "case", "M", "#", "#", "mode", ":", "\\", "if", "(", "TARGET_64BIT", ")", "\\", "sri", "->", "icode", "=", "in_p", "?", "CODE_FOR_reload", "#", "#", "m", "#", "#", "di_toreg_z10", ":", "\\", "CODE_FOR_reload", "#", "#", "m", "#", "#", "di_tomem_z10", ";", "\\", "else", "\\", "sri", "->", "icode", "=", "in_p", "?", "CODE_FOR_reload", "#", "#", "m", "#", "#", "si_toreg_z10", ":", "\\", "CODE_FOR_reload", "#", "#", "m", "#", "#", "si_tomem_z10", ";", "\\", "break", ";", "switch", "(", "GET_MODE", "(", "x", ")", ")", "{", "_", "_", "SECONDARY_RELOAD_CASE", "(", "QI", ",", "qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "HI", ",", "hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "SI", ",", "si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "DI", ",", "di", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "TI", ",", "ti", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "SF", ",", "sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "DF", ",", "df", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "TF", ",", "tf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "SD", ",", "sd", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "DD", ",", "dd", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "TD", ",", "td", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1QI", ",", "v1qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2QI", ",", "v2qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4QI", ",", "v4qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V8QI", ",", "v8qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V16QI", ",", "v16qi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1HI", ",", "v1hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2HI", ",", "v2hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4HI", ",", "v4hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V8HI", ",", "v8hi", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1SI", ",", "v1si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2SI", ",", "v2si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4SI", ",", "v4si", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1DI", ",", "v1di", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2DI", ",", "v2di", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1TI", ",", "v1ti", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1SF", ",", "v1sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2SF", ",", "v2sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V4SF", ",", "v4sf", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1DF", ",", "v1df", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V2DF", ",", "v2df", ")", ";", "_", "_", "SECONDARY_RELOAD_CASE", "(", "V1TF", ",", "v1tf", ")", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "}", "}", "if", "(", "!", "lra_in_progress", "&&", "in_p", "&&", "s390_plus_operand", "(", "x", ",", "mode", ")", ")", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_plus", ":", "CODE_FOR_reloadsi_plus", ")", ";", "if", "(", "MEM_P", "(", "x", ")", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", "&&", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "!", "DISP_IN_RANGE", "(", "INTVAL", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "+", "GET_MODE_SIZE", "(", "mode", ")", "-", "<NUM_LIT>", ")", ")", "{", "if", "(", "(", "reg_classes_intersect_p", "(", "GENERAL_REGS", ",", "rclass", ")", "&&", "s390_class_max_nregs", "(", "GENERAL_REGS", ",", "mode", ")", ">", "<NUM_LIT>", "&&", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", ")", "||", "(", "reg_classes_intersect_p", "(", "FP_REGS", ",", "rclass", ")", "&&", "s390_class_max_nregs", "(", "FP_REGS", ",", "mode", ")", ">", "<NUM_LIT>", ")", ")", "{", "if", "(", "in_p", ")", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_la_in", ":", "CODE_FOR_reloadsi_la_in", ")", ";", "else", "sri", "->", "icode", "=", "(", "TARGET_64BIT", "?", "CODE_FOR_reloaddi_la_out", ":", "CODE_FOR_reloadsi_la_out", ")", ";", "}", "}" ]

GCC

s390

MD

program_repair

MPU

12,577

[ "<FIXS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "temp", ",", "<FIXE>", "<FIXS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<FIXE>" ]

[ "emit_jump_insn", "(", "gen_blt", "(", "label1", ")", ")", "emit_insn", "(", "gen_sub", "BFP", ":", "mode", ">", "<NUM_LIT>", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "CONST_DOUBLE_FROM_REAL_VALUE", "(", "sub", ",", "BFP", ":", "MODE", ">", "mode", ")", ")", ")", "<BUGS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "temp", ",", "<BUGE>", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", "emit_jump", "(", "label2", ")", "emit_label", "(", "label1", ")", "<BUGS>", "emit_insn", "(", "gen_fix_trunc", "BFP", ":", "mode", ">", "GPR", ":", "mode", ">", "<NUM_LIT>", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<BUGE>", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", "emit_label", "(", "label2", ")", "DONE" ]

LLVM

WebAssembly

CPP

next_suggestion

Virtual ISA

12,578

[ "}" ]

[ "Not", "=", "ICmp", "->", "isTrueWhenEqual", "(", ")", ";", "return", "getRegForValue", "(", "ICmp", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "Not", "=", "false", ";", "Register", "Reg", "=", "getRegForValue", "(", "V", ")", ";", "if", "(", "Reg", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "return", "maskI1Value", "(", "Reg", ",", "V", ")", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,579

[ "true", ";" ]

[ "bool", "AArch64InstrInfo", "::", "isSchedulingBoundary", "(", "const", "MachineInstr", "&", "MI", ",", "const", "MachineBasicBlock", "*", "MBB", ",", "const", "MachineFunction", "&", "MF", ")", "const", "{", "if", "(", "TargetInstrInfo", "::", "isSchedulingBoundary", "(", "MI", ",", "MBB", ",", "MF", ")", ")", "return" ]

LLVM

AArch64

CPP

program_repair

CPU

12,580

[ "<FIXS>", "~", "AArch64ELFObjectWriter", "(", ")", "override", "=", "default", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "}", "<FIXE>" ]

[ "#", "include", "<STR_LIT>", "MCTargetDesc/AArch64MCTargetDesc.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCContext.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCELFObjectWriter.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCValue.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/ErrorHandling.h", "<STR_LIT>", "using", "namespace", "llvm", ";", "namespace", "{", "class", "AArch64ELFObjectWriter", ":", "public", "MCELFObjectTargetWriter", "{", "public", ":", "AArch64ELFObjectWriter", "(", "uint8_t", "OSABI", ",", "bool", "IsLittleEndian", ",", "bool", "IsILP32", ")", ";", "<BUGS>", "~", "AArch64ELFObjectWriter", "(", ")", "override", ";", "<BUGE>", "protected", ":", "unsigned", "getRelocType", "(", "MCContext", "&", "Ctx", ",", "const", "MCValue", "&", "Target", ",", "const", "MCFixup", "&", "Fixup", ",", "bool", "IsPCRel", ")", "const", "override", ";", "bool", "IsILP32", ";", "<BUGS>", "private", ":", "<BUGE>", "}", ";", "<BUGS>", "}", "<BUGE>", "AArch64ELFObjectWriter", "::", "AArch64ELFObjectWriter", "(", "uint8_t", "OSABI", ",", "bool", "IsLittleEndian", "," ]

LLVM

PowerPC

CPP

next_suggestion

CPU

12,581

[ "if", "(", "Arg", ".", "getValueType", "(", ")", "==", "MVT", "::", "i1", ")", "Arg", "=", "DAG", ".", "getNode", "(", "Flags", ".", "isSExt", "(", ")", "?", "ISD", "::", "SIGN_EXTEND", ":", "ISD", "::", "ZERO_EXTEND", ",", "dl", ",", "MVT", "::", "i32", ",", "Arg", ")", ";" ]

[ "if", "(", "Result", ")", "{", "errs", "(", ")", "<<", "<STR_LIT>", "Call operand #", "<STR_LIT>", "<<", "i", "<<", "<STR_LIT>", " has unhandled type ", "<STR_LIT>", "<<", "EVT", "(", "ArgVT", ")", ".", "getEVTString", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "llvm_unreachable", "(", "nullptr", ")", ";", "}", "}", "}", "else", "{", "CCInfo", ".", "AnalyzeCallOperands", "(", "Outs", ",", "CC_PPC32_SVR4", ")", ";", "}", "CCInfo", ".", "clearWasPPCF128", "(", ")", ";", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ByValArgLocs", ";", "CCState", "CCByValInfo", "(", "CallConv", ",", "IsVarArg", ",", "MF", ",", "ByValArgLocs", ",", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "CCByValInfo", ".", "AllocateStack", "(", "CCInfo", ".", "getNextStackOffset", "(", ")", ",", "PtrByteSize", ")", ";", "CCByValInfo", ".", "AnalyzeCallOperands", "(", "Outs", ",", "CC_PPC32_SVR4_ByVal", ")", ";", "unsigned", "NumBytes", "=", "CCByValInfo", ".", "getNextStackOffset", "(", ")", ";", "int", "SPDiff", "=", "CalculateTailCallSPDiff", "(", "DAG", ",", "IsTailCall", ",", "NumBytes", ")", ";", "Chain", "=", "DAG", ".", "getCALLSEQ_START", "(", "Chain", ",", "NumBytes", ",", "<NUM_LIT>", ",", "dl", ")", ";", "SDValue", "CallSeqStart", "=", "Chain", ";", "SDValue", "LROp", ",", "FPOp", ";", "Chain", "=", "EmitTailCallLoadFPAndRetAddr", "(", "DAG", ",", "SPDiff", ",", "Chain", ",", "LROp", ",", "FPOp", ",", "dl", ")", ";", "SDValue", "StackPtr", "=", "DAG", ".", "getRegister", "(", "PPC", "::", "R1", ",", "MVT", "::", "i32", ")", ";", "SmallVector", "<", "std", "::", "pair", "<", "unsigned", ",", "SDValue", ">", ",", "<NUM_LIT>", ">", "RegsToPass", ";", "SmallVector", "<", "TailCallArgumentInfo", ",", "<NUM_LIT>", ">", "TailCallArguments", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "MemOpChains", ";", "bool", "seenFloatArg", "=", "false", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "RealArgIdx", "=", "<NUM_LIT>", ",", "j", "=", "<NUM_LIT>", ",", "e", "=", "ArgLocs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ",", "++", "RealArgIdx", ")", "{", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "i", "]", ";", "SDValue", "Arg", "=", "OutVals", "[", "RealArgIdx", "]", ";", "ISD", "::", "ArgFlagsTy", "Flags", "=", "Outs", "[", "RealArgIdx", "]", ".", "Flags", ";", "if", "(", "Flags", ".", "isByVal", "(", ")", ")", "{", "assert", "(", "(", "j", "<", "ByValArgLocs", ".", "size", "(", ")", ")", "&&", "<STR_LIT>", "Index out of bounds!", "<STR_LIT>", ")", ";", "CCValAssign", "&", "ByValVA", "=", "ByValArgLocs", "[", "j", "++", "]", ";", "assert", "(", "(", "VA", ".", "getValNo", "(", ")", "==", "ByValVA", ".", "getValNo", "(", ")", ")", "&&", "<STR_LIT>", "ValNo mismatch!", "<STR_LIT>", ")", ";", "unsigned", "LocMemOffset", "=", "ByValVA", ".", "getLocMemOffset", "(", ")", ";", "SDValue", "PtrOff", "=", "DAG", ".", "getIntPtrConstant", "(", "LocMemOffset", ",", "dl", ")", ";", "PtrOff", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "getPointerTy", "(", "MF", ".", "getDataLayout", "(", ")", ")", ",", "StackPtr", ",", "PtrOff", ")", ";", "SDValue", "MemcpyCall", "=", "CreateCopyOfByValArgument", "(", "Arg", ",", "PtrOff", ",", "CallSeqStart", ".", "getNode", "(", ")", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Flags", ",", "DAG", ",", "dl", ")", ";", "SDValue", "NewCallSeqStart", "=", "DAG", ".", "getCALLSEQ_START", "(", "MemcpyCall", ",", "NumBytes", ",", "<NUM_LIT>", ",", "SDLoc", "(", "MemcpyCall", ")", ")", ";", "DAG", ".", "ReplaceAllUsesWith", "(", "CallSeqStart", ".", "getNode", "(", ")", ",", "NewCallSeqStart", ".", "getNode", "(", ")", ")", ";", "Chain", "=", "CallSeqStart", "=", "NewCallSeqStart", ";", "Arg", "=", "PtrOff", ";", "}" ]

GCC

i386

MD

stmt_completion

CPU

12,582

[ "HI", "<STR_LIT>", ")" ]

[ "(", "define_mode_iterator", "SWI1248_AVX512BWDQ2_64", "[", "(", "QI", "<STR_LIT>", ")", "(" ]

GCC

frv

MD

next_suggestion

VLIW

12,583

[ "UNSPEC_MQLCLRHS", ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DI", "[", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]" ]

GCC

s390

MD

next_suggestion

MPU

12,584

[ "(", "unspec", ":", "SI", "[", "(", "reg", ":", "CCRAW", "CC_REGNUM", ")", "]", "UNSPEC_CC_TO_INT", ")", ")", "]" ]

[ "(", "set", "(", "reg", ":", "CCRAW", "CC_REGNUM", ")", "(", "unspec", ":", "CCRAW", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "VSTRING_FLAG_CS", ")", "]", "UNSPEC_VEC_VFENECC", ")", ")", "]", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

12,585

[ ":" ]

[ "return", "true", ";", "case", "S2_storerh_io", ":", "case", "S2_storerhnew_io", ":", "case", "S2_pstorerht_io", ":", "case", "S2_pstorerhf_io", ":", "case", "S4_pstorerhtnew_io", ":", "case", "S4_pstorerhfnew_io", ":", "case", "S2_pstorerhnewt_io", ":", "case", "S2_pstorerhnewf_io", ":", "case", "S4_pstorerhnewtnew_io", ":", "case", "S4_pstorerhnewfnew_io", ":", "case", "S2_storerh_pi", ":", "case", "S2_storerhnew_pi", ":", "case", "S2_pstorerht_pi", ":", "case", "S2_pstorerhf_pi", ":", "case", "S2_pstorerhtnew_pi", ":", "case", "S2_pstorerhfnew_pi", ":", "case", "S2_pstorerhnewt_pi", ":", "case", "S2_pstorerhnewf_pi", ":", "case", "S2_pstorerhnewtnew_pi", ":", "case", "S2_pstorerhnewfnew_pi", ":", "case", "S4_storerh_ap", ":", "case", "S4_storerhnew_ap", ":", "case", "S2_storerh_pr", ":", "case", "S2_storerhnew_pr", ":", "case", "S4_storerh_ur", ":", "case", "S4_storerhnew_ur", ":", "case", "S2_storerh_pbr", ":", "case", "S2_storerhnew_pbr", ":", "case", "S2_storerh_pci", ":", "case", "S2_storerhnew_pci", ":", "case", "S2_storerh_pcr", ":", "case", "S2_storerhnew_pcr", ":", "case", "S4_storerh_rr", ":", "case", "S4_pstorerht_rr", ":", "case", "S4_pstorerhf_rr", ":", "case", "S4_pstorerhtnew_rr", ":", "case", "S4_pstorerhfnew_rr", ":", "case", "S4_storerhnew_rr", ":", "case", "S4_pstorerhnewt_rr", ":", "case", "S4_pstorerhnewf_rr", ":", "case", "S4_pstorerhnewtnew_rr", ":", "case", "S4_pstorerhnewfnew_rr", ":", "case", "S2_storerhgp", ":", "case", "S2_storerhnewgp", ":", "case", "S4_pstorerht_abs", ":", "case", "S4_pstorerhf_abs", ":", "case", "S4_pstorerhtnew_abs", ":", "case", "S4_pstorerhfnew_abs", ":", "case", "S4_pstorerhnewt_abs", ":", "case", "S4_pstorerhnewf_abs", ":", "case", "S4_pstorerhnewtnew_abs", ":", "case", "S4_pstorerhnewfnew_abs", ":", "Bits", ".", "set", "(", "Begin", ",", "Begin", "+", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "S2_storerf_io", ":", "case", "S2_pstorerft_io", ":", "case", "S2_pstorerff_io", ":", "case", "S4_pstorerftnew_io", ":", "case", "S4_pstorerffnew_io", ":", "case", "S2_storerf_pi", ":", "case", "S2_pstorerft_pi", ":", "case", "S2_pstorerff_pi" ]

GCC

frv

CPP

code_generation

VLIW

12,586

[ "int", "frv_emit_movsi", "(", "rtx", "dest", ",", "rtx", "src", ")", "{", "int", "base_regno", "=", "-", "<NUM_LIT>", ";", "int", "unspec", "=", "<NUM_LIT>", ";", "rtx", "sym", "=", "src", ";", "struct", "frv_unspec", "old_unspec", ";", "if", "(", "!", "reload_in_progress", "&&", "!", "reload_completed", "&&", "!", "register_operand", "(", "dest", ",", "SImode", ")", "&&", "(", "!", "reg_or_0_operand", "(", "src", ",", "SImode", ")", "||", "(", "GET_CODE", "(", "src", ")", "==", "REG", "&&", "IN_RANGE", "(", "REGNO", "(", "src", ")", ",", "FIRST_VIRTUAL_REGISTER", ",", "LAST_VIRTUAL_POINTER_REGISTER", ")", ")", ")", ")", "{", "emit_insn", "(", "gen_rtx_SET", "(", "dest", ",", "copy_to_mode_reg", "(", "SImode", ",", "src", ")", ")", ")", ";", "return", "TRUE", ";", "}", "switch", "(", "GET_CODE", "(", "src", ")", ")", "{", "default", ":", "break", ";", "case", "LABEL_REF", ":", "handle_label", ":", "if", "(", "TARGET_FDPIC", ")", "{", "if", "(", "TARGET_GPREL_RO", ")", "unspec", "=", "R_FRV_GPREL12", ";", "else", "unspec", "=", "R_FRV_GOT12", ";", "}", "else", "if", "(", "flag_pic", ")", "base_regno", "=", "PIC_REGNO", ";", "break", ";", "case", "CONST", ":", "if", "(", "frv_const_unspec_p", "(", "src", ",", "&", "old_unspec", ")", ")", "break", ";", "if", "(", "TARGET_FDPIC", "&&", "frv_function_symbol_referenced_p", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", ")", "{", "handle_whatever", ":", "src", "=", "force_reg", "(", "GET_MODE", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", ",", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "dest", ",", "src", ")", ";", "return", "TRUE", ";", "}", "else", "{", "sym", "=", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "sym", ")", "==", "PLUS", "&&", "GET_CODE", "(", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", "&&", "GET_CODE", "(", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", "sym", "=", "XEXP", "(", "sym", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "sym", ")", "==", "SYMBOL_REF", ")", "goto", "handle_sym", ";", "else", "if", "(", "GET_CODE", "(", "sym", ")", "==", "LABEL_REF", ")", "goto", "handle_label", ";", "else", "goto", "handle_whatever", ";", "}", "break", ";", "case", "SYMBOL_REF", ":", "handle_sym", ":", "if", "(", "TARGET_FDPIC", ")", "{", "enum", "tls_model", "model", "=", "SYMBOL_REF_TLS_MODEL", "(", "sym", ")", ";", "if", "(", "model", "!=", "<NUM_LIT>", ")", "{", "src", "=", "frv_legitimize_tls_address", "(", "src", ",", "model", ")", ";", "emit_move_insn", "(", "dest", ",", "src", ")", ";", "return", "TRUE", ";", "}", "if", "(", "SYMBOL_REF_FUNCTION_P", "(", "sym", ")", ")", "{", "if", "(", "frv_local_funcdesc_p", "(", "sym", ")", ")", "unspec", "=", "R_FRV_FUNCDESC_GOTOFF12", ";", "else", "unspec", "=", "R_FRV_FUNCDESC_GOT12", ";", "}", "else", "{", "if", "(", "CONSTANT_POOL_ADDRESS_P", "(", "sym", ")", ")", "switch", "(", "GET_CODE", "(", "get_pool_constant", "(", "sym", ")", ")", ")", "{", "case", "CONST", ":", "case", "SYMBOL_REF", ":", "case", "LABEL_REF", ":", "if", "(", "flag_pic", ")", "{", "unspec", "=", "R_FRV_GOTOFF12", ";", "break", ";", "}", "default", ":", "if", "(", "TARGET_GPREL_RO", ")", "unspec", "=", "R_FRV_GPREL12", ";", "else", "unspec", "=", "R_FRV_GOT12", ";", "break", ";", "}", "else", "if", "(", "SYMBOL_REF_LOCAL_P", "(", "sym", ")", "&&", "!", "SYMBOL_REF_EXTERNAL_P", "(", "sym", ")", "&&", "SYMBOL_REF_DECL", "(", "sym", ")", "&&", "(", "!", "DECL_P", "(", "SYMBOL_REF_DECL", "(", "sym", ")", ")", "||", "!", "DECL_COMMON", "(", "SYMBOL_REF_DECL", "(", "sym", ")", ")", ")", ")", "{", "tree", "decl", "=", "SYMBOL_REF_DECL", "(", "sym", ")", ";", "tree", "init", "=", "TREE_CODE", "(", "decl", ")", "==", "VAR_DECL", "?", "DECL_INITIAL", "(", "decl", ")", ":", "TREE_CODE", "(", "decl", ")", "==", "CONSTRUCTOR", "?", "decl", ":", "<NUM_LIT>", ";", "int", "reloc", "=", "<NUM_LIT>", ";", "bool", "named_section", ",", "readonly", ";", "if", "(", "init", "&&", "init", "!=", "error_mark_node", ")", "reloc", "=", "compute_reloc_for_constant", "(", "init", ")", ";", "named_section", "=", "TREE_CODE", "(", "decl", ")", "==", "VAR_DECL", "&&", "lookup_attribute", "(", "<STR_LIT>", "section", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "decl", ")", ")", ";", "readonly", "=", "decl_readonly_section", "(", "decl", ",", "reloc", ")", ";", "if", "(", "named_section", ")", "unspec", "=", "R_FRV_GOT12", ";", "else", "if", "(", "!", "readonly", ")", "unspec", "=", "R_FRV_GOTOFF12", ";", "else", "if", "(", "readonly", "&&", "TARGET_GPREL_RO", ")", "unspec", "=", "R_FRV_GPREL12", ";", "else", "unspec", "=", "R_FRV_GOT12", ";", "}", "else", "unspec", "=", "R_FRV_GOT12", ";", "}", "}", "else", "if", "(", "SYMBOL_REF_SMALL_P", "(", "sym", ")", ")", "base_regno", "=", "SDA_BASE_REG", ";", "else", "if", "(", "flag_pic", ")", "base_regno", "=", "PIC_REGNO", ";", "break", ";", "}", "if", "(", "base_regno", ">=", "<NUM_LIT>", ")", "{", "if", "(", "GET_CODE", "(", "sym", ")", "==", "SYMBOL_REF", "&&", "SYMBOL_REF_SMALL_P", "(", "sym", ")", ")", "emit_insn", "(", "gen_symGOTOFF2reg", "(", "dest", ",", "src", ",", "gen_rtx_REG", "(", "Pmode", ",", "base_regno", ")", ",", "GEN_INT", "(", "R_FRV_GPREL12", ")", ")", ")", ";", "else", "emit_insn", "(", "gen_symGOTOFF2reg_hilo", "(", "dest", ",", "src", ",", "gen_rtx_REG", "(", "Pmode", ",", "base_regno", ")", ",", "GEN_INT", "(", "R_FRV_GPREL12", ")", ")", ")", ";", "if", "(", "base_regno", "==", "PIC_REGNO", ")", "crtl", "->", "uses_pic_offset_table", "=", "TRUE", ";", "return", "TRUE", ";", "}", "if", "(", "unspec", ")", "{", "rtx", "x", ";", "gcc_assert", "(", "!", "reload_in_progress", "&&", "!", "reload_completed", ")", ";", "switch", "(", "unspec", ")", "{", "case", "R_FRV_GOTOFF12", ":", "if", "(", "!", "frv_small_data_reloc_p", "(", "sym", ",", "unspec", ")", ")", "x", "=", "gen_symGOTOFF2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGOTOFF2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "case", "R_FRV_GPREL12", ":", "if", "(", "!", "frv_small_data_reloc_p", "(", "sym", ",", "unspec", ")", ")", "x", "=", "gen_symGPREL2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGPREL2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "case", "R_FRV_FUNCDESC_GOTOFF12", ":", "if", "(", "flag_pic", "!=", "<NUM_LIT>", ")", "x", "=", "gen_symGOTOFF2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGOTOFF2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "default", ":", "if", "(", "flag_pic", "!=", "<NUM_LIT>", ")", "x", "=", "gen_symGOT2reg_hilo", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "else", "x", "=", "gen_symGOT2reg", "(", "dest", ",", "src", ",", "OUR_FDPIC_REG", ",", "GEN_INT", "(", "unspec", ")", ")", ";", "break", ";", "}", "emit_insn", "(", "x", ")", ";", "crtl", "->", "uses_pic_offset_table", "=", "TRUE", ";", "return", "TRUE", ";", "}", "return", "FALSE", ";", "}" ]

[ "Emit", "code", "to", "handle", "a", "MOVSI", ",", "adding", "in", "the", "small", "data", "register", "or", "pic", "register", "if", "needed", "to", "load", "up", "addresses", ".", "Return", "TRUE", "if", "the", "appropriate", "instructions", "are", "emitted", "." ]

GCC

cris

CPP

code_generation

MPU

12,587

[ "bool", "cris_legitimate_address_p", "(", "machine_mode", "mode", ",", "rtx", "x", ",", "bool", "strict", ")", "{", "const_rtx", "x1", ",", "x2", ";", "if", "(", "cris_base_or_autoincr_p", "(", "x", ",", "strict", ")", ")", "return", "true", ";", "else", "if", "(", "CONSTANT_P", "(", "x", ")", ")", "return", "true", ";", "else", "if", "(", "GET_CODE", "(", "x", ")", "==", "PLUS", ")", "{", "x1", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "x2", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "if", "(", "(", "cris_base_p", "(", "x1", ",", "strict", ")", "&&", "CONSTANT_P", "(", "x2", ")", ")", "||", "(", "cris_base_p", "(", "x2", ",", "strict", ")", "&&", "CONSTANT_P", "(", "x1", ")", ")", "||", "(", "GET_MODE_SIZE", "(", "mode", ")", "<=", "UNITS_PER_WORD", "&&", "(", "(", "cris_base_p", "(", "x1", ",", "strict", ")", "&&", "cris_bdap_index_p", "(", "x2", ",", "strict", ")", ")", "||", "(", "cris_base_p", "(", "x2", ",", "strict", ")", "&&", "cris_bdap_index_p", "(", "x1", ",", "strict", ")", ")", "||", "(", "cris_base_p", "(", "x1", ",", "strict", ")", "&&", "cris_biap_index_p", "(", "x2", ",", "strict", ")", ")", "||", "(", "cris_base_p", "(", "x2", ",", "strict", ")", "&&", "cris_biap_index_p", "(", "x1", ",", "strict", ")", ")", ")", ")", ")", "return", "true", ";", "}", "else", "if", "(", "MEM_P", "(", "x", ")", ")", "{", "if", "(", "GET_MODE_SIZE", "(", "mode", ")", "<=", "UNITS_PER_WORD", "&&", "cris_base_or_autoincr_p", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "strict", ")", ")", "return", "true", ";", "}", "return", "false", ";", "}" ]

[ "Worker", "function", "for", "TARGET_LEGITIMATE_ADDRESS_P", "." ]

LLVM

X86

CPP

stmt_completion

CPU

12,588

[ "Relocation", "::", "Type", "pType", ")", "const", "{" ]

[ "const", "char", "*", "X86_64Relocator", "::", "getName", "(" ]

GCC

mips

CPP

next_suggestion

CPU

12,589

[ "return", "data_section", ";" ]

[ "else", "if", "(", "flag_function_sections", "&&", "flag_data_sections", "&&", "strncmp", "(", "name", ",", "<STR_LIT>", ".text.", "<STR_LIT>", ",", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "char", "*", "rname", "=", "ASTRDUP", "(", "name", ")", ";", "memcpy", "(", "rname", "+", "<NUM_LIT>", ",", "<STR_LIT>", "data", "<STR_LIT>", ",", "<NUM_LIT>", ")", ";", "return", "get_section", "(", "rname", ",", "SECTION_WRITE", ",", "decl", ")", ";", "}", "}" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,590

[ "getInt32", "(", "Increment", ")", ",", "Mask", "}", ")", ";" ]

[ "if", "(", "match", "(", "Mask", ",", "m_One", "(", ")", ")", ")", "return", "Builder", ".", "CreateIntrinsic", "(", "Intrinsic", "::", "arm_mve_vldr_gather_base_wb", ",", "{", "Ty", ",", "Ptr", "->", "getType", "(", ")", "}", ",", "{", "Ptr", ",", "Builder", ".", "getInt32", "(", "Increment", ")", "}", ")", ";", "else", "return", "Builder", ".", "CreateIntrinsic", "(", "Intrinsic", "::", "arm_mve_vldr_gather_base_wb_predicated", ",", "{", "Ty", ",", "Ptr", "->", "getType", "(", ")", ",", "Mask", "->", "getType", "(", ")", "}", ",", "{", "Ptr", ",", "Builder", "." ]

LLVM

AMDGPU

CPP

program_repair

GPU

12,591

[ "<FIXS>", "uint64_t", "TSFlags", "=", "MII", ".", "get", "(", "Opc", ")", ".", "TSFlags", ";", "if", "(", "isGFX940", "(", ")", "&&", "(", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "{", "<FIXE>" ]

[ "return", "false", ";", "}", "<BUGS>", "if", "(", "isGFX940", "(", ")", "&&", "(", "MII", ".", "get", "(", "Opc", ")", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "{", "<BUGE>", "int", "OpSelIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "AMDGPU", "::", "OpName", "::", "op_sel", ")", ";", "if", "(", "OpSelIdx", "!=", "-", "<NUM_LIT>", ")", "{", "if", "(", "Inst", ".", "getOperand", "(", "OpSelIdx", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", ")" ]

GCC

h8300

CPP

next_suggestion

MPU

12,592

[ "}" ]

[ "if", "(", "BINARY_P", "(", "SET_SRC", "(", "set", ")", ")", ")", "return", "h8300_length_from_table", "(", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "table", ")", ";", "else", "{", "gcc_assert", "(", "GET_RTX_CLASS", "(", "GET_CODE", "(", "SET_SRC", "(", "set", ")", ")", ")", "==", "RTX_TERNARY", ")", ";", "return", "h8300_length_from_table", "(", "XEXP", "(", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ",", "XEXP", "(", "XEXP", "(", "SET_SRC", "(", "set", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ",", "table", ")", ";", "}" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,593

[ ";" ]

[ "MachineInstr", "*", "GCNDPPCombine", "::", "createDPPInst", "(", "MachineInstr", "&", "OrigMI", ",", "MachineInstr", "&", "MovMI", ",", "RegSubRegPair", "CombOldVGPR", ",", "MachineOperand", "*", "OldOpndValue", ",", "bool", "CombBCZ", ")", "const", "{", "assert", "(", "CombOldVGPR", ".", "Reg", ")", ";", "if", "(", "!", "CombBCZ", "&&", "OldOpndValue", "&&", "OldOpndValue", "->", "isImm", "(", ")", ")", "{", "auto", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "OrigMI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "if", "(", "!", "Src1", "||", "!", "Src1", "->", "isReg", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: no src1 or it isn't a register\\n", "<STR_LIT>", ")", ";", "return", "nullptr" ]

LLVM

X86

CPP

stmt_completion

CPU

12,594

[ "false", ";" ]

[ "if", "(", "checkInFPOPrologue", "(", "L", ")", ")", "return", "true", ";", "FPOInstruction", "Inst", ";", "Inst", ".", "Label", "=", "emitFPOLabel", "(", ")", ";", "Inst", ".", "Op", "=", "FPOInstruction", "::", "PushReg", ";", "Inst", ".", "RegOrOffset", "=", "Reg", ";", "CurFPOData", "->", "Instructions", ".", "push_back", "(", "Inst", ")", ";", "return" ]

GCC

i386

CPP

stmt_completion

CPU

12,595

[ ")", "_", "_", "Y", ")", ";" ]

[ "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_pmuldq256", "(", "(", "_", "_", "v8si", ")", "_", "_", "X", ",", "(", "_", "_", "v8si" ]

LLVM

Blackfin

CPP

next_suggestion

DSP

12,596

[ "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,597

[ "->", "hasOneMemOperand", "(", ")", ")", ";" ]

[ "std", "::", "pair", "<", "unsigned", ",", "unsigned", ">", "SubRegIdx", "=", "getSubRegIdxs", "(", "CI", ",", "Paired", ")", ";", "const", "unsigned", "SubRegIdx0", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "unsigned", "SubRegIdx1", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "TargetRegisterClass", "*", "SuperRC", "=", "getTargetRegisterClass", "(", "CI", ",", "Paired", ")", ";", "Register", "SrcReg", "=", "MRI", "->", "createVirtualRegister", "(", "SuperRC", ")", ";", "const", "auto", "*", "Src0", "=", "TII", "->", "getNamedOperand", "(", "*", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "const", "auto", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "*", "Paired", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "BuildMI", "(", "*", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "REG_SEQUENCE", ")", ",", "SrcReg", ")", ".", "add", "(", "*", "Src0", ")", ".", "addImm", "(", "SubRegIdx0", ")", ".", "add", "(", "*", "Src1", ")", ".", "addImm", "(", "SubRegIdx1", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "Opcode", ")", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Kill", ")", ";", "AddressRegs", "Regs", "=", "getRegs", "(", "Opcode", ",", "*", "TII", ")", ";", "if", "(", "Regs", ".", "VAddr", ")", "MIB", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "*", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ")", ";", "assert", "(", "CI", ".", "I", "->", "hasOneMemOperand", "(", ")", "&&", "Paired", ".", "I" ]

GCC

iq2000

CPP

next_suggestion

CPU

12,598

[ "}" ]

[ "emit_insn", "(", "gen_addsi3", "(", "reg", ",", "reg", ",", "stack_pointer_rtx", ")", ")", ";", "return", "reg", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,599

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";" ]

[ "class", "BaseMulAccum", "<", "bit", "isSub", ",", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "multype", ",", "RegisterClass", "addtype", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", ">", ":", "I", "<", "(", "outs", "addtype", ":", "$", "Rd", ")", ",", "(", "ins", "multype", ":", "$", "Rn", ",", "multype", ":", "$", "Rm", ",", "addtype", ":", "$", "Ra", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "Ra", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]