docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	Hexagon	TD	next_suggestion	DSP	11,300	[ "}" ]	[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	11,301	[ "SDValue", "Cmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]	[ "if", "(", "isOneConstant", "(", "RHS", ")", ")", "{", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "}", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "case", "ISD", "::", "USUBO", ":", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_B", ";", "break", ";", "case", "ISD", "::", "SSUBO", ":", "if", "(", "isOneConstant", "(", "RHS", ")", ")", "{", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "}", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "case", "ISD", "::", "UMULO", ":", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "case", "ISD", "::", "SMULO", ":", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unexpected overflowing operator", "<STR_LIT>", ")", ";", "}", "if", "(", "Inverted", ")", "X86Cond", "=", "X86", "::", "GetOppositeBranchCondition", "(", "(", "X86", "::", "CondCode", ")", "X86Cond", ")", ";", "if", "(", "CondOpcode", "==", "ISD", "::", "UMULO", ")", "VTs", "=", "DAG", ".", "getVTList", "(", "LHS", ".", "getValueType", "(", ")", ",", "LHS", ".", "getValueType", "(", ")", ",", "MVT", "::", "i32", ")", ";", "else", "VTs", "=", "DAG", ".", "getVTList", "(", "LHS", ".", "getValueType", "(", ")", ",", "MVT", "::", "i32", ")", ";", "SDValue", "X86Op", "=", "DAG", ".", "getNode", "(", "X86Opcode", ",", "dl", ",", "VTs", ",", "LHS", ",", "RHS", ")", ";", "if", "(", "CondOpcode", "==", "ISD", "::", "UMULO", ")", "Cond", "=", "X86Op", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "else", "Cond", "=", "X86Op", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "X86Cond", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "addTest", "=", "false", ";", "}", "else", "{", "unsigned", "CondOpc", ";", "if", "(", "Cond", ".", "hasOneUse", "(", ")", "&&", "isAndOrOfSetCCs", "(", "Cond", ",", "CondOpc", ")", ")", "{", "SDValue", "Cmp", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "CondOpc", "==", "ISD", "::", "OR", ")", "{", "if", "(", "Cmp", "==", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", "&&", "isX86LogicalCmp", "(", "Cmp", ")", ")", "{", "CC", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "Chain", ",", "Dest", ",", "CC", ",", "Cmp", ")", ";", "CC", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Cond", "=", "Cmp", ";", "addTest", "=", "false", ";", "}", "}", "else", "{", "if", "(", "Cmp", "==", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", "&&", "isX86LogicalCmp", "(", "Cmp", ")", "&&", "Op", ".", "getNode", "(", ")", "->", "hasOneUse", "(", ")", ")", "{", "X86", "::", "CondCode", "CCode", "=", "(", "X86", "::", "CondCode", ")", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "CCode", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CCode", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "CCode", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "SDNode", "", "User", "=", "", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ";", "if", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "BR", ")", "{", "SDValue", "FalseBB", "=", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDNode", "", "NewBR", "=", "DAG", ".", "UpdateNodeOperands", "(", "User", ",", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Dest", ")", ";", "assert", "(", "NewBR", "==", "User", ")", ";", "(", "void", ")", "NewBR", ";", "Dest", "=", "FalseBB", ";", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "Chain", ",", "Dest", ",", "CC", ",", "Cmp", ")", ";", "X86", "::", "CondCode", "CCode", "=", "(", "X86", "::", "CondCode", ")", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "CCode", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CCode", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "CCode", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "Cond", "=", "Cmp", ";", "addTest", "=", "false", ";", "}", "}", "}", "}", "else", "if", "(", "Cond", ".", "hasOneUse", "(", ")", "&&", "isXor1OfSetCC", "(", "Cond", ")", ")", "{", "X86", "::", "CondCode", "CCode", "=", "(", "X86", "::", "CondCode", ")", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "CCode", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CCode", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "CCode", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "Cond", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "addTest", "=", "false", ";", "}", "else", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", "&&", "cast", "<", "CondCodeSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "get", "(", ")", "==", "ISD", "::", "SETOEQ", ")", "{", "if", "(", "Op", ".", "getNode", "(", ")", "->", "hasOneUse", "(", ")", ")", "{", "SDNode", "", "User", "=", "", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ";", "if", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "BR", ")", "{", "SDValue", "FalseBB", "=", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDNode", "", "NewBR", "=", "DAG", ".", "UpdateNodeOperands", "(", "User", ",", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Dest", ")", ";", "assert", "(", "NewBR", "==", "User", ")", ";", "(", "void", ")", "NewBR", ";", "Dest", "=", "FalseBB", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	11,302	[ "if", "(", "Subtarget", ".", "isDarwinABI", "(", ")", ")", "return", "Subtarget", ".", "isPPC64", "(", ")", "?", "Darwin64_CalleeSavedRegClasses", ":" ]	[ "static", "const", "TargetRegisterClass", "", "const", "SVR4_CalleeSavedRegClasses", "[", "]", "=", "{", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "VRSAVERCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "<NUM_LIT>", "}", ";", "static", "const", "TargetRegisterClass", "", "const", "Darwin64_CalleeSavedRegClasses", "[", "]", "=", "{", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "<NUM_LIT>", "}", ";", "static", "const", "TargetRegisterClass", "*", "const", "SVR4_64_CalleeSavedRegClasses", "[", "]", "=", "{", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "VRSAVERCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "<NUM_LIT>", "}", ";" ]
LLVM	AArch64	CPP	program_repair	CPU	11,303	[ "<FIXS>", "<FIXE>", "<FIXS>", "if", "(", "MFI", ".", "hasVarSizedObjects", "(", ")", "\|\|", "MF", ".", "hasEHFunclets", "(", ")", ")", "{", "<FIXE>" ]	[ "bool", "AArch64RegisterInfo", "::", "hasBasePointer", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{", "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "<BUGS>", "<BUGE>", "<BUGS>", "if", "(", "MFI", ".", "hasVarSizedObjects", "(", ")", ")", "{", "<BUGE>", "if", "(", "needsStackRealignment", "(", "MF", ")", ")", "return", "true", ";" ]
GCC	rs6000	MD	stmt_completion	CPU	11,304	[ "<STR_LIT>", ")" ]	[ "(", "define_automaton" ]
GCC	avr	MD	next_suggestion	MPU	11,305	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "rotate", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
LLVM	PowerPC	CPP	program_repair	CPU	11,306	[ "<FIXS>", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "<FIXE>" ]	[ "setOperationAction", "(", "ISD", "::", "SETCC", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "<BUGS>", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BRCONDTWOWAY", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "<BUGE>", "setOperationAction", "(", "ISD", "::", "FP_TO_SINT", ",", "MVT", "::", "i32", ",", "Custom", ")", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	11,307	[ "AssemblerPredicate", "<", "<STR_LIT>", ">", ";" ]	[ "def", "HasMips32r5", ":", "Predicate", "<", "<STR_LIT>", ">", "," ]
LLVM	AArch64	TD	next_suggestion	CPU	11,308	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rt", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt", ";" ]
GCC	sh	CPP	next_suggestion	CPU	11,309	[ "}" ]	[ "static", "short", "high_pressure", "(", "enum", "machine_mode", "mode", ")", "{", "if", "(", "(", "REG_N_SETS", "(", "<NUM_LIT>", ")", "-", "REG_N_DEATHS", "(", "<NUM_LIT>", ")", ")", ">=", "R0_MAX_LIFE_REGIONS", "&&", "REG_LIVE_LENGTH", "(", "<NUM_LIT>", ")", ">=", "R0_MAX_LIVE_LENGTH", ")", "return", "<NUM_LIT>", ";", "if", "(", "mode", "==", "SFmode", ")", "return", "(", "CURR_REGMODE_PRESSURE", "(", "SFmode", ")", ">", "SFMODE_MAX_WEIGHT", ")", ";", "else", "return", "(", "CURR_REGMODE_PRESSURE", "(", "SImode", ")", ">", "SIMODE_MAX_WEIGHT", ")", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	11,310	[ "const", "{" ]	[ "unsigned", "getNextStackOffset", "(", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,311	[ "let", "InputType", "=", "<STR_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	11,312	[ "return", "isUntypedPointerTy", "(", "Ty", ")", "?", "TypedPointerType", "::", "get", "(", "IntegerType", "::", "getInt8Ty", "(", "Ty", "->", "getContext", "(", ")", ")", ",", "getPointerAddressSpace", "(", "Ty", ")", ")", ":", "Ty", ";" ]	[ "inline", "Type", "", "toTypedPointer", "(", "Type", "", "Ty", ")", "{", "if", "(", "Type", "*", "NewTy", "=", "applyWrappers", "(", "Ty", ")", ";", "NewTy", "!=", "Ty", ")", "return", "NewTy", ";" ]
GCC	c4x	MD	stmt_completion	DSP	11,313	[ "<STR_LIT>", ")" ]	[ "(", "define_attr", "<STR_LIT>", "<STR_LIT>", "(", "cond", "[", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "if_then_else", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>" ]
LLVM	AArch64	TD	next_suggestion	CPU	11,314	[ "bits", "<", "<NUM_LIT>", ">", "Pm", ";" ]	[ "class", "sme_fp_outer_product_inst", "<", "bit", "S", ",", "bit", "sz", ",", "MatrixTileOperand", "za_ty", ",", "ZPRRegOp", "zpr_ty", ",", "string", "mnemonic", ">", ":", "I", "<", "(", "outs", "za_ty", ":", "$", "ZAda", ")", ",", "(", "ins", "PPR3bAny", ":", "$", "Pn", ",", "PPR3bAny", ":", "$", "Pm", ",", "zpr_ty", ":", "$", "Zn", ",", "zpr_ty", ":", "$", "Zm", ")", ",", "mnemonic", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Zm", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	11,315	[ "}" ]	[ "if", "(", "!", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "break", ";", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ")", "break", ";", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "BaseReg", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "BaseReg", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "<=", "<NUM_LIT>", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ">=", "-", "<NUM_LIT>", ")", "{", "if", "(", "!", "Offset", "\|\|", "Offset", "==", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "return", "true", ";", "}", "break", ";", "}", "return", "false", ";" ]
GCC	rs6000	CPP	stmt_completion	CPU	11,316	[ ",", "eqrtx", ",", "cond", ")", ")", ";" ]	[ "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "library_call_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "library_call_label", ";", "LABEL_NUSES", "(", "library_call_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "}", "if", "(", "bytes_is_const", "&&", "bytes_remaining", "==", "<NUM_LIT>", ")", "{", "if", "(", "TARGET_64BIT", ")", "emit_insn", "(", "gen_movsi", "(", "target", ",", "gen_lowpart", "(", "SImode", ",", "diff", ")", ")", ")", ";", "else", "emit_move_insn", "(", "target", ",", "diff", ")", ";", "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "final_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "final_label", ";", "LABEL_NUSES", "(", "final_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "}", "else", "if", "(", "!", "no_remainder_code", ")", "{", "do_add3", "(", "src1_addr", ",", "src1_addr", ",", "iv1", ")", ";", "do_add3", "(", "src2_addr", ",", "src2_addr", ",", "iv1", ")", ";", "emit_label", "(", "cleanup_label", ")", ";", "if", "(", "!", "bytes_is_const", ")", "{", "emit_move_insn", "(", "target", ",", "const0_rtx", ")", ";", "do_ifelse", "(", "CCmode", ",", "EQ", ",", "cmp_rem", ",", "const0_rtx", ",", "NULL_RTX", ",", "final_label", ",", "profile_probability", "::", "unlikely", "(", ")", ")", ";", "}", "rtx", "final_cleanup", "=", "gen_label_rtx", "(", ")", ";", "rtx", "cmp_rem_before", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "if", "(", "!", "bytes_is_const", "\|\|", "bytes_remaining", ">=", "load_mode_size", ")", "{", "if", "(", "!", "bytes_is_const", ")", "{", "do_ifelse", "(", "CCmode", ",", "LT", ",", "cmp_rem", ",", "GEN_INT", "(", "load_mode_size", ")", ",", "NULL_RTX", ",", "final_cleanup", ",", "profile_probability", "::", "even", "(", ")", ")", ";", "}", "do_load_for_compare_from_addr", "(", "load_mode", ",", "d1_1", ",", "src1_addr", ",", "or", "ig_src1", ")", ";", "do_load_for_compare_from_addr", "(", "load_mode", ",", "d2_1", ",", "src2_addr", ",", "or", "ig_src2", ")", ";", "if", "(", "TARGET_P9_MISC", ")", "{", "rtx", "cmp", "=", "gen_rtx_COMPARE", "(", "CCUNSmode", ",", "d1_1", ",", "d2_1", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "dcond", ",", "cmp", ")", ")", ";", "}", "else", "{", "dcond", "=", "gen_reg_rtx", "(", "CCmode", ")", ";", "if", "(", "word_mode", "==", "DImode", ")", "emit_insn", "(", "gen_subfdi3_carry_dot2", "(", "diff", ",", "d2_1", ",", "d1_1", ",", "dcond", ")", ")", ";", "else", "emit_insn", "(", "gen_subfsi3_carry_dot2", "(", "diff", ",", "d2_1", ",", "d1_1", ",", "dcond", ")", ")", ";", "}", "do_ifelse", "(", "GET_MODE", "(", "dcond", ")", ",", "NE", ",", "NULL_RTX", ",", "NULL_RTX", ",", "dcond", ",", "diff_label", ",", "profile_probability", "::", "even", "(", ")", ")", ";", "do_add3", "(", "src1_addr", ",", "src1_addr", ",", "GEN_INT", "(", "load_mode_size", ")", ")", ";", "do_add3", "(", "src2_addr", ",", "src2_addr", ",", "GEN_INT", "(", "load_mode_size", ")", ")", ";", "emit_move_insn", "(", "cmp_rem_before", ",", "cmp_rem", ")", ";", "do_add3", "(", "cmp_rem", ",", "cmp_rem", ",", "GEN_INT", "(", "-", "load_mode_size", ")", ")", ";", "if", "(", "bytes_is_const", ")", "bytes_remaining", "-=", "load_mode_size", ";", "else", "do_ifelse", "(", "CCmode", ",", "EQ", ",", "cmp_rem", ",", "const0_rtx", ",", "NULL_RTX", ",", "final_label", ",", "profile_probability", "::", "unlikely", "(", ")", ")", ";", "}", "if", "(", "(", "!", "bytes_is_const", "\|\|", "(", "bytes_is_const", "&&", "bytes_remaining", "&&", "isP7", ")", ")", "&&", "align1", ">=", "load_mode_size", "&&", "align2", ">=", "load_mode_size", ")", "{", "emit_label", "(", "final_cleanup", ")", ";", "do_load_mask_compare", "(", "load_mode", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "}", "else", "if", "(", "bytes_remaining", "&&", "bytes_is_const", ")", "{", "emit_label", "(", "final_cleanup", ")", ";", "do_overlap_load_compare", "(", "load_mode", ",", "true", ",", "bytes_remaining", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "}", "else", "if", "(", "!", "bytes_is_const", ")", "{", "rtx", "handle4k_label", "=", "gen_label_rtx", "(", ")", ";", "rtx", "nonconst_overlap", "=", "gen_label_rtx", "(", ")", ";", "emit_label", "(", "nonconst_overlap", ")", ";", "do_overlap_load_compare", "(", "load_mode", ",", "false", ",", "<NUM_LIT>", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "rtx", "diff_ref", "=", "gen_rtx_LABEL_REF", "(", "VOIDmode", ",", "diff_label", ")", ";", "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "diff_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "diff_label", ";", "LABEL_NUSES", "(", "diff_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "emit_label", "(", "final_cleanup", ")", ";", "do_ifelse", "(", "CCmode", ",", "GT", ",", "bytes_rtx", ",", "GEN_INT", "(", "loop_bytes", ")", ",", "NULL_RTX", ",", "nonconst_overlap", ",", "profile_probability", "::", "even", "(", ")", ")", ";", "rtx", "rem4k", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "dist1", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "dist2", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "do_sub3", "(", "rem4k", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "cmp_rem", ")", ";", "if", "(", "word_mode", "==", "SImode", ")", "emit_insn", "(", "gen_andsi3", "(", "dist1", ",", "src1_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "else", "emit_insn", "(", "gen_anddi3", "(", "dist1", ",", "src1_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "do_ifelse", "(", "CCmode", ",", "LE", ",", "dist1", ",", "rem4k", ",", "NULL_RTX", ",", "handle4k_label", ",", "profile_probability", "::", "very_unlikely", "(", ")", ")", ";", "if", "(", "word_mode", "==", "SImode", ")", "emit_insn", "(", "gen_andsi3", "(", "dist2", ",", "src2_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "else", "emit_insn", "(", "gen_anddi3", "(", "dist2", ",", "src2_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "do_ifelse", "(", "CCmode", ",", "LE", ",", "dist2", ",", "rem4k", ",", "NULL_RTX", ",", "handle4k_label", ",", "profile_probability", "::", "very_unlikely", "(", ")", ")", ";", "do_load_mask_compare", "(", "load_mode", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "diff_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "diff_label", ";", "LABEL_NUSES", "(", "diff_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "emit_label", "(", "handle4k_label", ")", ";", "rtx", "ctr", "=", "gen_rtx_REG", "(", "Pmode", ",", "CTR_REGNO", ")", ";", "emit_move_insn", "(", "ctr", ",", "cmp_rem", ")", ";", "rtx", "ixreg", "=", "gen_reg_rtx", "(", "Pmode", ")", ";", "emit_move_insn", "(", "ixreg", ",", "const0_rtx", ")", ";", "rtx", "src1_ix", "=", "gen_rtx_PLUS", "(", "word_mode", ",", "src1_addr", ",", "ixreg", ")", ";", "rtx", "src2_ix", "=", "gen_rtx_PLUS", "(", "word_mode", ",", "src2_addr", ",", "ixreg", ")", ";", "rtx", "d1", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "d2", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "fc_loop", "=", "gen_label_rtx", "(", ")", ";", "emit_label", "(", "fc_loop", ")", ";", "do_load_for_compare_from_addr", "(", "QImode", ",", "d1", ",", "src1_ix", ",", "or", "ig_src1", ")", ";", "do_load_for_compare_from_addr", "(", "QImode", ",", "d2", ",", "src2_ix", ",", "or", "ig_src2", ")", ";", "do_add3", "(", "ixreg", ",", "ixreg", ",", "const1_rtx", ")", ";", "rtx", "cond", "=", "gen_reg_rtx", "(", "CCmode", ")", ";", "rtx", "subexpr", "=", "gen_rtx_MINUS", "(", "word_mode", ",", "d1", ",", "d2", ")", ";", "rs6000_emit_dot_insn", "(", "diff", ",", "subexpr", ",", "<NUM_LIT>", ",", "cond", ")", ";", "rtx", "eqrtx", "=", "gen_rtx_EQ", "(", "VOIDmode", ",", "d1", ",", "d2", ")", ";", "if", "(", "TARGET_64BIT", ")", "j", "=", "emit_jump_insn", "(", "gen_bdnztf_di", "(", "fc_loop", ",", "ctr", ",", "ctr" ]
LLVM	HSAIL	CPP	code_generation	Virtual ISA	11,317	[ "const", "char", "*", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "HSAIL Always Inline Pass", "<STR_LIT>", ";", "}" ]	[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]
LLVM	PowerPC	CPP	next_suggestion	CPU	11,318	[ "}" ]	[ "EVT", "VT", "=", "VA", ".", "getValVT", "(", ")", ";", "assert", "(", "VA", ".", "isRegLoc", "(", ")", "&&", "<STR_LIT>", "Can only return in registers!", "<STR_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "dl", ",", "VA", ".", "getLocReg", "(", ")", ",", "VT", ",", "InFlag", ")", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "InVals", ".", "push_back", "(", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";" ]
LLVM	Cpu0	CPP	next_suggestion	CPU	11,319	[ "Op", ".", "getExpr", "(", ")", "->", "print", "(", "O", ",", "&", "MAI", ",", "true", ")", ";" ]	[ "O", "<<", "Op", ".", "getImm", "(", ")", ";", "return", ";", "}", "assert", "(", "Op", ".", "isExpr", "(", ")", "&&", "<STR_LIT>", "unknown operand kind in printOperand", "<STR_LIT>", ")", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	11,320	[ "}" ]	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "ShiftedImmAsmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "GPR", ",", "i32imm", ")", ";" ]
GCC	stormy16	CPP	code_generation	CPU	11,321	[ "int", "direct_return", "(", "void", ")", "{", "return", "(", "reload_completed", "&&", "xstormy16_compute_stack_layout", "(", ")", ".", "frame_size", "==", "<NUM_LIT>", ")", ";", "}" ]	[ "Return", "non-zero", "if", "this", "function", "is", "known", "to", "have", "a", "null", "epilogue", "." ]
GCC	i386	MD	next_suggestion	CPU	11,322	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	11,323	[ "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,324	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "A4_vrminuh", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rxx32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rxx32in", ",", "DoubleRegs", ":", "$", "Rss32", ",", "IntRegs", ":", "$", "Ru32", ")", ",", "<STR_LIT>", ",", "tc_5b54b33f", ",", "TypeS_3op", ">", ",", "Enc_412ff0", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,325	[ "let", "addrMode", "=", "PostInc", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	11,326	[ "MSA128HOpnd", ",", "MSA128HOpnd", ">", ";" ]	[ "class", "DPSUB_U_W_DESC", ":", "MSA_3R_4R_DESC_BASE", "<", "<STR_LIT>", ",", "int_mips_dpsub_u_w", ",", "MSA128WOpnd", "," ]
LLVM	AArch64	CPP	stmt_completion	CPU	11,327	[ "getPassRegistry", "(", ")", ")", ";" ]	[ "AArch64ConditionalCompares", "(", ")", ":", "MachineFunctionPass", "(", "ID", ")", "{", "initializeAArch64ConditionalComparesPass", "(", "*", "PassRegistry", "::" ]
LLVM	Mips	CPP	next_suggestion	CPU	11,328	[ "return", "<NUM_LIT>", ";" ]	[ "unsigned", "MipsAsmParser", "::", "getATReg", "(", "SMLoc", "Loc", ")", "{", "unsigned", "ATIndex", "=", "AssemblerOptions", ".", "back", "(", ")", "->", "getATRegNum", "(", ")", ";", "if", "(", "ATIndex", "==", "<NUM_LIT>", ")", "{", "reportParseError", "(", "Loc", ",", "<STR_LIT>", "pseudo-instruction requires $at, which is not available", "<STR_LIT>", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	11,329	[ "}" ]	[ "bool", "noreturnStackElim", "(", ")", "const", "{", "return", "NoreturnStackElim", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	11,330	[ "case", "ARM", "::", "VSTMQIA", ":" ]	[ "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "<NUM_LIT>", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "break", ";", "case", "ARM", "::", "STRi12", ":", "case", "ARM", "::", "t2STRi12", ":", "case", "ARM", "::", "tSTRspi", ":", "case", "ARM", "::", "VSTRD", ":", "case", "ARM", "::", "VSTRS", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "break", ";", "case", "ARM", "::", "VST1q64", ":", "case", "ARM", "::", "VST1d64TPseudo", ":", "case", "ARM", "::", "VST1d64QPseudo", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "break", ";" ]
LLVM	JVM	CPP	next_suggestion	Virtual ISA	11,331	[ "BasicBlock", "*", "InBlk", "=", "I", ".", "getIncomingBlock", "(", "i", ")", ";" ]	[ "PHINode", "&", "I", "=", "cast", "<", "PHINode", ">", "(", "Inst", ")", ";", "IRBuilder", "<", ">", "IRB", "(", "&", "entry", ",", "entry", ".", "begin", "(", ")", ")", ";", "AllocaInst", "", "NewVar", "=", "IRB", ".", "CreateAlloca", "(", "I", ".", "getType", "(", ")", ",", "nullptr", ",", "genTempName", "(", "++", "new", "InstrCtr", ",", "<STR_LIT>", "phiAlloc", "<STR_LIT>", ")", ")", ";", "LoadInst", "", "NewLI", "=", "IRB", ".", "CreateLoad", "(", "I", ".", "getType", "(", ")", ",", "NewVar", ",", "genTempName", "(", "++", "new", "InstrCtr", ",", "<STR_LIT>", "phiLocal", "<STR_LIT>", ")", ")", ";", "I", ".", "replaceAllUsesWith", "(", "NewLI", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "I", ".", "getNumIncomingValues", "(", ")", ";", "i", "++", ")", "{", "Value", "*", "InVal", "=", "I", ".", "getIncomingValue", "(", "i", ")", ";" ]
LLVM	Sparc	CPP	next_suggestion	CPU	11,332	[ "SDValue", "FrameAddr", "=", "getFRAMEADDR", "(", "depth", "-", "<NUM_LIT>", ",", "Op", ",", "DAG", ",", "Subtarget", ",", "true", ")", ";" ]	[ "static", "SDValue", "LowerRETURNADDR", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ",", "const", "SparcTargetLowering", "&", "TLI", ",", "const", "SparcSubtarget", "*", "Subtarget", ")", "{", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MFI", ".", "setReturnAddressIsTaken", "(", "true", ")", ";", "if", "(", "TLI", ".", "verifyReturnAddressArgumentIsConstant", "(", "Op", ",", "DAG", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "uint64_t", "depth", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "SDValue", "RetAddr", ";", "if", "(", "depth", "==", "<NUM_LIT>", ")", "{", "auto", "PtrVT", "=", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "unsigned", "RetReg", "=", "MF", ".", "addLiveIn", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "TLI", ".", "getRegClassFor", "(", "PtrVT", ")", ")", ";", "RetAddr", "=", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "RetReg", ",", "VT", ")", ";", "return", "RetAddr", ";", "}" ]
LLVM	ARM	TD	stmt_completion	CPU	11,333	[ ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "bit_28", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "bit_21_20", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Qn", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Qn", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "validForTailPredication", "=", "<NUM_LIT>" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	11,334	[ ",", "false", ")", ";" ]	[ "return", "CheckImmRange", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "false", ",", "false" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	11,335	[ "(", "MF", ")", ";" ]	[ "SelectionDAGISel", "::", "runOnMachineFunction", "(", "MF", ")", ";", "if", "(", "!", "PPCSubTarget", "->", "isSVR4ABI", "(", ")", ")", "InsertVRSaveCode" ]
LLVM	PowerPC	TD	stmt_completion	CPU	11,336	[ "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "BE_VDWORD_PERM_VEC", ")", ")", ";" ]	[ "dag", "LE_VARIABLE_FLOAT", "=", "(", "XSCVSPDPN", "LE_VFLOAT_PERMUTE", ")", ";", "dag", "LE_VDOUBLE_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "(", "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "(", "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "LE_VDWORD_PERM_VEC", ")", ")", ";", "dag", "LE_VARIABLE_DOUBLE", "=", "(", "COPY_TO_REGCLASS", "LE_VDOUBLE_PERMUTE", ",", "VSRC", ")", ";", "dag", "BE_VBYTE_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VBYTE_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VBYTE_PERM_VEC", ")", ")", ";", "dag", "BE_MV_VBYTE", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VBYTE_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VBYTE_SHIFT", "=", "(", "EXTRACT_SUBREG", "(", "RLDICR", "(", "ANDC8", "(", "LI8", "<NUM_LIT>", ")", ",", "$", "Idx", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "sub_32", ")", ";", "dag", "BE_VARIABLE_BYTE", "=", "(", "EXTRACT_SUBREG", "(", "SRD", "BE_MV_VBYTE", ",", "BE_VBYTE_SHIFT", ")", ",", "sub_32", ")", ";", "dag", "BE_VHALF_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VHALF_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VHALF_PERM_VEC", ")", ")", ";", "dag", "BE_MV_VHALF", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VHALF_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VHALF_SHIFT", "=", "(", "EXTRACT_SUBREG", "(", "RLDICR", "(", "ANDC8", "(", "LI8", "<NUM_LIT>", ")", ",", "$", "Idx", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "sub_32", ")", ";", "dag", "BE_VARIABLE_HALF", "=", "(", "EXTRACT_SUBREG", "(", "SRD", "BE_MV_VHALF", ",", "BE_VHALF_SHIFT", ")", ",", "sub_32", ")", ";", "dag", "BE_VWORD_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VWORD_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VWORD_PERM_VEC", ")", ")", ";", "dag", "BE_MV_VWORD", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VWORD_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VWORD_SHIFT", "=", "(", "EXTRACT_SUBREG", "(", "RLDICR", "(", "ANDC8", "(", "LI8", "<NUM_LIT>", ")", ",", "$", "Idx", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "sub_32", ")", ";", "dag", "BE_VARIABLE_WORD", "=", "(", "EXTRACT_SUBREG", "(", "SRD", "BE_MV_VWORD", ",", "BE_VWORD_SHIFT", ")", ",", "sub_32", ")", ";", "dag", "BE_VDWORD_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VDWORD_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VDWORD_PERM_VEC", ")", ")", ";", "dag", "BE_VARIABLE_DWORD", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VDWORD_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VFLOAT_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "$", "Idx", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VFLOAT_PERMUTE", "=", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VFLOAT_PERM_VEC", ")", ";", "dag", "BE_VARIABLE_FLOAT", "=", "(", "XSCVSPDPN", "BE_VFLOAT_PERMUTE", ")", ";", "dag", "BE_VDOUBLE_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "(", "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "(" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	11,337	[ "false", ";" ]	[ "bool", "AMDGPUPostLegalizerCombinerInfo", "::", "combine", "(", "GISelChangeObserver", "&", "Observer", ",", "MachineInstr", "&", "MI", ",", "MachineIRBuilder", "&", "B", ")", "const", "{", "CombinerHelper", "Helper", "(", "Observer", ",", "B", ",", "KB", ",", "MDT", ")", ";", "if", "(", "Generated", ".", "tryCombineAll", "(", "Observer", ",", "MI", ",", "B", ",", "Helper", ")", ")", "return", "true", ";", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "case", "TargetOpcode", "::", "G_SHL", ":", "case", "TargetOpcode", "::", "G_LSHR", ":", "case", "TargetOpcode", "::", "G_ASHR", ":", "return", "Helper", ".", "tryCombineShiftToUnmerge", "(", "MI", ",", "<NUM_LIT>", ")", ";", "}", "return" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,338	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_vavgh", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_6132ba3d", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	nios2	MD	next_suggestion	MPU	11,339	[ "rtx", "x", "=", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "match_parallel", "<NUM_LIT>", "<STR_LIT>", "[", "(", "return", ")", "(", "set", "(", "reg", ":", "SI", "SP_REGNO", ")", "(", "plus", ":", "SI", "(", "reg", ":", "SI", "SP_REGNO", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "set", "(", "reg", ":", "SI", "RA_REGNO", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>", "{" ]
GCC	pa	CPP	next_suggestion	CPU	11,340	[ "}" ]	[ "if", "(", "size", ">=", "(", "<NUM_LIT>", "<<", "(", "HOST_BITS_PER_INT", "-", "<NUM_LIT>", ")", ")", ")", "size", "=", "<NUM_LIT>", ";", "return", "(", "int", ")", "CEIL", "(", "size", ",", "UNITS_PER_WORD", ")", ";" ]
GCC	sparc	MD	stmt_completion	CPU	11,341	[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(" ]
LLVM	ARM	TD	stmt_completion	CPU	11,342	[ "=", "n", ";" ]	[ "dag", "Iops", "=", "Io", ";", "string", "syntax", "=", "sy", ";", "string", "cstr", "=", "c", ";", "string", "id_suffix" ]
LLVM	ARM64	CPP	next_suggestion	CPU	11,343	[ "}" ]	[ "static", "bool", "isVShiftLImm", "(", "SDValue", "Op", ",", "EVT", "VT", ",", "bool", "isLong", ",", "int64_t", "&", "Cnt", ")", "{", "assert", "(", "VT", ".", "isVector", "(", ")", "&&", "<STR_LIT>", "vector shift count is not a vector type", "<STR_LIT>", ")", ";", "unsigned", "ElementBits", "=", "VT", ".", "getVectorElementType", "(", ")", ".", "getSizeInBits", "(", ")", ";", "if", "(", "!", "getVShiftImm", "(", "Op", ",", "ElementBits", ",", "Cnt", ")", ")", "return", "false", ";", "return", "(", "Cnt", ">=", "<NUM_LIT>", "&&", "(", "isLong", "?", "Cnt", "-", "<NUM_LIT>", ":", "Cnt", ")", "<", "ElementBits", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	11,344	[ "}" ]	[ "Top", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "Bot", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "assert", "(", "(", "!", "llvm", "::", "ForceTopDown", "\|\|", "!", "llvm", "::", "ForceBottomUp", ")", "&&", "<STR_LIT>", "-misched-topdown incompatible with -misched-bottomup", "<STR_LIT>", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	11,345	[ ",", "<NUM_LIT>", ">", ",", "Requires", "<", "[", "HasFPRegs", "]", ">", ";" ]	[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "VLDMSIA_UPD", "SP", ",", "pred", ":", "$", "p", ",", "spr_reglist", ":", "$", "r", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	11,346	[ ")", ";" ]	[ "SDValue", "InputVector", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "EltIdx", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "", "CIdx", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "EltIdx", ")", ";", "EVT", "SrcVT", "=", "InputVector", ".", "getValueType", "(", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "SDLoc", "dl", "(", "InputVector", ")", ";", "bool", "IsPextr", "=", "N", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ";", "unsigned", "NumSrcElts", "=", "SrcVT", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "CIdx", "&&", "CIdx", "->", "getAPIntValue", "(", ")", ".", "uge", "(", "NumSrcElts", ")", ")", "return", "IsPextr", "?", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "VT", ")", ":", "DAG", ".", "getUNDEF", "(", "VT", ")", ";", "if", "(", "CIdx", "&&", "VT", ".", "isInteger", "(", ")", ")", "{", "APInt", "UndefVecElts", ";", "SmallVector", "<", "APInt", ",", "<NUM_LIT>", ">", "EltBits", ";", "unsigned", "VecEltBitWidth", "=", "SrcVT", ".", "getScalarSizeInBits", "(", ")", ";", "if", "(", "getTargetConstantBitsFromNode", "(", "InputVector", ",", "VecEltBitWidth", ",", "UndefVecElts", ",", "EltBits", ",", "true", ",", "false", ")", ")", "{", "uint64_t", "Idx", "=", "CIdx", "->", "getZExtValue", "(", ")", ";", "if", "(", "UndefVecElts", "[", "Idx", "]", ")", "return", "IsPextr", "?", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "VT", ")", ":", "DAG", ".", "getUNDEF", "(", "VT", ")", ";", "return", "DAG", ".", "getConstant", "(", "EltBits", "[", "Idx", "]", ".", "zextOrSelf", "(", "VT", ".", "getScalarSizeInBits", "(", ")", ")", ",", "dl", ",", "VT", ")", ";", "}", "}", "if", "(", "IsPextr", ")", "{", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "if", "(", "TLI", ".", "SimplifyDemandedBits", "(", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ",", "APInt", "::", "getAllOnesValue", "(", "VT", ".", "getSizeInBits", "(", ")", ")", ",", "DCI", ")", ")", "return", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ";", "if", "(", "(", "InputVector", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "InputVector", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", "==", "EltIdx", ")", "{", "assert", "(", "SrcVT", "==", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "&&", "<STR_LIT>", "Vector type mismatch", "<STR_LIT>", ")", ";", "SDValue", "Scl", "=", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Scl", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "SrcVT", ".", "getScalarType", "(", ")", ",", "Scl", ")", ";", "return", "DAG", ".", "getZExtOrTrunc", "(", "Scl", ",", "dl", ",", "VT", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "if", "(", "InputVector", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "InputVector", ".", "hasOneUse", "(", ")", "&&", "VT", "==", "MVT", "::", "i64", "&&", "SrcVT", "==", "MVT", "::", "v1i64", "&&", "isNullConstant", "(", "EltIdx", ")", ")", "{", "SDValue", "MMXSrc", "=", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "MMXSrc", ".", "getValueType", "(", ")", "==", "MVT", "::", "x86mmx", ")", "return", "DAG", ".", "getBitcast", "(", "VT", ",", "InputVector", ")", ";", "}", "if", "(", "InputVector", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "InputVector", ".", "hasOneUse", "(", ")", "&&", "VT", "==", "MVT", "::", "i32", "&&", "SrcVT", "==", "MVT", "::", "v2i32", "&&", "isNullConstant", "(", "EltIdx", ")", ")", "{", "SDValue", "MMXSrc", "=", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "MMXSrc", ".", "getValueType", "(", ")", "==", "MVT", "::", "x86mmx", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "MMXSrc", ")", ";", "}", "if", "(", "SDValue", "SAD", "=", "combineBasicSADPattern", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "SAD", ";", "if", "(", "SDValue", "Cmp", "=", "combinePredicateReduction", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "Cmp", ";", "if", "(", "SDValue", "MinMax", "=", "combineMinMaxReduction", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "MinMax", ";", "if", "(", "SDValue", "V", "=", "combineArithReduction", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "V", ";", "if", "(", "SDValue", "V", "=", "scalarizeExtEltFP", "(", "N", ",", "DAG", ")", ")", "return", "V", ";", "if", "(", "CIdx", "&&", "SrcVT", ".", "getScalarType", "(", ")", "==", "MVT", "::", "i1", ")", "{", "SmallVector", "<", "SDNode", "", ",", "<NUM_LIT>", ">", "BoolExtracts", ";", "unsigned", "ResNo", "=", "InputVector", ".", "getResNo", "(" ]
LLVM	AArch64	TD	stmt_completion	CPU	11,347	[ "$", "Rt", ",", "GPR64sp", ":", "$", "Rn", ",", "simm9s16", ":", "$", "offset", ")", ">", ";" ]	[ "def", "PostIndex", ":", "BaseMemTagStore", "<", "opc1", ",", "<NUM_LIT>", ",", "insn", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "(", "outs", "GPR64sp", ":", "$", "wback", ")", ",", "(", "ins", "GPR64sp", ":" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,348	[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]	[ "def", "L4_ploadrit_abs", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "u32_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_7646c131", ",", "TypeLD", ">", ",", "Enc_2301d6", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "Absolute", ";", "let", "accessSize", "=", "WordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isExtended", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	11,349	[ "}" ]	[ "void", "replaceBranchTargets", "(", "BasicBlock", "", "BB", ",", "const", "SmallPtrSet", "<", "BasicBlock", "", ",", "<NUM_LIT>", ">", "&", "ToReplace", ",", "BasicBlock", "", "NewTarget", ")", "{", "auto", "", "T", "=", "BB", "->", "getTerminator", "(", ")", ";", "if", "(", "isa", "<", "ReturnInst", ">", "(", "T", ")", ")", "return", ";", "if", "(", "auto", "*", "BI", "=", "dyn_cast", "<", "BranchInst", ">", "(", "T", ")", ")", "{", "for", "(", "size_t", "i", "=", "<NUM_LIT>", ";", "i", "<", "BI", "->", "getNumSuccessors", "(", ")", ";", "i", "++", ")", "{", "if", "(", "ToReplace", ".", "count", "(", "BI", "->", "getSuccessor", "(", "i", ")", ")", "!=", "<NUM_LIT>", ")", "BI", "->", "setSuccessor", "(", "i", ",", "NewTarget", ")", ";", "}", "return", ";" ]
LLVM	R600	CPP	next_suggestion	GPU	11,350	[ "SDValue", "RegClass", "=", "CurDAG", "->", "getTargetConstant", "(", "RegClassID", ",", "MVT", "::", "i32", ")", ";" ]	[ "AddLoArgs", ".", "push_back", "(", "SDValue", "(", "Lo1", ",", "<NUM_LIT>", ")", ")", ";", "SDNode", "", "AddLo", "=", "CurDAG", "->", "getMachineNode", "(", "AMDGPU", "::", "S_ADD_I32", ",", "DL", ",", "VTList", ",", "AddLoArgs", ")", ";", "SDValue", "Carry", "=", "SDValue", "(", "AddLo", ",", "<NUM_LIT>", ")", ";", "SDNode", "", "AddHi", "=", "CurDAG", "->", "getMachineNode", "(", "AMDGPU", "::", "S_ADDC_U32", ",", "DL", ",", "MVT", "::", "i32", ",", "SDValue", "(", "Hi0", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "Hi1", ",", "<NUM_LIT>", ")", ",", "Carry", ")", ";", "SDValue", "Args", "[", "<NUM_LIT>", "]", "=", "{", "CurDAG", "->", "getTargetConstant", "(", "AMDGPU", "::", "SReg_64RegClassID", ",", "MVT", "::", "i32", ")", ",", "SDValue", "(", "AddLo", ",", "<NUM_LIT>", ")", ",", "Sub0", ",", "SDValue", "(", "AddHi", ",", "<NUM_LIT>", ")", ",", "Sub1", ",", "}", ";", "return", "CurDAG", "->", "SelectNodeTo", "(", "N", ",", "AMDGPU", "::", "REG_SEQUENCE", ",", "MVT", "::", "i64", ",", "Args", ",", "<NUM_LIT>", ")", ";", "}", "case", "ISD", "::", "BUILD_VECTOR", ":", "{", "unsigned", "RegClassID", ";", "const", "AMDGPUSubtarget", "&", "ST", "=", "TM", ".", "getSubtarget", "<", "AMDGPUSubtarget", ">", "(", ")", ";", "const", "AMDGPURegisterInfo", "", "TRI", "=", "static_cast", "<", "const", "AMDGPURegisterInfo", "", ">", "(", "TM", ".", "getRegisterInfo", "(", ")", ")", ";", "const", "SIRegisterInfo", "", "SIRI", "=", "static_cast", "<", "const", "SIRegisterInfo", "", ">", "(", "TM", ".", "getRegisterInfo", "(", ")", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "unsigned", "NumVectorElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "assert", "(", "VT", ".", "getVectorElementType", "(", ")", ".", "bitsEq", "(", "MVT", "::", "i32", ")", ")", ";", "if", "(", "ST", ".", "getGeneration", "(", ")", ">=", "AMDGPUSubtarget", "::", "SOUTHERN_ISLANDS", ")", "{", "bool", "UseVReg", "=", "true", ";", "for", "(", "SDNode", "::", "use_iterator", "U", "=", "N", "->", "use_begin", "(", ")", ",", "E", "=", "SDNode", "::", "use_end", "(", ")", ";", "U", "!=", "E", ";", "++", "U", ")", "{", "if", "(", "!", "U", "->", "isMachineOpcode", "(", ")", ")", "{", "continue", ";", "}", "const", "TargetRegisterClass", "", "RC", "=", "getOperandRegClass", "(", "", "U", ",", "U", ".", "getOperandNo", "(", ")", ")", ";", "if", "(", "!", "RC", ")", "{", "continue", ";", "}", "if", "(", "SIRI", "->", "isSGPRClass", "(", "RC", ")", ")", "{", "UseVReg", "=", "false", ";", "}", "}", "switch", "(", "NumVectorElts", ")", "{", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_32RegClassID", ":", "AMDGPU", "::", "SReg_32RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_64RegClassID", ":", "AMDGPU", "::", "SReg_64RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_128RegClassID", ":", "AMDGPU", "::", "SReg_128RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_256RegClassID", ":", "AMDGPU", "::", "SReg_256RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_512RegClassID", ":", "AMDGPU", "::", "SReg_512RegClassID", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Do not know how to lower this BUILD_VECTOR", "<STR_LIT>", ")", ";", "}", "}", "else", "{", "switch", "(", "NumVectorElts", ")", "{", "case", "<NUM_LIT>", ":", "RegClassID", "=", "AMDGPU", "::", "R600_Reg64RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "AMDGPU", "::", "R600_Reg128RegClassID", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Do not know how to lower this BUILD_VECTOR", "<STR_LIT>", ")", ";", "}", "}" ]
LLVM	X86	CPP	next_suggestion	CPU	11,351	[ "return", "DAG", ".", "UpdateNodeOperands", "(", "atomic", ",", "fence", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]	[ "default", ":", "return", "SDValue", "(", ")", ";", "}", "SDValue", "fence", "=", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "fence", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "MEMBARRIER", ")", "return", "SDValue", "(", ")", ";", "switch", "(", "atomic", ".", "getOpcode", "(", ")", ")", "{", "case", "ISD", "::", "ATOMIC_CMP_SWAP", ":", "return", "DAG", ".", "UpdateNodeOperands", "(", "atomic", ",", "fence", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "case", "ISD", "::", "ATOMIC_SWAP", ":", "case", "ISD", "::", "ATOMIC_LOAD_ADD", ":", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "case", "ISD", "::", "ATOMIC_LOAD_AND", ":", "case", "ISD", "::", "ATOMIC_LOAD_OR", ":", "case", "ISD", "::", "ATOMIC_LOAD_XOR", ":", "case", "ISD", "::", "ATOMIC_LOAD_NAND", ":", "case", "ISD", "::", "ATOMIC_LOAD_MIN", ":", "case", "ISD", "::", "ATOMIC_LOAD_MAX", ":", "case", "ISD", "::", "ATOMIC_LOAD_UMIN", ":", "case", "ISD", "::", "ATOMIC_LOAD_UMAX", ":" ]
LLVM	X86	CPP	stmt_completion	CPU	11,352	[ "getMaxByValAlign", "(", "Ty", ",", "Align", ")", ";" ]	[ "}", "unsigned", "Align", "=", "<NUM_LIT>", ";", "if", "(", "Subtarget", "->", "hasSSE1", "(", ")", ")" ]
LLVM	ARM	CPP	code_generation	CPU	11,353	[ "bool", "ARMFixCortexA57AES1742098", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "F", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "*** ARMFixCortexA57AES1742098 **\\n", "<STR_LIT>", ")", ";", "auto", "&", "STI", "=", "F", ".", "getSubtarget", "<", "ARMSubtarget", ">", "(", ")", ";", "if", "(", "!", "STI", ".", "hasAES", "(", ")", "\|\|", "!", "STI", ".", "fixCortexA57AES1742098", "(", ")", ")", "return", "false", ";", "const", "ARMBaseRegisterInfo", "", "TRI", "=", "STI", ".", "getRegisterInfo", "(", ")", ";", "const", "ARMBaseInstrInfo", "*", "TII", "=", "STI", ".", "getInstrInfo", "(", ")", ";", "auto", "&", "RDA", "=", "getAnalysis", "<", "ReachingDefAnalysis", ">", "(", ")", ";", "SmallVector", "<", "AESFixupLocation", ">", "FixupLocsForFn", "{", "}", ";", "analyzeMF", "(", "F", ",", "RDA", ",", "TRI", ",", "FixupLocsForFn", ")", ";", "bool", "Changed", "=", "false", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Inserting ", "<STR_LIT>", "<<", "FixupLocsForFn", ".", "size", "(", ")", "<<", "<STR_LIT>", " fixup(s)\\n", "<STR_LIT>", ")", ";", "for", "(", "AESFixupLocation", "&", "FixupLoc", ":", "FixupLocsForFn", ")", "{", "insertAESFixup", "(", "FixupLoc", ",", "TII", ",", "TRI", ")", ";", "Changed", "\|=", "true", ";", "}", "return", "Changed", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
LLVM	SIC	CPP	next_suggestion	CPU	11,354	[ "}" ]	[ "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LDi", ")", ",", "T", ")", ".", "addImm", "(", "-", "Amount", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LDi4", ")", ",", "T", ")", ".", "addImm", "(", "-", "Amount", ")", ";", "}", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "SUBR", ")", ",", "SP", ")", ".", "addReg", "(", "SP", ")", ".", "addReg", "(", "T", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LDiL", ")", ",", "T", ")", ".", "addImm", "(", "Amount", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ADDR", ")", ",", "SP", ")", ".", "addReg", "(", "SP", ")", ".", "addReg", "(", "T", ")", ";", "}" ]
LLVM	M88k	CPP	next_suggestion	MPU	11,355	[ "MI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "add", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addReg", "(", "Temp", ",", "RegState", "::", "Kill", ")", ".", "addGlobalAddress", "(", "GV", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]	[ "assert", "(", "I", ".", "getOpcode", "(", ")", "==", "TargetOpcode", "::", "G_GLOBAL_VALUE", "&&", "<STR_LIT>", "Unexpected G code", "<STR_LIT>", ")", ";", "const", "GlobalValue", "", "GV", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ";", "Register", "Temp", "=", "MRI", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MachineInstr", "", "MI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "Temp", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addGlobalAddress", "(", "GV", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "if", "(", "!", "constrainSelectedInstRegOperands", "(", "*", "MI", ",", "TII", ",", "TRI", ",", "RBI", ")", ")", "return", "false", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	11,356	[ "NodeTys", ",", "Chain", ",", "Flag", ")", ";" ]	[ "SDValue", "Chain", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Size", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Words", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRL", ",", "DL", ",", "MVT", "::", "i32", ",", "Size", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "Flag", ";", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "DL", ",", "ARM", "::", "R4", ",", "Words", ",", "Flag", ")", ";", "Flag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", "," ]
LLVM	AArch64	TD	next_suggestion	CPU	11,357	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "imm", ";", "bits", "<", "<NUM_LIT>", ">", "mask", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]
LLVM	SIC	CPP	next_suggestion	CPU	11,358	[ "if", "(", "MF", ".", "getFrameInfo", "(", ")", "->", "hasCalls", "(", ")", ")", "setAliasRegs", "(", "MF", ",", "SavedRegs", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]	[ "void", "SICFrameLowering", "::", "determineCalleeSaves", "(", "MachineFunction", "&", "MF", ",", "BitVector", "&", "SavedRegs", ",", "RegScavenger", "", "RS", ")", "const", "{", "TargetFrameLowering", "::", "determineCalleeSaves", "(", "MF", ",", "SavedRegs", ",", "RS", ")", ";", "SICFunctionInfo", "", "SICFI", "=", "MF", ".", "getInfo", "<", "SICFunctionInfo", ">", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	11,359	[ ")", "{" ]	[ "AMDGPUSubtarget", "&", "AMDGPUSubtarget", "::", "initializeSubtargetDependencies", "(", "const", "Triple", "&", "TT", ",", "StringRef", "GPU", ",", "StringRef", "FS", ")", "{", "SmallString", "<", "<NUM_LIT>", ">", "FullFS", "(", "<STR_LIT>", "+promote-alloca,+fp64-denormals,", "<STR_LIT>", ")", ";", "if", "(", "isAmdHsaOS", "(", ")", ")", "FullFS", "+=", "<STR_LIT>", "+flat-for-global,", "<STR_LIT>", ";", "FullFS", "+=", "FS", ";", "if", "(", "GPU", "==", "<STR_LIT>", "<STR_LIT>", "&&", "TT", ".", "getArch", "(", ")", "==", "Triple", "::", "amdgcn", ")", "GPU", "=", "<STR_LIT>", "SI", "<STR_LIT>", ";", "ParseSubtargetFeatures", "(", "GPU", ",", "FullFS", ")", ";", "if", "(", "getGeneration", "(", ")", "<=", "AMDGPUSubtarget", "::", "NORTHERN_ISLANDS" ]
LLVM	R600	CPP	stmt_completion	GPU	11,360	[ "{" ]	[ "continue", ";", "}", "reg", "=", "MO", ".", "getReg", "(", ")", ";", "if", "(", "reg", "==", "AMDGPU", "::", "VCC", ")", "{", "VCCUsed", "=", "true", ";", "continue", ";", "}", "switch", "(", "reg", ")", "{", "default", ":", "break", ";", "case", "AMDGPU", "::", "EXEC", ":", "case", "AMDGPU", "::", "M0", ":", "continue", ";", "}", "if", "(", "AMDGPU", "::", "SReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "{", "assert", "(", "!", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "}", "hwReg", "=", "RI", "->", "getEncodingValue", "(", "reg", ")", "&", "<NUM_LIT>", ";", "maxUsed", "=", "hwReg", "+", "width", "-", "<NUM_LIT>", ";", "if", "(", "isSGPR", ")" ]
LLVM	X86	CPP	next_suggestion	CPU	11,361	[ "return", "true", ";" ]	[ "static", "bool", "matchBitOpReduction", "(", "SDValue", "Op", ",", "ISD", "::", "NodeType", "BinOp", ",", "SmallVectorImpl", "<", "SDValue", ">", "&", "SrcOps", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Opnds", ";", "DenseMap", "<", "SDValue", ",", "APInt", ">", "SrcOpMap", ";", "EVT", "VT", "=", "MVT", "::", "Other", ";", "assert", "(", "Op", ".", "getOpcode", "(", ")", "==", "unsigned", "(", "BinOp", ")", "&&", "<STR_LIT>", "Unexpected bit reduction opcode", "<STR_LIT>", ")", ";", "Opnds", ".", "push_back", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Opnds", ".", "push_back", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "for", "(", "unsigned", "Slot", "=", "<NUM_LIT>", ",", "e", "=", "Opnds", ".", "size", "(", ")", ";", "Slot", "<", "e", ";", "++", "Slot", ")", "{", "SmallVectorImpl", "<", "SDValue", ">", "::", "const_iterator", "I", "=", "Opnds", ".", "begin", "(", ")", "+", "Slot", ";", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "unsigned", "(", "BinOp", ")", ")", "{", "Opnds", ".", "push_back", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Opnds", ".", "push_back", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "e", "+=", "<NUM_LIT>", ";", "continue", ";", "}", "if", "(", "I", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "return", "false", ";", "SDValue", "Idx", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isa", "<", "ConstantSDNode", ">", "(", "Idx", ")", ")", "return", "false", ";", "SDValue", "Src", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "DenseMap", "<", "SDValue", ",", "APInt", ">", "::", "iterator", "M", "=", "SrcOpMap", ".", "find", "(", "Src", ")", ";", "if", "(", "M", "==", "SrcOpMap", ".", "end", "(", ")", ")", "{", "VT", "=", "Src", ".", "getValueType", "(", ")", ";", "if", "(", "SrcOpMap", ".", "begin", "(", ")", "!=", "SrcOpMap", ".", "end", "(", ")", "&&", "VT", "!=", "SrcOpMap", ".", "begin", "(", ")", "->", "first", ".", "getValueType", "(", ")", ")", "return", "false", ";", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "APInt", "EltCount", "=", "APInt", "::", "getNullValue", "(", "NumElts", ")", ";", "M", "=", "SrcOpMap", ".", "insert", "(", "std", "::", "make_pair", "(", "Src", ",", "EltCount", ")", ")", ".", "first", ";", "SrcOps", ".", "push_back", "(", "Src", ")", ";", "}", "unsigned", "CIdx", "=", "cast", "<", "ConstantSDNode", ">", "(", "Idx", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "M", "->", "second", "[", "CIdx", "]", ")", "return", "false", ";", "M", "->", "second", ".", "setBit", "(", "CIdx", ")", ";", "}", "for", "(", "DenseMap", "<", "SDValue", ",", "APInt", ">", "::", "const_iterator", "I", "=", "SrcOpMap", ".", "begin", "(", ")", ",", "E", "=", "SrcOpMap", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "!", "I", "->", "second", ".", "isAllOnesValue", "(", ")", ")", "return", "false", ";", "}" ]
LLVM	M88k	CPP	code_generation	MPU	11,362	[ "void", "M88kInstrInfo", "::", "copyPhysReg", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MBBI", ",", "const", "DebugLoc", "&", "DL", ",", "MCRegister", "DestReg", ",", "MCRegister", "SrcReg", ",", "bool", "KillSrc", ")", "const", "{", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ",", "SrcReg", ")", ")", "{", "copyPhysReg", "(", "MBB", ",", "MBBI", ",", "DL", ",", "RI", ".", "getSubReg", "(", "DestReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "RI", ".", "getSubReg", "(", "SrcReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "KillSrc", ")", ";", "MachineInstrBuilder", "(", "", "MBB", ".", "getParent", "(", ")", ",", "std", "::", "prev", "(", "MBBI", ")", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Implicit", ")", ";", "copyPhysReg", "(", "MBB", ",", "MBBI", ",", "DL", ",", "RI", ".", "getSubReg", "(", "DestReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "RI", ".", "getSubReg", "(", "SrcReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "KillSrc", ")", ";", "MachineInstrBuilder", "(", "", "MBB", ".", "getParent", "(", ")", ",", "std", "::", "prev", "(", "MBBI", ")", ")", ".", "addReg", "(", "SrcReg", ",", "(", "getKillRegState", "(", "KillSrc", ")", "\|", "RegState", "::", "Implicit", ")", ")", ";", "return", ";", "}", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ",", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DestReg", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "KillSrc", ")", ")", ";", "return", ";", "}", "unsigned", "Opc", ";", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ",", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "llvm_unreachable", "(", "<STR_LIT>", "m88: Impossible reg-to-reg copy", "<STR_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "KillSrc", ")", ")", ";", "}" ]	[ "}", "Branch", "Analysis", "&", "Modification" ]
LLVM	Mips	CPP	stmt_completion	CPU	11,363	[ "::", "reloc_mips_26", ";" ]	[ "unsigned", "MipsELFWriterInfo", "::", "getAbsoluteLabelMachineRelTy", "(", ")", "const", "{", "return", "Mips" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,364	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF", "]", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	11,365	[ "=", "<NUM_LIT>", ";" ]	[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned" ]
GCC	i386	MD	stmt_completion	CPU	11,366	[ ")", ")", ")", ")" ]	[ "(", "and", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	11,367	[ "}" ]	[ "def", "arith_extend", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "ExtendOperand", ";" ]
GCC	nds32	MD	stmt_completion	CPU	11,368	[ ")" ]	[ "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "if", "(", "TARGET_BIG_ENDIAN", ")", "emit_insn", "(", "gen_kma_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "operands", "[", "<NUM_LIT>", "]", ")" ]
LLVM	R600	CPP	next_suggestion	GPU	11,369	[ "}" ]	[ "const", "AMDGPUInstrInfo", "*", "getInstrInfo", "(", ")", "const", "override", "{", "return", "getSubtargetImpl", "(", ")", "->", "getInstrInfo", "(", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	11,370	[ "}", ";" ]	[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,371	[ "}" ]	[ "def", "M2_dpmpyss_rnd_s0", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_bafaade3", ",", "TypeM", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	MD	next_suggestion	CPU	11,372	[ "(", "set", "(", "mem", ":", "V4SI", "(", "plus", ":", "P", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "clobber", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")" ]
GCC	arm	CPP	code_generation	CPU	11,373	[ "static", "rtx", "emit_multi_reg_push", "(", "unsigned", "long", "mask", ",", "unsigned", "long", "dwarf_regs_mask", ")", "{", "int", "num_regs", "=", "<NUM_LIT>", ";", "int", "num_dwarf_regs", "=", "<NUM_LIT>", ";", "int", "i", ",", "j", ";", "rtx", "par", ";", "rtx", "dwarf", ";", "int", "dwarf_par_index", ";", "rtx", "tmp", ",", "reg", ";", "dwarf_regs_mask", "&=", "~", "(", "<NUM_LIT>", "<<", "PC_REGNUM", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<=", "LAST_ARM_REGNUM", ";", "i", "++", ")", "{", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "num_regs", "++", ";", "if", "(", "dwarf_regs_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "num_dwarf_regs", "++", ";", "}", "gcc_assert", "(", "num_regs", "&&", "num_regs", "<=", "<NUM_LIT>", ")", ";", "gcc_assert", "(", "(", "dwarf_regs_mask", "&", "~", "mask", ")", "==", "<NUM_LIT>", ")", ";", "par", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "rtvec_alloc", "(", "num_regs", ")", ")", ";", "dwarf", "=", "gen_rtx_SEQUENCE", "(", "VOIDmode", ",", "rtvec_alloc", "(", "num_dwarf_regs", "+", "<NUM_LIT>", ")", ")", ";", "dwarf_par_index", "=", "<NUM_LIT>", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<=", "LAST_ARM_REGNUM", ";", "i", "++", ")", "{", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "rtx", "dwarf_reg", "=", "reg", "=", "gen_rtx_REG", "(", "SImode", ",", "i", ")", ";", "if", "(", "arm_current_function_pac_enabled_p", "(", ")", "&&", "i", "==", "IP_REGNUM", ")", "dwarf_reg", "=", "gen_rtx_REG", "(", "SImode", ",", "RA_AUTH_CODE", ")", ";", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SET", "(", "gen_frame_mem", "(", "BLKmode", ",", "gen_rtx_PRE_MODIFY", "(", "Pmode", ",", "stack_pointer_rtx", ",", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "-", "<NUM_LIT>", "", "num_regs", ")", ")", ")", ",", "gen_rtx_UNSPEC", "(", "BLKmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "reg", ")", ",", "UNSPEC_PUSH_MULT", ")", ")", ";", "if", "(", "dwarf_regs_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "tmp", "=", "gen_rtx_SET", "(", "gen_frame_mem", "(", "SImode", ",", "stack_pointer_rtx", ")", ",", "dwarf_reg", ")", ";", "RTX_FRAME_RELATED_P", "(", "tmp", ")", "=", "<NUM_LIT>", ";", "XVECEXP", "(", "dwarf", ",", "<NUM_LIT>", ",", "dwarf_par_index", "++", ")", "=", "tmp", ";", "}", "break", ";", "}", "}", "for", "(", "j", "=", "<NUM_LIT>", ",", "i", "++", ";", "j", "<", "num_regs", ";", "i", "++", ")", "{", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "rtx", "dwarf_reg", "=", "reg", "=", "gen_rtx_REG", "(", "SImode", ",", "i", ")", ";", "if", "(", "arm_current_function_pac_enabled_p", "(", ")", "&&", "i", "==", "IP_REGNUM", ")", "dwarf_reg", "=", "gen_rtx_REG", "(", "SImode", ",", "RA_AUTH_CODE", ")", ";", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "j", ")", "=", "gen_rtx_USE", "(", "VOIDmode", ",", "reg", ")", ";", "if", "(", "dwarf_regs_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "tmp", "=", "gen_rtx_SET", "(", "gen_frame_mem", "(", "SImode", ",", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "<NUM_LIT>", "", "j", ")", ")", ",", "dwarf_reg", ")", ";", "RTX_FRAME_RELATED_P", "(", "tmp", ")", "=", "<NUM_LIT>", ";", "XVECEXP", "(", "dwarf", ",", "<NUM_LIT>", ",", "dwarf_par_index", "++", ")", "=", "tmp", ";", "}", "j", "++", ";", "}", "}", "par", "=", "emit_insn", "(", "par", ")", ";", "tmp", "=", "gen_rtx_SET", "(", "stack_pointer_rtx", ",", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "-", "<NUM_LIT>", "*", "num_regs", ")", ")", ";", "RTX_FRAME_RELATED_P", "(", "tmp", ")", "=", "<NUM_LIT>", ";", "XVECEXP", "(", "dwarf", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "tmp", ";", "add_reg_note", "(", "par", ",", "REG_FRAME_RELATED_EXPR", ",", "dwarf", ")", ";", "return", "par", ";", "}" ]	[ "Generate", "and", "emit", "an", "insn", "that", "we", "will", "recognize", "as", "a", "push_multi", ".", "Unfortunately", ",", "since", "this", "insn", "does", "not", "reflect", "very", "well", "the", "actual", "semantics", "of", "the", "operation", ",", "we", "need", "to", "annotate", "the", "insn", "for", "the", "benefit", "of", "DWARF2", "frame", "unwind", "information", "." ]
GCC	h8300	MD	next_suggestion	MPU	11,374	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]	[ "(", "plus", ":", "SI", "(", "and", ":", "SI", "(", "ashift", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	11,375	[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_pxorfnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_05c070ec", ",", "TypeALU32_3op", ">", ",", "Enc_ea4c54", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	CPP	program_repair	CPU	11,376	[ "<FIXS>", "&&", "(", "SYMBOL_REF_P", "(", "x", ")", "\|\|", "GET_CODE", "(", "x", ")", "==", "CONST", ")", "<FIXE>" ]	[ "{", "return", "(", "DEFAULT_ABI", "==", "ABI_V4", "&&", "!", "flag_pic", "&&", "!", "TARGET_TOC", "<BUGS>", "&&", "(", "GET_CODE", "(", "x", ")", "==", "SYMBOL_REF", "\|\|", "GET_CODE", "(", "x", ")", "==", "CONST", ")", "<BUGE>", "&&", "small_data_operand", "(", "x", ",", "mode", ")", ")", ";", "}" ]
LLVM	AArch64	TD	next_suggestion	CPU	11,377	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	11,378	[ "<STR_LIT>", ")", ";" ]	[ "for", "(", "const", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "if", "(", "MI", ".", "isDebugValue", "(", ")", ")", "continue", ";", "CodeSize", "+=", "MI", ".", "getDesc", "(", ")", ".", "Size", ";", "unsigned", "numOperands", "=", "MI", ".", "getNumOperands", "(", ")", ";", "for", "(", "unsigned", "op_idx", "=", "<NUM_LIT>", ";", "op_idx", "<", "numOperands", ";", "op_idx", "++", ")", "{", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "op_idx", ")", ";", "unsigned", "width", "=", "<NUM_LIT>", ";", "bool", "isSGPR", "=", "false", ";", "if", "(", "!", "MO", ".", "isReg", "(", ")", ")", "continue", ";", "unsigned", "reg", "=", "MO", ".", "getReg", "(", ")", ";", "switch", "(", "reg", ")", "{", "case", "AMDGPU", "::", "EXEC", ":", "case", "AMDGPU", "::", "SCC", ":", "case", "AMDGPU", "::", "M0", ":", "continue", ";", "case", "AMDGPU", "::", "VCC", ":", "case", "AMDGPU", "::", "VCC_LO", ":", "case", "AMDGPU", "::", "VCC_HI", ":", "VCCUsed", "=", "true", ";", "continue", ";", "case", "AMDGPU", "::", "FLAT_SCR", ":", "case", "AMDGPU", "::", "FLAT_SCR_LO", ":", "case", "AMDGPU", "::", "FLAT_SCR_HI", ":", "FlatUsed", "=", "true", ";", "continue", ";", "default", ":", "break", ";", "}", "if", "(", "AMDGPU", "::", "SReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VGPR_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_96RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "{", "llvm_unreachable", "(", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "}", "unsigned", "hwReg", "=", "RI", "->", "getEncodingValue", "(", "reg", ")", "&", "<NUM_LIT>", ";", "unsigned", "maxUsed", "=", "hwReg", "+", "width", "-", "<NUM_LIT>", ";", "if", "(", "isSGPR", ")", "{", "MaxSGPR", "=", "maxUsed", ">", "MaxSGPR", "?", "maxUsed", ":", "MaxSGPR", ";", "}", "else", "{", "MaxVGPR", "=", "maxUsed", ">", "MaxVGPR", "?", "maxUsed", ":", "MaxVGPR", ";", "}", "}", "}", "}", "if", "(", "VCCUsed", "\|\|", "FlatUsed", ")", "MaxSGPR", "+=", "<NUM_LIT>", ";", "if", "(", "FlatUsed", ")", "{", "MaxSGPR", "+=", "<NUM_LIT>", ";", "if", "(", "STM", ".", "getGeneration", "(", ")", ">=", "AMDGPUSubtarget", "::", "VOLCANIC_ISLANDS", ")", "MaxSGPR", "+=", "<NUM_LIT>", ";", "}", "ProgInfo", ".", "NumVGPR", "=", "MaxVGPR", "+", "<NUM_LIT>", ";", "ProgInfo", ".", "NumSGPR", "=", "MaxSGPR", "+", "<NUM_LIT>", ";", "if", "(", "STM", ".", "hasSGPRInitBug", "(", ")", ")", "{", "if", "(", "ProgInfo", ".", "NumSGPR", ">", "AMDGPUSubtarget", "::", "FIXED_SGPR_COUNT_FOR_INIT_BUG", ")", "{", "LLVMContext", "&", "Ctx", "=", "MF", ".", "getFunction", "(", ")", "->", "getContext", "(", ")", ";", "Ctx", ".", "emitError", "(", "<STR_LIT>", "too many SGPRs used with the SGPR init bug" ]
LLVM	SystemZ	TD	stmt_completion	CPU	11,379	[ "<NUM_LIT>", "}", "=", "I2", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "I1", ";", "bits", "<", "<NUM_LIT>", ">", "I2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "I1", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]
GCC	rs6000	CPP	code_generation	CPU	11,380	[ "DEBUG_FUNCTION", "char", "", "rs6000_debug_addr_mask", "(", "addr_mask_type", "mask", ",", "bool", "keep_spaces", ")", "{", "static", "char", "ret", "[", "<NUM_LIT>", "]", ";", "char", "", "p", "=", "ret", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_VALID", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "v", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_MULTIPLE", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "m", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_INDEXED", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "i", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_OFFSET", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "o", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_PRE_INCDEC", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "+", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_PRE_MODIFY", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "+", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_AND_M16", ")", "!=", "<NUM_LIT>", ")", "", "p", "++", "=", "'", "&", "'", ";", "else", "if", "(", "keep_spaces", ")", "", "p", "++", "=", "'", "'", ";", "*", "p", "=", "'", "\\0", "'", ";", "return", "ret", ";", "}" ]	[ "Inner", "function", "printing", "just", "the", "address", "mask", "for", "a", "particular", "reload", "register", "class", "." ]
LLVM	AVR	CPP	stmt_completion	MPU	11,381	[ "(", ")", ";" ]	[ "if", "(", "CallConv", "==", "CallingConv", "::", "AVR_INTR", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "if", "(", "HasFP", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "if", "(", "CallConv", "==", "CallingConv", "::", "AVR_INTR", "\|\|", "CallConv", "==", "CallingConv", "::", "AVR_SIGNAL", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "if", "(", "!", "HasFP", ")", "{", "return", ";", "}", "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "const", "AVRMachineFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "AVRMachineFunctionInfo", ">", "(", ")", ";", "unsigned", "FrameSize", "=", "MFI", ".", "getStackSize", "(", ")", "-", "AFI", "->", "getCalleeSavedFrameSize", "(", ")", ";", "while", "(", "(", "MBBI", "!=", "MBB", ".", "end", "(", ")", ")", "&&", "MBBI", "->", "getFlag", "(", "MachineInstr", "::", "FrameSetup", ")", "&&", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "MBBI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "{", "++", "MBBI", ";", "}", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "std", "::", "next", "(", "MF", ".", "begin", "(", ")", ")", ",", "E", "=", "MF", ".", "end" ]
LLVM	Mips	CPP	stmt_completion	CPU	11,382	[ "MIPS Os16 Optimization", "<STR_LIT>", ";" ]	[ "return", "<STR_LIT>" ]
GCC	avr	CPP	stmt_completion	MPU	11,383	[ "-", "<NUM_LIT>", ";" ]	[ "pattern", "=", "SET_SRC", "(", "pattern", ")", ";", "if", "(", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", "&&", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", ")", "{", "rtx", "x", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "pat", ")", ";", "rtx", "t", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "PUT_CODE", "(", "t", ",", "swap_condition", "(", "GET_CODE", "(", "t", ")", ")", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "x", ";", "INSN_CODE", "(", "next", ")", "=", "-", "<NUM_LIT>", ";", "}", "else", "if", "(", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", "&&", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "==", "const0_rtx", ")", "{", "rtx", "src", "=", "SET_SRC", "(", "pat", ")", ";", "rtx", "t", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "PUT_CODE", "(", "t", ",", "swap_condition", "(", "GET_CODE", "(", "t", ")", ")", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "const0_rtx", ";", "INSN_CODE", "(", "next", ")", "=", "-", "<NUM_LIT>", ";", "INSN_CODE", "(", "insn", ")", "=", "-", "<NUM_LIT>", ";", "}", "else", "if", "(", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", "&&", "CONST_INT_P", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ")", "{", "rtx", "x", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "pat", ")", ";", "rtx", "t", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "machine_mode", "mode", "=", "GET_MODE", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "avr_simplify_comparison_p", "(", "mode", ",", "GET_CODE", "(", "t", ")", ",", "x", ")", ")", "{", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "gen_int_mode", "(", "INTVAL", "(", "x", ")", "+", "<NUM_LIT>", ",", "mode", ")", ";", "PUT_CODE", "(", "t", ",", "avr_normalize_condition", "(", "GET_CODE", "(", "t", ")", ")", ")", ";", "INSN_CODE", "(", "next", ")", "=", "-", "<NUM_LIT>", ";", "INSN_CODE", "(", "insn", ")", "=" ]
LLVM	MSP430	TD	stmt_completion	MPU	11,384	[ ",", "<STR_LIT>", ",", "[", "(", "set", "GR8", ":", "$", "dst", ",", "imm", ":", "$", "src", ")", "]", ">", ";" ]	[ "def", "MOV8ri", ":", "I8ri", "<", "<NUM_LIT>", ",", "(", "outs", "GR8", ":", "$", "dst", ")", ",", "(", "ins", "i8imm", ":", "$", "src", ")" ]
GCC	i386	MD	program_repair	CPU	11,385	[ "<FIXS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<BUGS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
LLVM	SPIRV	CPP	code_generation	Virtual ISA	11,386	[ "MVT", "getVectorIdxTy", "(", "const", "DataLayout", "&", "DL", ")", "const", "override", "{", "return", "MVT", "::", "getIntegerVT", "(", "<NUM_LIT>", ")", ";", "}" ]	[ "Returns", "the", "type", "to", "be", "used", "for", "the", "index", "operand", "of", ":", "ISD", ":", ":INSERT_VECTOR_ELT", ",", "ISD", ":", ":EXTRACT_VECTOR_ELT", ",", "ISD", ":", ":INSERT_SUBVECTOR", ",", "and", "ISD", ":", ":EXTRACT_SUBVECTOR", "." ]
LLVM	X86	TD	stmt_completion	CPU	11,387	[ ";" ]	[ "def", "IsNotPIC", ":", "Predicate", "<", "<STR_LIT>", ">" ]
GCC	rs6000	MD	next_suggestion	CPU	11,388	[ "(", "match_operand", ":", "VSX_F", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "VSX_F", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq", ":", "VSX_F", "(", "match_operand", ":", "VSX_F", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Mips	CPP	stmt_completion	CPU	11,389	[ "PseudoSourceValue", ">", "(", "*", "I", ")", ")", "{" ]	[ "bool", "MemDefsUses", "::", "getUnderlyingObjects", "(", "const", "MachineInstr", "&", "MI", ",", "SmallVectorImpl", "<", "const", "Value", "", ">", "&", "Objects", ")", "const", "{", "if", "(", "!", "MI", ".", "hasOneMemOperand", "(", ")", "\|\|", "!", "(", "", "MI", ".", "memoperands_begin", "(", ")", ")", "->", "getValue", "(", ")", ")", "return", "false", ";", "const", "Value", "", "V", "=", "(", "", "MI", ".", "memoperands_begin", "(", ")", ")", "->", "getValue", "(", ")", ";", "SmallVector", "<", "Value", "", ",", "<NUM_LIT>", ">", "Objs", ";", "GetUnderlyingObjects", "(", "const_cast", "<", "Value", "", ">", "(", "V", ")", ",", "Objs", ")", ";", "for", "(", "SmallVector", "<", "Value", "", ",", "<NUM_LIT>", ">", "::", "iterator", "I", "=", "Objs", ".", "begin", "(", ")", ",", "E", "=", "Objs", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "const", "PseudoSourceValue", "", "PSV", "=", "dyn_cast", "<" ]
LLVM	CSKY	CPP	code_generation	CPU	11,390	[ "unsigned", "CSKYInstrInfo", "::", "isLoadFromStackSlot", "(", "const", "MachineInstr", "&", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "break", ";", "}", "if", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "return", "<NUM_LIT>", ";", "}" ]	[ "isLoadFromStackSlot", "-", "If", "the", "specified", "machine", "instruction", "is", "a", "direct", "load", "from", "a", "stack", "slot", ",", "return", "the", "virtual", "or", "physical", "register", "number", "of", "the", "destination", "along", "with", "the", "FrameIndex", "of", "the", "loaded", "stack", "slot", "." ]
GCC	arm	CPP	stmt_completion	CPU	11,391	[ ")", ";" ]	[ "return", "(", "uint8x16_t", ")", "(", "_", "_", "a", "<=", "_", "_", "b" ]
GCC	i386	CPP	next_suggestion	CPU	11,392	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m256i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_mask_adds_epi16", "(", "_", "_", "m256i", "_", "_", "W", ",", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m256i", "_", "_", "A", ",", "_", "_", "m256i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_paddsw256_mask", "(", "(", "_", "_", "v16hi", ")", "_", "_", "A", ",", "(", "_", "_", "v16hi", ")", "_", "_", "B", ",", "(", "_", "_", "v16hi", ")", "_", "_", "W", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ")", ";" ]
GCC	bpf	MD	stmt_completion	Virtual ISA	11,393	[ "DF", "]", ")" ]	[ "(", "define_mode_iterator", "MM", "[", "QI", "HI", "SI", "DI", "SF" ]
LLVM	ARM	CPP	next_suggestion	CPU	11,394	[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "f64", ",", "Lo", ",", "Hi", ")", ";" ]	[ "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "f64", ")", "{", "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_ELEMENT", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_ELEMENT", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";" ]
GCC	arm	CPP	next_suggestion	CPU	11,395	[ "else", "if", "(", "regno", "<=", "LAST_LO_VFP_REGNUM", ")", "return", "VFP_LO_REGS", ";" ]	[ "}", "if", "(", "TARGET_THUMB2", "&&", "regno", "<", "<NUM_LIT>", ")", "return", "LO_REGS", ";", "if", "(", "regno", "<=", "LAST_ARM_REGNUM", "\|\|", "regno", "==", "FRAME_POINTER_REGNUM", "\|\|", "regno", "==", "ARG_POINTER_REGNUM", ")", "return", "TARGET_THUMB2", "?", "HI_REGS", ":", "GENERAL_REGS", ";", "if", "(", "regno", "==", "CC_REGNUM", "\|\|", "regno", "==", "VFPCC_REGNUM", ")", "return", "TARGET_THUMB2", "?", "CC_REG", ":", "NO_REGS", ";", "if", "(", "IS_VFP_REGNUM", "(", "regno", ")", ")", "{", "if", "(", "regno", "<=", "D7_VFP_REGNUM", ")", "return", "VFP_D0_D7_REGS", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	11,396	[ "Wrong CountValue accessor", "<STR_LIT>", ")", ";" ]	[ "unsigned", "getSubReg", "(", ")", "const", "{", "assert", "(", "isReg", "(", ")", "&&", "<STR_LIT>" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	11,397	[ ")", ";" ]	[ "EVT", "PPCTargetLowering", "::", "getSetCCResultType", "(", "LLVMContext", "&", ",", "EVT", "VT", ")", "const", "{", "if", "(", "!", "VT", ".", "isVector", "(", ")", ")", "return", "MVT", "::", "i32", ";", "return", "VT", ".", "changeVectorElementTypeToInteger", "(" ]
LLVM	Hexagon	TD	stmt_completion	DSP	11,398	[ "}", ";" ]	[ "def", "J4_cmpeqn1_fp0_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "n1Const", ":", "$", "n1", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14640c", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>" ]
LLVM	AArch64	TD	stmt_completion	CPU	11,399	[ "<NUM_LIT>", "}", "=", "immr", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "immr", ";", "bits", "<", "<NUM_LIT>", ">", "imms", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,300

[ "}" ]

[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

11,301

[ "SDValue", "Cmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

[ "if", "(", "isOneConstant", "(", "RHS", ")", ")", "{", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "}", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "case", "ISD", "::", "USUBO", ":", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_B", ";", "break", ";", "case", "ISD", "::", "SSUBO", ":", "if", "(", "isOneConstant", "(", "RHS", ")", ")", "{", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "}", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "case", "ISD", "::", "UMULO", ":", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "case", "ISD", "::", "SMULO", ":", "X86Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "X86Cond", "=", "X86", "::", "COND_O", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unexpected overflowing operator", "<STR_LIT>", ")", ";", "}", "if", "(", "Inverted", ")", "X86Cond", "=", "X86", "::", "GetOppositeBranchCondition", "(", "(", "X86", "::", "CondCode", ")", "X86Cond", ")", ";", "if", "(", "CondOpcode", "==", "ISD", "::", "UMULO", ")", "VTs", "=", "DAG", ".", "getVTList", "(", "LHS", ".", "getValueType", "(", ")", ",", "LHS", ".", "getValueType", "(", ")", ",", "MVT", "::", "i32", ")", ";", "else", "VTs", "=", "DAG", ".", "getVTList", "(", "LHS", ".", "getValueType", "(", ")", ",", "MVT", "::", "i32", ")", ";", "SDValue", "X86Op", "=", "DAG", ".", "getNode", "(", "X86Opcode", ",", "dl", ",", "VTs", ",", "LHS", ",", "RHS", ")", ";", "if", "(", "CondOpcode", "==", "ISD", "::", "UMULO", ")", "Cond", "=", "X86Op", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "else", "Cond", "=", "X86Op", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "X86Cond", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "addTest", "=", "false", ";", "}", "else", "{", "unsigned", "CondOpc", ";", "if", "(", "Cond", ".", "hasOneUse", "(", ")", "&&", "isAndOrOfSetCCs", "(", "Cond", ",", "CondOpc", ")", ")", "{", "SDValue", "Cmp", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "CondOpc", "==", "ISD", "::", "OR", ")", "{", "if", "(", "Cmp", "==", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", "&&", "isX86LogicalCmp", "(", "Cmp", ")", ")", "{", "CC", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "Chain", ",", "Dest", ",", "CC", ",", "Cmp", ")", ";", "CC", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Cond", "=", "Cmp", ";", "addTest", "=", "false", ";", "}", "}", "else", "{", "if", "(", "Cmp", "==", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", "&&", "isX86LogicalCmp", "(", "Cmp", ")", "&&", "Op", ".", "getNode", "(", ")", "->", "hasOneUse", "(", ")", ")", "{", "X86", "::", "CondCode", "CCode", "=", "(", "X86", "::", "CondCode", ")", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "CCode", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CCode", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "CCode", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "SDNode", "*", "User", "=", "*", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ";", "if", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "BR", ")", "{", "SDValue", "FalseBB", "=", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDNode", "*", "NewBR", "=", "DAG", ".", "UpdateNodeOperands", "(", "User", ",", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Dest", ")", ";", "assert", "(", "NewBR", "==", "User", ")", ";", "(", "void", ")", "NewBR", ";", "Dest", "=", "FalseBB", ";", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "Chain", ",", "Dest", ",", "CC", ",", "Cmp", ")", ";", "X86", "::", "CondCode", "CCode", "=", "(", "X86", "::", "CondCode", ")", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "CCode", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CCode", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "CCode", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "Cond", "=", "Cmp", ";", "addTest", "=", "false", ";", "}", "}", "}", "}", "else", "if", "(", "Cond", ".", "hasOneUse", "(", ")", "&&", "isXor1OfSetCC", "(", "Cond", ")", ")", "{", "X86", "::", "CondCode", "CCode", "=", "(", "X86", "::", "CondCode", ")", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "CCode", "=", "X86", "::", "GetOppositeBranchCondition", "(", "CCode", ")", ";", "CC", "=", "DAG", ".", "getConstant", "(", "CCode", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "Cond", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "addTest", "=", "false", ";", "}", "else", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", "&&", "cast", "<", "CondCodeSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "get", "(", ")", "==", "ISD", "::", "SETOEQ", ")", "{", "if", "(", "Op", ".", "getNode", "(", ")", "->", "hasOneUse", "(", ")", ")", "{", "SDNode", "*", "User", "=", "*", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ";", "if", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "BR", ")", "{", "SDValue", "FalseBB", "=", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDNode", "*", "NewBR", "=", "DAG", ".", "UpdateNodeOperands", "(", "User", ",", "User", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Dest", ")", ";", "assert", "(", "NewBR", "==", "User", ")", ";", "(", "void", ")", "NewBR", ";", "Dest", "=", "FalseBB", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

11,302

[ "if", "(", "Subtarget", ".", "isDarwinABI", "(", ")", ")", "return", "Subtarget", ".", "isPPC64", "(", ")", "?", "Darwin64_CalleeSavedRegClasses", ":" ]

[ "static", "const", "TargetRegisterClass", "*", "const", "SVR4_CalleeSavedRegClasses", "[", "]", "=", "{", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "GPRCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "VRSAVERCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "<NUM_LIT>", "}", ";", "static", "const", "TargetRegisterClass", "*", "const", "Darwin64_CalleeSavedRegClasses", "[", "]", "=", "{", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "<NUM_LIT>", "}", ";", "static", "const", "TargetRegisterClass", "*", "const", "SVR4_64_CalleeSavedRegClasses", "[", "]", "=", "{", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "G8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "F8RCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "CRRCRegClass", ",", "&", "PPC", "::", "VRSAVERCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "VRRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "&", "PPC", "::", "CRBITRCRegClass", ",", "<NUM_LIT>", "}", ";" ]

LLVM

AArch64

CPP

program_repair

CPU

11,303

[ "<FIXS>", "<FIXE>", "<FIXS>", "if", "(", "MFI", ".", "hasVarSizedObjects", "(", ")", "||", "MF", ".", "hasEHFunclets", "(", ")", ")", "{", "<FIXE>" ]

[ "bool", "AArch64RegisterInfo", "::", "hasBasePointer", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{", "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "<BUGS>", "<BUGE>", "<BUGS>", "if", "(", "MFI", ".", "hasVarSizedObjects", "(", ")", ")", "{", "<BUGE>", "if", "(", "needsStackRealignment", "(", "MF", ")", ")", "return", "true", ";" ]

GCC

rs6000

MD

stmt_completion

CPU

11,304

[ "<STR_LIT>", ")" ]

[ "(", "define_automaton" ]

GCC

avr

MD

next_suggestion

MPU

11,305

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "rotate", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

LLVM

PowerPC

CPP

program_repair

CPU

11,306

[ "<FIXS>", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "<FIXE>" ]

[ "setOperationAction", "(", "ISD", "::", "SETCC", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "<BUGS>", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BRCONDTWOWAY", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "<BUGE>", "setOperationAction", "(", "ISD", "::", "FP_TO_SINT", ",", "MVT", "::", "i32", ",", "Custom", ")", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

11,307

[ "AssemblerPredicate", "<", "<STR_LIT>", ">", ";" ]

[ "def", "HasMips32r5", ":", "Predicate", "<", "<STR_LIT>", ">", "," ]

LLVM

AArch64

TD

next_suggestion

CPU

11,308

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rt", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt", ";" ]

GCC

sh

CPP

next_suggestion

CPU

11,309

[ "}" ]

[ "static", "short", "high_pressure", "(", "enum", "machine_mode", "mode", ")", "{", "if", "(", "(", "REG_N_SETS", "(", "<NUM_LIT>", ")", "-", "REG_N_DEATHS", "(", "<NUM_LIT>", ")", ")", ">=", "R0_MAX_LIFE_REGIONS", "&&", "REG_LIVE_LENGTH", "(", "<NUM_LIT>", ")", ">=", "R0_MAX_LIVE_LENGTH", ")", "return", "<NUM_LIT>", ";", "if", "(", "mode", "==", "SFmode", ")", "return", "(", "CURR_REGMODE_PRESSURE", "(", "SFmode", ")", ">", "SFMODE_MAX_WEIGHT", ")", ";", "else", "return", "(", "CURR_REGMODE_PRESSURE", "(", "SImode", ")", ">", "SIMODE_MAX_WEIGHT", ")", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

11,310

[ "const", "{" ]

[ "unsigned", "getNextStackOffset", "(", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,311

[ "let", "InputType", "=", "<STR_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

11,312

[ "return", "isUntypedPointerTy", "(", "Ty", ")", "?", "TypedPointerType", "::", "get", "(", "IntegerType", "::", "getInt8Ty", "(", "Ty", "->", "getContext", "(", ")", ")", ",", "getPointerAddressSpace", "(", "Ty", ")", ")", ":", "Ty", ";" ]

[ "inline", "Type", "*", "toTypedPointer", "(", "Type", "*", "Ty", ")", "{", "if", "(", "Type", "*", "NewTy", "=", "applyWrappers", "(", "Ty", ")", ";", "NewTy", "!=", "Ty", ")", "return", "NewTy", ";" ]

GCC

c4x

MD

stmt_completion

DSP

11,313

[ "<STR_LIT>", ")" ]

[ "(", "define_attr", "<STR_LIT>", "<STR_LIT>", "(", "cond", "[", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "if_then_else", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>" ]

LLVM

AArch64

TD

next_suggestion

CPU

11,314

[ "bits", "<", "<NUM_LIT>", ">", "Pm", ";" ]

[ "class", "sme_fp_outer_product_inst", "<", "bit", "S", ",", "bit", "sz", ",", "MatrixTileOperand", "za_ty", ",", "ZPRRegOp", "zpr_ty", ",", "string", "mnemonic", ">", ":", "I", "<", "(", "outs", "za_ty", ":", "$", "ZAda", ")", ",", "(", "ins", "PPR3bAny", ":", "$", "Pn", ",", "PPR3bAny", ":", "$", "Pm", ",", "zpr_ty", ":", "$", "Zn", ",", "zpr_ty", ":", "$", "Zm", ")", ",", "mnemonic", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Zm", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

11,315

[ "}" ]

[ "if", "(", "!", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "break", ";", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ")", "break", ";", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "BaseReg", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "BaseReg", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "<=", "<NUM_LIT>", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ">=", "-", "<NUM_LIT>", ")", "{", "if", "(", "!", "Offset", "||", "Offset", "==", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "return", "true", ";", "}", "break", ";", "}", "return", "false", ";" ]

GCC

rs6000

CPP

stmt_completion

CPU

11,316

[ ",", "eqrtx", ",", "cond", ")", ")", ";" ]

[ "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "library_call_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "library_call_label", ";", "LABEL_NUSES", "(", "library_call_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "}", "if", "(", "bytes_is_const", "&&", "bytes_remaining", "==", "<NUM_LIT>", ")", "{", "if", "(", "TARGET_64BIT", ")", "emit_insn", "(", "gen_movsi", "(", "target", ",", "gen_lowpart", "(", "SImode", ",", "diff", ")", ")", ")", ";", "else", "emit_move_insn", "(", "target", ",", "diff", ")", ";", "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "final_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "final_label", ";", "LABEL_NUSES", "(", "final_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "}", "else", "if", "(", "!", "no_remainder_code", ")", "{", "do_add3", "(", "src1_addr", ",", "src1_addr", ",", "iv1", ")", ";", "do_add3", "(", "src2_addr", ",", "src2_addr", ",", "iv1", ")", ";", "emit_label", "(", "cleanup_label", ")", ";", "if", "(", "!", "bytes_is_const", ")", "{", "emit_move_insn", "(", "target", ",", "const0_rtx", ")", ";", "do_ifelse", "(", "CCmode", ",", "EQ", ",", "cmp_rem", ",", "const0_rtx", ",", "NULL_RTX", ",", "final_label", ",", "profile_probability", "::", "unlikely", "(", ")", ")", ";", "}", "rtx", "final_cleanup", "=", "gen_label_rtx", "(", ")", ";", "rtx", "cmp_rem_before", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "if", "(", "!", "bytes_is_const", "||", "bytes_remaining", ">=", "load_mode_size", ")", "{", "if", "(", "!", "bytes_is_const", ")", "{", "do_ifelse", "(", "CCmode", ",", "LT", ",", "cmp_rem", ",", "GEN_INT", "(", "load_mode_size", ")", ",", "NULL_RTX", ",", "final_cleanup", ",", "profile_probability", "::", "even", "(", ")", ")", ";", "}", "do_load_for_compare_from_addr", "(", "load_mode", ",", "d1_1", ",", "src1_addr", ",", "or", "ig_src1", ")", ";", "do_load_for_compare_from_addr", "(", "load_mode", ",", "d2_1", ",", "src2_addr", ",", "or", "ig_src2", ")", ";", "if", "(", "TARGET_P9_MISC", ")", "{", "rtx", "cmp", "=", "gen_rtx_COMPARE", "(", "CCUNSmode", ",", "d1_1", ",", "d2_1", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "dcond", ",", "cmp", ")", ")", ";", "}", "else", "{", "dcond", "=", "gen_reg_rtx", "(", "CCmode", ")", ";", "if", "(", "word_mode", "==", "DImode", ")", "emit_insn", "(", "gen_subfdi3_carry_dot2", "(", "diff", ",", "d2_1", ",", "d1_1", ",", "dcond", ")", ")", ";", "else", "emit_insn", "(", "gen_subfsi3_carry_dot2", "(", "diff", ",", "d2_1", ",", "d1_1", ",", "dcond", ")", ")", ";", "}", "do_ifelse", "(", "GET_MODE", "(", "dcond", ")", ",", "NE", ",", "NULL_RTX", ",", "NULL_RTX", ",", "dcond", ",", "diff_label", ",", "profile_probability", "::", "even", "(", ")", ")", ";", "do_add3", "(", "src1_addr", ",", "src1_addr", ",", "GEN_INT", "(", "load_mode_size", ")", ")", ";", "do_add3", "(", "src2_addr", ",", "src2_addr", ",", "GEN_INT", "(", "load_mode_size", ")", ")", ";", "emit_move_insn", "(", "cmp_rem_before", ",", "cmp_rem", ")", ";", "do_add3", "(", "cmp_rem", ",", "cmp_rem", ",", "GEN_INT", "(", "-", "load_mode_size", ")", ")", ";", "if", "(", "bytes_is_const", ")", "bytes_remaining", "-=", "load_mode_size", ";", "else", "do_ifelse", "(", "CCmode", ",", "EQ", ",", "cmp_rem", ",", "const0_rtx", ",", "NULL_RTX", ",", "final_label", ",", "profile_probability", "::", "unlikely", "(", ")", ")", ";", "}", "if", "(", "(", "!", "bytes_is_const", "||", "(", "bytes_is_const", "&&", "bytes_remaining", "&&", "isP7", ")", ")", "&&", "align1", ">=", "load_mode_size", "&&", "align2", ">=", "load_mode_size", ")", "{", "emit_label", "(", "final_cleanup", ")", ";", "do_load_mask_compare", "(", "load_mode", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "}", "else", "if", "(", "bytes_remaining", "&&", "bytes_is_const", ")", "{", "emit_label", "(", "final_cleanup", ")", ";", "do_overlap_load_compare", "(", "load_mode", ",", "true", ",", "bytes_remaining", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "}", "else", "if", "(", "!", "bytes_is_const", ")", "{", "rtx", "handle4k_label", "=", "gen_label_rtx", "(", ")", ";", "rtx", "nonconst_overlap", "=", "gen_label_rtx", "(", ")", ";", "emit_label", "(", "nonconst_overlap", ")", ";", "do_overlap_load_compare", "(", "load_mode", ",", "false", ",", "<NUM_LIT>", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "rtx", "diff_ref", "=", "gen_rtx_LABEL_REF", "(", "VOIDmode", ",", "diff_label", ")", ";", "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "diff_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "diff_label", ";", "LABEL_NUSES", "(", "diff_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "emit_label", "(", "final_cleanup", ")", ";", "do_ifelse", "(", "CCmode", ",", "GT", ",", "bytes_rtx", ",", "GEN_INT", "(", "loop_bytes", ")", ",", "NULL_RTX", ",", "nonconst_overlap", ",", "profile_probability", "::", "even", "(", ")", ")", ";", "rtx", "rem4k", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "dist1", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "dist2", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "do_sub3", "(", "rem4k", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "cmp_rem", ")", ";", "if", "(", "word_mode", "==", "SImode", ")", "emit_insn", "(", "gen_andsi3", "(", "dist1", ",", "src1_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "else", "emit_insn", "(", "gen_anddi3", "(", "dist1", ",", "src1_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "do_ifelse", "(", "CCmode", ",", "LE", ",", "dist1", ",", "rem4k", ",", "NULL_RTX", ",", "handle4k_label", ",", "profile_probability", "::", "very_unlikely", "(", ")", ")", ";", "if", "(", "word_mode", "==", "SImode", ")", "emit_insn", "(", "gen_andsi3", "(", "dist2", ",", "src2_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "else", "emit_insn", "(", "gen_anddi3", "(", "dist2", ",", "src2_addr", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "do_ifelse", "(", "CCmode", ",", "LE", ",", "dist2", ",", "rem4k", ",", "NULL_RTX", ",", "handle4k_label", ",", "profile_probability", "::", "very_unlikely", "(", ")", ")", ";", "do_load_mask_compare", "(", "load_mode", ",", "diff", ",", "cmp_rem", ",", "dcond", ",", "src1_addr", ",", "src2_addr", ",", "or", "ig_src1", ",", "or", "ig_src2", ")", ";", "j", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "diff_ref", ")", ")", ";", "JUMP_LABEL", "(", "j", ")", "=", "diff_label", ";", "LABEL_NUSES", "(", "diff_label", ")", "+=", "<NUM_LIT>", ";", "emit_barrier", "(", ")", ";", "emit_label", "(", "handle4k_label", ")", ";", "rtx", "ctr", "=", "gen_rtx_REG", "(", "Pmode", ",", "CTR_REGNO", ")", ";", "emit_move_insn", "(", "ctr", ",", "cmp_rem", ")", ";", "rtx", "ixreg", "=", "gen_reg_rtx", "(", "Pmode", ")", ";", "emit_move_insn", "(", "ixreg", ",", "const0_rtx", ")", ";", "rtx", "src1_ix", "=", "gen_rtx_PLUS", "(", "word_mode", ",", "src1_addr", ",", "ixreg", ")", ";", "rtx", "src2_ix", "=", "gen_rtx_PLUS", "(", "word_mode", ",", "src2_addr", ",", "ixreg", ")", ";", "rtx", "d1", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "d2", "=", "gen_reg_rtx", "(", "word_mode", ")", ";", "rtx", "fc_loop", "=", "gen_label_rtx", "(", ")", ";", "emit_label", "(", "fc_loop", ")", ";", "do_load_for_compare_from_addr", "(", "QImode", ",", "d1", ",", "src1_ix", ",", "or", "ig_src1", ")", ";", "do_load_for_compare_from_addr", "(", "QImode", ",", "d2", ",", "src2_ix", ",", "or", "ig_src2", ")", ";", "do_add3", "(", "ixreg", ",", "ixreg", ",", "const1_rtx", ")", ";", "rtx", "cond", "=", "gen_reg_rtx", "(", "CCmode", ")", ";", "rtx", "subexpr", "=", "gen_rtx_MINUS", "(", "word_mode", ",", "d1", ",", "d2", ")", ";", "rs6000_emit_dot_insn", "(", "diff", ",", "subexpr", ",", "<NUM_LIT>", ",", "cond", ")", ";", "rtx", "eqrtx", "=", "gen_rtx_EQ", "(", "VOIDmode", ",", "d1", ",", "d2", ")", ";", "if", "(", "TARGET_64BIT", ")", "j", "=", "emit_jump_insn", "(", "gen_bdnztf_di", "(", "fc_loop", ",", "ctr", ",", "ctr" ]

LLVM

HSAIL

CPP

code_generation

Virtual ISA

11,317

[ "const", "char", "*", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "HSAIL Always Inline Pass", "<STR_LIT>", ";", "}" ]

[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]

LLVM

PowerPC

CPP

next_suggestion

CPU

11,318

[ "}" ]

[ "EVT", "VT", "=", "VA", ".", "getValVT", "(", ")", ";", "assert", "(", "VA", ".", "isRegLoc", "(", ")", "&&", "<STR_LIT>", "Can only return in registers!", "<STR_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "dl", ",", "VA", ".", "getLocReg", "(", ")", ",", "VT", ",", "InFlag", ")", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "InVals", ".", "push_back", "(", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";" ]

LLVM

Cpu0

CPP

next_suggestion

CPU

11,319

[ "Op", ".", "getExpr", "(", ")", "->", "print", "(", "O", ",", "&", "MAI", ",", "true", ")", ";" ]

[ "O", "<<", "Op", ".", "getImm", "(", ")", ";", "return", ";", "}", "assert", "(", "Op", ".", "isExpr", "(", ")", "&&", "<STR_LIT>", "unknown operand kind in printOperand", "<STR_LIT>", ")", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

11,320

[ "}" ]

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "ShiftedImmAsmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "GPR", ",", "i32imm", ")", ";" ]

GCC

stormy16

CPP

code_generation

CPU

11,321

[ "int", "direct_return", "(", "void", ")", "{", "return", "(", "reload_completed", "&&", "xstormy16_compute_stack_layout", "(", ")", ".", "frame_size", "==", "<NUM_LIT>", ")", ";", "}" ]

[ "Return", "non-zero", "if", "this", "function", "is", "known", "to", "have", "a", "null", "epilogue", "." ]

GCC

i386

MD

next_suggestion

CPU

11,322

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

11,323

[ "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,324

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "A4_vrminuh", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rxx32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rxx32in", ",", "DoubleRegs", ":", "$", "Rss32", ",", "IntRegs", ":", "$", "Ru32", ")", ",", "<STR_LIT>", ",", "tc_5b54b33f", ",", "TypeS_3op", ">", ",", "Enc_412ff0", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,325

[ "let", "addrMode", "=", "PostInc", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

11,326

[ "MSA128HOpnd", ",", "MSA128HOpnd", ">", ";" ]

[ "class", "DPSUB_U_W_DESC", ":", "MSA_3R_4R_DESC_BASE", "<", "<STR_LIT>", ",", "int_mips_dpsub_u_w", ",", "MSA128WOpnd", "," ]

LLVM

AArch64

CPP

stmt_completion

CPU

11,327

[ "getPassRegistry", "(", ")", ")", ";" ]

[ "AArch64ConditionalCompares", "(", ")", ":", "MachineFunctionPass", "(", "ID", ")", "{", "initializeAArch64ConditionalComparesPass", "(", "*", "PassRegistry", "::" ]

LLVM

Mips

CPP

next_suggestion

CPU

11,328

[ "return", "<NUM_LIT>", ";" ]

[ "unsigned", "MipsAsmParser", "::", "getATReg", "(", "SMLoc", "Loc", ")", "{", "unsigned", "ATIndex", "=", "AssemblerOptions", ".", "back", "(", ")", "->", "getATRegNum", "(", ")", ";", "if", "(", "ATIndex", "==", "<NUM_LIT>", ")", "{", "reportParseError", "(", "Loc", ",", "<STR_LIT>", "pseudo-instruction requires $at, which is not available", "<STR_LIT>", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

11,329

[ "}" ]

[ "bool", "noreturnStackElim", "(", ")", "const", "{", "return", "NoreturnStackElim", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

11,330

[ "case", "ARM", "::", "VSTMQIA", ":" ]

[ "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "<NUM_LIT>", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "break", ";", "case", "ARM", "::", "STRi12", ":", "case", "ARM", "::", "t2STRi12", ":", "case", "ARM", "::", "tSTRspi", ":", "case", "ARM", "::", "VSTRD", ":", "case", "ARM", "::", "VSTRS", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "break", ";", "case", "ARM", "::", "VST1q64", ":", "case", "ARM", "::", "VST1d64TPseudo", ":", "case", "ARM", "::", "VST1d64QPseudo", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "break", ";" ]

LLVM

JVM

CPP

next_suggestion

Virtual ISA

11,331

[ "BasicBlock", "*", "InBlk", "=", "I", ".", "getIncomingBlock", "(", "i", ")", ";" ]

[ "PHINode", "&", "I", "=", "cast", "<", "PHINode", ">", "(", "Inst", ")", ";", "IRBuilder", "<", ">", "IRB", "(", "&", "entry", ",", "entry", ".", "begin", "(", ")", ")", ";", "AllocaInst", "*", "NewVar", "=", "IRB", ".", "CreateAlloca", "(", "I", ".", "getType", "(", ")", ",", "nullptr", ",", "genTempName", "(", "++", "new", "InstrCtr", ",", "<STR_LIT>", "phiAlloc", "<STR_LIT>", ")", ")", ";", "LoadInst", "*", "NewLI", "=", "IRB", ".", "CreateLoad", "(", "I", ".", "getType", "(", ")", ",", "NewVar", ",", "genTempName", "(", "++", "new", "InstrCtr", ",", "<STR_LIT>", "phiLocal", "<STR_LIT>", ")", ")", ";", "I", ".", "replaceAllUsesWith", "(", "NewLI", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "I", ".", "getNumIncomingValues", "(", ")", ";", "i", "++", ")", "{", "Value", "*", "InVal", "=", "I", ".", "getIncomingValue", "(", "i", ")", ";" ]

LLVM

Sparc

CPP

next_suggestion

CPU

11,332

[ "SDValue", "FrameAddr", "=", "getFRAMEADDR", "(", "depth", "-", "<NUM_LIT>", ",", "Op", ",", "DAG", ",", "Subtarget", ",", "true", ")", ";" ]

[ "static", "SDValue", "LowerRETURNADDR", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ",", "const", "SparcTargetLowering", "&", "TLI", ",", "const", "SparcSubtarget", "*", "Subtarget", ")", "{", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MFI", ".", "setReturnAddressIsTaken", "(", "true", ")", ";", "if", "(", "TLI", ".", "verifyReturnAddressArgumentIsConstant", "(", "Op", ",", "DAG", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "uint64_t", "depth", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "SDValue", "RetAddr", ";", "if", "(", "depth", "==", "<NUM_LIT>", ")", "{", "auto", "PtrVT", "=", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "unsigned", "RetReg", "=", "MF", ".", "addLiveIn", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "TLI", ".", "getRegClassFor", "(", "PtrVT", ")", ")", ";", "RetAddr", "=", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "RetReg", ",", "VT", ")", ";", "return", "RetAddr", ";", "}" ]

LLVM

ARM

TD

stmt_completion

CPU

11,333

[ ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "bit_28", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "bit_21_20", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Qn", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Qn", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "validForTailPredication", "=", "<NUM_LIT>" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

11,334

[ ",", "false", ")", ";" ]

[ "return", "CheckImmRange", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "false", ",", "false" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

11,335

[ "(", "MF", ")", ";" ]

[ "SelectionDAGISel", "::", "runOnMachineFunction", "(", "MF", ")", ";", "if", "(", "!", "PPCSubTarget", "->", "isSVR4ABI", "(", ")", ")", "InsertVRSaveCode" ]

LLVM

PowerPC

TD

stmt_completion

CPU

11,336

[ "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "BE_VDWORD_PERM_VEC", ")", ")", ";" ]

[ "dag", "LE_VARIABLE_FLOAT", "=", "(", "XSCVSPDPN", "LE_VFLOAT_PERMUTE", ")", ";", "dag", "LE_VDOUBLE_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "(", "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "(", "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "LE_VDWORD_PERM_VEC", ")", ")", ";", "dag", "LE_VARIABLE_DOUBLE", "=", "(", "COPY_TO_REGCLASS", "LE_VDOUBLE_PERMUTE", ",", "VSRC", ")", ";", "dag", "BE_VBYTE_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VBYTE_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VBYTE_PERM_VEC", ")", ")", ";", "dag", "BE_MV_VBYTE", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VBYTE_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VBYTE_SHIFT", "=", "(", "EXTRACT_SUBREG", "(", "RLDICR", "(", "ANDC8", "(", "LI8", "<NUM_LIT>", ")", ",", "$", "Idx", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "sub_32", ")", ";", "dag", "BE_VARIABLE_BYTE", "=", "(", "EXTRACT_SUBREG", "(", "SRD", "BE_MV_VBYTE", ",", "BE_VBYTE_SHIFT", ")", ",", "sub_32", ")", ";", "dag", "BE_VHALF_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VHALF_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VHALF_PERM_VEC", ")", ")", ";", "dag", "BE_MV_VHALF", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VHALF_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VHALF_SHIFT", "=", "(", "EXTRACT_SUBREG", "(", "RLDICR", "(", "ANDC8", "(", "LI8", "<NUM_LIT>", ")", ",", "$", "Idx", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "sub_32", ")", ";", "dag", "BE_VARIABLE_HALF", "=", "(", "EXTRACT_SUBREG", "(", "SRD", "BE_MV_VHALF", ",", "BE_VHALF_SHIFT", ")", ",", "sub_32", ")", ";", "dag", "BE_VWORD_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VWORD_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VWORD_PERM_VEC", ")", ")", ";", "dag", "BE_MV_VWORD", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VWORD_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VWORD_SHIFT", "=", "(", "EXTRACT_SUBREG", "(", "RLDICR", "(", "ANDC8", "(", "LI8", "<NUM_LIT>", ")", ",", "$", "Idx", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "sub_32", ")", ";", "dag", "BE_VARIABLE_WORD", "=", "(", "EXTRACT_SUBREG", "(", "SRD", "BE_MV_VWORD", ",", "BE_VWORD_SHIFT", ")", ",", "sub_32", ")", ";", "dag", "BE_VDWORD_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "(", "ANDIo8", "$", "Idx", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VDWORD_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VDWORD_PERM_VEC", ")", ")", ";", "dag", "BE_VARIABLE_DWORD", "=", "(", "MFVSRD", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "COPY_TO_REGCLASS", "BE_VDWORD_PERMUTE", ",", "VSRC", ")", ")", ",", "sub_64", ")", ")", ";", "dag", "BE_VFLOAT_PERM_VEC", "=", "(", "v16i8", "(", "LVSL", "ZERO8", ",", "(", "RLDICR", "$", "Idx", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", ";", "dag", "BE_VFLOAT_PERMUTE", "=", "(", "VPERM", "$", "S", ",", "$", "S", ",", "BE_VFLOAT_PERM_VEC", ")", ";", "dag", "BE_VARIABLE_FLOAT", "=", "(", "XSCVSPDPN", "BE_VFLOAT_PERMUTE", ")", ";", "dag", "BE_VDOUBLE_PERMUTE", "=", "(", "v16i8", "(", "VPERM", "(", "v16i8", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VRRC", ")", ")", ",", "(" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

11,337

[ "false", ";" ]

[ "bool", "AMDGPUPostLegalizerCombinerInfo", "::", "combine", "(", "GISelChangeObserver", "&", "Observer", ",", "MachineInstr", "&", "MI", ",", "MachineIRBuilder", "&", "B", ")", "const", "{", "CombinerHelper", "Helper", "(", "Observer", ",", "B", ",", "KB", ",", "MDT", ")", ";", "if", "(", "Generated", ".", "tryCombineAll", "(", "Observer", ",", "MI", ",", "B", ",", "Helper", ")", ")", "return", "true", ";", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "case", "TargetOpcode", "::", "G_SHL", ":", "case", "TargetOpcode", "::", "G_LSHR", ":", "case", "TargetOpcode", "::", "G_ASHR", ":", "return", "Helper", ".", "tryCombineShiftToUnmerge", "(", "MI", ",", "<NUM_LIT>", ")", ";", "}", "return" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,338

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_vavgh", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_6132ba3d", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

nios2

MD

next_suggestion

MPU

11,339

[ "rtx", "x", "=", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "match_parallel", "<NUM_LIT>", "<STR_LIT>", "[", "(", "return", ")", "(", "set", "(", "reg", ":", "SI", "SP_REGNO", ")", "(", "plus", ":", "SI", "(", "reg", ":", "SI", "SP_REGNO", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "set", "(", "reg", ":", "SI", "RA_REGNO", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>", "{" ]

GCC

pa

CPP

next_suggestion

CPU

11,340

[ "}" ]

[ "if", "(", "size", ">=", "(", "<NUM_LIT>", "<<", "(", "HOST_BITS_PER_INT", "-", "<NUM_LIT>", ")", ")", ")", "size", "=", "<NUM_LIT>", ";", "return", "(", "int", ")", "CEIL", "(", "size", ",", "UNITS_PER_WORD", ")", ";" ]

GCC

sparc

MD

stmt_completion

CPU

11,341

[ "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(" ]

LLVM

ARM

TD

stmt_completion

CPU

11,342

[ "=", "n", ";" ]

[ "dag", "Iops", "=", "Io", ";", "string", "syntax", "=", "sy", ";", "string", "cstr", "=", "c", ";", "string", "id_suffix" ]

LLVM

ARM64

CPP

next_suggestion

CPU

11,343

[ "}" ]

[ "static", "bool", "isVShiftLImm", "(", "SDValue", "Op", ",", "EVT", "VT", ",", "bool", "isLong", ",", "int64_t", "&", "Cnt", ")", "{", "assert", "(", "VT", ".", "isVector", "(", ")", "&&", "<STR_LIT>", "vector shift count is not a vector type", "<STR_LIT>", ")", ";", "unsigned", "ElementBits", "=", "VT", ".", "getVectorElementType", "(", ")", ".", "getSizeInBits", "(", ")", ";", "if", "(", "!", "getVShiftImm", "(", "Op", ",", "ElementBits", ",", "Cnt", ")", ")", "return", "false", ";", "return", "(", "Cnt", ">=", "<NUM_LIT>", "&&", "(", "isLong", "?", "Cnt", "-", "<NUM_LIT>", ":", "Cnt", ")", "<", "ElementBits", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

11,344

[ "}" ]

[ "Top", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "Bot", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "assert", "(", "(", "!", "llvm", "::", "ForceTopDown", "||", "!", "llvm", "::", "ForceBottomUp", ")", "&&", "<STR_LIT>", "-misched-topdown incompatible with -misched-bottomup", "<STR_LIT>", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

11,345

[ ",", "<NUM_LIT>", ">", ",", "Requires", "<", "[", "HasFPRegs", "]", ">", ";" ]

[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "VLDMSIA_UPD", "SP", ",", "pred", ":", "$", "p", ",", "spr_reglist", ":", "$", "r", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

11,346

[ ")", ";" ]

[ "SDValue", "InputVector", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "EltIdx", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "*", "CIdx", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "EltIdx", ")", ";", "EVT", "SrcVT", "=", "InputVector", ".", "getValueType", "(", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "SDLoc", "dl", "(", "InputVector", ")", ";", "bool", "IsPextr", "=", "N", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ";", "unsigned", "NumSrcElts", "=", "SrcVT", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "CIdx", "&&", "CIdx", "->", "getAPIntValue", "(", ")", ".", "uge", "(", "NumSrcElts", ")", ")", "return", "IsPextr", "?", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "VT", ")", ":", "DAG", ".", "getUNDEF", "(", "VT", ")", ";", "if", "(", "CIdx", "&&", "VT", ".", "isInteger", "(", ")", ")", "{", "APInt", "UndefVecElts", ";", "SmallVector", "<", "APInt", ",", "<NUM_LIT>", ">", "EltBits", ";", "unsigned", "VecEltBitWidth", "=", "SrcVT", ".", "getScalarSizeInBits", "(", ")", ";", "if", "(", "getTargetConstantBitsFromNode", "(", "InputVector", ",", "VecEltBitWidth", ",", "UndefVecElts", ",", "EltBits", ",", "true", ",", "false", ")", ")", "{", "uint64_t", "Idx", "=", "CIdx", "->", "getZExtValue", "(", ")", ";", "if", "(", "UndefVecElts", "[", "Idx", "]", ")", "return", "IsPextr", "?", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "VT", ")", ":", "DAG", ".", "getUNDEF", "(", "VT", ")", ";", "return", "DAG", ".", "getConstant", "(", "EltBits", "[", "Idx", "]", ".", "zextOrSelf", "(", "VT", ".", "getScalarSizeInBits", "(", ")", ")", ",", "dl", ",", "VT", ")", ";", "}", "}", "if", "(", "IsPextr", ")", "{", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "if", "(", "TLI", ".", "SimplifyDemandedBits", "(", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ",", "APInt", "::", "getAllOnesValue", "(", "VT", ".", "getSizeInBits", "(", ")", ")", ",", "DCI", ")", ")", "return", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ";", "if", "(", "(", "InputVector", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "InputVector", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", "==", "EltIdx", ")", "{", "assert", "(", "SrcVT", "==", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "&&", "<STR_LIT>", "Vector type mismatch", "<STR_LIT>", ")", ";", "SDValue", "Scl", "=", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Scl", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "SrcVT", ".", "getScalarType", "(", ")", ",", "Scl", ")", ";", "return", "DAG", ".", "getZExtOrTrunc", "(", "Scl", ",", "dl", ",", "VT", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "if", "(", "InputVector", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "InputVector", ".", "hasOneUse", "(", ")", "&&", "VT", "==", "MVT", "::", "i64", "&&", "SrcVT", "==", "MVT", "::", "v1i64", "&&", "isNullConstant", "(", "EltIdx", ")", ")", "{", "SDValue", "MMXSrc", "=", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "MMXSrc", ".", "getValueType", "(", ")", "==", "MVT", "::", "x86mmx", ")", "return", "DAG", ".", "getBitcast", "(", "VT", ",", "InputVector", ")", ";", "}", "if", "(", "InputVector", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "InputVector", ".", "hasOneUse", "(", ")", "&&", "VT", "==", "MVT", "::", "i32", "&&", "SrcVT", "==", "MVT", "::", "v2i32", "&&", "isNullConstant", "(", "EltIdx", ")", ")", "{", "SDValue", "MMXSrc", "=", "InputVector", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "MMXSrc", ".", "getValueType", "(", ")", "==", "MVT", "::", "x86mmx", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "MMXSrc", ")", ";", "}", "if", "(", "SDValue", "SAD", "=", "combineBasicSADPattern", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "SAD", ";", "if", "(", "SDValue", "Cmp", "=", "combinePredicateReduction", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "Cmp", ";", "if", "(", "SDValue", "MinMax", "=", "combineMinMaxReduction", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "MinMax", ";", "if", "(", "SDValue", "V", "=", "combineArithReduction", "(", "N", ",", "DAG", ",", "Subtarget", ")", ")", "return", "V", ";", "if", "(", "SDValue", "V", "=", "scalarizeExtEltFP", "(", "N", ",", "DAG", ")", ")", "return", "V", ";", "if", "(", "CIdx", "&&", "SrcVT", ".", "getScalarType", "(", ")", "==", "MVT", "::", "i1", ")", "{", "SmallVector", "<", "SDNode", "*", ",", "<NUM_LIT>", ">", "BoolExtracts", ";", "unsigned", "ResNo", "=", "InputVector", ".", "getResNo", "(" ]

LLVM

AArch64

TD

stmt_completion

CPU

11,347

[ "$", "Rt", ",", "GPR64sp", ":", "$", "Rn", ",", "simm9s16", ":", "$", "offset", ")", ">", ";" ]

[ "def", "PostIndex", ":", "BaseMemTagStore", "<", "opc1", ",", "<NUM_LIT>", ",", "insn", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "(", "outs", "GPR64sp", ":", "$", "wback", ")", ",", "(", "ins", "GPR64sp", ":" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,348

[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

[ "def", "L4_ploadrit_abs", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "u32_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_7646c131", ",", "TypeLD", ">", ",", "Enc_2301d6", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "Absolute", ";", "let", "accessSize", "=", "WordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isExtended", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

11,349

[ "}" ]

[ "void", "replaceBranchTargets", "(", "BasicBlock", "*", "BB", ",", "const", "SmallPtrSet", "<", "BasicBlock", "*", ",", "<NUM_LIT>", ">", "&", "ToReplace", ",", "BasicBlock", "*", "NewTarget", ")", "{", "auto", "*", "T", "=", "BB", "->", "getTerminator", "(", ")", ";", "if", "(", "isa", "<", "ReturnInst", ">", "(", "T", ")", ")", "return", ";", "if", "(", "auto", "*", "BI", "=", "dyn_cast", "<", "BranchInst", ">", "(", "T", ")", ")", "{", "for", "(", "size_t", "i", "=", "<NUM_LIT>", ";", "i", "<", "BI", "->", "getNumSuccessors", "(", ")", ";", "i", "++", ")", "{", "if", "(", "ToReplace", ".", "count", "(", "BI", "->", "getSuccessor", "(", "i", ")", ")", "!=", "<NUM_LIT>", ")", "BI", "->", "setSuccessor", "(", "i", ",", "NewTarget", ")", ";", "}", "return", ";" ]

LLVM

R600

CPP

next_suggestion

GPU

11,350

[ "SDValue", "RegClass", "=", "CurDAG", "->", "getTargetConstant", "(", "RegClassID", ",", "MVT", "::", "i32", ")", ";" ]

[ "AddLoArgs", ".", "push_back", "(", "SDValue", "(", "Lo1", ",", "<NUM_LIT>", ")", ")", ";", "SDNode", "*", "AddLo", "=", "CurDAG", "->", "getMachineNode", "(", "AMDGPU", "::", "S_ADD_I32", ",", "DL", ",", "VTList", ",", "AddLoArgs", ")", ";", "SDValue", "Carry", "=", "SDValue", "(", "AddLo", ",", "<NUM_LIT>", ")", ";", "SDNode", "*", "AddHi", "=", "CurDAG", "->", "getMachineNode", "(", "AMDGPU", "::", "S_ADDC_U32", ",", "DL", ",", "MVT", "::", "i32", ",", "SDValue", "(", "Hi0", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "Hi1", ",", "<NUM_LIT>", ")", ",", "Carry", ")", ";", "SDValue", "Args", "[", "<NUM_LIT>", "]", "=", "{", "CurDAG", "->", "getTargetConstant", "(", "AMDGPU", "::", "SReg_64RegClassID", ",", "MVT", "::", "i32", ")", ",", "SDValue", "(", "AddLo", ",", "<NUM_LIT>", ")", ",", "Sub0", ",", "SDValue", "(", "AddHi", ",", "<NUM_LIT>", ")", ",", "Sub1", ",", "}", ";", "return", "CurDAG", "->", "SelectNodeTo", "(", "N", ",", "AMDGPU", "::", "REG_SEQUENCE", ",", "MVT", "::", "i64", ",", "Args", ",", "<NUM_LIT>", ")", ";", "}", "case", "ISD", "::", "BUILD_VECTOR", ":", "{", "unsigned", "RegClassID", ";", "const", "AMDGPUSubtarget", "&", "ST", "=", "TM", ".", "getSubtarget", "<", "AMDGPUSubtarget", ">", "(", ")", ";", "const", "AMDGPURegisterInfo", "*", "TRI", "=", "static_cast", "<", "const", "AMDGPURegisterInfo", "*", ">", "(", "TM", ".", "getRegisterInfo", "(", ")", ")", ";", "const", "SIRegisterInfo", "*", "SIRI", "=", "static_cast", "<", "const", "SIRegisterInfo", "*", ">", "(", "TM", ".", "getRegisterInfo", "(", ")", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "unsigned", "NumVectorElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "assert", "(", "VT", ".", "getVectorElementType", "(", ")", ".", "bitsEq", "(", "MVT", "::", "i32", ")", ")", ";", "if", "(", "ST", ".", "getGeneration", "(", ")", ">=", "AMDGPUSubtarget", "::", "SOUTHERN_ISLANDS", ")", "{", "bool", "UseVReg", "=", "true", ";", "for", "(", "SDNode", "::", "use_iterator", "U", "=", "N", "->", "use_begin", "(", ")", ",", "E", "=", "SDNode", "::", "use_end", "(", ")", ";", "U", "!=", "E", ";", "++", "U", ")", "{", "if", "(", "!", "U", "->", "isMachineOpcode", "(", ")", ")", "{", "continue", ";", "}", "const", "TargetRegisterClass", "*", "RC", "=", "getOperandRegClass", "(", "*", "U", ",", "U", ".", "getOperandNo", "(", ")", ")", ";", "if", "(", "!", "RC", ")", "{", "continue", ";", "}", "if", "(", "SIRI", "->", "isSGPRClass", "(", "RC", ")", ")", "{", "UseVReg", "=", "false", ";", "}", "}", "switch", "(", "NumVectorElts", ")", "{", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_32RegClassID", ":", "AMDGPU", "::", "SReg_32RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_64RegClassID", ":", "AMDGPU", "::", "SReg_64RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_128RegClassID", ":", "AMDGPU", "::", "SReg_128RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_256RegClassID", ":", "AMDGPU", "::", "SReg_256RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "UseVReg", "?", "AMDGPU", "::", "VReg_512RegClassID", ":", "AMDGPU", "::", "SReg_512RegClassID", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Do not know how to lower this BUILD_VECTOR", "<STR_LIT>", ")", ";", "}", "}", "else", "{", "switch", "(", "NumVectorElts", ")", "{", "case", "<NUM_LIT>", ":", "RegClassID", "=", "AMDGPU", "::", "R600_Reg64RegClassID", ";", "break", ";", "case", "<NUM_LIT>", ":", "RegClassID", "=", "AMDGPU", "::", "R600_Reg128RegClassID", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Do not know how to lower this BUILD_VECTOR", "<STR_LIT>", ")", ";", "}", "}" ]

LLVM

X86

CPP

next_suggestion

CPU

11,351

[ "return", "DAG", ".", "UpdateNodeOperands", "(", "atomic", ",", "fence", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

[ "default", ":", "return", "SDValue", "(", ")", ";", "}", "SDValue", "fence", "=", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "fence", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "MEMBARRIER", ")", "return", "SDValue", "(", ")", ";", "switch", "(", "atomic", ".", "getOpcode", "(", ")", ")", "{", "case", "ISD", "::", "ATOMIC_CMP_SWAP", ":", "return", "DAG", ".", "UpdateNodeOperands", "(", "atomic", ",", "fence", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "atomic", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "case", "ISD", "::", "ATOMIC_SWAP", ":", "case", "ISD", "::", "ATOMIC_LOAD_ADD", ":", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "case", "ISD", "::", "ATOMIC_LOAD_AND", ":", "case", "ISD", "::", "ATOMIC_LOAD_OR", ":", "case", "ISD", "::", "ATOMIC_LOAD_XOR", ":", "case", "ISD", "::", "ATOMIC_LOAD_NAND", ":", "case", "ISD", "::", "ATOMIC_LOAD_MIN", ":", "case", "ISD", "::", "ATOMIC_LOAD_MAX", ":", "case", "ISD", "::", "ATOMIC_LOAD_UMIN", ":", "case", "ISD", "::", "ATOMIC_LOAD_UMAX", ":" ]

LLVM

X86

CPP

stmt_completion

CPU

11,352

[ "getMaxByValAlign", "(", "Ty", ",", "Align", ")", ";" ]

[ "}", "unsigned", "Align", "=", "<NUM_LIT>", ";", "if", "(", "Subtarget", "->", "hasSSE1", "(", ")", ")" ]

LLVM

ARM

CPP

code_generation

CPU

11,353

[ "bool", "ARMFixCortexA57AES1742098", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "F", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "***** ARMFixCortexA57AES1742098 *****\\n", "<STR_LIT>", ")", ";", "auto", "&", "STI", "=", "F", ".", "getSubtarget", "<", "ARMSubtarget", ">", "(", ")", ";", "if", "(", "!", "STI", ".", "hasAES", "(", ")", "||", "!", "STI", ".", "fixCortexA57AES1742098", "(", ")", ")", "return", "false", ";", "const", "ARMBaseRegisterInfo", "*", "TRI", "=", "STI", ".", "getRegisterInfo", "(", ")", ";", "const", "ARMBaseInstrInfo", "*", "TII", "=", "STI", ".", "getInstrInfo", "(", ")", ";", "auto", "&", "RDA", "=", "getAnalysis", "<", "ReachingDefAnalysis", ">", "(", ")", ";", "SmallVector", "<", "AESFixupLocation", ">", "FixupLocsForFn", "{", "}", ";", "analyzeMF", "(", "F", ",", "RDA", ",", "TRI", ",", "FixupLocsForFn", ")", ";", "bool", "Changed", "=", "false", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Inserting ", "<STR_LIT>", "<<", "FixupLocsForFn", ".", "size", "(", ")", "<<", "<STR_LIT>", " fixup(s)\\n", "<STR_LIT>", ")", ";", "for", "(", "AESFixupLocation", "&", "FixupLoc", ":", "FixupLocsForFn", ")", "{", "insertAESFixup", "(", "FixupLoc", ",", "TII", ",", "TRI", ")", ";", "Changed", "|=", "true", ";", "}", "return", "Changed", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

LLVM

SIC

CPP

next_suggestion

CPU

11,354

[ "}" ]

[ "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LDi", ")", ",", "T", ")", ".", "addImm", "(", "-", "Amount", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LDi4", ")", ",", "T", ")", ".", "addImm", "(", "-", "Amount", ")", ";", "}", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "SUBR", ")", ",", "SP", ")", ".", "addReg", "(", "SP", ")", ".", "addReg", "(", "T", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "LDiL", ")", ",", "T", ")", ".", "addImm", "(", "Amount", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ADDR", ")", ",", "SP", ")", ".", "addReg", "(", "SP", ")", ".", "addReg", "(", "T", ")", ";", "}" ]

LLVM

M88k

CPP

next_suggestion

MPU

11,355

[ "MI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "add", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addReg", "(", "Temp", ",", "RegState", "::", "Kill", ")", ".", "addGlobalAddress", "(", "GV", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]

[ "assert", "(", "I", ".", "getOpcode", "(", ")", "==", "TargetOpcode", "::", "G_GLOBAL_VALUE", "&&", "<STR_LIT>", "Unexpected G code", "<STR_LIT>", ")", ";", "const", "GlobalValue", "*", "GV", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ";", "Register", "Temp", "=", "MRI", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MachineInstr", "*", "MI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "Temp", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addGlobalAddress", "(", "GV", ",", "<NUM_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "if", "(", "!", "constrainSelectedInstRegOperands", "(", "*", "MI", ",", "TII", ",", "TRI", ",", "RBI", ")", ")", "return", "false", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

11,356

[ "NodeTys", ",", "Chain", ",", "Flag", ")", ";" ]

[ "SDValue", "Chain", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Size", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Words", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRL", ",", "DL", ",", "MVT", "::", "i32", ",", "Size", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "Flag", ";", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "DL", ",", "ARM", "::", "R4", ",", "Words", ",", "Flag", ")", ";", "Flag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", "," ]

LLVM

AArch64

TD

next_suggestion

CPU

11,357

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "imm", ";", "bits", "<", "<NUM_LIT>", ">", "mask", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]

LLVM

SIC

CPP

next_suggestion

CPU

11,358

[ "if", "(", "MF", ".", "getFrameInfo", "(", ")", "->", "hasCalls", "(", ")", ")", "setAliasRegs", "(", "MF", ",", "SavedRegs", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]

[ "void", "SICFrameLowering", "::", "determineCalleeSaves", "(", "MachineFunction", "&", "MF", ",", "BitVector", "&", "SavedRegs", ",", "RegScavenger", "*", "RS", ")", "const", "{", "TargetFrameLowering", "::", "determineCalleeSaves", "(", "MF", ",", "SavedRegs", ",", "RS", ")", ";", "SICFunctionInfo", "*", "SICFI", "=", "MF", ".", "getInfo", "<", "SICFunctionInfo", ">", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

11,359

[ ")", "{" ]

[ "AMDGPUSubtarget", "&", "AMDGPUSubtarget", "::", "initializeSubtargetDependencies", "(", "const", "Triple", "&", "TT", ",", "StringRef", "GPU", ",", "StringRef", "FS", ")", "{", "SmallString", "<", "<NUM_LIT>", ">", "FullFS", "(", "<STR_LIT>", "+promote-alloca,+fp64-denormals,", "<STR_LIT>", ")", ";", "if", "(", "isAmdHsaOS", "(", ")", ")", "FullFS", "+=", "<STR_LIT>", "+flat-for-global,", "<STR_LIT>", ";", "FullFS", "+=", "FS", ";", "if", "(", "GPU", "==", "<STR_LIT>", "<STR_LIT>", "&&", "TT", ".", "getArch", "(", ")", "==", "Triple", "::", "amdgcn", ")", "GPU", "=", "<STR_LIT>", "SI", "<STR_LIT>", ";", "ParseSubtargetFeatures", "(", "GPU", ",", "FullFS", ")", ";", "if", "(", "getGeneration", "(", ")", "<=", "AMDGPUSubtarget", "::", "NORTHERN_ISLANDS" ]

LLVM

R600

CPP

stmt_completion

GPU

11,360

[ "{" ]

[ "continue", ";", "}", "reg", "=", "MO", ".", "getReg", "(", ")", ";", "if", "(", "reg", "==", "AMDGPU", "::", "VCC", ")", "{", "VCCUsed", "=", "true", ";", "continue", ";", "}", "switch", "(", "reg", ")", "{", "default", ":", "break", ";", "case", "AMDGPU", "::", "EXEC", ":", "case", "AMDGPU", "::", "M0", ":", "continue", ";", "}", "if", "(", "AMDGPU", "::", "SReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "{", "assert", "(", "!", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "}", "hwReg", "=", "RI", "->", "getEncodingValue", "(", "reg", ")", "&", "<NUM_LIT>", ";", "maxUsed", "=", "hwReg", "+", "width", "-", "<NUM_LIT>", ";", "if", "(", "isSGPR", ")" ]

LLVM

X86

CPP

next_suggestion

CPU

11,361

[ "return", "true", ";" ]

[ "static", "bool", "matchBitOpReduction", "(", "SDValue", "Op", ",", "ISD", "::", "NodeType", "BinOp", ",", "SmallVectorImpl", "<", "SDValue", ">", "&", "SrcOps", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Opnds", ";", "DenseMap", "<", "SDValue", ",", "APInt", ">", "SrcOpMap", ";", "EVT", "VT", "=", "MVT", "::", "Other", ";", "assert", "(", "Op", ".", "getOpcode", "(", ")", "==", "unsigned", "(", "BinOp", ")", "&&", "<STR_LIT>", "Unexpected bit reduction opcode", "<STR_LIT>", ")", ";", "Opnds", ".", "push_back", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Opnds", ".", "push_back", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "for", "(", "unsigned", "Slot", "=", "<NUM_LIT>", ",", "e", "=", "Opnds", ".", "size", "(", ")", ";", "Slot", "<", "e", ";", "++", "Slot", ")", "{", "SmallVectorImpl", "<", "SDValue", ">", "::", "const_iterator", "I", "=", "Opnds", ".", "begin", "(", ")", "+", "Slot", ";", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "unsigned", "(", "BinOp", ")", ")", "{", "Opnds", ".", "push_back", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Opnds", ".", "push_back", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "e", "+=", "<NUM_LIT>", ";", "continue", ";", "}", "if", "(", "I", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "return", "false", ";", "SDValue", "Idx", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isa", "<", "ConstantSDNode", ">", "(", "Idx", ")", ")", "return", "false", ";", "SDValue", "Src", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "DenseMap", "<", "SDValue", ",", "APInt", ">", "::", "iterator", "M", "=", "SrcOpMap", ".", "find", "(", "Src", ")", ";", "if", "(", "M", "==", "SrcOpMap", ".", "end", "(", ")", ")", "{", "VT", "=", "Src", ".", "getValueType", "(", ")", ";", "if", "(", "SrcOpMap", ".", "begin", "(", ")", "!=", "SrcOpMap", ".", "end", "(", ")", "&&", "VT", "!=", "SrcOpMap", ".", "begin", "(", ")", "->", "first", ".", "getValueType", "(", ")", ")", "return", "false", ";", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "APInt", "EltCount", "=", "APInt", "::", "getNullValue", "(", "NumElts", ")", ";", "M", "=", "SrcOpMap", ".", "insert", "(", "std", "::", "make_pair", "(", "Src", ",", "EltCount", ")", ")", ".", "first", ";", "SrcOps", ".", "push_back", "(", "Src", ")", ";", "}", "unsigned", "CIdx", "=", "cast", "<", "ConstantSDNode", ">", "(", "Idx", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "M", "->", "second", "[", "CIdx", "]", ")", "return", "false", ";", "M", "->", "second", ".", "setBit", "(", "CIdx", ")", ";", "}", "for", "(", "DenseMap", "<", "SDValue", ",", "APInt", ">", "::", "const_iterator", "I", "=", "SrcOpMap", ".", "begin", "(", ")", ",", "E", "=", "SrcOpMap", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "!", "I", "->", "second", ".", "isAllOnesValue", "(", ")", ")", "return", "false", ";", "}" ]

LLVM

M88k

CPP

code_generation

MPU

11,362

[ "void", "M88kInstrInfo", "::", "copyPhysReg", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MBBI", ",", "const", "DebugLoc", "&", "DL", ",", "MCRegister", "DestReg", ",", "MCRegister", "SrcReg", ",", "bool", "KillSrc", ")", "const", "{", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ",", "SrcReg", ")", ")", "{", "copyPhysReg", "(", "MBB", ",", "MBBI", ",", "DL", ",", "RI", ".", "getSubReg", "(", "DestReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "RI", ".", "getSubReg", "(", "SrcReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "KillSrc", ")", ";", "MachineInstrBuilder", "(", "*", "MBB", ".", "getParent", "(", ")", ",", "std", "::", "prev", "(", "MBBI", ")", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Implicit", ")", ";", "copyPhysReg", "(", "MBB", ",", "MBBI", ",", "DL", ",", "RI", ".", "getSubReg", "(", "DestReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "RI", ".", "getSubReg", "(", "SrcReg", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "KillSrc", ")", ";", "MachineInstrBuilder", "(", "*", "MBB", ".", "getParent", "(", ")", ",", "std", "::", "prev", "(", "MBBI", ")", ")", ".", "addReg", "(", "SrcReg", ",", "(", "getKillRegState", "(", "KillSrc", ")", "|", "RegState", "::", "Implicit", ")", ")", ";", "return", ";", "}", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ",", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "DestReg", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "KillSrc", ")", ")", ";", "return", ";", "}", "unsigned", "Opc", ";", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ",", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "DestReg", ")", "&&", "<STR_LIT>", "::", "<STR_LIT>", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "llvm_unreachable", "(", "<STR_LIT>", "m88: Impossible reg-to-reg copy", "<STR_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "get", "(", "Opc", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "KillSrc", ")", ")", ";", "}" ]

[ "}", "Branch", "Analysis", "&", "Modification" ]

LLVM

Mips

CPP

stmt_completion

CPU

11,363

[ "::", "reloc_mips_26", ";" ]

[ "unsigned", "MipsELFWriterInfo", "::", "getAbsoluteLabelMachineRelTy", "(", ")", "const", "{", "return", "Mips" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,364

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF", "]", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

11,365

[ "=", "<NUM_LIT>", ";" ]

[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned" ]

GCC

i386

MD

stmt_completion

CPU

11,366

[ ")", ")", ")", ")" ]

[ "(", "and", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

11,367

[ "}" ]

[ "def", "arith_extend", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "ExtendOperand", ";" ]

GCC

nds32

MD

stmt_completion

CPU

11,368

[ ")" ]

[ "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "if", "(", "TARGET_BIG_ENDIAN", ")", "emit_insn", "(", "gen_kma_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "operands", "[", "<NUM_LIT>", "]", ")" ]

LLVM

R600

CPP

next_suggestion

GPU

11,369

[ "}" ]

[ "const", "AMDGPUInstrInfo", "*", "getInstrInfo", "(", ")", "const", "override", "{", "return", "getSubtargetImpl", "(", ")", "->", "getInstrInfo", "(", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

11,370

[ "}", ";" ]

[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,371

[ "}" ]

[ "def", "M2_dpmpyss_rnd_s0", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_bafaade3", ",", "TypeM", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

MD

next_suggestion

CPU

11,372

[ "(", "set", "(", "mem", ":", "V4SI", "(", "plus", ":", "P", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "clobber", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")" ]

GCC

arm

CPP

code_generation

CPU

11,373

[ "static", "rtx", "emit_multi_reg_push", "(", "unsigned", "long", "mask", ",", "unsigned", "long", "dwarf_regs_mask", ")", "{", "int", "num_regs", "=", "<NUM_LIT>", ";", "int", "num_dwarf_regs", "=", "<NUM_LIT>", ";", "int", "i", ",", "j", ";", "rtx", "par", ";", "rtx", "dwarf", ";", "int", "dwarf_par_index", ";", "rtx", "tmp", ",", "reg", ";", "dwarf_regs_mask", "&=", "~", "(", "<NUM_LIT>", "<<", "PC_REGNUM", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<=", "LAST_ARM_REGNUM", ";", "i", "++", ")", "{", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "num_regs", "++", ";", "if", "(", "dwarf_regs_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "num_dwarf_regs", "++", ";", "}", "gcc_assert", "(", "num_regs", "&&", "num_regs", "<=", "<NUM_LIT>", ")", ";", "gcc_assert", "(", "(", "dwarf_regs_mask", "&", "~", "mask", ")", "==", "<NUM_LIT>", ")", ";", "par", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "rtvec_alloc", "(", "num_regs", ")", ")", ";", "dwarf", "=", "gen_rtx_SEQUENCE", "(", "VOIDmode", ",", "rtvec_alloc", "(", "num_dwarf_regs", "+", "<NUM_LIT>", ")", ")", ";", "dwarf_par_index", "=", "<NUM_LIT>", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<=", "LAST_ARM_REGNUM", ";", "i", "++", ")", "{", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "rtx", "dwarf_reg", "=", "reg", "=", "gen_rtx_REG", "(", "SImode", ",", "i", ")", ";", "if", "(", "arm_current_function_pac_enabled_p", "(", ")", "&&", "i", "==", "IP_REGNUM", ")", "dwarf_reg", "=", "gen_rtx_REG", "(", "SImode", ",", "RA_AUTH_CODE", ")", ";", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SET", "(", "gen_frame_mem", "(", "BLKmode", ",", "gen_rtx_PRE_MODIFY", "(", "Pmode", ",", "stack_pointer_rtx", ",", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "-", "<NUM_LIT>", "*", "num_regs", ")", ")", ")", ",", "gen_rtx_UNSPEC", "(", "BLKmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "reg", ")", ",", "UNSPEC_PUSH_MULT", ")", ")", ";", "if", "(", "dwarf_regs_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "tmp", "=", "gen_rtx_SET", "(", "gen_frame_mem", "(", "SImode", ",", "stack_pointer_rtx", ")", ",", "dwarf_reg", ")", ";", "RTX_FRAME_RELATED_P", "(", "tmp", ")", "=", "<NUM_LIT>", ";", "XVECEXP", "(", "dwarf", ",", "<NUM_LIT>", ",", "dwarf_par_index", "++", ")", "=", "tmp", ";", "}", "break", ";", "}", "}", "for", "(", "j", "=", "<NUM_LIT>", ",", "i", "++", ";", "j", "<", "num_regs", ";", "i", "++", ")", "{", "if", "(", "mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "rtx", "dwarf_reg", "=", "reg", "=", "gen_rtx_REG", "(", "SImode", ",", "i", ")", ";", "if", "(", "arm_current_function_pac_enabled_p", "(", ")", "&&", "i", "==", "IP_REGNUM", ")", "dwarf_reg", "=", "gen_rtx_REG", "(", "SImode", ",", "RA_AUTH_CODE", ")", ";", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "j", ")", "=", "gen_rtx_USE", "(", "VOIDmode", ",", "reg", ")", ";", "if", "(", "dwarf_regs_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{", "tmp", "=", "gen_rtx_SET", "(", "gen_frame_mem", "(", "SImode", ",", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "<NUM_LIT>", "*", "j", ")", ")", ",", "dwarf_reg", ")", ";", "RTX_FRAME_RELATED_P", "(", "tmp", ")", "=", "<NUM_LIT>", ";", "XVECEXP", "(", "dwarf", ",", "<NUM_LIT>", ",", "dwarf_par_index", "++", ")", "=", "tmp", ";", "}", "j", "++", ";", "}", "}", "par", "=", "emit_insn", "(", "par", ")", ";", "tmp", "=", "gen_rtx_SET", "(", "stack_pointer_rtx", ",", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "-", "<NUM_LIT>", "*", "num_regs", ")", ")", ";", "RTX_FRAME_RELATED_P", "(", "tmp", ")", "=", "<NUM_LIT>", ";", "XVECEXP", "(", "dwarf", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "tmp", ";", "add_reg_note", "(", "par", ",", "REG_FRAME_RELATED_EXPR", ",", "dwarf", ")", ";", "return", "par", ";", "}" ]

[ "Generate", "and", "emit", "an", "insn", "that", "we", "will", "recognize", "as", "a", "push_multi", ".", "Unfortunately", ",", "since", "this", "insn", "does", "not", "reflect", "very", "well", "the", "actual", "semantics", "of", "the", "operation", ",", "we", "need", "to", "annotate", "the", "insn", "for", "the", "benefit", "of", "DWARF2", "frame", "unwind", "information", "." ]

GCC

h8300

MD

next_suggestion

MPU

11,374

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

[ "(", "plus", ":", "SI", "(", "and", ":", "SI", "(", "ashift", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

11,375

[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_pxorfnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_05c070ec", ",", "TypeALU32_3op", ">", ",", "Enc_ea4c54", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

CPP

program_repair

CPU

11,376

[ "<FIXS>", "&&", "(", "SYMBOL_REF_P", "(", "x", ")", "||", "GET_CODE", "(", "x", ")", "==", "CONST", ")", "<FIXE>" ]

[ "{", "return", "(", "DEFAULT_ABI", "==", "ABI_V4", "&&", "!", "flag_pic", "&&", "!", "TARGET_TOC", "<BUGS>", "&&", "(", "GET_CODE", "(", "x", ")", "==", "SYMBOL_REF", "||", "GET_CODE", "(", "x", ")", "==", "CONST", ")", "<BUGE>", "&&", "small_data_operand", "(", "x", ",", "mode", ")", ")", ";", "}" ]

LLVM

AArch64

TD

next_suggestion

CPU

11,377

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

11,378

[ "<STR_LIT>", ")", ";" ]

[ "for", "(", "const", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "if", "(", "MI", ".", "isDebugValue", "(", ")", ")", "continue", ";", "CodeSize", "+=", "MI", ".", "getDesc", "(", ")", ".", "Size", ";", "unsigned", "numOperands", "=", "MI", ".", "getNumOperands", "(", ")", ";", "for", "(", "unsigned", "op_idx", "=", "<NUM_LIT>", ";", "op_idx", "<", "numOperands", ";", "op_idx", "++", ")", "{", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "op_idx", ")", ";", "unsigned", "width", "=", "<NUM_LIT>", ";", "bool", "isSGPR", "=", "false", ";", "if", "(", "!", "MO", ".", "isReg", "(", ")", ")", "continue", ";", "unsigned", "reg", "=", "MO", ".", "getReg", "(", ")", ";", "switch", "(", "reg", ")", "{", "case", "AMDGPU", "::", "EXEC", ":", "case", "AMDGPU", "::", "SCC", ":", "case", "AMDGPU", "::", "M0", ":", "continue", ";", "case", "AMDGPU", "::", "VCC", ":", "case", "AMDGPU", "::", "VCC_LO", ":", "case", "AMDGPU", "::", "VCC_HI", ":", "VCCUsed", "=", "true", ";", "continue", ";", "case", "AMDGPU", "::", "FLAT_SCR", ":", "case", "AMDGPU", "::", "FLAT_SCR_LO", ":", "case", "AMDGPU", "::", "FLAT_SCR_HI", ":", "FlatUsed", "=", "true", ";", "continue", ";", "default", ":", "break", ";", "}", "if", "(", "AMDGPU", "::", "SReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VGPR_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_96RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "{", "llvm_unreachable", "(", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "}", "unsigned", "hwReg", "=", "RI", "->", "getEncodingValue", "(", "reg", ")", "&", "<NUM_LIT>", ";", "unsigned", "maxUsed", "=", "hwReg", "+", "width", "-", "<NUM_LIT>", ";", "if", "(", "isSGPR", ")", "{", "MaxSGPR", "=", "maxUsed", ">", "MaxSGPR", "?", "maxUsed", ":", "MaxSGPR", ";", "}", "else", "{", "MaxVGPR", "=", "maxUsed", ">", "MaxVGPR", "?", "maxUsed", ":", "MaxVGPR", ";", "}", "}", "}", "}", "if", "(", "VCCUsed", "||", "FlatUsed", ")", "MaxSGPR", "+=", "<NUM_LIT>", ";", "if", "(", "FlatUsed", ")", "{", "MaxSGPR", "+=", "<NUM_LIT>", ";", "if", "(", "STM", ".", "getGeneration", "(", ")", ">=", "AMDGPUSubtarget", "::", "VOLCANIC_ISLANDS", ")", "MaxSGPR", "+=", "<NUM_LIT>", ";", "}", "ProgInfo", ".", "NumVGPR", "=", "MaxVGPR", "+", "<NUM_LIT>", ";", "ProgInfo", ".", "NumSGPR", "=", "MaxSGPR", "+", "<NUM_LIT>", ";", "if", "(", "STM", ".", "hasSGPRInitBug", "(", ")", ")", "{", "if", "(", "ProgInfo", ".", "NumSGPR", ">", "AMDGPUSubtarget", "::", "FIXED_SGPR_COUNT_FOR_INIT_BUG", ")", "{", "LLVMContext", "&", "Ctx", "=", "MF", ".", "getFunction", "(", ")", "->", "getContext", "(", ")", ";", "Ctx", ".", "emitError", "(", "<STR_LIT>", "too many SGPRs used with the SGPR init bug" ]

LLVM

SystemZ

TD

stmt_completion

CPU

11,379

[ "<NUM_LIT>", "}", "=", "I2", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "I1", ";", "bits", "<", "<NUM_LIT>", ">", "I2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "I1", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]

GCC

rs6000

CPP

code_generation

CPU

11,380

[ "DEBUG_FUNCTION", "char", "*", "rs6000_debug_addr_mask", "(", "addr_mask_type", "mask", ",", "bool", "keep_spaces", ")", "{", "static", "char", "ret", "[", "<NUM_LIT>", "]", ";", "char", "*", "p", "=", "ret", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_VALID", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "v", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_MULTIPLE", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "m", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_INDEXED", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "i", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_OFFSET", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "o", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_PRE_INCDEC", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "+", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_PRE_MODIFY", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "+", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "if", "(", "(", "mask", "&", "RELOAD_REG_AND_M16", ")", "!=", "<NUM_LIT>", ")", "*", "p", "++", "=", "'", "&", "'", ";", "else", "if", "(", "keep_spaces", ")", "*", "p", "++", "=", "'", "'", ";", "*", "p", "=", "'", "\\0", "'", ";", "return", "ret", ";", "}" ]

[ "Inner", "function", "printing", "just", "the", "address", "mask", "for", "a", "particular", "reload", "register", "class", "." ]

LLVM

AVR

CPP

stmt_completion

MPU

11,381

[ "(", ")", ";" ]

[ "if", "(", "CallConv", "==", "CallingConv", "::", "AVR_INTR", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "if", "(", "HasFP", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "if", "(", "CallConv", "==", "CallingConv", "::", "AVR_INTR", "||", "CallConv", "==", "CallingConv", "::", "AVR_SIGNAL", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Define", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Kill", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "}", "if", "(", "!", "HasFP", ")", "{", "return", ";", "}", "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "const", "AVRMachineFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "AVRMachineFunctionInfo", ">", "(", ")", ";", "unsigned", "FrameSize", "=", "MFI", ".", "getStackSize", "(", ")", "-", "AFI", "->", "getCalleeSavedFrameSize", "(", ")", ";", "while", "(", "(", "MBBI", "!=", "MBB", ".", "end", "(", ")", ")", "&&", "MBBI", "->", "getFlag", "(", "MachineInstr", "::", "FrameSetup", ")", "&&", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "MBBI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "{", "++", "MBBI", ";", "}", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "std", "::", "next", "(", "MF", ".", "begin", "(", ")", ")", ",", "E", "=", "MF", ".", "end" ]

LLVM

Mips

CPP

stmt_completion

CPU

11,382

[ "MIPS Os16 Optimization", "<STR_LIT>", ";" ]

[ "return", "<STR_LIT>" ]

GCC

avr

CPP

stmt_completion

MPU

11,383

[ "-", "<NUM_LIT>", ";" ]

[ "pattern", "=", "SET_SRC", "(", "pattern", ")", ";", "if", "(", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", "&&", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", ")", "{", "rtx", "x", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "pat", ")", ";", "rtx", "t", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "PUT_CODE", "(", "t", ",", "swap_condition", "(", "GET_CODE", "(", "t", ")", ")", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "x", ";", "INSN_CODE", "(", "next", ")", "=", "-", "<NUM_LIT>", ";", "}", "else", "if", "(", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", "&&", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "==", "const0_rtx", ")", "{", "rtx", "src", "=", "SET_SRC", "(", "pat", ")", ";", "rtx", "t", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "PUT_CODE", "(", "t", ",", "swap_condition", "(", "GET_CODE", "(", "t", ")", ")", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "const0_rtx", ";", "INSN_CODE", "(", "next", ")", "=", "-", "<NUM_LIT>", ";", "INSN_CODE", "(", "insn", ")", "=", "-", "<NUM_LIT>", ";", "}", "else", "if", "(", "true_regnum", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ">=", "<NUM_LIT>", "&&", "CONST_INT_P", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ")", "{", "rtx", "x", "=", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "pat", ")", ";", "rtx", "t", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "machine_mode", "mode", "=", "GET_MODE", "(", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "avr_simplify_comparison_p", "(", "mode", ",", "GET_CODE", "(", "t", ")", ",", "x", ")", ")", "{", "XEXP", "(", "pattern", ",", "<NUM_LIT>", ")", "=", "gen_int_mode", "(", "INTVAL", "(", "x", ")", "+", "<NUM_LIT>", ",", "mode", ")", ";", "PUT_CODE", "(", "t", ",", "avr_normalize_condition", "(", "GET_CODE", "(", "t", ")", ")", ")", ";", "INSN_CODE", "(", "next", ")", "=", "-", "<NUM_LIT>", ";", "INSN_CODE", "(", "insn", ")", "=" ]

LLVM

MSP430

TD

stmt_completion

MPU

11,384

[ ",", "<STR_LIT>", ",", "[", "(", "set", "GR8", ":", "$", "dst", ",", "imm", ":", "$", "src", ")", "]", ">", ";" ]

[ "def", "MOV8ri", ":", "I8ri", "<", "<NUM_LIT>", ",", "(", "outs", "GR8", ":", "$", "dst", ")", ",", "(", "ins", "i8imm", ":", "$", "src", ")" ]

GCC

i386

MD

program_repair

CPU

11,385

[ "<FIXS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<BUGS>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

LLVM

SPIRV

CPP

code_generation

Virtual ISA

11,386

[ "MVT", "getVectorIdxTy", "(", "const", "DataLayout", "&", "DL", ")", "const", "override", "{", "return", "MVT", "::", "getIntegerVT", "(", "<NUM_LIT>", ")", ";", "}" ]

[ "Returns", "the", "type", "to", "be", "used", "for", "the", "index", "operand", "of", ":", "ISD", ":", ":INSERT_VECTOR_ELT", ",", "ISD", ":", ":EXTRACT_VECTOR_ELT", ",", "ISD", ":", ":INSERT_SUBVECTOR", ",", "and", "ISD", ":", ":EXTRACT_SUBVECTOR", "." ]

LLVM

X86

TD

stmt_completion

CPU

11,387

[ ";" ]

[ "def", "IsNotPIC", ":", "Predicate", "<", "<STR_LIT>", ">" ]

GCC

rs6000

MD

next_suggestion

CPU

11,388

[ "(", "match_operand", ":", "VSX_F", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "VSX_F", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq", ":", "VSX_F", "(", "match_operand", ":", "VSX_F", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Mips

CPP

stmt_completion

CPU

11,389

[ "PseudoSourceValue", ">", "(", "*", "I", ")", ")", "{" ]

[ "bool", "MemDefsUses", "::", "getUnderlyingObjects", "(", "const", "MachineInstr", "&", "MI", ",", "SmallVectorImpl", "<", "const", "Value", "*", ">", "&", "Objects", ")", "const", "{", "if", "(", "!", "MI", ".", "hasOneMemOperand", "(", ")", "||", "!", "(", "*", "MI", ".", "memoperands_begin", "(", ")", ")", "->", "getValue", "(", ")", ")", "return", "false", ";", "const", "Value", "*", "V", "=", "(", "*", "MI", ".", "memoperands_begin", "(", ")", ")", "->", "getValue", "(", ")", ";", "SmallVector", "<", "Value", "*", ",", "<NUM_LIT>", ">", "Objs", ";", "GetUnderlyingObjects", "(", "const_cast", "<", "Value", "*", ">", "(", "V", ")", ",", "Objs", ")", ";", "for", "(", "SmallVector", "<", "Value", "*", ",", "<NUM_LIT>", ">", "::", "iterator", "I", "=", "Objs", ".", "begin", "(", ")", ",", "E", "=", "Objs", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "const", "PseudoSourceValue", "*", "PSV", "=", "dyn_cast", "<" ]

LLVM

CSKY

CPP

code_generation

CPU

11,390

[ "unsigned", "CSKYInstrInfo", "::", "isLoadFromStackSlot", "(", "const", "MachineInstr", "&", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "break", ";", "}", "if", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isFI", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "FrameIndex", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "return", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "return", "<NUM_LIT>", ";", "}" ]

[ "isLoadFromStackSlot", "-", "If", "the", "specified", "machine", "instruction", "is", "a", "direct", "load", "from", "a", "stack", "slot", ",", "return", "the", "virtual", "or", "physical", "register", "number", "of", "the", "destination", "along", "with", "the", "FrameIndex", "of", "the", "loaded", "stack", "slot", "." ]

GCC

arm

CPP

stmt_completion

CPU

11,391

[ ")", ";" ]

[ "return", "(", "uint8x16_t", ")", "(", "_", "_", "a", "<=", "_", "_", "b" ]

GCC

i386

CPP

next_suggestion

CPU

11,392

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m256i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_mask_adds_epi16", "(", "_", "_", "m256i", "_", "_", "W", ",", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m256i", "_", "_", "A", ",", "_", "_", "m256i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_paddsw256_mask", "(", "(", "_", "_", "v16hi", ")", "_", "_", "A", ",", "(", "_", "_", "v16hi", ")", "_", "_", "B", ",", "(", "_", "_", "v16hi", ")", "_", "_", "W", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ")", ";" ]

GCC

bpf

MD

stmt_completion

Virtual ISA

11,393

[ "DF", "]", ")" ]

[ "(", "define_mode_iterator", "MM", "[", "QI", "HI", "SI", "DI", "SF" ]

LLVM

ARM

CPP

next_suggestion

CPU

11,394

[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "f64", ",", "Lo", ",", "Hi", ")", ";" ]

[ "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "f64", ")", "{", "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_ELEMENT", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_ELEMENT", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ")", ";" ]

GCC

arm

CPP

next_suggestion

CPU

11,395

[ "else", "if", "(", "regno", "<=", "LAST_LO_VFP_REGNUM", ")", "return", "VFP_LO_REGS", ";" ]

[ "}", "if", "(", "TARGET_THUMB2", "&&", "regno", "<", "<NUM_LIT>", ")", "return", "LO_REGS", ";", "if", "(", "regno", "<=", "LAST_ARM_REGNUM", "||", "regno", "==", "FRAME_POINTER_REGNUM", "||", "regno", "==", "ARG_POINTER_REGNUM", ")", "return", "TARGET_THUMB2", "?", "HI_REGS", ":", "GENERAL_REGS", ";", "if", "(", "regno", "==", "CC_REGNUM", "||", "regno", "==", "VFPCC_REGNUM", ")", "return", "TARGET_THUMB2", "?", "CC_REG", ":", "NO_REGS", ";", "if", "(", "IS_VFP_REGNUM", "(", "regno", ")", ")", "{", "if", "(", "regno", "<=", "D7_VFP_REGNUM", ")", "return", "VFP_D0_D7_REGS", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

11,396

[ "Wrong CountValue accessor", "<STR_LIT>", ")", ";" ]

[ "unsigned", "getSubReg", "(", ")", "const", "{", "assert", "(", "isReg", "(", ")", "&&", "<STR_LIT>" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

11,397

[ ")", ";" ]

[ "EVT", "PPCTargetLowering", "::", "getSetCCResultType", "(", "LLVMContext", "&", ",", "EVT", "VT", ")", "const", "{", "if", "(", "!", "VT", ".", "isVector", "(", ")", ")", "return", "MVT", "::", "i32", ";", "return", "VT", ".", "changeVectorElementTypeToInteger", "(" ]

LLVM

Hexagon

TD

stmt_completion

DSP

11,398

[ "}", ";" ]

[ "def", "J4_cmpeqn1_fp0_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "n1Const", ":", "$", "n1", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14640c", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>" ]

LLVM

AArch64

TD

stmt_completion

CPU

11,399

[ "<NUM_LIT>", "}", "=", "immr", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "immr", ";", "bits", "<", "<NUM_LIT>", ">", "imms", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]