docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
GCC	cr16	CPP	next_suggestion	MPU	8,300	[ "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", "&&", "(", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", "\|\|", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "LABEL_REF", ")", "&&", "(", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", ")", "return", "<NUM_LIT>", ";" ]	[ "return", "<NUM_LIT>", ";", "case", "CONST", ":" ]
GCC	ia64	MD	program_repair	CPU	8,301	[ "<FIXS>", "emit_insn", "(", "gen_mix2_even", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<FIXE>" ]	[ "<STR_LIT>", "{", "rtx", "temp", "=", "gen_reg_rtx", "(", "V4HImode", ")", "<BUGS>", "if", "(", "TARGET_BIG_ENDIAN", ")", "emit_insn", "(", "gen_mix2_l", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "elseemit_insn", "(", "gen_mix2_r", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<BUGE>", "emit_insn", "(", "gen_vec_extract_evenodd_helper", "(", "operands", "[", "<NUM_LIT>", "]", ",", "temp", ")", ")", "DONE", "}", ")" ]
GCC	i386	MD	program_repair	CPU	8,302	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "match_operand", ":", "SWI48", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "{", "bool", "use_ndd", "=", "get_attr_isa", "(", "insn", ")", "=", "=", "ISA_APX_NDDswitch", "(", "get_attr_type", "(", "insn", ")", ")" ]
LLVM	VE	TD	stmt_completion	CPU	8,303	[ "sy", ",", "(", "LO7", "$", "Z", ")", ",", "i32", ":", "$", "vl", ",", "v256f64", ":", "$", "pt", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "int_ve_vl_vgt_vvssvl", "v256f64", ":", "$", "vy", ",", "i64", ":", "$", "sy", ",", "zero", ":", "$", "Z", ",", "v256f64", ":", "$", "pt", ",", "i32", ":", "$", "vl", ")", ",", "(", "VGTvrzl_v", "v256f64", ":", "$", "vy", ",", "i64", ":", "$" ]
GCC	bfin	CPP	stmt_completion	DSP	8,304	[ ",", "regno", ")", ")", "{" ]	[ "rtx", "postinc1", "=", "gen_rtx_POST_INC", "(", "SImode", ",", "spreg", ")", ";", "rtx", "postinc", "=", "gen_rtx_MEM", "(", "SImode", ",", "postinc1", ")", ";", "int", "ndregs", "=", "saveall", "?", "<NUM_LIT>", ":", "n_dregs_to_save", "(", "is_inthandler", ",", "false", ")", ";", "int", "npregs", "=", "saveall", "?", "<NUM_LIT>", ":", "n_pregs_to_save", "(", "is_inthandler", ",", "false", ")", ";", "int", "ndregs_consec", "=", "saveall", "?", "<NUM_LIT>", ":", "n_dregs_to_save", "(", "is_inthandler", ",", "true", ")", ";", "int", "npregs_consec", "=", "saveall", "?", "<NUM_LIT>", ":", "n_pregs_to_save", "(", "is_inthandler", ",", "true", ")", ";", "int", "total_consec", "=", "ndregs_consec", "+", "npregs_consec", ";", "int", "i", ",", "regno", ";", "rtx_insn", "*", "insn", ";", "MEM_VOLATILE_P", "(", "postinc", ")", "=", "<NUM_LIT>", ";", "for", "(", "i", "=", "REG_CC", "-", "<NUM_LIT>", ";", "i", ">", "REG_P7", ";", "i", "--", ")", "if", "(", "saveall", "\|\|", "(", "is_inthandler", "&&", "(", "df_regs_ever_live_p", "(", "i", ")", "\|\|", "(", "!", "leaf_function_p", "(", ")", "&&", "call_used_or_fixed_reg_p", "(", "i", ")", ")", ")", ")", ")", "{", "if", "(", "i", "==", "REG_A0", "\|\|", "i", "==", "REG_A1", ")", "{", "rtx", "mem", "=", "gen_rtx_MEM", "(", "PDImode", ",", "postinc1", ")", ";", "MEM_VOLATILE_P", "(", "mem", ")", "=", "<NUM_LIT>", ";", "emit_move_insn", "(", "gen_rtx_REG", "(", "PDImode", ",", "i", ")", ",", "mem", ")", ";", "}", "else", "emit_move_insn", "(", "gen_rtx_REG", "(", "SImode", ",", "i", ")", ",", "postinc", ")", ";", "}", "regno", "=", "REG_P5", "-", "npregs_consec", ";", "for", "(", ";", "npregs", "!=", "npregs_consec", ";", "regno", "--", ")", "{", "if", "(", "must_save_p", "(", "is_inthandler", ",", "regno", ")", ")", "{", "emit_move_insn", "(", "gen_rtx_REG", "(", "word_mode", ",", "regno", ")", ",", "postinc", ")", ";", "npregs", "--", ";", "}", "}", "regno", "=", "REG_R7", "-", "ndregs_consec", ";", "for", "(", ";", "ndregs", "!=", "ndregs_consec", ";", "regno", "--", ")", "{", "if", "(", "must_save_p", "(", "is_inthandler" ]
LLVM	XCore	CPP	stmt_completion	MPU	8,305	[ "FrameLowering", "(", "", "this", ")", ",", "TLInfo", "(", "TM", ",", "", "this", ")", ",", "TSInfo", "(", ")", "{" ]	[ "XCoreSubtarget", "::", "XCoreSubtarget", "(", "const", "Triple", "&", "TT", ",", "const", "std", "::", "string", "&", "CPU", ",", "const", "std", "::", "string", "&", "FS", ",", "const", "TargetMachine", "&", "TM", ")", ":", "XCoreGenSubtargetInfo", "(", "TT", ",", "CPU", ",", "CPU", ",", "FS", ")", ",", "InstrInfo", "(", ")", "," ]
LLVM	ARM	CPP	next_suggestion	CPU	8,306	[ "uint32_t", "Imm", "=", "<NUM_LIT>", ";" ]	[ "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPUSH", "\|\|", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP", "\|\|", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP_RET", ")", "{", "for", "(", "const", "MachineOperand", "&", "MO", ":", "llvm", "::", "drop_begin", "(", "MI", ".", "operands", "(", ")", ",", "<NUM_LIT>", ")", ")", "{", "if", "(", "MO", ".", "isImplicit", "(", ")", "\|\|", "!", "MO", ".", "isReg", "(", ")", ")", "continue", ";", "Register", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "if", "(", "Reg", "<", "ARM", "::", "R0", "\|\|", "Reg", ">", "ARM", "::", "R7", ")", "{", "if", "(", "!", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPUSH", "&&", "Reg", "==", "ARM", "::", "LR", ")", "&&", "!", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP_RET", "&&", "Reg", "==", "ARM", "::", "PC", ")", ")", "{", "ErrInfo", "=", "<STR_LIT>", "Unsupported register in Thumb1 push/pop", "<STR_LIT>", ";", "return", "false", ";", "}", "}", "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "MVE_VMOV_q_rr", ")", "{", "assert", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", ";", "if", "(", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", ")", "\|\|", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ")", "{", "ErrInfo", "=", "<STR_LIT>", "Incorrect array index for MVE_VMOV_q_rr", "<STR_LIT>", ";", "return", "false", ";", "}", "}", "<STR_LIT>", "::", "<STR_LIT>", "AddrMode", "=", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "(", "MI", ".", "getDesc", "(", ")", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "switch", "(", "AddrMode", ")", "{", "default", ":", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{" ]
GCC	pa	MD	next_suggestion	CPU	8,307	[ "(", "use", "(", "const_int", "<NUM_LIT>", ")", ")", "]", ")", "]" ]	[ "(", "call", "(", "mem", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "<NUM_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "SI", "<NUM_LIT>", ")", ")" ]
LLVM	ARM	CPP	next_suggestion	CPU	8,308	[ "}" ]	[ "bool", "ARMPreAllocLoadStoreOpt", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "Fn", ")", "{", "if", "(", "AssumeMisalignedLoadStores", ")", "return", "false", ";", "TD", "=", "&", "Fn", ".", "getDataLayout", "(", ")", ";", "STI", "=", "&", "static_cast", "<", "const", "ARMSubtarget", "&", ">", "(", "Fn", ".", "getSubtarget", "(", ")", ")", ";", "TII", "=", "STI", "->", "getInstrInfo", "(", ")", ";", "TRI", "=", "STI", "->", "getRegisterInfo", "(", ")", ";", "MRI", "=", "&", "Fn", ".", "getRegInfo", "(", ")", ";", "MF", "=", "&", "Fn", ";", "bool", "Modified", "=", "false", ";", "for", "(", "MachineBasicBlock", "&", "MFI", ":", "Fn", ")", "Modified", "\|=", "RescheduleLoadStoreInstrs", "(", "&", "MFI", ")", ";", "return", "Modified", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	8,309	[ "<STR_LIT>", ";" ]	[ "def", "MipsMemSimm9GPRAsmOperand", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "let", "SuperClasses", "=", "[", "MipsMemAsmOperand", "]", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";", "let", "PredicateMethod", "=" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	8,310	[ "::", "STACKSAVE", ":" ]	[ "case", "ISD", "::", "SELECT_CC", ":", "return", "lowerSELECT_CC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SETCC", ":", "return", "lowerSETCC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "GlobalAddress", ":", "return", "lowerGlobalAddress", "(", "cast", "<", "GlobalAddressSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "GlobalTLSAddress", ":", "return", "lowerGlobalTLSAddress", "(", "cast", "<", "GlobalAddressSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "BlockAddress", ":", "return", "lowerBlockAddress", "(", "cast", "<", "BlockAddressSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "JumpTable", ":", "return", "lowerJumpTable", "(", "cast", "<", "JumpTableSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "ConstantPool", ":", "return", "lowerConstantPool", "(", "cast", "<", "ConstantPoolSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "BITCAST", ":", "return", "lowerBITCAST", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VASTART", ":", "return", "lowerVASTART", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VACOPY", ":", "return", "lowerVACOPY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "lowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "GET_DYNAMIC_AREA_OFFSET", ":", "return", "lowerGET_DYNAMIC_AREA_OFFSET", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SMUL_LOHI", ":", "return", "lowerSMUL_LOHI", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "UMUL_LOHI", ":", "return", "lowerUMUL_LOHI", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SDIVREM", ":", "return", "lowerSDIVREM", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "UDIVREM", ":", "return", "lowerUDIVREM", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SADDO", ":", "case", "ISD", "::", "SSUBO", ":", "case", "ISD", "::", "UADDO", ":", "case", "ISD", "::", "USUBO", ":", "return", "lowerXALUO", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDCARRY", ":", "case", "ISD", "::", "SUBCARRY", ":", "return", "lowerADDSUBCARRY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "OR", ":", "return", "lowerOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CTPOP", ":", "return", "lowerCTPOP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_FENCE", ":", "return", "lowerATOMIC_FENCE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_SWAP", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_STORE", ":", "return", "lowerATOMIC_STORE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD", ":", "return", "lowerATOMIC_LOAD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_ADD", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "return", "lowerATOMIC_LOAD_SUB", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_AND", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_OR", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_XOR", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_NAND", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_MIN", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_MAX", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_UMIN", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_UMAX", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_CMP_SWAP_WITH_SUCCESS", ":", "return", "lowerATOMIC_CMP_SWAP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD" ]
LLVM	X86	CPP	stmt_completion	CPU	8,311	[ "<", "LoadSDNode", ">", "(", "St", "->", "getValue", "(", ")", ")", "->", "isSimple", "(", ")", "&&", "St", "->", "getChain", "(", ")", ".", "hasOneUse", "(", ")", "&&", "St", "->", "isSimple", "(", ")", ")", "{" ]	[ "if", "(", "NumElems", "<", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "return", "splitVectorStore", "(", "St", ",", "DAG", ")", ";", "}", "if", "(", "VT", ".", "is128BitVector", "(", ")", "&&", "Subtarget", ".", "hasSSE2", "(", ")", ")", "{", "MVT", "NTVT", "=", "Subtarget", ".", "hasSSE4A", "(", ")", "?", "MVT", "::", "v2f64", ":", "(", "TLI", ".", "isTypeLegal", "(", "MVT", "::", "i64", ")", "?", "MVT", "::", "v2i64", ":", "MVT", "::", "v4i32", ")", ";", "return", "scalarizeVectorStore", "(", "St", ",", "NTVT", ",", "DAG", ")", ";", "}", "}", "if", "(", "!", "St", "->", "isTruncatingStore", "(", ")", "&&", "VT", "==", "MVT", "::", "v16i8", "&&", "!", "Subtarget", ".", "hasBWI", "(", ")", "&&", "St", "->", "getValue", "(", ")", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", "&&", "St", "->", "getValue", "(", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "MVT", "::", "v16i16", "&&", "TLI", ".", "isTruncStoreLegal", "(", "MVT", "::", "v16i32", ",", "MVT", "::", "v16i8", ")", "&&", "St", "->", "getValue", "(", ")", ".", "hasOneUse", "(", ")", "&&", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "{", "SDValue", "Ext", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "MVT", "::", "v16i32", ",", "St", "->", "getValue", "(", ")", ")", ";", "return", "DAG", ".", "getTruncStore", "(", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Ext", ",", "St", "->", "getBasePtr", "(", ")", ",", "MVT", "::", "v16i8", ",", "St", "->", "getMemOperand", "(", ")", ")", ";", "}", "if", "(", "!", "St", "->", "isTruncatingStore", "(", ")", "&&", "StoredVal", ".", "hasOneUse", "(", ")", "&&", "(", "StoredVal", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "StoredVal", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "TLI", ".", "isTruncStoreLegal", "(", "StoredVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ",", "VT", ")", ")", "{", "bool", "IsSigned", "=", "StoredVal", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "EmitTruncSStore", "(", "IsSigned", ",", "St", "->", "getChain", "(", ")", ",", "dl", ",", "StoredVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "St", "->", "getBasePtr", "(", ")", ",", "VT", ",", "St", "->", "getMemOperand", "(", ")", ",", "DAG", ")", ";", "}", "if", "(", "St", "->", "isTruncatingStore", "(", ")", "&&", "VT", ".", "isVector", "(", ")", ")", "{", "if", "(", "DCI", ".", "isBeforeLegalize", "(", ")", "\|\|", "TLI", ".", "isTypeLegal", "(", "St", "->", "getMemoryVT", "(", ")", ")", ")", "if", "(", "SDValue", "Avg", "=", "detectAVGPattern", "(", "St", "->", "getValue", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "DAG", ",", "Subtarget", ",", "dl", ")", ")", "return", "DAG", ".", "getStore", "(", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Avg", ",", "St", "->", "getBasePtr", "(", ")", ",", "St", "->", "getPointerInfo", "(", ")", ",", "St", "->", "getOriginalAlign", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ")", ";", "if", "(", "TLI", ".", "isTruncStoreLegal", "(", "VT", ",", "StVT", ")", ")", "{", "if", "(", "SDValue", "Val", "=", "detectSSatPattern", "(", "St", "->", "getValue", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ")", ")", "return", "EmitTruncSStore", "(", "true", ",", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Val", ",", "St", "->", "getBasePtr", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", ",", "DAG", ")", ";", "if", "(", "SDValue", "Val", "=", "detectUSatPattern", "(", "St", "->", "getValue", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "DAG", ",", "dl", ")", ")", "return", "EmitTruncSStore", "(", "false", ",", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Val", ",", "St", "->", "getBasePtr", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "unsigned", "AddrSpace", "=", "St", "->", "getAddressSpace", "(", ")", ";", "if", "(", "AddrSpace", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "AddrSpace", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "AddrSpace", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "MVT", "PtrVT", "=", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "if", "(", "PtrVT", "!=", "St", "->", "getBasePtr", "(", ")", ".", "getSimpleValueType", "(", ")", ")", "{", "SDValue", "Cast", "=", "DAG", ".", "getAddrSpaceCast", "(", "dl", ",", "PtrVT", ",", "St", "->", "getBasePtr", "(", ")", ",", "AddrSpace", ",", "<NUM_LIT>", ")", ";", "return", "DAG", ".", "getStore", "(", "St", "->", "getChain", "(", ")", ",", "dl", ",", "StoredVal", ",", "Cast", ",", "St", "->", "getPointerInfo", "(", ")", ",", "St", "->", "getOriginalAlign", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ",", "St", "->", "getAAInfo", "(", ")", ")", ";", "}", "}", "if", "(", "VT", ".", "getSizeInBits", "(", ")", "!=", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "const", "Function", "&", "F", "=", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", ";", "bool", "NoImplicitFloatOps", "=", "F", ".", "hasFnAttribute", "(", "Attribute", "::", "NoImplicitFloat", ")", ";", "bool", "F64IsLegal", "=", "!", "Subtarget", ".", "useSoftFloat", "(", ")", "&&", "!", "NoImplicitFloatOps", "&&", "Subtarget", ".", "hasSSE2", "(", ")", ";", "if", "(", "(", "VT", "==", "MVT", "::", "i64", "&&", "F64IsLegal", "&&", "!", "Subtarget", ".", "is64Bit", "(", ")", ")", "&&", "isa", "<", "LoadSDNode", ">", "(", "St", "->", "getValue", "(", ")", ")", "&&", "cast" ]
LLVM	AArch64	CPP	stmt_completion	CPU	8,312	[ ";" ]	[ "if", "(", "WantsExt", ")", "{", "MachineInstr", "", "ExtInst", "=", "getDefIgnoringCopies", "(", "OffsetReg", ",", "MRI", ")", ";", "auto", "Ext", "=", "getExtendTypeForInst", "(", "", "ExtInst", ",", "MRI", ",", "true", ")", ";", "if", "(", "Ext", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "None", ";", "SignExtend", "=", "isSignExtendShiftType", "(", "Ext", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "if", "(", "SignExtend", "&&", "Ext", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "None", ";", "MachineIRBuilder", "MIB", "(", "*", "MRI", ".", "getVRegDef", "(", "Root", ".", "getReg", "(", ")", ")", ")", ";", "OffsetReg", "=", "ExtInst", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "OffsetReg", "=", "narrowExtendRegIfNeeded", "(", "OffsetReg", ",", "MIB", ")", ";", "}", "return", "{", "{", "[", "=", "]", "(", "MachineInstrBuilder", "&", "MIB", ")", "{", "MIB", ".", "addUse", "(", "Base", ".", "getReg", "(", ")", ")", ";", "}", ",", "[", "=", "]", "(", "MachineInstrBuilder", "&", "MIB", ")", "{", "MIB", ".", "addUse", "(", "OffsetReg", ")", ";", "}", ",", "[", "=", "]", "(", "MachineInstrBuilder", "&", "MIB", ")", "{", "MIB", ".", "addImm", "(", "SignExtend", ")", ";", "MIB", ".", "addImm", "(", "<NUM_LIT>", ")" ]
GCC	s390	CPP	program_repair	MPU	8,313	[ "<FIXS>", "#", "define", "EXPONENT_BIAS", "<NUM_LIT>", "#", "define", "MANTISSA_BITS", "<NUM_LIT>", "#", "define", "PRECISION", "(", "MANTISSA_BITS", "+", "<NUM_LIT>", ")", "<FIXE>", "<FIXS>", "#", "define", "SIGN", "(", "fp", ")", "(", "(", "fp", ".", "l", ".", "upper", ")", "&", "SIGNBIT", ")", "<FIXE>", "<FIXS>", "#", "define", "HIDDEND_LL", "(", "(", "UDItype_x", ")", "<NUM_LIT>", "<<", "MANTISSA_BITS", ")", "#", "define", "LLONG_MAX", "<NUM_LIT>", "LL", "#", "define", "LLONG_MIN", "(", "-", "LLONG_MAX", "-", "<NUM_LIT>", "LL", ")", "<FIXE>" ]	[ "#", "ifndef", "_", "_", "s390x__", "#", "define", "EXPD", "(", "fp", ")", "(", "(", "(", "fp", ".", "l", ".", "upper", ")", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", "<BUGS>", "#", "define", "EXCESSD", "<NUM_LIT>", "<BUGE>", "#", "define", "SIGNBIT", "<NUM_LIT>", "<BUGS>", "#", "define", "SIGND", "(", "fp", ")", "(", "(", "fp", ".", "l", ".", "upper", ")", "&", "SIGNBIT", ")", "<BUGE>", "#", "define", "MANTD_LL", "(", "fp", ")", "(", "(", "fp", ".", "ll", "&", "(", "HIDDEND_LL", "-", "<NUM_LIT>", ")", ")", "\|", "HIDDEND_LL", ")", "#", "define", "FRACD_LL", "(", "fp", ")", "(", "fp", ".", "ll", "&", "(", "HIDDEND_LL", "-", "<NUM_LIT>", ")", ")", "<BUGS>", "#", "define", "HIDDEND_LL", "(", "(", "UDItype_x", ")", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", "<BUGE>", "typedef", "int", "DItype_x", "_", "_", "attribute__", "(", "(", "mode", "(", "DI", ")", ")", ")", ";", "typedef", "unsigned", "int", "UDItype_x", "_", "_", "attribute__", "(", "(", "mode", "(", "DI", ")", ")", ")", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	8,314	[ ",", "unsigned", "N", ")", "const", "{" ]	[ "void", "adds6_0ExtOperands", "(", "MCInst", "&", "Inst" ]
GCC	s390	MD	stmt_completion	MPU	8,315	[ ")", ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "sign_extend", ":", "GPR", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Tile64	TD	stmt_completion	VLIW	8,316	[ ",", "<STR_LIT>", ",", "[", "]", ">", ";" ]	[ "def", "PICJAL", ":", "InstCtrT64", "<", "(", "outs", ")", ",", "(", "ins", "calltarget", ":", "$", "dst", ",", "variable_ops", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	8,317	[ "TYPE_ZMM", ":" ]	[ "static", "bool", "translateRM", "(", "MCInst", "&", "mcInst", ",", "const", "OperandSpecifier", "&", "operand", ",", "InternalInstruction", "&", "insn", ",", "const", "MCDisassembler", "*", "Dis", ")", "{", "switch", "(", "operand", ".", "type", ")", "{", "default", ":", "debug", "(", "<STR_LIT>", "Unexpected type for a R/M operand", "<STR_LIT>", ")", ";", "return", "true", ";", "case", "TYPE_R8", ":", "case", "TYPE_R16", ":", "case", "TYPE_R32", ":", "case", "TYPE_R64", ":", "case", "TYPE_Rv", ":", "case", "TYPE_MM64", ":", "case", "TYPE_XMM", ":", "case", "TYPE_YMM", ":", "case" ]
LLVM	SystemZ	TD	next_suggestion	CPU	8,318	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "R1", ";", "bits", "<", "<NUM_LIT>", ">", "BD2", ";", "bits", "<", "<NUM_LIT>", ">", "V3", ";", "bits", "<", "<NUM_LIT>", ">", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "R1", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V3", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "BD2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	8,319	[ "let", "isExtendable", "=", "<NUM_LIT>", ";" ]	[ "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]
GCC	mmix	CPP	next_suggestion	CPU	8,320	[ "}" ]	[ "regno", ">=", "MMIX_FIRST_GLOBAL_REGNUM", ";", "regno", "--", ")", "if", "(", "(", "(", "regno", "!=", "MMIX_FRAME_POINTER_REGNUM", "\|\|", "!", "frame_pointer_needed", ")", "&&", "regs_ever_live", "[", "regno", "]", "&&", "!", "call_used_regs", "[", "regno", "]", ")", "\|\|", "IS_MMIX_EH_RETURN_DATA_REG", "(", "regno", ")", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "if", "(", "MMIX_CFUN_HAS_LANDING_PAD", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "else", "if", "(", "MMIX_CFUN_NEEDS_SAVED_EH_RETURN_ADDRESS", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "if", "(", "frame_pointer_needed", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "if", "(", "(", "stack_space_to_deallocate", "%", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "internal_error", "(", "<STR_LIT>", "stack frame not a multiple of octabyte: %wd", "<STR_LIT>", ",", "stack_space_to_deallocate", ")", ";", "for", "(", "regno", "=", "MMIX_FIRST_GLOBAL_REGNUM", ";", "regno", "<=", "<NUM_LIT>", ";", "regno", "++", ")", "if", "(", "(", "(", "regno", "!=", "MMIX_FRAME_POINTER_REGNUM", "\|\|", "!", "frame_pointer_needed", ")", "&&", "regs_ever_live", "[", "regno", "]", "&&", "!", "call_used_regs", "[", "regno", "]", ")", "\|\|", "IS_MMIX_EH_RETURN_DATA_REG", "(", "regno", ")", ")", "{", "if", "(", "offset", ">", "<NUM_LIT>", ")", "{", "mmix_emit_sp_add", "(", "offset", ")", ";", "stack_space_to_deallocate", "-=", "offset", ";", "offset", "=", "<NUM_LIT>", ";", "}", "emit_move_insn", "(", "gen_rtx_REG", "(", "DImode", ",", "regno", ")", ",", "gen_rtx_MEM", "(", "DImode", ",", "plus_constant", "(", "stack_pointer_rtx", ",", "offset", ")", ")", ")", ";", "offset", "+=", "<NUM_LIT>", ";" ]
GCC	rs6000	CPP	next_suggestion	CPU	8,321	[ "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";" ]	[ "_", "_", "m64_union", "_", "_", "mu1", ",", "_", "_", "mu2", ",", "_", "_", "res", ";", "_", "_", "mu1", ".", "as_m64", "=", "_", "_", "m1", ";", "_", "_", "mu2", ".", "as_m64", "=", "_", "_", "m2", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu2", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu2", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu2", ".", "as_char", "[", "<NUM_LIT>", "]", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	8,322	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Sd", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	ARM64	TD	next_suggestion	CPU	8,323	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]
LLVM	BPF	CPP	stmt_completion	Virtual ISA	8,324	[ "(", ")", ")", ";" ]	[ "initializeBPFMIPeepholePass", "(", "*", "PassRegistry", "::", "getPassRegistry" ]
GCC	pa	MD	stmt_completion	CPU	8,325	[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "pc", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "cond", "[", "(", "lt", "(", "abs", "(", "minus", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", "(", "pc", ")" ]
GCC	i386	MD	stmt_completion	CPU	8,326	[ "]", ")" ]	[ "[", "(", "unspec_volatile", "[", "(", "match_operand", "<NUM_LIT>", ")", "]", "UNSPECV_PROLOGUE_USE", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	s390	MD	stmt_completion	MPU	8,327	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>" ]
GCC	sparc	MD	next_suggestion	CPU	8,328	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "P", "[", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_EDGE8N", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	program_repair	CPU	8,329	[ "<FIXS>", "void", "ARMFrameLowering", "::", "emitPrologue", "(", "MachineFunction", "&", "MF", ",", "MachineBasicBlock", "&", "MBB", ")", "const", "{", "assert", "(", "&", "MBB", "==", "&", "MF", ".", "front", "(", ")", "&&", "<STR_LIT>", "Shrink-wrapping not yet implemented", "<STR_LIT>", ")", ";", "<FIXE>" ]	[ "}", "}", "<BUGS>", "void", "ARMFrameLowering", "::", "emitPrologue", "(", "MachineFunction", "&", "MF", ")", "const", "{", "MachineBasicBlock", "&", "MBB", "=", "MF", ".", "front", "(", ")", ";", "<BUGE>", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ";", "MachineFrameInfo", "", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "ARMFunctionInfo", "", "AFI", "=", "MF", ".", "getInfo", "ARMFunctionInfo", ">", "(", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	8,330	[ "OpcodeStr", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "DPR", ":", "$", "Vd", ",", "(", "TyD", "(", "OpNode", "(", "TyQ", "QPR", ":", "$", "Vm", ")", ")", ")", ")", "]", ">", ";" ]	[ "class", "N2VN", "<", "bits", "<", "<NUM_LIT>", ">", "op24_23", ",", "bits", "<", "<NUM_LIT>", ">", "op21_20", ",", "bits", "<", "<NUM_LIT>", ">", "op19_18", ",", "bits", "<", "<NUM_LIT>", ">", "op17_16", ",", "bits", "<", "<NUM_LIT>", ">", "op11_7", ",", "bit", "op6", ",", "bit", "op4", ",", "InstrItinClass", "itin", ",", "string", "OpcodeStr", ",", "string", "Dt", ",", "ValueType", "TyD", ",", "ValueType", "TyQ", ",", "SDNode", "OpNode", ">", ":", "N2V", "<", "op24_23", ",", "op21_20", ",", "op19_18", ",", "op17_16", ",", "op11_7", ",", "op6", ",", "op4", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "QPR", ":", "$", "Vm", ")", ",", "itin", "," ]
LLVM	AMDGPU	CPP	code_generation	GPU	8,331	[ "bool", "SIInsertWaitcnts", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "ST", "=", "&", "MF", ".", "getSubtarget", "<", "SISubtarget", ">", "(", ")", ";", "TII", "=", "ST", "->", "getInstrInfo", "(", ")", ";", "TRI", "=", "&", "TII", "->", "getRegisterInfo", "(", ")", ";", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "MLI", "=", "&", "getAnalysis", "<", "MachineLoopInfo", ">", "(", ")", ";", "IV", "=", "AMDGPU", "::", "IsaInfo", "::", "getIsaVersion", "(", "ST", "->", "getFeatureBits", "(", ")", ")", ";", "const", "SIMachineFunctionInfo", "", "MFI", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "AMDGPUASI", "=", "ST", "->", "getAMDGPUAS", "(", ")", ";", "HardwareLimits", ".", "VmcntMax", "=", "AMDGPU", "::", "getVmcntBitMask", "(", "IV", ")", ";", "HardwareLimits", ".", "ExpcntMax", "=", "AMDGPU", "::", "getExpcntBitMask", "(", "IV", ")", ";", "HardwareLimits", ".", "LgkmcntMax", "=", "AMDGPU", "::", "getLgkmcntBitMask", "(", "IV", ")", ";", "HardwareLimits", ".", "NumVGPRsMax", "=", "ST", "->", "getAddressableNumVGPRs", "(", ")", ";", "HardwareLimits", ".", "NumSGPRsMax", "=", "ST", "->", "getAddressableNumSGPRs", "(", ")", ";", "assert", "(", "HardwareLimits", ".", "NumVGPRsMax", "<=", "SQ_MAX_PGM_VGPRS", ")", ";", "assert", "(", "HardwareLimits", ".", "NumSGPRsMax", "<=", "SQ_MAX_PGM_SGPRS", ")", ";", "RegisterEncoding", ".", "VGPR0", "=", "TRI", "->", "getEncodingValue", "(", "AMDGPU", "::", "VGPR0", ")", ";", "RegisterEncoding", ".", "VGPRL", "=", "RegisterEncoding", ".", "VGPR0", "+", "HardwareLimits", ".", "NumVGPRsMax", "-", "<NUM_LIT>", ";", "RegisterEncoding", ".", "SGPR0", "=", "TRI", "->", "getEncodingValue", "(", "AMDGPU", "::", "SGPR0", ")", ";", "RegisterEncoding", ".", "SGPRL", "=", "RegisterEncoding", ".", "SGPR0", "+", "HardwareLimits", ".", "NumSGPRsMax", "-", "<NUM_LIT>", ";", "TrackedWaitcntSet", ".", "clear", "(", ")", ";", "BlockVisitedSet", ".", "clear", "(", ")", ";", "VCCZBugHandledSet", ".", "clear", "(", ")", ";", "ReversePostOrderTraversal", "<", "MachineFunction", "", ">", "RPOT", "(", "&", "MF", ")", ";", "bool", "Modified", "=", "false", ";", "for", "(", "ReversePostOrderTraversal", "<", "MachineFunction", "", ">", "::", "rpo_iterator", "I", "=", "RPOT", ".", "begin", "(", ")", ",", "E", "=", "RPOT", ".", "end", "(", ")", ",", "J", "=", "RPOT", ".", "begin", "(", ")", ";", "I", "!=", "E", ";", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "", "", "I", ";", "BlockVisitedSet", ".", "insert", "(", "&", "MBB", ")", ";", "BlockWaitcntBrackets", "", "ScoreBrackets", "=", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", ".", "get", "(", ")", ";", "if", "(", "!", "ScoreBrackets", ")", "{", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", "=", "llvm", "::", "make_unique", "<", "BlockWaitcntBrackets", ">", "(", ")", ";", "ScoreBrackets", "=", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", ".", "get", "(", ")", ";", "}", "ScoreBrackets", "->", "setPostOrder", "(", "MBB", ".", "getNumber", "(", ")", ")", ";", "MachineLoop", "", "ContainingLoop", "=", "MLI", "->", "getLoopFor", "(", "&", "MBB", ")", ";", "if", "(", "ContainingLoop", "&&", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", "==", "nullptr", ")", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", "=", "llvm", "::", "make_unique", "<", "LoopWaitcntData", ">", "(", ")", ";", "if", "(", "ContainingLoop", "&&", "ContainingLoop", "->", "getHeader", "(", ")", "==", "&", "MBB", "&&", "J", "<", "I", "&&", "(", "!", "BlockWaitcntProcessedSet", ".", "count", "(", "&", "MBB", ")", ")", ")", "{", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", "->", "setRevisitLoop", "(", "true", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "set-revisit: block", "<STR_LIT>", "<<", "ContainingLoop", "->", "getHeader", "(", ")", "->", "getNumber", "(", ")", "<<", "'", "\\n", "'", ";", ")", ";", "}", "insertWaitcntInBlock", "(", "MF", ",", "MBB", ")", ";", "BlockWaitcntProcessedSet", ".", "insert", "(", "&", "MBB", ")", ";", "if", "(", "ContainingLoop", "&&", "loopBottom", "(", "ContainingLoop", ")", "==", "&", "MBB", ")", "{", "MachineBasicBlock", "", "EntryBB", "=", "ContainingLoop", "->", "getHeader", "(", ")", ";", "BlockWaitcntBrackets", "", "EntrySB", "=", "BlockWaitcntBracketsMap", "[", "EntryBB", "]", ".", "get", "(", ")", ";", "if", "(", "EntrySB", "&&", "EntrySB", "->", "getRevisitLoop", "(", ")", ")", "{", "EntrySB", "->", "setRevisitLoop", "(", "false", ")", ";", "J", "=", "I", ";", "int32_t", "PostOrder", "=", "EntrySB", "->", "getPostOrder", "(", ")", ";", "for", "(", "ReversePostOrderTraversal", "<", "MachineFunction", "", ">", "::", "rpo_iterator", "X", "=", "RPOT", ".", "begin", "(", ")", ",", "Y", "=", "RPOT", ".", "end", "(", ")", ";", "X", "!=", "Y", ";", "++", "X", ")", "{", "MachineBasicBlock", "&", "MBBX", "=", "", "", "X", ";", "if", "(", "MBBX", ".", "getNumber", "(", ")", "==", "PostOrder", ")", "{", "I", "=", "X", ";", "break", ";", "}", "}", "LoopWaitcntData", "", "WaitcntData", "=", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", ".", "get", "(", ")", ";", "WaitcntData", "->", "incIterCnt", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "revisit: block", "<STR_LIT>", "<<", "EntryBB", "->", "getNumber", "(", ")", "<<", "'", "\\n", "'", ";", ")", ";", "continue", ";", "}", "else", "{", "LoopWaitcntData", "", "WaitcntData", "=", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", ".", "get", "(", ")", ";", "WaitcntData", "->", "resetIterCnt", "(", ")", ";", "}", "}", "J", "=", "I", ";", "++", "I", ";", "}", "SmallVector", "<", "MachineBasicBlock", "", ",", "<NUM_LIT>", ">", "EndPgmBlocks", ";", "bool", "HaveScalarStores", "=", "false", ";", "for", "(", "MachineFunction", "::", "iterator", "BI", "=", "MF", ".", "begin", "(", ")", ",", "BE", "=", "MF", ".", "end", "(", ")", ";", "BI", "!=", "BE", ";", "++", "BI", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "", "BI", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "MBB", ".", "begin", "(", ")", ",", "E", "=", "MBB", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "!", "HaveScalarStores", "&&", "TII", "->", "isScalarStore", "(", "", "I", ")", ")", "HaveScalarStores", "=", "true", ";", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ENDPGM", "\|\|", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "SI_RETURN_TO_EPILOG", ")", "EndPgmBlocks", ".", "push_back", "(", "&", "MBB", ")", ";", "}", "}", "if", "(", "HaveScalarStores", ")", "{", "for", "(", "MachineBasicBlock", "", "MBB", ":", "EndPgmBlocks", ")", "{", "bool", "SeenDCacheWB", "=", "false", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "MBB", "->", "begin", "(", ")", ",", "E", "=", "MBB", "->", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_DCACHE_WB", ")", "SeenDCacheWB", "=", "true", ";", "else", "if", "(", "TII", "->", "isScalarStore", "(", "", "I", ")", ")", "SeenDCacheWB", "=", "false", ";", "if", "(", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ENDPGM", "\|\|", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "SI_RETURN_TO_EPILOG", ")", "&&", "!", "SeenDCacheWB", ")", "{", "Modified", "=", "true", ";", "BuildMI", "(", "", "MBB", ",", "I", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_DCACHE_WB", ")", ")", ";", "}", "}", "}", "}", "if", "(", "!", "MFI", "->", "isEntryFunction", "(", ")", ")", "{", "MachineBasicBlock", "&", "EntryBB", "=", "MF", ".", "front", "(", ")", ";", "BuildMI", "(", "EntryBB", ",", "EntryBB", ".", "getFirstNonPHI", "(", ")", ",", "DebugLoc", "(", ")", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_WAITCNT", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "Modified", "=", "true", ";", "}", "return", "Modified", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	8,332	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	8,333	[ "const", "{" ]	[ "bool", "hasCodeObjectV3", "(", ")" ]
GCC	aarch64	MD	next_suggestion	CPU	8,334	[ "emit_insn", "(", "gen_aarch64_sqdmlsl2_n", "<", "mode", ">", "_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]	[ "<STR_LIT>", "{", "rtx", "p", "=", "aarch64_simd_vect_par_cnst_half", "(", "<", "MODE", ">", "mode", ",", "true", ")" ]
GCC	mips	CPP	stmt_completion	CPU	8,335	[ "mode", ")", "-", "UNITS_PER_WORD", ")", ")", "return", "false", ";" ]	[ "static", "bool", "mips_valid_offset_p", "(", "rtx", "x", ",", "machine_mode", "mode", ")", "{", "if", "(", "!", "const_arith_operand", "(", "x", ",", "Pmode", ")", ")", "return", "false", ";", "if", "(", "GET_MODE_SIZE", "(", "mode", ")", ">", "UNITS_PER_WORD", "&&", "!", "SMALL_OPERAND", "(", "INTVAL", "(", "x", ")", "+", "GET_MODE_SIZE", "(" ]
GCC	rs6000	CPP	code_generation	CPU	8,336	[ "void", "rs6000_expand_extract_even", "(", "rtx", "target", ",", "rtx", "op0", ",", "rtx", "op1", ")", "{", "machine_mode", "vmode", "=", "GET_MODE", "(", "target", ")", ";", "unsigned", "i", ",", "nelt", "=", "GET_MODE_NUNITS", "(", "vmode", ")", ";", "vec_perm_builder", "perm", "(", "nelt", ",", "nelt", ",", "<NUM_LIT>", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelt", ";", "i", "++", ")", "perm", ".", "quick_push", "(", "i", "*", "<NUM_LIT>", ")", ";", "rs6000_do_expand_vec_perm", "(", "target", ",", "op0", ",", "op1", ",", "vmode", ",", "perm", ")", ";", "}" ]	[ "Expand", "an", "extract", "even", "operation", "." ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	8,337	[ "}" ]	[ "if", "(", "minVersion", "&&", "req", ".", "maxVer", "<", "minVersion", ")", "{", "errs", "(", ")", "<<", "<STR_LIT>", "Conflicting version requirements: <= ", "<STR_LIT>", "<<", "req", ".", "maxVer", "<<", "<STR_LIT>", " and >= ", "<STR_LIT>", "<<", "minVersion", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "report_fatal_error", "(", "<STR_LIT>", "Adding SPIR-V requirements that can't be satisfied.", "<STR_LIT>", ")", ";", "}", "if", "(", "maxVersion", "==", "<NUM_LIT>", "\|\|", "req", ".", "maxVer", "<", "maxVersion", ")", "{", "maxVersion", "=", "req", ".", "maxVer", ";", "}", "}" ]
LLVM	AArch64	TD	stmt_completion	CPU	8,338	[ "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpNode", "GPR32", ":", "$", "Rn", ",", "StreamReg", ":", "$", "Rm", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteISReg", ",", "ReadI", ",", "ReadISReg", "]", ">", "{" ]	[ "class", "BaseCRC32", "<", "bit", "sf", ",", "bits", "<", "<NUM_LIT>", ">", "sz", ",", "bit", "C", ",", "RegisterClass", "StreamReg", ",", "SDPatternOperator", "OpNode", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "GPR32", ":", "$", "Rd", ")", ",", "(", "ins", "GPR32", ":", "$", "Rn", ",", "StreamReg", ":", "$", "Rm", ")", ",", "asm", "," ]
GCC	mips	MD	next_suggestion	CPU	8,339	[ "(", "CCDSP_EF_REGNUM", "\t", "<NUM_LIT>", ")", "]", ")" ]	[ "[", "(", "CCDSP_PO_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_SC_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_CA_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_OU_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_CC_REGNUM", "\t", "<NUM_LIT>", ")" ]
GCC	s390	MD	stmt_completion	MPU	8,340	[ "]" ]	[ "(", "unspec", ":", "BLK", "[", "(", "match_operand", ":", "V", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VEC_STORE_LEN", ")", ")" ]
GCC	i386	MD	stmt_completion	CPU	8,341	[ ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Mips	CPP	stmt_completion	CPU	8,342	[ ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", "}", ";" ]	[ "EVT", "ResVecTy", "=", "Op", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "ViaVecTy", "=", "ResVecTy", ";", "SDLoc", "DL", "(", "Op", ")", ";", "SDValue", "LaneA", ";", "SDValue", "LaneB", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ResVecTy", "==", "MVT", "::", "v2i64", ")", "{", "LaneA", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ";", "ViaVecTy", "=", "MVT", "::", "v4i32", ";", "}", "else", "LaneA", "=", "LaneB", ";", "SDValue", "Ops", "[", "<NUM_LIT>", "]", "=", "{", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB" ]
GCC	i386	CPP	next_suggestion	CPU	8,343	[ "if", "(", "!", "res", ")", "w32_error", "(", "_", "_", "FUNCTION__", ",", "_", "_", "FILE__", ",", "_", "_", "LINE__", ",", "<STR_LIT>", "VirtualAlloc", "<STR_LIT>", ")", ";" ]	[ "void", "*", "res", ";", "res", "=", "VirtualAlloc", "(", "NULL", ",", "size", ",", "MEM_RESERVE", "\|", "MEM_TOP_DOWN", ",", "PAGE_NOACCESS", ")", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	8,344	[ "let", "Defs", "=", "[", "NZCV", "]", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "systemreg", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "systemreg", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";" ]
GCC	rs6000	CPP	code_generation	CPU	8,345	[ "bool", "easy_altivec_constant", "(", "rtx", "op", ",", "machine_mode", "mode", ")", "{", "unsigned", "step", ",", "copies", ";", "if", "(", "mode", "==", "VOIDmode", ")", "mode", "=", "GET_MODE", "(", "op", ")", ";", "else", "if", "(", "mode", "!=", "GET_MODE", "(", "op", ")", ")", "return", "false", ";", "if", "(", "mode", "==", "V2DFmode", ")", "return", "zero_constant", "(", "op", ",", "mode", ")", ";", "else", "if", "(", "mode", "==", "V2DImode", ")", "{", "if", "(", "GET_CODE", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "!=", "CONST_INT", "\|\|", "GET_CODE", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "!=", "CONST_INT", ")", "return", "false", ";", "if", "(", "zero_constant", "(", "op", ",", "mode", ")", ")", "return", "true", ";", "if", "(", "INTVAL", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "==", "-", "<NUM_LIT>", "&&", "INTVAL", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "==", "-", "<NUM_LIT>", ")", "return", "true", ";", "return", "false", ";", "}", "else", "if", "(", "mode", "==", "V1TImode", ")", "return", "false", ";", "step", "=", "GET_MODE_NUNITS", "(", "mode", ")", "/", "<NUM_LIT>", ";", "copies", "=", "<NUM_LIT>", ";", "if", "(", "vspltis_constant", "(", "op", ",", "step", ",", "copies", ")", ")", "return", "true", ";", "if", "(", "step", "==", "<NUM_LIT>", ")", "copies", "<<=", "<NUM_LIT>", ";", "else", "step", ">>=", "<NUM_LIT>", ";", "if", "(", "vspltis_constant", "(", "op", ",", "step", ",", "copies", ")", ")", "return", "true", ";", "if", "(", "step", "==", "<NUM_LIT>", ")", "copies", "<<=", "<NUM_LIT>", ";", "else", "step", ">>=", "<NUM_LIT>", ";", "if", "(", "vspltis_constant", "(", "op", ",", "step", ",", "copies", ")", ")", "return", "true", ";", "return", "false", ";", "}" ]	[ "Return", "true", "if", "OP", "is", "of", "the", "given", "MODE", "and", "can", "be", "synthesized", "with", "a", "vspltisb", ",", "vspltish", "or", "vspltisw", "." ]
GCC	rs6000	MD	stmt_completion	CPU	8,346	[ ")", ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float_truncate", ":", "DF", "(", "match_operand", ":", "TF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	8,347	[ "=", "<NUM_LIT>", ";" ]	[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	8,348	[ "MI", "->", "eraseFromParent", "(", ")", ";" ]	[ "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "HW looping will remove: ", "<STR_LIT>", "<<", "", "MI", ")", ";", "for", "(", "const", "MachineOperand", "&", "MO", ":", "MI", "->", "operands", "(", ")", ")", "{", "if", "(", "!", "MO", ".", "isReg", "(", ")", "\|\|", "!", "MO", ".", "isDef", "(", ")", ")", "continue", ";", "Register", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "for", "(", "MachineOperand", "&", "MO", ":", "llvm", "::", "make_early_inc_range", "(", "MRI", "->", "use_operands", "(", "Reg", ")", ")", ")", "{", "MachineInstr", "", "UseMI", "=", "MO", ".", "getParent", "(", ")", ";", "if", "(", "UseMI", "==", "MI", ")", "continue", ";", "if", "(", "MO", ".", "isDebug", "(", ")", ")", "MO", ".", "setReg", "(", "<NUM_LIT>", "U", ")", ";", "}", "}" ]
LLVM	AArch64	TD	stmt_completion	CPU	8,349	[ "$", "Rn", ",", "<NUM_LIT>", ")", ">", ";" ]	[ "def", ":", "InstAlias", "<", "asm", "#", "<STR_LIT>", ",", "(", "!", "cast", "<", "Instruction", ">", "(", "NAME", "#", "<STR_LIT>", ")", "regtype", ":", "$", "Rt", ",", "GPR64sp", ":" ]
GCC	loongarch	CPP	stmt_completion	CPU	8,350	[ "_", "_", "m128i", "_", "_", "lsx_vbitclr_w", "(", "_", "_", "m128i", "_", "<NUM_LIT>", ",", "_", "_", "m128i", "_", "<NUM_LIT>", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")" ]
GCC	epiphany	CPP	program_repair	MPU	8,351	[ "<FIXS>", "addr", "=", "plus_constant", "(", "Pmode", ",", "addr", ",", "-", "(", "HOST_WIDE_INT", ")", "UNITS_PER_WORD", ")", ";", "<FIXE>" ]	[ "if", "(", "current_frame_info", ".", "first_slot_size", ">", "UNITS_PER_WORD", ")", "{", "mode", "=", "DImode", ";", "<BUGS>", "addr", "=", "plus_constant", "(", "addr", ",", "-", "(", "HOST_WIDE_INT", ")", "UNITS_PER_WORD", ")", ";", "<BUGE>", "}", "if", "(", "i", "--", "min", "\|\|", "!", "epilogue_p", ")", "goto", "next_slot", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	8,352	[ "case", "Hexagon", "::", "A2_zxth", ":" ]	[ "return", "isShiftedInt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "L2_loadrh_pi", ":", "case", "Hexagon", "::", "L2_loadruh_pi", ":", "return", "isShiftedInt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "L2_loadrb_pi", ":", "case", "Hexagon", "::", "L2_loadrub_pi", ":", "return", "isInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "S4_storeirb_io", ":", "case", "Hexagon", "::", "S4_storeirh_io", ":", "case", "Hexagon", "::", "S4_storeiri_io", ":", "return", "(", "isUInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "&&", "isInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ")", ";", "case", "Hexagon", "::", "A2_addi", ":", "return", "isInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "A2_aslh", ":", "case", "Hexagon", "::", "A2_asrh", ":", "case", "Hexagon", "::", "A2_sxtb", ":", "case", "Hexagon", "::", "A2_sxth", ":", "case", "Hexagon", "::", "A2_zxtb", ":" ]
LLVM	X86	CPP	next_suggestion	CPU	8,353	[ "}" ]	[ "unsigned", "Idx", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "Idx", "==", "<NUM_LIT>", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "MVT", "::", "i16", ",", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "i32", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "MVT", "::", "v4i32", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", ";", "SDValue", "Extract", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "Assert", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "MVT", "::", "i32", ",", "Extract", ",", "DAG", ".", "getValueType", "(", "VT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "Assert", ")", ";" ]
LLVM	ARM64	TD	stmt_completion	CPU	8,354	[ ",", "node", ">", "{" ]	[ "def", "UXDri", ":", "BaseIntegerToFPUnscaled", "<", "isUnsigned", ",", "GPR64", ",", "FPR64", ",", "f64", ",", "asm" ]
LLVM	PowerPC	TD	program_repair	CPU	8,355	[ "<FIXS>", "DISP_3SLOTS_1C", ",", "DISP_3SLOTS_1C", "]", ",", "<FIXE>" ]	[ "def", ":", "InstRW", "[", "P9_LoadAndALU2Op_7C", ",", "IP_AGEN_1C", ",", "IP_EXEC_1C", ",", "<BUGS>", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", "]", ",", "<BUGE>", "(", "instrsLFSX", ",", "LFS" ]
GCC	nds32	MD	stmt_completion	CPU	8,356	[ ")" ]	[ "(", "xor", ":", "SI", "(", "ashift", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	X86	TD	program_repair	CPU	8,357	[ "<FIXS>", "EVEX", ",", "VVVV", ",", "EVEX_B", ",", "EVEX_RC", ";", "<FIXE>" ]	[ "(", "ins", "_", ".", "RC", ":", "$", "src2", ",", "_", ".", "RC", ":", "$", "src3", ",", "AVX512RC", ":", "$", "rc", ")", ",", "OpcodeStr", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "(", "_", ".", "VT", "(", "OpNode", "_", ".", "RC", ":", "$", "src2", ",", "_", ".", "RC", ":", "$", "src3", ",", "_", ".", "RC", ":", "$", "src1", ",", "(", "i32", "timm", ":", "$", "rc", ")", ")", ")", ">", ",", "<BUGS>", "EVEX_4V", ",", "EVEX_B", ",", "EVEX_RC", ";", "<BUGE>", "}" ]
GCC	arm	CPP	next_suggestion	CPU	8,358	[ "}" ]	[ "vaddq_u32", "(", "uint32x4_t", "_", "_", "a", ",", "uint32x4_t", "_", "_", "b", ")", "{", "return", "_", "_", "a", "+", "_", "_", "b", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	8,359	[ "(", "v4f32", "(", "IMPLICIT_DEF", ")", ")", ",", "SPR", ":", "$", "src", ",", "ssub_0", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "v4f32", "(", "scalar_to_vector", "SPR", ":", "$", "src", ")", ")", ",", "(", "INSERT_SUBREG" ]
LLVM	Hexagon	TD	stmt_completion	DSP	8,360	[ "[", "USR", "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";", "let", "Uses", "=" ]
LLVM	X86	CPP	code_generation	CPU	8,361	[ "unsigned", "X86TTIImpl", "::", "getNumberOfRegisters", "(", "unsigned", "ClassID", ")", "const", "{", "bool", "Vector", "=", "(", "ClassID", "==", "<NUM_LIT>", ")", ";", "if", "(", "Vector", "&&", "!", "ST", "->", "hasSSE1", "(", ")", ")", "return", "<NUM_LIT>", ";", "if", "(", "ST", "->", "is64Bit", "(", ")", ")", "{", "if", "(", "Vector", "&&", "ST", "->", "hasAVX512", "(", ")", ")", "return", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";", "}", "return", "<NUM_LIT>", ";", "}" ]	[ "�", "?", "Vector", "TTI", "begin", "�", "?" ]
LLVM	PowerPC	CPP	program_repair	CPU	8,362	[ "<FIXS>", "}", "else", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "REASSOC_XMM_AMM_BMM", ")", "{", "<FIXE>" ]	[ "InsInstrs", ".", "push_back", "(", "MINewA", ")", ";", "InsInstrs", ".", "push_back", "(", "MINewB", ")", ";", "InsInstrs", ".", "push_back", "(", "MINewC", ")", ";", "<BUGS>", "break", ";", "}", "case", "MachineCombinerPattern", "::", "REASSOC_XMM_AMM_BMM", ":", "{", "<BUGE>", "assert", "(", "NewVRD", "&&", "<STR_LIT>", "new FMA register not created!", "<STR_LIT>", ")", ";", "MachineInstrBuilder", "MINewA", "=" ]
GCC	arm	MD	program_repair	CPU	8,363	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "[", "(", "set", "(", "match_operand", ":", "SF", "\t", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unsigned_float", ":", "SF", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]
GCC	rl78	CPP	code_generation	MPU	8,364	[ "static", "unsigned", "int", "move_elim_pass", "(", "void", ")", "{", "rtx_insn", "", "insn", ",", "", "ninsn", ";", "rtx", "prev", "=", "NULL_RTX", ";", "for", "(", "insn", "=", "get_insns", "(", ")", ";", "insn", ";", "insn", "=", "ninsn", ")", "{", "rtx", "set", ";", "ninsn", "=", "next_nonnote_nondebug_insn", "(", "insn", ")", ";", "if", "(", "(", "set", "=", "single_set", "(", "insn", ")", ")", "==", "NULL_RTX", ")", "{", "prev", "=", "NULL_RTX", ";", "continue", ";", "}", "if", "(", "prev", "&&", "rtx_equal_p", "(", "SET_DEST", "(", "prev", ")", ",", "SET_SRC", "(", "set", ")", ")", "&&", "rtx_equal_p", "(", "SET_DEST", "(", "set", ")", ",", "SET_SRC", "(", "prev", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_SRC", "(", "prev", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_DEST", "(", "prev", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_SRC", "(", "set", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_DEST", "(", "set", ")", ")", ")", "{", "if", "(", "dump_file", ")", "fprintf", "(", "dump_file", ",", "<STR_LIT>", " Delete insn %d because it is redundant\\n", "<STR_LIT>", ",", "INSN_UID", "(", "insn", ")", ")", ";", "delete", "_", "insn", "(", "insn", ")", ";", "prev", "=", "NULL_RTX", ";", "}", "else", "prev", "=", "set", ";", "}", "if", "(", "dump_file", ")", "print_rtl_with_bb", "(", "dump_file", ",", "get_insns", "(", ")", ",", "TDF_NONE", ")", ";", "return", "<NUM_LIT>", ";", "}" ]	[ "Redundant", "move", "elimination", "pass", ".", "Must", "be", "run", "after", "the", "basic", "block", "reordering", "pass", "for", "the", "best", "effect", "." ]
GCC	ia64	CPP	stmt_completion	CPU	8,365	[ ")", ";" ]	[ "rtx", "t", ",", "f", ";", "t", "=", "gen_reg_rtx", "(", "mode", ")", ";", "x", "=", "gen_rtx_AND", "(", "mode", ",", "cmp", ",", "operands", "[", "<NUM_LIT>", "+", "negate", "]", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "t", ",", "x", ")", ")", ";", "f", "=", "gen_reg_rtx", "(", "mode", ")", ";", "x", "=", "gen_rtx_NOT", "(", "mode", ",", "cmp", ")", ";", "x", "=", "gen_rtx_AND", "(", "mode", ",", "x", ",", "operands", "[", "<NUM_LIT>", "-", "negate", "]", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "f", ",", "x", ")", ")", ";", "x", "=", "gen_rtx_IOR", "(", "mode", ",", "t", ",", "f", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "x", ")" ]
LLVM	BPF	CPP	stmt_completion	Virtual ISA	8,366	[ "Kind", "<<", "<NUM_LIT>", ";" ]	[ "BTFTypeDeclTag", "::", "BTFTypeDeclTag", "(", "uint32_t", "BaseTypeId", ",", "int", "ComponentIdx", ",", "StringRef", "Tag", ")", ":", "Tag", "(", "Tag", ")", "{", "Kind", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "BTFType", ".", "Info", "=" ]
GCC	aarch64	MD	stmt_completion	CPU	8,367	[ ",", "false", ")" ]	[ "(", "match_code", "<STR_LIT>", ")", "{", "return", "aarch64_simd_shift_imm_p", "(", "op", ",", "mode" ]
GCC	i386	CPP	stmt_completion	CPU	8,368	[ "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "return", "(", "_", "_", "m256d", ")", "_", "_", "builtin_ia32_rsqrt14pd256_mask", "(", "(", "_", "_", "v4df", ")", "_", "_", "A", ",", "(", "_", "_", "v4df", ")", "_", "mm256_setzero_pd", "(", ")", ",", "(", "_", "_" ]
LLVM	Videocore	CPP	next_suggestion	DSP	8,369	[ "return", "MCOperand", "(", ")", ";" ]	[ "switch", "(", "MOTy", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unknown operand type", "<STR_LIT>", ")", ";", "case", "MachineOperand", "::", "MO_Register", ":", "if", "(", "MO", ".", "isImplicit", "(", ")", ")", "break", ";", "return", "MCOperand", "::", "CreateReg", "(", "MO", ".", "getReg", "(", ")", ")", ";", "case", "MachineOperand", "::", "MO_Immediate", ":", "return", "MCOperand", "::", "CreateImm", "(", "MO", ".", "getImm", "(", ")", "+", "offset", ")", ";", "case", "MachineOperand", "::", "MO_RegisterMask", ":", "break", ";", "case", "MachineOperand", "::", "MO_MachineBasicBlock", ":", "case", "MachineOperand", "::", "MO_GlobalAddress", ":", "case", "MachineOperand", "::", "MO_BlockAddress", ":", "return", "LowerSymbolOperand", "(", "MO", ",", "MOTy", ",", "offset", ")", ";", "}" ]
GCC	i386	CPP	stmt_completion	CPU	8,370	[ "_", "Y", ",", "<NUM_LIT>", ",", "(", "_", "_", "mmask32", ")", "_", "_", "M", ")", ";" ]	[ "return", "(", "_", "_", "mmask32", ")", "_", "_", "builtin_ia32_ucmpb256_mask", "(", "(", "_", "_", "v32qi", ")", "_", "_", "X", ",", "(", "_", "_", "v32qi", ")", "_" ]
LLVM	X86	CPP	next_suggestion	CPU	8,371	[ "}" ]	[ "PBInst", "!=", "E", ";", "++", "PBInst", ")", "{", "if", "(", "PBInst", "->", "isMetaInstruction", "(", ")", ")", "continue", ";", "BlockCount", "++", ";", "if", "(", "BlockCount", ">=", "InspectionLimit", ")", "break", ";", "MachineInstr", "&", "MI", "=", "", "PBInst", ";", "if", "(", "MI", ".", "getDesc", "(", ")", ".", "isCall", "(", ")", ")", "return", "PotentialBlockers", ";", "PotentialBlockers", ".", "push_back", "(", "&", "MI", ")", ";", "}", "if", "(", "BlockCount", "<", "InspectionLimit", ")", "{", "MachineBasicBlock", "", "MBB", "=", "LoadInst", "->", "getParent", "(", ")", ";", "int", "LimitLeft", "=", "InspectionLimit", "-", "BlockCount", ";", "for", "(", "MachineBasicBlock", "", "PMBB", ":", "MBB", "->", "predecessors", "(", ")", ")", "{", "int", "PredCount", "=", "<NUM_LIT>", ";", "for", "(", "MachineInstr", "&", "PBInst", ":", "llvm", "::", "reverse", "(", "", "PMBB", ")", ")", "{", "if", "(", "PBInst", ".", "isMetaInstruction", "(", ")", ")", "continue", ";", "PredCount", "++", ";", "if", "(", "PredCount", ">=", "LimitLeft", ")", "break", ";", "if", "(", "PBInst", ".", "getDesc", "(", ")", ".", "isCall", "(", ")", ")", "break", ";", "PotentialBlockers", ".", "push_back", "(", "&", "PBInst", ")", ";", "}" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	8,372	[ "-", "Offset0", ")", "<", "<NUM_LIT>", ")", ";" ]	[ "assert", "(", "Offset1", ">", "Offset0", "&&", "<STR_LIT>", "Second offset should be larger than first offset!", "<STR_LIT>", ")", ";", "return", "(", "NumLoads", "<=", "<NUM_LIT>", "&&", "(", "Offset1" ]
GCC	alpha	MD	next_suggestion	MPU	8,373	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	c6x	MD	stmt_completion	VLIW	8,374	[ ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DF", "(", "float_extend", ":", "DF", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	8,375	[ ")", ")", "return", "MachineOutlinerInstrType", "::", "Illegal", ";" ]	[ "if", "(", "MI", ".", "isDebugInstr", "(", ")", "\|\|", "MI", ".", "isIndirectDebugValue", "(", ")", ")", "return", "MachineOutlinerInstrType", "::", "Invisible", ";", "if", "(", "MI", ".", "isKill", "(", ")", ")", "return", "MachineOutlinerInstrType", "::", "Invisible", ";", "if", "(", "isTailCall", "(", "MI", ")", ")", "return", "MachineOutlinerInstrType", "::", "Legal", ";", "if", "(", "MI", ".", "isTerminator", "(", ")", "\|\|", "MI", ".", "isReturn", "(", ")", ")", "{", "if", "(", "MI", ".", "getParent", "(", ")", "->", "succ_empty", "(", ")", ")", "return", "MachineOutlinerInstrType", "::", "Legal", ";", "return", "MachineOutlinerInstrType", "::", "Illegal", ";", "}", "if", "(", "MI", ".", "modifiesRegister", "(", "X86", "::", "RSP", ",", "&", "RI", ")", "\|\|", "MI", ".", "readsRegister", "(", "X86", "::", "RSP", ",", "&", "RI", ")", "\|\|", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitUseOfPhysReg", "(", "X86", "::", "RSP", ")", "\|\|", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitDefOfPhysReg", "(", "X86", "::", "RSP", ")", ")", "return", "MachineOutlinerInstrType", "::", "Illegal", ";", "if", "(", "MI", ".", "readsRegister", "(", "X86", "::", "RIP", ",", "&", "RI", ")", "\|\|", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitUseOfPhysReg", "(", "X86", "::", "RIP", ")", "\|\|", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitDefOfPhysReg", "(", "X86", "::", "RIP" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	8,376	[ "AMDGPU", "::", "VGPRRegBank", ")", ";" ]	[ "AlreadyInit", "=", "true", ";", "const", "RegisterBank", "&", "RBSGPR", "=", "getRegBank", "(", "AMDGPU", "::", "SGPRRegBankID", ")", ";", "(", "void", ")", "RBSGPR", ";", "assert", "(", "&", "RBSGPR", "==", "&", "AMDGPU", "::", "SGPRRegBank", ")", ";", "const", "RegisterBank", "&", "RBVGPR", "=", "getRegBank", "(", "AMDGPU", "::", "VGPRRegBankID", ")", ";", "(", "void", ")", "RBVGPR", ";", "assert", "(", "&", "RBVGPR", "==", "&" ]
GCC	sparc	MD	next_suggestion	CPU	8,377	[ "<STR_LIT>" ]	[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "abs", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	ARM	CPP	next_suggestion	CPU	8,378	[ "setIndexedLoadAction", "(", "im", ",", "MVT", "::", "v4i16", ",", "Legal", ")", ";" ]	[ "setOperationAction", "(", "ISD", "::", "UMAX", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "ABS", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MLOAD", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MSTORE", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "CTLZ", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "CTTZ", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BITREVERSE", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "BSWAP", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "CTPOP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_ADD", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_SMAX", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_UMAX", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_SMIN", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_UMIN", ",", "VT", ",", "Legal", ")", ";", "if", "(", "!", "HasMVEFP", ")", "{", "setOperationAction", "(", "ISD", "::", "SINT_TO_FP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UINT_TO_FP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FP_TO_SINT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FP_TO_UINT", ",", "VT", ",", "Expand", ")", ";", "}", "for", "(", "unsigned", "im", "=", "(", "unsigned", ")", "ISD", "::", "PRE_INC", ";", "im", "!=", "(", "unsigned", ")", "ISD", "::", "LAST_INDEXED_MODE", ";", "++", "im", ")", "{", "setIndexedLoadAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "}", "}", "const", "MVT", "FloatTypes", "[", "]", "=", "{", "MVT", "::", "v8f16", ",", "MVT", "::", "v4f32", "}", ";", "for", "(", "auto", "VT", ":", "FloatTypes", ")", "{", "addRegisterClass", "(", "VT", ",", "&", "ARM", "::", "MQPRRegClass", ")", ";", "if", "(", "!", "HasMVEFP", ")", "setAllExpand", "(", "VT", ")", ";", "setOperationAction", "(", "ISD", "::", "VECTOR_SHUFFLE", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "VT", ".", "getVectorElementType", "(", ")", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "VT", ".", "getVectorElementType", "(", ")", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MLOAD", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MSTORE", ",", "VT", ",", "Legal", ")", ";", "for", "(", "unsigned", "im", "=", "(", "unsigned", ")", "ISD", "::", "PRE_INC", ";", "im", "!=", "(", "unsigned", ")", "ISD", "::", "LAST_INDEXED_MODE", ";", "++", "im", ")", "{", "setIndexedLoadAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "}", "if", "(", "HasMVEFP", ")", "{", "setOperationAction", "(", "ISD", "::", "FMINNUM", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FMAXNUM", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FROUND", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FSQRT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FSIN", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FCOS", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FPOW", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FLOG", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FLOG2", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FLOG10", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FEXP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FEXP2", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FNEARBYINT", ",", "VT", ",", "Expand", ")", ";", "}", "}", "const", "MVT", "LongTypes", "[", "]", "=", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ";", "for", "(", "auto", "VT", ":", "LongTypes", ")", "{", "addRegisterClass", "(", "VT", ",", "&", "ARM", "::", "MQPRRegClass", ")", ";", "setAllExpand", "(", "VT", ")", ";", "setOperationAction", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "VT", ",", "Custom", ")", ";", "}", "setOperationAction", "(", "ISD", "::", "AND", ",", "MVT", "::", "v2i64", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "OR", ",", "MVT", "::", "v2i64", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "XOR", ",", "MVT", "::", "v2i64", ",", "Legal", ")", ";", "addAllExtLoads", "(", "MVT", "::", "v8i16", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "addAllExtLoads", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i16", ",", "Legal", ")", ";", "addAllExtLoads", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i16", ",", "Legal", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v8i16", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "for", "(", "unsigned", "im", "=", "(", "unsigned", ")", "ISD", "::", "PRE_INC", ";", "im", "!=", "(", "unsigned", ")", "ISD", "::", "LAST_INDEXED_MODE", ";", "++", "im", ")", "{", "setIndexedLoadAction", "(", "im", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "setIndexedLoadAction", "(", "im", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";" ]
GCC	h8300	MD	next_suggestion	MPU	8,379	[ "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "QHSI", "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	i386	MD	next_suggestion	CPU	8,380	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	LoongArch	CPP	program_repair	CPU	8,381	[ "<FIXS>", "MachineBasicBlock", "::", "iterator", "&", "NextMBBI", ",", "bool", "Large", ")", "{", "if", "(", "Large", ")", "return", "expandLargeAddressLoad", "(", "MBB", ",", "MBBI", ",", "NextMBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "LoongArchII", "::", "MO_GD_PC_HI", ")", ";", "<FIXE>" ]	[ "bool", "LoongArchPreRAExpandPseudo", "::", "expandLoadAddressTLSGD", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MBBI", ",", "<BUGS>", "MachineBasicBlock", "::", "iterator", "&", "NextMBBI", ")", "{", "<BUGE>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	8,382	[ "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";" ]	[ "def", "J4_cmpeqi_tp0_jump_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	8,383	[ "<", "<NUM_LIT>", ">", ";" ]	[ "class", "SHLLV_S_PH_ENC", ":", "SHLL_QB_FMT" ]
LLVM	LoongArch	CPP	code_generation	CPU	8,384	[ "Value", "", "LoongArchTargetLowering", "::", "emitMaskedAtomicRMWIntrinsic", "(", "IRBuilderBase", "&", "Builder", ",", "AtomicRMWInst", "", "AI", ",", "Value", "", "AlignedAddr", ",", "Value", "", "Incr", ",", "Value", "", "Mask", ",", "Value", "", "ShiftAmt", ",", "AtomicOrdering", "Ord", ")", "const", "{", "if", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Xchg", "&&", "isa", "<", "ConstantInt", ">", "(", "AI", "->", "getValOperand", "(", ")", ")", ")", "{", "ConstantInt", "", "CVal", "=", "cast", "<", "ConstantInt", ">", "(", "AI", "->", "getValOperand", "(", ")", ")", ";", "if", "(", "CVal", "->", "isZero", "(", ")", ")", "return", "Builder", ".", "CreateAtomicRMW", "(", "AtomicRMWInst", "::", "And", ",", "AlignedAddr", ",", "Builder", ".", "CreateNot", "(", "Mask", ",", "<STR_LIT>", "Inv_Mask", "<STR_LIT>", ")", ",", "AI", "->", "getAlign", "(", ")", ",", "Ord", ")", ";", "if", "(", "CVal", "->", "isMinusOne", "(", ")", ")", "return", "Builder", ".", "CreateAtomicRMW", "(", "AtomicRMWInst", "::", "Or", ",", "AlignedAddr", ",", "Mask", ",", "AI", "->", "getAlign", "(", ")", ",", "Ord", ")", ";", "}", "unsigned", "GRLen", "=", "Subtarget", ".", "getGRLen", "(", ")", ";", "Value", "", "Ordering", "=", "Builder", ".", "getIntN", "(", "GRLen", ",", "static_cast", "<", "uint64_t", ">", "(", "AI", "->", "getOrdering", "(", ")", ")", ")", ";", "Type", "", "Tys", "[", "]", "=", "{", "AlignedAddr", "->", "getType", "(", ")", "}", ";", "Function", "", "LlwOpScwLoop", "=", "Intrinsic", "::", "getDeclaration", "(", "AI", "->", "getModule", "(", ")", ",", "getIntrinsicForMaskedAtomicRMWBinOp", "(", "GRLen", ",", "AI", "->", "getOperation", "(", ")", ")", ",", "Tys", ")", ";", "if", "(", "GRLen", "==", "<NUM_LIT>", ")", "{", "Incr", "=", "Builder", ".", "CreateSExt", "(", "Incr", ",", "Builder", ".", "getInt64Ty", "(", ")", ")", ";", "Mask", "=", "Builder", ".", "CreateSExt", "(", "Mask", ",", "Builder", ".", "getInt64Ty", "(", ")", ")", ";", "ShiftAmt", "=", "Builder", ".", "CreateSExt", "(", "ShiftAmt", ",", "Builder", ".", "getInt64Ty", "(", ")", ")", ";", "}", "Value", "", "Result", ";", "if", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Min", "\|\|", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Max", ")", "{", "const", "DataLayout", "&", "DL", "=", "AI", "->", "getModule", "(", ")", "->", "getDataLayout", "(", ")", ";", "unsigned", "ValWidth", "=", "DL", ".", "getTypeStoreSizeInBits", "(", "AI", "->", "getValOperand", "(", ")", "->", "getType", "(", ")", ")", ";", "Value", "", "SextShamt", "=", "Builder", ".", "CreateSub", "(", "Builder", ".", "getIntN", "(", "GRLen", ",", "GRLen", "-", "ValWidth", ")", ",", "ShiftAmt", ")", ";", "Result", "=", "Builder", ".", "CreateCall", "(", "LlwOpScwLoop", ",", "{", "AlignedAddr", ",", "Incr", ",", "Mask", ",", "SextShamt", ",", "Ordering", "}", ")", ";", "}", "else", "{", "Result", "=", "Builder", ".", "CreateCall", "(", "LlwOpScwLoop", ",", "{", "AlignedAddr", ",", "Incr", ",", "Mask", ",", "Ordering", "}", ")", ";", "}", "if", "(", "GRLen", "==", "<NUM_LIT>", ")", "Result", "=", "Builder", ".", "CreateTrunc", "(", "Result", ",", "Builder", ".", "getInt32Ty", "(", ")", ")", ";", "return", "Result", ";", "}" ]	[ "Perform", "a", "masked", "atomicrmw", "using", "a", "target-specific", "intrinsic", "." ]
LLVM	X86	CPP	stmt_completion	CPU	8,385	[ "++", "I", ")", "if", "(", "I", "->", "isLoadFoldBarrier", "(", ")", ")", "return", "nullptr", ";" ]	[ "MachineInstr", "&", "DefMI", "=", "*", "MRI", "->", "getVRegDef", "(", "Reg", ")", ";", "if", "(", "(", "DefMI", ".", "getOpcode", "(", ")", "!=", "X86", "::", "MOV32rm", "&&", "DefMI", ".", "getOpcode", "(", ")", "!=", "X86", "::", "MOV64rm", ")", "\|\|", "DefMI", ".", "getParent", "(", ")", "!=", "FrameSetup", "->", "getParent", "(", ")", ")", "return", "nullptr", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "DefMI", ";", "I", "!=", "FrameSetup", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	8,386	[ "(", "ZeroReg", ")", ".", "addReg", "(", "PtrReg", ")", ";" ]	[ "MachineBasicBlock", "", "PPCTargetLowering", "::", "EmitPartwordAtomicBinary", "(", "MachineInstr", "&", "MI", ",", "MachineBasicBlock", "", "BB", ",", "bool", "is8bit", ",", "unsigned", "BinOpcode", ")", "const", "{", "if", "(", "Subtarget", ".", "hasPartwordAtomics", "(", ")", ")", "return", "EmitAtomicBinary", "(", "MI", ",", "BB", ",", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "BinOpcode", ")", ";", "const", "TargetInstrInfo", "", "TII", "=", "Subtarget", ".", "getInstrInfo", "(", ")", ";", "bool", "is64bit", "=", "Subtarget", ".", "isPPC64", "(", ")", ";", "unsigned", "ZeroReg", "=", "is64bit", "?", "PPC", "::", "ZERO8", ":", "PPC", "::", "ZERO", ";", "const", "BasicBlock", "", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "++", "BB", "->", "getIterator", "(", ")", ";", "unsigned", "dest", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "ptrA", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "ptrB", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "incr", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "DebugLoc", "dl", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "MachineBasicBlock", "", "loopMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "exitMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "loopMBB", ")", ";", "F", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "F", "->", "getRegInfo", "(", ")", ";", "const", "TargetRegisterClass", "", "RC", "=", "is64bit", "?", "&", "PPC", "::", "G8RCRegClass", ":", "&", "PPC", "::", "GPRCRegClass", ";", "unsigned", "PtrReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Shift1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "ShiftReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Incr2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "MaskReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp4Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "TmpDestReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Ptr1Reg", ";", "unsigned", "TmpReg", "=", "(", "!", "BinOpcode", ")", "?", "Incr2Reg", ":", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BB", "->", "addSuccessor", "(", "loopMBB", ")", ";", "if", "(", "ptrA", "!=", "ZeroReg", ")", "{", "Ptr1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "ADD8", ":", "PPC", "::", "ADD4", ")", ",", "Ptr1Reg", ")", ".", "addReg", "(", "ptrA", ")", ".", "addReg", "(", "ptrB", ")", ";", "}", "else", "{", "Ptr1Reg", "=", "ptrB", ";", "}", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "Shift1Reg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "XORI8", ":", "PPC", "::", "XORI", ")", ",", "ShiftReg", ")", ".", "addReg", "(", "Shift1Reg", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "is64bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLDICR", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "Incr2Reg", ")", ".", "addReg", "(", "incr", ")", ".", "addReg", "(", "ShiftReg", ")", ";", "if", "(", "is8bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask2Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "{", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "ORI", ")", ",", "Mask2Reg", ")", ".", "addReg", "(", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "}", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "MaskReg", ")", ".", "addReg", "(", "Mask2Reg", ")", ".", "addReg", "(", "ShiftReg", ")", ";", "BB", "=", "loopMBB", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LWARX", ")", ",", "TmpDestReg", ")", ".", "addReg" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	8,387	[ "{" ]	[ "bool", "hasMIMG_R128", "(", ")", "const" ]
LLVM	AArch64	TD	next_suggestion	CPU	8,388	[ "}" ]	[ "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "AddSubImmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "i32imm", ",", "i32imm", ")", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	8,389	[ "}" ]	[ "def", "_8H", ":", "N2VShift_RQ", "<", "<NUM_LIT>", ",", "u", ",", "opcode", ",", "asmop", ",", "<STR_LIT>", ",", "VPR128", ",", "v8i16", ",", "shr_imm16", ",", "OpNode", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	8,390	[ "Paired", ".", "I", "->", "eraseFromParent", "(", ")", ";" ]	[ "if", "(", "Regs", ".", "VAddr", ")", "MIB", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ")", ";", "unsigned", "JoinedFormat", "=", "getBufferFormatWithCompCount", "(", "CI", ".", "Format", ",", "CI", ".", "Width", "+", "Paired", ".", "Width", ",", "", "STM", ")", ";", "assert", "(", "CI", ".", "I", "->", "hasOneMemOperand", "(", ")", "&&", "Paired", ".", "I", "->", "hasOneMemOperand", "(", ")", ")", ";", "MachineInstr", "", "New", "=", "MIB", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "srsrc", ")", ")", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "soffset", ")", ")", ".", "addImm", "(", "std", "::", "min", "(", "CI", ".", "Offset", ",", "Paired", ".", "Offset", ")", ")", ".", "addImm", "(", "JoinedFormat", ")", ".", "addImm", "(", "CI", ".", "CPol", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "combineKnownAdjacentMMOs", "(", "CI", ",", "Paired", ")", ")", ";", "CI", ".", "I", "->", "eraseFromParent", "(", ")", ";" ]
GCC	rs6000	MD	program_repair	CPU	8,391	[ "<FIXS>", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<FIXE>" ]	[ "rtx", "par", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "rtvec_alloc", "(", "<NUM_LIT>", ")", ")", "<BUGS>", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "<BUGE>", "gen_rtx_MULT", "(", "V2SFmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_CLOBBER", "(", "VOIDmode", ",", "gen_rtx_REG", "(", "SImode", ",", "SPEFSCR_REGNO", ")", ")", "emit_insn", "(", "par", ")" ]
GCC	rs6000	MD	next_suggestion	CPU	8,392	[ "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]" ]	[ "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "set", "(", "mem", ":", "V4SI", "(", "plus", ":", "P", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	ARM	CPP	stmt_completion	CPU	8,393	[ "::", "MQQPRRegClass", ";" ]	[ "(", "void", ")", "isDivergent", ";", "if", "(", "Subtarget", "->", "hasNEON", "(", ")", ")", "{", "if", "(", "VT", "==", "MVT", "::", "v4i64", ")", "return", "&", "ARM", "::", "QQPRRegClass", ";", "if", "(", "VT", "==", "MVT", "::", "v8i64", ")", "return", "&", "ARM", "::", "QQQQPRRegClass", ";", "}", "if", "(", "Subtarget", "->", "hasMVEIntegerOps", "(", ")", ")", "{", "if", "(", "VT", "==", "MVT", "::", "v4i64", ")", "return", "&", "ARM" ]
GCC	i386	CPP	stmt_completion	CPU	8,394	[ "mmask8", "_", "_", "U", ",", "_", "_", "m256i", "_", "_", "A", ",", "_", "_", "m256i", "_", "_", "B", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m256i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_mask_unpacklo_epi64", "(", "_", "_", "m256i", "_", "_", "W", ",", "_", "_" ]
LLVM	X86	CPP	next_suggestion	CPU	8,395	[ "}" ]	[ "DarwinX86AsmBackend", "(", "const", "Target", "&", "T", ")", ":", "X86AsmBackend", "(", "T", ")", "{", "HasScatteredSymbols", "=", "true", ";" ]
GCC	sparc	CPP	next_suggestion	CPU	8,396	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "v2si", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "vis_fpsubs32", "(", "_", "_", "v2si", "_", "_", "A", ",", "_", "_", "v2si", "_", "_", "B", ")", "{", "return", "_", "_", "builtin_vis_fpsubs32", "(", "_", "_", "A", ",", "_", "_", "B", ")", ";" ]
GCC	arm	CPP	stmt_completion	CPU	8,397	[ ";" ]	[ "if", "(", "TARGET_THUMB2", ")", "{", "for", "(", "reg", "=", "FIRST_HI_REGNUM", ";", "reg", "<", "<NUM_LIT>", ";", "reg", "++", ")", "if", "(", "pushed_regs_mask", "&", "(", "<NUM_LIT>", "<<", "reg", ")", ")", "return", "reg", ";", "}", "gcc_unreachable", "(", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	8,398	[ "let", "AsmString", "=", "!", "if", "(", "!", "eq", "(", "opc", ",", "<NUM_LIT>", ")", ",", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", ")", ",", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", ")", ")", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pg", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "opc", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "opc", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pd", ";" ]
GCC	frv	CPP	next_suggestion	VLIW	8,399	[ "if", "(", "unspec", "->", "offset", "==", "<NUM_LIT>", ")", "return", "true", ";" ]	[ "if", "(", "GET_CODE", "(", "x", ")", "==", "PLUS", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", "{", "unspec", "->", "offset", "+=", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ";", "x", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "}", "if", "(", "GET_CODE", "(", "x", ")", "==", "UNSPEC", "&&", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_GOT", ")", "{", "unspec", "->", "symbol", "=", "XVECEXP", "(", "x", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unspec", "->", "reloc", "=", "INTVAL", "(", "XVECEXP", "(", "x", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ";" ]

GCC

cr16

CPP

next_suggestion

MPU

8,300

[ "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", "&&", "(", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", "||", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "LABEL_REF", ")", "&&", "(", "GET_CODE", "(", "XEXP", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", ")", "return", "<NUM_LIT>", ";" ]

[ "return", "<NUM_LIT>", ";", "case", "CONST", ":" ]

GCC

ia64

MD

program_repair

CPU

8,301

[ "<FIXS>", "emit_insn", "(", "gen_mix2_even", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<FIXE>" ]

[ "<STR_LIT>", "{", "rtx", "temp", "=", "gen_reg_rtx", "(", "V4HImode", ")", "<BUGS>", "if", "(", "TARGET_BIG_ENDIAN", ")", "emit_insn", "(", "gen_mix2_l", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "elseemit_insn", "(", "gen_mix2_r", "(", "temp", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<BUGE>", "emit_insn", "(", "gen_vec_extract_evenodd_helper", "(", "operands", "[", "<NUM_LIT>", "]", ",", "temp", ")", ")", "DONE", "}", ")" ]

GCC

i386

MD

program_repair

CPU

8,302

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "match_operand", ":", "SWI48", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "{", "bool", "use_ndd", "=", "get_attr_isa", "(", "insn", ")", "=", "=", "ISA_APX_NDDswitch", "(", "get_attr_type", "(", "insn", ")", ")" ]

LLVM

VE

TD

stmt_completion

CPU

8,303

[ "sy", ",", "(", "LO7", "$", "Z", ")", ",", "i32", ":", "$", "vl", ",", "v256f64", ":", "$", "pt", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "int_ve_vl_vgt_vvssvl", "v256f64", ":", "$", "vy", ",", "i64", ":", "$", "sy", ",", "zero", ":", "$", "Z", ",", "v256f64", ":", "$", "pt", ",", "i32", ":", "$", "vl", ")", ",", "(", "VGTvrzl_v", "v256f64", ":", "$", "vy", ",", "i64", ":", "$" ]

GCC

bfin

CPP

stmt_completion

DSP

8,304

[ ",", "regno", ")", ")", "{" ]

[ "rtx", "postinc1", "=", "gen_rtx_POST_INC", "(", "SImode", ",", "spreg", ")", ";", "rtx", "postinc", "=", "gen_rtx_MEM", "(", "SImode", ",", "postinc1", ")", ";", "int", "ndregs", "=", "saveall", "?", "<NUM_LIT>", ":", "n_dregs_to_save", "(", "is_inthandler", ",", "false", ")", ";", "int", "npregs", "=", "saveall", "?", "<NUM_LIT>", ":", "n_pregs_to_save", "(", "is_inthandler", ",", "false", ")", ";", "int", "ndregs_consec", "=", "saveall", "?", "<NUM_LIT>", ":", "n_dregs_to_save", "(", "is_inthandler", ",", "true", ")", ";", "int", "npregs_consec", "=", "saveall", "?", "<NUM_LIT>", ":", "n_pregs_to_save", "(", "is_inthandler", ",", "true", ")", ";", "int", "total_consec", "=", "ndregs_consec", "+", "npregs_consec", ";", "int", "i", ",", "regno", ";", "rtx_insn", "*", "insn", ";", "MEM_VOLATILE_P", "(", "postinc", ")", "=", "<NUM_LIT>", ";", "for", "(", "i", "=", "REG_CC", "-", "<NUM_LIT>", ";", "i", ">", "REG_P7", ";", "i", "--", ")", "if", "(", "saveall", "||", "(", "is_inthandler", "&&", "(", "df_regs_ever_live_p", "(", "i", ")", "||", "(", "!", "leaf_function_p", "(", ")", "&&", "call_used_or_fixed_reg_p", "(", "i", ")", ")", ")", ")", ")", "{", "if", "(", "i", "==", "REG_A0", "||", "i", "==", "REG_A1", ")", "{", "rtx", "mem", "=", "gen_rtx_MEM", "(", "PDImode", ",", "postinc1", ")", ";", "MEM_VOLATILE_P", "(", "mem", ")", "=", "<NUM_LIT>", ";", "emit_move_insn", "(", "gen_rtx_REG", "(", "PDImode", ",", "i", ")", ",", "mem", ")", ";", "}", "else", "emit_move_insn", "(", "gen_rtx_REG", "(", "SImode", ",", "i", ")", ",", "postinc", ")", ";", "}", "regno", "=", "REG_P5", "-", "npregs_consec", ";", "for", "(", ";", "npregs", "!=", "npregs_consec", ";", "regno", "--", ")", "{", "if", "(", "must_save_p", "(", "is_inthandler", ",", "regno", ")", ")", "{", "emit_move_insn", "(", "gen_rtx_REG", "(", "word_mode", ",", "regno", ")", ",", "postinc", ")", ";", "npregs", "--", ";", "}", "}", "regno", "=", "REG_R7", "-", "ndregs_consec", ";", "for", "(", ";", "ndregs", "!=", "ndregs_consec", ";", "regno", "--", ")", "{", "if", "(", "must_save_p", "(", "is_inthandler" ]

LLVM

XCore

CPP

stmt_completion

MPU

8,305

[ "FrameLowering", "(", "*", "this", ")", ",", "TLInfo", "(", "TM", ",", "*", "this", ")", ",", "TSInfo", "(", ")", "{" ]

[ "XCoreSubtarget", "::", "XCoreSubtarget", "(", "const", "Triple", "&", "TT", ",", "const", "std", "::", "string", "&", "CPU", ",", "const", "std", "::", "string", "&", "FS", ",", "const", "TargetMachine", "&", "TM", ")", ":", "XCoreGenSubtargetInfo", "(", "TT", ",", "CPU", ",", "CPU", ",", "FS", ")", ",", "InstrInfo", "(", ")", "," ]

LLVM

ARM

CPP

next_suggestion

CPU

8,306

[ "uint32_t", "Imm", "=", "<NUM_LIT>", ";" ]

[ "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPUSH", "||", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP", "||", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP_RET", ")", "{", "for", "(", "const", "MachineOperand", "&", "MO", ":", "llvm", "::", "drop_begin", "(", "MI", ".", "operands", "(", ")", ",", "<NUM_LIT>", ")", ")", "{", "if", "(", "MO", ".", "isImplicit", "(", ")", "||", "!", "MO", ".", "isReg", "(", ")", ")", "continue", ";", "Register", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "if", "(", "Reg", "<", "ARM", "::", "R0", "||", "Reg", ">", "ARM", "::", "R7", ")", "{", "if", "(", "!", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPUSH", "&&", "Reg", "==", "ARM", "::", "LR", ")", "&&", "!", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP_RET", "&&", "Reg", "==", "ARM", "::", "PC", ")", ")", "{", "ErrInfo", "=", "<STR_LIT>", "Unsupported register in Thumb1 push/pop", "<STR_LIT>", ";", "return", "false", ";", "}", "}", "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "ARM", "::", "MVE_VMOV_q_rr", ")", "{", "assert", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", ";", "if", "(", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", ")", "||", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ")", "{", "ErrInfo", "=", "<STR_LIT>", "Incorrect array index for MVE_VMOV_q_rr", "<STR_LIT>", ";", "return", "false", ";", "}", "}", "<STR_LIT>", "::", "<STR_LIT>", "AddrMode", "=", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "(", "MI", ".", "getDesc", "(", ")", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "switch", "(", "AddrMode", ")", "{", "default", ":", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{" ]

GCC

pa

MD

next_suggestion

CPU

8,307

[ "(", "use", "(", "const_int", "<NUM_LIT>", ")", ")", "]", ")", "]" ]

[ "(", "call", "(", "mem", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "<NUM_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "SI", "<NUM_LIT>", ")", ")" ]

LLVM

ARM

CPP

next_suggestion

CPU

8,308

[ "}" ]

[ "bool", "ARMPreAllocLoadStoreOpt", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "Fn", ")", "{", "if", "(", "AssumeMisalignedLoadStores", ")", "return", "false", ";", "TD", "=", "&", "Fn", ".", "getDataLayout", "(", ")", ";", "STI", "=", "&", "static_cast", "<", "const", "ARMSubtarget", "&", ">", "(", "Fn", ".", "getSubtarget", "(", ")", ")", ";", "TII", "=", "STI", "->", "getInstrInfo", "(", ")", ";", "TRI", "=", "STI", "->", "getRegisterInfo", "(", ")", ";", "MRI", "=", "&", "Fn", ".", "getRegInfo", "(", ")", ";", "MF", "=", "&", "Fn", ";", "bool", "Modified", "=", "false", ";", "for", "(", "MachineBasicBlock", "&", "MFI", ":", "Fn", ")", "Modified", "|=", "RescheduleLoadStoreInstrs", "(", "&", "MFI", ")", ";", "return", "Modified", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

8,309

[ "<STR_LIT>", ";" ]

[ "def", "MipsMemSimm9GPRAsmOperand", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "let", "SuperClasses", "=", "[", "MipsMemAsmOperand", "]", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";", "let", "PredicateMethod", "=" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

8,310

[ "::", "STACKSAVE", ":" ]

[ "case", "ISD", "::", "SELECT_CC", ":", "return", "lowerSELECT_CC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SETCC", ":", "return", "lowerSETCC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "GlobalAddress", ":", "return", "lowerGlobalAddress", "(", "cast", "<", "GlobalAddressSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "GlobalTLSAddress", ":", "return", "lowerGlobalTLSAddress", "(", "cast", "<", "GlobalAddressSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "BlockAddress", ":", "return", "lowerBlockAddress", "(", "cast", "<", "BlockAddressSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "JumpTable", ":", "return", "lowerJumpTable", "(", "cast", "<", "JumpTableSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "ConstantPool", ":", "return", "lowerConstantPool", "(", "cast", "<", "ConstantPoolSDNode", ">", "(", "Op", ")", ",", "DAG", ")", ";", "case", "ISD", "::", "BITCAST", ":", "return", "lowerBITCAST", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VASTART", ":", "return", "lowerVASTART", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "VACOPY", ":", "return", "lowerVACOPY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "lowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "GET_DYNAMIC_AREA_OFFSET", ":", "return", "lowerGET_DYNAMIC_AREA_OFFSET", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SMUL_LOHI", ":", "return", "lowerSMUL_LOHI", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "UMUL_LOHI", ":", "return", "lowerUMUL_LOHI", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SDIVREM", ":", "return", "lowerSDIVREM", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "UDIVREM", ":", "return", "lowerUDIVREM", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SADDO", ":", "case", "ISD", "::", "SSUBO", ":", "case", "ISD", "::", "UADDO", ":", "case", "ISD", "::", "USUBO", ":", "return", "lowerXALUO", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ADDCARRY", ":", "case", "ISD", "::", "SUBCARRY", ":", "return", "lowerADDSUBCARRY", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "OR", ":", "return", "lowerOR", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CTPOP", ":", "return", "lowerCTPOP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_FENCE", ":", "return", "lowerATOMIC_FENCE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_SWAP", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_STORE", ":", "return", "lowerATOMIC_STORE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD", ":", "return", "lowerATOMIC_LOAD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_ADD", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "return", "lowerATOMIC_LOAD_SUB", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_AND", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_OR", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_XOR", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_NAND", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_MIN", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_MAX", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_UMIN", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_LOAD_UMAX", ":", "return", "lowerATOMIC_LOAD_OP", "(", "Op", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ATOMIC_CMP_SWAP_WITH_SUCCESS", ":", "return", "lowerATOMIC_CMP_SWAP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD" ]

LLVM

X86

CPP

stmt_completion

CPU

8,311

[ "<", "LoadSDNode", ">", "(", "St", "->", "getValue", "(", ")", ")", "->", "isSimple", "(", ")", "&&", "St", "->", "getChain", "(", ")", ".", "hasOneUse", "(", ")", "&&", "St", "->", "isSimple", "(", ")", ")", "{" ]

[ "if", "(", "NumElems", "<", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "return", "splitVectorStore", "(", "St", ",", "DAG", ")", ";", "}", "if", "(", "VT", ".", "is128BitVector", "(", ")", "&&", "Subtarget", ".", "hasSSE2", "(", ")", ")", "{", "MVT", "NTVT", "=", "Subtarget", ".", "hasSSE4A", "(", ")", "?", "MVT", "::", "v2f64", ":", "(", "TLI", ".", "isTypeLegal", "(", "MVT", "::", "i64", ")", "?", "MVT", "::", "v2i64", ":", "MVT", "::", "v4i32", ")", ";", "return", "scalarizeVectorStore", "(", "St", ",", "NTVT", ",", "DAG", ")", ";", "}", "}", "if", "(", "!", "St", "->", "isTruncatingStore", "(", ")", "&&", "VT", "==", "MVT", "::", "v16i8", "&&", "!", "Subtarget", ".", "hasBWI", "(", ")", "&&", "St", "->", "getValue", "(", ")", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", "&&", "St", "->", "getValue", "(", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "MVT", "::", "v16i16", "&&", "TLI", ".", "isTruncStoreLegal", "(", "MVT", "::", "v16i32", ",", "MVT", "::", "v16i8", ")", "&&", "St", "->", "getValue", "(", ")", ".", "hasOneUse", "(", ")", "&&", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "{", "SDValue", "Ext", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "MVT", "::", "v16i32", ",", "St", "->", "getValue", "(", ")", ")", ";", "return", "DAG", ".", "getTruncStore", "(", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Ext", ",", "St", "->", "getBasePtr", "(", ")", ",", "MVT", "::", "v16i8", ",", "St", "->", "getMemOperand", "(", ")", ")", ";", "}", "if", "(", "!", "St", "->", "isTruncatingStore", "(", ")", "&&", "StoredVal", ".", "hasOneUse", "(", ")", "&&", "(", "StoredVal", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "StoredVal", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "TLI", ".", "isTruncStoreLegal", "(", "StoredVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ",", "VT", ")", ")", "{", "bool", "IsSigned", "=", "StoredVal", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "EmitTruncSStore", "(", "IsSigned", ",", "St", "->", "getChain", "(", ")", ",", "dl", ",", "StoredVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "St", "->", "getBasePtr", "(", ")", ",", "VT", ",", "St", "->", "getMemOperand", "(", ")", ",", "DAG", ")", ";", "}", "if", "(", "St", "->", "isTruncatingStore", "(", ")", "&&", "VT", ".", "isVector", "(", ")", ")", "{", "if", "(", "DCI", ".", "isBeforeLegalize", "(", ")", "||", "TLI", ".", "isTypeLegal", "(", "St", "->", "getMemoryVT", "(", ")", ")", ")", "if", "(", "SDValue", "Avg", "=", "detectAVGPattern", "(", "St", "->", "getValue", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "DAG", ",", "Subtarget", ",", "dl", ")", ")", "return", "DAG", ".", "getStore", "(", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Avg", ",", "St", "->", "getBasePtr", "(", ")", ",", "St", "->", "getPointerInfo", "(", ")", ",", "St", "->", "getOriginalAlign", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ")", ";", "if", "(", "TLI", ".", "isTruncStoreLegal", "(", "VT", ",", "StVT", ")", ")", "{", "if", "(", "SDValue", "Val", "=", "detectSSatPattern", "(", "St", "->", "getValue", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ")", ")", "return", "EmitTruncSStore", "(", "true", ",", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Val", ",", "St", "->", "getBasePtr", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", ",", "DAG", ")", ";", "if", "(", "SDValue", "Val", "=", "detectUSatPattern", "(", "St", "->", "getValue", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "DAG", ",", "dl", ")", ")", "return", "EmitTruncSStore", "(", "false", ",", "St", "->", "getChain", "(", ")", ",", "dl", ",", "Val", ",", "St", "->", "getBasePtr", "(", ")", ",", "St", "->", "getMemoryVT", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "unsigned", "AddrSpace", "=", "St", "->", "getAddressSpace", "(", ")", ";", "if", "(", "AddrSpace", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "AddrSpace", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "AddrSpace", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "MVT", "PtrVT", "=", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ";", "if", "(", "PtrVT", "!=", "St", "->", "getBasePtr", "(", ")", ".", "getSimpleValueType", "(", ")", ")", "{", "SDValue", "Cast", "=", "DAG", ".", "getAddrSpaceCast", "(", "dl", ",", "PtrVT", ",", "St", "->", "getBasePtr", "(", ")", ",", "AddrSpace", ",", "<NUM_LIT>", ")", ";", "return", "DAG", ".", "getStore", "(", "St", "->", "getChain", "(", ")", ",", "dl", ",", "StoredVal", ",", "Cast", ",", "St", "->", "getPointerInfo", "(", ")", ",", "St", "->", "getOriginalAlign", "(", ")", ",", "St", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ",", "St", "->", "getAAInfo", "(", ")", ")", ";", "}", "}", "if", "(", "VT", ".", "getSizeInBits", "(", ")", "!=", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "const", "Function", "&", "F", "=", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", ";", "bool", "NoImplicitFloatOps", "=", "F", ".", "hasFnAttribute", "(", "Attribute", "::", "NoImplicitFloat", ")", ";", "bool", "F64IsLegal", "=", "!", "Subtarget", ".", "useSoftFloat", "(", ")", "&&", "!", "NoImplicitFloatOps", "&&", "Subtarget", ".", "hasSSE2", "(", ")", ";", "if", "(", "(", "VT", "==", "MVT", "::", "i64", "&&", "F64IsLegal", "&&", "!", "Subtarget", ".", "is64Bit", "(", ")", ")", "&&", "isa", "<", "LoadSDNode", ">", "(", "St", "->", "getValue", "(", ")", ")", "&&", "cast" ]

LLVM

AArch64

CPP

stmt_completion

CPU

8,312

[ ";" ]

[ "if", "(", "WantsExt", ")", "{", "MachineInstr", "*", "ExtInst", "=", "getDefIgnoringCopies", "(", "OffsetReg", ",", "MRI", ")", ";", "auto", "Ext", "=", "getExtendTypeForInst", "(", "*", "ExtInst", ",", "MRI", ",", "true", ")", ";", "if", "(", "Ext", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "None", ";", "SignExtend", "=", "isSignExtendShiftType", "(", "Ext", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "if", "(", "SignExtend", "&&", "Ext", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "None", ";", "MachineIRBuilder", "MIB", "(", "*", "MRI", ".", "getVRegDef", "(", "Root", ".", "getReg", "(", ")", ")", ")", ";", "OffsetReg", "=", "ExtInst", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "OffsetReg", "=", "narrowExtendRegIfNeeded", "(", "OffsetReg", ",", "MIB", ")", ";", "}", "return", "{", "{", "[", "=", "]", "(", "MachineInstrBuilder", "&", "MIB", ")", "{", "MIB", ".", "addUse", "(", "Base", ".", "getReg", "(", ")", ")", ";", "}", ",", "[", "=", "]", "(", "MachineInstrBuilder", "&", "MIB", ")", "{", "MIB", ".", "addUse", "(", "OffsetReg", ")", ";", "}", ",", "[", "=", "]", "(", "MachineInstrBuilder", "&", "MIB", ")", "{", "MIB", ".", "addImm", "(", "SignExtend", ")", ";", "MIB", ".", "addImm", "(", "<NUM_LIT>", ")" ]

GCC

s390

CPP

program_repair

MPU

8,313

[ "<FIXS>", "#", "define", "EXPONENT_BIAS", "<NUM_LIT>", "#", "define", "MANTISSA_BITS", "<NUM_LIT>", "#", "define", "PRECISION", "(", "MANTISSA_BITS", "+", "<NUM_LIT>", ")", "<FIXE>", "<FIXS>", "#", "define", "SIGN", "(", "fp", ")", "(", "(", "fp", ".", "l", ".", "upper", ")", "&", "SIGNBIT", ")", "<FIXE>", "<FIXS>", "#", "define", "HIDDEND_LL", "(", "(", "UDItype_x", ")", "<NUM_LIT>", "<<", "MANTISSA_BITS", ")", "#", "define", "LLONG_MAX", "<NUM_LIT>", "LL", "#", "define", "LLONG_MIN", "(", "-", "LLONG_MAX", "-", "<NUM_LIT>", "LL", ")", "<FIXE>" ]

[ "#", "ifndef", "_", "_", "s390x__", "#", "define", "EXPD", "(", "fp", ")", "(", "(", "(", "fp", ".", "l", ".", "upper", ")", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", "<BUGS>", "#", "define", "EXCESSD", "<NUM_LIT>", "<BUGE>", "#", "define", "SIGNBIT", "<NUM_LIT>", "<BUGS>", "#", "define", "SIGND", "(", "fp", ")", "(", "(", "fp", ".", "l", ".", "upper", ")", "&", "SIGNBIT", ")", "<BUGE>", "#", "define", "MANTD_LL", "(", "fp", ")", "(", "(", "fp", ".", "ll", "&", "(", "HIDDEND_LL", "-", "<NUM_LIT>", ")", ")", "|", "HIDDEND_LL", ")", "#", "define", "FRACD_LL", "(", "fp", ")", "(", "fp", ".", "ll", "&", "(", "HIDDEND_LL", "-", "<NUM_LIT>", ")", ")", "<BUGS>", "#", "define", "HIDDEND_LL", "(", "(", "UDItype_x", ")", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", "<BUGE>", "typedef", "int", "DItype_x", "_", "_", "attribute__", "(", "(", "mode", "(", "DI", ")", ")", ")", ";", "typedef", "unsigned", "int", "UDItype_x", "_", "_", "attribute__", "(", "(", "mode", "(", "DI", ")", ")", ")", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

8,314

[ ",", "unsigned", "N", ")", "const", "{" ]

[ "void", "adds6_0ExtOperands", "(", "MCInst", "&", "Inst" ]

GCC

s390

MD

stmt_completion

MPU

8,315

[ ")", ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "sign_extend", ":", "GPR", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Tile64

TD

stmt_completion

VLIW

8,316

[ ",", "<STR_LIT>", ",", "[", "]", ">", ";" ]

[ "def", "PICJAL", ":", "InstCtrT64", "<", "(", "outs", ")", ",", "(", "ins", "calltarget", ":", "$", "dst", ",", "variable_ops", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

8,317

[ "TYPE_ZMM", ":" ]

[ "static", "bool", "translateRM", "(", "MCInst", "&", "mcInst", ",", "const", "OperandSpecifier", "&", "operand", ",", "InternalInstruction", "&", "insn", ",", "const", "MCDisassembler", "*", "Dis", ")", "{", "switch", "(", "operand", ".", "type", ")", "{", "default", ":", "debug", "(", "<STR_LIT>", "Unexpected type for a R/M operand", "<STR_LIT>", ")", ";", "return", "true", ";", "case", "TYPE_R8", ":", "case", "TYPE_R16", ":", "case", "TYPE_R32", ":", "case", "TYPE_R64", ":", "case", "TYPE_Rv", ":", "case", "TYPE_MM64", ":", "case", "TYPE_XMM", ":", "case", "TYPE_YMM", ":", "case" ]

LLVM

SystemZ

TD

next_suggestion

CPU

8,318

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "R1", ";", "bits", "<", "<NUM_LIT>", ">", "BD2", ";", "bits", "<", "<NUM_LIT>", ">", "V3", ";", "bits", "<", "<NUM_LIT>", ">", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "R1", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V3", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "BD2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M4", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

8,319

[ "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

[ "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]

GCC

mmix

CPP

next_suggestion

CPU

8,320

[ "}" ]

[ "regno", ">=", "MMIX_FIRST_GLOBAL_REGNUM", ";", "regno", "--", ")", "if", "(", "(", "(", "regno", "!=", "MMIX_FRAME_POINTER_REGNUM", "||", "!", "frame_pointer_needed", ")", "&&", "regs_ever_live", "[", "regno", "]", "&&", "!", "call_used_regs", "[", "regno", "]", ")", "||", "IS_MMIX_EH_RETURN_DATA_REG", "(", "regno", ")", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "if", "(", "MMIX_CFUN_HAS_LANDING_PAD", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "else", "if", "(", "MMIX_CFUN_NEEDS_SAVED_EH_RETURN_ADDRESS", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "if", "(", "frame_pointer_needed", ")", "stack_space_to_deallocate", "+=", "<NUM_LIT>", ";", "if", "(", "(", "stack_space_to_deallocate", "%", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "internal_error", "(", "<STR_LIT>", "stack frame not a multiple of octabyte: %wd", "<STR_LIT>", ",", "stack_space_to_deallocate", ")", ";", "for", "(", "regno", "=", "MMIX_FIRST_GLOBAL_REGNUM", ";", "regno", "<=", "<NUM_LIT>", ";", "regno", "++", ")", "if", "(", "(", "(", "regno", "!=", "MMIX_FRAME_POINTER_REGNUM", "||", "!", "frame_pointer_needed", ")", "&&", "regs_ever_live", "[", "regno", "]", "&&", "!", "call_used_regs", "[", "regno", "]", ")", "||", "IS_MMIX_EH_RETURN_DATA_REG", "(", "regno", ")", ")", "{", "if", "(", "offset", ">", "<NUM_LIT>", ")", "{", "mmix_emit_sp_add", "(", "offset", ")", ";", "stack_space_to_deallocate", "-=", "offset", ";", "offset", "=", "<NUM_LIT>", ";", "}", "emit_move_insn", "(", "gen_rtx_REG", "(", "DImode", ",", "regno", ")", ",", "gen_rtx_MEM", "(", "DImode", ",", "plus_constant", "(", "stack_pointer_rtx", ",", "offset", ")", ")", ")", ";", "offset", "+=", "<NUM_LIT>", ";" ]

GCC

rs6000

CPP

next_suggestion

CPU

8,321

[ "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";" ]

[ "_", "_", "m64_union", "_", "_", "mu1", ",", "_", "_", "mu2", ",", "_", "_", "res", ";", "_", "_", "mu1", ".", "as_m64", "=", "_", "_", "m1", ";", "_", "_", "mu2", ".", "as_m64", "=", "_", "_", "m2", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu2", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu2", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu1", ".", "as_char", "[", "<NUM_LIT>", "]", ";", "_", "_", "res", ".", "as_char", "[", "<NUM_LIT>", "]", "=", "_", "_", "mu2", ".", "as_char", "[", "<NUM_LIT>", "]", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

8,322

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Sd", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

ARM64

TD

next_suggestion

CPU

8,323

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]

LLVM

BPF

CPP

stmt_completion

Virtual ISA

8,324

[ "(", ")", ")", ";" ]

[ "initializeBPFMIPeepholePass", "(", "*", "PassRegistry", "::", "getPassRegistry" ]

GCC

pa

MD

stmt_completion

CPU

8,325

[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "pc", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "cond", "[", "(", "lt", "(", "abs", "(", "minus", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", "(", "pc", ")" ]

GCC

i386

MD

stmt_completion

CPU

8,326

[ "]", ")" ]

[ "[", "(", "unspec_volatile", "[", "(", "match_operand", "<NUM_LIT>", ")", "]", "UNSPECV_PROLOGUE_USE", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

s390

MD

stmt_completion

MPU

8,327

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>" ]

GCC

sparc

MD

next_suggestion

CPU

8,328

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "P", "[", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_EDGE8N", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

program_repair

CPU

8,329

[ "<FIXS>", "void", "ARMFrameLowering", "::", "emitPrologue", "(", "MachineFunction", "&", "MF", ",", "MachineBasicBlock", "&", "MBB", ")", "const", "{", "assert", "(", "&", "MBB", "==", "&", "MF", ".", "front", "(", ")", "&&", "<STR_LIT>", "Shrink-wrapping not yet implemented", "<STR_LIT>", ")", ";", "<FIXE>" ]

[ "}", "}", "<BUGS>", "void", "ARMFrameLowering", "::", "emitPrologue", "(", "MachineFunction", "&", "MF", ")", "const", "{", "MachineBasicBlock", "&", "MBB", "=", "MF", ".", "front", "(", ")", ";", "<BUGE>", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ";", "MachineFrameInfo", "*", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "ARMFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "ARMFunctionInfo", ">", "(", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

8,330

[ "OpcodeStr", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "DPR", ":", "$", "Vd", ",", "(", "TyD", "(", "OpNode", "(", "TyQ", "QPR", ":", "$", "Vm", ")", ")", ")", ")", "]", ">", ";" ]

[ "class", "N2VN", "<", "bits", "<", "<NUM_LIT>", ">", "op24_23", ",", "bits", "<", "<NUM_LIT>", ">", "op21_20", ",", "bits", "<", "<NUM_LIT>", ">", "op19_18", ",", "bits", "<", "<NUM_LIT>", ">", "op17_16", ",", "bits", "<", "<NUM_LIT>", ">", "op11_7", ",", "bit", "op6", ",", "bit", "op4", ",", "InstrItinClass", "itin", ",", "string", "OpcodeStr", ",", "string", "Dt", ",", "ValueType", "TyD", ",", "ValueType", "TyQ", ",", "SDNode", "OpNode", ">", ":", "N2V", "<", "op24_23", ",", "op21_20", ",", "op19_18", ",", "op17_16", ",", "op11_7", ",", "op6", ",", "op4", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "QPR", ":", "$", "Vm", ")", ",", "itin", "," ]

LLVM

AMDGPU

CPP

code_generation

GPU

8,331

[ "bool", "SIInsertWaitcnts", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "ST", "=", "&", "MF", ".", "getSubtarget", "<", "SISubtarget", ">", "(", ")", ";", "TII", "=", "ST", "->", "getInstrInfo", "(", ")", ";", "TRI", "=", "&", "TII", "->", "getRegisterInfo", "(", ")", ";", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "MLI", "=", "&", "getAnalysis", "<", "MachineLoopInfo", ">", "(", ")", ";", "IV", "=", "AMDGPU", "::", "IsaInfo", "::", "getIsaVersion", "(", "ST", "->", "getFeatureBits", "(", ")", ")", ";", "const", "SIMachineFunctionInfo", "*", "MFI", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "AMDGPUASI", "=", "ST", "->", "getAMDGPUAS", "(", ")", ";", "HardwareLimits", ".", "VmcntMax", "=", "AMDGPU", "::", "getVmcntBitMask", "(", "IV", ")", ";", "HardwareLimits", ".", "ExpcntMax", "=", "AMDGPU", "::", "getExpcntBitMask", "(", "IV", ")", ";", "HardwareLimits", ".", "LgkmcntMax", "=", "AMDGPU", "::", "getLgkmcntBitMask", "(", "IV", ")", ";", "HardwareLimits", ".", "NumVGPRsMax", "=", "ST", "->", "getAddressableNumVGPRs", "(", ")", ";", "HardwareLimits", ".", "NumSGPRsMax", "=", "ST", "->", "getAddressableNumSGPRs", "(", ")", ";", "assert", "(", "HardwareLimits", ".", "NumVGPRsMax", "<=", "SQ_MAX_PGM_VGPRS", ")", ";", "assert", "(", "HardwareLimits", ".", "NumSGPRsMax", "<=", "SQ_MAX_PGM_SGPRS", ")", ";", "RegisterEncoding", ".", "VGPR0", "=", "TRI", "->", "getEncodingValue", "(", "AMDGPU", "::", "VGPR0", ")", ";", "RegisterEncoding", ".", "VGPRL", "=", "RegisterEncoding", ".", "VGPR0", "+", "HardwareLimits", ".", "NumVGPRsMax", "-", "<NUM_LIT>", ";", "RegisterEncoding", ".", "SGPR0", "=", "TRI", "->", "getEncodingValue", "(", "AMDGPU", "::", "SGPR0", ")", ";", "RegisterEncoding", ".", "SGPRL", "=", "RegisterEncoding", ".", "SGPR0", "+", "HardwareLimits", ".", "NumSGPRsMax", "-", "<NUM_LIT>", ";", "TrackedWaitcntSet", ".", "clear", "(", ")", ";", "BlockVisitedSet", ".", "clear", "(", ")", ";", "VCCZBugHandledSet", ".", "clear", "(", ")", ";", "ReversePostOrderTraversal", "<", "MachineFunction", "*", ">", "RPOT", "(", "&", "MF", ")", ";", "bool", "Modified", "=", "false", ";", "for", "(", "ReversePostOrderTraversal", "<", "MachineFunction", "*", ">", "::", "rpo_iterator", "I", "=", "RPOT", ".", "begin", "(", ")", ",", "E", "=", "RPOT", ".", "end", "(", ")", ",", "J", "=", "RPOT", ".", "begin", "(", ")", ";", "I", "!=", "E", ";", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "*", "*", "I", ";", "BlockVisitedSet", ".", "insert", "(", "&", "MBB", ")", ";", "BlockWaitcntBrackets", "*", "ScoreBrackets", "=", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", ".", "get", "(", ")", ";", "if", "(", "!", "ScoreBrackets", ")", "{", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", "=", "llvm", "::", "make_unique", "<", "BlockWaitcntBrackets", ">", "(", ")", ";", "ScoreBrackets", "=", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", ".", "get", "(", ")", ";", "}", "ScoreBrackets", "->", "setPostOrder", "(", "MBB", ".", "getNumber", "(", ")", ")", ";", "MachineLoop", "*", "ContainingLoop", "=", "MLI", "->", "getLoopFor", "(", "&", "MBB", ")", ";", "if", "(", "ContainingLoop", "&&", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", "==", "nullptr", ")", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", "=", "llvm", "::", "make_unique", "<", "LoopWaitcntData", ">", "(", ")", ";", "if", "(", "ContainingLoop", "&&", "ContainingLoop", "->", "getHeader", "(", ")", "==", "&", "MBB", "&&", "J", "<", "I", "&&", "(", "!", "BlockWaitcntProcessedSet", ".", "count", "(", "&", "MBB", ")", ")", ")", "{", "BlockWaitcntBracketsMap", "[", "&", "MBB", "]", "->", "setRevisitLoop", "(", "true", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "set-revisit: block", "<STR_LIT>", "<<", "ContainingLoop", "->", "getHeader", "(", ")", "->", "getNumber", "(", ")", "<<", "'", "\\n", "'", ";", ")", ";", "}", "insertWaitcntInBlock", "(", "MF", ",", "MBB", ")", ";", "BlockWaitcntProcessedSet", ".", "insert", "(", "&", "MBB", ")", ";", "if", "(", "ContainingLoop", "&&", "loopBottom", "(", "ContainingLoop", ")", "==", "&", "MBB", ")", "{", "MachineBasicBlock", "*", "EntryBB", "=", "ContainingLoop", "->", "getHeader", "(", ")", ";", "BlockWaitcntBrackets", "*", "EntrySB", "=", "BlockWaitcntBracketsMap", "[", "EntryBB", "]", ".", "get", "(", ")", ";", "if", "(", "EntrySB", "&&", "EntrySB", "->", "getRevisitLoop", "(", ")", ")", "{", "EntrySB", "->", "setRevisitLoop", "(", "false", ")", ";", "J", "=", "I", ";", "int32_t", "PostOrder", "=", "EntrySB", "->", "getPostOrder", "(", ")", ";", "for", "(", "ReversePostOrderTraversal", "<", "MachineFunction", "*", ">", "::", "rpo_iterator", "X", "=", "RPOT", ".", "begin", "(", ")", ",", "Y", "=", "RPOT", ".", "end", "(", ")", ";", "X", "!=", "Y", ";", "++", "X", ")", "{", "MachineBasicBlock", "&", "MBBX", "=", "*", "*", "X", ";", "if", "(", "MBBX", ".", "getNumber", "(", ")", "==", "PostOrder", ")", "{", "I", "=", "X", ";", "break", ";", "}", "}", "LoopWaitcntData", "*", "WaitcntData", "=", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", ".", "get", "(", ")", ";", "WaitcntData", "->", "incIterCnt", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "revisit: block", "<STR_LIT>", "<<", "EntryBB", "->", "getNumber", "(", ")", "<<", "'", "\\n", "'", ";", ")", ";", "continue", ";", "}", "else", "{", "LoopWaitcntData", "*", "WaitcntData", "=", "LoopWaitcntDataMap", "[", "ContainingLoop", "]", ".", "get", "(", ")", ";", "WaitcntData", "->", "resetIterCnt", "(", ")", ";", "}", "}", "J", "=", "I", ";", "++", "I", ";", "}", "SmallVector", "<", "MachineBasicBlock", "*", ",", "<NUM_LIT>", ">", "EndPgmBlocks", ";", "bool", "HaveScalarStores", "=", "false", ";", "for", "(", "MachineFunction", "::", "iterator", "BI", "=", "MF", ".", "begin", "(", ")", ",", "BE", "=", "MF", ".", "end", "(", ")", ";", "BI", "!=", "BE", ";", "++", "BI", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "*", "BI", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "MBB", ".", "begin", "(", ")", ",", "E", "=", "MBB", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "!", "HaveScalarStores", "&&", "TII", "->", "isScalarStore", "(", "*", "I", ")", ")", "HaveScalarStores", "=", "true", ";", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ENDPGM", "||", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "SI_RETURN_TO_EPILOG", ")", "EndPgmBlocks", ".", "push_back", "(", "&", "MBB", ")", ";", "}", "}", "if", "(", "HaveScalarStores", ")", "{", "for", "(", "MachineBasicBlock", "*", "MBB", ":", "EndPgmBlocks", ")", "{", "bool", "SeenDCacheWB", "=", "false", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "MBB", "->", "begin", "(", ")", ",", "E", "=", "MBB", "->", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_DCACHE_WB", ")", "SeenDCacheWB", "=", "true", ";", "else", "if", "(", "TII", "->", "isScalarStore", "(", "*", "I", ")", ")", "SeenDCacheWB", "=", "false", ";", "if", "(", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ENDPGM", "||", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "SI_RETURN_TO_EPILOG", ")", "&&", "!", "SeenDCacheWB", ")", "{", "Modified", "=", "true", ";", "BuildMI", "(", "*", "MBB", ",", "I", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_DCACHE_WB", ")", ")", ";", "}", "}", "}", "}", "if", "(", "!", "MFI", "->", "isEntryFunction", "(", ")", ")", "{", "MachineBasicBlock", "&", "EntryBB", "=", "MF", ".", "front", "(", ")", ";", "BuildMI", "(", "EntryBB", ",", "EntryBB", ".", "getFirstNonPHI", "(", ")", ",", "DebugLoc", "(", ")", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_WAITCNT", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "Modified", "=", "true", ";", "}", "return", "Modified", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

8,332

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

8,333

[ "const", "{" ]

[ "bool", "hasCodeObjectV3", "(", ")" ]

GCC

aarch64

MD

next_suggestion

CPU

8,334

[ "emit_insn", "(", "gen_aarch64_sqdmlsl2_n", "<", "mode", ">", "_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]

[ "<STR_LIT>", "{", "rtx", "p", "=", "aarch64_simd_vect_par_cnst_half", "(", "<", "MODE", ">", "mode", ",", "true", ")" ]

GCC

mips

CPP

stmt_completion

CPU

8,335

[ "mode", ")", "-", "UNITS_PER_WORD", ")", ")", "return", "false", ";" ]

[ "static", "bool", "mips_valid_offset_p", "(", "rtx", "x", ",", "machine_mode", "mode", ")", "{", "if", "(", "!", "const_arith_operand", "(", "x", ",", "Pmode", ")", ")", "return", "false", ";", "if", "(", "GET_MODE_SIZE", "(", "mode", ")", ">", "UNITS_PER_WORD", "&&", "!", "SMALL_OPERAND", "(", "INTVAL", "(", "x", ")", "+", "GET_MODE_SIZE", "(" ]

GCC

rs6000

CPP

code_generation

CPU

8,336

[ "void", "rs6000_expand_extract_even", "(", "rtx", "target", ",", "rtx", "op0", ",", "rtx", "op1", ")", "{", "machine_mode", "vmode", "=", "GET_MODE", "(", "target", ")", ";", "unsigned", "i", ",", "nelt", "=", "GET_MODE_NUNITS", "(", "vmode", ")", ";", "vec_perm_builder", "perm", "(", "nelt", ",", "nelt", ",", "<NUM_LIT>", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelt", ";", "i", "++", ")", "perm", ".", "quick_push", "(", "i", "*", "<NUM_LIT>", ")", ";", "rs6000_do_expand_vec_perm", "(", "target", ",", "op0", ",", "op1", ",", "vmode", ",", "perm", ")", ";", "}" ]

[ "Expand", "an", "extract", "even", "operation", "." ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

8,337

[ "}" ]

[ "if", "(", "minVersion", "&&", "req", ".", "maxVer", "<", "minVersion", ")", "{", "errs", "(", ")", "<<", "<STR_LIT>", "Conflicting version requirements: <= ", "<STR_LIT>", "<<", "req", ".", "maxVer", "<<", "<STR_LIT>", " and >= ", "<STR_LIT>", "<<", "minVersion", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "report_fatal_error", "(", "<STR_LIT>", "Adding SPIR-V requirements that can't be satisfied.", "<STR_LIT>", ")", ";", "}", "if", "(", "maxVersion", "==", "<NUM_LIT>", "||", "req", ".", "maxVer", "<", "maxVersion", ")", "{", "maxVersion", "=", "req", ".", "maxVer", ";", "}", "}" ]

LLVM

AArch64

TD

stmt_completion

CPU

8,338

[ "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpNode", "GPR32", ":", "$", "Rn", ",", "StreamReg", ":", "$", "Rm", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteISReg", ",", "ReadI", ",", "ReadISReg", "]", ">", "{" ]

[ "class", "BaseCRC32", "<", "bit", "sf", ",", "bits", "<", "<NUM_LIT>", ">", "sz", ",", "bit", "C", ",", "RegisterClass", "StreamReg", ",", "SDPatternOperator", "OpNode", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "GPR32", ":", "$", "Rd", ")", ",", "(", "ins", "GPR32", ":", "$", "Rn", ",", "StreamReg", ":", "$", "Rm", ")", ",", "asm", "," ]

GCC

mips

MD

next_suggestion

CPU

8,339

[ "(", "CCDSP_EF_REGNUM", "\t", "<NUM_LIT>", ")", "]", ")" ]

[ "[", "(", "CCDSP_PO_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_SC_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_CA_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_OU_REGNUM", "\t", "<NUM_LIT>", ")", "(", "CCDSP_CC_REGNUM", "\t", "<NUM_LIT>", ")" ]

GCC

s390

MD

stmt_completion

MPU

8,340

[ "]" ]

[ "(", "unspec", ":", "BLK", "[", "(", "match_operand", ":", "V", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VEC_STORE_LEN", ")", ")" ]

GCC

i386

MD

stmt_completion

CPU

8,341

[ ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Mips

CPP

stmt_completion

CPU

8,342

[ ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", "}", ";" ]

[ "EVT", "ResVecTy", "=", "Op", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "ViaVecTy", "=", "ResVecTy", ";", "SDLoc", "DL", "(", "Op", ")", ";", "SDValue", "LaneA", ";", "SDValue", "LaneB", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ResVecTy", "==", "MVT", "::", "v2i64", ")", "{", "LaneA", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ";", "ViaVecTy", "=", "MVT", "::", "v4i32", ";", "}", "else", "LaneA", "=", "LaneB", ";", "SDValue", "Ops", "[", "<NUM_LIT>", "]", "=", "{", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB", ",", "LaneA", ",", "LaneB" ]

GCC

i386

CPP

next_suggestion

CPU

8,343

[ "if", "(", "!", "res", ")", "w32_error", "(", "_", "_", "FUNCTION__", ",", "_", "_", "FILE__", ",", "_", "_", "LINE__", ",", "<STR_LIT>", "VirtualAlloc", "<STR_LIT>", ")", ";" ]

[ "void", "*", "res", ";", "res", "=", "VirtualAlloc", "(", "NULL", ",", "size", ",", "MEM_RESERVE", "|", "MEM_TOP_DOWN", ",", "PAGE_NOACCESS", ")", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

8,344

[ "let", "Defs", "=", "[", "NZCV", "]", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "systemreg", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "systemreg", ";", "let", "DecoderNamespace", "=", "<STR_LIT>", ";" ]

GCC

rs6000

CPP

code_generation

CPU

8,345

[ "bool", "easy_altivec_constant", "(", "rtx", "op", ",", "machine_mode", "mode", ")", "{", "unsigned", "step", ",", "copies", ";", "if", "(", "mode", "==", "VOIDmode", ")", "mode", "=", "GET_MODE", "(", "op", ")", ";", "else", "if", "(", "mode", "!=", "GET_MODE", "(", "op", ")", ")", "return", "false", ";", "if", "(", "mode", "==", "V2DFmode", ")", "return", "zero_constant", "(", "op", ",", "mode", ")", ";", "else", "if", "(", "mode", "==", "V2DImode", ")", "{", "if", "(", "GET_CODE", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "!=", "CONST_INT", "||", "GET_CODE", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "!=", "CONST_INT", ")", "return", "false", ";", "if", "(", "zero_constant", "(", "op", ",", "mode", ")", ")", "return", "true", ";", "if", "(", "INTVAL", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "==", "-", "<NUM_LIT>", "&&", "INTVAL", "(", "CONST_VECTOR_ELT", "(", "op", ",", "<NUM_LIT>", ")", ")", "==", "-", "<NUM_LIT>", ")", "return", "true", ";", "return", "false", ";", "}", "else", "if", "(", "mode", "==", "V1TImode", ")", "return", "false", ";", "step", "=", "GET_MODE_NUNITS", "(", "mode", ")", "/", "<NUM_LIT>", ";", "copies", "=", "<NUM_LIT>", ";", "if", "(", "vspltis_constant", "(", "op", ",", "step", ",", "copies", ")", ")", "return", "true", ";", "if", "(", "step", "==", "<NUM_LIT>", ")", "copies", "<<=", "<NUM_LIT>", ";", "else", "step", ">>=", "<NUM_LIT>", ";", "if", "(", "vspltis_constant", "(", "op", ",", "step", ",", "copies", ")", ")", "return", "true", ";", "if", "(", "step", "==", "<NUM_LIT>", ")", "copies", "<<=", "<NUM_LIT>", ";", "else", "step", ">>=", "<NUM_LIT>", ";", "if", "(", "vspltis_constant", "(", "op", ",", "step", ",", "copies", ")", ")", "return", "true", ";", "return", "false", ";", "}" ]

[ "Return", "true", "if", "OP", "is", "of", "the", "given", "MODE", "and", "can", "be", "synthesized", "with", "a", "vspltisb", ",", "vspltish", "or", "vspltisw", "." ]

GCC

rs6000

MD

stmt_completion

CPU

8,346

[ ")", ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float_truncate", ":", "DF", "(", "match_operand", ":", "TF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

8,347

[ "=", "<NUM_LIT>", ";" ]

[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

8,348

[ "MI", "->", "eraseFromParent", "(", ")", ";" ]

[ "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "HW looping will remove: ", "<STR_LIT>", "<<", "*", "MI", ")", ";", "for", "(", "const", "MachineOperand", "&", "MO", ":", "MI", "->", "operands", "(", ")", ")", "{", "if", "(", "!", "MO", ".", "isReg", "(", ")", "||", "!", "MO", ".", "isDef", "(", ")", ")", "continue", ";", "Register", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "for", "(", "MachineOperand", "&", "MO", ":", "llvm", "::", "make_early_inc_range", "(", "MRI", "->", "use_operands", "(", "Reg", ")", ")", ")", "{", "MachineInstr", "*", "UseMI", "=", "MO", ".", "getParent", "(", ")", ";", "if", "(", "UseMI", "==", "MI", ")", "continue", ";", "if", "(", "MO", ".", "isDebug", "(", ")", ")", "MO", ".", "setReg", "(", "<NUM_LIT>", "U", ")", ";", "}", "}" ]

LLVM

AArch64

TD

stmt_completion

CPU

8,349

[ "$", "Rn", ",", "<NUM_LIT>", ")", ">", ";" ]

[ "def", ":", "InstAlias", "<", "asm", "#", "<STR_LIT>", ",", "(", "!", "cast", "<", "Instruction", ">", "(", "NAME", "#", "<STR_LIT>", ")", "regtype", ":", "$", "Rt", ",", "GPR64sp", ":" ]

GCC

loongarch

CPP

stmt_completion

CPU

8,350

[ "_", "_", "m128i", "_", "_", "lsx_vbitclr_w", "(", "_", "_", "m128i", "_", "<NUM_LIT>", ",", "_", "_", "m128i", "_", "<NUM_LIT>", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")" ]

GCC

epiphany

CPP

program_repair

MPU

8,351

[ "<FIXS>", "addr", "=", "plus_constant", "(", "Pmode", ",", "addr", ",", "-", "(", "HOST_WIDE_INT", ")", "UNITS_PER_WORD", ")", ";", "<FIXE>" ]

[ "if", "(", "current_frame_info", ".", "first_slot_size", ">", "UNITS_PER_WORD", ")", "{", "mode", "=", "DImode", ";", "<BUGS>", "addr", "=", "plus_constant", "(", "addr", ",", "-", "(", "HOST_WIDE_INT", ")", "UNITS_PER_WORD", ")", ";", "<BUGE>", "}", "if", "(", "i", "--", "min", "||", "!", "epilogue_p", ")", "goto", "next_slot", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

8,352

[ "case", "Hexagon", "::", "A2_zxth", ":" ]

[ "return", "isShiftedInt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "L2_loadrh_pi", ":", "case", "Hexagon", "::", "L2_loadruh_pi", ":", "return", "isShiftedInt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "L2_loadrb_pi", ":", "case", "Hexagon", "::", "L2_loadrub_pi", ":", "return", "isInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "S4_storeirb_io", ":", "case", "Hexagon", "::", "S4_storeirh_io", ":", "case", "Hexagon", "::", "S4_storeiri_io", ":", "return", "(", "isUInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "&&", "isInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ")", ";", "case", "Hexagon", "::", "A2_addi", ":", "return", "isInt", "<", "<NUM_LIT>", ">", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "case", "Hexagon", "::", "A2_aslh", ":", "case", "Hexagon", "::", "A2_asrh", ":", "case", "Hexagon", "::", "A2_sxtb", ":", "case", "Hexagon", "::", "A2_sxth", ":", "case", "Hexagon", "::", "A2_zxtb", ":" ]

LLVM

X86

CPP

next_suggestion

CPU

8,353

[ "}" ]

[ "unsigned", "Idx", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "Idx", "==", "<NUM_LIT>", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "MVT", "::", "i16", ",", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "i32", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "MVT", "::", "v4i32", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", ";", "SDValue", "Extract", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "Assert", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "MVT", "::", "i32", ",", "Extract", ",", "DAG", ".", "getValueType", "(", "VT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "Assert", ")", ";" ]

LLVM

ARM64

TD

stmt_completion

CPU

8,354

[ ",", "node", ">", "{" ]

[ "def", "UXDri", ":", "BaseIntegerToFPUnscaled", "<", "isUnsigned", ",", "GPR64", ",", "FPR64", ",", "f64", ",", "asm" ]

LLVM

PowerPC

TD

program_repair

CPU

8,355

[ "<FIXS>", "DISP_3SLOTS_1C", ",", "DISP_3SLOTS_1C", "]", ",", "<FIXE>" ]

[ "def", ":", "InstRW", "[", "P9_LoadAndALU2Op_7C", ",", "IP_AGEN_1C", ",", "IP_EXEC_1C", ",", "<BUGS>", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", "]", ",", "<BUGE>", "(", "instrsLFSX", ",", "LFS" ]

GCC

nds32

MD

stmt_completion

CPU

8,356

[ ")" ]

[ "(", "xor", ":", "SI", "(", "ashift", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

X86

TD

program_repair

CPU

8,357

[ "<FIXS>", "EVEX", ",", "VVVV", ",", "EVEX_B", ",", "EVEX_RC", ";", "<FIXE>" ]

[ "(", "ins", "_", ".", "RC", ":", "$", "src2", ",", "_", ".", "RC", ":", "$", "src3", ",", "AVX512RC", ":", "$", "rc", ")", ",", "OpcodeStr", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "(", "_", ".", "VT", "(", "OpNode", "_", ".", "RC", ":", "$", "src2", ",", "_", ".", "RC", ":", "$", "src3", ",", "_", ".", "RC", ":", "$", "src1", ",", "(", "i32", "timm", ":", "$", "rc", ")", ")", ")", ">", ",", "<BUGS>", "EVEX_4V", ",", "EVEX_B", ",", "EVEX_RC", ";", "<BUGE>", "}" ]

GCC

arm

CPP

next_suggestion

CPU

8,358

[ "}" ]

[ "vaddq_u32", "(", "uint32x4_t", "_", "_", "a", ",", "uint32x4_t", "_", "_", "b", ")", "{", "return", "_", "_", "a", "+", "_", "_", "b", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

8,359

[ "(", "v4f32", "(", "IMPLICIT_DEF", ")", ")", ",", "SPR", ":", "$", "src", ",", "ssub_0", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "v4f32", "(", "scalar_to_vector", "SPR", ":", "$", "src", ")", ")", ",", "(", "INSERT_SUBREG" ]

LLVM

Hexagon

TD

stmt_completion

DSP

8,360

[ "[", "USR", "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";", "let", "Uses", "=" ]

LLVM

X86

CPP

code_generation

CPU

8,361

[ "unsigned", "X86TTIImpl", "::", "getNumberOfRegisters", "(", "unsigned", "ClassID", ")", "const", "{", "bool", "Vector", "=", "(", "ClassID", "==", "<NUM_LIT>", ")", ";", "if", "(", "Vector", "&&", "!", "ST", "->", "hasSSE1", "(", ")", ")", "return", "<NUM_LIT>", ";", "if", "(", "ST", "->", "is64Bit", "(", ")", ")", "{", "if", "(", "Vector", "&&", "ST", "->", "hasAVX512", "(", ")", ")", "return", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";", "}", "return", "<NUM_LIT>", ";", "}" ]

[ "�", "?", "Vector", "TTI", "begin", "�", "?" ]

LLVM

PowerPC

CPP

program_repair

CPU

8,362

[ "<FIXS>", "}", "else", "if", "(", "Pattern", "==", "MachineCombinerPattern", "::", "REASSOC_XMM_AMM_BMM", ")", "{", "<FIXE>" ]

[ "InsInstrs", ".", "push_back", "(", "MINewA", ")", ";", "InsInstrs", ".", "push_back", "(", "MINewB", ")", ";", "InsInstrs", ".", "push_back", "(", "MINewC", ")", ";", "<BUGS>", "break", ";", "}", "case", "MachineCombinerPattern", "::", "REASSOC_XMM_AMM_BMM", ":", "{", "<BUGE>", "assert", "(", "NewVRD", "&&", "<STR_LIT>", "new FMA register not created!", "<STR_LIT>", ")", ";", "MachineInstrBuilder", "MINewA", "=" ]

GCC

arm

MD

program_repair

CPU

8,363

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "[", "(", "set", "(", "match_operand", ":", "SF", "\t", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unsigned_float", ":", "SF", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]

GCC

rl78

CPP

code_generation

MPU

8,364

[ "static", "unsigned", "int", "move_elim_pass", "(", "void", ")", "{", "rtx_insn", "*", "insn", ",", "*", "ninsn", ";", "rtx", "prev", "=", "NULL_RTX", ";", "for", "(", "insn", "=", "get_insns", "(", ")", ";", "insn", ";", "insn", "=", "ninsn", ")", "{", "rtx", "set", ";", "ninsn", "=", "next_nonnote_nondebug_insn", "(", "insn", ")", ";", "if", "(", "(", "set", "=", "single_set", "(", "insn", ")", ")", "==", "NULL_RTX", ")", "{", "prev", "=", "NULL_RTX", ";", "continue", ";", "}", "if", "(", "prev", "&&", "rtx_equal_p", "(", "SET_DEST", "(", "prev", ")", ",", "SET_SRC", "(", "set", ")", ")", "&&", "rtx_equal_p", "(", "SET_DEST", "(", "set", ")", ",", "SET_SRC", "(", "prev", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_SRC", "(", "prev", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_DEST", "(", "prev", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_SRC", "(", "set", ")", ")", "&&", "!", "volatile_refs_p", "(", "SET_DEST", "(", "set", ")", ")", ")", "{", "if", "(", "dump_file", ")", "fprintf", "(", "dump_file", ",", "<STR_LIT>", " Delete insn %d because it is redundant\\n", "<STR_LIT>", ",", "INSN_UID", "(", "insn", ")", ")", ";", "delete", "_", "insn", "(", "insn", ")", ";", "prev", "=", "NULL_RTX", ";", "}", "else", "prev", "=", "set", ";", "}", "if", "(", "dump_file", ")", "print_rtl_with_bb", "(", "dump_file", ",", "get_insns", "(", ")", ",", "TDF_NONE", ")", ";", "return", "<NUM_LIT>", ";", "}" ]

[ "Redundant", "move", "elimination", "pass", ".", "Must", "be", "run", "after", "the", "basic", "block", "reordering", "pass", "for", "the", "best", "effect", "." ]

GCC

ia64

CPP

stmt_completion

CPU

8,365

[ ")", ";" ]

[ "rtx", "t", ",", "f", ";", "t", "=", "gen_reg_rtx", "(", "mode", ")", ";", "x", "=", "gen_rtx_AND", "(", "mode", ",", "cmp", ",", "operands", "[", "<NUM_LIT>", "+", "negate", "]", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "t", ",", "x", ")", ")", ";", "f", "=", "gen_reg_rtx", "(", "mode", ")", ";", "x", "=", "gen_rtx_NOT", "(", "mode", ",", "cmp", ")", ";", "x", "=", "gen_rtx_AND", "(", "mode", ",", "x", ",", "operands", "[", "<NUM_LIT>", "-", "negate", "]", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "f", ",", "x", ")", ")", ";", "x", "=", "gen_rtx_IOR", "(", "mode", ",", "t", ",", "f", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "x", ")" ]

LLVM

BPF

CPP

stmt_completion

Virtual ISA

8,366

[ "Kind", "<<", "<NUM_LIT>", ";" ]

[ "BTFTypeDeclTag", "::", "BTFTypeDeclTag", "(", "uint32_t", "BaseTypeId", ",", "int", "ComponentIdx", ",", "StringRef", "Tag", ")", ":", "Tag", "(", "Tag", ")", "{", "Kind", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "BTFType", ".", "Info", "=" ]

GCC

aarch64

MD

stmt_completion

CPU

8,367

[ ",", "false", ")" ]

[ "(", "match_code", "<STR_LIT>", ")", "{", "return", "aarch64_simd_shift_imm_p", "(", "op", ",", "mode" ]

GCC

i386

CPP

stmt_completion

CPU

8,368

[ "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "return", "(", "_", "_", "m256d", ")", "_", "_", "builtin_ia32_rsqrt14pd256_mask", "(", "(", "_", "_", "v4df", ")", "_", "_", "A", ",", "(", "_", "_", "v4df", ")", "_", "mm256_setzero_pd", "(", ")", ",", "(", "_", "_" ]

LLVM

Videocore

CPP

next_suggestion

DSP

8,369

[ "return", "MCOperand", "(", ")", ";" ]

[ "switch", "(", "MOTy", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unknown operand type", "<STR_LIT>", ")", ";", "case", "MachineOperand", "::", "MO_Register", ":", "if", "(", "MO", ".", "isImplicit", "(", ")", ")", "break", ";", "return", "MCOperand", "::", "CreateReg", "(", "MO", ".", "getReg", "(", ")", ")", ";", "case", "MachineOperand", "::", "MO_Immediate", ":", "return", "MCOperand", "::", "CreateImm", "(", "MO", ".", "getImm", "(", ")", "+", "offset", ")", ";", "case", "MachineOperand", "::", "MO_RegisterMask", ":", "break", ";", "case", "MachineOperand", "::", "MO_MachineBasicBlock", ":", "case", "MachineOperand", "::", "MO_GlobalAddress", ":", "case", "MachineOperand", "::", "MO_BlockAddress", ":", "return", "LowerSymbolOperand", "(", "MO", ",", "MOTy", ",", "offset", ")", ";", "}" ]

GCC

i386

CPP

stmt_completion

CPU

8,370

[ "_", "Y", ",", "<NUM_LIT>", ",", "(", "_", "_", "mmask32", ")", "_", "_", "M", ")", ";" ]

[ "return", "(", "_", "_", "mmask32", ")", "_", "_", "builtin_ia32_ucmpb256_mask", "(", "(", "_", "_", "v32qi", ")", "_", "_", "X", ",", "(", "_", "_", "v32qi", ")", "_" ]

LLVM

X86

CPP

next_suggestion

CPU

8,371

[ "}" ]

[ "PBInst", "!=", "E", ";", "++", "PBInst", ")", "{", "if", "(", "PBInst", "->", "isMetaInstruction", "(", ")", ")", "continue", ";", "BlockCount", "++", ";", "if", "(", "BlockCount", ">=", "InspectionLimit", ")", "break", ";", "MachineInstr", "&", "MI", "=", "*", "PBInst", ";", "if", "(", "MI", ".", "getDesc", "(", ")", ".", "isCall", "(", ")", ")", "return", "PotentialBlockers", ";", "PotentialBlockers", ".", "push_back", "(", "&", "MI", ")", ";", "}", "if", "(", "BlockCount", "<", "InspectionLimit", ")", "{", "MachineBasicBlock", "*", "MBB", "=", "LoadInst", "->", "getParent", "(", ")", ";", "int", "LimitLeft", "=", "InspectionLimit", "-", "BlockCount", ";", "for", "(", "MachineBasicBlock", "*", "PMBB", ":", "MBB", "->", "predecessors", "(", ")", ")", "{", "int", "PredCount", "=", "<NUM_LIT>", ";", "for", "(", "MachineInstr", "&", "PBInst", ":", "llvm", "::", "reverse", "(", "*", "PMBB", ")", ")", "{", "if", "(", "PBInst", ".", "isMetaInstruction", "(", ")", ")", "continue", ";", "PredCount", "++", ";", "if", "(", "PredCount", ">=", "LimitLeft", ")", "break", ";", "if", "(", "PBInst", ".", "getDesc", "(", ")", ".", "isCall", "(", ")", ")", "break", ";", "PotentialBlockers", ".", "push_back", "(", "&", "PBInst", ")", ";", "}" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

8,372

[ "-", "Offset0", ")", "<", "<NUM_LIT>", ")", ";" ]

[ "assert", "(", "Offset1", ">", "Offset0", "&&", "<STR_LIT>", "Second offset should be larger than first offset!", "<STR_LIT>", ")", ";", "return", "(", "NumLoads", "<=", "<NUM_LIT>", "&&", "(", "Offset1" ]

GCC

alpha

MD

next_suggestion

MPU

8,373

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

c6x

MD

stmt_completion

VLIW

8,374

[ ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DF", "(", "float_extend", ":", "DF", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

8,375

[ ")", ")", "return", "MachineOutlinerInstrType", "::", "Illegal", ";" ]

[ "if", "(", "MI", ".", "isDebugInstr", "(", ")", "||", "MI", ".", "isIndirectDebugValue", "(", ")", ")", "return", "MachineOutlinerInstrType", "::", "Invisible", ";", "if", "(", "MI", ".", "isKill", "(", ")", ")", "return", "MachineOutlinerInstrType", "::", "Invisible", ";", "if", "(", "isTailCall", "(", "MI", ")", ")", "return", "MachineOutlinerInstrType", "::", "Legal", ";", "if", "(", "MI", ".", "isTerminator", "(", ")", "||", "MI", ".", "isReturn", "(", ")", ")", "{", "if", "(", "MI", ".", "getParent", "(", ")", "->", "succ_empty", "(", ")", ")", "return", "MachineOutlinerInstrType", "::", "Legal", ";", "return", "MachineOutlinerInstrType", "::", "Illegal", ";", "}", "if", "(", "MI", ".", "modifiesRegister", "(", "X86", "::", "RSP", ",", "&", "RI", ")", "||", "MI", ".", "readsRegister", "(", "X86", "::", "RSP", ",", "&", "RI", ")", "||", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitUseOfPhysReg", "(", "X86", "::", "RSP", ")", "||", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitDefOfPhysReg", "(", "X86", "::", "RSP", ")", ")", "return", "MachineOutlinerInstrType", "::", "Illegal", ";", "if", "(", "MI", ".", "readsRegister", "(", "X86", "::", "RIP", ",", "&", "RI", ")", "||", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitUseOfPhysReg", "(", "X86", "::", "RIP", ")", "||", "MI", ".", "getDesc", "(", ")", ".", "hasImplicitDefOfPhysReg", "(", "X86", "::", "RIP" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

8,376

[ "AMDGPU", "::", "VGPRRegBank", ")", ";" ]

[ "AlreadyInit", "=", "true", ";", "const", "RegisterBank", "&", "RBSGPR", "=", "getRegBank", "(", "AMDGPU", "::", "SGPRRegBankID", ")", ";", "(", "void", ")", "RBSGPR", ";", "assert", "(", "&", "RBSGPR", "==", "&", "AMDGPU", "::", "SGPRRegBank", ")", ";", "const", "RegisterBank", "&", "RBVGPR", "=", "getRegBank", "(", "AMDGPU", "::", "VGPRRegBankID", ")", ";", "(", "void", ")", "RBVGPR", ";", "assert", "(", "&", "RBVGPR", "==", "&" ]

GCC

sparc

MD

next_suggestion

CPU

8,377

[ "<STR_LIT>" ]

[ "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "abs", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

ARM

CPP

next_suggestion

CPU

8,378

[ "setIndexedLoadAction", "(", "im", ",", "MVT", "::", "v4i16", ",", "Legal", ")", ";" ]

[ "setOperationAction", "(", "ISD", "::", "UMAX", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "ABS", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MLOAD", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MSTORE", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "CTLZ", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "CTTZ", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BITREVERSE", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "BSWAP", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "CTPOP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_ADD", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_SMAX", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_UMAX", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_SMIN", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "VECREDUCE_UMIN", ",", "VT", ",", "Legal", ")", ";", "if", "(", "!", "HasMVEFP", ")", "{", "setOperationAction", "(", "ISD", "::", "SINT_TO_FP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UINT_TO_FP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FP_TO_SINT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FP_TO_UINT", ",", "VT", ",", "Expand", ")", ";", "}", "for", "(", "unsigned", "im", "=", "(", "unsigned", ")", "ISD", "::", "PRE_INC", ";", "im", "!=", "(", "unsigned", ")", "ISD", "::", "LAST_INDEXED_MODE", ";", "++", "im", ")", "{", "setIndexedLoadAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "}", "}", "const", "MVT", "FloatTypes", "[", "]", "=", "{", "MVT", "::", "v8f16", ",", "MVT", "::", "v4f32", "}", ";", "for", "(", "auto", "VT", ":", "FloatTypes", ")", "{", "addRegisterClass", "(", "VT", ",", "&", "ARM", "::", "MQPRRegClass", ")", ";", "if", "(", "!", "HasMVEFP", ")", "setAllExpand", "(", "VT", ")", ";", "setOperationAction", "(", "ISD", "::", "VECTOR_SHUFFLE", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "VT", ".", "getVectorElementType", "(", ")", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "VT", ".", "getVectorElementType", "(", ")", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MLOAD", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MSTORE", ",", "VT", ",", "Legal", ")", ";", "for", "(", "unsigned", "im", "=", "(", "unsigned", ")", "ISD", "::", "PRE_INC", ";", "im", "!=", "(", "unsigned", ")", "ISD", "::", "LAST_INDEXED_MODE", ";", "++", "im", ")", "{", "setIndexedLoadAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "VT", ",", "Legal", ")", ";", "}", "if", "(", "HasMVEFP", ")", "{", "setOperationAction", "(", "ISD", "::", "FMINNUM", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FMAXNUM", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FROUND", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "FDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FSQRT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FSIN", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FCOS", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FPOW", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FLOG", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FLOG2", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FLOG10", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FEXP", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FEXP2", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FNEARBYINT", ",", "VT", ",", "Expand", ")", ";", "}", "}", "const", "MVT", "LongTypes", "[", "]", "=", "{", "MVT", "::", "v2i64", ",", "MVT", "::", "v2f64", "}", ";", "for", "(", "auto", "VT", ":", "LongTypes", ")", "{", "addRegisterClass", "(", "VT", ",", "&", "ARM", "::", "MQPRRegClass", ")", ";", "setAllExpand", "(", "VT", ")", ";", "setOperationAction", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_VECTOR_ELT", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BUILD_VECTOR", ",", "VT", ",", "Custom", ")", ";", "}", "setOperationAction", "(", "ISD", "::", "AND", ",", "MVT", "::", "v2i64", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "OR", ",", "MVT", "::", "v2i64", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "XOR", ",", "MVT", "::", "v2i64", ",", "Legal", ")", ";", "addAllExtLoads", "(", "MVT", "::", "v8i16", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "addAllExtLoads", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i16", ",", "Legal", ")", ";", "addAllExtLoads", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i16", ",", "Legal", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v8i16", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "for", "(", "unsigned", "im", "=", "(", "unsigned", ")", "ISD", "::", "PRE_INC", ";", "im", "!=", "(", "unsigned", ")", "ISD", "::", "LAST_INDEXED_MODE", ";", "++", "im", ")", "{", "setIndexedLoadAction", "(", "im", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "MVT", "::", "v8i8", ",", "Legal", ")", ";", "setIndexedLoadAction", "(", "im", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";", "setIndexedStoreAction", "(", "im", ",", "MVT", "::", "v4i8", ",", "Legal", ")", ";" ]

GCC

h8300

MD

next_suggestion

MPU

8,379

[ "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "QHSI", "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

i386

MD

next_suggestion

CPU

8,380

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

LoongArch

CPP

program_repair

CPU

8,381

[ "<FIXS>", "MachineBasicBlock", "::", "iterator", "&", "NextMBBI", ",", "bool", "Large", ")", "{", "if", "(", "Large", ")", "return", "expandLargeAddressLoad", "(", "MBB", ",", "MBBI", ",", "NextMBBI", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "LoongArchII", "::", "MO_GD_PC_HI", ")", ";", "<FIXE>" ]

[ "bool", "LoongArchPreRAExpandPseudo", "::", "expandLoadAddressTLSGD", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MBBI", ",", "<BUGS>", "MachineBasicBlock", "::", "iterator", "&", "NextMBBI", ")", "{", "<BUGE>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

8,382

[ "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";" ]

[ "def", "J4_cmpeqi_tp0_jump_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

8,383

[ "<", "<NUM_LIT>", ">", ";" ]

[ "class", "SHLLV_S_PH_ENC", ":", "SHLL_QB_FMT" ]

LLVM

LoongArch

CPP

code_generation

CPU

8,384

[ "Value", "*", "LoongArchTargetLowering", "::", "emitMaskedAtomicRMWIntrinsic", "(", "IRBuilderBase", "&", "Builder", ",", "AtomicRMWInst", "*", "AI", ",", "Value", "*", "AlignedAddr", ",", "Value", "*", "Incr", ",", "Value", "*", "Mask", ",", "Value", "*", "ShiftAmt", ",", "AtomicOrdering", "Ord", ")", "const", "{", "if", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Xchg", "&&", "isa", "<", "ConstantInt", ">", "(", "AI", "->", "getValOperand", "(", ")", ")", ")", "{", "ConstantInt", "*", "CVal", "=", "cast", "<", "ConstantInt", ">", "(", "AI", "->", "getValOperand", "(", ")", ")", ";", "if", "(", "CVal", "->", "isZero", "(", ")", ")", "return", "Builder", ".", "CreateAtomicRMW", "(", "AtomicRMWInst", "::", "And", ",", "AlignedAddr", ",", "Builder", ".", "CreateNot", "(", "Mask", ",", "<STR_LIT>", "Inv_Mask", "<STR_LIT>", ")", ",", "AI", "->", "getAlign", "(", ")", ",", "Ord", ")", ";", "if", "(", "CVal", "->", "isMinusOne", "(", ")", ")", "return", "Builder", ".", "CreateAtomicRMW", "(", "AtomicRMWInst", "::", "Or", ",", "AlignedAddr", ",", "Mask", ",", "AI", "->", "getAlign", "(", ")", ",", "Ord", ")", ";", "}", "unsigned", "GRLen", "=", "Subtarget", ".", "getGRLen", "(", ")", ";", "Value", "*", "Ordering", "=", "Builder", ".", "getIntN", "(", "GRLen", ",", "static_cast", "<", "uint64_t", ">", "(", "AI", "->", "getOrdering", "(", ")", ")", ")", ";", "Type", "*", "Tys", "[", "]", "=", "{", "AlignedAddr", "->", "getType", "(", ")", "}", ";", "Function", "*", "LlwOpScwLoop", "=", "Intrinsic", "::", "getDeclaration", "(", "AI", "->", "getModule", "(", ")", ",", "getIntrinsicForMaskedAtomicRMWBinOp", "(", "GRLen", ",", "AI", "->", "getOperation", "(", ")", ")", ",", "Tys", ")", ";", "if", "(", "GRLen", "==", "<NUM_LIT>", ")", "{", "Incr", "=", "Builder", ".", "CreateSExt", "(", "Incr", ",", "Builder", ".", "getInt64Ty", "(", ")", ")", ";", "Mask", "=", "Builder", ".", "CreateSExt", "(", "Mask", ",", "Builder", ".", "getInt64Ty", "(", ")", ")", ";", "ShiftAmt", "=", "Builder", ".", "CreateSExt", "(", "ShiftAmt", ",", "Builder", ".", "getInt64Ty", "(", ")", ")", ";", "}", "Value", "*", "Result", ";", "if", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Min", "||", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Max", ")", "{", "const", "DataLayout", "&", "DL", "=", "AI", "->", "getModule", "(", ")", "->", "getDataLayout", "(", ")", ";", "unsigned", "ValWidth", "=", "DL", ".", "getTypeStoreSizeInBits", "(", "AI", "->", "getValOperand", "(", ")", "->", "getType", "(", ")", ")", ";", "Value", "*", "SextShamt", "=", "Builder", ".", "CreateSub", "(", "Builder", ".", "getIntN", "(", "GRLen", ",", "GRLen", "-", "ValWidth", ")", ",", "ShiftAmt", ")", ";", "Result", "=", "Builder", ".", "CreateCall", "(", "LlwOpScwLoop", ",", "{", "AlignedAddr", ",", "Incr", ",", "Mask", ",", "SextShamt", ",", "Ordering", "}", ")", ";", "}", "else", "{", "Result", "=", "Builder", ".", "CreateCall", "(", "LlwOpScwLoop", ",", "{", "AlignedAddr", ",", "Incr", ",", "Mask", ",", "Ordering", "}", ")", ";", "}", "if", "(", "GRLen", "==", "<NUM_LIT>", ")", "Result", "=", "Builder", ".", "CreateTrunc", "(", "Result", ",", "Builder", ".", "getInt32Ty", "(", ")", ")", ";", "return", "Result", ";", "}" ]

[ "Perform", "a", "masked", "atomicrmw", "using", "a", "target-specific", "intrinsic", "." ]

LLVM

X86

CPP

stmt_completion

CPU

8,385

[ "++", "I", ")", "if", "(", "I", "->", "isLoadFoldBarrier", "(", ")", ")", "return", "nullptr", ";" ]

[ "MachineInstr", "&", "DefMI", "=", "*", "MRI", "->", "getVRegDef", "(", "Reg", ")", ";", "if", "(", "(", "DefMI", ".", "getOpcode", "(", ")", "!=", "X86", "::", "MOV32rm", "&&", "DefMI", ".", "getOpcode", "(", ")", "!=", "X86", "::", "MOV64rm", ")", "||", "DefMI", ".", "getParent", "(", ")", "!=", "FrameSetup", "->", "getParent", "(", ")", ")", "return", "nullptr", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "DefMI", ";", "I", "!=", "FrameSetup", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

8,386

[ "(", "ZeroReg", ")", ".", "addReg", "(", "PtrReg", ")", ";" ]

[ "MachineBasicBlock", "*", "PPCTargetLowering", "::", "EmitPartwordAtomicBinary", "(", "MachineInstr", "&", "MI", ",", "MachineBasicBlock", "*", "BB", ",", "bool", "is8bit", ",", "unsigned", "BinOpcode", ")", "const", "{", "if", "(", "Subtarget", ".", "hasPartwordAtomics", "(", ")", ")", "return", "EmitAtomicBinary", "(", "MI", ",", "BB", ",", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "BinOpcode", ")", ";", "const", "TargetInstrInfo", "*", "TII", "=", "Subtarget", ".", "getInstrInfo", "(", ")", ";", "bool", "is64bit", "=", "Subtarget", ".", "isPPC64", "(", ")", ";", "unsigned", "ZeroReg", "=", "is64bit", "?", "PPC", "::", "ZERO8", ":", "PPC", "::", "ZERO", ";", "const", "BasicBlock", "*", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "*", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "++", "BB", "->", "getIterator", "(", ")", ";", "unsigned", "dest", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "ptrA", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "ptrB", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "incr", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "DebugLoc", "dl", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "MachineBasicBlock", "*", "loopMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "exitMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "loopMBB", ")", ";", "F", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "F", "->", "getRegInfo", "(", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "is64bit", "?", "&", "PPC", "::", "G8RCRegClass", ":", "&", "PPC", "::", "GPRCRegClass", ";", "unsigned", "PtrReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Shift1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "ShiftReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Incr2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "MaskReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp4Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "TmpDestReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Ptr1Reg", ";", "unsigned", "TmpReg", "=", "(", "!", "BinOpcode", ")", "?", "Incr2Reg", ":", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BB", "->", "addSuccessor", "(", "loopMBB", ")", ";", "if", "(", "ptrA", "!=", "ZeroReg", ")", "{", "Ptr1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "ADD8", ":", "PPC", "::", "ADD4", ")", ",", "Ptr1Reg", ")", ".", "addReg", "(", "ptrA", ")", ".", "addReg", "(", "ptrB", ")", ";", "}", "else", "{", "Ptr1Reg", "=", "ptrB", ";", "}", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "Shift1Reg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "XORI8", ":", "PPC", "::", "XORI", ")", ",", "ShiftReg", ")", ".", "addReg", "(", "Shift1Reg", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "is64bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLDICR", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "Incr2Reg", ")", ".", "addReg", "(", "incr", ")", ".", "addReg", "(", "ShiftReg", ")", ";", "if", "(", "is8bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask2Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "{", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "ORI", ")", ",", "Mask2Reg", ")", ".", "addReg", "(", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "}", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "MaskReg", ")", ".", "addReg", "(", "Mask2Reg", ")", ".", "addReg", "(", "ShiftReg", ")", ";", "BB", "=", "loopMBB", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LWARX", ")", ",", "TmpDestReg", ")", ".", "addReg" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

8,387

[ "{" ]

[ "bool", "hasMIMG_R128", "(", ")", "const" ]

LLVM

AArch64

TD

next_suggestion

CPU

8,388

[ "}" ]

[ "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "AddSubImmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "i32imm", ",", "i32imm", ")", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

8,389

[ "}" ]

[ "def", "_8H", ":", "N2VShift_RQ", "<", "<NUM_LIT>", ",", "u", ",", "opcode", ",", "asmop", ",", "<STR_LIT>", ",", "VPR128", ",", "v8i16", ",", "shr_imm16", ",", "OpNode", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

8,390

[ "Paired", ".", "I", "->", "eraseFromParent", "(", ")", ";" ]

[ "if", "(", "Regs", ".", "VAddr", ")", "MIB", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "*", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vaddr", ")", ")", ";", "unsigned", "JoinedFormat", "=", "getBufferFormatWithCompCount", "(", "CI", ".", "Format", ",", "CI", ".", "Width", "+", "Paired", ".", "Width", ",", "*", "STM", ")", ";", "assert", "(", "CI", ".", "I", "->", "hasOneMemOperand", "(", ")", "&&", "Paired", ".", "I", "->", "hasOneMemOperand", "(", ")", ")", ";", "MachineInstr", "*", "New", "=", "MIB", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "*", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "srsrc", ")", ")", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "*", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "soffset", ")", ")", ".", "addImm", "(", "std", "::", "min", "(", "CI", ".", "Offset", ",", "Paired", ".", "Offset", ")", ")", ".", "addImm", "(", "JoinedFormat", ")", ".", "addImm", "(", "CI", ".", "CPol", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "combineKnownAdjacentMMOs", "(", "CI", ",", "Paired", ")", ")", ";", "CI", ".", "I", "->", "eraseFromParent", "(", ")", ";" ]

GCC

rs6000

MD

program_repair

CPU

8,391

[ "<FIXS>", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SET", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<FIXE>" ]

[ "rtx", "par", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "rtvec_alloc", "(", "<NUM_LIT>", ")", ")", "<BUGS>", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SET", "(", "VOIDmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "<BUGE>", "gen_rtx_MULT", "(", "V2SFmode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "XVECEXP", "(", "par", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "gen_rtx_CLOBBER", "(", "VOIDmode", ",", "gen_rtx_REG", "(", "SImode", ",", "SPEFSCR_REGNO", ")", ")", "emit_insn", "(", "par", ")" ]

GCC

rs6000

MD

next_suggestion

CPU

8,392

[ "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]" ]

[ "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "set", "(", "mem", ":", "V4SI", "(", "plus", ":", "P", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

ARM

CPP

stmt_completion

CPU

8,393

[ "::", "MQQPRRegClass", ";" ]

[ "(", "void", ")", "isDivergent", ";", "if", "(", "Subtarget", "->", "hasNEON", "(", ")", ")", "{", "if", "(", "VT", "==", "MVT", "::", "v4i64", ")", "return", "&", "ARM", "::", "QQPRRegClass", ";", "if", "(", "VT", "==", "MVT", "::", "v8i64", ")", "return", "&", "ARM", "::", "QQQQPRRegClass", ";", "}", "if", "(", "Subtarget", "->", "hasMVEIntegerOps", "(", ")", ")", "{", "if", "(", "VT", "==", "MVT", "::", "v4i64", ")", "return", "&", "ARM" ]

GCC

i386

CPP

stmt_completion

CPU

8,394

[ "mmask8", "_", "_", "U", ",", "_", "_", "m256i", "_", "_", "A", ",", "_", "_", "m256i", "_", "_", "B", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m256i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_mask_unpacklo_epi64", "(", "_", "_", "m256i", "_", "_", "W", ",", "_", "_" ]

LLVM

X86

CPP

next_suggestion

CPU

8,395

[ "}" ]

[ "DarwinX86AsmBackend", "(", "const", "Target", "&", "T", ")", ":", "X86AsmBackend", "(", "T", ")", "{", "HasScatteredSymbols", "=", "true", ";" ]

GCC

sparc

CPP

next_suggestion

CPU

8,396

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "v2si", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "vis_fpsubs32", "(", "_", "_", "v2si", "_", "_", "A", ",", "_", "_", "v2si", "_", "_", "B", ")", "{", "return", "_", "_", "builtin_vis_fpsubs32", "(", "_", "_", "A", ",", "_", "_", "B", ")", ";" ]

GCC

arm

CPP

stmt_completion

CPU

8,397

[ ";" ]

[ "if", "(", "TARGET_THUMB2", ")", "{", "for", "(", "reg", "=", "FIRST_HI_REGNUM", ";", "reg", "<", "<NUM_LIT>", ";", "reg", "++", ")", "if", "(", "pushed_regs_mask", "&", "(", "<NUM_LIT>", "<<", "reg", ")", ")", "return", "reg", ";", "}", "gcc_unreachable", "(", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

8,398

[ "let", "AsmString", "=", "!", "if", "(", "!", "eq", "(", "opc", ",", "<NUM_LIT>", ")", ",", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", ")", ",", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", ")", ")", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pg", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "opc", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "opc", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pd", ";" ]

GCC

frv

CPP

next_suggestion

VLIW

8,399

[ "if", "(", "unspec", "->", "offset", "==", "<NUM_LIT>", ")", "return", "true", ";" ]

[ "if", "(", "GET_CODE", "(", "x", ")", "==", "PLUS", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", "{", "unspec", "->", "offset", "+=", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ";", "x", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "}", "if", "(", "GET_CODE", "(", "x", ")", "==", "UNSPEC", "&&", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_GOT", ")", "{", "unspec", "->", "symbol", "=", "XVECEXP", "(", "x", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unspec", "->", "reloc", "=", "INTVAL", "(", "XVECEXP", "(", "x", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ";" ]