docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	AArch64	TD	next_suggestion	CPU	5,600	[ "let", "PredicateMethod", "=", "<STR_LIT>", "#", "Width", "#", "<STR_LIT>", "#", "Scale", "#", "<STR_LIT>", ";" ]	[ "let", "DiagnosticType", "=", "<STR_LIT>", "#", "Scale", "#", "<STR_LIT>", "#", "Width", ";", "let", "RenderMethod", "=", "<STR_LIT>", "#", "Scale", "#", "<STR_LIT>", ";" ]
GCC	i386	MD	next_suggestion	CPU	5,601	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
LLVM	MSP430	CPP	stmt_completion	MPU	5,602	[ "MCTargetOptions", "&", "Options", ")", "{" ]	[ "static", "MCRegisterInfo", "*", "createMSP430MCRegisterInfo", "(", "const", "Triple", "&", "TT", ",", "const" ]
GCC	i386	CPP	stmt_completion	CPU	5,603	[ "addr", ",", "(", "_", "_", "v4si", ")", "_", "_", "index", ",", "_", "_", "mask", ",", "_", "_", "scale", ")", ";" ]	[ "return", "(", "_", "_", "m128", ")", "_", "_", "builtin_ia32_gather3siv4sf", "(", "(", "_", "_", "v4sf", ")", "_", "_", "v1_old", ",", "_", "_" ]
GCC	i386	MD	stmt_completion	CPU	5,604	[ ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<NUM_LIT>", "<NUM_LIT>" ]
LLVM	X86	CPP	next_suggestion	CPU	5,605	[ "return", "getShuffleScalarElt", "(", "NewV", ".", "getNode", "(", ")", ",", "Index", "%", "NumElems", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";" ]	[ "if", "(", "isTargetShuffle", "(", "Opcode", ")", ")", "{", "int", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "ShuffleMask", ";", "SDValue", "ImmN", ";", "switch", "(", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodeSHUFPSMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKHMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKHPMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKLMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKLPMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVHLPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVLHPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFHWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFLWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "unsigned", "OpNum", "=", "(", "Index", "==", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return", "getShuffleScalarElt", "(", "V", ".", "getOperand", "(", "OpNum", ")", ".", "getNode", "(", ")", ",", "Index", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "default", ":", "assert", "(", "<STR_LIT>", "not implemented for target shuffle node", "<STR_LIT>", ")", ";", "return", "SDValue", "(", ")", ";", "}", "Index", "=", "ShuffleMask", "[", "Index", "]", ";", "if", "(", "Index", "<", "<NUM_LIT>", ")", "return", "DAG", ".", "getUNDEF", "(", "VT", ".", "getVectorElementType", "(", ")", ")", ";", "SDValue", "NewV", "=", "(", "Index", "<", "NumElems", ")", "?", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ":", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	5,606	[ "EVT", "SrcVT", "=", "V", ".", "getValueType", "(", ")", ";" ]	[ "int", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "SDValue", "NewV", "=", "(", "Index", "<", "NumElems", ")", "?", "SV", "->", "getOperand", "(", "<NUM_LIT>", ")", ":", "SV", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "getShuffleScalarElt", "(", "NewV", ".", "getNode", "(", ")", ",", "Index", "%", "NumElems", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "if", "(", "isTargetShuffle", "(", "Opcode", ")", ")", "{", "int", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "ShuffleMask", ";", "SDValue", "ImmN", ";", "switch", "(", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodeSHUFPSMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKHMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKHPMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKLMask", "(", "VT", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKLPMask", "(", "VT", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVHLPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVLHPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFHWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFLWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "unsigned", "OpNum", "=", "(", "Index", "==", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return", "getShuffleScalarElt", "(", "V", ".", "getOperand", "(", "OpNum", ")", ".", "getNode", "(", ")", ",", "Index", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "default", ":", "assert", "(", "<STR_LIT>", "not implemented for target shuffle node", "<STR_LIT>", ")", ";", "return", "SDValue", "(", ")", ";", "}", "Index", "=", "ShuffleMask", "[", "Index", "]", ";", "if", "(", "Index", "<", "<NUM_LIT>", ")", "return", "DAG", ".", "getUNDEF", "(", "VT", ".", "getVectorElementType", "(", ")", ")", ";", "SDValue", "NewV", "=", "(", "Index", "<", "NumElems", ")", "?", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ":", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "getShuffleScalarElt", "(", "NewV", ".", "getNode", "(", ")", ",", "Index", "%", "NumElems", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "if", "(", "Opcode", "==", "ISD", "::", "BITCAST", ")", "{", "V", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	5,607	[ "}", "else", "{" ]	[ "EVT", "VT", "=", "N", ".", "getValueType", "(", ")", ";", "if", "(", "N", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "BUILD_VECTOR", ")", "return", "false", ";", "for", "(", "const", "SDValue", "&", "Elt", ":", "N", "->", "op_values", "(", ")", ")", "{", "if", "(", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Elt", ")", ")", "{", "unsigned", "EltSize", "=", "VT", ".", "getScalarSizeInBits", "(", ")", ";", "unsigned", "HalfSize", "=", "EltSize", "/", "<NUM_LIT>", ";", "if", "(", "isSigned", ")", "{", "if", "(", "!", "isIntN", "(", "HalfSize", ",", "C", "->", "getSExtValue", "(", ")", ")", ")", "return", "false", ";" ]
GCC	arm	CPP	program_repair	CPU	5,608	[ "<FIXS>", "", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", "+", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "<NUM_LIT>", ",", "speed", ")", ";", "<FIXE>", "<FIXS>", "", "total", "+=", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "<NUM_LIT>", ",", "speed", ")", ";", "<FIXE>" ]	[ "case", "UMAX", ":", "case", "SMIN", ":", "case", "SMAX", ":", "<BUGS>", "", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", "+", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "speed", ")", ";", "<BUGE>", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "!=", "CONST_INT", "\|\|", "!", "const_ok_for_arm", "(", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", ")", "<BUGS>", "", "total", "+=", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "speed", ")", ";", "<BUGE>", "return", "true", ";", "case", "ABS", ":" ]
GCC	i386	CPP	next_suggestion	CPU	5,609	[ "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelt", ";", "i", "++", ")", "dthird", ".", "perm", "[", "i", "]", "=", "i", "^", "nelt2", ";" ]	[ "dfirst", ".", "perm", "[", "j", "]", "=", "d", "->", "perm", "[", "i", "]", ";", "which1", "\|=", "(", "d", "->", "perm", "[", "i", "]", "<", "nelt", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "}", "else", "{", "dsecond", ".", "perm", "[", "j", "]", "=", "d", "->", "perm", "[", "i", "]", ";", "which2", "\|=", "(", "d", "->", "perm", "[", "i", "]", "<", "nelt", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "msk", "\|=", "(", "<NUM_LIT>", "U", "<<", "i", ")", ";", "}", "}", "if", "(", "msk", "==", "<NUM_LIT>", "\|\|", "msk", "==", "(", "<NUM_LIT>", "U", "<<", "nelt", ")", "-", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "d", "->", "testing_p", ")", "{", "dfirst", ".", "target", "=", "gen_reg_rtx", "(", "dfirst", ".", "vmode", ")", ";", "dsecond", ".", "target", "=", "gen_reg_rtx", "(", "dsecond", ".", "vmode", ")", ";", "}", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelt", ";", "i", "++", ")", "{", "if", "(", "dfirst", ".", "perm", "[", "i", "]", "==", "<NUM_LIT>", ")", "dfirst", ".", "perm", "[", "i", "]", "=", "(", "which1", "==", "<NUM_LIT>", "?", "i", "+", "nelt", ":", "i", ")", ";", "if", "(", "dsecond", ".", "perm", "[", "i", "]", "==", "<NUM_LIT>", ")", "dsecond", ".", "perm", "[", "i", "]", "=", "(", "which2", "==", "<NUM_LIT>", "?", "i", "+", "nelt", ":", "i", ")", ";", "}", "canonicalize_perm", "(", "&", "dfirst", ")", ";", "start_sequence", "(", ")", ";", "ok", "=", "ix86_expand_vec_perm_const_1", "(", "&", "dfirst", ")", ";", "seq1", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "if", "(", "!", "ok", ")", "return", "false", ";", "canonicalize_perm", "(", "&", "dsecond", ")", ";", "start_sequence", "(", ")", ";", "ok", "=", "ix86_expand_vec_perm_const_1", "(", "&", "dsecond", ")", ";", "seq2", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "if", "(", "!", "ok", ")", "return", "false", ";", "if", "(", "d", "->", "testing_p", ")", "return", "true", ";", "emit_insn", "(", "seq1", ")", ";", "emit_insn", "(", "seq2", ")", ";", "dthird", "=", "*", "d", ";", "dthird", ".", "op0", "=", "dsecond", ".", "target", ";", "dthird", ".", "op1", "=", "dsecond", ".", "target", ";", "dthird", ".", "one_operand_p", "=", "true", ";", "dthird", ".", "target", "=", "gen_reg_rtx", "(", "dthird", ".", "vmode", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	5,610	[ "<NUM_LIT>", ")", ")", ")" ]	[ "(", "define_split", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "plus", ":", "SI", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "const_int", "-" ]
GCC	tilegx	MD	stmt_completion	VLIW	5,611	[ ")", ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "match_code", "<STR_LIT>" ]
LLVM	TMS320C64X	TD	next_suggestion	VLIW	5,612	[ "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "DelaySlots", ";" ]	[ "let", "OutOperandList", "=", "outops", ";", "let", "InOperandList", "=", "!", "con", "(", "inops", ",", "(", "ins", "pred", ":", "$", "s", ",", "default_form", ":", "$", "fu", ")", ")", ";", "let", "Itinerary", "=", "Default", ";", "let", "neverHasSideEffects", "=", "<NUM_LIT>", ";", "let", "AsmString", "=", "!", "strconcat", "(", "mnemonic", ",", "<STR_LIT>", ")", ";", "let", "Pattern", "=", "[", "]", ";", "UnitSupport", "Supported", "=", "units_any", ";", "bits", "<", "<NUM_LIT>", ">", "DelaySlots", "=", "<NUM_LIT>", ";", "bit", "MemAccess", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "MemShift", "=", "<NUM_LIT>", ";", "bit", "MemLoadStore", "=", "<NUM_LIT>", ";", "InstUnit", "DefaultUnit", "=", "InstUnit", "<", "<NUM_LIT>", ">", ";", "bit", "SideInst", "=", "<NUM_LIT>", ";", "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Supported", ".", "units", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "side", ".", "bitval", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,613	[ "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad", "=" ]
LLVM	ARM	TD	next_suggestion	CPU	5,614	[ "}" ]	[ "def", "RFEIB_UPD", ":", "RFEI", "<", "<NUM_LIT>", ",", "<STR_LIT>", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	5,615	[ "return", "false", ";" ]	[ "if", "(", "ArgOffset", ">", "LinkageSize", "+", "ParamAreaSize", ")", "UseMemory", "=", "true", ";", "if", "(", "!", "Flags", ".", "isByVal", "(", ")", ")", "{", "if", "(", "ArgVT", "==", "MVT", "::", "f32", "\|\|", "ArgVT", "==", "MVT", "::", "f64", ")", "if", "(", "AvailableFPRs", ">", "<NUM_LIT>", ")", "{", "--", "AvailableFPRs", ";", "return", "false", ";", "}", "if", "(", "ArgVT", "==", "MVT", "::", "v4f32", "\|\|", "ArgVT", "==", "MVT", "::", "v4i32", "\|\|", "ArgVT", "==", "MVT", "::", "v8i16", "\|\|", "ArgVT", "==", "MVT", "::", "v16i8", "\|\|", "ArgVT", "==", "MVT", "::", "v2f64", "\|\|", "ArgVT", "==", "MVT", "::", "v2i64", ")", "if", "(", "AvailableVRs", ">", "<NUM_LIT>", ")", "{", "--", "AvailableVRs", ";" ]
GCC	arm	MD	stmt_completion	CPU	5,616	[ ")", ")", "]" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "minus", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REGNUM" ]
GCC	rs6000	MD	program_repair	CPU	5,617	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "clobber", "(", "match_scratch", ":", "V4SF", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "zero_extend", ":", "DI", "(", "unspec", ":", "QHSI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "UNSPEC_SI_FROM_SF", ")", ")", ")", "(", "clobber", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", ")" ]
LLVM	PowerPC	CPP	code_generation	CPU	5,618	[ "unsigned", "PPCFrameLowering", "::", "determineFrameLayout", "(", "MachineFunction", "&", "MF", ",", "bool", "UpdateMF", ",", "bool", "UseEstimate", ")", "const", "{", "MachineFrameInfo", "", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "unsigned", "FrameSize", "=", "UseEstimate", "?", "MFI", "->", "estimateStackSize", "(", "MF", ")", ":", "MFI", "->", "getStackSize", "(", ")", ";", "unsigned", "TargetAlign", "=", "getStackAlignment", "(", ")", ";", "unsigned", "MaxAlign", "=", "MFI", "->", "getMaxAlignment", "(", ")", ";", "unsigned", "AlignMask", "=", "std", "::", "max", "(", "MaxAlign", ",", "TargetAlign", ")", "-", "<NUM_LIT>", ";", "const", "PPCRegisterInfo", "", "RegInfo", "=", "static_cast", "<", "const", "PPCRegisterInfo", "*", ">", "(", "Subtarget", ".", "getRegisterInfo", "(", ")", ")", ";", "bool", "DisableRedZone", "=", "MF", ".", "getFunction", "(", ")", "->", "getAttributes", "(", ")", ".", "hasAttribute", "(", "AttributeSet", "::", "FunctionIndex", ",", "Attribute", "::", "NoRedZone", ")", ";", "unsigned", "LR", "=", "RegInfo", "->", "getRARegister", "(", ")", ";", "if", "(", "!", "DisableRedZone", "&&", "(", "Subtarget", ".", "isPPC64", "(", ")", "\|\|", "!", "Subtarget", ".", "isSVR4ABI", "(", ")", "\|\|", "FrameSize", "==", "<NUM_LIT>", ")", "&&", "FrameSize", "<=", "<NUM_LIT>", "&&", "!", "MFI", "->", "hasVarSizedObjects", "(", ")", "&&", "!", "MFI", "->", "adjustsStack", "(", ")", "&&", "!", "MustSaveLR", "(", "MF", ",", "LR", ")", "&&", "!", "RegInfo", "->", "hasBasePointer", "(", "MF", ")", ")", "{", "if", "(", "UpdateMF", ")", "MFI", "->", "setStackSize", "(", "<NUM_LIT>", ")", ";", "return", "<NUM_LIT>", ";", "}", "unsigned", "maxCallFrameSize", "=", "MFI", "->", "getMaxCallFrameSize", "(", ")", ";", "unsigned", "minCallFrameSize", "=", "getLinkageSize", "(", "Subtarget", ".", "isPPC64", "(", ")", ",", "Subtarget", ".", "isDarwinABI", "(", ")", ",", "Subtarget", ".", "isELFv2ABI", "(", ")", ")", ";", "maxCallFrameSize", "=", "std", "::", "max", "(", "maxCallFrameSize", ",", "minCallFrameSize", ")", ";", "if", "(", "MFI", "->", "hasVarSizedObjects", "(", ")", ")", "maxCallFrameSize", "=", "(", "maxCallFrameSize", "+", "AlignMask", ")", "&", "~", "AlignMask", ";", "if", "(", "UpdateMF", ")", "MFI", "->", "setMaxCallFrameSize", "(", "maxCallFrameSize", ")", ";", "FrameSize", "+=", "maxCallFrameSize", ";", "FrameSize", "=", "(", "FrameSize", "+", "AlignMask", ")", "&", "~", "AlignMask", ";", "if", "(", "UpdateMF", ")", "MFI", "->", "setStackSize", "(", "FrameSize", ")", ";", "return", "FrameSize", ";", "}" ]	[ "Determine", "the", "frame", "layout", "but", "do", "not", "update", "the", "machine", "function", "." ]
GCC	aarch64	MD	stmt_completion	CPU	5,619	[ "lshiftrt", "]", ")" ]	[ "(", "define_code_iterator", "SHIFTRT", "[", "ashiftrt" ]
LLVM	R600	TD	stmt_completion	GPU	5,620	[ "=", "Word1", ";" ]	[ "let", "VALID_PIXEL_MODE", "=", "<NUM_LIT>", ";", "let", "COND", "=", "<NUM_LIT>", ";", "let", "COUNT", "=", "CNT", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "CALL_COUNT", "=", "<NUM_LIT>", ";", "let", "COUNT_3", "=", "CNT", "{", "<NUM_LIT>", "}", ";", "let", "END_OF_PROGRAM", "=", "<NUM_LIT>", ";", "let", "WHOLE_QUAD_MODE", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Word0", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]
GCC	mips	MD	stmt_completion	CPU	5,621	[ ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	AArch64	CPP	next_suggestion	CPU	5,622	[ "unsigned", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "unsigned", "Opcode", ";", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "false", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "MachineInstrBuilder", "MIB1", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "Opcode", ")", ",", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ".", "addOperand", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addOperand", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "<NUM_LIT>", ")", ")", ";", "transferImpOps", "(", "MI", ",", "MIB1", ",", "MIB1", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "return", "true", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{" ]
GCC	s390	MD	stmt_completion	MPU	5,623	[ "<STR_LIT>", ")" ]	[ "(", "define_automaton" ]
GCC	avr	MD	stmt_completion	MPU	5,624	[ "]", ")" ]	[ "(", "define_mode_iterator", "SPLIT34", "[", "SI", "SF", "PSI", "SQ", "USQ", "SA", "USA" ]
GCC	pdp11	MD	stmt_completion	MPU	5,625	[ ")", ")", ")", "]" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
GCC	vax	MD	next_suggestion	CPU	5,626	[ "<STR_LIT>" ]	[ "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "truncate", ":", "QI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
GCC	arm	MD	next_suggestion	CPU	5,627	[ "(", "const_int", "<NUM_LIT>", ")" ]	[ "[", "(", "trap_if", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,628	[ "&", "<NUM_LIT>", ";" ]	[ "return", "AM3Opc" ]
GCC	aarch64	CPP	next_suggestion	CPU	5,629	[ "}" ]	[ "operand_rr_info", "", "dest_op_info", ";", "struct", "du_chain", "", "chain", "=", "NULL", ";", "unsigned", "dest_regno", ";", "fma_forest", "", "forest", "=", "NULL", ";", "du_head_p", "head", "=", "NULL", ";", "int", "i", ";", "if", "(", "!", "is_fmul_fmac_insn", "(", "insn", ",", "true", ")", ")", "continue", ";", "dest_op_info", "=", "insn_rr", "[", "INSN_UID", "(", "insn", ")", "]", ".", "op_info", ";", "dest_regno", "=", "REGNO", "(", "SET_DEST", "(", "PATTERN", "(", "insn", ")", ")", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "dest_op_info", "->", "n_chains", ";", "i", "++", ")", "{", "if", "(", "dest_op_info", "->", "heads", "[", "i", "]", "->", "regno", "!=", "dest_regno", ")", "continue", ";", "head", "=", "dest_op_info", "->", "heads", "[", "i", "]", ";", "if", "(", "!", "head", "->", "first", ")", "head", "=", "regrename_chain_from_id", "(", "head", "->", "id", ")", ";", "forest", "=", "NULL", ";", "for", "(", "chain", "=", "head", "->", "first", ";", "chain", ";", "chain", "=", "chain", "->", "next_use", ")", "{", "fma_node", "", "", "fma_slot", ";", "if", "(", "!", "is_fmul_fmac_insn", "(", "chain", "->", "insn", ",", "true", ")", ")", "continue", ";", "if", "(", "chain", "->", "loc", "!=", "&", "SET_DEST", "(", "PATTERN", "(", "chain", "->", "insn", ")", ")", ")", "continue", ";", "if", "(", "chain", "->", "insn", "==", "insn", ")", "break", ";", "fma_slot", "=", "this", "->", "m_insn_fma_head_map", "->", "get", "(", "chain", "->", "insn", ")", ";", "if", "(", "fma_slot", "&&", "(", "", "fma_slot", ")", "->", "get_children", "(", ")", ")", "forest", "=", "(", "*", "fma_slot", ")", "->", "get_forest", "(", ")", ";", "}", "if", "(", "chain", ")", "break", ";", "}", "gcc_assert", "(", "i", "<", "dest_op_info", "->", "n_chains", ")", ";", "this", "->", "analyze_fma_fmul_insn", "(", "forest", ",", "chain", ",", "head", ")", ";", "}", "}", "free", "(", "bb_dfs_preorder", ")", ";", "if", "(", "dump_file", ")", "this", "->", "dfs", "(", "dump_forest_info", ",", "dump_tree_root_info", ",", "dump_tree_node_info", ",", "false", ")", ";" ]
LLVM	AMDGPU	TD	next_suggestion	GPU	5,630	[ "}" ]	[ "def", "VReg32OrOffClass", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]
GCC	aarch64	CPP	next_suggestion	CPU	5,631	[ "location", "=", "d", "->", "perm", ".", "length", "(", ")", ".", "to_constant", "(", ")", "-", "location", ";" ]	[ "rtx", "offset", ";", "if", "(", "d", "->", "vec_flags", "==", "VEC_SVE_PRED", "\|\|", "!", "d", "->", "perm", "[", "<NUM_LIT>", "]", ".", "is_constant", "(", "&", "location", ")", "\|\|", "!", "d", "->", "perm", ".", "series_p", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "location", ",", "<NUM_LIT>", ")", ")", "return", "false", ";", "if", "(", "d", "->", "testing_p", ")", "return", "true", ";", "if", "(", "BYTES_BIG_ENDIAN", "&&", "location", "!=", "<NUM_LIT>", "&&", "d", "->", "vec_flags", "==", "VEC_ADVSIMD", ")", "{", "std", "::", "swap", "(", "d", "->", "op0", ",", "d", "->", "op1", ")", ";" ]
GCC	aarch64	CPP	stmt_completion	CPU	5,632	[ "idx", ")", ";" ]	[ "_", "_", "o", "=", "_", "_", "builtin_aarch64_set_qregoiv16qi", "(", "_", "_", "o", ",", "tab", ".", "val", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "return", "_", "_", "builtin_aarch64_tbx4v8qi", "(", "r", ",", "_", "_", "o", ",", "(", "int8x8_t", ")" ]
GCC	pa	CPP	program_repair	CPU	5,633	[ "<FIXS>", "pa_ior_mask_p", "(", "unsigned", "HOST_WIDE_INT", "mask", ")", "<FIXE>" ]	[ "int", "<BUGS>", "ior_mask_p", "(", "unsigned", "HOST_WIDE_INT", "mask", ")", "<BUGE>", "{", "mask", "+=", "mask", "&", "-", "mask", ";", "return", "(", "mask", "&", "(", "mask", "-", "<NUM_LIT>", ")", ")", "==", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	5,634	[ ")", ")", ";" ]	[ "const", "MCInstrDesc", "&", "MovRelDesc", "=", "get", "(", "AMDGPU", "::", "V_MOVRELD_B32_e32", ")", ";", "unsigned", "VecReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "IsUndef", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isUndef", "(", ")", ";", "unsigned", "SubReg", "=", "AMDGPU", "::", "sub0", "+", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "assert", "(", "VecReg", "==", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ";", "MachineInstr", "", "MovRel", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "MovRelDesc", ")", ".", "addReg", "(", "RI", ".", "getSubReg", "(", "VecReg", ",", "SubReg", ")", ",", "RegState", "::", "Undef", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addReg", "(", "VecReg", ",", "RegState", "::", "ImplicitDefine", ")", ".", "addReg", "(", "VecReg", ",", "RegState", "::", "Implicit", "\|", "(", "IsUndef", "?", "RegState", "::", "Undef", ":", "<NUM_LIT>", ")", ")", ";", "const", "int", "ImpDefIdx", "=", "MovRelDesc", ".", "getNumOperands", "(", ")", "+", "MovRelDesc", ".", "getNumImplicitUses", "(", ")", ";", "const", "int", "ImpUseIdx", "=", "ImpDefIdx", "+", "<NUM_LIT>", ";", "MovRel", "->", "tieOperands", "(", "ImpDefIdx", ",", "ImpUseIdx", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "break", ";", "}", "case", "AMDGPU", "::", "SI_PC_ADD_REL_OFFSET", ":", "{", "MachineFunction", "&", "MF", "=", "", "MBB", ".", "getParent", "(", ")", ";", "unsigned", "Reg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "RegLo", "=", "RI", ".", "getSubReg", "(", "Reg", ",", "AMDGPU", "::", "sub0", ")", ";", "unsigned", "RegHi", "=", "RI", ".", "getSubReg", "(", "Reg", ",", "AMDGPU", "::", "sub1", ")", ";", "MIBundleBuilder", "Bundler", "(", "MBB", ",", "MI", ")", ";", "Bundler", ".", "append", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "AMDGPU", "::", "S_GETPC_B64", ")", ",", "Reg", ")", ")", ";", "Bundler", ".", "append", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "AMDGPU", "::", "S_ADD_U32", ")", ",", "RegLo", ")", ".", "addReg", "(", "RegLo", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "AMDGPU", "::", "S_ADDC_U32", ")", ",", "RegHi", ")", ".", "addReg", "(", "RegHi", ")", ";", "if", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getTargetFlags", "(", ")", "==", "SIInstrInfo", "::", "MO_NONE", ")", "MIB", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "MIB", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Bundler", ".", "append", "(", "MIB", ")", ";", "llvm", "::", "finalizeBundle", "(", "MBB", ",", "Bundler", ".", "begin", "(" ]
LLVM	Mips	CPP	stmt_completion	CPU	5,635	[ "Desc", ",", "<NUM_LIT>", ",", "RI", ",", "MF", ")", ")", ";" ]	[ "const", "MCInstrDesc", "&", "Desc", "=", "get", "(", "Opc", ")", ";", "assert", "(", "Desc", ".", "NumOperands", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unary instruction expected.", "<STR_LIT>", ")", ";", "const", "MipsRegisterInfo", "", "RI", "=", "&", "getRegisterInfo", "(", ")", ";", "unsigned", "DstRegSize", "=", "RI", "->", "getRegSizeInBits", "(", "", "getRegClass", "(", "Desc", ",", "<NUM_LIT>", ",", "RI", ",", "MF", ")", ")", ";", "unsigned", "SrcRegSize", "=", "RI", "->", "getRegSizeInBits", "(", "*", "getRegClass", "(" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,636	[ ")", ")", ";" ]	[ "bool", "ARMBaseTargetMachine", "::", "addPreRegAlloc", "(", "PassManagerBase", "&", "PM", ",", "CodeGenOpt", "::", "Level", "OptLevel", ")", "{", "if", "(", "Subtarget", ".", "hasNEON", "(", ")", ")", "PM", ".", "add", "(", "createNEONPreAllocPass", "(" ]
GCC	i386	MD	stmt_completion	CPU	5,637	[ "<STR_LIT>", ")" ]	[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit", "<STR_LIT>" ]
LLVM	ARM	CPP	next_suggestion	CPU	5,638	[ "static", "const", "unsigned", "GhcCalleeSavedRegs", "[", "]", "=", "{" ]	[ "const", "unsigned", "", "ARMBaseRegisterInfo", "::", "getCalleeSavedRegs", "(", "const", "MachineFunction", "", "MF", ")", "const", "{", "bool", "ghcCall", "=", "false", ";", "if", "(", "MF", ")", "{", "const", "Function", "*", "F", "=", "MF", "->", "getFunction", "(", ")", ";", "ghcCall", "=", "(", "F", "?", "F", "->", "getCallingConv", "(", ")", "==", "CallingConv", "::", "GHC", ":", "false", ")", ";", "}", "static", "const", "unsigned", "CalleeSavedRegs", "[", "]", "=", "{", "ARM", "::", "LR", ",", "ARM", "::", "R11", ",", "ARM", "::", "R10", ",", "ARM", "::", "R9", ",", "ARM", "::", "R8", ",", "ARM", "::", "R7", ",", "ARM", "::", "R6", ",", "ARM", "::", "R5", ",", "ARM", "::", "R4", ",", "ARM", "::", "D15", ",", "ARM", "::", "D14", ",", "ARM", "::", "D13", ",", "ARM", "::", "D12", ",", "ARM", "::", "D11", ",", "ARM", "::", "D10", ",", "ARM", "::", "D9", ",", "ARM", "::", "D8", ",", "<NUM_LIT>", "}", ";", "static", "const", "unsigned", "DarwinCalleeSavedRegs", "[", "]", "=", "{", "ARM", "::", "LR", ",", "ARM", "::", "R7", ",", "ARM", "::", "R6", ",", "ARM", "::", "R5", ",", "ARM", "::", "R4", ",", "ARM", "::", "R11", ",", "ARM", "::", "R10", ",", "ARM", "::", "R8", ",", "ARM", "::", "D15", ",", "ARM", "::", "D14", ",", "ARM", "::", "D13", ",", "ARM", "::", "D12", ",", "ARM", "::", "D11", ",", "ARM", "::", "D10", ",", "ARM", "::", "D9", ",", "ARM", "::", "D8", ",", "<NUM_LIT>", "}", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	5,639	[ "if", "(", "Offset", ")", "MI", ".", "addImm", "(", "<NUM_LIT>", ")", ";" ]	[ "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "storeRegPairToStackSlot", "(", "getRegisterInfo", "(", ")", ",", "MBB", ",", "MBBI", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SrcReg", ",", "isKill", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "FI", ",", "MMO", ")", ";", "return", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "storeRegPairToStackSlot", "(", "getRegisterInfo", "(", ")", ",", "MBB", ",", "MBBI", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SrcReg", ",", "isKill", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "FI", ",", "MMO", ")", ";", "return", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "}", "assert", "(", "Opc", "&&", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "MFI", ".", "setStackID", "(", "FI", ",", "StackID", ")", ";", "const", "MachineInstrBuilder", "MI", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	5,640	[ ")", ")", ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]
LLVM	X86	CPP	next_suggestion	CPU	5,641	[ "}" ]	[ "IndexReg", "=", "X86", "::", "RAX", ";", "break", ";", "case", "<NUM_LIT>", ":", "NopSize", "=", "<NUM_LIT>", ";", "Opc", "=", "X86", "::", "NOOPW", ";", "Displacement", "=", "<NUM_LIT>", ";", "IndexReg", "=", "X86", "::", "RAX", ";", "break", ";", "default", ":", "NopSize", "=", "<NUM_LIT>", ";", "Opc", "=", "X86", "::", "NOOPW", ";", "Displacement", "=", "<NUM_LIT>", ";", "IndexReg", "=", "X86", "::", "RAX", ";", "SegmentReg", "=", "X86", "::", "CS", ";", "break", ";", "}", "unsigned", "NumPrefixes", "=", "std", "::", "min", "(", "NumBytes", "-", "NopSize", ",", "<NUM_LIT>", "U", ")", ";", "NopSize", "+=", "NumPrefixes", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumPrefixes", ";", "++", "i", ")", "OS", ".", "EmitBytes", "(", "<STR_LIT>", "\\x66", "<STR_LIT>", ")", ";", "switch", "(", "Opc", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected opcode", "<STR_LIT>", ")", ";", "break", ";", "case", "X86", "::", "NOOP", ":", "OS", ".", "EmitInstruction", "(", "MCInstBuilder", "(", "Opc", ")", ",", "STI", ")", ";", "break", ";", "case", "X86", "::", "XCHG16ar", ":", "OS", ".", "EmitInstruction", "(", "MCInstBuilder", "(", "Opc", ")", ".", "addReg", "(", "X86", "::", "AX", ")", ",", "STI", ")", ";", "break", ";", "case", "X86", "::", "NOOPL", ":", "case", "X86", "::", "NOOPW", ":", "OS", ".", "EmitInstruction", "(", "MCInstBuilder", "(", "Opc", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addImm", "(", "ScaleVal", ")", ".", "addReg", "(", "IndexReg", ")", ".", "addImm", "(", "Displacement", ")", ".", "addReg", "(", "SegmentReg", ")", ",", "STI", ")", ";", "break", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	5,642	[ "}" ]	[ "def", "VecListThreeQWordIndexed", ":", "Operand", "<", "i32", ">", "{", "let", "ParserMatchClass", "=", "VecListThreeQWordIndexAsmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "DPR", ":", "$", "Vd", ",", "i32imm", ":", "$", "idx", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,643	[ "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "R29", "]", ";", "let", "Defs", "=", "[", "PC", ",", "R31", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=" ]
LLVM	PowerPC	CPP	code_generation	CPU	5,644	[ "unsigned", "PPCTargetLowering", "::", "combineRepeatedFPDivisors", "(", ")", "const", "{", "switch", "(", "Subtarget", ".", "getCPUDirective", "(", ")", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "PPC", "::", "DIR_440", ":", "case", "PPC", "::", "DIR_A2", ":", "case", "PPC", "::", "DIR_E500", ":", "case", "PPC", "::", "DIR_E500mc", ":", "case", "PPC", "::", "DIR_E5500", ":", "return", "<NUM_LIT>", ";", "}", "}" ]	[ "Indicate", "whether", "this", "target", "prefers", "to", "combine", "FDIVs", "with", "the", "same", "divisor", "." ]
LLVM	rvex	TD	stmt_completion	VLIW	5,645	[ "ra", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "ra", ";", "bits", "<", "<NUM_LIT>", ">", "rb", ";", "bits", "<", "<NUM_LIT>", ">", "rc", ";", "bits", "<", "<NUM_LIT>", ">", "shamt", ";", "let", "Opcode", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]
GCC	c6x	MD	stmt_completion	VLIW	5,646	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	5,647	[ "f64", ")", ";" ]	[ "SDValue", "AMDGPUTargetLowering", "::", "LowerUINT_TO_FP", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "assert", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "MVT", "::", "i64", "&&", "<STR_LIT>", "operation should be legal", "<STR_LIT>", ")", ";", "EVT", "DestVT", "=", "Op", ".", "getValueType", "(", ")", ";", "if", "(", "DestVT", "==", "MVT", "::", "f32", ")", "return", "LowerINT_TO_FP32", "(", "Op", ",", "DAG", ",", "false", ")", ";", "assert", "(", "DestVT", "==", "MVT", "::" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	5,648	[ "Hexagon TFR Cleanup", "<STR_LIT>", ";" ]	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,649	[ ">", ";" ]	[ "def", "M2_mpy_up", ":", "T_MType_rr1", "<", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	5,650	[ "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";" ]	[ "class", "SpuInst_Unary", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rdst", ",", "RegisterClass", "Rsrc", ",", "string", "asmstr", ">", ":", "ScalarInstBase", "<", "opc", ",", "asmstr", ">", "{", "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "Rsrc", ":", "$", "op", ",", "DataType", ":", "$", "optype", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_ScalarOp", ";", "let", "isNotUsedInDisasm", "=", "!", "if", "(", "!", "and", "(", "!", "eq", "(", "!", "cast", "<", "string", ">", "(", "Rsrc", ")", ",", "!", "cast", "<", "string", ">", "(", "Rdst", ")", ")", ",", "!", "ne", "(", "!", "cast", "<", "string", ">", "(", "Rsrc", ")", ",", "<STR_LIT>", ")", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "op", ";", "let", "OperandType", "=", "optype", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	5,651	[ "DestReg", ")", "?", "<STR_LIT>", "acc", "<STR_LIT>", ":", "<STR_LIT>", "uacc", "<STR_LIT>", ";" ]	[ "void", "PPCRegisterInfo", "::", "emitAccCopyInfo", "(", "MachineBasicBlock", "&", "MBB", ",", "MCRegister", "DestReg", ",", "MCRegister", "SrcReg", ")", "{", "return", ";", "if", "(", "ReportAccMoves", ")", "{", "std", "::", "string", "Dest", "=", "PPC", "::", "ACCRCRegClass", ".", "contains", "(" ]
LLVM	SystemZ	TD	stmt_completion	CPU	5,652	[ ";" ]	[ "class", "InstVRX", "<", "bits", "<", "<NUM_LIT>", ">", "op", ",", "dag", "outs", ",", "dag", "ins", ",", "string", "asmstr", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSystemZ", "<", "<NUM_LIT>", ",", "outs", ",", "ins", ",", "asmstr", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "V1", ";", "bits", "<", "<NUM_LIT>", ">", "XBD2" ]
LLVM	Mips	CPP	code_generation	CPU	5,653	[ "MachineBasicBlock", "", "MipsTargetLowering", "::", "EmitInstrWithCustomInserter", "(", "MachineInstr", "", "MI", ",", "MachineBasicBlock", "", "BB", ")", "const", "{", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected instr type to insert", "<STR_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "ADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "ADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "ADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "DADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND64", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR64", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR64", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "DSUBu", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I8", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I16", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I32", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I64", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "PseudoSDIV", ":", "case", "Mips", "::", "PseudoUDIV", ":", "case", "Mips", "::", "DIV", ":", "case", "Mips", "::", "DIVU", ":", "case", "Mips", "::", "MOD", ":", "case", "Mips", "::", "MODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "false", ")", ";", "case", "Mips", "::", "SDIV_MM_Pseudo", ":", "case", "Mips", "::", "UDIV_MM_Pseudo", ":", "case", "Mips", "::", "SDIV_MM", ":", "case", "Mips", "::", "UDIV_MM", ":", "case", "Mips", "::", "DIV_MMR6", ":", "case", "Mips", "::", "DIVU_MMR6", ":", "case", "Mips", "::", "MOD_MMR6", ":", "case", "Mips", "::", "MODU_MMR6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "true", ")", ";", "case", "Mips", "::", "PseudoDSDIV", ":", "case", "Mips", "::", "PseudoDUDIV", ":", "case", "Mips", "::", "DDIV", ":", "case", "Mips", "::", "DDIVU", ":", "case", "Mips", "::", "DMOD", ":", "case", "Mips", "::", "DMODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "false", ")", ";", "case", "Mips", "::", "DDIV_MM64R6", ":", "case", "Mips", "::", "DDIVU_MM64R6", ":", "case", "Mips", "::", "DMOD_MM64R6", ":", "case", "Mips", "::", "DMODU_MM64R6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "true", ")", ";", "case", "Mips", "::", "SEL_D", ":", "case", "Mips", "::", "SEL_D_MMR6", ":", "return", "emitSEL_D", "(", "MI", ",", "BB", ")", ";", "case", "Mips", "::", "PseudoSELECT_I", ":", "case", "Mips", "::", "PseudoSELECT_I64", ":", "case", "Mips", "::", "PseudoSELECT_S", ":", "case", "Mips", "::", "PseudoSELECT_D32", ":", "case", "Mips", "::", "PseudoSELECT_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "false", ",", "Mips", "::", "BNE", ")", ";", "case", "Mips", "::", "PseudoSELECTFP_F_I", ":", "case", "Mips", "::", "PseudoSELECTFP_F_I64", ":", "case", "Mips", "::", "PseudoSELECTFP_F_S", ":", "case", "Mips", "::", "PseudoSELECTFP_F_D32", ":", "case", "Mips", "::", "PseudoSELECTFP_F_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "true", ",", "Mips", "::", "BC1F", ")", ";", "case", "Mips", "::", "PseudoSELECTFP_T_I", ":", "case", "Mips", "::", "PseudoSELECTFP_T_I64", ":", "case", "Mips", "::", "PseudoSELECTFP_T_S", ":", "case", "Mips", "::", "PseudoSELECTFP_T_D32", ":", "case", "Mips", "::", "PseudoSELECTFP_T_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "true", ",", "Mips", "::", "BC1T", ")", ";", "}", "}" ]	[ "This", "method", "should", "be", "implemented", "by", "targets", "that", "mark", "instructions", "with", "the", "'usesCustomInserter", "'", "flag", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	5,654	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "class", "Enc_55355c", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";" ]
LLVM	TPC	CPP	stmt_completion	Virtual ISA	5,655	[ ";" ]	[ "}", "else", "{", "unsigned", "sp", "=", "GiveSPScaleReg", "(", ")", ";", "hwloops", "[", "li", "]", ".", "sp", "=", "sp", ";", "TakeSPScaleReg", "(", "sp", ")", ";", "}", "if", "(", "hwloops", "[", "li", "]", ".", "spoiled", ")", "{", "inu", "=", "li", ";", "do", "{", "hwloops", "[", "inu", "]", ".", "spoiled", "=", "true", ";", "inu", "=", "hwloops", "[", "inu", "]", ".", "UpLoop", ";", "}", "while", "(", "inu", "!=", "EMPTYREF", ")", ";", "}", "if", "(", "ForceUnHardwareLoops", "&&", "!", "nomorelimitcorrection", "&&", "hwloops", "[", "li", "]", ".", "transform", ")", "{", "unsigned", "son", "=", "hwloops", "[", "li", "]", ".", "DownLoop", ";", "if", "(", "son", "!=", "EMPTYREF", ")", "{", "if", "(", "!", "hwloops", "[", "son", "]", ".", "transform", "&&", "hwloops", "[", "son", "]", ".", "RightLoop", "==", "EMPTYREF", ")", "{", "if", "(", "hwloops", "[", "li", "]", ".", "InstrNumber", "<", "<NUM_LIT>", "*", "limitsize", ")", "{", "limitsize", "=", "hwloops", "[", "li", "]", ".", "InstrNumber", ";", "hwloops", "[", "li", "]", ".", "transform", "=", "false", ";", "nomorelimitcorrection", "=", "true", ";", "}", "}", "}", "}", "CurrentTopLoop", "=", "hwloops", "[", "li", "]", ".", "UpLoop", ";", "unsigned", "int", "grand", "=", "CurrentTopLoop", ";", "while", "(", "grand", "!=", "EMPTYREF", ")", "{", "if", "(", "hwloops", "[", "grand", "]", ".", "LastClosedSon", "==", "EMPTYREF", ")", "{", "hwloops", "[", "grand", "]", ".", "LastClosedSon", "=", "li", ";", "}", "grand", "=", "hwloops", "[", "grand", "]", ".", "UpLoop" ]
GCC	i386	MD	stmt_completion	CPU	5,656	[ ")", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")" ]
LLVM	XCore	CPP	next_suggestion	MPU	5,657	[ "return", "CurDAG", "->", "SelectNodeTo", "(", "N", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "MVT", "::", "Other", ",", "nextAddr", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Glue", ")", ";" ]	[ "DebugLoc", "dl", "=", "N", "->", "getDebugLoc", "(", ")", ";", "SDValue", "Chain", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Addr", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Addr", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "INTRINSIC_W_CHAIN", ")", "return", "<NUM_LIT>", ";", "unsigned", "IntNo", "=", "cast", "<", "ConstantSDNode", ">", "(", "Addr", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "IntNo", "!=", "Intrinsic", "::", "xcore_checkevent", ")", "return", "<NUM_LIT>", ";", "SDValue", "nextAddr", "=", "Addr", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "CheckEventChainOut", "(", "Addr", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "CheckEventChainOut", ".", "use_empty", "(", ")", ")", "{", "SDValue", "CheckEventChainIn", "=", "Addr", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "NewChain", "=", "replaceInChain", "(", "CurDAG", ",", "Chain", ",", "CheckEventChainOut", ",", "CheckEventChainIn", ")", ";", "if", "(", "!", "NewChain", ".", "getNode", "(", ")", ")", "return", "<NUM_LIT>", ";", "Chain", "=", "NewChain", ";", "}", "SDValue", "constOne", "=", "getI32Imm", "(", "<NUM_LIT>", ")", ";", "SDValue", "Glue", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Glue", ",", "constOne", ",", "Chain", ")", ",", "<NUM_LIT>", ")", ";", "Glue", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Glue", ",", "constOne", ",", "Glue", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "nextAddr", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "nextAddr", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOpcode", "(", ")", "==", "ISD", "::", "TargetBlockAddress", ")", "{" ]
LLVM	X86	CPP	program_repair	CPU	5,658	[ "<FIXS>", "unsigned", "WrapperKind", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "model", "==", "TLSModel", "::", "LocalExec", ")", "{", "<FIXE>", "<FIXS>", "SDValue", "Offset", "=", "DAG", ".", "getNode", "(", "WrapperKind", ",", "dl", ",", "PtrVT", ",", "TGA", ")", ";", "<FIXE>" ]	[ "NULL", ",", "<NUM_LIT>", ")", ";", "unsigned", "char", "OperandFlags", "=", "<NUM_LIT>", ";", "<BUGS>", "if", "(", "model", "==", "TLSModel", "::", "InitialExec", ")", "{", "OperandFlags", "=", "is64Bit", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "model", "==", "TLSModel", "::", "LocalExec", ")", ";", "<BUGE>", "OperandFlags", "=", "is64Bit", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "SDValue", "TGA", "=", "DAG", ".", "getTargetGlobalAddress", "(", "GA", "->", "getGlobal", "(", ")", ",", "GA", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "GA", "->", "getOffset", "(", ")", ",", "OperandFlags", ")", ";", "<BUGS>", "SDValue", "Offset", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "PtrVT", ",", "TGA", ")", ";", "<BUGE>", "if", "(", "model", "==", "TLSModel", "::", "InitialExec", ")", "Offset", "=", "DAG", ".", "getLoad", "(", "PtrVT", ",", "dl", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "Offset", "," ]
GCC	powerpcspe	CPP	next_suggestion	CPU	5,659	[ "}" ]	[ "unsigned", "HOST_WIDE_INT", "val1", "=", "(", "val", "+", "bit1", ")", "&", "val", ";", "unsigned", "HOST_WIDE_INT", "bit3", "=", "val1", "&", "-", "val1", ";", "unsigned", "HOST_WIDE_INT", "mask1", "=", "-", "bit3", "+", "bit2", "-", "<NUM_LIT>", ";", "unsigned", "HOST_WIDE_INT", "mask2", "=", "val", "+", "bit3", "-", "bit2", ";", "gcc_assert", "(", "rs6000_is_valid_and_mask", "(", "GEN_INT", "(", "mask2", ")", ",", "mode", ")", ")", ";", "if", "(", "rs6000_is_valid_and_mask", "(", "GEN_INT", "(", "mask1", ")", ",", "mode", ")", ")", "{", "gcc_assert", "(", "mode", "==", "SImode", ")", ";", "rtx", "reg", "=", "expand", "?", "gen_reg_rtx", "(", "mode", ")", ":", "operands", "[", "<NUM_LIT>", "]", ";", "rtx", "tmp", "=", "gen_rtx_AND", "(", "mode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "mask1", ")", ")", ";", "emit_move_insn", "(", "reg", ",", "tmp", ")", ";", "tmp", "=", "gen_rtx_AND", "(", "mode", ",", "reg", ",", "GEN_INT", "(", "mask2", ")", ")", ";", "rs6000_emit_dot_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "tmp", ",", "dot", ",", "dot", "?", "operands", "[", "<NUM_LIT>", "]", ":", "<NUM_LIT>", ")", ";", "return", ";", "}", "gcc_assert", "(", "mode", "==", "DImode", ")", ";", "if", "(", "mask2", "<=", "<NUM_LIT>", "&&", "rs6000_is_valid_and_mask", "(", "GEN_INT", "(", "mask1", ")", ",", "SImode", ")", ")", "{", "rtx", "reg", "=", "expand", "?", "gen_reg_rtx", "(", "mode", ")", ":", "operands", "[", "<NUM_LIT>", "]", ";", "rtx", "tmp", "=", "gen_rtx_AND", "(", "SImode", ",", "gen_lowpart", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ")", ",", "GEN_INT", "(", "mask1", ")", ")", ";", "rtx", "reg_low", "=", "gen_lowpart", "(", "SImode", ",", "reg", ")", ";", "emit_move_insn", "(", "reg_low", ",", "tmp", ")", ";", "tmp", "=", "gen_rtx_AND", "(", "mode", ",", "reg", ",", "GEN_INT", "(", "mask2", ")", ")", ";", "rs6000_emit_dot_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "tmp", ",", "dot", ",", "dot", "?", "operands", "[", "<NUM_LIT>", "]", ":", "<NUM_LIT>", ")", ";", "return", ";", "}", "int", "right", "=", "exact_log2", "(", "bit3", ")", ";", "int", "left", "=", "<NUM_LIT>", "-", "right", ";", "mask1", "=", "(", "mask1", ">>", "right", ")", "\|", "(", "(", "bit2", "-", "<NUM_LIT>", ")", "<<", "left", ")", ";", "if", "(", "expand", ")", "{", "rtx", "tmp1", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "rtx", "tmp2", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "rtx", "tmp3", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "emit_insn", "(", "gen_rotldi3", "(", "tmp1", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "left", ")", ")", ")", ";", "emit_insn", "(", "gen_anddi3", "(", "tmp2", ",", "tmp1", ",", "GEN_INT", "(", "mask1", ")", ")", ")", ";", "emit_insn", "(", "gen_rotldi3", "(", "tmp3", ",", "tmp2", ",", "GEN_INT", "(", "right", ")", ")", ")", ";", "emit_insn", "(", "gen_anddi3", "(", "operands", "[", "<NUM_LIT>", "]", ",", "tmp3", ",", "GEN_INT", "(", "mask2", ")", ")", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	5,660	[ "-", "'", ";" ]	[ "if", "(", "Subtarget", "->", "isPICStyleRIPRel", "(", ")", ")", "O", "<<", "'", "-", "'", "<<", "TAI", "->", "getPrivateGlobalPrefix", "(", ")", "<<", "<STR_LIT>", "JTI", "<STR_LIT>", "<<", "getFunctionNumber", "(", ")", "<<", "'", "_", "'", "<<", "uid", "<<", "'", "\\n", "'", ";", "else", "{", "O", "<<", "'" ]
GCC	i386	CPP	stmt_completion	CPU	5,661	[ "A", ",", "_", "_", "M", ")", ";" ]	[ "extern", "_", "_", "inline", "void", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_cvtepi32_storeu_epi16", "(", "void", "", "_", "_", "P", ",", "_", "_", "mmask8", "_", "_", "M", ",", "_", "_", "m128i", "_", "_", "A", ")", "{", "_", "_", "builtin_ia32_pmovdw128mem_mask", "(", "(", "_", "_", "v8hi", "", ")", "_", "_", "P", ",", "(", "_", "_", "v4si", ")", "_", "_" ]
LLVM	R600	CPP	stmt_completion	GPU	5,662	[ "::", "i32", ")", ";" ]	[ "SDValue", "False", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "CC", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Temp", ";", "EVT", "CompareVT", "=", "LHS", ".", "getValueType", "(", ")", ";", "if", "(", "isHWTrueValue", "(", "False", ")", "&&", "isHWFalseValue", "(", "True", ")", ")", "{", "ISD", "::", "CondCode", "CCOpcode", "=", "cast", "<", "CondCodeSDNode", ">", "(", "CC", ")", "->", "get", "(", ")", ";", "std", "::", "swap", "(", "False", ",", "True", ")", ";", "CC", "=", "DAG", ".", "getCondCode", "(", "ISD", "::", "getSetCCInverse", "(", "CCOpcode", ",", "CompareVT", "==", "MVT", "::", "i32", ")", ")", ";", "}", "if", "(", "isHWTrueValue", "(", "True", ")", "&&", "isHWFalseValue", "(", "False", ")", "&&", "(", "CompareVT", "==", "VT", "\|\|", "VT", "==", "MVT", "::", "i32", ")", ")", "{", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SELECT_CC", ",", "DL", ",", "VT", ",", "LHS", ",", "RHS", ",", "True", ",", "False", ",", "CC", ")", ";", "}", "if", "(", "isZero", "(", "LHS", ")", "\|\|", "isZero", "(", "RHS", ")", ")", "{", "SDValue", "Cond", "=", "(", "isZero", "(", "LHS", ")", "?", "RHS", ":", "LHS", ")", ";", "SDValue", "Zero", "=", "(", "isZero", "(", "LHS", ")", "?", "LHS", ":", "RHS", ")", ";", "ISD", "::", "CondCode", "CCOpcode", "=", "cast", "<", "CondCodeSDNode", ">", "(", "CC", ")", "->", "get", "(", ")", ";", "if", "(", "CompareVT", "!=", "VT", ")", "{", "True", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "CompareVT", ",", "True", ")", ";", "False", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "CompareVT", ",", "False", ")", ";", "}", "if", "(", "isZero", "(", "LHS", ")", ")", "{", "CCOpcode", "=", "ISD", "::", "getSetCCSwappedOperands", "(", "CCOpcode", ")", ";", "}", "switch", "(", "CCOpcode", ")", "{", "case", "ISD", "::", "SETONE", ":", "case", "ISD", "::", "SETUNE", ":", "case", "ISD", "::", "SETNE", ":", "case", "ISD", "::", "SETULE", ":", "case", "ISD", "::", "SETULT", ":", "case", "ISD", "::", "SETOLE", ":", "case", "ISD", "::", "SETOLT", ":", "case", "ISD", "::", "SETLE", ":", "case", "ISD", "::", "SETLT", ":", "CCOpcode", "=", "ISD", "::", "getSetCCInverse", "(", "CCOpcode", ",", "CompareVT", "==", "MVT" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,663	[ "<NUM_LIT>", ",", "<NUM_LIT>", ">", ";" ]	[ "def", "C2_cmovenewif", ":", "T_TFRI_Pred", "<" ]
GCC	alpha	CPP	next_suggestion	MPU	5,664	[ "}" ]	[ "if", "(", "TREE_ADDRESSABLE", "(", "type", ")", ")", "return", "true", ";", "return", "ALPHA_ARG_SIZE", "(", "mode", ",", "type", ",", "<NUM_LIT>", ")", ">", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	5,665	[ "DAG", ",", "dl", ")", ";" ]	[ "SDValue", "V1", "=", "SVOp", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "V2", "=", "SVOp", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "MVT", "VT", "=", "SVOp", "->", "getSimpleValueType", "(", "<NUM_LIT>", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "V1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "CONCAT_VECTORS", "&&", "V2", ".", "getOpcode", "(", ")", "==", "ISD", "::", "CONCAT_VECTORS", ")", "{", "if", "(", "V2", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "BUILD_VECTOR", "\|\|", "V2", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UNDEF", "\|\|", "V1", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UNDEF", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "ISD", "::", "isBuildVectorAllZeros", "(", "V2", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getNode", "(", ")", ")", ")", "return", "SDValue", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", "/", "<NUM_LIT>", ";", "++", "i", ")", "if", "(", "!", "isUndefOrEqual", "(", "SVOp", "->", "getMaskElt", "(", "i", ")", ",", "i", ")", "\|\|", "!", "isUndefOrEqual", "(", "SVOp", "->", "getMaskElt", "(", "i", "+", "NumElems", "/", "<NUM_LIT>", ")", ",", "NumElems", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "LoadSDNode", "*", "Ld", "=", "dyn_cast", "<", "LoadSDNode", ">", "(", "V1", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "Ld", "->", "hasNUsesOfValue", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "v4i64", ",", "MVT", "::", "Other", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "Ld", "->", "getChain", "(", ")", ",", "Ld", "->", "getBasePtr", "(", ")", "}", ";", "SDValue", "ResNode", "=", "DAG", ".", "getMemIntrinsicNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "Tys", ",", "Ops", ",", "Ld", "->", "getMemoryVT", "(", ")", ",", "Ld", "->", "getPointerInfo", "(", ")", ",", "Ld", "->", "getAlignment", "(", ")", ",", "false", ",", "true", ",", "false", ")", ";", "if", "(", "Ld", "->", "hasAnyUseOfValue", "(", "<NUM_LIT>", ")", ")", "{", "SDValue", "NewChain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "ResNode", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "NewChain", ")", ";", "DAG", ".", "UpdateNodeOperands", "(", "NewChain", ".", "getNode", "(", ")", ",", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "ResNode", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";", "}", "return", "DAG", ".", "getBitcast", "(", "VT", ",", "ResNode", ")", ";", "}", "}", "SDValue", "Zeros", "=", "getZeroVector", "(", "VT", ",", "Subtarget", "," ]
LLVM	AArch64	TD	next_suggestion	CPU	5,666	[ "let", "Predicates", "=", "[", "HasFullFP16", "]", ";" ]	[ "def", "UWHr", ":", "BaseFPToIntegerUnscaled", "<", "<NUM_LIT>", ",", "rmode", ",", "opcode", ",", "FPR16", ",", "GPR32", ",", "asm", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpN", "(", "f16", "FPR16", ":", "$", "Rn", ")", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	Mips	CPP	stmt_completion	CPU	5,667	[ "Op", ")", ",", "Reg", ",", "VT", ")", ";" ]	[ "assert", "(", "(", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Return address can be determined only for current frame.", "<STR_LIT>", ")", ";", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MVT", "VT", "=", "Op", ".", "getSimpleValueType", "(", ")", ";", "unsigned", "RA", "=", "ABI", ".", "IsN64", "(", ")", "?", "Mips", "::", "RA_64", ":", "Mips", "::", "RA", ";", "MFI", ".", "setReturnAddressIsTaken", "(", "true", ")", ";", "unsigned", "Reg", "=", "MF", ".", "addLiveIn", "(", "RA", ",", "getRegClassFor", "(", "VT", ")", ")", ";", "return", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "SDLoc", "(" ]
LLVM	Hexagon	TD	next_suggestion	DSP	5,668	[ "let", "Defs", "=", "[", "USR_OVF", "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	5,669	[ "KilledProdSubReg", ",", "*", "TRI", ")", ";" ]	[ "unsigned", "KilledProdReg", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "getReg", "(", ")", ";", "unsigned", "OtherProdReg", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "getReg", "(", ")", ";", "unsigned", "AddSubReg", "=", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", ";", "unsigned", "KilledProdSubReg", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "getSubReg", "(", ")", ";", "unsigned", "OtherProdSubReg", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "getSubReg", "(", ")", ";", "bool", "AddRegKill", "=", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "bool", "KilledProdRegKill", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "isKill", "(", ")", ";", "bool", "OtherProdRegKill", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "isKill", "(", ")", ";", "bool", "AddRegUndef", "=", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isUndef", "(", ")", ";", "bool", "KilledProdRegUndef", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "isUndef", "(", ")", ";", "bool", "OtherProdRegUndef", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "isUndef", "(", ")", ";", "if", "(", "!", "MRI", ".", "constrainRegClass", "(", "KilledProdReg", ",", "MRI", ".", "getRegClass", "(", "OldFMAReg", ")", ")", ")", "continue", ";", "assert", "(", "OldFMAReg", "==", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "&&", "<STR_LIT>", "Addend copy not tied to old FMA output!", "<STR_LIT>", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "VSX FMA Mutation:\\n ", "<STR_LIT>", "<<", "MI", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "KilledProdReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "KilledProdReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "AddendSrcReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "KilledProdSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "KilledProdSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "AddSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "KilledProdRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "AddRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "KilledProdRegUndef", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "AddRegUndef", ")", ";", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "AltOpc", ")", ")", ";", "if", "(", "OtherProdReg", "==", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", "{", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "AddendSrcReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "AddSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "AddRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "AddRegUndef", ")", ";", "}", "else", "{", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "OtherProdReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "OtherProdSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "OtherProdRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "OtherProdRegUndef", ")", ";", "}", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " -> ", "<STR_LIT>", "<<", "MI", ")", ";", "LiveInterval", "&", "FMAInt", "=", "LIS", "->", "getInterval", "(", "OldFMAReg", ")", ";", "VNInfo", "", "FMAValNo", "=", "FMAInt", ".", "getVNInfoAt", "(", "FMAIdx", ".", "getRegSlot", "(", ")", ")", ";", "for", "(", "auto", "UI", "=", "MRI", ".", "reg_nodbg_begin", "(", "OldFMAReg", ")", ",", "UE", "=", "MRI", ".", "reg_nodbg_end", "(", ")", ";", "UI", "!=", "UE", ";", ")", "{", "MachineOperand", "&", "UseMO", "=", "", "UI", ";", "MachineInstr", "*", "UseMI", "=", "UseMO", ".", "getParent", "(", ")", ";", "++", "UI", ";", "if", "(", "UseMI", "==", "AddendMI", ")", "continue", ";", "UseMO", ".", "substVirtReg", "(", "KilledProdReg", "," ]
LLVM	WebAssembly	TD	program_repair	Virtual ISA	5,670	[ "<FIXS>", "!", "strconcat", "(", "Name", ",", "<STR_LIT>", ")", ",", "Opcode", ">", ";", "<FIXE>" ]	[ "multiclass", "WebAssemblyStore", "WebAssemblyRegClass", "rc", ",", "string", "Name", ",", "int", "Opcode", ">", "{", "defm", "<STR_LIT>", ":", "I", "(", "outs", ")", ",", "(", "ins", "P2Align", ":", "$", "p2align", ",", "offset32_op", ":", "$", "off", ",", "I32", ":", "$", "addr", ",", "rc", ":", "$", "val", ")", ",", "(", "outs", ")", ",", "(", "ins", "P2Align", ":", "$", "p2align", ",", "offset32_op", ":", "$", "off", ")", ",", "[", "]", ",", "!", "strconcat", "(", "Name", ",", "<STR_LIT>", ")", ",", "<BUGS>", "!", "strconcat", "(", "Name", ",", "<STR_LIT>", ")", ",", "Opcode", ">", ";", "<BUGE>", "}" ]
LLVM	LC3	CPP	code_generation	CPU	5,671	[ "bool", "LC3TargetLowering", "::", "CanLowerReturn", "(", "CallingConv", "::", "ID", "CallConv", ",", "MachineFunction", "&", "MF", ",", "bool", "isVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "LLVMContext", "&", "Context", ")", "const", "{", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "RVLocs", ";", "CCState", "CCInfo", "(", "CallConv", ",", "isVarArg", ",", "MF", ",", "RVLocs", ",", "Context", ")", ";", "if", "(", "!", "CCInfo", ".", "CheckReturn", "(", "Outs", ",", "RetCC_LC3", ")", ")", "{", "return", "false", ";", "}", "if", "(", "CCInfo", ".", "getNextStackOffset", "(", ")", "!=", "<NUM_LIT>", "&&", "isVarArg", ")", "{", "return", "false", ";", "}", "return", "true", ";", "}" ]	[ "This", "hook", "should", "be", "implemented", "to", "check", "whether", "the", "return", "values", "described", "by", "the", "Outs", "array", "can", "fit", "into", "the", "return", "registers", "." ]
GCC	i386	CPP	stmt_completion	CPU	5,672	[ ",", "(", "_", "_", "v16sf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ",", "_", "MM_FROUND_CUR_DIRECTION", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_fmsub_ps", "(", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m512", "_", "_", "A", ",", "_", "_", "m512", "_", "_", "B", ",", "_", "_", "m512", "_", "_", "C", ")", "{", "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_vfmsubps512_maskz", "(", "(", "_", "_", "v16sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16sf", ")", "_", "_", "B" ]
LLVM	PowerPC	TD	stmt_completion	CPU	5,673	[ ">", ";" ]	[ "def", "PPCfcfidu", ":", "SDNode", "<", "<STR_LIT>", ",", "SDTFPUnaryOp", ",", "[", "]" ]
GCC	pa	MD	next_suggestion	CPU	5,674	[ "<STR_LIT>" ]	[ "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	AMDGPU	CPP	program_repair	GPU	5,675	[ "<FIXS>", "if", "(", "TLI", ".", "ShrinkDemandedConstant", "(", "BitsFrom", ",", "Demanded", ",", "TLO", ")", "\|\|", "<FIXE>" ]	[ "TargetLowering", "::", "TargetLoweringOpt", "TLO", "(", "DAG", ",", "!", "DCI", ".", "isBeforeLegalize", "(", ")", ",", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", ";", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "<BUGS>", "if", "(", "TLO", ".", "ShrinkDemandedConstant", "(", "BitsFrom", ",", "Demanded", ")", "\|\|", "<BUGE>", "TLI", ".", "SimplifyDemandedBits", "(", "BitsFrom", ",", "Demanded", ",", "KnownZero", ",", "KnownOne", ",", "TLO", ")", ")", "{", "DCI", ".", "CommitTargetLoweringOpt", "(", "TLO", ")", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	5,676	[ "if", "(", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "KeyID", ")", ")", "BaseGV", "->", "getContext", "(", ")", ".", "emitError", "(", "<STR_LIT>", "Invalid AArch64 PAC Key ID '", "<STR_LIT>", "+", "utostr", "(", "KeyID", ")", "+", "<STR_LIT>", "' in llvm.ptrauth global '", "<STR_LIT>", "+", "BaseGV", "->", "getName", "(", ")", "+", "<STR_LIT>", "'", "<STR_LIT>", ")", ";" ]	[ "const", "MCExpr", "", "Sym", "=", "MCSymbolRefExpr", "::", "create", "(", "getSymbol", "(", "BaseGVB", ")", ",", "Ctx", ")", ";", "if", "(", "Offset", ".", "sgt", "(", "<NUM_LIT>", ")", ")", "Sym", "=", "MCBinaryExpr", "::", "createAdd", "(", "Sym", ",", "MCConstantExpr", "::", "create", "(", "Offset", ".", "getSExtValue", "(", ")", ",", "Ctx", ")", ",", "Ctx", ")", ";", "else", "if", "(", "Offset", ".", "slt", "(", "<NUM_LIT>", ")", ")", "Sym", "=", "MCBinaryExpr", "::", "createSub", "(", "Sym", ",", "MCConstantExpr", "::", "create", "(", "(", "-", "Offset", ")", ".", "getSExtValue", "(", ")", ",", "Ctx", ")", ",", "Ctx", ")", ";", "auto", "", "Disc", "=", "PAI", ".", "getDiscriminator", "(", ")", ";", "uint64_t", "KeyID", "=", "PAI", ".", "getKey", "(", ")", "->", "getZExtValue", "(", ")", ";" ]
LLVM	Hexagon	CPP	program_repair	DSP	5,677	[ "<FIXS>", "initializeHexagonDAGToDAGISelLegacyPass", "(", "PR", ")", ";", "<FIXE>" ]	[ "initializeHexagonVectorCombineLegacyPass", "(", "PR", ")", ";", "initializeHexagonVectorLoopCarriedReuseLegacyPassPass", "(", "PR", ")", ";", "initializeHexagonVExtractPass", "(", "PR", ")", ";", "<BUGS>", "initializeHexagonDAGToDAGISelPass", "(", "PR", ")", ";", "<BUGE>", "}", "HexagonTargetMachine", "::", "HexagonTargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", "," ]
LLVM	PowerPC	CPP	stmt_completion	CPU	5,678	[ ";" ]	[ "return", "new", "PPCCTRLoopsVerify", "(", ")" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	5,679	[ "==", "NumKernelArgMDNodes", ")", ";" ]	[ "static", "void", "PushArgMD", "(", "KernelArgMD", "&", "MD", ",", "const", "MDVector", "&", "V", ")", "{", "assert", "(", "V", ".", "size", "(", ")" ]
LLVM	Mips	CPP	next_suggestion	CPU	5,680	[ "MI", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "getReg", "(", "Decoder", ",", "Mips", "::", "GPR32RegClassID", ",", "Rt", ")", ")", ")", ";" ]	[ "else", "{", "MI", ".", "setOpcode", "(", "Mips", "::", "BLTC", ")", ";", "HasRs", "=", "true", ";", "}", "if", "(", "HasRs", ")", "MI", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "getReg", "(", "Decoder", ",", "Mips", "::", "GPR32RegClassID", ",", "Rs", ")", ")", ")", ";" ]
LLVM	WebAssembly	CPP	program_repair	Virtual ISA	5,681	[ "<FIXS>", "void", "llvm", "::", "computeLegalValueVTs", "(", "const", "Function", "&", "F", ",", "const", "TargetMachine", "&", "TM", ",", "<FIXE>" ]	[ "WARegs", ".", "resize", "(", "MF", ".", "getRegInfo", "(", ")", ".", "getNumVirtRegs", "(", ")", ",", "Reg", ")", ";", "}", "<BUGS>", "void", "llvm", "::", "ComputeLegalValueVTs", "(", "const", "Function", "&", "F", ",", "const", "TargetMachine", "&", "TM", ",", "<BUGE>", "Type", "*", "Ty", ",", "SmallVectorImpl", "MVT", ">", "&", "ValueVTs", ")", "{", "const", "DataLayout", "&", "DL", "(", "F", ".", "getParent", "(", ")", "->", "getDataLayout", "(", ")", ")", ";", "const", "WebAssemblyTargetLowering", "&", "TLI", "=" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,682	[ ";" ]	[ "def", "A2_xorp", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_946df596", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isCommutable", "=", "<NUM_LIT>" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	5,683	[ ">", "op2", ";" ]	[ "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "Rsrc1", ":", "$", "op1", ",", "Rsrc2", ":", "$", "op2", ",", "DataType", ":", "$", "dt", ",", "SwitchSet", ":", "$", "sw", ",", "MacAcc", ":", "$", "acc", ",", "Rdst", ":", "$", "income", ",", "Pred", ":", "$", "pred", ")", ";", "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_VectorOp", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	5,684	[ "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]
GCC	i386	MD	next_suggestion	CPU	5,685	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
LLVM	ARM	CPP	next_suggestion	CPU	5,686	[ "}" ]	[ "DecodeStatus", "S", "=", "MCDisassembler", "::", "Success", ";", "unsigned", "Rn", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "imm", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "Check", "(", "S", ",", "DecodetGPRRegisterClass", "(", "Inst", ",", "Rn", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "imm", ")", ")", ";", "return", "S", ";" ]
LLVM	Mips	CPP	next_suggestion	CPU	5,687	[ "SDValue", "Ops", "[", "]", "=", "{", "Chain", ",", "Value", ",", "Ptr", "}", ";" ]	[ "EVT", "MemVT", "=", "SD", "->", "getMemoryVT", "(", ")", ",", "BasePtrVT", "=", "Ptr", ".", "getValueType", "(", ")", ";", "SDLoc", "DL", "(", "SD", ")", ";", "SDVTList", "VTList", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ")", ";", "if", "(", "Offset", ")", "Ptr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "BasePtrVT", ",", "Ptr", ",", "DAG", ".", "getConstant", "(", "Offset", ",", "BasePtrVT", ")", ")", ";" ]
GCC	arm	CPP	next_suggestion	CPU	5,688	[ "sprintf", "(", "templ", ",", "<STR_LIT>", "tinsrh%%?\\t%%0, %%2, #%d", "<STR_LIT>", ",", "i", ")", ";" ]	[ "int", "i", ";", "char", "templ", "[", "<NUM_LIT>", "]", ";", "int", "units", "=", "mode_nunits", "[", "GET_MODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "]", ";", "gcc_assert", "(", "(", "mask", "&", "(", "mask", "-", "<NUM_LIT>", ")", ")", "==", "<NUM_LIT>", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "units", ";", "++", "i", ")", "{", "if", "(", "(", "mask", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "break", ";", "}", "mask", ">>=", "<NUM_LIT>", ";", "}", "gcc_assert", "(", "i", "<", "units", ")", ";", "{", "switch", "(", "GET_MODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "case", "E_V8QImode", ":", "sprintf", "(", "templ", ",", "<STR_LIT>", "tinsrb%%?\\t%%0, %%2, #%d", "<STR_LIT>", ",", "i", ")", ";", "break", ";", "case", "E_V4HImode", ":" ]
LLVM	X86	CPP	next_suggestion	CPU	5,689	[ "Opc", "=", "X86", "::", "MMX_MOVQ64mr", ";" ]	[ "Opc", "=", "X86", "::", "ST_Fp64m", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "RFP32RegClass", ")", "{", "Opc", "=", "X86", "::", "ST_Fp32m", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "FR32RegClass", ")", "{", "Opc", "=", "X86", "::", "MOVSSmr", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "FR64RegClass", ")", "{", "Opc", "=", "X86", "::", "MOVSDmr", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "VR128RegClass", ")", "{", "Opc", "=", "isStackAligned", "?", "X86", "::", "MOVAPSmr", ":", "X86", "::", "MOVUPSmr", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "VR64RegClass", ")", "{" ]
GCC	powerpcspe	MD	stmt_completion	CPU	5,690	[ ")", ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	arm	CPP	stmt_completion	CPU	5,691	[ "_", "p", ")", ";" ]	[ "_", "_", "arm_vqdmlahq_m_n_s32", "(", "int32x4_t", "_", "_", "a", ",", "int32x4_t", "_", "_", "b", ",", "int32_t", "_", "_", "c", ",", "mve_pred16_t", "_", "_", "p", ")", "{", "return", "_", "_", "builtin_mve_vqdmlahq_m_n_sv4si", "(", "_", "_", "a", ",", "_", "_", "b", ",", "_", "_", "c", ",", "_" ]
LLVM	ARM	CPP	code_generation	CPU	5,692	[ "ARMSubtarget", "::", "ARMSubtarget", "(", "const", "Triple", "&", "TT", ",", "const", "std", "::", "string", "&", "CPU", ",", "const", "std", "::", "string", "&", "FS", ",", "const", "ARMBaseTargetMachine", "&", "TM", ",", "bool", "IsLittle", ")", ":", "ARMGenSubtargetInfo", "(", "TT", ",", "CPU", ",", "FS", ")", ",", "ARMProcFamily", "(", "Others", ")", ",", "ARMProcClass", "(", "None", ")", ",", "stackAlignment", "(", "<NUM_LIT>", ")", ",", "CPUString", "(", "CPU", ")", ",", "IsLittle", "(", "IsLittle", ")", ",", "TargetTriple", "(", "TT", ")", ",", "Options", "(", "TM", ".", "Options", ")", ",", "TM", "(", "TM", ")", ",", "FrameLowering", "(", "initializeFrameLowering", "(", "CPU", ",", "FS", ")", ")", ",", "InstrInfo", "(", "isThumb1Only", "(", ")", "?", "(", "ARMBaseInstrInfo", "", ")", "new", "Thumb1InstrInfo", "(", "", "this", ")", ":", "!", "isThumb", "(", ")", "?", "(", "ARMBaseInstrInfo", "", ")", "new", "ARMInstrInfo", "(", "", "this", ")", ":", "(", "ARMBaseInstrInfo", "", ")", "new", "Thumb2InstrInfo", "(", "", "this", ")", ")", ",", "TLInfo", "(", "TM", ",", "*", "this", ")", "{", "}" ]	[ "This", "constructor", "initializes", "the", "data", "members", "to", "match", "that", "of", "the", "specified", "triple", "." ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,693	[ "P0", "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[" ]
GCC	i386	CPP	stmt_completion	CPU	5,694	[ "+", "<NUM_LIT>", ";" ]	[ "int", "ix86_attr_length_vex_default", "(", "rtx_insn", "*", "insn", ",", "bool", "has_0f_opcode", ",", "bool", "has_vex_w", ")", "{", "int", "i", ",", "reg_only", "=", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "bool", "has_mem", "=", "false", ";", "if", "(", "!", "has_0f_opcode", "\|\|", "has_vex_w", ")", "return", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "if", "(", "!", "TARGET_64BIT", ")", "return", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "extract_insn_cached", "(", "insn", ")", ";", "for", "(", "i", "=", "recog_data", ".", "n_operands", "-", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "--", "i", ")", "if", "(", "REG_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "{", "if", "(", "GET_MODE", "(", "recog_data", ".", "operand", "[", "i", "]", ")", "==", "DImode", "&&", "GENERAL_REG_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "return", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "if", "(", "REX_INT_REGNO_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", "\|\|", "REX2_INT_REGNO_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", "\|\|", "REX_SSE_REGNO_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "reg_only", "=", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "}", "else", "if", "(", "MEM_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "{", "if", "(", "x86_extended_rex2reg_mentioned_p", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "return", "<NUM_LIT>", ";", "if", "(", "x86_extended_reg_mentioned_p", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "return", "<NUM_LIT>" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	5,695	[ "=", "<NUM_LIT>", ";" ]	[ "class", "StoreInstGenericSrcA", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "string", "asmstr", ">", ":", "StoreInstGenericPred", "<", "opc", ",", "asmstr", ">", "{", "bits", "<", "<NUM_LIT>", ">", "SrcA" ]
LLVM	Mips	TD	next_suggestion	CPU	5,696	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Format", ".", "Value", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "fs", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "fd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "funct", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	5,697	[ "<STR_LIT>", ";" ]	[ "def", "vpt_mask", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=" ]
LLVM	X86	CPP	stmt_completion	CPU	5,698	[ "false", ";" ]	[ "if", "(", "Cast", "->", "getParent", "(", ")", "==", "Mul", "->", "getParent", "(", ")", "&&", "(", "Cast", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "SExt", "\|\|", "Cast", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "ZExt", ")", "&&", "Cast", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", "->", "getScalarSizeInBits", "(", ")", "<=", "<NUM_LIT>", ")", "return", "true", ";", "}", "return", "isa", "<", "Constant", ">", "(", "Op", ")", ";", "}", ";", "if", "(", "(", "IsFreeTruncation", "(", "LHS", ")", "&&", "computeKnownBits", "(", "LHS", ",", "", "DL", ")", ".", "countMaxActiveBits", "(", ")", "<=", "<NUM_LIT>", ")", "&&", "(", "IsFreeTruncation", "(", "RHS", ")", "&&", "ComputeMaxSignificantBits", "(", "RHS", ",", "", "DL", ")", "<=", "<NUM_LIT>", ")", ")", "return", "true", ";", "return" ]
GCC	arm	MD	stmt_completion	CPU	5,699	[ "<STR_LIT>", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "<", "V_double_width", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "<", "V_double_width", ">", "[", "(", "match_operand", ":", "VDQIW", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "VPADDL", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]

LLVM

AArch64

TD

next_suggestion

CPU

5,600

[ "let", "PredicateMethod", "=", "<STR_LIT>", "#", "Width", "#", "<STR_LIT>", "#", "Scale", "#", "<STR_LIT>", ";" ]

[ "let", "DiagnosticType", "=", "<STR_LIT>", "#", "Scale", "#", "<STR_LIT>", "#", "Width", ";", "let", "RenderMethod", "=", "<STR_LIT>", "#", "Scale", "#", "<STR_LIT>", ";" ]

GCC

i386

MD

next_suggestion

CPU

5,601

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

LLVM

MSP430

CPP

stmt_completion

MPU

5,602

[ "MCTargetOptions", "&", "Options", ")", "{" ]

[ "static", "MCRegisterInfo", "*", "createMSP430MCRegisterInfo", "(", "const", "Triple", "&", "TT", ",", "const" ]

GCC

i386

CPP

stmt_completion

CPU

5,603

[ "addr", ",", "(", "_", "_", "v4si", ")", "_", "_", "index", ",", "_", "_", "mask", ",", "_", "_", "scale", ")", ";" ]

[ "return", "(", "_", "_", "m128", ")", "_", "_", "builtin_ia32_gather3siv4sf", "(", "(", "_", "_", "v4sf", ")", "_", "_", "v1_old", ",", "_", "_" ]

GCC

i386

MD

stmt_completion

CPU

5,604

[ ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<NUM_LIT>", "<NUM_LIT>" ]

LLVM

X86

CPP

next_suggestion

CPU

5,605

[ "return", "getShuffleScalarElt", "(", "NewV", ".", "getNode", "(", ")", ",", "Index", "%", "NumElems", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";" ]

[ "if", "(", "isTargetShuffle", "(", "Opcode", ")", ")", "{", "int", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "ShuffleMask", ";", "SDValue", "ImmN", ";", "switch", "(", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodeSHUFPSMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKHMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKHPMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKLMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKLPMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVHLPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVLHPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFHWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFLWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "unsigned", "OpNum", "=", "(", "Index", "==", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return", "getShuffleScalarElt", "(", "V", ".", "getOperand", "(", "OpNum", ")", ".", "getNode", "(", ")", ",", "Index", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "default", ":", "assert", "(", "<STR_LIT>", "not implemented for target shuffle node", "<STR_LIT>", ")", ";", "return", "SDValue", "(", ")", ";", "}", "Index", "=", "ShuffleMask", "[", "Index", "]", ";", "if", "(", "Index", "<", "<NUM_LIT>", ")", "return", "DAG", ".", "getUNDEF", "(", "VT", ".", "getVectorElementType", "(", ")", ")", ";", "SDValue", "NewV", "=", "(", "Index", "<", "NumElems", ")", "?", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ":", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

5,606

[ "EVT", "SrcVT", "=", "V", ".", "getValueType", "(", ")", ";" ]

[ "int", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "SDValue", "NewV", "=", "(", "Index", "<", "NumElems", ")", "?", "SV", "->", "getOperand", "(", "<NUM_LIT>", ")", ":", "SV", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "getShuffleScalarElt", "(", "NewV", ".", "getNode", "(", ")", ",", "Index", "%", "NumElems", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "if", "(", "isTargetShuffle", "(", "Opcode", ")", ")", "{", "int", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "ShuffleMask", ";", "SDValue", "ImmN", ";", "switch", "(", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodeSHUFPSMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKHMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKHPMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodePUNPCKLMask", "(", "VT", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeUNPCKLPMask", "(", "VT", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVHLPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "DecodeMOVLHPSMask", "(", "NumElems", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFMask", "(", "NumElems", ",", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFHWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "ImmN", "=", "N", "->", "getOperand", "(", "N", "->", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "DecodePSHUFLWMask", "(", "cast", "<", "ConstantSDNode", ">", "(", "ImmN", ")", "->", "getZExtValue", "(", ")", ",", "ShuffleMask", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "unsigned", "OpNum", "=", "(", "Index", "==", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return", "getShuffleScalarElt", "(", "V", ".", "getOperand", "(", "OpNum", ")", ".", "getNode", "(", ")", ",", "Index", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "default", ":", "assert", "(", "<STR_LIT>", "not implemented for target shuffle node", "<STR_LIT>", ")", ";", "return", "SDValue", "(", ")", ";", "}", "Index", "=", "ShuffleMask", "[", "Index", "]", ";", "if", "(", "Index", "<", "<NUM_LIT>", ")", "return", "DAG", ".", "getUNDEF", "(", "VT", ".", "getVectorElementType", "(", ")", ")", ";", "SDValue", "NewV", "=", "(", "Index", "<", "NumElems", ")", "?", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ":", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "getShuffleScalarElt", "(", "NewV", ".", "getNode", "(", ")", ",", "Index", "%", "NumElems", ",", "DAG", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "}", "if", "(", "Opcode", "==", "ISD", "::", "BITCAST", ")", "{", "V", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

5,607

[ "}", "else", "{" ]

[ "EVT", "VT", "=", "N", ".", "getValueType", "(", ")", ";", "if", "(", "N", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "BUILD_VECTOR", ")", "return", "false", ";", "for", "(", "const", "SDValue", "&", "Elt", ":", "N", "->", "op_values", "(", ")", ")", "{", "if", "(", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Elt", ")", ")", "{", "unsigned", "EltSize", "=", "VT", ".", "getScalarSizeInBits", "(", ")", ";", "unsigned", "HalfSize", "=", "EltSize", "/", "<NUM_LIT>", ";", "if", "(", "isSigned", ")", "{", "if", "(", "!", "isIntN", "(", "HalfSize", ",", "C", "->", "getSExtValue", "(", ")", ")", ")", "return", "false", ";" ]

GCC

arm

CPP

program_repair

CPU

5,608

[ "<FIXS>", "*", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", "+", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "<NUM_LIT>", ",", "speed", ")", ";", "<FIXE>", "<FIXS>", "*", "total", "+=", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "<NUM_LIT>", ",", "speed", ")", ";", "<FIXE>" ]

[ "case", "UMAX", ":", "case", "SMIN", ":", "case", "SMAX", ":", "<BUGS>", "*", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", "+", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "speed", ")", ";", "<BUGE>", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "!=", "CONST_INT", "||", "!", "const_ok_for_arm", "(", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", ")", "<BUGS>", "*", "total", "+=", "rtx_cost", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ",", "code", ",", "speed", ")", ";", "<BUGE>", "return", "true", ";", "case", "ABS", ":" ]

GCC

i386

CPP

next_suggestion

CPU

5,609

[ "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelt", ";", "i", "++", ")", "dthird", ".", "perm", "[", "i", "]", "=", "i", "^", "nelt2", ";" ]

[ "dfirst", ".", "perm", "[", "j", "]", "=", "d", "->", "perm", "[", "i", "]", ";", "which1", "|=", "(", "d", "->", "perm", "[", "i", "]", "<", "nelt", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "}", "else", "{", "dsecond", ".", "perm", "[", "j", "]", "=", "d", "->", "perm", "[", "i", "]", ";", "which2", "|=", "(", "d", "->", "perm", "[", "i", "]", "<", "nelt", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "msk", "|=", "(", "<NUM_LIT>", "U", "<<", "i", ")", ";", "}", "}", "if", "(", "msk", "==", "<NUM_LIT>", "||", "msk", "==", "(", "<NUM_LIT>", "U", "<<", "nelt", ")", "-", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "d", "->", "testing_p", ")", "{", "dfirst", ".", "target", "=", "gen_reg_rtx", "(", "dfirst", ".", "vmode", ")", ";", "dsecond", ".", "target", "=", "gen_reg_rtx", "(", "dsecond", ".", "vmode", ")", ";", "}", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nelt", ";", "i", "++", ")", "{", "if", "(", "dfirst", ".", "perm", "[", "i", "]", "==", "<NUM_LIT>", ")", "dfirst", ".", "perm", "[", "i", "]", "=", "(", "which1", "==", "<NUM_LIT>", "?", "i", "+", "nelt", ":", "i", ")", ";", "if", "(", "dsecond", ".", "perm", "[", "i", "]", "==", "<NUM_LIT>", ")", "dsecond", ".", "perm", "[", "i", "]", "=", "(", "which2", "==", "<NUM_LIT>", "?", "i", "+", "nelt", ":", "i", ")", ";", "}", "canonicalize_perm", "(", "&", "dfirst", ")", ";", "start_sequence", "(", ")", ";", "ok", "=", "ix86_expand_vec_perm_const_1", "(", "&", "dfirst", ")", ";", "seq1", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "if", "(", "!", "ok", ")", "return", "false", ";", "canonicalize_perm", "(", "&", "dsecond", ")", ";", "start_sequence", "(", ")", ";", "ok", "=", "ix86_expand_vec_perm_const_1", "(", "&", "dsecond", ")", ";", "seq2", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "if", "(", "!", "ok", ")", "return", "false", ";", "if", "(", "d", "->", "testing_p", ")", "return", "true", ";", "emit_insn", "(", "seq1", ")", ";", "emit_insn", "(", "seq2", ")", ";", "dthird", "=", "*", "d", ";", "dthird", ".", "op0", "=", "dsecond", ".", "target", ";", "dthird", ".", "op1", "=", "dsecond", ".", "target", ";", "dthird", ".", "one_operand_p", "=", "true", ";", "dthird", ".", "target", "=", "gen_reg_rtx", "(", "dthird", ".", "vmode", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

5,610

[ "<NUM_LIT>", ")", ")", ")" ]

[ "(", "define_split", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "plus", ":", "SI", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "const_int", "-" ]

GCC

tilegx

MD

stmt_completion

VLIW

5,611

[ ")", ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "match_code", "<STR_LIT>" ]

LLVM

TMS320C64X

TD

next_suggestion

VLIW

5,612

[ "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "DelaySlots", ";" ]

[ "let", "OutOperandList", "=", "outops", ";", "let", "InOperandList", "=", "!", "con", "(", "inops", ",", "(", "ins", "pred", ":", "$", "s", ",", "default_form", ":", "$", "fu", ")", ")", ";", "let", "Itinerary", "=", "Default", ";", "let", "neverHasSideEffects", "=", "<NUM_LIT>", ";", "let", "AsmString", "=", "!", "strconcat", "(", "mnemonic", ",", "<STR_LIT>", ")", ";", "let", "Pattern", "=", "[", "]", ";", "UnitSupport", "Supported", "=", "units_any", ";", "bits", "<", "<NUM_LIT>", ">", "DelaySlots", "=", "<NUM_LIT>", ";", "bit", "MemAccess", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "MemShift", "=", "<NUM_LIT>", ";", "bit", "MemLoadStore", "=", "<NUM_LIT>", ";", "InstUnit", "DefaultUnit", "=", "InstUnit", "<", "<NUM_LIT>", ">", ";", "bit", "SideInst", "=", "<NUM_LIT>", ";", "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Supported", ".", "units", ";", "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "side", ".", "bitval", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,613

[ "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad", "=" ]

LLVM

ARM

TD

next_suggestion

CPU

5,614

[ "}" ]

[ "def", "RFEIB_UPD", ":", "RFEI", "<", "<NUM_LIT>", ",", "<STR_LIT>", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

5,615

[ "return", "false", ";" ]

[ "if", "(", "ArgOffset", ">", "LinkageSize", "+", "ParamAreaSize", ")", "UseMemory", "=", "true", ";", "if", "(", "!", "Flags", ".", "isByVal", "(", ")", ")", "{", "if", "(", "ArgVT", "==", "MVT", "::", "f32", "||", "ArgVT", "==", "MVT", "::", "f64", ")", "if", "(", "AvailableFPRs", ">", "<NUM_LIT>", ")", "{", "--", "AvailableFPRs", ";", "return", "false", ";", "}", "if", "(", "ArgVT", "==", "MVT", "::", "v4f32", "||", "ArgVT", "==", "MVT", "::", "v4i32", "||", "ArgVT", "==", "MVT", "::", "v8i16", "||", "ArgVT", "==", "MVT", "::", "v16i8", "||", "ArgVT", "==", "MVT", "::", "v2f64", "||", "ArgVT", "==", "MVT", "::", "v2i64", ")", "if", "(", "AvailableVRs", ">", "<NUM_LIT>", ")", "{", "--", "AvailableVRs", ";" ]

GCC

arm

MD

stmt_completion

CPU

5,616

[ ")", ")", "]" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "minus", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REGNUM" ]

GCC

rs6000

MD

program_repair

CPU

5,617

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "clobber", "(", "match_scratch", ":", "V4SF", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "zero_extend", ":", "DI", "(", "unspec", ":", "QHSI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "UNSPEC_SI_FROM_SF", ")", ")", ")", "(", "clobber", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", ")" ]

LLVM

PowerPC

CPP

code_generation

CPU

5,618

[ "unsigned", "PPCFrameLowering", "::", "determineFrameLayout", "(", "MachineFunction", "&", "MF", ",", "bool", "UpdateMF", ",", "bool", "UseEstimate", ")", "const", "{", "MachineFrameInfo", "*", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "unsigned", "FrameSize", "=", "UseEstimate", "?", "MFI", "->", "estimateStackSize", "(", "MF", ")", ":", "MFI", "->", "getStackSize", "(", ")", ";", "unsigned", "TargetAlign", "=", "getStackAlignment", "(", ")", ";", "unsigned", "MaxAlign", "=", "MFI", "->", "getMaxAlignment", "(", ")", ";", "unsigned", "AlignMask", "=", "std", "::", "max", "(", "MaxAlign", ",", "TargetAlign", ")", "-", "<NUM_LIT>", ";", "const", "PPCRegisterInfo", "*", "RegInfo", "=", "static_cast", "<", "const", "PPCRegisterInfo", "*", ">", "(", "Subtarget", ".", "getRegisterInfo", "(", ")", ")", ";", "bool", "DisableRedZone", "=", "MF", ".", "getFunction", "(", ")", "->", "getAttributes", "(", ")", ".", "hasAttribute", "(", "AttributeSet", "::", "FunctionIndex", ",", "Attribute", "::", "NoRedZone", ")", ";", "unsigned", "LR", "=", "RegInfo", "->", "getRARegister", "(", ")", ";", "if", "(", "!", "DisableRedZone", "&&", "(", "Subtarget", ".", "isPPC64", "(", ")", "||", "!", "Subtarget", ".", "isSVR4ABI", "(", ")", "||", "FrameSize", "==", "<NUM_LIT>", ")", "&&", "FrameSize", "<=", "<NUM_LIT>", "&&", "!", "MFI", "->", "hasVarSizedObjects", "(", ")", "&&", "!", "MFI", "->", "adjustsStack", "(", ")", "&&", "!", "MustSaveLR", "(", "MF", ",", "LR", ")", "&&", "!", "RegInfo", "->", "hasBasePointer", "(", "MF", ")", ")", "{", "if", "(", "UpdateMF", ")", "MFI", "->", "setStackSize", "(", "<NUM_LIT>", ")", ";", "return", "<NUM_LIT>", ";", "}", "unsigned", "maxCallFrameSize", "=", "MFI", "->", "getMaxCallFrameSize", "(", ")", ";", "unsigned", "minCallFrameSize", "=", "getLinkageSize", "(", "Subtarget", ".", "isPPC64", "(", ")", ",", "Subtarget", ".", "isDarwinABI", "(", ")", ",", "Subtarget", ".", "isELFv2ABI", "(", ")", ")", ";", "maxCallFrameSize", "=", "std", "::", "max", "(", "maxCallFrameSize", ",", "minCallFrameSize", ")", ";", "if", "(", "MFI", "->", "hasVarSizedObjects", "(", ")", ")", "maxCallFrameSize", "=", "(", "maxCallFrameSize", "+", "AlignMask", ")", "&", "~", "AlignMask", ";", "if", "(", "UpdateMF", ")", "MFI", "->", "setMaxCallFrameSize", "(", "maxCallFrameSize", ")", ";", "FrameSize", "+=", "maxCallFrameSize", ";", "FrameSize", "=", "(", "FrameSize", "+", "AlignMask", ")", "&", "~", "AlignMask", ";", "if", "(", "UpdateMF", ")", "MFI", "->", "setStackSize", "(", "FrameSize", ")", ";", "return", "FrameSize", ";", "}" ]

[ "Determine", "the", "frame", "layout", "but", "do", "not", "update", "the", "machine", "function", "." ]

GCC

aarch64

MD

stmt_completion

CPU

5,619

[ "lshiftrt", "]", ")" ]

[ "(", "define_code_iterator", "SHIFTRT", "[", "ashiftrt" ]

LLVM

R600

TD

stmt_completion

GPU

5,620

[ "=", "Word1", ";" ]

[ "let", "VALID_PIXEL_MODE", "=", "<NUM_LIT>", ";", "let", "COND", "=", "<NUM_LIT>", ";", "let", "COUNT", "=", "CNT", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "CALL_COUNT", "=", "<NUM_LIT>", ";", "let", "COUNT_3", "=", "CNT", "{", "<NUM_LIT>", "}", ";", "let", "END_OF_PROGRAM", "=", "<NUM_LIT>", ";", "let", "WHOLE_QUAD_MODE", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Word0", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]

GCC

mips

MD

stmt_completion

CPU

5,621

[ ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

AArch64

CPP

next_suggestion

CPU

5,622

[ "unsigned", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "unsigned", "Opcode", ";", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "false", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "MachineInstrBuilder", "MIB1", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "Opcode", ")", ",", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ".", "addOperand", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addOperand", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "<NUM_LIT>", ")", ")", ";", "transferImpOps", "(", "MI", ",", "MIB1", ",", "MIB1", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "return", "true", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{" ]

GCC

s390

MD

stmt_completion

MPU

5,623

[ "<STR_LIT>", ")" ]

[ "(", "define_automaton" ]

GCC

avr

MD

stmt_completion

MPU

5,624

[ "]", ")" ]

[ "(", "define_mode_iterator", "SPLIT34", "[", "SI", "SF", "PSI", "SQ", "USQ", "SA", "USA" ]

GCC

pdp11

MD

stmt_completion

MPU

5,625

[ ")", ")", ")", "]" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]

GCC

vax

MD

next_suggestion

CPU

5,626

[ "<STR_LIT>" ]

[ "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "truncate", ":", "QI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

GCC

arm

MD

next_suggestion

CPU

5,627

[ "(", "const_int", "<NUM_LIT>", ")" ]

[ "[", "(", "trap_if", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "if_then_else", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,628

[ "&", "<NUM_LIT>", ";" ]

[ "return", "AM3Opc" ]

GCC

aarch64

CPP

next_suggestion

CPU

5,629

[ "}" ]

[ "operand_rr_info", "*", "dest_op_info", ";", "struct", "du_chain", "*", "chain", "=", "NULL", ";", "unsigned", "dest_regno", ";", "fma_forest", "*", "forest", "=", "NULL", ";", "du_head_p", "head", "=", "NULL", ";", "int", "i", ";", "if", "(", "!", "is_fmul_fmac_insn", "(", "insn", ",", "true", ")", ")", "continue", ";", "dest_op_info", "=", "insn_rr", "[", "INSN_UID", "(", "insn", ")", "]", ".", "op_info", ";", "dest_regno", "=", "REGNO", "(", "SET_DEST", "(", "PATTERN", "(", "insn", ")", ")", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "dest_op_info", "->", "n_chains", ";", "i", "++", ")", "{", "if", "(", "dest_op_info", "->", "heads", "[", "i", "]", "->", "regno", "!=", "dest_regno", ")", "continue", ";", "head", "=", "dest_op_info", "->", "heads", "[", "i", "]", ";", "if", "(", "!", "head", "->", "first", ")", "head", "=", "regrename_chain_from_id", "(", "head", "->", "id", ")", ";", "forest", "=", "NULL", ";", "for", "(", "chain", "=", "head", "->", "first", ";", "chain", ";", "chain", "=", "chain", "->", "next_use", ")", "{", "fma_node", "*", "*", "fma_slot", ";", "if", "(", "!", "is_fmul_fmac_insn", "(", "chain", "->", "insn", ",", "true", ")", ")", "continue", ";", "if", "(", "chain", "->", "loc", "!=", "&", "SET_DEST", "(", "PATTERN", "(", "chain", "->", "insn", ")", ")", ")", "continue", ";", "if", "(", "chain", "->", "insn", "==", "insn", ")", "break", ";", "fma_slot", "=", "this", "->", "m_insn_fma_head_map", "->", "get", "(", "chain", "->", "insn", ")", ";", "if", "(", "fma_slot", "&&", "(", "*", "fma_slot", ")", "->", "get_children", "(", ")", ")", "forest", "=", "(", "*", "fma_slot", ")", "->", "get_forest", "(", ")", ";", "}", "if", "(", "chain", ")", "break", ";", "}", "gcc_assert", "(", "i", "<", "dest_op_info", "->", "n_chains", ")", ";", "this", "->", "analyze_fma_fmul_insn", "(", "forest", ",", "chain", ",", "head", ")", ";", "}", "}", "free", "(", "bb_dfs_preorder", ")", ";", "if", "(", "dump_file", ")", "this", "->", "dfs", "(", "dump_forest_info", ",", "dump_tree_root_info", ",", "dump_tree_node_info", ",", "false", ")", ";" ]

LLVM

AMDGPU

TD

next_suggestion

GPU

5,630

[ "}" ]

[ "def", "VReg32OrOffClass", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]

GCC

aarch64

CPP

next_suggestion

CPU

5,631

[ "location", "=", "d", "->", "perm", ".", "length", "(", ")", ".", "to_constant", "(", ")", "-", "location", ";" ]

[ "rtx", "offset", ";", "if", "(", "d", "->", "vec_flags", "==", "VEC_SVE_PRED", "||", "!", "d", "->", "perm", "[", "<NUM_LIT>", "]", ".", "is_constant", "(", "&", "location", ")", "||", "!", "d", "->", "perm", ".", "series_p", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "location", ",", "<NUM_LIT>", ")", ")", "return", "false", ";", "if", "(", "d", "->", "testing_p", ")", "return", "true", ";", "if", "(", "BYTES_BIG_ENDIAN", "&&", "location", "!=", "<NUM_LIT>", "&&", "d", "->", "vec_flags", "==", "VEC_ADVSIMD", ")", "{", "std", "::", "swap", "(", "d", "->", "op0", ",", "d", "->", "op1", ")", ";" ]

GCC

aarch64

CPP

stmt_completion

CPU

5,632

[ "idx", ")", ";" ]

[ "_", "_", "o", "=", "_", "_", "builtin_aarch64_set_qregoiv16qi", "(", "_", "_", "o", ",", "tab", ".", "val", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "return", "_", "_", "builtin_aarch64_tbx4v8qi", "(", "r", ",", "_", "_", "o", ",", "(", "int8x8_t", ")" ]

GCC

pa

CPP

program_repair

CPU

5,633

[ "<FIXS>", "pa_ior_mask_p", "(", "unsigned", "HOST_WIDE_INT", "mask", ")", "<FIXE>" ]

[ "int", "<BUGS>", "ior_mask_p", "(", "unsigned", "HOST_WIDE_INT", "mask", ")", "<BUGE>", "{", "mask", "+=", "mask", "&", "-", "mask", ";", "return", "(", "mask", "&", "(", "mask", "-", "<NUM_LIT>", ")", ")", "==", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

5,634

[ ")", ")", ";" ]

[ "const", "MCInstrDesc", "&", "MovRelDesc", "=", "get", "(", "AMDGPU", "::", "V_MOVRELD_B32_e32", ")", ";", "unsigned", "VecReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "IsUndef", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isUndef", "(", ")", ";", "unsigned", "SubReg", "=", "AMDGPU", "::", "sub0", "+", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "assert", "(", "VecReg", "==", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ";", "MachineInstr", "*", "MovRel", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "MovRelDesc", ")", ".", "addReg", "(", "RI", ".", "getSubReg", "(", "VecReg", ",", "SubReg", ")", ",", "RegState", "::", "Undef", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addReg", "(", "VecReg", ",", "RegState", "::", "ImplicitDefine", ")", ".", "addReg", "(", "VecReg", ",", "RegState", "::", "Implicit", "|", "(", "IsUndef", "?", "RegState", "::", "Undef", ":", "<NUM_LIT>", ")", ")", ";", "const", "int", "ImpDefIdx", "=", "MovRelDesc", ".", "getNumOperands", "(", ")", "+", "MovRelDesc", ".", "getNumImplicitUses", "(", ")", ";", "const", "int", "ImpUseIdx", "=", "ImpDefIdx", "+", "<NUM_LIT>", ";", "MovRel", "->", "tieOperands", "(", "ImpDefIdx", ",", "ImpUseIdx", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "break", ";", "}", "case", "AMDGPU", "::", "SI_PC_ADD_REL_OFFSET", ":", "{", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "unsigned", "Reg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "RegLo", "=", "RI", ".", "getSubReg", "(", "Reg", ",", "AMDGPU", "::", "sub0", ")", ";", "unsigned", "RegHi", "=", "RI", ".", "getSubReg", "(", "Reg", ",", "AMDGPU", "::", "sub1", ")", ";", "MIBundleBuilder", "Bundler", "(", "MBB", ",", "MI", ")", ";", "Bundler", ".", "append", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "AMDGPU", "::", "S_GETPC_B64", ")", ",", "Reg", ")", ")", ";", "Bundler", ".", "append", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "AMDGPU", "::", "S_ADD_U32", ")", ",", "RegLo", ")", ".", "addReg", "(", "RegLo", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "AMDGPU", "::", "S_ADDC_U32", ")", ",", "RegHi", ")", ".", "addReg", "(", "RegHi", ")", ";", "if", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getTargetFlags", "(", ")", "==", "SIInstrInfo", "::", "MO_NONE", ")", "MIB", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "MIB", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Bundler", ".", "append", "(", "MIB", ")", ";", "llvm", "::", "finalizeBundle", "(", "MBB", ",", "Bundler", ".", "begin", "(" ]

LLVM

Mips

CPP

stmt_completion

CPU

5,635

[ "Desc", ",", "<NUM_LIT>", ",", "RI", ",", "MF", ")", ")", ";" ]

[ "const", "MCInstrDesc", "&", "Desc", "=", "get", "(", "Opc", ")", ";", "assert", "(", "Desc", ".", "NumOperands", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unary instruction expected.", "<STR_LIT>", ")", ";", "const", "MipsRegisterInfo", "*", "RI", "=", "&", "getRegisterInfo", "(", ")", ";", "unsigned", "DstRegSize", "=", "RI", "->", "getRegSizeInBits", "(", "*", "getRegClass", "(", "Desc", ",", "<NUM_LIT>", ",", "RI", ",", "MF", ")", ")", ";", "unsigned", "SrcRegSize", "=", "RI", "->", "getRegSizeInBits", "(", "*", "getRegClass", "(" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,636

[ ")", ")", ";" ]

[ "bool", "ARMBaseTargetMachine", "::", "addPreRegAlloc", "(", "PassManagerBase", "&", "PM", ",", "CodeGenOpt", "::", "Level", "OptLevel", ")", "{", "if", "(", "Subtarget", ".", "hasNEON", "(", ")", ")", "PM", ".", "add", "(", "createNEONPreAllocPass", "(" ]

GCC

i386

MD

stmt_completion

CPU

5,637

[ "<STR_LIT>", ")" ]

[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit", "<STR_LIT>" ]

LLVM

ARM

CPP

next_suggestion

CPU

5,638

[ "static", "const", "unsigned", "GhcCalleeSavedRegs", "[", "]", "=", "{" ]

[ "const", "unsigned", "*", "ARMBaseRegisterInfo", "::", "getCalleeSavedRegs", "(", "const", "MachineFunction", "*", "MF", ")", "const", "{", "bool", "ghcCall", "=", "false", ";", "if", "(", "MF", ")", "{", "const", "Function", "*", "F", "=", "MF", "->", "getFunction", "(", ")", ";", "ghcCall", "=", "(", "F", "?", "F", "->", "getCallingConv", "(", ")", "==", "CallingConv", "::", "GHC", ":", "false", ")", ";", "}", "static", "const", "unsigned", "CalleeSavedRegs", "[", "]", "=", "{", "ARM", "::", "LR", ",", "ARM", "::", "R11", ",", "ARM", "::", "R10", ",", "ARM", "::", "R9", ",", "ARM", "::", "R8", ",", "ARM", "::", "R7", ",", "ARM", "::", "R6", ",", "ARM", "::", "R5", ",", "ARM", "::", "R4", ",", "ARM", "::", "D15", ",", "ARM", "::", "D14", ",", "ARM", "::", "D13", ",", "ARM", "::", "D12", ",", "ARM", "::", "D11", ",", "ARM", "::", "D10", ",", "ARM", "::", "D9", ",", "ARM", "::", "D8", ",", "<NUM_LIT>", "}", ";", "static", "const", "unsigned", "DarwinCalleeSavedRegs", "[", "]", "=", "{", "ARM", "::", "LR", ",", "ARM", "::", "R7", ",", "ARM", "::", "R6", ",", "ARM", "::", "R5", ",", "ARM", "::", "R4", ",", "ARM", "::", "R11", ",", "ARM", "::", "R10", ",", "ARM", "::", "R8", ",", "ARM", "::", "D15", ",", "ARM", "::", "D14", ",", "ARM", "::", "D13", ",", "ARM", "::", "D12", ",", "ARM", "::", "D11", ",", "ARM", "::", "D10", ",", "ARM", "::", "D9", ",", "ARM", "::", "D8", ",", "<NUM_LIT>", "}", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

5,639

[ "if", "(", "Offset", ")", "MI", ".", "addImm", "(", "<NUM_LIT>", ")", ";" ]

[ "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "storeRegPairToStackSlot", "(", "getRegisterInfo", "(", ")", ",", "MBB", ",", "MBBI", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SrcReg", ",", "isKill", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "FI", ",", "MMO", ")", ";", "return", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "storeRegPairToStackSlot", "(", "getRegisterInfo", "(", ")", ",", "MBB", ",", "MBBI", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "SrcReg", ",", "isKill", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "FI", ",", "MMO", ")", ";", "return", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasNEON", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without NEON", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "Offset", "=", "false", ";", "}", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "assert", "(", "Subtarget", ".", "hasSVE", "(", ")", "&&", "<STR_LIT>", "Unexpected register store without SVE", "<STR_LIT>", ")", ";", "Opc", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "StackID", "=", "TargetStackID", "::", "ScalableVector", ";", "}", "break", ";", "}", "assert", "(", "Opc", "&&", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "MFI", ".", "setStackID", "(", "FI", ",", "StackID", ")", ";", "const", "MachineInstrBuilder", "MI", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DebugLoc", "(", ")", ",", "get", "(", "Opc", ")", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

5,640

[ ")", ")", ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]

LLVM

X86

CPP

next_suggestion

CPU

5,641

[ "}" ]

[ "IndexReg", "=", "X86", "::", "RAX", ";", "break", ";", "case", "<NUM_LIT>", ":", "NopSize", "=", "<NUM_LIT>", ";", "Opc", "=", "X86", "::", "NOOPW", ";", "Displacement", "=", "<NUM_LIT>", ";", "IndexReg", "=", "X86", "::", "RAX", ";", "break", ";", "default", ":", "NopSize", "=", "<NUM_LIT>", ";", "Opc", "=", "X86", "::", "NOOPW", ";", "Displacement", "=", "<NUM_LIT>", ";", "IndexReg", "=", "X86", "::", "RAX", ";", "SegmentReg", "=", "X86", "::", "CS", ";", "break", ";", "}", "unsigned", "NumPrefixes", "=", "std", "::", "min", "(", "NumBytes", "-", "NopSize", ",", "<NUM_LIT>", "U", ")", ";", "NopSize", "+=", "NumPrefixes", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumPrefixes", ";", "++", "i", ")", "OS", ".", "EmitBytes", "(", "<STR_LIT>", "\\x66", "<STR_LIT>", ")", ";", "switch", "(", "Opc", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected opcode", "<STR_LIT>", ")", ";", "break", ";", "case", "X86", "::", "NOOP", ":", "OS", ".", "EmitInstruction", "(", "MCInstBuilder", "(", "Opc", ")", ",", "STI", ")", ";", "break", ";", "case", "X86", "::", "XCHG16ar", ":", "OS", ".", "EmitInstruction", "(", "MCInstBuilder", "(", "Opc", ")", ".", "addReg", "(", "X86", "::", "AX", ")", ",", "STI", ")", ";", "break", ";", "case", "X86", "::", "NOOPL", ":", "case", "X86", "::", "NOOPW", ":", "OS", ".", "EmitInstruction", "(", "MCInstBuilder", "(", "Opc", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addImm", "(", "ScaleVal", ")", ".", "addReg", "(", "IndexReg", ")", ".", "addImm", "(", "Displacement", ")", ".", "addReg", "(", "SegmentReg", ")", ",", "STI", ")", ";", "break", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

5,642

[ "}" ]

[ "def", "VecListThreeQWordIndexed", ":", "Operand", "<", "i32", ">", "{", "let", "ParserMatchClass", "=", "VecListThreeQWordIndexAsmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "DPR", ":", "$", "Vd", ",", "i32imm", ":", "$", "idx", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,643

[ "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "R29", "]", ";", "let", "Defs", "=", "[", "PC", ",", "R31", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "hasSideEffects", "=", "<NUM_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=" ]

LLVM

PowerPC

CPP

code_generation

CPU

5,644

[ "unsigned", "PPCTargetLowering", "::", "combineRepeatedFPDivisors", "(", ")", "const", "{", "switch", "(", "Subtarget", ".", "getCPUDirective", "(", ")", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "PPC", "::", "DIR_440", ":", "case", "PPC", "::", "DIR_A2", ":", "case", "PPC", "::", "DIR_E500", ":", "case", "PPC", "::", "DIR_E500mc", ":", "case", "PPC", "::", "DIR_E5500", ":", "return", "<NUM_LIT>", ";", "}", "}" ]

[ "Indicate", "whether", "this", "target", "prefers", "to", "combine", "FDIVs", "with", "the", "same", "divisor", "." ]

LLVM

rvex

TD

stmt_completion

VLIW

5,645

[ "ra", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "ra", ";", "bits", "<", "<NUM_LIT>", ">", "rb", ";", "bits", "<", "<NUM_LIT>", ">", "rc", ";", "bits", "<", "<NUM_LIT>", ">", "shamt", ";", "let", "Opcode", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]

GCC

c6x

MD

stmt_completion

VLIW

5,646

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

5,647

[ "f64", ")", ";" ]

[ "SDValue", "AMDGPUTargetLowering", "::", "LowerUINT_TO_FP", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "assert", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "MVT", "::", "i64", "&&", "<STR_LIT>", "operation should be legal", "<STR_LIT>", ")", ";", "EVT", "DestVT", "=", "Op", ".", "getValueType", "(", ")", ";", "if", "(", "DestVT", "==", "MVT", "::", "f32", ")", "return", "LowerINT_TO_FP32", "(", "Op", ",", "DAG", ",", "false", ")", ";", "assert", "(", "DestVT", "==", "MVT", "::" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

5,648

[ "Hexagon TFR Cleanup", "<STR_LIT>", ";" ]

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,649

[ ">", ";" ]

[ "def", "M2_mpy_up", ":", "T_MType_rr1", "<", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

5,650

[ "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";" ]

[ "class", "SpuInst_Unary", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rdst", ",", "RegisterClass", "Rsrc", ",", "string", "asmstr", ">", ":", "ScalarInstBase", "<", "opc", ",", "asmstr", ">", "{", "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "Rsrc", ":", "$", "op", ",", "DataType", ":", "$", "optype", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_ScalarOp", ";", "let", "isNotUsedInDisasm", "=", "!", "if", "(", "!", "and", "(", "!", "eq", "(", "!", "cast", "<", "string", ">", "(", "Rsrc", ")", ",", "!", "cast", "<", "string", ">", "(", "Rdst", ")", ")", ",", "!", "ne", "(", "!", "cast", "<", "string", ">", "(", "Rsrc", ")", ",", "<STR_LIT>", ")", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "op", ";", "let", "OperandType", "=", "optype", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

5,651

[ "DestReg", ")", "?", "<STR_LIT>", "acc", "<STR_LIT>", ":", "<STR_LIT>", "uacc", "<STR_LIT>", ";" ]

[ "void", "PPCRegisterInfo", "::", "emitAccCopyInfo", "(", "MachineBasicBlock", "&", "MBB", ",", "MCRegister", "DestReg", ",", "MCRegister", "SrcReg", ")", "{", "return", ";", "if", "(", "ReportAccMoves", ")", "{", "std", "::", "string", "Dest", "=", "PPC", "::", "ACCRCRegClass", ".", "contains", "(" ]

LLVM

SystemZ

TD

stmt_completion

CPU

5,652

[ ";" ]

[ "class", "InstVRX", "<", "bits", "<", "<NUM_LIT>", ">", "op", ",", "dag", "outs", ",", "dag", "ins", ",", "string", "asmstr", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSystemZ", "<", "<NUM_LIT>", ",", "outs", ",", "ins", ",", "asmstr", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "V1", ";", "bits", "<", "<NUM_LIT>", ">", "XBD2" ]

LLVM

Mips

CPP

code_generation

CPU

5,653

[ "MachineBasicBlock", "*", "MipsTargetLowering", "::", "EmitInstrWithCustomInserter", "(", "MachineInstr", "*", "MI", ",", "MachineBasicBlock", "*", "BB", ")", "const", "{", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected instr type to insert", "<STR_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "ADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "ADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "ADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "DADDu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "AND64", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "OR64", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "XOR64", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "DSUBu", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I8", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I16", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I32", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I64", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "PseudoSDIV", ":", "case", "Mips", "::", "PseudoUDIV", ":", "case", "Mips", "::", "DIV", ":", "case", "Mips", "::", "DIVU", ":", "case", "Mips", "::", "MOD", ":", "case", "Mips", "::", "MODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "false", ")", ";", "case", "Mips", "::", "SDIV_MM_Pseudo", ":", "case", "Mips", "::", "UDIV_MM_Pseudo", ":", "case", "Mips", "::", "SDIV_MM", ":", "case", "Mips", "::", "UDIV_MM", ":", "case", "Mips", "::", "DIV_MMR6", ":", "case", "Mips", "::", "DIVU_MMR6", ":", "case", "Mips", "::", "MOD_MMR6", ":", "case", "Mips", "::", "MODU_MMR6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "true", ")", ";", "case", "Mips", "::", "PseudoDSDIV", ":", "case", "Mips", "::", "PseudoDUDIV", ":", "case", "Mips", "::", "DDIV", ":", "case", "Mips", "::", "DDIVU", ":", "case", "Mips", "::", "DMOD", ":", "case", "Mips", "::", "DMODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "false", ")", ";", "case", "Mips", "::", "DDIV_MM64R6", ":", "case", "Mips", "::", "DDIVU_MM64R6", ":", "case", "Mips", "::", "DMOD_MM64R6", ":", "case", "Mips", "::", "DMODU_MM64R6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "true", ")", ";", "case", "Mips", "::", "SEL_D", ":", "case", "Mips", "::", "SEL_D_MMR6", ":", "return", "emitSEL_D", "(", "MI", ",", "BB", ")", ";", "case", "Mips", "::", "PseudoSELECT_I", ":", "case", "Mips", "::", "PseudoSELECT_I64", ":", "case", "Mips", "::", "PseudoSELECT_S", ":", "case", "Mips", "::", "PseudoSELECT_D32", ":", "case", "Mips", "::", "PseudoSELECT_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "false", ",", "Mips", "::", "BNE", ")", ";", "case", "Mips", "::", "PseudoSELECTFP_F_I", ":", "case", "Mips", "::", "PseudoSELECTFP_F_I64", ":", "case", "Mips", "::", "PseudoSELECTFP_F_S", ":", "case", "Mips", "::", "PseudoSELECTFP_F_D32", ":", "case", "Mips", "::", "PseudoSELECTFP_F_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "true", ",", "Mips", "::", "BC1F", ")", ";", "case", "Mips", "::", "PseudoSELECTFP_T_I", ":", "case", "Mips", "::", "PseudoSELECTFP_T_I64", ":", "case", "Mips", "::", "PseudoSELECTFP_T_S", ":", "case", "Mips", "::", "PseudoSELECTFP_T_D32", ":", "case", "Mips", "::", "PseudoSELECTFP_T_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "true", ",", "Mips", "::", "BC1T", ")", ";", "}", "}" ]

[ "This", "method", "should", "be", "implemented", "by", "targets", "that", "mark", "instructions", "with", "the", "'usesCustomInserter", "'", "flag", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

5,654

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "class", "Enc_55355c", ":", "OpcodeHexagon", "{", "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";" ]

LLVM

TPC

CPP

stmt_completion

Virtual ISA

5,655

[ ";" ]

[ "}", "else", "{", "unsigned", "sp", "=", "GiveSPScaleReg", "(", ")", ";", "hwloops", "[", "li", "]", ".", "sp", "=", "sp", ";", "TakeSPScaleReg", "(", "sp", ")", ";", "}", "if", "(", "hwloops", "[", "li", "]", ".", "spoiled", ")", "{", "inu", "=", "li", ";", "do", "{", "hwloops", "[", "inu", "]", ".", "spoiled", "=", "true", ";", "inu", "=", "hwloops", "[", "inu", "]", ".", "UpLoop", ";", "}", "while", "(", "inu", "!=", "EMPTYREF", ")", ";", "}", "if", "(", "ForceUnHardwareLoops", "&&", "!", "nomorelimitcorrection", "&&", "hwloops", "[", "li", "]", ".", "transform", ")", "{", "unsigned", "son", "=", "hwloops", "[", "li", "]", ".", "DownLoop", ";", "if", "(", "son", "!=", "EMPTYREF", ")", "{", "if", "(", "!", "hwloops", "[", "son", "]", ".", "transform", "&&", "hwloops", "[", "son", "]", ".", "RightLoop", "==", "EMPTYREF", ")", "{", "if", "(", "hwloops", "[", "li", "]", ".", "InstrNumber", "<", "<NUM_LIT>", "*", "limitsize", ")", "{", "limitsize", "=", "hwloops", "[", "li", "]", ".", "InstrNumber", ";", "hwloops", "[", "li", "]", ".", "transform", "=", "false", ";", "nomorelimitcorrection", "=", "true", ";", "}", "}", "}", "}", "CurrentTopLoop", "=", "hwloops", "[", "li", "]", ".", "UpLoop", ";", "unsigned", "int", "grand", "=", "CurrentTopLoop", ";", "while", "(", "grand", "!=", "EMPTYREF", ")", "{", "if", "(", "hwloops", "[", "grand", "]", ".", "LastClosedSon", "==", "EMPTYREF", ")", "{", "hwloops", "[", "grand", "]", ".", "LastClosedSon", "=", "li", ";", "}", "grand", "=", "hwloops", "[", "grand", "]", ".", "UpLoop" ]

GCC

i386

MD

stmt_completion

CPU

5,656

[ ")", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")" ]

LLVM

XCore

CPP

next_suggestion

MPU

5,657

[ "return", "CurDAG", "->", "SelectNodeTo", "(", "N", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "MVT", "::", "Other", ",", "nextAddr", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Glue", ")", ";" ]

[ "DebugLoc", "dl", "=", "N", "->", "getDebugLoc", "(", ")", ";", "SDValue", "Chain", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Addr", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Addr", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "INTRINSIC_W_CHAIN", ")", "return", "<NUM_LIT>", ";", "unsigned", "IntNo", "=", "cast", "<", "ConstantSDNode", ">", "(", "Addr", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "IntNo", "!=", "Intrinsic", "::", "xcore_checkevent", ")", "return", "<NUM_LIT>", ";", "SDValue", "nextAddr", "=", "Addr", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "CheckEventChainOut", "(", "Addr", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "CheckEventChainOut", ".", "use_empty", "(", ")", ")", "{", "SDValue", "CheckEventChainIn", "=", "Addr", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "NewChain", "=", "replaceInChain", "(", "CurDAG", ",", "Chain", ",", "CheckEventChainOut", ",", "CheckEventChainIn", ")", ";", "if", "(", "!", "NewChain", ".", "getNode", "(", ")", ")", "return", "<NUM_LIT>", ";", "Chain", "=", "NewChain", ";", "}", "SDValue", "constOne", "=", "getI32Imm", "(", "<NUM_LIT>", ")", ";", "SDValue", "Glue", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Glue", ",", "constOne", ",", "Chain", ")", ",", "<NUM_LIT>", ")", ";", "Glue", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Glue", ",", "constOne", ",", "Glue", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "nextAddr", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "nextAddr", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getOpcode", "(", ")", "==", "ISD", "::", "TargetBlockAddress", ")", "{" ]

LLVM

X86

CPP

program_repair

CPU

5,658

[ "<FIXS>", "unsigned", "WrapperKind", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "model", "==", "TLSModel", "::", "LocalExec", ")", "{", "<FIXE>", "<FIXS>", "SDValue", "Offset", "=", "DAG", ".", "getNode", "(", "WrapperKind", ",", "dl", ",", "PtrVT", ",", "TGA", ")", ";", "<FIXE>" ]

[ "NULL", ",", "<NUM_LIT>", ")", ";", "unsigned", "char", "OperandFlags", "=", "<NUM_LIT>", ";", "<BUGS>", "if", "(", "model", "==", "TLSModel", "::", "InitialExec", ")", "{", "OperandFlags", "=", "is64Bit", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "assert", "(", "model", "==", "TLSModel", "::", "LocalExec", ")", ";", "<BUGE>", "OperandFlags", "=", "is64Bit", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "SDValue", "TGA", "=", "DAG", ".", "getTargetGlobalAddress", "(", "GA", "->", "getGlobal", "(", ")", ",", "GA", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "GA", "->", "getOffset", "(", ")", ",", "OperandFlags", ")", ";", "<BUGS>", "SDValue", "Offset", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "PtrVT", ",", "TGA", ")", ";", "<BUGE>", "if", "(", "model", "==", "TLSModel", "::", "InitialExec", ")", "Offset", "=", "DAG", ".", "getLoad", "(", "PtrVT", ",", "dl", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "Offset", "," ]

GCC

powerpcspe

CPP

next_suggestion

CPU

5,659

[ "}" ]

[ "unsigned", "HOST_WIDE_INT", "val1", "=", "(", "val", "+", "bit1", ")", "&", "val", ";", "unsigned", "HOST_WIDE_INT", "bit3", "=", "val1", "&", "-", "val1", ";", "unsigned", "HOST_WIDE_INT", "mask1", "=", "-", "bit3", "+", "bit2", "-", "<NUM_LIT>", ";", "unsigned", "HOST_WIDE_INT", "mask2", "=", "val", "+", "bit3", "-", "bit2", ";", "gcc_assert", "(", "rs6000_is_valid_and_mask", "(", "GEN_INT", "(", "mask2", ")", ",", "mode", ")", ")", ";", "if", "(", "rs6000_is_valid_and_mask", "(", "GEN_INT", "(", "mask1", ")", ",", "mode", ")", ")", "{", "gcc_assert", "(", "mode", "==", "SImode", ")", ";", "rtx", "reg", "=", "expand", "?", "gen_reg_rtx", "(", "mode", ")", ":", "operands", "[", "<NUM_LIT>", "]", ";", "rtx", "tmp", "=", "gen_rtx_AND", "(", "mode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "mask1", ")", ")", ";", "emit_move_insn", "(", "reg", ",", "tmp", ")", ";", "tmp", "=", "gen_rtx_AND", "(", "mode", ",", "reg", ",", "GEN_INT", "(", "mask2", ")", ")", ";", "rs6000_emit_dot_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "tmp", ",", "dot", ",", "dot", "?", "operands", "[", "<NUM_LIT>", "]", ":", "<NUM_LIT>", ")", ";", "return", ";", "}", "gcc_assert", "(", "mode", "==", "DImode", ")", ";", "if", "(", "mask2", "<=", "<NUM_LIT>", "&&", "rs6000_is_valid_and_mask", "(", "GEN_INT", "(", "mask1", ")", ",", "SImode", ")", ")", "{", "rtx", "reg", "=", "expand", "?", "gen_reg_rtx", "(", "mode", ")", ":", "operands", "[", "<NUM_LIT>", "]", ";", "rtx", "tmp", "=", "gen_rtx_AND", "(", "SImode", ",", "gen_lowpart", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ")", ",", "GEN_INT", "(", "mask1", ")", ")", ";", "rtx", "reg_low", "=", "gen_lowpart", "(", "SImode", ",", "reg", ")", ";", "emit_move_insn", "(", "reg_low", ",", "tmp", ")", ";", "tmp", "=", "gen_rtx_AND", "(", "mode", ",", "reg", ",", "GEN_INT", "(", "mask2", ")", ")", ";", "rs6000_emit_dot_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "tmp", ",", "dot", ",", "dot", "?", "operands", "[", "<NUM_LIT>", "]", ":", "<NUM_LIT>", ")", ";", "return", ";", "}", "int", "right", "=", "exact_log2", "(", "bit3", ")", ";", "int", "left", "=", "<NUM_LIT>", "-", "right", ";", "mask1", "=", "(", "mask1", ">>", "right", ")", "|", "(", "(", "bit2", "-", "<NUM_LIT>", ")", "<<", "left", ")", ";", "if", "(", "expand", ")", "{", "rtx", "tmp1", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "rtx", "tmp2", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "rtx", "tmp3", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "emit_insn", "(", "gen_rotldi3", "(", "tmp1", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "left", ")", ")", ")", ";", "emit_insn", "(", "gen_anddi3", "(", "tmp2", ",", "tmp1", ",", "GEN_INT", "(", "mask1", ")", ")", ")", ";", "emit_insn", "(", "gen_rotldi3", "(", "tmp3", ",", "tmp2", ",", "GEN_INT", "(", "right", ")", ")", ")", ";", "emit_insn", "(", "gen_anddi3", "(", "operands", "[", "<NUM_LIT>", "]", ",", "tmp3", ",", "GEN_INT", "(", "mask2", ")", ")", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

5,660

[ "-", "'", ";" ]

[ "if", "(", "Subtarget", "->", "isPICStyleRIPRel", "(", ")", ")", "O", "<<", "'", "-", "'", "<<", "TAI", "->", "getPrivateGlobalPrefix", "(", ")", "<<", "<STR_LIT>", "JTI", "<STR_LIT>", "<<", "getFunctionNumber", "(", ")", "<<", "'", "_", "'", "<<", "uid", "<<", "'", "\\n", "'", ";", "else", "{", "O", "<<", "'" ]

GCC

i386

CPP

stmt_completion

CPU

5,661

[ "A", ",", "_", "_", "M", ")", ";" ]

[ "extern", "_", "_", "inline", "void", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_cvtepi32_storeu_epi16", "(", "void", "*", "_", "_", "P", ",", "_", "_", "mmask8", "_", "_", "M", ",", "_", "_", "m128i", "_", "_", "A", ")", "{", "_", "_", "builtin_ia32_pmovdw128mem_mask", "(", "(", "_", "_", "v8hi", "*", ")", "_", "_", "P", ",", "(", "_", "_", "v4si", ")", "_", "_" ]

LLVM

R600

CPP

stmt_completion

GPU

5,662

[ "::", "i32", ")", ";" ]

[ "SDValue", "False", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "CC", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Temp", ";", "EVT", "CompareVT", "=", "LHS", ".", "getValueType", "(", ")", ";", "if", "(", "isHWTrueValue", "(", "False", ")", "&&", "isHWFalseValue", "(", "True", ")", ")", "{", "ISD", "::", "CondCode", "CCOpcode", "=", "cast", "<", "CondCodeSDNode", ">", "(", "CC", ")", "->", "get", "(", ")", ";", "std", "::", "swap", "(", "False", ",", "True", ")", ";", "CC", "=", "DAG", ".", "getCondCode", "(", "ISD", "::", "getSetCCInverse", "(", "CCOpcode", ",", "CompareVT", "==", "MVT", "::", "i32", ")", ")", ";", "}", "if", "(", "isHWTrueValue", "(", "True", ")", "&&", "isHWFalseValue", "(", "False", ")", "&&", "(", "CompareVT", "==", "VT", "||", "VT", "==", "MVT", "::", "i32", ")", ")", "{", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SELECT_CC", ",", "DL", ",", "VT", ",", "LHS", ",", "RHS", ",", "True", ",", "False", ",", "CC", ")", ";", "}", "if", "(", "isZero", "(", "LHS", ")", "||", "isZero", "(", "RHS", ")", ")", "{", "SDValue", "Cond", "=", "(", "isZero", "(", "LHS", ")", "?", "RHS", ":", "LHS", ")", ";", "SDValue", "Zero", "=", "(", "isZero", "(", "LHS", ")", "?", "LHS", ":", "RHS", ")", ";", "ISD", "::", "CondCode", "CCOpcode", "=", "cast", "<", "CondCodeSDNode", ">", "(", "CC", ")", "->", "get", "(", ")", ";", "if", "(", "CompareVT", "!=", "VT", ")", "{", "True", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "CompareVT", ",", "True", ")", ";", "False", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "CompareVT", ",", "False", ")", ";", "}", "if", "(", "isZero", "(", "LHS", ")", ")", "{", "CCOpcode", "=", "ISD", "::", "getSetCCSwappedOperands", "(", "CCOpcode", ")", ";", "}", "switch", "(", "CCOpcode", ")", "{", "case", "ISD", "::", "SETONE", ":", "case", "ISD", "::", "SETUNE", ":", "case", "ISD", "::", "SETNE", ":", "case", "ISD", "::", "SETULE", ":", "case", "ISD", "::", "SETULT", ":", "case", "ISD", "::", "SETOLE", ":", "case", "ISD", "::", "SETOLT", ":", "case", "ISD", "::", "SETLE", ":", "case", "ISD", "::", "SETLT", ":", "CCOpcode", "=", "ISD", "::", "getSetCCInverse", "(", "CCOpcode", ",", "CompareVT", "==", "MVT" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,663

[ "<NUM_LIT>", ",", "<NUM_LIT>", ">", ";" ]

[ "def", "C2_cmovenewif", ":", "T_TFRI_Pred", "<" ]

GCC

alpha

CPP

next_suggestion

MPU

5,664

[ "}" ]

[ "if", "(", "TREE_ADDRESSABLE", "(", "type", ")", ")", "return", "true", ";", "return", "ALPHA_ARG_SIZE", "(", "mode", ",", "type", ",", "<NUM_LIT>", ")", ">", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

5,665

[ "DAG", ",", "dl", ")", ";" ]

[ "SDValue", "V1", "=", "SVOp", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "V2", "=", "SVOp", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "MVT", "VT", "=", "SVOp", "->", "getSimpleValueType", "(", "<NUM_LIT>", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "V1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "CONCAT_VECTORS", "&&", "V2", ".", "getOpcode", "(", ")", "==", "ISD", "::", "CONCAT_VECTORS", ")", "{", "if", "(", "V2", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "BUILD_VECTOR", "||", "V2", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UNDEF", "||", "V1", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UNDEF", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "ISD", "::", "isBuildVectorAllZeros", "(", "V2", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getNode", "(", ")", ")", ")", "return", "SDValue", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", "/", "<NUM_LIT>", ";", "++", "i", ")", "if", "(", "!", "isUndefOrEqual", "(", "SVOp", "->", "getMaskElt", "(", "i", ")", ",", "i", ")", "||", "!", "isUndefOrEqual", "(", "SVOp", "->", "getMaskElt", "(", "i", "+", "NumElems", "/", "<NUM_LIT>", ")", ",", "NumElems", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "LoadSDNode", "*", "Ld", "=", "dyn_cast", "<", "LoadSDNode", ">", "(", "V1", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "Ld", "->", "hasNUsesOfValue", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "v4i64", ",", "MVT", "::", "Other", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "Ld", "->", "getChain", "(", ")", ",", "Ld", "->", "getBasePtr", "(", ")", "}", ";", "SDValue", "ResNode", "=", "DAG", ".", "getMemIntrinsicNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "Tys", ",", "Ops", ",", "Ld", "->", "getMemoryVT", "(", ")", ",", "Ld", "->", "getPointerInfo", "(", ")", ",", "Ld", "->", "getAlignment", "(", ")", ",", "false", ",", "true", ",", "false", ")", ";", "if", "(", "Ld", "->", "hasAnyUseOfValue", "(", "<NUM_LIT>", ")", ")", "{", "SDValue", "NewChain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "ResNode", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "NewChain", ")", ";", "DAG", ".", "UpdateNodeOperands", "(", "NewChain", ".", "getNode", "(", ")", ",", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "ResNode", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";", "}", "return", "DAG", ".", "getBitcast", "(", "VT", ",", "ResNode", ")", ";", "}", "}", "SDValue", "Zeros", "=", "getZeroVector", "(", "VT", ",", "Subtarget", "," ]

LLVM

AArch64

TD

next_suggestion

CPU

5,666

[ "let", "Predicates", "=", "[", "HasFullFP16", "]", ";" ]

[ "def", "UWHr", ":", "BaseFPToIntegerUnscaled", "<", "<NUM_LIT>", ",", "rmode", ",", "opcode", ",", "FPR16", ",", "GPR32", ",", "asm", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpN", "(", "f16", "FPR16", ":", "$", "Rn", ")", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

5,667

[ "Op", ")", ",", "Reg", ",", "VT", ")", ";" ]

[ "assert", "(", "(", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Return address can be determined only for current frame.", "<STR_LIT>", ")", ";", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MVT", "VT", "=", "Op", ".", "getSimpleValueType", "(", ")", ";", "unsigned", "RA", "=", "ABI", ".", "IsN64", "(", ")", "?", "Mips", "::", "RA_64", ":", "Mips", "::", "RA", ";", "MFI", ".", "setReturnAddressIsTaken", "(", "true", ")", ";", "unsigned", "Reg", "=", "MF", ".", "addLiveIn", "(", "RA", ",", "getRegClassFor", "(", "VT", ")", ")", ";", "return", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "SDLoc", "(" ]

LLVM

Hexagon

TD

next_suggestion

DSP

5,668

[ "let", "Defs", "=", "[", "USR_OVF", "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

5,669

[ "KilledProdSubReg", ",", "*", "TRI", ")", ";" ]

[ "unsigned", "KilledProdReg", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "getReg", "(", ")", ";", "unsigned", "OtherProdReg", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "getReg", "(", ")", ";", "unsigned", "AddSubReg", "=", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", ";", "unsigned", "KilledProdSubReg", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "getSubReg", "(", ")", ";", "unsigned", "OtherProdSubReg", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "getSubReg", "(", ")", ";", "bool", "AddRegKill", "=", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "bool", "KilledProdRegKill", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "isKill", "(", ")", ";", "bool", "OtherProdRegKill", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "isKill", "(", ")", ";", "bool", "AddRegUndef", "=", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isUndef", "(", ")", ";", "bool", "KilledProdRegUndef", "=", "MI", ".", "getOperand", "(", "KilledProdOp", ")", ".", "isUndef", "(", ")", ";", "bool", "OtherProdRegUndef", "=", "MI", ".", "getOperand", "(", "OtherProdOp", ")", ".", "isUndef", "(", ")", ";", "if", "(", "!", "MRI", ".", "constrainRegClass", "(", "KilledProdReg", ",", "MRI", ".", "getRegClass", "(", "OldFMAReg", ")", ")", ")", "continue", ";", "assert", "(", "OldFMAReg", "==", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "&&", "<STR_LIT>", "Addend copy not tied to old FMA output!", "<STR_LIT>", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "VSX FMA Mutation:\\n ", "<STR_LIT>", "<<", "MI", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "KilledProdReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "KilledProdReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "AddendSrcReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "KilledProdSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "KilledProdSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "AddSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "KilledProdRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "AddRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "KilledProdRegUndef", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "AddRegUndef", ")", ";", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "AltOpc", ")", ")", ";", "if", "(", "OtherProdReg", "==", "AddendMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", "{", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "AddendSrcReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "AddSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "AddRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "AddRegUndef", ")", ";", "}", "else", "{", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "OtherProdReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setSubReg", "(", "OtherProdSubReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "OtherProdRegKill", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "OtherProdRegUndef", ")", ";", "}", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " -> ", "<STR_LIT>", "<<", "MI", ")", ";", "LiveInterval", "&", "FMAInt", "=", "LIS", "->", "getInterval", "(", "OldFMAReg", ")", ";", "VNInfo", "*", "FMAValNo", "=", "FMAInt", ".", "getVNInfoAt", "(", "FMAIdx", ".", "getRegSlot", "(", ")", ")", ";", "for", "(", "auto", "UI", "=", "MRI", ".", "reg_nodbg_begin", "(", "OldFMAReg", ")", ",", "UE", "=", "MRI", ".", "reg_nodbg_end", "(", ")", ";", "UI", "!=", "UE", ";", ")", "{", "MachineOperand", "&", "UseMO", "=", "*", "UI", ";", "MachineInstr", "*", "UseMI", "=", "UseMO", ".", "getParent", "(", ")", ";", "++", "UI", ";", "if", "(", "UseMI", "==", "AddendMI", ")", "continue", ";", "UseMO", ".", "substVirtReg", "(", "KilledProdReg", "," ]

LLVM

WebAssembly

TD

program_repair

Virtual ISA

5,670

[ "<FIXS>", "!", "strconcat", "(", "Name", ",", "<STR_LIT>", ")", ",", "Opcode", ">", ";", "<FIXE>" ]

[ "multiclass", "WebAssemblyStore", "WebAssemblyRegClass", "rc", ",", "string", "Name", ",", "int", "Opcode", ">", "{", "defm", "<STR_LIT>", ":", "I", "(", "outs", ")", ",", "(", "ins", "P2Align", ":", "$", "p2align", ",", "offset32_op", ":", "$", "off", ",", "I32", ":", "$", "addr", ",", "rc", ":", "$", "val", ")", ",", "(", "outs", ")", ",", "(", "ins", "P2Align", ":", "$", "p2align", ",", "offset32_op", ":", "$", "off", ")", ",", "[", "]", ",", "!", "strconcat", "(", "Name", ",", "<STR_LIT>", ")", ",", "<BUGS>", "!", "strconcat", "(", "Name", ",", "<STR_LIT>", ")", ",", "Opcode", ">", ";", "<BUGE>", "}" ]

LLVM

LC3

CPP

code_generation

CPU

5,671

[ "bool", "LC3TargetLowering", "::", "CanLowerReturn", "(", "CallingConv", "::", "ID", "CallConv", ",", "MachineFunction", "&", "MF", ",", "bool", "isVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "LLVMContext", "&", "Context", ")", "const", "{", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "RVLocs", ";", "CCState", "CCInfo", "(", "CallConv", ",", "isVarArg", ",", "MF", ",", "RVLocs", ",", "Context", ")", ";", "if", "(", "!", "CCInfo", ".", "CheckReturn", "(", "Outs", ",", "RetCC_LC3", ")", ")", "{", "return", "false", ";", "}", "if", "(", "CCInfo", ".", "getNextStackOffset", "(", ")", "!=", "<NUM_LIT>", "&&", "isVarArg", ")", "{", "return", "false", ";", "}", "return", "true", ";", "}" ]

[ "This", "hook", "should", "be", "implemented", "to", "check", "whether", "the", "return", "values", "described", "by", "the", "Outs", "array", "can", "fit", "into", "the", "return", "registers", "." ]

GCC

i386

CPP

stmt_completion

CPU

5,672

[ ",", "(", "_", "_", "v16sf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ",", "_", "MM_FROUND_CUR_DIRECTION", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_fmsub_ps", "(", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m512", "_", "_", "A", ",", "_", "_", "m512", "_", "_", "B", ",", "_", "_", "m512", "_", "_", "C", ")", "{", "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_vfmsubps512_maskz", "(", "(", "_", "_", "v16sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16sf", ")", "_", "_", "B" ]

LLVM

PowerPC

TD

stmt_completion

CPU

5,673

[ ">", ";" ]

[ "def", "PPCfcfidu", ":", "SDNode", "<", "<STR_LIT>", ",", "SDTFPUnaryOp", ",", "[", "]" ]

GCC

pa

MD

next_suggestion

CPU

5,674

[ "<STR_LIT>" ]

[ "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

AMDGPU

CPP

program_repair

GPU

5,675

[ "<FIXS>", "if", "(", "TLI", ".", "ShrinkDemandedConstant", "(", "BitsFrom", ",", "Demanded", ",", "TLO", ")", "||", "<FIXE>" ]

[ "TargetLowering", "::", "TargetLoweringOpt", "TLO", "(", "DAG", ",", "!", "DCI", ".", "isBeforeLegalize", "(", ")", ",", "!", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", ";", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "<BUGS>", "if", "(", "TLO", ".", "ShrinkDemandedConstant", "(", "BitsFrom", ",", "Demanded", ")", "||", "<BUGE>", "TLI", ".", "SimplifyDemandedBits", "(", "BitsFrom", ",", "Demanded", ",", "KnownZero", ",", "KnownOne", ",", "TLO", ")", ")", "{", "DCI", ".", "CommitTargetLoweringOpt", "(", "TLO", ")", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

5,676

[ "if", "(", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "KeyID", ")", ")", "BaseGV", "->", "getContext", "(", ")", ".", "emitError", "(", "<STR_LIT>", "Invalid AArch64 PAC Key ID '", "<STR_LIT>", "+", "utostr", "(", "KeyID", ")", "+", "<STR_LIT>", "' in llvm.ptrauth global '", "<STR_LIT>", "+", "BaseGV", "->", "getName", "(", ")", "+", "<STR_LIT>", "'", "<STR_LIT>", ")", ";" ]

[ "const", "MCExpr", "*", "Sym", "=", "MCSymbolRefExpr", "::", "create", "(", "getSymbol", "(", "BaseGVB", ")", ",", "Ctx", ")", ";", "if", "(", "Offset", ".", "sgt", "(", "<NUM_LIT>", ")", ")", "Sym", "=", "MCBinaryExpr", "::", "createAdd", "(", "Sym", ",", "MCConstantExpr", "::", "create", "(", "Offset", ".", "getSExtValue", "(", ")", ",", "Ctx", ")", ",", "Ctx", ")", ";", "else", "if", "(", "Offset", ".", "slt", "(", "<NUM_LIT>", ")", ")", "Sym", "=", "MCBinaryExpr", "::", "createSub", "(", "Sym", ",", "MCConstantExpr", "::", "create", "(", "(", "-", "Offset", ")", ".", "getSExtValue", "(", ")", ",", "Ctx", ")", ",", "Ctx", ")", ";", "auto", "*", "Disc", "=", "PAI", ".", "getDiscriminator", "(", ")", ";", "uint64_t", "KeyID", "=", "PAI", ".", "getKey", "(", ")", "->", "getZExtValue", "(", ")", ";" ]

LLVM

Hexagon

CPP

program_repair

DSP

5,677

[ "<FIXS>", "initializeHexagonDAGToDAGISelLegacyPass", "(", "PR", ")", ";", "<FIXE>" ]

[ "initializeHexagonVectorCombineLegacyPass", "(", "PR", ")", ";", "initializeHexagonVectorLoopCarriedReuseLegacyPassPass", "(", "PR", ")", ";", "initializeHexagonVExtractPass", "(", "PR", ")", ";", "<BUGS>", "initializeHexagonDAGToDAGISelPass", "(", "PR", ")", ";", "<BUGE>", "}", "HexagonTargetMachine", "::", "HexagonTargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", "," ]

LLVM

PowerPC

CPP

stmt_completion

CPU

5,678

[ ";" ]

[ "return", "new", "PPCCTRLoopsVerify", "(", ")" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

5,679

[ "==", "NumKernelArgMDNodes", ")", ";" ]

[ "static", "void", "PushArgMD", "(", "KernelArgMD", "&", "MD", ",", "const", "MDVector", "&", "V", ")", "{", "assert", "(", "V", ".", "size", "(", ")" ]

LLVM

Mips

CPP

next_suggestion

CPU

5,680

[ "MI", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "getReg", "(", "Decoder", ",", "Mips", "::", "GPR32RegClassID", ",", "Rt", ")", ")", ")", ";" ]

[ "else", "{", "MI", ".", "setOpcode", "(", "Mips", "::", "BLTC", ")", ";", "HasRs", "=", "true", ";", "}", "if", "(", "HasRs", ")", "MI", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "getReg", "(", "Decoder", ",", "Mips", "::", "GPR32RegClassID", ",", "Rs", ")", ")", ")", ";" ]

LLVM

WebAssembly

CPP

program_repair

Virtual ISA

5,681

[ "<FIXS>", "void", "llvm", "::", "computeLegalValueVTs", "(", "const", "Function", "&", "F", ",", "const", "TargetMachine", "&", "TM", ",", "<FIXE>" ]

[ "WARegs", ".", "resize", "(", "MF", ".", "getRegInfo", "(", ")", ".", "getNumVirtRegs", "(", ")", ",", "Reg", ")", ";", "}", "<BUGS>", "void", "llvm", "::", "ComputeLegalValueVTs", "(", "const", "Function", "&", "F", ",", "const", "TargetMachine", "&", "TM", ",", "<BUGE>", "Type", "*", "Ty", ",", "SmallVectorImpl", "MVT", ">", "&", "ValueVTs", ")", "{", "const", "DataLayout", "&", "DL", "(", "F", ".", "getParent", "(", ")", "->", "getDataLayout", "(", ")", ")", ";", "const", "WebAssemblyTargetLowering", "&", "TLI", "=" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,682

[ ";" ]

[ "def", "A2_xorp", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_946df596", ",", "TypeALU64", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isCommutable", "=", "<NUM_LIT>" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

5,683

[ ">", "op2", ";" ]

[ "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "Rsrc1", ":", "$", "op1", ",", "Rsrc2", ":", "$", "op2", ",", "DataType", ":", "$", "dt", ",", "SwitchSet", ":", "$", "sw", ",", "MacAcc", ":", "$", "acc", ",", "Rdst", ":", "$", "income", ",", "Pred", ":", "$", "pred", ")", ";", "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_VectorOp", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "op1", ";", "bits", "<", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

5,684

[ "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

GCC

i386

MD

next_suggestion

CPU

5,685

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

LLVM

ARM

CPP

next_suggestion

CPU

5,686

[ "}" ]

[ "DecodeStatus", "S", "=", "MCDisassembler", "::", "Success", ";", "unsigned", "Rn", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "imm", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "Check", "(", "S", ",", "DecodetGPRRegisterClass", "(", "Inst", ",", "Rn", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "imm", ")", ")", ";", "return", "S", ";" ]

LLVM

Mips

CPP

next_suggestion

CPU

5,687

[ "SDValue", "Ops", "[", "]", "=", "{", "Chain", ",", "Value", ",", "Ptr", "}", ";" ]

[ "EVT", "MemVT", "=", "SD", "->", "getMemoryVT", "(", ")", ",", "BasePtrVT", "=", "Ptr", ".", "getValueType", "(", ")", ";", "SDLoc", "DL", "(", "SD", ")", ";", "SDVTList", "VTList", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ")", ";", "if", "(", "Offset", ")", "Ptr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "BasePtrVT", ",", "Ptr", ",", "DAG", ".", "getConstant", "(", "Offset", ",", "BasePtrVT", ")", ")", ";" ]

GCC

arm

CPP

next_suggestion

CPU

5,688

[ "sprintf", "(", "templ", ",", "<STR_LIT>", "tinsrh%%?\\t%%0, %%2, #%d", "<STR_LIT>", ",", "i", ")", ";" ]

[ "int", "i", ";", "char", "templ", "[", "<NUM_LIT>", "]", ";", "int", "units", "=", "mode_nunits", "[", "GET_MODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "]", ";", "gcc_assert", "(", "(", "mask", "&", "(", "mask", "-", "<NUM_LIT>", ")", ")", "==", "<NUM_LIT>", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "units", ";", "++", "i", ")", "{", "if", "(", "(", "mask", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "break", ";", "}", "mask", ">>=", "<NUM_LIT>", ";", "}", "gcc_assert", "(", "i", "<", "units", ")", ";", "{", "switch", "(", "GET_MODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "case", "E_V8QImode", ":", "sprintf", "(", "templ", ",", "<STR_LIT>", "tinsrb%%?\\t%%0, %%2, #%d", "<STR_LIT>", ",", "i", ")", ";", "break", ";", "case", "E_V4HImode", ":" ]

LLVM

X86

CPP

next_suggestion

CPU

5,689

[ "Opc", "=", "X86", "::", "MMX_MOVQ64mr", ";" ]

[ "Opc", "=", "X86", "::", "ST_Fp64m", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "RFP32RegClass", ")", "{", "Opc", "=", "X86", "::", "ST_Fp32m", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "FR32RegClass", ")", "{", "Opc", "=", "X86", "::", "MOVSSmr", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "FR64RegClass", ")", "{", "Opc", "=", "X86", "::", "MOVSDmr", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "VR128RegClass", ")", "{", "Opc", "=", "isStackAligned", "?", "X86", "::", "MOVAPSmr", ":", "X86", "::", "MOVUPSmr", ";", "}", "else", "if", "(", "RC", "==", "&", "X86", "::", "VR64RegClass", ")", "{" ]

GCC

powerpcspe

MD

stmt_completion

CPU

5,690

[ ")", ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

arm

CPP

stmt_completion

CPU

5,691

[ "_", "p", ")", ";" ]

[ "_", "_", "arm_vqdmlahq_m_n_s32", "(", "int32x4_t", "_", "_", "a", ",", "int32x4_t", "_", "_", "b", ",", "int32_t", "_", "_", "c", ",", "mve_pred16_t", "_", "_", "p", ")", "{", "return", "_", "_", "builtin_mve_vqdmlahq_m_n_sv4si", "(", "_", "_", "a", ",", "_", "_", "b", ",", "_", "_", "c", ",", "_" ]

LLVM

ARM

CPP

code_generation

CPU

5,692

[ "ARMSubtarget", "::", "ARMSubtarget", "(", "const", "Triple", "&", "TT", ",", "const", "std", "::", "string", "&", "CPU", ",", "const", "std", "::", "string", "&", "FS", ",", "const", "ARMBaseTargetMachine", "&", "TM", ",", "bool", "IsLittle", ")", ":", "ARMGenSubtargetInfo", "(", "TT", ",", "CPU", ",", "FS", ")", ",", "ARMProcFamily", "(", "Others", ")", ",", "ARMProcClass", "(", "None", ")", ",", "stackAlignment", "(", "<NUM_LIT>", ")", ",", "CPUString", "(", "CPU", ")", ",", "IsLittle", "(", "IsLittle", ")", ",", "TargetTriple", "(", "TT", ")", ",", "Options", "(", "TM", ".", "Options", ")", ",", "TM", "(", "TM", ")", ",", "FrameLowering", "(", "initializeFrameLowering", "(", "CPU", ",", "FS", ")", ")", ",", "InstrInfo", "(", "isThumb1Only", "(", ")", "?", "(", "ARMBaseInstrInfo", "*", ")", "new", "Thumb1InstrInfo", "(", "*", "this", ")", ":", "!", "isThumb", "(", ")", "?", "(", "ARMBaseInstrInfo", "*", ")", "new", "ARMInstrInfo", "(", "*", "this", ")", ":", "(", "ARMBaseInstrInfo", "*", ")", "new", "Thumb2InstrInfo", "(", "*", "this", ")", ")", ",", "TLInfo", "(", "TM", ",", "*", "this", ")", "{", "}" ]

[ "This", "constructor", "initializes", "the", "data", "members", "to", "match", "that", "of", "the", "specified", "triple", "." ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,693

[ "P0", "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[" ]

GCC

i386

CPP

stmt_completion

CPU

5,694

[ "+", "<NUM_LIT>", ";" ]

[ "int", "ix86_attr_length_vex_default", "(", "rtx_insn", "*", "insn", ",", "bool", "has_0f_opcode", ",", "bool", "has_vex_w", ")", "{", "int", "i", ",", "reg_only", "=", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "bool", "has_mem", "=", "false", ";", "if", "(", "!", "has_0f_opcode", "||", "has_vex_w", ")", "return", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "if", "(", "!", "TARGET_64BIT", ")", "return", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "extract_insn_cached", "(", "insn", ")", ";", "for", "(", "i", "=", "recog_data", ".", "n_operands", "-", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "--", "i", ")", "if", "(", "REG_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "{", "if", "(", "GET_MODE", "(", "recog_data", ".", "operand", "[", "i", "]", ")", "==", "DImode", "&&", "GENERAL_REG_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "return", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "if", "(", "REX_INT_REGNO_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", "||", "REX2_INT_REGNO_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", "||", "REX_SSE_REGNO_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "reg_only", "=", "<NUM_LIT>", "+", "<NUM_LIT>", ";", "}", "else", "if", "(", "MEM_P", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "{", "if", "(", "x86_extended_rex2reg_mentioned_p", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "return", "<NUM_LIT>", ";", "if", "(", "x86_extended_reg_mentioned_p", "(", "recog_data", ".", "operand", "[", "i", "]", ")", ")", "return", "<NUM_LIT>" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

5,695

[ "=", "<NUM_LIT>", ";" ]

[ "class", "StoreInstGenericSrcA", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "string", "asmstr", ">", ":", "StoreInstGenericPred", "<", "opc", ",", "asmstr", ">", "{", "bits", "<", "<NUM_LIT>", ">", "SrcA" ]

LLVM

Mips

TD

next_suggestion

CPU

5,696

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Format", ".", "Value", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "fs", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "fd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "funct", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

5,697

[ "<STR_LIT>", ";" ]

[ "def", "vpt_mask", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=" ]

LLVM

X86

CPP

stmt_completion

CPU

5,698

[ "false", ";" ]

[ "if", "(", "Cast", "->", "getParent", "(", ")", "==", "Mul", "->", "getParent", "(", ")", "&&", "(", "Cast", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "SExt", "||", "Cast", "->", "getOpcode", "(", ")", "==", "Instruction", "::", "ZExt", ")", "&&", "Cast", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", "->", "getScalarSizeInBits", "(", ")", "<=", "<NUM_LIT>", ")", "return", "true", ";", "}", "return", "isa", "<", "Constant", ">", "(", "Op", ")", ";", "}", ";", "if", "(", "(", "IsFreeTruncation", "(", "LHS", ")", "&&", "computeKnownBits", "(", "LHS", ",", "*", "DL", ")", ".", "countMaxActiveBits", "(", ")", "<=", "<NUM_LIT>", ")", "&&", "(", "IsFreeTruncation", "(", "RHS", ")", "&&", "ComputeMaxSignificantBits", "(", "RHS", ",", "*", "DL", ")", "<=", "<NUM_LIT>", ")", ")", "return", "true", ";", "return" ]

GCC

arm

MD

stmt_completion

CPU

5,699

[ "<STR_LIT>", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "<", "V_double_width", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "<", "V_double_width", ">", "[", "(", "match_operand", ":", "VDQIW", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "VPADDL", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]