docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	Mips	CPP	stmt_completion	CPU	5,200	[ ";" ]	[ "if", "(", "Subtarget", ".", "hasMips32r2", "(", ")", "&&", "Size", "==", "<NUM_LIT>", ")", "{", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "SEB", ")", ",", "DstReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "BB", ";", "}", "if", "(", "Subtarget", ".", "hasMips32r2", "(", ")", "&&", "Size", "==", "<NUM_LIT>", ")", "{", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "SEH", ")", ",", "DstReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "BB" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	5,201	[ "createMachineMemOperandFor", "(", "Load", ")", ")", ";" ]	[ "break", ";", "case", "MVT", "::", "i64", ":", "Opc", "=", "WebAssembly", "::", "LOAD_I64", ";", "RC", "=", "&", "WebAssembly", "::", "I64RegClass", ";", "break", ";", "case", "MVT", "::", "f32", ":", "Opc", "=", "WebAssembly", "::", "LOAD_F32", ";", "RC", "=", "&", "WebAssembly", "::", "F32RegClass", ";", "break", ";", "case", "MVT", "::", "f64", ":", "Opc", "=", "WebAssembly", "::", "LOAD_F64", ";", "RC", "=", "&", "WebAssembly", "::", "F64RegClass", ";", "break", ";", "default", ":", "return", "false", ";", "}", "if", "(", "!", "materializeLoadStoreOperands", "(", "Addr", ")", ")", "return", "false", ";", "unsigned", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ";", "addLoadStoreOperands", "(", "Addr", ",", "MIB", "," ]
LLVM	X86	TD	program_repair	CPU	5,202	[ "<FIXS>", "def", "SSrm_Int", ":", "SSI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "ssmem", ":", "$", "src2", ")", ",", "<FIXE>", "<FIXS>", "sse_load_f32", ":", "$", "src2", ")", ")", "]", ">", ";", "def", "SDrm_Int", ":", "SDI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "sdmem", ":", "$", "src2", ")", ",", "<FIXE>", "<FIXS>", "sse_load_f64", ":", "$", "src2", ")", ")", "]", ">", ";", "<FIXE>" ]	[ "let", "isCommutable", "=", "Commutable", ";", "}", "<BUGS>", "def", "SSrm_Int", ":", "SSI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "f32mem", ":", "$", "src2", ")", ",", "<BUGE>", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "F32Int", "VR128", ":", "$", "src1", ",", "<BUGS>", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "def", "SDrm_Int", ":", "SDI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "f64mem", ":", "$", "src2", ")", ",", "<BUGE>", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "F64Int", "VR128", ":", "$", "src1", ",", "<BUGS>", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "<BUGE>", "}", "}" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	5,203	[ "==", "<NUM_LIT>", ")", ";" ]	[ "assert", "(", "!", "MO", ".", "isFPImm", "(", ")", ")", ";", "if", "(", "!", "MO", ".", "isImm", "(", ")", ")", "return", "~", "<NUM_LIT>", ";", "Imm", "=", "MO", ".", "getImm", "(", ")", ";", "}", "if", "(", "OpSize", "==", "<NUM_LIT>", ")", "return", "getLit32Encoding", "(", "static_cast", "<", "uint32_t", ">", "(", "Imm", ")", ")", ";", "assert", "(", "OpSize" ]
LLVM	Mips	TD	stmt_completion	CPU	5,204	[ "$", "wd_in", ",", "MSA128BOpnd", ":", "$", "ws", ")", ")", "]", ";" ]	[ "dag", "InOperandList", "=", "(", "ins", "MSA128BOpnd", ":", "$", "wd_in", ",", "MSA128BOpnd", ":", "$", "ws", ",", "vsplat_uimm8", ":", "$", "u8", ")", ";", "string", "AsmString", "=", "<STR_LIT>", ";", "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "MSA128BOpnd", ":", "$", "wd", ",", "(", "vselect", "vsplati8_uimm8", ":", "$", "u8", ",", "MSA128BOpnd", ":" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	5,205	[ "XSADDDP", ":" ]	[ "static", "bool", "isAssociativeAndCommutative", "(", "unsigned", "Opcode", ")", "{", "switch", "(", "Opcode", ")", "{", "case", "PPC", "::", "FADD", ":", "case", "PPC", "::", "FADDS", ":", "case", "PPC", "::", "FMUL", ":", "case", "PPC", "::", "FMULS", ":", "case", "PPC", "::", "VADDFP", ":", "case", "PPC", "::" ]
LLVM	SIC	CPP	stmt_completion	CPU	5,206	[ "(", ")", ";" ]	[ "const", "SICABIInfo", "&", "SICSubtarget", "::", "getABI", "(", ")", "const", "{", "return", "TM", ".", "getABI" ]
LLVM	PowerPC	TD	next_suggestion	CPU	5,207	[ "}" ]	[ "let", "MIOperandInfo", "=", "(", "ops", "dispSPE8", ":", "$", "imm", ",", "ptr_rc_nor0", ":", "$", "reg", ")", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "OperandType", "=", "<STR_LIT>", ";" ]
LLVM	X86	CPP	program_repair	CPU	5,208	[ "<FIXS>", "if", "(", "Desc", "->", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "<FIXE>" ]	[ "emitSegmentOverridePrefix", "(", "TSFlags", ",", "MemoryOperand", ",", "MI", ")", ";", "<BUGS>", "if", "(", "(", "Desc", "->", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "<BUGE>", "MCE", ".", "emitByte", "(", "<NUM_LIT>", ")", ";" ]
GCC	pa	CPP	stmt_completion	CPU	5,209	[ "<STR_LIT>", ")", ";" ]	[ "if", "(", "TARGET_64BIT", ")", "d_add_builtin_version", "(", "<STR_LIT>", "HPPA64", "<STR_LIT>", ")", ";", "else", "d_add_builtin_version", "(", "<STR_LIT>", "HPPA" ]
GCC	alpha	CPP	stmt_completion	MPU	5,210	[ "ATTRIBUTE_UNUSED", ")", "{" ]	[ "static", "int", "translate_unix", "(", "char", "*", "name", ",", "int", "type" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,211	[ ";" ]	[ "if", "(", "Rt2", "!=", "Rt", "+", "<NUM_LIT>", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "source operands must be sequential", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "case", "ARM", "::", "SBFX", ":", "case", "ARM", "::", "UBFX", ":", "{", "unsigned", "lsb", "=", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "unsigned", "widthm1", "=", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "widthm1", ">=", "<NUM_LIT>", "-", "lsb", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "bitfield width must be in range [1,32-lsb]", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "case", "ARM", "::", "tLDMIA", ":", "{", "unsigned", "Rn", "=", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "hasWritebackToken", "=", "(", "static_cast", "<", "ARMOperand", "", ">", "(", "Operands", "[", "<NUM_LIT>", "]", ")", "->", "isToken", "(", ")", "&&", "static_cast", "<", "ARMOperand", "", ">", "(", "Operands", "[", "<NUM_LIT>", "]", ")", "->", "getToken", "(", ")", "==", "<STR_LIT>", "!", "<STR_LIT>", ")", ";", "bool", "listContainsBase", ";", "if", "(", "checkLowRegisterList", "(", "Inst", ",", "<NUM_LIT>", ",", "Rn", ",", "<NUM_LIT>", ",", "listContainsBase", ")", "&&", "!", "isThumbTwo", "(", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "+", "hasWritebackToken", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "registers must be in range r0-r7", "<STR_LIT>", ")", ";", "if", "(", "!", "listContainsBase", "&&", "!", "hasWritebackToken", "&&", "!", "isThumbTwo", "(", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "writeback operator '!' expected", "<STR_LIT>", ")", ";", "if", "(", "listContainsBase", "&&", "hasWritebackToken", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "writeback operator '!' not allowed when base register ", "<STR_LIT>", "<STR_LIT>", "in register list", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "t2LDMIA_UPD", ":", "{", "if", "(", "listContainsReg", "(", "Inst", ",", "<NUM_LIT>", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "writeback operator '!' not allowed when base register ", "<STR_LIT>", "<STR_LIT>", "in register list", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "tPOP", ":", "{", "bool", "listContainsBase", ";", "if", "(", "checkLowRegisterList", "(", "Inst", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "ARM", "::", "PC", ",", "listContainsBase", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "registers must be in range r0-r7 or pc", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "tPUSH", ":", "{", "bool", "listContainsBase", ";", "if", "(", "checkLowRegisterList", "(", "Inst", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "ARM", "::", "LR", ",", "listContainsBase", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "registers must be in range r0-r7 or lr", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "tSTMIA_UPD", ":", "{", "bool", "listContainsBase" ]
GCC	ia64	CPP	program_repair	CPU	5,212	[ "<FIXS>", "static", "section", "", "ia64_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", ";", "<FIXE>", "<FIXS>", "static", "section", "", "ia64_rwreloc_select_section", "(", "tree", ",", "int", ",", "unsigned", "HOST_WIDE_INT", ")", "<FIXE>", "<FIXS>", "static", "section", "*", "ia64_rwreloc_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", "<FIXE>" ]	[ "HOST_WIDE_INT", ",", "tree", ")", ";", "static", "void", "ia64_file_start", "(", "void", ")", ";", "<BUGS>", "static", "void", "ia64_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", ";", "<BUGE>", "static", "void", "ia64_output_dwarf_dtprel", "(", "FILE", "", ",", "int", ",", "rtx", ")", "ATTRIBUTE_UNUSED", ";", "<BUGS>", "static", "void", "ia64_rwreloc_select_section", "(", "tree", ",", "int", ",", "unsigned", "HOST_WIDE_INT", ")", "<BUGE>", "ATTRIBUTE_UNUSED", ";", "static", "void", "ia64_rwreloc_unique_section", "(", "tree", ",", "int", ")", "ATTRIBUTE_UNUSED", ";", "<BUGS>", "static", "void", "ia64_rwreloc_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", "<BUGE>", "ATTRIBUTE_UNUSED", ";", "static", "unsigned", "int", "ia64_section_type_flags", "(", "tree", ",", "const", "char", "", ",", "int", ")", ";", "static", "void", "ia64_hpux_add_extern_decl", "(", "tree", "decl", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,213	[ "dst", ";" ]	[ "class", "T_tfr", ":", "ALU32Inst", "<", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src", ")", ",", "<STR_LIT>", ">", "{", "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]
LLVM	LoongArch	CPP	stmt_completion	CPU	5,214	[ "<STR_LIT>", "LoongArchISD::", "<STR_LIT>", "#", "node", ";" ]	[ "const", "char", "*", "LoongArchTargetLowering", "::", "getTargetNodeName", "(", "unsigned", "Opcode", ")", "const", "{", "switch", "(", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "\\", "return" ]
LLVM	AArch64	TD	next_suggestion	CPU	5,215	[ "let", "Predicates", "=", "[", "HasFullFP16", "]", ";" ]	[ "def", "UWHr", ":", "BaseFPToIntegerUnscaled", "<", "<NUM_LIT>", ",", "rmode", ",", "opcode", ",", "FPR16", ",", "GPR32", ",", "asm", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpN", "(", "f16", "FPR16", ":", "$", "Rn", ")", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	aarch64	MD	stmt_completion	CPU	5,216	[ ":", "DI" ]	[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "if_then_else", ":", "DI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "zero_extend" ]
LLVM	ARM	TD	next_suggestion	CPU	5,217	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "class", "MVE_bit_cmode", "<", "string", "iname", ",", "string", "suffix", ",", "bit", "halfword", ",", "dag", "inOps", ">", ":", "MVE_p", "<", "(", "outs", "MQPR", ":", "$", "Qd", ")", ",", "inOps", ",", "NoItinerary", ",", "iname", ",", "suffix", ",", "<STR_LIT>", ",", "vpred_n", ",", "<STR_LIT>", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";", "bits", "<", "<NUM_LIT>", ">", "Qd", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Qd", "{", "<NUM_LIT>", "}", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	5,218	[ "<STR_LIT>", ")", ";" ]	[ "case", "TargetOpcode", "::", "G_LOAD", ":", "return", "legalizeLoad", "(", "MI", ",", "MRI", ",", "B", ",", "Observer", ")", ";", "case", "TargetOpcode", "::", "G_FMAD", ":", "return", "legalizeFMad", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FDIV", ":", "return", "legalizeFDIV", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_UDIV", ":", "case", "TargetOpcode", "::", "G_UREM", ":", "return", "legalizeUDIV_UREM", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_SDIV", ":", "case", "TargetOpcode", "::", "G_SREM", ":", "return", "legalizeSDIV_SREM", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_ATOMIC_CMPXCHG", ":", "return", "legalizeAtomicCmpXChg", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FLOG", ":", "return", "legalizeFlog", "(", "MI", ",", "B", ",", "numbers", "::", "ln2f", ")", ";", "case", "TargetOpcode", "::", "G_FLOG10", ":", "return", "legalizeFlog", "(", "MI", ",", "B", ",", "numbers", "::", "ln2f", "/", "numbers", "::", "ln10f", ")", ";", "case", "TargetOpcode", "::", "G_FEXP", ":", "return", "legalizeFExp", "(", "MI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FPOW", ":", "return", "legalizeFPow", "(", "MI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FFLOOR", ":", "return", "legalizeFFloor", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_BUILD_VECTOR", ":", "return", "legalizeBuildVector", "(", "MI", ",", "MRI", ",", "B", ")", ";", "default", ":", "return", "false", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "expected switch to return" ]
LLVM	PowerPC	TD	stmt_completion	CPU	5,219	[ "xoaddr", ":", "$", "dst", ")", "]", ">", ";" ]	[ "def", "XFSTOREf64", ":", "PseudoXFormMemOp", "<", "(", "outs", ")", ",", "(", "ins", "vsfrc", ":", "$", "XT", ",", "memrr", ":", "$", "dst", ")", ",", "<STR_LIT>", ",", "[", "(", "store", "f64", ":", "$", "XT", "," ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	5,220	[ "return", "false", ";" ]	[ "bool", "UnmangledFuncInfo", "::", "lookup", "(", "StringRef", "Name", ",", "ID", "&", "Id", ")", "{", "static", "const", "StringMap", "<", "unsigned", ">", "Map", "=", "buildNameMap", "(", ")", ";", "auto", "Loc", "=", "Map", ".", "find", "(", "Name", ")", ";", "if", "(", "Loc", "!=", "Map", ".", "end", "(", ")", ")", "{", "Id", "=", "toFuncId", "(", "Loc", "->", "second", ")", ";", "return", "true", ";", "}", "Id", "=", "AMDGPULibFunc", "::", "EI_NONE", ";" ]
GCC	sparc	MD	next_suggestion	CPU	5,221	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	i386	MD	next_suggestion	CPU	5,222	[ "ix86_expand_vector_extract", "(", "false", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	5,223	[ "}" ]	[ "case", "ISD", "::", "FP16_TO_FP", ":", "{", "assert", "(", "!", "Subtarget", "->", "has16BitInsts", "(", ")", "&&", "<STR_LIT>", "should only see if f16 is illegal", "<STR_LIT>", ")", ";", "SDLoc", "SL", "(", "N", ")", ";", "SDValue", "Src", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "SrcVT", "=", "Src", ".", "getValueType", "(", ")", ";", "SDValue", "IntFAbs", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "SL", ",", "SrcVT", ",", "Src", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "SL", ",", "SrcVT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "FP16_TO_FP", ",", "SL", ",", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "IntFAbs", ")", ";", "}", "default", ":", "return", "SDValue", "(", ")", ";", "}" ]
LLVM	BPF	CPP	next_suggestion	Virtual ISA	5,224	[ "const", "GlobalValue", "*", "GVal", "=", "MO", ".", "getGlobal", "(", ")", ";" ]	[ "MachineInstr", "", "ToErase", "=", "nullptr", ";", "bool", "Changed", "=", "false", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "", "MF", ")", "{", "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "if", "(", "ToErase", ")", "{", "ToErase", "->", "eraseFromParent", "(", ")", ";", "ToErase", "=", "nullptr", ";", "}", "if", "(", "!", "isLoadInst", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "if", "(", "SkipInsts", ".", "find", "(", "&", "MI", ")", "!=", "SkipInsts", ".", "end", "(", ")", ")", "continue", ";", "if", "(", "!", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "\|\|", "!", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", ")", "continue", ";", "if", "(", "!", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "\|\|", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "continue", ";", "Register", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MachineInstr", "*", "DefInst", "=", "MRI", "->", "getUniqueVRegDef", "(", "SrcReg", ")", ";", "if", "(", "!", "DefInst", ")", "continue", ";", "if", "(", "DefInst", "->", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "continue", ";", "const", "MachineOperand", "&", "MO", "=", "DefInst", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "MO", ".", "isGlobal", "(", ")", ")", "continue", ";" ]
GCC	avr	CPP	program_repair	MPU	5,225	[ "<FIXS>", "insn", "=", "emit_move_insn", "(", "my_fp", ",", "plus_constant", "(", "GET_MODE", "(", "my_fp", ")", ",", "my_fp", ",", "-", "size", ")", ")", ";", "<FIXE>" ]	[ "gen_rtx_SET", "(", "VOIDmode", ",", "fp", ",", "stack_pointer_rtx", ")", ")", ";", "}", "<BUGS>", "insn", "=", "emit_move_insn", "(", "my_fp", ",", "plus_constant", "(", "Pmode", ",", "my_fp", ",", "-", "size", ")", ")", ";", "<BUGE>", "if", "(", "frame_pointer_needed", ")", "{", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";" ]
LLVM	MSP430	CPP	stmt_completion	MPU	5,226	[ "<NUM_LIT>", ")", "{" ]	[ "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "MSP430MachineFunctionInfo", "*", "FuncInfo", "=", "MF", ".", "getInfo", "<", "MSP430MachineFunctionInfo", ">", "(", ")", ";", "int", "ReturnAddrIndex", "=", "FuncInfo", "->", "getRAIndex", "(", ")", ";", "if", "(", "ReturnAddrIndex", "==" ]
GCC	v850	MD	next_suggestion	MPU	5,227	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]	[ "[", "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "ashift", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	spu	MD	next_suggestion	MPU	5,228	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "unspec", ":", "V8HI", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FSMH", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
GCC	mcore	CPP	stmt_completion	MPU	5,229	[ "<NUM_LIT>", ";" ]	[ "else", "{", "mask", "=", "<NUM_LIT>", "<<", "posn", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_IOR", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "mask", ")", ")", ")", ")", ";", "}", "return", "<NUM_LIT>", ";", "}", "if", "(", "!", "TARGET_W_FIELD", ")", "return", "<NUM_LIT>", ";", "if", "(", "width", "==", "<NUM_LIT>", "&&", "posn", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "width", "==", "<NUM_LIT>", "&&", "posn", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "(", "(", "<NUM_LIT>", "<<", "width", ")", "-", "<NUM_LIT>", ")", ")", "{", "mreg", "=", "force_reg", "(", "SImode", ",", "GEN_INT", "(", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "<<", "posn", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_IOR", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "mreg", ")", ")", ")", ";", "return", "<NUM_LIT>", ";", "}", "mreg", "=", "force_reg", "(", "SImode", ",", "GEN_INT", "(", "~", "(", "(", "(", "<NUM_LIT>", "<<", "width", ")", "-", "<NUM_LIT>", ")", "<<", "posn", ")", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_AND", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "mreg", ")", ")", ")", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "sreg", "=", "copy_to_mode_reg", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "width", "+", "posn", "!=", "(", "int", ")", "GET_MODE_SIZE", "(", "SImode", ")", ")", "{", "ereg", "=", "force_reg", "(", "SImode", ",", "GEN_INT", "(", "(", "<NUM_LIT>", "<<", "width", ")", "-", "<NUM_LIT>", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "sreg", ",", "gen_rtx_AND", "(", "SImode", ",", "sreg", ",", "ereg", ")", ")", ")", ";", "}", "if", "(", "posn", "!=", "<NUM_LIT>", ")", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "sreg", ",", "gen_rtx_ASHIFT", "(", "SImode", ",", "sreg", ",", "GEN_INT", "(", "posn", ")", ")", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_IOR", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "sreg", ")", ")", ")", ";", "return" ]
LLVM	Hexagon	TD	program_repair	DSP	5,230	[ "<FIXS>", "class", "T_StoreAbsGP_NV", "string", "mnemonic", ",", "Operand", "ImmOp", ",", "bits", "<NUM_LIT>", ">", "MajOp", ">", ":", "NVInst_V4", "(", "outs", ")", ",", "(", "ins", "ImmOp", ":", "$", "addr", ",", "IntRegs", ":", "$", "src", ")", ",", "mnemonic", "#", "<STR_LIT>", ",", "<FIXE>" ]	[ "let", "hasSideEffects", "=", "<NUM_LIT>", ",", "isPredicable", "=", "<NUM_LIT>", ",", "mayStore", "=", "<NUM_LIT>", ",", "isNVStore", "=", "<NUM_LIT>", ",", "isNewValue", "=", "<NUM_LIT>", ",", "opNewValue", "=", "<NUM_LIT>", "in", "<BUGS>", "class", "T_StoreAbsGP_NV", "string", "mnemonic", ",", "Operand", "ImmOp", ",", "bits", "<NUM_LIT>", ">", "MajOp", ",", "bit", "isAbs", ">", ":", "NVInst_V4", "(", "outs", ")", ",", "(", "ins", "u32Imm", ":", "$", "addr", ",", "IntRegs", ":", "$", "src", ")", ",", "mnemonic", "#", "!", "if", "(", "isAbs", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", "#", "<STR_LIT>", ",", "<BUGE>", "[", "]", ",", "<STR_LIT>", ",", "V2LDST_tc_st_SLOT0", ">", "{", "bits", "<NUM_LIT>", ">", "addr", ";", "bits", "<NUM_LIT>", ">", "src", ";" ]
LLVM	X86	CPP	program_repair	CPU	5,231	[ "<FIXS>", "if", "(", "(", "(", "nextByte", "==", "<NUM_LIT>", ")", "\|\|", "(", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "\|\|", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", ")", "{", "<FIXE>", "<FIXS>", "if", "(", "byte", "==", "<NUM_LIT>", "&&", "(", "nextByte", "==", "<NUM_LIT>", "\|\|", "nextByte", "==", "<NUM_LIT>", "\|\|", "nextByte", "==", "<NUM_LIT>", "\|\|", "nextByte", "==", "<NUM_LIT>", ")", ")", "{", "<FIXE>", "<FIXS>", "if", "(", "nextByte", "!=", "<NUM_LIT>", ")", "break", ";", "}", "if", "(", "isREX", "(", "insn", ",", "nextByte", ")", ")", "{", "uint8_t", "nnextByte", ";", "if", "(", "consumeByte", "(", "insn", ",", "&", "nnextByte", ")", ")", "<FIXE>", "<FIXS>", "if", "(", "lookAtByte", "(", "insn", ",", "&", "nnextByte", ")", ")", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "setPrefixPresent", "(", "insn", ",", "byte", ")", ";", "<FIXE>" ]	[ "", "-", "it", "is", "followed", "by", "an", "xchg", "instruction", "", "then", "it", "should", "be", "disassembled", "as", "a", "xacquire", "/", "xrelease", "not", "repne", "/", "rep", ".*", "/", "<BUGS>", "if", "(", "(", "byte", "==", "<NUM_LIT>", "\|\|", "byte", "==", "<NUM_LIT>", ")", "&&", "(", "(", "nextByte", "==", "<NUM_LIT>", ")", "\|\|", "(", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "\|\|", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", ")", "<BUGE>", "insn", "->", "xAcquireRelease", "=", "true", ";", "<BUGS>", "if", "(", "byte", "==", "<NUM_LIT>", "&&", "(", "nextByte", "==", "<NUM_LIT>", "\|\|", "nextByte", "==", "<NUM_LIT>", "\|\|", "nextByte", "==", "<NUM_LIT>", "\|\|", "nextByte", "==", "<NUM_LIT>", ")", ")", "<BUGE>", "insn", "->", "xAcquireRelease", "=", "true", ";", "<BUGS>", "if", "(", "insn", "->", "mode", "==", "MODE_64BIT", "&&", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "if", "(", "consumeByte", "(", "insn", ",", "&", "nextByte", ")", ")", "<BUGE>", "return", "-", "<NUM_LIT>", ";", "<BUGS>", "if", "(", "lookAtByte", "(", "insn", ",", "&", "nextByte", ")", ")", "<BUGE>", "return", "-", "<NUM_LIT>", ";", "unconsumeByte", "(", "insn", ")", ";", "}", "<BUGS>", "if", "(", "nextByte", "!=", "<NUM_LIT>", "&&", "nextByte", "!=", "<NUM_LIT>", ")", "break", ";", "<BUGE>", "}", "switch", "(", "byte", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "<BUGS>", "if", "(", "prefixGroups", "[", "<NUM_LIT>", "]", ")", "dbgprintf", "(", "insn", ",", "<STR_LIT>", "Redundant Group 1 prefix", "<STR_LIT>", ")", ";", "prefixGroups", "[", "<NUM_LIT>", "]", "=", "true", ";", "setPrefixPresent", "(", "insn", ",", "byte", ",", "prefixLocation", ")", ";", "<BUGE>", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":" ]
LLVM	AArch64	CPP	code_generation	CPU	5,232	[ "SDValue", "AArch64TargetLowering", "::", "PerformDAGCombine", "(", "SDNode", "*", "N", ",", "DAGCombinerInfo", "&", "DCI", ")", "const", "{", "SelectionDAG", "&", "DAG", "=", "DCI", ".", "DAG", ";", "switch", "(", "N", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "return", "performAddSubLongCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "AND", ":", "return", "performAndCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "XOR", ":", "return", "performXorCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "performMulCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SHL", ":", "return", "performShlCombine", "(", "N", ",", "DAG", ",", "DCI", ")", ";", "case", "ISD", "::", "SINT_TO_FP", ":", "case", "ISD", "::", "UINT_TO_FP", ":", "return", "performIntToFpCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FP_TO_SINT", ":", "case", "ISD", "::", "FP_TO_UINT", ":", "return", "performFpToIntCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FDIV", ":", "return", "performFDivCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "OR", ":", "return", "performORCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SRL", ":", "return", "performSRLCombine", "(", "N", ",", "DCI", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "performIntrinsicCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "ANY_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "case", "ISD", "::", "SIGN_EXTEND", ":", "return", "performExtendCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "BITCAST", ":", "return", "performBitcastCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "CONCAT_VECTORS", ":", "return", "performConcatVectorsCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "SELECT", ":", "{", "SDValue", "RV", "=", "performSelectCombine", "(", "N", ",", "DCI", ")", ";", "if", "(", "!", "RV", ".", "getNode", "(", ")", ")", "RV", "=", "performAcrossLaneMinMaxReductionCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "return", "RV", ";", "}", "case", "ISD", "::", "VSELECT", ":", "return", "performVSelectCombine", "(", "N", ",", "DCI", ".", "DAG", ")", ";", "case", "ISD", "::", "LOAD", ":", "if", "(", "performTBISimplification", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "DCI", ",", "DAG", ")", ")", "return", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ";", "break", ";", "case", "ISD", "::", "STORE", ":", "return", "performSTORECombine", "(", "N", ",", "DCI", ",", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performBRCONDCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performTBZCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performCONDCombine", "(", "N", ",", "DCI", ",", "DAG", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performPostLD1Combine", "(", "N", ",", "DCI", ",", "false", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performNVCASTCombine", "(", "N", ")", ";", "case", "ISD", "::", "INSERT_VECTOR_ELT", ":", "{", "SDValue", "Res", "=", "performInsertElementCombine", "(", "N", ",", "DCI", ")", ";", "if", "(", "Res", "==", "SDValue", "(", ")", ")", "Res", "=", "performPostLD1Combine", "(", "N", ",", "DCI", ",", "true", ")", ";", "return", "Res", ";", "}", "case", "ISD", "::", "EXTRACT_VECTOR_ELT", ":", "return", "performAcrossLaneAddReductionCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "switch", "(", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ")", "{", "case", "Intrinsic", "::", "aarch64_neon_ld2", ":", "case", "Intrinsic", "::", "aarch64_neon_ld3", ":", "case", "Intrinsic", "::", "aarch64_neon_ld4", ":", "case", "Intrinsic", "::", "aarch64_neon_ld1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_ld1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_ld1x4", ":", "case", "Intrinsic", "::", "aarch64_neon_ld2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_ld3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_ld4lane", ":", "case", "Intrinsic", "::", "aarch64_neon_ld2r", ":", "case", "Intrinsic", "::", "aarch64_neon_ld3r", ":", "case", "Intrinsic", "::", "aarch64_neon_ld4r", ":", "case", "Intrinsic", "::", "aarch64_neon_st2", ":", "case", "Intrinsic", "::", "aarch64_neon_st3", ":", "case", "Intrinsic", "::", "aarch64_neon_st4", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x4", ":", "case", "Intrinsic", "::", "aarch64_neon_st2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st4lane", ":", "return", "performNEONPostLDSTCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "Intrinsic", "::", "aarch64_sve_ldnt1", ":", "return", "performLDNT1Combine", "(", "N", ",", "DAG", ")", ";", "case", "Intrinsic", "::", "aarch64_sve_stnt1", ":", "return", "performSTNT1Combine", "(", "N", ",", "DAG", ")", ";", "case", "Intrinsic", "::", "aarch64_sve_rdffr", ":", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "MVT", "::", "Other", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N", ")", ",", "Tys", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "case", "Intrinsic", "::", "aarch64_sve_setffr", ":", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N", ")", ",", "Tys", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "case", "Intrinsic", "::", "aarch64_sve_wrffr", ":", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N", ")", ",", "Tys", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "default", ":", "break", ";", "}", "break", ";", "case", "ISD", "::", "MGATHER", ":", "return", "performMGATHERCombine", "(", "cast", "<", "MaskedGatherSDNode", ">", "(", "N", ")", ",", "DCI", ")", ";", "case", "ISD", "::", "MSCATTER", ":", "return", "performMSCATTERCombine", "(", "cast", "<", "MaskedScatterSDNode", ">", "(", "N", ")", ",", "DCI", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}" ]	[ "This", "method", "will", "be", "invoked", "for", "all", "target", "nodes", "and", "for", "any", "target-independent", "nodes", "that", "the", "target", "has", "registered", "with", "invoke", "it", "for", "." ]
LLVM	ARM64	CPP	stmt_completion	CPU	5,233	[ ")", "const", "{" ]	[ "bool", "isCyclone", "(" ]
LLVM	Mips	TD	next_suggestion	CPU	5,234	[ "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "ROWD", ":", "$", "wd", ",", "(", "VT", "(", "OpNode", "ROS", ":", "$", "rs", ")", ")", ")", "]", ";" ]	[ "dag", "InOperandList", "=", "(", "ins", "ROS", ":", "$", "rs", ")", ";", "string", "AsmString", "=", "!", "strconcat", "(", "instr_asm", ",", "<STR_LIT>", ")", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	5,235	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", ";" ]	[ "class", "SIMDDup64FromElement", ":", "SIMDDupFromElement", "<", "<NUM_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v2i64", ",", "v2i64", ",", "V128", ",", "VectorIndexD", ",", "AArch64duplane64", ">", "{", "bits", "<", "<NUM_LIT>", ">", "idx", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	5,236	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "J4_cmpgtui_tp1_jump_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	MD	next_suggestion	CPU	5,237	[ "(", "V2DF", "<STR_LIT>", ")" ]	[ "(", "V4SI", "<STR_LIT>", ")", "(", "V4SF", "<STR_LIT>", ")", "(", "V2DI", "<STR_LIT>", ")" ]
GCC	arm	CPP	stmt_completion	CPU	5,238	[ "_", "p", ")", ";" ]	[ "return", "_", "_", "builtin_mve_vbicq_m_sv8hi", "(", "_", "_", "inactive", ",", "_", "_", "a", ",", "_", "_", "b", ",", "_" ]
GCC	rs6000	MD	program_repair	CPU	5,239	[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "VS_scalar", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "VSX_D", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "[", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<FIXE>" ]	[ "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "VS_scalar", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "vec_select", ":", "VS_scalar", ">", "<BUGS>", "(", "match_operand", ":", "VSX_D", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "<BUGS>", "[", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "{", "int", "op0_regno", "=", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")" ]
LLVM	AArch64	TD	stmt_completion	CPU	5,240	[ ";" ]	[ "def", "neon_uimm8", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "(", "void", ")", "Imm", ";", "return", "true", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "neon_uimm8_asmoperand", ";", "let", "PrintMethod", "=", "<STR_LIT>" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	5,241	[ "AM", "=", "ISD", "::", "POST_INC", ";" ]	[ "LSBaseSDNode", "*", "LSN", "=", "dyn_cast", "<", "LSBaseSDNode", ">", "(", "N", ")", ";", "if", "(", "!", "LSN", ")", "return", "false", ";", "EVT", "VT", "=", "LSN", "->", "getMemoryVT", "(", ")", ";", "if", "(", "!", "VT", ".", "isSimple", "(", ")", ")", "return", "false", ";", "bool", "IsLegalType", "=", "VT", "==", "MVT", "::", "i8", "\|\|", "VT", "==", "MVT", "::", "i16", "\|\|", "VT", "==", "MVT", "::", "i32", "\|\|", "VT", "==", "MVT", "::", "i64", "\|\|", "VT", "==", "MVT", "::", "f32", "\|\|", "VT", "==", "MVT", "::", "f64", "\|\|", "VT", "==", "MVT", "::", "v2i16", "\|\|", "VT", "==", "MVT", "::", "v2i32", "\|\|", "VT", "==", "MVT", "::", "v4i8", "\|\|", "VT", "==", "MVT", "::", "v4i16", "\|\|", "VT", "==", "MVT", "::", "v8i8", "\|\|", "Subtarget", ".", "isHVXVectorType", "(", "VT", ".", "getSimpleVT", "(", ")", ")", ";", "if", "(", "!", "IsLegalType", ")", "return", "false", ";", "if", "(", "Op", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "return", "false", ";", "Base", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "Offset", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isa", "<", "ConstantSDNode", ">", "(", "Offset", ".", "getNode", "(", ")", ")", ")", "return", "false", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	5,242	[ ")", ";" ]	[ "bool", "X86DAGToDAGISel", "::", "matchBitExtract", "(", "SDNode", "", "Node", ")", "{", "assert", "(", "(", "Node", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", "\|\|", "Node", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SRL", ")", "&&", "<STR_LIT>", "Should be either an and-mask, or right-shift after clearing high bits.", "<STR_LIT>", ")", ";", "if", "(", "!", "Subtarget", "->", "hasBMI", "(", ")", "&&", "!", "Subtarget", "->", "hasBMI2", "(", ")", ")", "return", "false", ";", "MVT", "NVT", "=", "Node", "->", "getSimpleValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "NVT", "!=", "MVT", "::", "i32", "&&", "NVT", "!=", "MVT", "::", "i64", ")", "return", "false", ";", "unsigned", "Size", "=", "NVT", ".", "getSizeInBits", "(", ")", ";", "SDValue", "NBits", ";", "const", "bool", "CanHaveExtraUses", "=", "Subtarget", "->", "hasBMI2", "(", ")", ";", "auto", "checkUses", "=", "[", "CanHaveExtraUses", "]", "(", "SDValue", "Op", ",", "unsigned", "NUses", ")", "{", "return", "CanHaveExtraUses", "\|\|", "Op", ".", "getNode", "(", ")", "->", "hasNUsesOfValue", "(", "NUses", ",", "Op", ".", "getResNo", "(", ")", ")", ";", "}", ";", "auto", "checkOneUse", "=", "[", "checkUses", "]", "(", "SDValue", "Op", ")", "{", "return", "checkUses", "(", "Op", ",", "<NUM_LIT>", ")", ";", "}", ";", "auto", "checkTwoUse", "=", "[", "checkUses", "]", "(", "SDValue", "Op", ")", "{", "return", "checkUses", "(", "Op", ",", "<NUM_LIT>", ")", ";", "}", ";", "auto", "matchPatternA", "=", "[", "&", "checkOneUse", ",", "&", "NBits", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "if", "(", "Mask", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", "\|\|", "!", "checkOneUse", "(", "Mask", ")", ")", "return", "false", ";", "if", "(", "!", "isAllOnesConstant", "(", "Mask", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "SDValue", "M0", "=", "Mask", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "M0", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "\|\|", "!", "checkOneUse", "(", "M0", ")", ")", "return", "false", ";", "if", "(", "!", "isOneConstant", "(", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "NBits", "=", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchPatternB", "=", "[", "&", "checkOneUse", ",", "&", "NBits", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "if", "(", "!", "isBitwiseNot", "(", "Mask", ")", "\|\|", "!", "checkOneUse", "(", "Mask", ")", ")", "return", "false", ";", "SDValue", "M0", "=", "Mask", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "M0", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "\|\|", "!", "checkOneUse", "(", "M0", ")", ")", "return", "false", ";", "if", "(", "!", "isAllOnesConstant", "(", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "NBits", "=", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchShiftAmt", "=", "[", "checkOneUse", ",", "Size", ",", "&", "NBits", "]", "(", "SDValue", "ShiftAmt", ")", "{", "if", "(", "ShiftAmt", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "{", "ShiftAmt", "=", "ShiftAmt", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "checkOneUse", "(", "ShiftAmt", ")", ")", "return", "false", ";", "}", "if", "(", "ShiftAmt", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SUB", ")", "return", "false", ";", "auto", "V0", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ShiftAmt", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "V0", "\|\|", "V0", "->", "getZExtValue", "(", ")", "!=", "Size", ")", "return", "false", ";", "NBits", "=", "ShiftAmt", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchPatternC", "=", "[", "&", "checkOneUse", ",", "matchShiftAmt", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "if", "(", "Mask", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", "\|\|", "!", "checkOneUse", "(", "Mask", ")", ")", "return", "false", ";", "if", "(", "!", "isAllOnesConstant", "(", "Mask", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "SDValue", "M1", "=", "Mask", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "checkOneUse", "(", "M1", ")", ")", "return", "false", ";", "return", "matchShiftAmt", "(", "M1", ")", ";", "}", ";", "SDValue", "X", ";", "auto", "matchPatternD", "=", "[", "&", "checkOneUse", ",", "&", "checkTwoUse", ",", "matchShiftAmt", ",", "&", "X", "]", "(", "SDNode", "", "Node", ")", "->", "bool", "{", "if", "(", "Node", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", ")", "return", "false", ";", "SDValue", "N0", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N0", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "\|\|", "!", "checkOneUse", "(", "N0", ")", ")", "return", "false", ";", "SDValue", "N1", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "N01", "=", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N1", "!=", "N01", "\|\|", "!", "checkTwoUse", "(", "N1", ")", ")", "return", "false", ";", "if", "(", "!", "matchShiftAmt", "(", "N1", ")", ")", "return", "false", ";", "X", "=", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchLowBitMask", "=", "[", "&", "matchPatternA", ",", "&", "matchPatternB", ",", "&", "matchPatternC", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "return", "matchPatternA", "(", "Mask", ")", "\|\|", "matchPatternB", "(", "Mask", ")", "\|\|", "matchPatternC", "(", "Mask", ")", ";", "}", ";", "if", "(", "Node", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", ")", "{", "X", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Mask", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "matchLowBitMask", "(", "Mask", ")", ")", "{", "}", "else", "{", "std", "::", "swap", "(", "X", ",", "Mask" ]
LLVM	PowerPC	TD	next_suggestion	CPU	5,243	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "FRA", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "FRB", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "xo", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	arm	MD	stmt_completion	CPU	5,244	[ "<STR_LIT>", ")" ]	[ "(", "define_reservation", "<STR_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	5,245	[ "<NUM_LIT>", ";" ]	[ "if", "(", "CostKind", "!=", "TTI", "::", "TCK_RecipThroughput", ")", "return", "Opcode", "==", "Instruction", "::", "PHI", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return" ]
GCC	alpha	MD	stmt_completion	MPU	5,246	[ ")", ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	TGSI	CPP	stmt_completion	Virtual ISA	5,247	[ "t", ";" ]	[ "NodeT", "*", "t", "=", "Src", "[", "i", "]", ";", "Src", "[", "i", "]", "=", "Src", "[", "sz", "-", "i", "-", "<NUM_LIT>", "]", ";", "Src", "[", "sz", "-", "i", "-", "<NUM_LIT>", "]", "=" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	5,248	[ "if", "(", "MI", ".", "findRegisterUseOperandIdx", "(", "AMDGPU", "::", "SCC", ")", "!=", "-", "<NUM_LIT>", ")", "Worklist", ".", "insert", "(", "&", "MI", ")", ";" ]	[ "for", "(", "MachineInstr", "&", "MI", ":", "llvm", "::", "make_range", "(", "MachineBasicBlock", "::", "iterator", "(", "SCCDefInst", ")", ",", "SCCDefInst", ".", "getParent", "(", ")", "->", "end", "(", ")", ")", ")", "{", "if", "(", "MI", ".", "findRegisterDefOperandIdx", "(", "AMDGPU", "::", "SCC", ")", "!=", "-", "<NUM_LIT>", ")", "return", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	5,249	[ "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "v16f32", ",", "V1", ")", ";" ]	[ "assert", "(", "V1", ".", "getSimpleValueType", "(", ")", "==", "MVT", "::", "v16f32", "&&", "<STR_LIT>", "Bad operand type!", "<STR_LIT>", ")", ";", "assert", "(", "V2", ".", "getSimpleValueType", "(", ")", "==", "MVT", "::", "v16f32", "&&", "<STR_LIT>", "Bad operand type!", "<STR_LIT>", ")", ";", "assert", "(", "Mask", ".", "size", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected mask size for v16 shuffle!", "<STR_LIT>", ")", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "RepeatedMask", ";", "if", "(", "is128BitLaneRepeatedShuffleMask", "(", "MVT", "::", "v16f32", ",", "Mask", ",", "RepeatedMask", ")", ")", "{", "assert", "(", "RepeatedMask", ".", "size", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected repeated mask size!", "<STR_LIT>", ")", ";", "if", "(", "isShuffleEquivalent", "(", "V1", ",", "V2", ",", "RepeatedMask", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "v16f32", ",", "V1", ")", ";", "if", "(", "isShuffleEquivalent", "(", "V1", ",", "V2", ",", "RepeatedMask", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", "return", "DAG", ".", "getNode", "(" ]
LLVM	Mips	CPP	next_suggestion	CPU	5,250	[ "}" ]	[ "if", "(", "MO", ".", "isImm", "(", ")", ")", "return", "MO", ".", "getImm", "(", ")", ">>", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	TD	stmt_completion	GPU	5,251	[ ",", "<STR_LIT>", ",", "pattern", ">", ";" ]	[ "class", "SOP2_32", "<", "string", "opName", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SOP2_Pseudo", "<", "opName", ",", "(", "outs", "SReg_32", ":", "$", "sdst", ")", ",", "(", "ins", "SSrc_b32", ":", "$", "src0", ",", "SSrc_b32", ":", "$", "src1", ")" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,252	[ "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";" ]	[ "return", "parsePKHImm", "(", "O", ",", "<STR_LIT>", "lsl", "<STR_LIT>", "," ]
LLVM	Hexagon	TD	next_suggestion	DSP	5,253	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "F2_conv_sf2d", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_3a867367", ",", "TypeS_2op", ">", ",", "Enc_3a3d62", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	c4x	MD	next_suggestion	DSP	5,254	[ "<STR_LIT>" ]	[ "(", "unspec", ":", "HF", "[", "(", "match_operand", ":", "HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_RND", ")", ")", "(", "clobber", "(", "reg", ":", "CC_NOOV", "<NUM_LIT>", ")", ")", "]" ]
LLVM	ARM	CPP	next_suggestion	CPU	5,255	[ "if", "(", "Elem", ">=", "<NUM_LIT>", ")", "Elem", "=", "(", "Elem", ">>", "<NUM_LIT>", ")", "\|", "<NUM_LIT>", ";" ]	[ "assert", "(", "N", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid number of operands!", "<STR_LIT>", ")", ";", "const", "MCConstantExpr", "*", "CE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "assert", "(", "(", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMOVv4i16", "\|\|", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMOVv8i16", "\|\|", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMVNv4i16", "\|\|", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMVNv8i16", ")", "&&", "<STR_LIT>", "All instructions that want to replicate non-zero half-word ", "<STR_LIT>", "<STR_LIT>", "always must be replaced with V{MOV,MVN}v{4,8}i16.", "<STR_LIT>", ")", ";", "uint64_t", "Value", "=", "CE", "->", "getValue", "(", ")", ";", "unsigned", "Elem", "=", "Value", "&", "<NUM_LIT>", ";" ]
GCC	s390	CPP	stmt_completion	MPU	5,256	[ "insn", ")", ",", "reg", ")", ";" ]	[ "rtx", "reg", ",", "or", "ig_ra", ";", "if", "(", "!", "s390_tpf_eh_return_symbol", ")", "{", "s390_tpf_eh_return_symbol", "=", "gen_rtx_SYMBOL_REF", "(", "Pmode", ",", "<STR_LIT>", "__tpf_eh_return", "<STR_LIT>", ")", ";", "SYMBOL_REF_FLAGS", "(", "s390_tpf_eh_return_symbol", ")", "\|=", "SYMBOL_FLAG_FUNCTION", ";", "}", "reg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "or", "ig_ra", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "reg", ",", "target", ")", ";", "emit_move_insn", "(", "or", "ig_ra", ",", "get_hard_reg_initial_val", "(", "Pmode", ",", "RETURN_REGNUM", ")", ")", ";", "insn", "=", "s390_emit_call", "(", "s390_tpf_eh_return_symbol", ",", "NULL_RTX", ",", "reg", ",", "gen_rtx_REG", "(", "Pmode", ",", "RETURN_REGNUM", ")", ")", ";", "use_reg", "(", "&", "CALL_INSN_FUNCTION_USAGE", "(" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	5,257	[ "delete", "Resources", ";" ]	[ "if", "(", "Resources", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,258	[ ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	5,259	[ "let", "Switches", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "switches", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", "=", "?", ";", "let", "Dest", "=", "dst", ";", "let", "SrcA", "=", "src", ";" ]
GCC	rs6000	CPP	code_generation	CPU	5,260	[ "static", "int", "rs6000_loop_align_max_skip", "(", "rtx_insn", "*", "label", ")", "{", "return", "(", "<NUM_LIT>", "<<", "rs6000_loop_align", "(", "label", ")", ")", "-", "<NUM_LIT>", ";", "}" ]	[ "Implement", "TARGET_LOOP_ALIGN_MAX_SKIP", "." ]
LLVM	AArch64	CPP	stmt_completion	CPU	5,261	[ "FPRArgRegs", ")", ";" ]	[ "unsigned", "FirstVariadicGPR", "=", "CCInfo", ".", "getFirstUnallocated", "(", "GPRArgRegs", ")", ";", "unsigned", "GPRSaveSize", "=", "<NUM_LIT>", "", "(", "NumGPRArgRegs", "-", "FirstVariadicGPR", ")", ";", "int", "GPRIdx", "=", "<NUM_LIT>", ";", "if", "(", "GPRSaveSize", "!=", "<NUM_LIT>", ")", "{", "GPRIdx", "=", "MFI", "->", "CreateStackObject", "(", "GPRSaveSize", ",", "<NUM_LIT>", ",", "false", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "GPRIdx", ",", "PtrVT", ")", ";", "for", "(", "unsigned", "i", "=", "FirstVariadicGPR", ";", "i", "<", "NumGPRArgRegs", ";", "++", "i", ")", "{", "unsigned", "VReg", "=", "MF", ".", "addLiveIn", "(", "GPRArgRegs", "[", "i", "]", ",", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "SDValue", "Val", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "VReg", ",", "MVT", "::", "i64", ")", ";", "SDValue", "Store", "=", "DAG", ".", "getStore", "(", "Val", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "DL", ",", "Val", ",", "FIN", ",", "MachinePointerInfo", "::", "getStack", "(", "DAG", ".", "getMachineFunction", "(", ")", ",", "i", "", "<NUM_LIT>", ")", ")", ";", "MemOps", ".", "push_back", "(", "Store", ")", ";", "FIN", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FIN", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "PtrVT", ")", ")", ";", "}", "}", "FuncInfo", "->", "setVarArgsGPRIndex", "(", "GPRIdx", ")", ";", "FuncInfo", "->", "setVarArgsGPRSize", "(", "GPRSaveSize", ")", ";", "if", "(", "Subtarget", "->", "hasFPARMv8", "(", ")", ")", "{", "static", "const", "MCPhysReg", "FPRArgRegs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "static", "const", "unsigned", "NumFPRArgRegs", "=", "array_lengthof", "(" ]
GCC	rx	MD	next_suggestion	CPU	5,262	[ ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "ior", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")" ]
GCC	xtensa	CPP	stmt_completion	MPU	5,263	[ "<NUM_LIT>", ",", "VOIDmode", ",", "<NUM_LIT>", ")", ";" ]	[ "emit_library_call", "(", "gen_rtx_SYMBOL_REF", "(", "Pmode", ",", "<STR_LIT>", "__xtensa_libgcc_window_spill", "<STR_LIT>", ")", "," ]
GCC	bfin	CPP	next_suggestion	DSP	5,264	[ "break", ";" ]	[ "if", "(", "bfin_valid_reg_p", "(", "REGNO", "(", "x", ")", ",", "strict", ",", "mode", ",", "MEM", ")", ")", "return", "true", ";", "break", ";", "case", "PLUS", ":", "if", "(", "REG_P", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ",", "mode", ",", "PLUS", ")", "&&", "(", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "UNSPEC", "&&", "mode", "==", "SImode", ")", "\|\|", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "bfin_valid_add", "(", "mode", ",", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", ")", ")", ")", "return", "true", ";", "break", ";", "case", "POST_INC", ":", "case", "POST_DEC", ":", "if", "(", "LEGITIMATE_MODE_FOR_AUTOINC_P", "(", "mode", ")", "&&", "REG_P", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ",", "mode", ",", "POST_INC", ")", ")", "return", "true", ";" ]
LLVM	R600	CPP	next_suggestion	GPU	5,265	[ "SDValue", "Cond", "=", "DAG", ".", "getSetCC", "(", "SL", ",", "SetCCVT", ",", "Fabs", ",", "C2", ",", "ISD", "::", "SETOGT", ")", ";" ]	[ "SDValue", "Tmp2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FSUB", ",", "SL", ",", "MVT", "::", "f64", ",", "Tmp1", ",", "CopySign", ")", ";", "SDValue", "Fabs", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FABS", ",", "SL", ",", "MVT", "::", "f64", ",", "Src", ")", ";", "APFloat", "C2Val", "(", "APFloat", "::", "IEEEdouble", ",", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", ")", ";", "SDValue", "C2", "=", "DAG", ".", "getConstantFP", "(", "C2Val", ",", "MVT", "::", "f64", ")", ";", "EVT", "SetCCVT", "=", "getSetCCResultType", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "MVT", "::", "f64", ")", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	5,266	[ "<STR_LIT>", ")", ";" ]	[ "unsigned", "DestReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "STI", "->", "hasZeroCycleZeroing", "(", ")", ")", "{", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", "<=", "DestReg", "&&", "DestReg", "<=", "<STR_LIT>", "::", "<STR_LIT>", ")", "DestReg", "=", "<STR_LIT>", "::", "<STR_LIT>", "+", "(", "DestReg", "-", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", "<=", "DestReg", "&&", "DestReg", "<=", "<STR_LIT>", "::", "<STR_LIT>", ")", "DestReg", "=", "<STR_LIT>", "::", "<STR_LIT>", "+", "(", "DestReg", "-", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "else", "{", "assert", "(", "<STR_LIT>", "::", "<STR_LIT>", "<=", "DestReg", "&&", "DestReg", "<=", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "DestReg", "=", "<STR_LIT>", "::", "<STR_LIT>", "+", "(", "DestReg", "-", "<STR_LIT>", "::" ]
LLVM	AArch64	CPP	stmt_completion	CPU	5,267	[ ")", "return", "MVT", "::", "INVALID_SIMPLE_VALUE_TYPE", ";" ]	[ "if", "(", "Operand", ".", "getValueType", "(", ")", "!=", "VecVT", ")", "continue", ";", "EVT", "OperandVT", "=", "tryGetOriginalBoolVectorType", "(", "Operand", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "if", "(", "!", "BaseVT", ".", "isSimple", "(", ")", ")", "BaseVT", "=", "OperandVT", ";", "else", "if", "(", "OperandVT", "!=", "BaseVT" ]
LLVM	ARM	TD	next_suggestion	CPU	5,268	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "T", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "validForTailPredication", "=", "<NUM_LIT>", ";", "let", "doubleWidthResult", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	code_generation	CPU	5,269	[ "bool", "FixupLEAPass", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "Func", ")", "{", "MF", "=", "&", "Func", ";", "const", "X86Subtarget", "&", "ST", "=", "Func", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "if", "(", "!", "ST", ".", "LEAusesAG", "(", ")", "&&", "!", "ST", ".", "slowLEA", "(", ")", ")", "return", "false", ";", "TII", "=", "ST", ".", "getInstrInfo", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Start X86FixupLEAs\\n", "<STR_LIT>", ";", ")", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "Func", ".", "begin", "(", ")", ",", "E", "=", "Func", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "processBasicBlock", "(", "Func", ",", "I", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "End X86FixupLEAs\\n", "<STR_LIT>", ";", ")", ";", "return", "true", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
GCC	i386	MD	next_suggestion	CPU	5,270	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "TI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "TI", "(", "match_operand", ":", "V2TI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,271	[ "Unknown LDR label operand?", "<STR_LIT>", ")", ";" ]	[ "O", "<<", "markup", "(", "<STR_LIT>", "<mem:", "<STR_LIT>", ")", "<<", "<STR_LIT>", "[pc, ", "<STR_LIT>", "<<", "markup", "(", "<STR_LIT>", "<imm:", "<STR_LIT>", ")", "<<", "<STR_LIT>", "#", "<STR_LIT>", "<<", "MO1", ".", "getImm", "(", ")", "<<", "markup", "(", "<STR_LIT>", ">]>", "<STR_LIT>", ",", "<STR_LIT>", "]", "<STR_LIT>", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>" ]
LLVM	X86	TD	stmt_completion	CPU	5,272	[ "=", "<NUM_LIT>", ";" ]	[ "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps" ]
LLVM	AArch64	CPP	stmt_completion	CPU	5,273	[ "createImm", "(", "Imm", ")", ")", ";" ]	[ "static", "DecodeStatus", "DecodeMRSSystemRegister", "(", "MCInst", "&", "Inst", ",", "unsigned", "Imm", ",", "uint64_t", "Address", ",", "const", "MCDisassembler", "*", "Decoder", ")", "{", "Inst", ".", "addOperand", "(", "MCOperand", "::" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,274	[ "{" ]	[ "if", "(", "ReduceLimit2Addr", "!=", "-", "<NUM_LIT>", "&&", "(", "(", "int", ")", "Num2Addrs", ">=", "ReduceLimit2Addr", ")", ")", "return", "false", ";", "const", "TargetInstrDesc", "&", "TID", "=", "MI", "->", "getDesc", "(", ")", ";", "unsigned", "Reg0", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Reg1", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Reg0", "!=", "Reg1", ")", "return", "false", ";", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg0", ")", ")", "return", "false", ";", "if", "(", "Entry", ".", "Imm2Limit", ")", "{", "unsigned", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "unsigned", "Limit", "=", "(", "<NUM_LIT>", "<<", "Entry", ".", "Imm2Limit", ")", "-", "<NUM_LIT>", ";", "if", "(", "Imm", ">", "Limit", ")", "return", "false", ";", "}", "else", "{", "unsigned", "Reg2", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg2", ")", ")", "return", "false", ";", "}", "const", "TargetInstrDesc", "&", "NewTID", "=", "TII", "->", "get", "(", "Entry", ".", "NarrowOpc2", ")", ";", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "<STR_LIT>", "::", "<STR_LIT>", "Pred", "=", "getInstrPredicate", "(", "MI", ",", "PredReg", ")", ";", "bool", "SkipPred", "=", "false", ";", "if", "(", "Pred", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "!", "NewTID", ".", "isPredicable", "(", ")", ")", "return", "false", ";", "}", "else" ]
LLVM	BPF	CPP	next_suggestion	Virtual ISA	5,275	[ "}" ]	[ "assert", "(", "Size", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "size too big in emit constant", "<STR_LIT>", ")", ";", "for", "(", "int", "i", "=", "(", "Size", "-", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "i", "-=", "<NUM_LIT>", ")", "EmitByte", "(", "(", "Val", ">>", "i", ")", "&", "<NUM_LIT>", ",", "CurByte", ",", "OS", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	5,276	[ "return", "GetTLSADDR", "(", "DAG", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "GA", ",", "NULL", ",", "PtrVT", ",", "X86", "::", "RAX", ",", "TargetFlag", ",", "false", ",", "Opcode", ")", ";" ]	[ "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "return", "LowerToTLSExecCall", "(", "GA", ",", "DAG", ",", "PtrVT", ",", "model", ",", "true", ")", ";", "}", "if", "(", "NaClDontBreakABI", ")", "{" ]
LLVM	X86	TD	program_repair	CPU	5,277	[ "<FIXS>", "defm", ":", "SLMWriteResPair", "WriteFAdd", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAddX", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAddY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAdd64", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAdd64X", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAdd64Y", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmpX", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmpY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp64", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp64X", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp64Y", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCom", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMulX", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMulY", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul64", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul64X", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul64Y", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "<FIXE>" ]	[ "def", ":", "WriteRes", "WriteFMove", ",", "[", "SLM_FPC_RSV01", "]", ">", ";", "defm", ":", "X86WriteRes", "WriteEMMS", ",", "[", "SLM_FPC_RSV01", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ">", ";", "<BUGS>", "defm", ":", "SLMWriteResPair", "WriteFAdd", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAddY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmpY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCom", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMulY", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "<BUGE>", "defm", ":", "SLMWriteResPair", "WriteFDiv", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPDivider", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFDivX", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPDivider", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFDivY", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPDivider", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	5,278	[ ",", "<NUM_LIT>", ">", ";" ]	[ "def", "M2_mpyu_nac_ll_s0", ":", "T_M2_mpy_acc", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>" ]
GCC	i386	CPP	code_generation	CPU	5,279	[ "static", "bool", "extract_base_offset_in_addr", "(", "rtx", "mem", ",", "rtx", "", "base", ",", "rtx", "", "offset", ")", "{", "rtx", "addr", ";", "gcc_assert", "(", "MEM_P", "(", "mem", ")", ")", ";", "addr", "=", "XEXP", "(", "mem", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "addr", ")", "==", "CONST", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "if", "(", "REG_P", "(", "addr", ")", "\|\|", "GET_CODE", "(", "addr", ")", "==", "SYMBOL_REF", ")", "{", "", "base", "=", "addr", ";", "", "offset", "=", "const0_rtx", ";", "return", "true", ";", "}", "if", "(", "GET_CODE", "(", "addr", ")", "==", "PLUS", "&&", "(", "REG_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "\|\|", "GET_CODE", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", ")", "&&", "CONST_INT_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ")", "{", "", "base", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "", "offset", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "return", "false", ";", "}" ]	[ "If", "MEM", "is", "in", "the", "form", "of", "``", "base+offset", "''", ",", "extract", "the", "two", "parts", "of", "address", "and", "set", "to", "BASE", "and", "OFFSET", ",", "otherwise", "return", "false", "after", "clearing", "BASE", "and", "OFFSET", "." ]
LLVM	ARM	CPP	stmt_completion	CPU	5,280	[ "&", "O", ")", "{" ]	[ "void", "ARMInstPrinter", "::", "printFBits32", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNum", ",", "raw_ostream" ]
GCC	s390	MD	next_suggestion	MPU	5,281	[ "<STR_LIT>" ]	[ "[", "(", "parallel", "[", "(", "set", "(", "match_operand", ":", "FPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "FPR", "(", "match_operand", ":", "FPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "FPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REGNUM", ")", ")", "]", ")", "]" ]
GCC	microblaze	CPP	code_generation	MPU	5,282	[ "rtx", "microblaze_return_addr", "(", "int", "count", ",", "rtx", "frame", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "count", "!=", "<NUM_LIT>", ")", "return", "NULL_RTX", ";", "return", "gen_rtx_PLUS", "(", "Pmode", ",", "get_hard_reg_initial_val", "(", "Pmode", ",", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ";", "}" ]	[ "Return", "an", "RTX", "indicating", "where", "the", "return", "address", "to", "the", "calling", "function", "can", "be", "found", "." ]
GCC	pdp10	CPP	next_suggestion	MPU	5,283	[ "}" ]	[ "int", "pdp10_stack_dynamic_offset", "(", ")", "{", "return", "<NUM_LIT>", ";" ]
GCC	ft32	MD	stmt_completion	MPU	5,284	[ ")", "]" ]	[ "(", "unspec", ":", "SI", "[", "(", "match_operand", ":", "BLK", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_STRLEN", ")" ]
LLVM	CellSPU	TD	stmt_completion	MPU	5,285	[ "(", "FCGTf32", "R32FP", ":", "$", "rA", ",", "R32FP", ":", "$", "rB", ")", ",", "<NUM_LIT>", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "setole", "R32FP", ":", "$", "rA", ",", "R32FP", ":", "$", "rB", ")", ",", "(", "XORIr32" ]
GCC	mips	MD	stmt_completion	CPU	5,286	[ ")", "]" ]	[ "(", "unspec", ":", "V8QI", "[", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_LOONGSON_BIADD", ")" ]
LLVM	SPIRV	CPP	stmt_completion	Virtual ISA	5,287	[ "::", "STK_Empty", ")", ";" ]	[ "return", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "::", "<STR_LIT>" ]
GCC	sh	CPP	stmt_completion	CPU	5,288	[ ":" ]	[ "int", "ext", "=", "kind", "&", "<NUM_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "int", "shift2", "=", "size", "-", "ext", ";", "if", "(", "!", "currently_expanding_to_rtl", "&&", "!", "reload_in_progress", "&&", "!", "reload_completed", ")", "{", "emit_insn", "(", "gen_shl_sext_ext", "(", "dest", ",", "source", ",", "left_rtx", ",", "size_rtx", ")", ")", ";", "emit_insn", "(", "gen_movsi", "(", "dest", ",", "source", ")", ")", ";", "break", ";", "}", "if", "(", "dest", "!=", "source", ")", "emit_insn", "(", "gen_movsi", "(", "dest", ",", "source", ")", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "dest", ";", "if", "(", "ext", "-", "insize", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "ext", "-", "insize", ")", ";", "gen_shifty_hi_op", "(", "ASHIFT", ",", "operands", ")", ";", "}", "emit_insn", "(", "kind", "&", "<NUM_LIT>", "?", "gen_extendqisi2", "(", "dest", ",", "gen_lowpart", "(", "QImode", ",", "dest", ")", ")", ":", "gen_extendhisi2", "(", "dest", ",", "gen_lowpart", "(", "HImode", ",", "dest", ")", ")", ")", ";", "if", "(", "kind", "<=", "<NUM_LIT>", ")", "{", "if", "(", "shift2", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "shift2", ")", ";", "gen_shifty_op", "(", "ASHIFT", ",", "operands", ")", ";", "}", "}", "else", "{", "if", "(", "shift2", ">", "<NUM_LIT>", ")", "{", "if", "(", "EXT_SHIFT_SIGNED", "(", "shift2", ")", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "shift2", "+", "<NUM_LIT>", ")", ";", "gen_shifty_op", "(", "ASHIFT", ",", "operands", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "const1_rtx", ";", "gen_shifty_op", "(", "ASHIFTRT", ",", "operands", ")", ";", "break", ";", "}", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "shift2", ")", ";", "gen_shifty_hi_op", "(", "ASHIFT", ",", "operands", ")", ";", "}", "else", "if", "(", "shift2", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "-", "shift2", ")", ";", "gen_shifty_hi_op", "(", "LSHIFTRT", ",", "operands", ")", ";", "}", "emit_insn", "(", "size", "<=", "<NUM_LIT>", "?", "gen_extendqisi2", "(", "dest", ",", "gen_lowpart", "(", "QImode", ",", "dest", ")", ")", ":", "gen_extendhisi2", "(", "dest", ",", "gen_lowpart", "(", "HImode", ",", "dest", ")", ")", ")", ";", "}", "break", ";", "}", "case", "<NUM_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	5,289	[ ")", "return", "false", ";" ]	[ "return", "isSupportedType", "(", "DL", ",", "TLI", ",", "StructT", "->", "getElementType", "(", "<NUM_LIT>", ")", ")", ";", "}", "EVT", "VT", "=", "TLI", ".", "getValueType", "(", "DL", ",", "T", ",", "true", ")", ";", "if", "(", "!", "VT", ".", "isSimple", "(", ")", "\|\|", "VT", ".", "isVector", "(", ")", "\|\|", "!", "(", "VT", ".", "isInteger", "(", ")", "\|\|", "VT", ".", "isFloatingPoint", "(", ")", ")" ]
GCC	arm	CPP	stmt_completion	CPU	5,290	[ "a", ")", "{" ]	[ "_", "_", "arm_vreinterpretq_u16", "(", "float32x4_t", "_", "_" ]
GCC	msp430	CPP	stmt_completion	MPU	5,291	[ "-", "ra_size", ")", ")", ")", ";" ]	[ "return", "gen_rtx_MEM", "(", "Pmode", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "arg_pointer_rtx", ",", "GEN_INT", "(" ]
GCC	alpha	MD	stmt_completion	MPU	5,292	[ "]" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DI", "[", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")" ]
LLVM	AMDGPU	TD	program_repair	GPU	5,293	[ "<FIXS>", "def", "_vi", ":", "VOP3_Real", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", "#", "<STR_LIT>", ")", ",", "SIEncodingFamily", ".", "VI", ">", ",", "VOP3e_vi", "op", ",", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", "#", "<STR_LIT>", ")", ".", "Pfl", ">", ";", "<FIXE>" ]	[ "let", "AssemblerPredicate", "=", "isGFX8Only", ",", "DecoderNamespace", "=", "<STR_LIT>", "in", "{", "multiclass", "VOP3_F16_Real_vi", "bits", "<NUM_LIT>", ">", "op", ">", "{", "<BUGS>", "def", "_vi", ":", "VOP3_Real", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", ")", ",", "SIEncodingFamily", ".", "VI", ">", ",", "VOP3e_vi", "op", ",", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", ")", ".", "Pfl", ">", ";", "<BUGE>", "}", "multiclass", "VOP3Interp_F16_Real_vi", "bits", "<NUM_LIT>", ">", "op", ">", "{" ]
LLVM	Hexagon	TD	next_suggestion	DSP	5,294	[ "let", "Constraints", "=", "<STR_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";" ]
GCC	i386	CPP	stmt_completion	CPU	5,295	[ "_", "_", "mmask16", ")", "-", "<NUM_LIT>", ",", "_", "MM_FROUND_CUR_DIRECTION", ")", ";" ]	[ "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_cvtps2udq512_mask", "(", "(", "_", "_", "v16sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "mm512_undefined_epi32", "(", ")", ",", "(" ]
GCC	i386	CPP	stmt_completion	CPU	5,296	[ "v4sf", ")", "_", "mm_setzero_ps", "(", ")", ",", "_", "_", "U", ",", "_", "_", "R", ")", ";" ]	[ "return", "(", "_", "_", "m128", ")", "_", "_", "builtin_ia32_rsqrt28ss_mask_round", "(", "(", "_", "_", "v4sf", ")", "_", "_", "B", ",", "(", "_", "_", "v4sf", ")", "_", "_", "A", ",", "(", "_", "_" ]
LLVM	AArch64	TD	next_suggestion	CPU	5,297	[ "}" ]	[ "class", "ClearAuth", "<", "bits", "<", "<NUM_LIT>", ">", "data", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "GPR64", ":", "$", "Rd", ")", ",", "(", "ins", "GPR64", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "data", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]
LLVM	Mips	CPP	stmt_completion	CPU	5,298	[ ",", "getContext", "(", ")", ")", ";" ]	[ "if", "(", "isABI_N32", "(", ")", "\|\|", "isABI_N64", "(", ")", ")", "{", "if", "(", "loadImmediate", "(", "HiImmOp64", ",", "FirstReg", ",", "Mips", "::", "NoRegister", ",", "false", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "return", "false", ";", "}", "else", "{", "if", "(", "loadImmediate", "(", "HiImmOp64", ",", "FirstReg", ",", "Mips", "::", "NoRegister", ",", "true", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "if", "(", "loadImmediate", "(", "<NUM_LIT>", ",", "nextReg", "(", "FirstReg", ")", ",", "Mips", "::", "NoRegister", ",", "true", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "return", "false", ";", "}", "}", "MCSection", "", "CS", "=", "getStreamer", "(", ")", ".", "getCurrentSectionOnly", "(", ")", ";", "MCSection", "", "ReadOnlySection", "=", "getContext", "(", ")", ".", "getELFSection", "(", "<STR_LIT>", ".rodata", "<STR_LIT>", ",", "ELF", "::", "SHT_PROGBITS", ",", "ELF", "::", "SHF_ALLOC", ")", ";", "MCSymbol", "", "Sym", "=", "getContext", "(", ")", ".", "createTempSymbol", "(", ")", ";", "const", "MCExpr", "", "LoSym", "=", "MCSymbolRefExpr", "::", "create", "(", "Sym", ",", "MCSymbolRefExpr", "::", "VK_None", ",", "getContext", "(", ")", ")", ";", "const", "MipsMCExpr", "", "LoExpr", "=", "MipsMCExpr", "::", "create", "(", "MipsMCExpr", "::", "MEK_LO", ",", "LoSym", ",", "getContext", "(", ")", ")", ";", "getStreamer", "(", ")", ".", "SwitchSection", "(", "ReadOnlySection", ")", ";", "getStreamer", "(", ")", ".", "EmitLabel", "(", "Sym", ",", "IDLoc", ")", ";", "getStreamer", "(", ")", ".", "EmitIntValue", "(", "HiImmOp64", ",", "<NUM_LIT>", ")", ";", "getStreamer", "(", ")", ".", "EmitIntValue", "(", "LoImmOp64", ",", "<NUM_LIT>", ")", ";", "getStreamer", "(", ")", ".", "SwitchSection", "(", "CS", ")", ";", "if", "(", "emitPartialAddress", "(", "TOut", ",", "IDLoc", ",", "Sym", ")", ")", "return", "true", ";", "if", "(", "isABI_N64", "(", ")", ")", "TOut", ".", "emitRRX", "(", "Mips", "::", "DADDiu", ",", "ATReg", ",", "ATReg", ",", "MCOperand", "::", "createExpr", "(", "LoExpr", ")", ",", "IDLoc", ",", "STI", ")", ";", "else", "TOut", ".", "emitRRX", "(", "Mips", "::", "ADDiu", ",", "ATReg", ",", "ATReg", ",", "MCOperand", "::", "createExpr", "(", "LoExpr", ")", ",", "IDLoc", ",", "STI", ")", ";", "if", "(", "isABI_N32", "(", ")", "\|\|", "isABI_N64", "(", ")", ")", "TOut", ".", "emitRRI", "(", "Mips", "::", "LD", ",", "FirstReg", ",", "ATReg", ",", "<NUM_LIT>", ",", "IDLoc", ",", "STI", ")", ";", "else", "{", "TOut", ".", "emitRRI", "(", "Mips", "::", "LW", ",", "FirstReg", ",", "ATReg", ",", "<NUM_LIT>", ",", "IDLoc", ",", "STI", ")", ";", "TOut", ".", "emitRRI", "(", "Mips", "::", "LW", ",", "nextReg", "(", "FirstReg", ")", ",", "ATReg", ",", "<NUM_LIT>", ",", "IDLoc", ",", "STI", ")", ";", "}", "return", "false", ";", "}", "else", "{", "if", "(", "(", "LoImmOp64", "==", "<NUM_LIT>", ")", "&&", "!", "(", "(", "HiImmOp64", "&", "<NUM_LIT>", ")", "&&", "(", "HiImmOp64", "&", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "loadImmediate", "(", "HiImmOp64", ",", "ATReg", ",", "Mips", "::", "NoRegister", ",", "true", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "if", "(", "isABI_N32", "(", ")", "\|\|", "isABI_N64", "(", ")", ")", "TOut", ".", "emitRR", "(", "Mips", "::", "DMTC1", ",", "FirstReg", ",", "ATReg", ",", "IDLoc", ",", "STI", ")", ";", "else", "if", "(", "hasMips32r2", "(", ")", ")", "{", "TOut", ".", "emitRR", "(", "Mips", "::", "MTC1", ",", "FirstReg", ",", "Mips", "::", "ZERO", ",", "IDLoc", ",", "STI", ")", ";", "TOut", ".", "emitRRR", "(", "Mips", "::", "MTHC1_D32", ",", "FirstReg", ",", "FirstReg", ",", "ATReg", ",", "IDLoc", ",", "STI", ")", ";", "}", "else", "{", "TOut", ".", "emitRR", "(", "Mips", "::", "MTC1", ",", "nextReg", "(", "FirstReg", ")", ",", "ATReg", ",", "IDLoc", ",", "STI", ")", ";", "TOut", ".", "emitRR", "(", "Mips", "::", "MTC1", ",", "FirstReg", ",", "Mips", "::", "ZERO", ",", "IDLoc", ",", "STI", ")", ";", "}", "return", "false", ";", "}", "MCSection", "", "CS", "=", "getStreamer", "(", ")", ".", "getCurrentSectionOnly", "(", ")", ";", "MCSection", "", "ReadOnlySection", "=", "getContext", "(", ")", ".", "getELFSection", "(", "<STR_LIT>", ".rodata", "<STR_LIT>", ",", "ELF", "::", "SHT_PROGBITS", ",", "ELF", "::", "SHF_ALLOC", ")", ";", "MCSymbol", "", "Sym", "=", "getContext", "(", ")", ".", "createTempSymbol", "(", ")", ";", "const", "MCExpr", "", "LoSym", "=", "MCSymbolRefExpr", "::", "create", "(", "Sym", ",", "MCSymbolRefExpr", "::", "VK_None", ",", "getContext", "(", ")", ")", ";", "const", "MipsMCExpr", "", "LoExpr", "=", "MipsMCExpr", "::", "create", "(", "MipsMCExpr", "::", "MEK_LO", ",", "LoSym" ]
LLVM	Mips	TD	program_repair	CPU	5,299	[ "<FIXS>", "FEXT_I816", "_func", ",", "(", "outs", ")", ",", "(", "ins", "simm16", ":", "$", "imm", ")", ",", "!", "strconcat", "(", "asmstr", ",", "asmstr2", ")", ",", "<FIXE>" ]	[ "class", "FEXT_I816_ins_base", "bits", "<NUM_LIT>", ">", "_func", ",", "string", "asmstr", ",", "string", "asmstr2", ",", "InstrItinClass", "itin", ">", ":", "<BUGS>", "FEXT_I816", "_func", ",", "(", "outs", ")", ",", "(", "ins", "uimm16", ":", "$", "imm", ")", ",", "!", "strconcat", "(", "asmstr", ",", "asmstr2", ")", ",", "<BUGE>", "[", "]", ",", "itin", ">", ";", "class", "FEXT_I816_ins", "bits", "<NUM_LIT>", ">", "_func", ",", "string", "asmstr", ",", "InstrItinClass", "itin", ">", ":", "FEXT_I816_ins_base", "_func", ",", "asmstr", ",", "<STR_LIT>", ",", "itin", ">", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

5,200

[ ";" ]

[ "if", "(", "Subtarget", ".", "hasMips32r2", "(", ")", "&&", "Size", "==", "<NUM_LIT>", ")", "{", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "SEB", ")", ",", "DstReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "BB", ";", "}", "if", "(", "Subtarget", ".", "hasMips32r2", "(", ")", "&&", "Size", "==", "<NUM_LIT>", ")", "{", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "SEH", ")", ",", "DstReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "BB" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

5,201

[ "createMachineMemOperandFor", "(", "Load", ")", ")", ";" ]

[ "break", ";", "case", "MVT", "::", "i64", ":", "Opc", "=", "WebAssembly", "::", "LOAD_I64", ";", "RC", "=", "&", "WebAssembly", "::", "I64RegClass", ";", "break", ";", "case", "MVT", "::", "f32", ":", "Opc", "=", "WebAssembly", "::", "LOAD_F32", ";", "RC", "=", "&", "WebAssembly", "::", "F32RegClass", ";", "break", ";", "case", "MVT", "::", "f64", ":", "Opc", "=", "WebAssembly", "::", "LOAD_F64", ";", "RC", "=", "&", "WebAssembly", "::", "F64RegClass", ";", "break", ";", "default", ":", "return", "false", ";", "}", "if", "(", "!", "materializeLoadStoreOperands", "(", "Addr", ")", ")", "return", "false", ";", "unsigned", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ";", "addLoadStoreOperands", "(", "Addr", ",", "MIB", "," ]

LLVM

X86

TD

program_repair

CPU

5,202

[ "<FIXS>", "def", "SSrm_Int", ":", "SSI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "ssmem", ":", "$", "src2", ")", ",", "<FIXE>", "<FIXS>", "sse_load_f32", ":", "$", "src2", ")", ")", "]", ">", ";", "def", "SDrm_Int", ":", "SDI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "sdmem", ":", "$", "src2", ")", ",", "<FIXE>", "<FIXS>", "sse_load_f64", ":", "$", "src2", ")", ")", "]", ">", ";", "<FIXE>" ]

[ "let", "isCommutable", "=", "Commutable", ";", "}", "<BUGS>", "def", "SSrm_Int", ":", "SSI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "f32mem", ":", "$", "src2", ")", ",", "<BUGE>", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "F32Int", "VR128", ":", "$", "src1", ",", "<BUGS>", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "def", "SDrm_Int", ":", "SDI", "opc", ",", "MRMSrcMem", ",", "(", "ops", "VR128", ":", "$", "dst", ",", "VR128", ":", "$", "src1", ",", "f64mem", ":", "$", "src2", ")", ",", "<BUGE>", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "F64Int", "VR128", ":", "$", "src1", ",", "<BUGS>", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "<BUGE>", "}", "}" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

5,203

[ "==", "<NUM_LIT>", ")", ";" ]

[ "assert", "(", "!", "MO", ".", "isFPImm", "(", ")", ")", ";", "if", "(", "!", "MO", ".", "isImm", "(", ")", ")", "return", "~", "<NUM_LIT>", ";", "Imm", "=", "MO", ".", "getImm", "(", ")", ";", "}", "if", "(", "OpSize", "==", "<NUM_LIT>", ")", "return", "getLit32Encoding", "(", "static_cast", "<", "uint32_t", ">", "(", "Imm", ")", ")", ";", "assert", "(", "OpSize" ]

LLVM

Mips

TD

stmt_completion

CPU

5,204

[ "$", "wd_in", ",", "MSA128BOpnd", ":", "$", "ws", ")", ")", "]", ";" ]

[ "dag", "InOperandList", "=", "(", "ins", "MSA128BOpnd", ":", "$", "wd_in", ",", "MSA128BOpnd", ":", "$", "ws", ",", "vsplat_uimm8", ":", "$", "u8", ")", ";", "string", "AsmString", "=", "<STR_LIT>", ";", "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "MSA128BOpnd", ":", "$", "wd", ",", "(", "vselect", "vsplati8_uimm8", ":", "$", "u8", ",", "MSA128BOpnd", ":" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

5,205

[ "XSADDDP", ":" ]

[ "static", "bool", "isAssociativeAndCommutative", "(", "unsigned", "Opcode", ")", "{", "switch", "(", "Opcode", ")", "{", "case", "PPC", "::", "FADD", ":", "case", "PPC", "::", "FADDS", ":", "case", "PPC", "::", "FMUL", ":", "case", "PPC", "::", "FMULS", ":", "case", "PPC", "::", "VADDFP", ":", "case", "PPC", "::" ]

LLVM

SIC

CPP

stmt_completion

CPU

5,206

[ "(", ")", ";" ]

[ "const", "SICABIInfo", "&", "SICSubtarget", "::", "getABI", "(", ")", "const", "{", "return", "TM", ".", "getABI" ]

LLVM

PowerPC

TD

next_suggestion

CPU

5,207

[ "}" ]

[ "let", "MIOperandInfo", "=", "(", "ops", "dispSPE8", ":", "$", "imm", ",", "ptr_rc_nor0", ":", "$", "reg", ")", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "OperandType", "=", "<STR_LIT>", ";" ]

LLVM

X86

CPP

program_repair

CPU

5,208

[ "<FIXS>", "if", "(", "Desc", "->", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "<FIXE>" ]

[ "emitSegmentOverridePrefix", "(", "TSFlags", ",", "MemoryOperand", ",", "MI", ")", ";", "<BUGS>", "if", "(", "(", "Desc", "->", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "<BUGE>", "MCE", ".", "emitByte", "(", "<NUM_LIT>", ")", ";" ]

GCC

pa

CPP

stmt_completion

CPU

5,209

[ "<STR_LIT>", ")", ";" ]

[ "if", "(", "TARGET_64BIT", ")", "d_add_builtin_version", "(", "<STR_LIT>", "HPPA64", "<STR_LIT>", ")", ";", "else", "d_add_builtin_version", "(", "<STR_LIT>", "HPPA" ]

GCC

alpha

CPP

stmt_completion

MPU

5,210

[ "ATTRIBUTE_UNUSED", ")", "{" ]

[ "static", "int", "translate_unix", "(", "char", "*", "name", ",", "int", "type" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,211

[ ";" ]

[ "if", "(", "Rt2", "!=", "Rt", "+", "<NUM_LIT>", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "source operands must be sequential", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "case", "ARM", "::", "SBFX", ":", "case", "ARM", "::", "UBFX", ":", "{", "unsigned", "lsb", "=", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "unsigned", "widthm1", "=", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "widthm1", ">=", "<NUM_LIT>", "-", "lsb", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "bitfield width must be in range [1,32-lsb]", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "case", "ARM", "::", "tLDMIA", ":", "{", "unsigned", "Rn", "=", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "bool", "hasWritebackToken", "=", "(", "static_cast", "<", "ARMOperand", "*", ">", "(", "Operands", "[", "<NUM_LIT>", "]", ")", "->", "isToken", "(", ")", "&&", "static_cast", "<", "ARMOperand", "*", ">", "(", "Operands", "[", "<NUM_LIT>", "]", ")", "->", "getToken", "(", ")", "==", "<STR_LIT>", "!", "<STR_LIT>", ")", ";", "bool", "listContainsBase", ";", "if", "(", "checkLowRegisterList", "(", "Inst", ",", "<NUM_LIT>", ",", "Rn", ",", "<NUM_LIT>", ",", "listContainsBase", ")", "&&", "!", "isThumbTwo", "(", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "+", "hasWritebackToken", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "registers must be in range r0-r7", "<STR_LIT>", ")", ";", "if", "(", "!", "listContainsBase", "&&", "!", "hasWritebackToken", "&&", "!", "isThumbTwo", "(", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "writeback operator '!' expected", "<STR_LIT>", ")", ";", "if", "(", "listContainsBase", "&&", "hasWritebackToken", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "writeback operator '!' not allowed when base register ", "<STR_LIT>", "<STR_LIT>", "in register list", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "t2LDMIA_UPD", ":", "{", "if", "(", "listContainsReg", "(", "Inst", ",", "<NUM_LIT>", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "writeback operator '!' not allowed when base register ", "<STR_LIT>", "<STR_LIT>", "in register list", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "tPOP", ":", "{", "bool", "listContainsBase", ";", "if", "(", "checkLowRegisterList", "(", "Inst", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "ARM", "::", "PC", ",", "listContainsBase", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "registers must be in range r0-r7 or pc", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "tPUSH", ":", "{", "bool", "listContainsBase", ";", "if", "(", "checkLowRegisterList", "(", "Inst", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "ARM", "::", "LR", ",", "listContainsBase", ")", ")", "return", "Error", "(", "Operands", "[", "<NUM_LIT>", "]", "->", "getStartLoc", "(", ")", ",", "<STR_LIT>", "registers must be in range r0-r7 or lr", "<STR_LIT>", ")", ";", "break", ";", "}", "case", "ARM", "::", "tSTMIA_UPD", ":", "{", "bool", "listContainsBase" ]

GCC

ia64

CPP

program_repair

CPU

5,212

[ "<FIXS>", "static", "section", "*", "ia64_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", ";", "<FIXE>", "<FIXS>", "static", "section", "*", "ia64_rwreloc_select_section", "(", "tree", ",", "int", ",", "unsigned", "HOST_WIDE_INT", ")", "<FIXE>", "<FIXS>", "static", "section", "*", "ia64_rwreloc_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", "<FIXE>" ]

[ "HOST_WIDE_INT", ",", "tree", ")", ";", "static", "void", "ia64_file_start", "(", "void", ")", ";", "<BUGS>", "static", "void", "ia64_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", ";", "<BUGE>", "static", "void", "ia64_output_dwarf_dtprel", "(", "FILE", "*", ",", "int", ",", "rtx", ")", "ATTRIBUTE_UNUSED", ";", "<BUGS>", "static", "void", "ia64_rwreloc_select_section", "(", "tree", ",", "int", ",", "unsigned", "HOST_WIDE_INT", ")", "<BUGE>", "ATTRIBUTE_UNUSED", ";", "static", "void", "ia64_rwreloc_unique_section", "(", "tree", ",", "int", ")", "ATTRIBUTE_UNUSED", ";", "<BUGS>", "static", "void", "ia64_rwreloc_select_rtx_section", "(", "enum", "machine_mode", ",", "rtx", ",", "unsigned", "HOST_WIDE_INT", ")", "<BUGE>", "ATTRIBUTE_UNUSED", ";", "static", "unsigned", "int", "ia64_section_type_flags", "(", "tree", ",", "const", "char", "*", ",", "int", ")", ";", "static", "void", "ia64_hpux_add_extern_decl", "(", "tree", "decl", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,213

[ "dst", ";" ]

[ "class", "T_tfr", ":", "ALU32Inst", "<", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src", ")", ",", "<STR_LIT>", ">", "{", "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]

LLVM

LoongArch

CPP

stmt_completion

CPU

5,214

[ "<STR_LIT>", "LoongArchISD::", "<STR_LIT>", "#", "node", ";" ]

[ "const", "char", "*", "LoongArchTargetLowering", "::", "getTargetNodeName", "(", "unsigned", "Opcode", ")", "const", "{", "switch", "(", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "\\", "return" ]

LLVM

AArch64

TD

next_suggestion

CPU

5,215

[ "let", "Predicates", "=", "[", "HasFullFP16", "]", ";" ]

[ "def", "UWHr", ":", "BaseFPToIntegerUnscaled", "<", "<NUM_LIT>", ",", "rmode", ",", "opcode", ",", "FPR16", ",", "GPR32", ",", "asm", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpN", "(", "f16", "FPR16", ":", "$", "Rn", ")", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

aarch64

MD

stmt_completion

CPU

5,216

[ ":", "DI" ]

[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "if_then_else", ":", "DI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "zero_extend" ]

LLVM

ARM

TD

next_suggestion

CPU

5,217

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "class", "MVE_bit_cmode", "<", "string", "iname", ",", "string", "suffix", ",", "bit", "halfword", ",", "dag", "inOps", ">", ":", "MVE_p", "<", "(", "outs", "MQPR", ":", "$", "Qd", ")", ",", "inOps", ",", "NoItinerary", ",", "iname", ",", "suffix", ",", "<STR_LIT>", ",", "vpred_n", ",", "<STR_LIT>", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";", "bits", "<", "<NUM_LIT>", ">", "Qd", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Qd", "{", "<NUM_LIT>", "}", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

5,218

[ "<STR_LIT>", ")", ";" ]

[ "case", "TargetOpcode", "::", "G_LOAD", ":", "return", "legalizeLoad", "(", "MI", ",", "MRI", ",", "B", ",", "Observer", ")", ";", "case", "TargetOpcode", "::", "G_FMAD", ":", "return", "legalizeFMad", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FDIV", ":", "return", "legalizeFDIV", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_UDIV", ":", "case", "TargetOpcode", "::", "G_UREM", ":", "return", "legalizeUDIV_UREM", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_SDIV", ":", "case", "TargetOpcode", "::", "G_SREM", ":", "return", "legalizeSDIV_SREM", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_ATOMIC_CMPXCHG", ":", "return", "legalizeAtomicCmpXChg", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FLOG", ":", "return", "legalizeFlog", "(", "MI", ",", "B", ",", "numbers", "::", "ln2f", ")", ";", "case", "TargetOpcode", "::", "G_FLOG10", ":", "return", "legalizeFlog", "(", "MI", ",", "B", ",", "numbers", "::", "ln2f", "/", "numbers", "::", "ln10f", ")", ";", "case", "TargetOpcode", "::", "G_FEXP", ":", "return", "legalizeFExp", "(", "MI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FPOW", ":", "return", "legalizeFPow", "(", "MI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_FFLOOR", ":", "return", "legalizeFFloor", "(", "MI", ",", "MRI", ",", "B", ")", ";", "case", "TargetOpcode", "::", "G_BUILD_VECTOR", ":", "return", "legalizeBuildVector", "(", "MI", ",", "MRI", ",", "B", ")", ";", "default", ":", "return", "false", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "expected switch to return" ]

LLVM

PowerPC

TD

stmt_completion

CPU

5,219

[ "xoaddr", ":", "$", "dst", ")", "]", ">", ";" ]

[ "def", "XFSTOREf64", ":", "PseudoXFormMemOp", "<", "(", "outs", ")", ",", "(", "ins", "vsfrc", ":", "$", "XT", ",", "memrr", ":", "$", "dst", ")", ",", "<STR_LIT>", ",", "[", "(", "store", "f64", ":", "$", "XT", "," ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

5,220

[ "return", "false", ";" ]

[ "bool", "UnmangledFuncInfo", "::", "lookup", "(", "StringRef", "Name", ",", "ID", "&", "Id", ")", "{", "static", "const", "StringMap", "<", "unsigned", ">", "Map", "=", "buildNameMap", "(", ")", ";", "auto", "Loc", "=", "Map", ".", "find", "(", "Name", ")", ";", "if", "(", "Loc", "!=", "Map", ".", "end", "(", ")", ")", "{", "Id", "=", "toFuncId", "(", "Loc", "->", "second", ")", ";", "return", "true", ";", "}", "Id", "=", "AMDGPULibFunc", "::", "EI_NONE", ";" ]

GCC

sparc

MD

next_suggestion

CPU

5,221

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

i386

MD

next_suggestion

CPU

5,222

[ "ix86_expand_vector_extract", "(", "false", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

5,223

[ "}" ]

[ "case", "ISD", "::", "FP16_TO_FP", ":", "{", "assert", "(", "!", "Subtarget", "->", "has16BitInsts", "(", ")", "&&", "<STR_LIT>", "should only see if f16 is illegal", "<STR_LIT>", ")", ";", "SDLoc", "SL", "(", "N", ")", ";", "SDValue", "Src", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "SrcVT", "=", "Src", ".", "getValueType", "(", ")", ";", "SDValue", "IntFAbs", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "SL", ",", "SrcVT", ",", "Src", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "SL", ",", "SrcVT", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "FP16_TO_FP", ",", "SL", ",", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "IntFAbs", ")", ";", "}", "default", ":", "return", "SDValue", "(", ")", ";", "}" ]

LLVM

BPF

CPP

next_suggestion

Virtual ISA

5,224

[ "const", "GlobalValue", "*", "GVal", "=", "MO", ".", "getGlobal", "(", ")", ";" ]

[ "MachineInstr", "*", "ToErase", "=", "nullptr", ";", "bool", "Changed", "=", "false", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "*", "MF", ")", "{", "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "if", "(", "ToErase", ")", "{", "ToErase", "->", "eraseFromParent", "(", ")", ";", "ToErase", "=", "nullptr", ";", "}", "if", "(", "!", "isLoadInst", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "if", "(", "SkipInsts", ".", "find", "(", "&", "MI", ")", "!=", "SkipInsts", ".", "end", "(", ")", ")", "continue", ";", "if", "(", "!", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "||", "!", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", ")", "continue", ";", "if", "(", "!", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "||", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "continue", ";", "Register", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MachineInstr", "*", "DefInst", "=", "MRI", "->", "getUniqueVRegDef", "(", "SrcReg", ")", ";", "if", "(", "!", "DefInst", ")", "continue", ";", "if", "(", "DefInst", "->", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "continue", ";", "const", "MachineOperand", "&", "MO", "=", "DefInst", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "MO", ".", "isGlobal", "(", ")", ")", "continue", ";" ]

GCC

avr

CPP

program_repair

MPU

5,225

[ "<FIXS>", "insn", "=", "emit_move_insn", "(", "my_fp", ",", "plus_constant", "(", "GET_MODE", "(", "my_fp", ")", ",", "my_fp", ",", "-", "size", ")", ")", ";", "<FIXE>" ]

[ "gen_rtx_SET", "(", "VOIDmode", ",", "fp", ",", "stack_pointer_rtx", ")", ")", ";", "}", "<BUGS>", "insn", "=", "emit_move_insn", "(", "my_fp", ",", "plus_constant", "(", "Pmode", ",", "my_fp", ",", "-", "size", ")", ")", ";", "<BUGE>", "if", "(", "frame_pointer_needed", ")", "{", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";" ]

LLVM

MSP430

CPP

stmt_completion

MPU

5,226

[ "<NUM_LIT>", ")", "{" ]

[ "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "MSP430MachineFunctionInfo", "*", "FuncInfo", "=", "MF", ".", "getInfo", "<", "MSP430MachineFunctionInfo", ">", "(", ")", ";", "int", "ReturnAddrIndex", "=", "FuncInfo", "->", "getRAIndex", "(", ")", ";", "if", "(", "ReturnAddrIndex", "==" ]

GCC

v850

MD

next_suggestion

MPU

5,227

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]

[ "[", "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "ashift", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

spu

MD

next_suggestion

MPU

5,228

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "unspec", ":", "V8HI", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FSMH", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

GCC

mcore

CPP

stmt_completion

MPU

5,229

[ "<NUM_LIT>", ";" ]

[ "else", "{", "mask", "=", "<NUM_LIT>", "<<", "posn", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_IOR", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "mask", ")", ")", ")", ")", ";", "}", "return", "<NUM_LIT>", ";", "}", "if", "(", "!", "TARGET_W_FIELD", ")", "return", "<NUM_LIT>", ";", "if", "(", "width", "==", "<NUM_LIT>", "&&", "posn", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "width", "==", "<NUM_LIT>", "&&", "posn", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "(", "(", "<NUM_LIT>", "<<", "width", ")", "-", "<NUM_LIT>", ")", ")", "{", "mreg", "=", "force_reg", "(", "SImode", ",", "GEN_INT", "(", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "<<", "posn", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_IOR", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "mreg", ")", ")", ")", ";", "return", "<NUM_LIT>", ";", "}", "mreg", "=", "force_reg", "(", "SImode", ",", "GEN_INT", "(", "~", "(", "(", "(", "<NUM_LIT>", "<<", "width", ")", "-", "<NUM_LIT>", ")", "<<", "posn", ")", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_AND", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "mreg", ")", ")", ")", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "sreg", "=", "copy_to_mode_reg", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "width", "+", "posn", "!=", "(", "int", ")", "GET_MODE_SIZE", "(", "SImode", ")", ")", "{", "ereg", "=", "force_reg", "(", "SImode", ",", "GEN_INT", "(", "(", "<NUM_LIT>", "<<", "width", ")", "-", "<NUM_LIT>", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "sreg", ",", "gen_rtx_AND", "(", "SImode", ",", "sreg", ",", "ereg", ")", ")", ")", ";", "}", "if", "(", "posn", "!=", "<NUM_LIT>", ")", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "sreg", ",", "gen_rtx_ASHIFT", "(", "SImode", ",", "sreg", ",", "GEN_INT", "(", "posn", ")", ")", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "gen_rtx_IOR", "(", "SImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "sreg", ")", ")", ")", ";", "return" ]

LLVM

Hexagon

TD

program_repair

DSP

5,230

[ "<FIXS>", "class", "T_StoreAbsGP_NV", "string", "mnemonic", ",", "Operand", "ImmOp", ",", "bits", "<NUM_LIT>", ">", "MajOp", ">", ":", "NVInst_V4", "(", "outs", ")", ",", "(", "ins", "ImmOp", ":", "$", "addr", ",", "IntRegs", ":", "$", "src", ")", ",", "mnemonic", "#", "<STR_LIT>", ",", "<FIXE>" ]

[ "let", "hasSideEffects", "=", "<NUM_LIT>", ",", "isPredicable", "=", "<NUM_LIT>", ",", "mayStore", "=", "<NUM_LIT>", ",", "isNVStore", "=", "<NUM_LIT>", ",", "isNewValue", "=", "<NUM_LIT>", ",", "opNewValue", "=", "<NUM_LIT>", "in", "<BUGS>", "class", "T_StoreAbsGP_NV", "string", "mnemonic", ",", "Operand", "ImmOp", ",", "bits", "<NUM_LIT>", ">", "MajOp", ",", "bit", "isAbs", ">", ":", "NVInst_V4", "(", "outs", ")", ",", "(", "ins", "u32Imm", ":", "$", "addr", ",", "IntRegs", ":", "$", "src", ")", ",", "mnemonic", "#", "!", "if", "(", "isAbs", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", "#", "<STR_LIT>", ",", "<BUGE>", "[", "]", ",", "<STR_LIT>", ",", "V2LDST_tc_st_SLOT0", ">", "{", "bits", "<NUM_LIT>", ">", "addr", ";", "bits", "<NUM_LIT>", ">", "src", ";" ]

LLVM

X86

CPP

program_repair

CPU

5,231

[ "<FIXS>", "if", "(", "(", "(", "nextByte", "==", "<NUM_LIT>", ")", "||", "(", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "||", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", ")", "{", "<FIXE>", "<FIXS>", "if", "(", "byte", "==", "<NUM_LIT>", "&&", "(", "nextByte", "==", "<NUM_LIT>", "||", "nextByte", "==", "<NUM_LIT>", "||", "nextByte", "==", "<NUM_LIT>", "||", "nextByte", "==", "<NUM_LIT>", ")", ")", "{", "<FIXE>", "<FIXS>", "if", "(", "nextByte", "!=", "<NUM_LIT>", ")", "break", ";", "}", "if", "(", "isREX", "(", "insn", ",", "nextByte", ")", ")", "{", "uint8_t", "nnextByte", ";", "if", "(", "consumeByte", "(", "insn", ",", "&", "nnextByte", ")", ")", "<FIXE>", "<FIXS>", "if", "(", "lookAtByte", "(", "insn", ",", "&", "nnextByte", ")", ")", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "setPrefixPresent", "(", "insn", ",", "byte", ")", ";", "<FIXE>" ]

[ "*", "-", "it", "is", "followed", "by", "an", "xchg", "instruction", "*", "then", "it", "should", "be", "disassembled", "as", "a", "xacquire", "/", "xrelease", "not", "repne", "/", "rep", ".*", "/", "<BUGS>", "if", "(", "(", "byte", "==", "<NUM_LIT>", "||", "byte", "==", "<NUM_LIT>", ")", "&&", "(", "(", "nextByte", "==", "<NUM_LIT>", ")", "||", "(", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "||", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", ")", "<BUGE>", "insn", "->", "xAcquireRelease", "=", "true", ";", "<BUGS>", "if", "(", "byte", "==", "<NUM_LIT>", "&&", "(", "nextByte", "==", "<NUM_LIT>", "||", "nextByte", "==", "<NUM_LIT>", "||", "nextByte", "==", "<NUM_LIT>", "||", "nextByte", "==", "<NUM_LIT>", ")", ")", "<BUGE>", "insn", "->", "xAcquireRelease", "=", "true", ";", "<BUGS>", "if", "(", "insn", "->", "mode", "==", "MODE_64BIT", "&&", "(", "nextByte", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "if", "(", "consumeByte", "(", "insn", ",", "&", "nextByte", ")", ")", "<BUGE>", "return", "-", "<NUM_LIT>", ";", "<BUGS>", "if", "(", "lookAtByte", "(", "insn", ",", "&", "nextByte", ")", ")", "<BUGE>", "return", "-", "<NUM_LIT>", ";", "unconsumeByte", "(", "insn", ")", ";", "}", "<BUGS>", "if", "(", "nextByte", "!=", "<NUM_LIT>", "&&", "nextByte", "!=", "<NUM_LIT>", ")", "break", ";", "<BUGE>", "}", "switch", "(", "byte", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "<BUGS>", "if", "(", "prefixGroups", "[", "<NUM_LIT>", "]", ")", "dbgprintf", "(", "insn", ",", "<STR_LIT>", "Redundant Group 1 prefix", "<STR_LIT>", ")", ";", "prefixGroups", "[", "<NUM_LIT>", "]", "=", "true", ";", "setPrefixPresent", "(", "insn", ",", "byte", ",", "prefixLocation", ")", ";", "<BUGE>", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":" ]

LLVM

AArch64

CPP

code_generation

CPU

5,232

[ "SDValue", "AArch64TargetLowering", "::", "PerformDAGCombine", "(", "SDNode", "*", "N", ",", "DAGCombinerInfo", "&", "DCI", ")", "const", "{", "SelectionDAG", "&", "DAG", "=", "DCI", ".", "DAG", ";", "switch", "(", "N", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "return", "performAddSubLongCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "AND", ":", "return", "performAndCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "XOR", ":", "return", "performXorCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "MUL", ":", "return", "performMulCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SHL", ":", "return", "performShlCombine", "(", "N", ",", "DAG", ",", "DCI", ")", ";", "case", "ISD", "::", "SINT_TO_FP", ":", "case", "ISD", "::", "UINT_TO_FP", ":", "return", "performIntToFpCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FP_TO_SINT", ":", "case", "ISD", "::", "FP_TO_UINT", ":", "return", "performFpToIntCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FDIV", ":", "return", "performFDivCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "OR", ":", "return", "performORCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SRL", ":", "return", "performSRLCombine", "(", "N", ",", "DCI", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "performIntrinsicCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "ANY_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "case", "ISD", "::", "SIGN_EXTEND", ":", "return", "performExtendCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "BITCAST", ":", "return", "performBitcastCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "CONCAT_VECTORS", ":", "return", "performConcatVectorsCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "ISD", "::", "SELECT", ":", "{", "SDValue", "RV", "=", "performSelectCombine", "(", "N", ",", "DCI", ")", ";", "if", "(", "!", "RV", ".", "getNode", "(", ")", ")", "RV", "=", "performAcrossLaneMinMaxReductionCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "return", "RV", ";", "}", "case", "ISD", "::", "VSELECT", ":", "return", "performVSelectCombine", "(", "N", ",", "DCI", ".", "DAG", ")", ";", "case", "ISD", "::", "LOAD", ":", "if", "(", "performTBISimplification", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "DCI", ",", "DAG", ")", ")", "return", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ";", "break", ";", "case", "ISD", "::", "STORE", ":", "return", "performSTORECombine", "(", "N", ",", "DCI", ",", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performBRCONDCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performTBZCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performCONDCombine", "(", "N", ",", "DCI", ",", "DAG", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performPostLD1Combine", "(", "N", ",", "DCI", ",", "false", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performNVCASTCombine", "(", "N", ")", ";", "case", "ISD", "::", "INSERT_VECTOR_ELT", ":", "{", "SDValue", "Res", "=", "performInsertElementCombine", "(", "N", ",", "DCI", ")", ";", "if", "(", "Res", "==", "SDValue", "(", ")", ")", "Res", "=", "performPostLD1Combine", "(", "N", ",", "DCI", ",", "true", ")", ";", "return", "Res", ";", "}", "case", "ISD", "::", "EXTRACT_VECTOR_ELT", ":", "return", "performAcrossLaneAddReductionCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "switch", "(", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ")", "{", "case", "Intrinsic", "::", "aarch64_neon_ld2", ":", "case", "Intrinsic", "::", "aarch64_neon_ld3", ":", "case", "Intrinsic", "::", "aarch64_neon_ld4", ":", "case", "Intrinsic", "::", "aarch64_neon_ld1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_ld1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_ld1x4", ":", "case", "Intrinsic", "::", "aarch64_neon_ld2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_ld3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_ld4lane", ":", "case", "Intrinsic", "::", "aarch64_neon_ld2r", ":", "case", "Intrinsic", "::", "aarch64_neon_ld3r", ":", "case", "Intrinsic", "::", "aarch64_neon_ld4r", ":", "case", "Intrinsic", "::", "aarch64_neon_st2", ":", "case", "Intrinsic", "::", "aarch64_neon_st3", ":", "case", "Intrinsic", "::", "aarch64_neon_st4", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x4", ":", "case", "Intrinsic", "::", "aarch64_neon_st2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st4lane", ":", "return", "performNEONPostLDSTCombine", "(", "N", ",", "DCI", ",", "DAG", ")", ";", "case", "Intrinsic", "::", "aarch64_sve_ldnt1", ":", "return", "performLDNT1Combine", "(", "N", ",", "DAG", ")", ";", "case", "Intrinsic", "::", "aarch64_sve_stnt1", ":", "return", "performSTNT1Combine", "(", "N", ",", "DAG", ")", ";", "case", "Intrinsic", "::", "aarch64_sve_rdffr", ":", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "MVT", "::", "Other", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N", ")", ",", "Tys", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "case", "Intrinsic", "::", "aarch64_sve_setffr", ":", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N", ")", ",", "Tys", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "case", "Intrinsic", "::", "aarch64_sve_wrffr", ":", "{", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N", ")", ",", "Tys", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "default", ":", "break", ";", "}", "break", ";", "case", "ISD", "::", "MGATHER", ":", "return", "performMGATHERCombine", "(", "cast", "<", "MaskedGatherSDNode", ">", "(", "N", ")", ",", "DCI", ")", ";", "case", "ISD", "::", "MSCATTER", ":", "return", "performMSCATTERCombine", "(", "cast", "<", "MaskedScatterSDNode", ">", "(", "N", ")", ",", "DCI", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}" ]

[ "This", "method", "will", "be", "invoked", "for", "all", "target", "nodes", "and", "for", "any", "target-independent", "nodes", "that", "the", "target", "has", "registered", "with", "invoke", "it", "for", "." ]

LLVM

ARM64

CPP

stmt_completion

CPU

5,233

[ ")", "const", "{" ]

[ "bool", "isCyclone", "(" ]

LLVM

Mips

TD

next_suggestion

CPU

5,234

[ "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "ROWD", ":", "$", "wd", ",", "(", "VT", "(", "OpNode", "ROS", ":", "$", "rs", ")", ")", ")", "]", ";" ]

[ "dag", "InOperandList", "=", "(", "ins", "ROS", ":", "$", "rs", ")", ";", "string", "AsmString", "=", "!", "strconcat", "(", "instr_asm", ",", "<STR_LIT>", ")", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

5,235

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", ";" ]

[ "class", "SIMDDup64FromElement", ":", "SIMDDupFromElement", "<", "<NUM_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v2i64", ",", "v2i64", ",", "V128", ",", "VectorIndexD", ",", "AArch64duplane64", ">", "{", "bits", "<", "<NUM_LIT>", ">", "idx", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

5,236

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "J4_cmpgtui_tp1_jump_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_14d27a", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

MD

next_suggestion

CPU

5,237

[ "(", "V2DF", "<STR_LIT>", ")" ]

[ "(", "V4SI", "<STR_LIT>", ")", "(", "V4SF", "<STR_LIT>", ")", "(", "V2DI", "<STR_LIT>", ")" ]

GCC

arm

CPP

stmt_completion

CPU

5,238

[ "_", "p", ")", ";" ]

[ "return", "_", "_", "builtin_mve_vbicq_m_sv8hi", "(", "_", "_", "inactive", ",", "_", "_", "a", ",", "_", "_", "b", ",", "_" ]

GCC

rs6000

MD

program_repair

CPU

5,239

[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "VS_scalar", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "VSX_D", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "[", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<FIXE>" ]

[ "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "VS_scalar", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "vec_select", ":", "VS_scalar", ">", "<BUGS>", "(", "match_operand", ":", "VSX_D", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "<BUGS>", "[", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "{", "int", "op0_regno", "=", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")" ]

LLVM

AArch64

TD

stmt_completion

CPU

5,240

[ ";" ]

[ "def", "neon_uimm8", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "(", "void", ")", "Imm", ";", "return", "true", ";", "}", "]", ">", "{", "let", "ParserMatchClass", "=", "neon_uimm8_asmoperand", ";", "let", "PrintMethod", "=", "<STR_LIT>" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

5,241

[ "AM", "=", "ISD", "::", "POST_INC", ";" ]

[ "LSBaseSDNode", "*", "LSN", "=", "dyn_cast", "<", "LSBaseSDNode", ">", "(", "N", ")", ";", "if", "(", "!", "LSN", ")", "return", "false", ";", "EVT", "VT", "=", "LSN", "->", "getMemoryVT", "(", ")", ";", "if", "(", "!", "VT", ".", "isSimple", "(", ")", ")", "return", "false", ";", "bool", "IsLegalType", "=", "VT", "==", "MVT", "::", "i8", "||", "VT", "==", "MVT", "::", "i16", "||", "VT", "==", "MVT", "::", "i32", "||", "VT", "==", "MVT", "::", "i64", "||", "VT", "==", "MVT", "::", "f32", "||", "VT", "==", "MVT", "::", "f64", "||", "VT", "==", "MVT", "::", "v2i16", "||", "VT", "==", "MVT", "::", "v2i32", "||", "VT", "==", "MVT", "::", "v4i8", "||", "VT", "==", "MVT", "::", "v4i16", "||", "VT", "==", "MVT", "::", "v8i8", "||", "Subtarget", ".", "isHVXVectorType", "(", "VT", ".", "getSimpleVT", "(", ")", ")", ";", "if", "(", "!", "IsLegalType", ")", "return", "false", ";", "if", "(", "Op", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "return", "false", ";", "Base", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "Offset", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isa", "<", "ConstantSDNode", ">", "(", "Offset", ".", "getNode", "(", ")", ")", ")", "return", "false", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

5,242

[ ")", ";" ]

[ "bool", "X86DAGToDAGISel", "::", "matchBitExtract", "(", "SDNode", "*", "Node", ")", "{", "assert", "(", "(", "Node", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", "||", "Node", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SRL", ")", "&&", "<STR_LIT>", "Should be either an and-mask, or right-shift after clearing high bits.", "<STR_LIT>", ")", ";", "if", "(", "!", "Subtarget", "->", "hasBMI", "(", ")", "&&", "!", "Subtarget", "->", "hasBMI2", "(", ")", ")", "return", "false", ";", "MVT", "NVT", "=", "Node", "->", "getSimpleValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "NVT", "!=", "MVT", "::", "i32", "&&", "NVT", "!=", "MVT", "::", "i64", ")", "return", "false", ";", "unsigned", "Size", "=", "NVT", ".", "getSizeInBits", "(", ")", ";", "SDValue", "NBits", ";", "const", "bool", "CanHaveExtraUses", "=", "Subtarget", "->", "hasBMI2", "(", ")", ";", "auto", "checkUses", "=", "[", "CanHaveExtraUses", "]", "(", "SDValue", "Op", ",", "unsigned", "NUses", ")", "{", "return", "CanHaveExtraUses", "||", "Op", ".", "getNode", "(", ")", "->", "hasNUsesOfValue", "(", "NUses", ",", "Op", ".", "getResNo", "(", ")", ")", ";", "}", ";", "auto", "checkOneUse", "=", "[", "checkUses", "]", "(", "SDValue", "Op", ")", "{", "return", "checkUses", "(", "Op", ",", "<NUM_LIT>", ")", ";", "}", ";", "auto", "checkTwoUse", "=", "[", "checkUses", "]", "(", "SDValue", "Op", ")", "{", "return", "checkUses", "(", "Op", ",", "<NUM_LIT>", ")", ";", "}", ";", "auto", "matchPatternA", "=", "[", "&", "checkOneUse", ",", "&", "NBits", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "if", "(", "Mask", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", "||", "!", "checkOneUse", "(", "Mask", ")", ")", "return", "false", ";", "if", "(", "!", "isAllOnesConstant", "(", "Mask", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "SDValue", "M0", "=", "Mask", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "M0", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "||", "!", "checkOneUse", "(", "M0", ")", ")", "return", "false", ";", "if", "(", "!", "isOneConstant", "(", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "NBits", "=", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchPatternB", "=", "[", "&", "checkOneUse", ",", "&", "NBits", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "if", "(", "!", "isBitwiseNot", "(", "Mask", ")", "||", "!", "checkOneUse", "(", "Mask", ")", ")", "return", "false", ";", "SDValue", "M0", "=", "Mask", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "M0", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "||", "!", "checkOneUse", "(", "M0", ")", ")", "return", "false", ";", "if", "(", "!", "isAllOnesConstant", "(", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "NBits", "=", "M0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchShiftAmt", "=", "[", "checkOneUse", ",", "Size", ",", "&", "NBits", "]", "(", "SDValue", "ShiftAmt", ")", "{", "if", "(", "ShiftAmt", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", ")", "{", "ShiftAmt", "=", "ShiftAmt", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "checkOneUse", "(", "ShiftAmt", ")", ")", "return", "false", ";", "}", "if", "(", "ShiftAmt", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SUB", ")", "return", "false", ";", "auto", "V0", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ShiftAmt", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "V0", "||", "V0", "->", "getZExtValue", "(", ")", "!=", "Size", ")", "return", "false", ";", "NBits", "=", "ShiftAmt", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchPatternC", "=", "[", "&", "checkOneUse", ",", "matchShiftAmt", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "if", "(", "Mask", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", "||", "!", "checkOneUse", "(", "Mask", ")", ")", "return", "false", ";", "if", "(", "!", "isAllOnesConstant", "(", "Mask", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "false", ";", "SDValue", "M1", "=", "Mask", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "checkOneUse", "(", "M1", ")", ")", "return", "false", ";", "return", "matchShiftAmt", "(", "M1", ")", ";", "}", ";", "SDValue", "X", ";", "auto", "matchPatternD", "=", "[", "&", "checkOneUse", ",", "&", "checkTwoUse", ",", "matchShiftAmt", ",", "&", "X", "]", "(", "SDNode", "*", "Node", ")", "->", "bool", "{", "if", "(", "Node", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", ")", "return", "false", ";", "SDValue", "N0", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N0", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", "||", "!", "checkOneUse", "(", "N0", ")", ")", "return", "false", ";", "SDValue", "N1", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "N01", "=", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N1", "!=", "N01", "||", "!", "checkTwoUse", "(", "N1", ")", ")", "return", "false", ";", "if", "(", "!", "matchShiftAmt", "(", "N1", ")", ")", "return", "false", ";", "X", "=", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", ";", "auto", "matchLowBitMask", "=", "[", "&", "matchPatternA", ",", "&", "matchPatternB", ",", "&", "matchPatternC", "]", "(", "SDValue", "Mask", ")", "->", "bool", "{", "return", "matchPatternA", "(", "Mask", ")", "||", "matchPatternB", "(", "Mask", ")", "||", "matchPatternC", "(", "Mask", ")", ";", "}", ";", "if", "(", "Node", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", ")", "{", "X", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Mask", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "matchLowBitMask", "(", "Mask", ")", ")", "{", "}", "else", "{", "std", "::", "swap", "(", "X", ",", "Mask" ]

LLVM

PowerPC

TD

next_suggestion

CPU

5,243

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "FRA", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "FRB", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "xo", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

arm

MD

stmt_completion

CPU

5,244

[ "<STR_LIT>", ")" ]

[ "(", "define_reservation", "<STR_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

5,245

[ "<NUM_LIT>", ";" ]

[ "if", "(", "CostKind", "!=", "TTI", "::", "TCK_RecipThroughput", ")", "return", "Opcode", "==", "Instruction", "::", "PHI", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return" ]

GCC

alpha

MD

stmt_completion

MPU

5,246

[ ")", ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

TGSI

CPP

stmt_completion

Virtual ISA

5,247

[ "t", ";" ]

[ "NodeT", "*", "t", "=", "Src", "[", "i", "]", ";", "Src", "[", "i", "]", "=", "Src", "[", "sz", "-", "i", "-", "<NUM_LIT>", "]", ";", "Src", "[", "sz", "-", "i", "-", "<NUM_LIT>", "]", "=" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

5,248

[ "if", "(", "MI", ".", "findRegisterUseOperandIdx", "(", "AMDGPU", "::", "SCC", ")", "!=", "-", "<NUM_LIT>", ")", "Worklist", ".", "insert", "(", "&", "MI", ")", ";" ]

[ "for", "(", "MachineInstr", "&", "MI", ":", "llvm", "::", "make_range", "(", "MachineBasicBlock", "::", "iterator", "(", "SCCDefInst", ")", ",", "SCCDefInst", ".", "getParent", "(", ")", "->", "end", "(", ")", ")", ")", "{", "if", "(", "MI", ".", "findRegisterDefOperandIdx", "(", "AMDGPU", "::", "SCC", ")", "!=", "-", "<NUM_LIT>", ")", "return", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

5,249

[ "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "v16f32", ",", "V1", ")", ";" ]

[ "assert", "(", "V1", ".", "getSimpleValueType", "(", ")", "==", "MVT", "::", "v16f32", "&&", "<STR_LIT>", "Bad operand type!", "<STR_LIT>", ")", ";", "assert", "(", "V2", ".", "getSimpleValueType", "(", ")", "==", "MVT", "::", "v16f32", "&&", "<STR_LIT>", "Bad operand type!", "<STR_LIT>", ")", ";", "assert", "(", "Mask", ".", "size", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected mask size for v16 shuffle!", "<STR_LIT>", ")", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "RepeatedMask", ";", "if", "(", "is128BitLaneRepeatedShuffleMask", "(", "MVT", "::", "v16f32", ",", "Mask", ",", "RepeatedMask", ")", ")", "{", "assert", "(", "RepeatedMask", ".", "size", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected repeated mask size!", "<STR_LIT>", ")", ";", "if", "(", "isShuffleEquivalent", "(", "V1", ",", "V2", ",", "RepeatedMask", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "v16f32", ",", "V1", ")", ";", "if", "(", "isShuffleEquivalent", "(", "V1", ",", "V2", ",", "RepeatedMask", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", "return", "DAG", ".", "getNode", "(" ]

LLVM

Mips

CPP

next_suggestion

CPU

5,250

[ "}" ]

[ "if", "(", "MO", ".", "isImm", "(", ")", ")", "return", "MO", ".", "getImm", "(", ")", ">>", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

TD

stmt_completion

GPU

5,251

[ ",", "<STR_LIT>", ",", "pattern", ">", ";" ]

[ "class", "SOP2_32", "<", "string", "opName", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SOP2_Pseudo", "<", "opName", ",", "(", "outs", "SReg_32", ":", "$", "sdst", ")", ",", "(", "ins", "SSrc_b32", ":", "$", "src0", ",", "SSrc_b32", ":", "$", "src1", ")" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,252

[ "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";" ]

[ "return", "parsePKHImm", "(", "O", ",", "<STR_LIT>", "lsl", "<STR_LIT>", "," ]

LLVM

Hexagon

TD

next_suggestion

DSP

5,253

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "F2_conv_sf2d", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_3a867367", ",", "TypeS_2op", ">", ",", "Enc_3a3d62", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

c4x

MD

next_suggestion

DSP

5,254

[ "<STR_LIT>" ]

[ "(", "unspec", ":", "HF", "[", "(", "match_operand", ":", "HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_RND", ")", ")", "(", "clobber", "(", "reg", ":", "CC_NOOV", "<NUM_LIT>", ")", ")", "]" ]

LLVM

ARM

CPP

next_suggestion

CPU

5,255

[ "if", "(", "Elem", ">=", "<NUM_LIT>", ")", "Elem", "=", "(", "Elem", ">>", "<NUM_LIT>", ")", "|", "<NUM_LIT>", ";" ]

[ "assert", "(", "N", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid number of operands!", "<STR_LIT>", ")", ";", "const", "MCConstantExpr", "*", "CE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "assert", "(", "(", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMOVv4i16", "||", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMOVv8i16", "||", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMVNv4i16", "||", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "VMVNv8i16", ")", "&&", "<STR_LIT>", "All instructions that want to replicate non-zero half-word ", "<STR_LIT>", "<STR_LIT>", "always must be replaced with V{MOV,MVN}v{4,8}i16.", "<STR_LIT>", ")", ";", "uint64_t", "Value", "=", "CE", "->", "getValue", "(", ")", ";", "unsigned", "Elem", "=", "Value", "&", "<NUM_LIT>", ";" ]

GCC

s390

CPP

stmt_completion

MPU

5,256

[ "insn", ")", ",", "reg", ")", ";" ]

[ "rtx", "reg", ",", "or", "ig_ra", ";", "if", "(", "!", "s390_tpf_eh_return_symbol", ")", "{", "s390_tpf_eh_return_symbol", "=", "gen_rtx_SYMBOL_REF", "(", "Pmode", ",", "<STR_LIT>", "__tpf_eh_return", "<STR_LIT>", ")", ";", "SYMBOL_REF_FLAGS", "(", "s390_tpf_eh_return_symbol", ")", "|=", "SYMBOL_FLAG_FUNCTION", ";", "}", "reg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "or", "ig_ra", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "reg", ",", "target", ")", ";", "emit_move_insn", "(", "or", "ig_ra", ",", "get_hard_reg_initial_val", "(", "Pmode", ",", "RETURN_REGNUM", ")", ")", ";", "insn", "=", "s390_emit_call", "(", "s390_tpf_eh_return_symbol", ",", "NULL_RTX", ",", "reg", ",", "gen_rtx_REG", "(", "Pmode", ",", "RETURN_REGNUM", ")", ")", ";", "use_reg", "(", "&", "CALL_INSN_FUNCTION_USAGE", "(" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

5,257

[ "delete", "Resources", ";" ]

[ "if", "(", "Resources", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,258

[ ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

5,259

[ "let", "Switches", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "switches", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", "=", "?", ";", "let", "Dest", "=", "dst", ";", "let", "SrcA", "=", "src", ";" ]

GCC

rs6000

CPP

code_generation

CPU

5,260

[ "static", "int", "rs6000_loop_align_max_skip", "(", "rtx_insn", "*", "label", ")", "{", "return", "(", "<NUM_LIT>", "<<", "rs6000_loop_align", "(", "label", ")", ")", "-", "<NUM_LIT>", ";", "}" ]

[ "Implement", "TARGET_LOOP_ALIGN_MAX_SKIP", "." ]

LLVM

AArch64

CPP

stmt_completion

CPU

5,261

[ "FPRArgRegs", ")", ";" ]

[ "unsigned", "FirstVariadicGPR", "=", "CCInfo", ".", "getFirstUnallocated", "(", "GPRArgRegs", ")", ";", "unsigned", "GPRSaveSize", "=", "<NUM_LIT>", "*", "(", "NumGPRArgRegs", "-", "FirstVariadicGPR", ")", ";", "int", "GPRIdx", "=", "<NUM_LIT>", ";", "if", "(", "GPRSaveSize", "!=", "<NUM_LIT>", ")", "{", "GPRIdx", "=", "MFI", "->", "CreateStackObject", "(", "GPRSaveSize", ",", "<NUM_LIT>", ",", "false", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "GPRIdx", ",", "PtrVT", ")", ";", "for", "(", "unsigned", "i", "=", "FirstVariadicGPR", ";", "i", "<", "NumGPRArgRegs", ";", "++", "i", ")", "{", "unsigned", "VReg", "=", "MF", ".", "addLiveIn", "(", "GPRArgRegs", "[", "i", "]", ",", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "SDValue", "Val", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "VReg", ",", "MVT", "::", "i64", ")", ";", "SDValue", "Store", "=", "DAG", ".", "getStore", "(", "Val", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "DL", ",", "Val", ",", "FIN", ",", "MachinePointerInfo", "::", "getStack", "(", "DAG", ".", "getMachineFunction", "(", ")", ",", "i", "*", "<NUM_LIT>", ")", ")", ";", "MemOps", ".", "push_back", "(", "Store", ")", ";", "FIN", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FIN", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "PtrVT", ")", ")", ";", "}", "}", "FuncInfo", "->", "setVarArgsGPRIndex", "(", "GPRIdx", ")", ";", "FuncInfo", "->", "setVarArgsGPRSize", "(", "GPRSaveSize", ")", ";", "if", "(", "Subtarget", "->", "hasFPARMv8", "(", ")", ")", "{", "static", "const", "MCPhysReg", "FPRArgRegs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "static", "const", "unsigned", "NumFPRArgRegs", "=", "array_lengthof", "(" ]

GCC

rx

MD

next_suggestion

CPU

5,262

[ ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "ior", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")" ]

GCC

xtensa

CPP

stmt_completion

MPU

5,263

[ "<NUM_LIT>", ",", "VOIDmode", ",", "<NUM_LIT>", ")", ";" ]

[ "emit_library_call", "(", "gen_rtx_SYMBOL_REF", "(", "Pmode", ",", "<STR_LIT>", "__xtensa_libgcc_window_spill", "<STR_LIT>", ")", "," ]

GCC

bfin

CPP

next_suggestion

DSP

5,264

[ "break", ";" ]

[ "if", "(", "bfin_valid_reg_p", "(", "REGNO", "(", "x", ")", ",", "strict", ",", "mode", ",", "MEM", ")", ")", "return", "true", ";", "break", ";", "case", "PLUS", ":", "if", "(", "REG_P", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ",", "mode", ",", "PLUS", ")", "&&", "(", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "UNSPEC", "&&", "mode", "==", "SImode", ")", "||", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "bfin_valid_add", "(", "mode", ",", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", ")", ")", ")", "return", "true", ";", "break", ";", "case", "POST_INC", ":", "case", "POST_DEC", ":", "if", "(", "LEGITIMATE_MODE_FOR_AUTOINC_P", "(", "mode", ")", "&&", "REG_P", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ",", "mode", ",", "POST_INC", ")", ")", "return", "true", ";" ]

LLVM

R600

CPP

next_suggestion

GPU

5,265

[ "SDValue", "Cond", "=", "DAG", ".", "getSetCC", "(", "SL", ",", "SetCCVT", ",", "Fabs", ",", "C2", ",", "ISD", "::", "SETOGT", ")", ";" ]

[ "SDValue", "Tmp2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FSUB", ",", "SL", ",", "MVT", "::", "f64", ",", "Tmp1", ",", "CopySign", ")", ";", "SDValue", "Fabs", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FABS", ",", "SL", ",", "MVT", "::", "f64", ",", "Src", ")", ";", "APFloat", "C2Val", "(", "APFloat", "::", "IEEEdouble", ",", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", ")", ";", "SDValue", "C2", "=", "DAG", ".", "getConstantFP", "(", "C2Val", ",", "MVT", "::", "f64", ")", ";", "EVT", "SetCCVT", "=", "getSetCCResultType", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "MVT", "::", "f64", ")", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

5,266

[ "<STR_LIT>", ")", ";" ]

[ "unsigned", "DestReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "STI", "->", "hasZeroCycleZeroing", "(", ")", ")", "{", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", "<=", "DestReg", "&&", "DestReg", "<=", "<STR_LIT>", "::", "<STR_LIT>", ")", "DestReg", "=", "<STR_LIT>", "::", "<STR_LIT>", "+", "(", "DestReg", "-", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "else", "if", "(", "<STR_LIT>", "::", "<STR_LIT>", "<=", "DestReg", "&&", "DestReg", "<=", "<STR_LIT>", "::", "<STR_LIT>", ")", "DestReg", "=", "<STR_LIT>", "::", "<STR_LIT>", "+", "(", "DestReg", "-", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "else", "{", "assert", "(", "<STR_LIT>", "::", "<STR_LIT>", "<=", "DestReg", "&&", "DestReg", "<=", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "DestReg", "=", "<STR_LIT>", "::", "<STR_LIT>", "+", "(", "DestReg", "-", "<STR_LIT>", "::" ]

LLVM

AArch64

CPP

stmt_completion

CPU

5,267

[ ")", "return", "MVT", "::", "INVALID_SIMPLE_VALUE_TYPE", ";" ]

[ "if", "(", "Operand", ".", "getValueType", "(", ")", "!=", "VecVT", ")", "continue", ";", "EVT", "OperandVT", "=", "tryGetOriginalBoolVectorType", "(", "Operand", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "if", "(", "!", "BaseVT", ".", "isSimple", "(", ")", ")", "BaseVT", "=", "OperandVT", ";", "else", "if", "(", "OperandVT", "!=", "BaseVT" ]

LLVM

ARM

TD

next_suggestion

CPU

5,268

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "T", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "validForTailPredication", "=", "<NUM_LIT>", ";", "let", "doubleWidthResult", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

code_generation

CPU

5,269

[ "bool", "FixupLEAPass", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "Func", ")", "{", "MF", "=", "&", "Func", ";", "const", "X86Subtarget", "&", "ST", "=", "Func", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "if", "(", "!", "ST", ".", "LEAusesAG", "(", ")", "&&", "!", "ST", ".", "slowLEA", "(", ")", ")", "return", "false", ";", "TII", "=", "ST", ".", "getInstrInfo", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Start X86FixupLEAs\\n", "<STR_LIT>", ";", ")", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "Func", ".", "begin", "(", ")", ",", "E", "=", "Func", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "processBasicBlock", "(", "Func", ",", "I", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "End X86FixupLEAs\\n", "<STR_LIT>", ";", ")", ";", "return", "true", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

GCC

i386

MD

next_suggestion

CPU

5,270

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "TI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "TI", "(", "match_operand", ":", "V2TI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,271

[ "Unknown LDR label operand?", "<STR_LIT>", ")", ";" ]

[ "O", "<<", "markup", "(", "<STR_LIT>", "<mem:", "<STR_LIT>", ")", "<<", "<STR_LIT>", "[pc, ", "<STR_LIT>", "<<", "markup", "(", "<STR_LIT>", "<imm:", "<STR_LIT>", ")", "<<", "<STR_LIT>", "#", "<STR_LIT>", "<<", "MO1", ".", "getImm", "(", ")", "<<", "markup", "(", "<STR_LIT>", ">]>", "<STR_LIT>", ",", "<STR_LIT>", "]", "<STR_LIT>", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>" ]

LLVM

X86

TD

stmt_completion

CPU

5,272

[ "=", "<NUM_LIT>", ";" ]

[ "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps" ]

LLVM

AArch64

CPP

stmt_completion

CPU

5,273

[ "createImm", "(", "Imm", ")", ")", ";" ]

[ "static", "DecodeStatus", "DecodeMRSSystemRegister", "(", "MCInst", "&", "Inst", ",", "unsigned", "Imm", ",", "uint64_t", "Address", ",", "const", "MCDisassembler", "*", "Decoder", ")", "{", "Inst", ".", "addOperand", "(", "MCOperand", "::" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,274

[ "{" ]

[ "if", "(", "ReduceLimit2Addr", "!=", "-", "<NUM_LIT>", "&&", "(", "(", "int", ")", "Num2Addrs", ">=", "ReduceLimit2Addr", ")", ")", "return", "false", ";", "const", "TargetInstrDesc", "&", "TID", "=", "MI", "->", "getDesc", "(", ")", ";", "unsigned", "Reg0", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Reg1", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Reg0", "!=", "Reg1", ")", "return", "false", ";", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg0", ")", ")", "return", "false", ";", "if", "(", "Entry", ".", "Imm2Limit", ")", "{", "unsigned", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "unsigned", "Limit", "=", "(", "<NUM_LIT>", "<<", "Entry", ".", "Imm2Limit", ")", "-", "<NUM_LIT>", ";", "if", "(", "Imm", ">", "Limit", ")", "return", "false", ";", "}", "else", "{", "unsigned", "Reg2", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "Entry", ".", "LowRegs2", "&&", "!", "isARMLowRegister", "(", "Reg2", ")", ")", "return", "false", ";", "}", "const", "TargetInstrDesc", "&", "NewTID", "=", "TII", "->", "get", "(", "Entry", ".", "NarrowOpc2", ")", ";", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "<STR_LIT>", "::", "<STR_LIT>", "Pred", "=", "getInstrPredicate", "(", "MI", ",", "PredReg", ")", ";", "bool", "SkipPred", "=", "false", ";", "if", "(", "Pred", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "!", "NewTID", ".", "isPredicable", "(", ")", ")", "return", "false", ";", "}", "else" ]

LLVM

BPF

CPP

next_suggestion

Virtual ISA

5,275

[ "}" ]

[ "assert", "(", "Size", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "size too big in emit constant", "<STR_LIT>", ")", ";", "for", "(", "int", "i", "=", "(", "Size", "-", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "i", "-=", "<NUM_LIT>", ")", "EmitByte", "(", "(", "Val", ">>", "i", ")", "&", "<NUM_LIT>", ",", "CurByte", ",", "OS", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

5,276

[ "return", "GetTLSADDR", "(", "DAG", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "GA", ",", "NULL", ",", "PtrVT", ",", "X86", "::", "RAX", ",", "TargetFlag", ",", "false", ",", "Opcode", ")", ";" ]

[ "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{", "return", "LowerToTLSExecCall", "(", "GA", ",", "DAG", ",", "PtrVT", ",", "model", ",", "true", ")", ";", "}", "if", "(", "NaClDontBreakABI", ")", "{" ]

LLVM

X86

TD

program_repair

CPU

5,277

[ "<FIXS>", "defm", ":", "SLMWriteResPair", "WriteFAdd", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAddX", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAddY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAdd64", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAdd64X", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAdd64Y", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmpX", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmpY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp64", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp64X", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp64Y", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCom", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMulX", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMulY", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul64", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul64X", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul64Y", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "<FIXE>" ]

[ "def", ":", "WriteRes", "WriteFMove", ",", "[", "SLM_FPC_RSV01", "]", ">", ";", "defm", ":", "X86WriteRes", "WriteEMMS", ",", "[", "SLM_FPC_RSV01", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ">", ";", "<BUGS>", "defm", ":", "SLMWriteResPair", "WriteFAdd", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFAddY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmp", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCmpY", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFCom", ",", "[", "SLM_FPC_RSV1", "]", ",", "<NUM_LIT>", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMul", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFMulY", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPMultiplier", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "<BUGE>", "defm", ":", "SLMWriteResPair", "WriteFDiv", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPDivider", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFDivX", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPDivider", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";", "defm", ":", "SLMWriteResPair", "WriteFDivY", ",", "[", "SLM_FPC_RSV0", ",", "SLMFPDivider", "]", ",", "<NUM_LIT>", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

5,278

[ ",", "<NUM_LIT>", ">", ";" ]

[ "def", "M2_mpyu_nac_ll_s0", ":", "T_M2_mpy_acc", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>" ]

GCC

i386

CPP

code_generation

CPU

5,279

[ "static", "bool", "extract_base_offset_in_addr", "(", "rtx", "mem", ",", "rtx", "*", "base", ",", "rtx", "*", "offset", ")", "{", "rtx", "addr", ";", "gcc_assert", "(", "MEM_P", "(", "mem", ")", ")", ";", "addr", "=", "XEXP", "(", "mem", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "addr", ")", "==", "CONST", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "if", "(", "REG_P", "(", "addr", ")", "||", "GET_CODE", "(", "addr", ")", "==", "SYMBOL_REF", ")", "{", "*", "base", "=", "addr", ";", "*", "offset", "=", "const0_rtx", ";", "return", "true", ";", "}", "if", "(", "GET_CODE", "(", "addr", ")", "==", "PLUS", "&&", "(", "REG_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "||", "GET_CODE", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "==", "SYMBOL_REF", ")", "&&", "CONST_INT_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ")", "{", "*", "base", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "*", "offset", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "return", "false", ";", "}" ]

[ "If", "MEM", "is", "in", "the", "form", "of", "``", "base+offset", "''", ",", "extract", "the", "two", "parts", "of", "address", "and", "set", "to", "BASE", "and", "OFFSET", ",", "otherwise", "return", "false", "after", "clearing", "BASE", "and", "OFFSET", "." ]

LLVM

ARM

CPP

stmt_completion

CPU

5,280

[ "&", "O", ")", "{" ]

[ "void", "ARMInstPrinter", "::", "printFBits32", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNum", ",", "raw_ostream" ]

GCC

s390

MD

next_suggestion

MPU

5,281

[ "<STR_LIT>" ]

[ "[", "(", "parallel", "[", "(", "set", "(", "match_operand", ":", "FPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "FPR", "(", "match_operand", ":", "FPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "FPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REGNUM", ")", ")", "]", ")", "]" ]

GCC

microblaze

CPP

code_generation

MPU

5,282

[ "rtx", "microblaze_return_addr", "(", "int", "count", ",", "rtx", "frame", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "count", "!=", "<NUM_LIT>", ")", "return", "NULL_RTX", ";", "return", "gen_rtx_PLUS", "(", "Pmode", ",", "get_hard_reg_initial_val", "(", "Pmode", ",", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ";", "}" ]

[ "Return", "an", "RTX", "indicating", "where", "the", "return", "address", "to", "the", "calling", "function", "can", "be", "found", "." ]

GCC

pdp10

CPP

next_suggestion

MPU

5,283

[ "}" ]

[ "int", "pdp10_stack_dynamic_offset", "(", ")", "{", "return", "<NUM_LIT>", ";" ]

GCC

ft32

MD

stmt_completion

MPU

5,284

[ ")", "]" ]

[ "(", "unspec", ":", "SI", "[", "(", "match_operand", ":", "BLK", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_STRLEN", ")" ]

LLVM

CellSPU

TD

stmt_completion

MPU

5,285

[ "(", "FCGTf32", "R32FP", ":", "$", "rA", ",", "R32FP", ":", "$", "rB", ")", ",", "<NUM_LIT>", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "setole", "R32FP", ":", "$", "rA", ",", "R32FP", ":", "$", "rB", ")", ",", "(", "XORIr32" ]

GCC

mips

MD

stmt_completion

CPU

5,286

[ ")", "]" ]

[ "(", "unspec", ":", "V8QI", "[", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_LOONGSON_BIADD", ")" ]

LLVM

SPIRV

CPP

stmt_completion

Virtual ISA

5,287

[ "::", "STK_Empty", ")", ";" ]

[ "return", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "::", "<STR_LIT>" ]

GCC

sh

CPP

stmt_completion

CPU

5,288

[ ":" ]

[ "int", "ext", "=", "kind", "&", "<NUM_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "int", "shift2", "=", "size", "-", "ext", ";", "if", "(", "!", "currently_expanding_to_rtl", "&&", "!", "reload_in_progress", "&&", "!", "reload_completed", ")", "{", "emit_insn", "(", "gen_shl_sext_ext", "(", "dest", ",", "source", ",", "left_rtx", ",", "size_rtx", ")", ")", ";", "emit_insn", "(", "gen_movsi", "(", "dest", ",", "source", ")", ")", ";", "break", ";", "}", "if", "(", "dest", "!=", "source", ")", "emit_insn", "(", "gen_movsi", "(", "dest", ",", "source", ")", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "dest", ";", "if", "(", "ext", "-", "insize", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "ext", "-", "insize", ")", ";", "gen_shifty_hi_op", "(", "ASHIFT", ",", "operands", ")", ";", "}", "emit_insn", "(", "kind", "&", "<NUM_LIT>", "?", "gen_extendqisi2", "(", "dest", ",", "gen_lowpart", "(", "QImode", ",", "dest", ")", ")", ":", "gen_extendhisi2", "(", "dest", ",", "gen_lowpart", "(", "HImode", ",", "dest", ")", ")", ")", ";", "if", "(", "kind", "<=", "<NUM_LIT>", ")", "{", "if", "(", "shift2", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "shift2", ")", ";", "gen_shifty_op", "(", "ASHIFT", ",", "operands", ")", ";", "}", "}", "else", "{", "if", "(", "shift2", ">", "<NUM_LIT>", ")", "{", "if", "(", "EXT_SHIFT_SIGNED", "(", "shift2", ")", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "shift2", "+", "<NUM_LIT>", ")", ";", "gen_shifty_op", "(", "ASHIFT", ",", "operands", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "const1_rtx", ";", "gen_shifty_op", "(", "ASHIFTRT", ",", "operands", ")", ";", "break", ";", "}", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "shift2", ")", ";", "gen_shifty_hi_op", "(", "ASHIFT", ",", "operands", ")", ";", "}", "else", "if", "(", "shift2", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "-", "shift2", ")", ";", "gen_shifty_hi_op", "(", "LSHIFTRT", ",", "operands", ")", ";", "}", "emit_insn", "(", "size", "<=", "<NUM_LIT>", "?", "gen_extendqisi2", "(", "dest", ",", "gen_lowpart", "(", "QImode", ",", "dest", ")", ")", ":", "gen_extendhisi2", "(", "dest", ",", "gen_lowpart", "(", "HImode", ",", "dest", ")", ")", ")", ";", "}", "break", ";", "}", "case", "<NUM_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

5,289

[ ")", "return", "false", ";" ]

[ "return", "isSupportedType", "(", "DL", ",", "TLI", ",", "StructT", "->", "getElementType", "(", "<NUM_LIT>", ")", ")", ";", "}", "EVT", "VT", "=", "TLI", ".", "getValueType", "(", "DL", ",", "T", ",", "true", ")", ";", "if", "(", "!", "VT", ".", "isSimple", "(", ")", "||", "VT", ".", "isVector", "(", ")", "||", "!", "(", "VT", ".", "isInteger", "(", ")", "||", "VT", ".", "isFloatingPoint", "(", ")", ")" ]

GCC

arm

CPP

stmt_completion

CPU

5,290

[ "a", ")", "{" ]

[ "_", "_", "arm_vreinterpretq_u16", "(", "float32x4_t", "_", "_" ]

GCC

msp430

CPP

stmt_completion

MPU

5,291

[ "-", "ra_size", ")", ")", ")", ";" ]

[ "return", "gen_rtx_MEM", "(", "Pmode", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "arg_pointer_rtx", ",", "GEN_INT", "(" ]

GCC

alpha

MD

stmt_completion

MPU

5,292

[ "]" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DI", "[", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")" ]

LLVM

AMDGPU

TD

program_repair

GPU

5,293

[ "<FIXS>", "def", "_vi", ":", "VOP3_Real", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", "#", "<STR_LIT>", ")", ",", "SIEncodingFamily", ".", "VI", ">", ",", "VOP3e_vi", "op", ",", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", "#", "<STR_LIT>", ")", ".", "Pfl", ">", ";", "<FIXE>" ]

[ "let", "AssemblerPredicate", "=", "isGFX8Only", ",", "DecoderNamespace", "=", "<STR_LIT>", "in", "{", "multiclass", "VOP3_F16_Real_vi", "bits", "<NUM_LIT>", ">", "op", ">", "{", "<BUGS>", "def", "_vi", ":", "VOP3_Real", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", ")", ",", "SIEncodingFamily", ".", "VI", ">", ",", "VOP3e_vi", "op", ",", "!", "cast", "VOP3_Pseudo", ">", "(", "NAME", ")", ".", "Pfl", ">", ";", "<BUGE>", "}", "multiclass", "VOP3Interp_F16_Real_vi", "bits", "<NUM_LIT>", ">", "op", ">", "{" ]

LLVM

Hexagon

TD

next_suggestion

DSP

5,294

[ "let", "Constraints", "=", "<STR_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";" ]

GCC

i386

CPP

stmt_completion

CPU

5,295

[ "_", "_", "mmask16", ")", "-", "<NUM_LIT>", ",", "_", "MM_FROUND_CUR_DIRECTION", ")", ";" ]

[ "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_cvtps2udq512_mask", "(", "(", "_", "_", "v16sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "mm512_undefined_epi32", "(", ")", ",", "(" ]

GCC

i386

CPP

stmt_completion

CPU

5,296

[ "v4sf", ")", "_", "mm_setzero_ps", "(", ")", ",", "_", "_", "U", ",", "_", "_", "R", ")", ";" ]

[ "return", "(", "_", "_", "m128", ")", "_", "_", "builtin_ia32_rsqrt28ss_mask_round", "(", "(", "_", "_", "v4sf", ")", "_", "_", "B", ",", "(", "_", "_", "v4sf", ")", "_", "_", "A", ",", "(", "_", "_" ]

LLVM

AArch64

TD

next_suggestion

CPU

5,297

[ "}" ]

[ "class", "ClearAuth", "<", "bits", "<", "<NUM_LIT>", ">", "data", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "GPR64", ":", "$", "Rd", ")", ",", "(", "ins", "GPR64", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "data", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

5,298

[ ",", "getContext", "(", ")", ")", ";" ]

[ "if", "(", "isABI_N32", "(", ")", "||", "isABI_N64", "(", ")", ")", "{", "if", "(", "loadImmediate", "(", "HiImmOp64", ",", "FirstReg", ",", "Mips", "::", "NoRegister", ",", "false", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "return", "false", ";", "}", "else", "{", "if", "(", "loadImmediate", "(", "HiImmOp64", ",", "FirstReg", ",", "Mips", "::", "NoRegister", ",", "true", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "if", "(", "loadImmediate", "(", "<NUM_LIT>", ",", "nextReg", "(", "FirstReg", ")", ",", "Mips", "::", "NoRegister", ",", "true", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "return", "false", ";", "}", "}", "MCSection", "*", "CS", "=", "getStreamer", "(", ")", ".", "getCurrentSectionOnly", "(", ")", ";", "MCSection", "*", "ReadOnlySection", "=", "getContext", "(", ")", ".", "getELFSection", "(", "<STR_LIT>", ".rodata", "<STR_LIT>", ",", "ELF", "::", "SHT_PROGBITS", ",", "ELF", "::", "SHF_ALLOC", ")", ";", "MCSymbol", "*", "Sym", "=", "getContext", "(", ")", ".", "createTempSymbol", "(", ")", ";", "const", "MCExpr", "*", "LoSym", "=", "MCSymbolRefExpr", "::", "create", "(", "Sym", ",", "MCSymbolRefExpr", "::", "VK_None", ",", "getContext", "(", ")", ")", ";", "const", "MipsMCExpr", "*", "LoExpr", "=", "MipsMCExpr", "::", "create", "(", "MipsMCExpr", "::", "MEK_LO", ",", "LoSym", ",", "getContext", "(", ")", ")", ";", "getStreamer", "(", ")", ".", "SwitchSection", "(", "ReadOnlySection", ")", ";", "getStreamer", "(", ")", ".", "EmitLabel", "(", "Sym", ",", "IDLoc", ")", ";", "getStreamer", "(", ")", ".", "EmitIntValue", "(", "HiImmOp64", ",", "<NUM_LIT>", ")", ";", "getStreamer", "(", ")", ".", "EmitIntValue", "(", "LoImmOp64", ",", "<NUM_LIT>", ")", ";", "getStreamer", "(", ")", ".", "SwitchSection", "(", "CS", ")", ";", "if", "(", "emitPartialAddress", "(", "TOut", ",", "IDLoc", ",", "Sym", ")", ")", "return", "true", ";", "if", "(", "isABI_N64", "(", ")", ")", "TOut", ".", "emitRRX", "(", "Mips", "::", "DADDiu", ",", "ATReg", ",", "ATReg", ",", "MCOperand", "::", "createExpr", "(", "LoExpr", ")", ",", "IDLoc", ",", "STI", ")", ";", "else", "TOut", ".", "emitRRX", "(", "Mips", "::", "ADDiu", ",", "ATReg", ",", "ATReg", ",", "MCOperand", "::", "createExpr", "(", "LoExpr", ")", ",", "IDLoc", ",", "STI", ")", ";", "if", "(", "isABI_N32", "(", ")", "||", "isABI_N64", "(", ")", ")", "TOut", ".", "emitRRI", "(", "Mips", "::", "LD", ",", "FirstReg", ",", "ATReg", ",", "<NUM_LIT>", ",", "IDLoc", ",", "STI", ")", ";", "else", "{", "TOut", ".", "emitRRI", "(", "Mips", "::", "LW", ",", "FirstReg", ",", "ATReg", ",", "<NUM_LIT>", ",", "IDLoc", ",", "STI", ")", ";", "TOut", ".", "emitRRI", "(", "Mips", "::", "LW", ",", "nextReg", "(", "FirstReg", ")", ",", "ATReg", ",", "<NUM_LIT>", ",", "IDLoc", ",", "STI", ")", ";", "}", "return", "false", ";", "}", "else", "{", "if", "(", "(", "LoImmOp64", "==", "<NUM_LIT>", ")", "&&", "!", "(", "(", "HiImmOp64", "&", "<NUM_LIT>", ")", "&&", "(", "HiImmOp64", "&", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "loadImmediate", "(", "HiImmOp64", ",", "ATReg", ",", "Mips", "::", "NoRegister", ",", "true", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "if", "(", "isABI_N32", "(", ")", "||", "isABI_N64", "(", ")", ")", "TOut", ".", "emitRR", "(", "Mips", "::", "DMTC1", ",", "FirstReg", ",", "ATReg", ",", "IDLoc", ",", "STI", ")", ";", "else", "if", "(", "hasMips32r2", "(", ")", ")", "{", "TOut", ".", "emitRR", "(", "Mips", "::", "MTC1", ",", "FirstReg", ",", "Mips", "::", "ZERO", ",", "IDLoc", ",", "STI", ")", ";", "TOut", ".", "emitRRR", "(", "Mips", "::", "MTHC1_D32", ",", "FirstReg", ",", "FirstReg", ",", "ATReg", ",", "IDLoc", ",", "STI", ")", ";", "}", "else", "{", "TOut", ".", "emitRR", "(", "Mips", "::", "MTC1", ",", "nextReg", "(", "FirstReg", ")", ",", "ATReg", ",", "IDLoc", ",", "STI", ")", ";", "TOut", ".", "emitRR", "(", "Mips", "::", "MTC1", ",", "FirstReg", ",", "Mips", "::", "ZERO", ",", "IDLoc", ",", "STI", ")", ";", "}", "return", "false", ";", "}", "MCSection", "*", "CS", "=", "getStreamer", "(", ")", ".", "getCurrentSectionOnly", "(", ")", ";", "MCSection", "*", "ReadOnlySection", "=", "getContext", "(", ")", ".", "getELFSection", "(", "<STR_LIT>", ".rodata", "<STR_LIT>", ",", "ELF", "::", "SHT_PROGBITS", ",", "ELF", "::", "SHF_ALLOC", ")", ";", "MCSymbol", "*", "Sym", "=", "getContext", "(", ")", ".", "createTempSymbol", "(", ")", ";", "const", "MCExpr", "*", "LoSym", "=", "MCSymbolRefExpr", "::", "create", "(", "Sym", ",", "MCSymbolRefExpr", "::", "VK_None", ",", "getContext", "(", ")", ")", ";", "const", "MipsMCExpr", "*", "LoExpr", "=", "MipsMCExpr", "::", "create", "(", "MipsMCExpr", "::", "MEK_LO", ",", "LoSym" ]

LLVM

Mips

TD

program_repair

CPU

5,299

[ "<FIXS>", "FEXT_I816", "_func", ",", "(", "outs", ")", ",", "(", "ins", "simm16", ":", "$", "imm", ")", ",", "!", "strconcat", "(", "asmstr", ",", "asmstr2", ")", ",", "<FIXE>" ]

[ "class", "FEXT_I816_ins_base", "bits", "<NUM_LIT>", ">", "_func", ",", "string", "asmstr", ",", "string", "asmstr2", ",", "InstrItinClass", "itin", ">", ":", "<BUGS>", "FEXT_I816", "_func", ",", "(", "outs", ")", ",", "(", "ins", "uimm16", ":", "$", "imm", ")", ",", "!", "strconcat", "(", "asmstr", ",", "asmstr2", ")", ",", "<BUGE>", "[", "]", ",", "itin", ">", ";", "class", "FEXT_I816_ins", "bits", "<NUM_LIT>", ">", "_func", ",", "string", "asmstr", ",", "InstrItinClass", "itin", ">", ":", "FEXT_I816_ins_base", "_func", ",", "asmstr", ",", "<STR_LIT>", ",", "itin", ">", ";" ]