docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	ARM	CPP	stmt_completion	CPU	12,200	[ ";" ]	[ "if", "(", "STI", ".", "getFeatureBits", "(", ")", "[", "llvm", "::", "ARM", "::", "HasV8Ops", "]", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", ")", "{", "Info", "=", "<STR_LIT>", "applying IT instruction to more than one subsequent instruction is ", "<STR_LIT>", "<STR_LIT>", "deprecated", "<STR_LIT>", ";", "return", "true", ";", "}", "return", "false" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,201	[ "}" ]	[ "bool", "HexagonTargetLowering", "::", "isFPImmLegal", "(", "const", "APFloat", "&", "Imm", ",", "EVT", "VT", ")", "const", "{", "return", "Subtarget", ".", "hasV5TOps", "(", ")", ";" ]
GCC	mips	MD	next_suggestion	CPU	12,202	[ "{" ]	[ "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,203	[ "AU", ".", "addPreserved", "<", "MachineDominatorTree", ">", "(", ")", ";" ]	[ "AU", ".", "addRequired", "<", "TargetPassConfig", ">", "(", ")", ";", "AU", ".", "setPreservesCFG", "(", ")", ";", "getSelectionDAGFallbackAnalysisUsage", "(", "AU", ")", ";", "AU", ".", "addRequired", "<", "GISelKnownBitsAnalysis", ">", "(", ")", ";", "AU", ".", "addPreserved", "<", "GISelKnownBitsAnalysis", ">", "(", ")", ";", "if", "(", "!", "IsOptNone", ")", "{", "AU", ".", "addRequired", "<", "MachineDominatorTree", ">", "(", ")", ";" ]
GCC	aarch64	MD	next_suggestion	CPU	12,204	[ "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")" ]	[ "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "{", "aarch64_split_atomic_op", "(", "<", "CODE", ">", ",", "NULL", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]
LLVM	ARM	CPP	next_suggestion	CPU	12,205	[ "}" ]	[ "DecodeStatus", "S", "=", "MCDisassembler", "::", "Success", ";", "if", "(", "Val", "==", "<NUM_LIT>", ")", "S", "=", "MCDisassembler", "::", "Fail", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "Val", ")", ")", ";", "return", "S", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	12,206	[ "A64FXGI03", "]", ">", "{" ]	[ "def", "A64FXWrite_BIF", ":", "SchedWriteRes", "<", "[" ]
LLVM	Mips	TD	stmt_completion	CPU	12,207	[ "}", "=", "minor", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "n", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "ws", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]
LLVM	AArch64	CPP	program_repair	CPU	12,208	[ "<FIXS>", "bool", "SimplifyValuePattern", "(", "SmallVector", "Value", "*", ">", "&", "Vec", ",", "bool", "AllowPoison", ")", "{", "<FIXE>" ]	[ "return", "std", "::", "nullopt", ";", "}", "<BUGS>", "bool", "SimplifyValuePattern", "(", "SmallVector", "Value", "*", ">", "&", "Vec", ")", "{", "<BUGE>", "size_t", "VecSize", "=", "Vec", ".", "size", "(", ")", ";", "if", "(", "VecSize", "==", "<NUM_LIT>", ")", "return", "true", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,209	[ "?", "AMDGPU", "::", "SGPRRegBank", ":", "AMDGPU", "::", "VGPRRegBank", ";" ]	[ "if", "(", "&", "RC", "==", "&", "AMDGPU", "::", "SReg_1RegClass", ")", "return", "AMDGPU", "::", "VCCRegBank", ";", "return", "TRI", "->", "isSGPRClass", "(", "&", "RC", ")" ]
LLVM	ARM	CPP	next_suggestion	CPU	12,210	[ "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.eabi_attribute ", "<STR_LIT>", "+", "Twine", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "+", "<STR_LIT>", ", 1", "<STR_LIT>", ")", ";" ]	[ "if", "(", "RelocM", "==", "Reloc", "::", "PIC_", "\|\|", "RelocM", "==", "Reloc", "::", "DynamicNoPIC", ")", "{", "TargetLoweringObjectFileMachO", "&", "TLOFMacho", "=", "static_cast", "<", "TargetLoweringObjectFileMachO", "&", ">", "(", "getObjFileLowering", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "TLOFMacho", ".", "getTextSection", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "TLOFMacho", ".", "getTextCoalSection", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "TLOFMacho", ".", "getConstTextCoalSection", "(", ")", ")", ";", "if", "(", "RelocM", "==", "Reloc", "::", "DynamicNoPIC", ")", "{", "const", "MCSection", "", "sect", "=", "OutContext", ".", "getMachOSection", "(", "<STR_LIT>", "__TEXT", "<STR_LIT>", ",", "<STR_LIT>", "__symbol_stub4", "<STR_LIT>", ",", "MCSectionMachO", "::", "S_SYMBOL_STUBS", ",", "<NUM_LIT>", ",", "SectionKind", "::", "getText", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "sect", ")", ";", "}", "else", "{", "const", "MCSection", "", "sect", "=", "OutContext", ".", "getMachOSection", "(", "<STR_LIT>", "__TEXT", "<STR_LIT>", ",", "<STR_LIT>", "__picsymbolstub4", "<STR_LIT>", ",", "MCSectionMachO", "::", "S_SYMBOL_STUBS", ",", "<NUM_LIT>", ",", "SectionKind", "::", "getText", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "sect", ")", ";", "}", "}", "}", "OutStreamer", ".", "EmitRawText", "(", "StringRef", "(", "<STR_LIT>", "\\t.syntax unified", "<STR_LIT>", ")", ")", ";", "if", "(", "Subtarget", "->", "isTargetELF", "(", ")", ")", "{", "std", "::", "string", "CPUString", "=", "Subtarget", "->", "getCPUString", "(", ")", ";", "if", "(", "CPUString", "!=", "<STR_LIT>", "generic", "<STR_LIT>", ")", "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.cpu ", "<STR_LIT>", "+", "Twine", "(", "CPUString", ")", ")", ";", "if", "(", "Subtarget", "->", "hasVFP2", "(", ")", ")", "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.eabi_attribute ", "<STR_LIT>", "+", "Twine", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "+", "<STR_LIT>", ", 2", "<STR_LIT>", ")", ";", "if", "(", "!", "UnsafeFPMath", ")", "{" ]
GCC	i386	MD	next_suggestion	CPU	12,211	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	m68k	CPP	next_suggestion	MPU	12,212	[ "dl", ".", "l", ".", "upper", "\|=", "(", "a1", ">>", "<NUM_LIT>", "L", ")", "&", "~", "HIDDEND", ";" ]	[ "if", "(", "!", "a1", ")", "{", "dl", ".", "l", ".", "upper", "=", "dl", ".", "l", ".", "lower", "=", "<NUM_LIT>", ";", "return", "dl", ".", "d", ";", "}", "if", "(", "a1", "<", "<NUM_LIT>", ")", "{", "sign", "=", "SIGNBIT", ";", "a1", "=", "(", "long", ")", "-", "(", "unsigned", "long", ")", "a1", ";", "if", "(", "a1", "<", "<NUM_LIT>", ")", "{", "dl", ".", "l", ".", "upper", "=", "SIGNBIT", "\|", "(", "(", "<NUM_LIT>", "+", "EXCESSD", ")", "<<", "<NUM_LIT>", "L", ")", ";", "dl", ".", "l", ".", "lower", "=", "<NUM_LIT>", ";", "return", "dl", ".", "d", ";", "}", "}", "while", "(", "a1", "<", "<NUM_LIT>", "L", ")", "{", "a1", "<<=", "<NUM_LIT>", ";", "exp", "-=", "<NUM_LIT>", ";", "}", "while", "(", "a1", "<", "<NUM_LIT>", "L", ")", "{", "a1", "<<=", "<NUM_LIT>", ";", "exp", "--", ";", "}", "dl", ".", "l", ".", "upper", "=", "sign", ";", "dl", ".", "l", ".", "upper", "\|=", "exp", "<<", "<NUM_LIT>", "L", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,213	[ "::", "<STR_LIT>", ":" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Changed", "=", "convertSpPAInstr", "(", "MBB", ",", "MI", ")", "\|", "Changed", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Changed", "=", "convertRetPAInstr", "(", "MBB", ",", "MI", ")", "\|", "Changed", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>" ]
LLVM	Sparc	CPP	stmt_completion	CPU	12,214	[ ")", ".", "addMBB", "(", "TBB", ")", ";" ]	[ "assert", "(", "Cond", ".", "empty", "(", ")", "&&", "!", "FBB", "&&", "TBB", "&&", "<STR_LIT>", "Can only handle uncond branches!", "<STR_LIT>", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")" ]
GCC	stormy16	MD	next_suggestion	CPU	12,215	[ "(", "use", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC	xtensa	MD	next_suggestion	MPU	12,216	[ "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "]", ")" ]	[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")" ]
LLVM	X86	CPP	next_suggestion	CPU	12,217	[ "case", "X86", "::", "CJEf64rm", ":" ]	[ "case", "X86", "::", "CJE64rm", ":", "NativeOpcode", "=", "X86", "::", "CMP64rm", ";", "result", "=", "true", ";", "break", ";", "case", "X86", "::", "FS_CJE32rm", ":", "isFrameSetup", "=", "true", ";", "case", "X86", "::", "CJE32rm", ":", "NativeOpcode", "=", "X86", "::", "CMP32rm", ";", "result", "=", "true", ";", "break", ";", "case", "X86", "::", "FS_CJE16rm", ":", "isFrameSetup", "=", "true", ";", "case", "X86", "::", "CJE16rm", ":", "NativeOpcode", "=", "X86", "::", "CMP16rm", ";", "result", "=", "true", ";", "break", ";", "case", "X86", "::", "FS_CJE8rm", ":", "isFrameSetup", "=", "true", ";", "case", "X86", "::", "CJE8rm", ":", "NativeOpcode", "=", "X86", "::", "CMP8rm", ";", "result", "=", "true", ";", "break", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	12,218	[ ";" ]	[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "SVT", "=", "VT", ".", "getScalarType", "(", ")", ";", "EVT", "InVT", "=", "N0", ".", "getValueType", "(", ")", ";", "EVT", "InSVT", "=", "InVT", ".", "getScalarType", "(", ")", ";", "if", "(", "!", "VT", ".", "isVector", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "SVT", "!=", "MVT", "::", "i64", "&&", "SVT", "!=", "MVT", "::", "i32", "&&", "SVT", "!=", "MVT", "::", "i16", ")", "return", "SDValue", "(", ")", ";", "if", "(", "InSVT", "!=", "MVT", "::", "i32", "&&", "InSVT", "!=", "MVT", "::", "i16", "&&", "InSVT", "!=", "MVT", "::", "i8", ")", "return", "SDValue", "(", ")", ";", "if", "(", "Subtarget", ".", "hasInt256", "(", ")", "&&", "DAG", ".", "getTargetLoweringInfo", "(", ")", ".", "isTypeLegal", "(", "VT", ")", "&&", "DAG", ".", "getTargetLoweringInfo", "(", ")", ".", "isTypeLegal", "(", "InVT", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "auto", "ExtendVecSize", "=", "[", "&", "DAG", "]", "(", "const", "SDLoc", "&", "DL", ",", "SDValue", "N", ",", "unsigned", "Size", ")", "{", "EVT", "InVT", "=", "N", ".", "getValueType", "(", ")", ";", "EVT", "OutVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "InVT", ".", "getScalarType", "(", ")", ",", "Size", "/", "InVT", ".", "getScalarSizeInBits", "(", ")", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Opnds", "(", "Size", "/", "InVT", ".", "getSizeInBits", "(", ")", ",", "DAG", ".", "getUNDEF", "(", "InVT", ")", ")", ";", "Opnds", "[", "<NUM_LIT>", "]", "=", "N", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "OutVT", ",", "Opnds", ")", ";", "}", ";", "if", "(", "VT", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", "&&", "!", "(", "<NUM_LIT>", "%", "VT", ".", "getSizeInBits", "(", ")", ")", ")", "{", "unsigned", "Scale", "=", "<NUM_LIT>", "/", "VT", ".", "getSizeInBits", "(", ")", ";", "EVT", "ExVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "SVT", ",", "<NUM_LIT>", "/", "SVT", ".", "getSizeInBits", "(", ")", ")", ";", "SDValue", "Ex", "=", "ExtendVecSize", "(", "DL", ",", "N0", ",", "Scale", "", "InVT", ".", "getSizeInBits", "(", ")", ")", ";", "SDValue", "SExt", "=", "DAG", ".", "getNode", "(", "Opcode", ",", "DL", ",", "ExVT", ",", "Ex", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "DL", ",", "VT", ",", "SExt", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "DL", ")", ")", ";", "}", "if", "(", "!", "Subtarget", ".", "hasSSE41", "(", ")", "\|\|", "VT", ".", "is128BitVector", "(", ")", "\|\|", "(", "VT", ".", "is256BitVector", "(", ")", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", "\|\|", "(", "VT", ".", "is512BitVector", "(", ")", "&&", "Subtarget", ".", "useAVX512Regs", "(", ")", ")", ")", "{", "SDValue", "ExOp", "=", "ExtendVecSize", "(", "DL", ",", "N0", ",", "VT", ".", "getSizeInBits", "(", ")", ")", ";", "return", "Opcode", "==", "ISD", "::", "SIGN_EXTEND", "?", "DAG", ".", "getSignExtendVectorInReg", "(", "ExOp", ",", "DL", ",", "VT", ")", ":", "DAG", ".", "getZeroExtendVectorInReg", "(", "ExOp", ",", "DL", ",", "VT", ")", ";", "}", "auto", "SplitAndExtendInReg", "=", "[", "&", "]", "(", "unsigned", "SplitSize", ")", "{", "unsigned", "NumVecs", "=", "VT", ".", "getSizeInBits", "(", ")", "/", "SplitSize", ";", "unsigned", "NumSubElts", "=", "SplitSize", "/", "SVT", ".", "getSizeInBits", "(", ")", ";", "EVT", "SubVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "SVT", ",", "NumSubElts", ")", ";", "EVT", "InSubVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "InSVT", ",", "NumSubElts", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Opnds", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "Offset", "=", "<NUM_LIT>", ";", "i", "!=", "NumVecs", ";", "++", "i", ",", "Offset", "+=", "NumSubElts", ")", "{", "SDValue", "SrcVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "DL", ",", "InSubVT", ",", "N0", ",", "DAG", ".", "getIntPtrConstant", "(", "Offset", ",", "DL", ")", ")", ";", "SrcVec", "=", "ExtendVecSize", "(", "DL", ",", "SrcVec", ",", "SplitSize", ")", ";", "SrcVec", "=", "Opcode", "==", "ISD", "::", "SIGN_EXTEND", "?", "DAG", ".", "getSignExtendVectorInReg", "(", "SrcVec", ",", "DL", ",", "SubVT", ")", ":", "DAG", ".", "getZeroExtendVectorInReg", "(", "SrcVec", ",", "DL", ",", "SubVT", ")", ";", "Opnds", ".", "push_back", "(", "SrcVec", ")", ";", "}", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "VT", ",", "Opnds", ")", ";", "}", ";", "if", "(", "!", "Subtarget", ".", "hasInt256", "(", ")", "&&", "!", "(", "VT", ".", "getSizeInBits", "(", ")", "%", "<NUM_LIT>", ")", ")", "return", "SplitAndExtendInReg", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "Subtarget", ".", "useAVX512Regs", "(", ")", "&&", "!", "(", "VT", ".", "getSizeInBits", "(", ")", "%", "<NUM_LIT>", ")", ")", "return", "SplitAndExtendInReg", "(", "<NUM_LIT>", ")", ";", "return", "SDValue", "(", ")" ]
GCC	tilepro	MD	stmt_completion	VLIW	12,219	[ ")", "]" ]	[ "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC	arm	CPP	code_generation	CPU	12,220	[ "void", "build", "(", "function_builder", "&", "b", ",", "const", "function_group_info", "&", "group", ",", "bool", "preserve_user_namespace", ")", "const", "override", "{", "b", ".", "add_overloaded_functions", "(", "group", ",", "MODE_none", ",", "preserve_user_namespace", ")", ";", "build_all", "(", "b", ",", "<STR_LIT>", "v0,v0,v0,p", "<STR_LIT>", ",", "group", ",", "MODE_none", ",", "preserve_user_namespace", ")", ";", "}" ]	[ "Build", "new", "chain", "starting", "from", "insn", "INSN_UID", "recursively", "adding", "all", "dependent", "uses", "and", "definitions", ".", "Return", "true", "if", "OK", ",", "false", "if", "the", "chain", "discovery", "was", "aborted", "." ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,221	[ ",", "Ops", ")", ";" ]	[ "unsigned", "EltSize", "=", "VT", ".", "getScalarSizeInBits", "(", ")", "/", "<NUM_LIT>", ";", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "MVT", "TruncVT", "=", "MVT", "::", "getIntegerVT", "(", "EltSize", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElts", ";", "++", "i", ")", "{", "ConstantSDNode", "*", "C", "=", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "i", ")", ")", ";", "const", "APInt", "&", "CInt", "=", "C", "->", "getAPIntValue", "(", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "CInt", ".", "zextOrTrunc", "(", "<NUM_LIT>", ")", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "}", "return", "DAG", ".", "getBuildVector", "(", "MVT", "::", "getVectorVT", "(", "TruncVT", ",", "NumElts", ")", ",", "dl" ]
LLVM	X86	TD	stmt_completion	CPU	12,222	[ "VR128", ":", "$", "src", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "store", "(", "v2i64", "VR128", ":", "$", "src", ")", ",", "addr", ":", "$", "dst", ")", ",", "(", "MOVUPSmr", "addr", ":", "$", "dst", "," ]
LLVM	Hexagon	TD	stmt_completion	DSP	12,223	[ "=", "<STR_LIT>", ";" ]	[ "def", "A2_pandf", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_4c5ba658", ",", "TypeALU32_3op", ">", ",", "Enc_ea4c54", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "BaseOpcode" ]
LLVM	ARM64	TD	stmt_completion	CPU	12,224	[ "}", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm8", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,225	[ "}" ]	[ "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,226	[ "VCC", ")", "{" ]	[ "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_NOP", "&&", "Next", "!=", "MBB", ".", "end", "(", ")", "&&", "(", "", "Next", ")", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_NOP", ")", "{", "MachineInstr", "&", "NextMI", "=", "", "Next", ";", "uint8_t", "Nop0", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ";", "uint8_t", "Nop1", "=", "NextMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ";", "if", "(", "Nop0", "+", "Nop1", "<=", "<NUM_LIT>", ")", "{", "NextMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setImm", "(", "Nop0", "+", "Nop1", "-", "<NUM_LIT>", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "}", "continue", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ADD_I32", "\|\|", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_MUL_I32", ")", "{", "const", "MachineOperand", "", "Dest", "=", "&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "", "Src0", "=", "&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "", "Src1", "=", "&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "Src0", "->", "isReg", "(", ")", "&&", "Src1", "->", "isReg", "(", ")", ")", "{", "if", "(", "TII", "->", "commuteInstruction", "(", "MI", ",", "false", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "std", "::", "swap", "(", "Src0", ",", "Src1", ")", ";", "}", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "Dest", "->", "getReg", "(", ")", ")", "&&", "Src0", "->", "isReg", "(", ")", ")", "{", "MRI", ".", "setRegAllocationHint", "(", "Dest", "->", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "Src0", "->", "getReg", "(", ")", ")", ";", "MRI", ".", "setRegAllocationHint", "(", "Src0", "->", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "Dest", "->", "getReg", "(", ")", ")", ";", "continue", ";", "}", "if", "(", "Src0", "->", "isReg", "(", ")", "&&", "Src0", "->", "getReg", "(", ")", "==", "Dest", "->", "getReg", "(", ")", ")", "{", "if", "(", "Src1", "->", "isImm", "(", ")", "&&", "isKImmOperand", "(", "TII", ",", "", "Src1", ")", ")", "{", "unsigned", "Opc", "=", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ADD_I32", ")", "?", "AMDGPU", "::", "S_ADDK_I32", ":", "AMDGPU", "::", "S_MULK_I32", ";", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "Opc", ")", ")", ";", "MI", ".", "tieOperands", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "}", "}", "}", "if", "(", "MI", ".", "isCompare", "(", ")", "&&", "TII", "->", "isSOPC", "(", "MI", ")", ")", "{", "shrinkScalarCompare", "(", "TII", ",", "MI", ")", ";", "continue", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_MOV_B32", ")", "{", "const", "MachineOperand", "&", "Dst", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "&", "Src", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Src", ".", "isImm", "(", ")", "&&", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "Dst", ".", "getReg", "(", ")", ")", ")", "{", "int32_t", "ReverseImm", ";", "if", "(", "isKImmOperand", "(", "TII", ",", "Src", ")", ")", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOVK_I32", ")", ")", ";", "else", "if", "(", "isReverseInlineImm", "(", "TII", ",", "Src", ",", "ReverseImm", ")", ")", "{", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "AMDGPU", "::", "S_BREV_B32", ")", ")", ";", "Src", ".", "setImm", "(", "ReverseImm", ")", ";", "}", "}", "continue", ";", "}", "if", "(", "!", "TII", "->", "hasVALU32BitEncoding", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "if", "(", "!", "canShrink", "(", "MI", ",", "TII", ",", "TRI", ",", "MRI", ")", ")", "{", "if", "(", "!", "MI", ".", "isCommutable", "(", ")", "\|\|", "!", "TII", "->", "commuteInstruction", "(", "MI", ")", "\|\|", "!", "canShrink", "(", "MI", ",", "TII", ",", "TRI", ",", "MRI", ")", ")", "continue", ";", "}", "if", "(", "!", "TII", "->", "hasVALU32BitEncoding", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "int", "Op32", "=", "AMDGPU", "::", "getVOPe32", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "TII", "->", "isVOPC", "(", "Op32", ")", ")", "{", "unsigned", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "DstReg", ")", ")", "{", "MRI", ".", "setRegAllocationHint", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "AMDGPU", "::", "VCC", ")", ";", "continue", ";", "}", "if", "(", "DstReg", "!=", "AMDGPU", "::", "VCC", ")", "continue", ";", "}", "if", "(", "Op32", "==", "AMDGPU", "::", "V_CNDMASK_B32_e32", ")", "{", "const", "MachineOperand", "", "Src2", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "if", "(", "!", "Src2", "->", "isReg", "(", ")", ")", "continue", ";", "unsigned", "SReg", "=", "Src2", "->", "getReg", "(", ")", ";", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "SReg", ")", ")", "{", "MRI", ".", "setRegAllocationHint", "(", "SReg", ",", "<NUM_LIT>", ",", "AMDGPU", "::", "VCC", ")", ";", "continue", ";", "}", "if", "(", "SReg", "!=", "AMDGPU", "::", "VCC", ")", "continue", ";", "}", "const", "MachineOperand", "", "SDst", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "sdst", ")", ";", "const", "MachineOperand", "*", "Src2", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "if", "(", "SDst", ")", "{", "if", "(", "SDst", "->", "getReg", "(", ")", "!=", "AMDGPU", "::", "VCC", ")", "{", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "SDst", "->", "getReg", "(", ")", ")", ")", "MRI", ".", "setRegAllocationHint", "(", "SDst", "->", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "AMDGPU", "::", "VCC", ")", ";", "continue", ";", "}", "if", "(", "Src2", "&&", "Src2", "->", "getReg", "(", ")", "!=", "AMDGPU", "::" ]
GCC	s390	CPP	stmt_completion	MPU	12,227	[ "s390_hotpatch_hw_after_label", ";" ]	[ "attr", "=", "lookup_attribute", "(", "<STR_LIT>", "hotpatch", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "decl", ")", ")", ";", "if", "(", "attr", ")", "{", "tree", "args", "=", "TREE_VALUE", "(", "attr", ")", ";", "", "hw_before", "=", "TREE_INT_CST_LOW", "(", "TREE_VALUE", "(", "args", ")", ")", ";", "", "hw_after", "=", "TREE_INT_CST_LOW", "(", "TREE_VALUE", "(", "TREE_CHAIN", "(", "args", ")", ")", ")", ";", "}", "else", "{", "", "hw_before", "=", "s390_hotpatch_hw_before_label", ";", "", "hw_after", "=" ]
GCC	arm	MD	stmt_completion	CPU	12,228	[ ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_merge", ":", "V4HI", "(", "vec_duplicate", ":", "V4HI", "(", "truncate", ":", "HI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,229	[ "(", "MI", ")", ")", ")", ")", "{" ]	[ "if", "(", "isVOP3", "(", "MI", ")", ")", "{", "legalizeOperandsVOP3", "(", "MRI", ",", "MI", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "isSMRD", "(", "MI", ")", ")", "{", "legalizeOperandsSMRD", "(", "MRI", ",", "MI", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "isFLAT", "(", "MI", ")", ")", "{", "legalizeOperandsFLAT", "(", "MRI", ",", "MI", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "PHI", ")", "{", "const", "TargetRegisterClass", "", "RC", "=", "nullptr", ",", "", "SRC", "=", "nullptr", ",", "", "VRC", "=", "nullptr", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MI", ".", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "i", "+=", "<NUM_LIT>", ")", "{", "if", "(", "!", "MI", ".", "getOperand", "(", "i", ")", ".", "isReg", "(", ")", "\|\|", "!", "MI", ".", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ".", "isVirtual", "(", ")", ")", "continue", ";", "const", "TargetRegisterClass", "", "OpRC", "=", "MRI", ".", "getRegClass", "(", "MI", ".", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ";", "if", "(", "RI", ".", "hasVectorRegisters", "(", "OpRC", ")", ")", "{", "VRC", "=", "OpRC", ";", "}", "else", "{", "SRC", "=", "OpRC", ";", "}", "}", "if", "(", "VRC", "\|\|", "!", "RI", ".", "isSGPRClass", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "!", "VRC", ")", "{", "assert", "(", "SRC", ")", ";", "if", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", "==", "&", "AMDGPU", "::", "VReg_1RegClass", ")", "{", "VRC", "=", "&", "AMDGPU", "::", "VReg_1RegClass", ";", "}", "else", "VRC", "=", "RI", ".", "hasAGPRs", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ")", "?", "RI", ".", "getEquivalentAGPRClass", "(", "SRC", ")", ":", "RI", ".", "getEquivalentVGPRClass", "(", "SRC", ")", ";", "}", "else", "{", "VRC", "=", "RI", ".", "hasAGPRs", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ")", "?", "RI", ".", "getEquivalentAGPRClass", "(", "VRC", ")", ":", "RI", ".", "getEquivalentVGPRClass", "(", "VRC", ")", ";", "}", "RC", "=", "VRC", ";", "}", "else", "{", "RC", "=", "SRC", ";", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "MI", ".", "getNumOperands", "(", ")", ";", "I", "!=", "E", ";", "I", "+=", "<NUM_LIT>", ")", "{", "MachineOperand", "&", "Op", "=", "MI", ".", "getOperand", "(", "I", ")", ";", "if", "(", "!", "Op", ".", "isReg", "(", ")", "\|\|", "!", "Op", ".", "getReg", "(", ")", ".", "isVirtual", "(", ")", ")", "continue", ";", "MachineBasicBlock", "", "InsertBB", "=", "MI", ".", "getOperand", "(", "I", "+", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "Insert", "=", "InsertBB", "->", "getFirstTerminator", "(", ")", ";", "legalizeGenericOperand", "(", "", "InsertBB", ",", "Insert", ",", "RC", ",", "Op", ",", "MRI", ",", "MI", ".", "getDebugLoc", "(", ")", ")", ";", "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "REG_SEQUENCE", ")", "{", "MachineBasicBlock", "", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "const", "TargetRegisterClass", "", "DstRC", "=", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ";", "if", "(", "RI", ".", "hasVGPRs", "(", "DstRC", ")", ")", "{", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "MI", ".", "getNumOperands", "(", ")", ";", "I", "!=", "E", ";", "I", "+=", "<NUM_LIT>", ")", "{", "MachineOperand", "&", "Op", "=", "MI", ".", "getOperand", "(", "I", ")", ";", "if", "(", "!", "Op", ".", "isReg", "(", ")", "\|\|", "!", "Op", ".", "getReg", "(", ")", ".", "isVirtual", "(", ")", ")", "continue", ";", "const", "TargetRegisterClass", "", "OpRC", "=", "MRI", ".", "getRegClass", "(", "Op", ".", "getReg", "(", ")", ")", ";", "const", "TargetRegisterClass", "", "VRC", "=", "RI", ".", "getEquivalentVGPRClass", "(", "OpRC", ")", ";", "if", "(", "VRC", "==", "OpRC", ")", "continue", ";", "legalizeGenericOperand", "(", "", "MBB", ",", "MI", ",", "VRC", ",", "Op", ",", "MRI", ",", "MI", ".", "getDebugLoc", "(", ")", ")", ";", "Op", ".", "setIsKill", "(", ")", ";", "}", "}", "return", "CreatedBB", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "INSERT_SUBREG", ")", "{", "Register", "Dst", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Src0", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "TargetRegisterClass", "", "DstRC", "=", "MRI", ".", "getRegClass", "(", "Dst", ")", ";", "const", "TargetRegisterClass", "", "Src0RC", "=", "MRI", ".", "getRegClass", "(", "Src0", ")", ";", "if", "(", "DstRC", "!=", "Src0RC", ")", "{", "MachineBasicBlock", "", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "MachineOperand", "&", "Op", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "legalizeGenericOperand", "(", "*", "MBB", ",", "MI", ",", "DstRC", ",", "Op", ",", "MRI", ",", "MI", ".", "getDebugLoc", "(", ")", ")", ";", "}", "return", "CreatedBB", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "SI_INIT_M0", ")", "{", "MachineOperand", "&", "Src", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Src", ".", "isReg", "(", ")", "&&", "RI", ".", "hasVectorRegisters", "(", "MRI", ".", "getRegClass", "(", "Src", ".", "getReg", "(", ")", ")", ")", ")", "Src", ".", "setReg", "(", "readlaneVGPRToSGPR", "(", "Src", ".", "getReg", "(", ")", ",", "MI", ",", "MRI", ")", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "isMIMG", "(", "MI", ")", "\|\|", "(", "AMDGPU", "::", "isGraphics", "(", "MF", ".", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", ")", "&&", "(", "isMUBUF", "(", "MI", ")", "\|\|", "isMTBUF" ]
LLVM	ARM	TD	next_suggestion	CPU	12,230	[ "}" ]	[ "def", "AddrMode6AsmOperand", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "}", "def", "addrmode6", ":", "MemOperand", ",", "ComplexPattern", "<", "i32", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "]", ",", "[", "SDNPWantParent", "]", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "GPR", ":", "$", "addr", ",", "i32imm", ":", "$", "align", ")", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "AddrMode6AsmOperand", ";" ]
GCC	nds32	MD	next_suggestion	CPU	12,231	[ "}" ]	[ "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "return", "nds32_output_16bit_load", "(", "operands", ",", "<", "byte", ">", ")", "case", "<NUM_LIT>", ":", "return", "nds32_output_32bit_load", "(", "operands", ",", "<", "byte", ">", ")", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "if", "(", "TARGET_FPU_SINGLE", ")", "return", "<STR_LIT>", "else", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "nds32_output_float_load", "(", "operands", ")", "case", "<NUM_LIT>", ":", "return", "nds32_output_float_store", "(", "operands", ")", "default", ":", "gcc_unreachable", "(", ")", "}" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,232	[ "return", "true", ";" ]	[ "if", "(", "getOptLevel", "(", ")", "!=", "CodeGenOpt", "::", "None", ")", "addPass", "(", "&", "IfConverterID", ")", ";", "addPass", "(", "createHexagonSplitConst32AndConst64", "(", "TM", ")", ")", ";", "printAndVerify", "(", "<STR_LIT>", "After hexagon split const32/64 pass", "<STR_LIT>", ")", ";" ]
GCC	arm	MD	next_suggestion	CPU	12,233	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "VDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "VDI", "[", "(", "match_operand", ":", "VDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VPUMAX", ")", ")", "]" ]
GCC	i386	MD	program_repair	CPU	12,234	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,235	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,236	[ "case", "ISD", "::", "FMUL", ":" ]	[ "if", "(", "GlueChain", "->", "getNumValues", "(", ")", "<=", "<NUM_LIT>", ")", "{", "return", "DAG", ".", "getNode", "(", "Opcode", ",", "SL", ",", "VT", ",", "A", ",", "B", ",", "Flags", ")", ";", "}", "assert", "(", "GlueChain", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", ")", ";", "SDVTList", "VTList", "=", "DAG", ".", "getVTList", "(", "VT", ",", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "switch", "(", "Opcode", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "no chain equivalent for opcode", "<STR_LIT>", ")", ";" ]
GCC	i386	CPP	stmt_completion	CPU	12,237	[ "B", ",", "(", "_", "_", "v8hi", ")", "_", "_", "W", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_mulhi_epi16", "(", "_", "_", "m128i", "_", "_", "W", ",", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m128i", "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmulhw128_mask", "(", "(", "_", "_", "v8hi", ")", "_", "_", "A", ",", "(", "_", "_", "v8hi", ")", "_", "_" ]
LLVM	PowerPC	CPP	program_repair	CPU	12,238	[ "<FIXS>", "unsigned", "PPCCodeEmitter", "::", "getS16ImmEncoding", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "OpNo", ")", "const", "{", "<FIXE>", "<FIXS>", "unsigned", "RelocID", ";", "switch", "(", "MO", ".", "getTargetFlags", "(", ")", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unsupported target operand flags!", "<STR_LIT>", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "RelocID", "=", "PPC", "::", "reloc_absolute_high", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "RelocID", "=", "PPC", "::", "reloc_absolute_low", ";", "break", ";", "}", "<FIXE>", "<FIXS>", "MCE", ".", "addRelocation", "(", "GetRelocation", "(", "MO", ",", "RelocID", ")", ")", ";", "<FIXE>" ]	[ "return", "<NUM_LIT>", ";", "}", "<BUGS>", "unsigned", "PPCCodeEmitter", "::", "getHA16Encoding", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "OpNo", ")", "const", "{", "<BUGE>", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "OpNo", ")", ";", "if", "(", "MO", ".", "isReg", "(", ")", "\|\|", "MO", ".", "isImm", "(", ")", ")", "return", "getMachineOpValue", "(", "MI", ",", "MO", ")", ";", "<BUGS>", "MCE", ".", "addRelocation", "(", "GetRelocation", "(", "MO", ",", "PPC", "::", "reloc_absolute_high", ")", ")", ";", "return", "<NUM_LIT>", ";", "}", "<BUGE>", "<BUGS>", "unsigned", "PPCCodeEmitter", "::", "getLO16Encoding", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "OpNo", ")", "const", "{", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "OpNo", ")", ";", "if", "(", "MO", ".", "isReg", "(", ")", "\|\|", "MO", ".", "isImm", "(", ")", ")", "return", "getMachineOpValue", "(", "MI", ",", "MO", ")", ";", "MCE", ".", "addRelocation", "(", "GetRelocation", "(", "MO", ",", "PPC", "::", "reloc_absolute_low", ")", ")", ";", "<BUGE>", "return", "<NUM_LIT>", ";", "}" ]
LLVM	X86	CPP	next_suggestion	CPU	12,239	[ "initializeWinEHStatePassPass", "(", "PR", ")", ";" ]	[ "void", "LLVMInitializeX86Target", "(", ")", "{", "RegisterTargetMachine", "<", "X86TargetMachine", ">", "X", "(", "getTheX86_32Target", "(", ")", ")", ";", "RegisterTargetMachine", "<", "X86TargetMachine", ">", "Y", "(", "getTheX86_64Target", "(", ")", ")", ";", "PassRegistry", "&", "PR", "=", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ";", "initializeGlobalISel", "(", "PR", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,240	[ ")", ")", "return", "MCDisassembler", "::", "Fail", ";" ]	[ "if", "(", "!", "Check", "(", "S", ",", "DecodeSPRRegisterClass", "(", "Inst", ",", "Vd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "(", "regs", "-", "<NUM_LIT>", ")", ";", "++", "i", ")", "{", "if", "(", "!", "Check", "(", "S", ",", "DecodeSPRRegisterClass", "(", "Inst", ",", "++", "Vd", ",", "Address", ",", "Decoder", ")" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	12,241	[ "hasSubClassEq", "(", "RC", ")", ")", "{" ]	[ "if", "(", "PPC", "::", "GPRCRegClass", ".", "hasSubClassEq", "(", "RC", ")", "\|\|", "PPC", "::", "GPRC_NOR0RegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LWZ", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "G8RCRegClass", ".", "hasSubClassEq", "(", "RC", ")", "\|\|", "PPC", "::", "G8RC_NOX0RegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LD", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "F8RCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LFD", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "F4RCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LFS", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "CRRCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "RESTORE_CR", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "return", "true", ";", "}", "else", "if", "(", "PPC", "::", "CRBITRCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "RESTORE_CRBIT", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "return", "true", ";", "}", "else", "if", "(", "PPC", "::", "VRRCRegClass", "." ]
LLVM	Mips	CPP	next_suggestion	CPU	12,242	[ "}" ]	[ "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "isCond", "=", "true", ";", "break", ";", "case", "Mips", "::", "BtnezX16", ":", "UOpc", "=", "Mips", "::", "Bimm16", ";", "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "isCond", "=", "true", ";", "break", ";", "}", "unsigned", "MaxOffs", "=", "(", "(", "<NUM_LIT>", "<<", "(", "Bits", "-", "<NUM_LIT>", ")", ")", "-", "<NUM_LIT>", ")", "", "Scale", ";", "ImmBranches", ".", "push_back", "(", "ImmBranch", "(", "&", "MI", ",", "MaxOffs", ",", "isCond", ",", "UOpc", ")", ")", ";", "}", "if", "(", "Opc", "==", "Mips", "::", "CONSTPOOL_ENTRY", ")", "continue", ";", "for", "(", "unsigned", "op", "=", "<NUM_LIT>", ",", "e", "=", "MI", ".", "getNumOperands", "(", ")", ";", "op", "!=", "e", ";", "++", "op", ")", "if", "(", "MI", ".", "getOperand", "(", "op", ")", ".", "isCPI", "(", ")", ")", "{", "unsigned", "Bits", "=", "<NUM_LIT>", ";", "unsigned", "Scale", "=", "<NUM_LIT>", ";", "bool", "NegOk", "=", "false", ";", "unsigned", "LongFormBits", "=", "<NUM_LIT>", ";", "unsigned", "LongFormScale", "=", "<NUM_LIT>", ";", "unsigned", "LongFormOpcode", "=", "<NUM_LIT>", ";", "switch", "(", "Opc", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown addressing mode for CP reference!", "<STR_LIT>", ")", ";", "case", "Mips", "::", "LwRxPcTcp16", ":", "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "LongFormOpcode", "=", "Mips", "::", "LwRxPcTcpX16", ";", "LongFormBits", "=", "<NUM_LIT>", ";", "LongFormScale", "=", "<NUM_LIT>", ";", "break", ";", "case", "Mips", "::", "LwRxPcTcpX16", ":", "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "NegOk", "=", "true", ";", "break", ";", "}", "unsigned", "CPI", "=", "MI", ".", "getOperand", "(", "op", ")", ".", "getIndex", "(", ")", ";", "MachineInstr", "", "CPEMI", "=", "CPEMIs", "[", "CPI", "]", ";", "unsigned", "MaxOffs", "=", "(", "(", "<NUM_LIT>", "<<", "Bits", ")", "-", "<NUM_LIT>", ")", "", "Scale", ";", "unsigned", "LongFormMaxOffs", "=", "(", "(", "<NUM_LIT>", "<<", "LongFormBits", ")", "-", "<NUM_LIT>", ")", "", "LongFormScale", ";", "CPUsers", ".", "push_back", "(", "CPUser", "(", "&", "MI", ",", "CPEMI", ",", "MaxOffs", ",", "NegOk", ",", "LongFormMaxOffs", ",", "LongFormOpcode", ")", ")", ";", "CPEntry", "*", "CPE", "=", "findConstPoolEntry", "(", "CPI", ",", "CPEMI", ")", ";", "assert", "(", "CPE", "&&", "<STR_LIT>", "Cannot find a corresponding CPEntry!", "<STR_LIT>", ")", ";", "CPE", "->", "RefCount", "++", ";", "break", ";", "}", "}", "}" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,243	[ "(", "MCAF_Code32", ")", ";" ]	[ "OutStreamer", "->", "EmitThumbFunc", "(", "CurrentFnSym", ")", ";", "}", "else", "{", "OutStreamer", "->", "EmitAssemblerFlag" ]
GCC	z8k	MD	stmt_completion	MPU	12,244	[ ")", ")", "]" ]	[ "(", "match_operand", ":", "SPF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Mips	CPP	stmt_completion	CPU	12,245	[ ")", "return", "SDValue", "(", ")", ";" ]	[ "if", "(", "DCI", ".", "isBeforeLegalizeOps", "(", ")", "\|\|", "!", "Subtarget", ".", "hasExtractInsert", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "And0", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "And1", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "uint64_t", "SMPos0", ",", "SMSize0", ",", "SMPos1", ",", "SMSize1", ";", "ConstantSDNode", "*", "CN", ";", "if", "(", "And0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "AND", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "(", "CN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "And0", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "\|\|", "!", "isShiftedMask", "(", "~", "CN", "->", "getSExtValue", "(", ")", ",", "SMPos0", ",", "SMSize0", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "And1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "AND" ]
GCC	pa	CPP	stmt_completion	CPU	12,246	[ "addr", ";" ]	[ "if", "(", "GET_CODE", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "==", "REG", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "GET_CODE", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "==", "REG", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "CONSTANT_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "CONSTANT_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "gcc_unreachable", "(", ")", ";", "}", "gcc_assert", "(", "GET_CODE", "(", "addr", ")", "==", "REG", ")", ";", "return" ]
LLVM	Hexagon	TD	stmt_completion	DSP	12,247	[ "]", ";" ]	[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC" ]
GCC	mips	CPP	stmt_completion	CPU	12,248	[ ")", "{" ]	[ "static", "void", "mips_multi_start", "(", "void" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,249	[ "Value", ")", ";" ]	[ "void", "R600MCCodeEmitter", "::", "Emit", "(", "uint64_t", "Value", ",", "raw_ostream", "&", "OS", ")", "const", "{", "support", "::", "endian", "::", "Writer", "<", "support", "::", "little", ">", "(", "OS", ")", ".", "write", "(" ]
GCC	sh	CPP	next_suggestion	CPU	12,250	[ "rtx", "pset", ";" ]	[ "set", "=", "<NUM_LIT>", ";", "live", "=", "true", ";", "}", "else", "{", "set", "=", "<NUM_LIT>", ";", "live", "=", "false", ";", "}", "rtx_insn", "", "insn", "=", "BB_HEAD", "(", "b", ")", ";", "rtx_insn", "", "end", "=", "BB_END", "(", "b", ")", ";", "rtx", "r0_reg", "=", "gen_rtx_REG", "(", "SImode", ",", "R0_REG", ")", ";", "while", "(", "<NUM_LIT>", ")", "{", "if", "(", "INSN_P", "(", "insn", ")", ")", "{", "if", "(", "find_regno_note", "(", "insn", ",", "REG_DEAD", ",", "R0_REG", ")", ")", "{", "death", "++", ";", "live", "=", "false", ";", "}" ]
LLVM	Sparc	CPP	stmt_completion	CPU	12,251	[ "registerIndex", ")", ";" ]	[ "std", "::", "vector", "<", "int", ">", "UsedRegisters", ";", "protected", ":", "LEONMachineFunctionPass", "(", "TargetMachine", "&", "tm", ",", "char", "&", "ID", ")", ";", "LEONMachineFunctionPass", "(", "char", "&", "ID", ")", ";", "int", "GetRegIndexForOperand", "(", "MachineInstr", "&", "MI", ",", "int", "OperandIndex", ")", ";", "void", "clearUsedRegisterList", "(", ")", "{", "UsedRegisters", ".", "clear", "(", ")", ";", "}", "void", "markRegisterUsed", "(", "int", "registerIndex", ")", "{", "UsedRegisters", ".", "push_back", "(" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,252	[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "ValTy", ",", "Res", ")", ";" ]	[ "SDValue", "Res", ";", "if", "(", "CP", "->", "isMachineConstantPoolEntry", "(", ")", ")", "Res", "=", "DAG", ".", "getTargetConstantPool", "(", "CP", "->", "getMachineCPVal", "(", ")", ",", "ValTy", ",", "CP", "->", "getAlignment", "(", ")", ")", ";", "else", "Res", "=", "DAG", ".", "getTargetConstantPool", "(", "CP", "->", "getConstVal", "(", ")", ",", "ValTy", ",", "CP", "->", "getAlignment", "(", ")", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	12,253	[ "unsigned", "CommutableOpIdx1", ";" ]	[ "}", "if", "(", "isMem", "(", "MI", ",", "LastCommutableVecOp", ")", ")", "LastCommutableVecOp", "--", ";", "if", "(", "SrcOpIdx1", "!=", "CommuteAnyOperandIndex", "&&", "(", "SrcOpIdx1", "<", "FirstCommutableVecOp", "\|\|", "SrcOpIdx1", ">", "LastCommutableVecOp", "\|\|", "SrcOpIdx1", "==", "KMaskOp", ")", ")", "return", "false", ";", "if", "(", "SrcOpIdx2", "!=", "CommuteAnyOperandIndex", "&&", "(", "SrcOpIdx2", "<", "FirstCommutableVecOp", "\|\|", "SrcOpIdx2", ">", "LastCommutableVecOp", "\|\|", "SrcOpIdx2", "==", "KMaskOp", ")", ")", "return", "false", ";", "if", "(", "SrcOpIdx1", "==", "CommuteAnyOperandIndex", "\|\|", "SrcOpIdx2", "==", "CommuteAnyOperandIndex", ")", "{", "unsigned", "CommutableOpIdx2", "=", "SrcOpIdx2", ";", "if", "(", "SrcOpIdx1", "==", "SrcOpIdx2", ")", "CommutableOpIdx2", "=", "LastCommutableVecOp", ";", "else", "if", "(", "SrcOpIdx2", "==", "CommuteAnyOperandIndex", ")", "CommutableOpIdx2", "=", "SrcOpIdx1", ";", "unsigned", "Op2Reg", "=", "MI", ".", "getOperand", "(", "CommutableOpIdx2", ")", ".", "getReg", "(", ")", ";" ]
LLVM	Mips	CPP	next_suggestion	CPU	12,254	[ "}" ]	[ "addPass", "(", "createMipsSEISelDag", "(", "getMipsTargetMachine", "(", ")", ")", ")", ";", "return", "false", ";" ]
GCC	h8300	MD	stmt_completion	MPU	12,255	[ "(", "symbol_ref", "<STR_LIT>", ")", ")", "]", ")" ]	[ "<STR_LIT>", "[", "(", "set", "(", "attr", "<STR_LIT>", ")" ]
LLVM	ARM64	TD	stmt_completion	CPU	12,256	[ ";" ]	[ "class", "BaseOneOperandFPComparison", "<", "bit", "signalAllNans", ",", "RegisterClass", "regtype", ",", "string", "asm", ",", "list", "<", "dag", ">", "pat", ">", ":", "I", "<", "(", "outs", ")", ",", "(", "ins", "regtype", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "pat", ">", ",", "Sched", "<", "[", "WriteFCmp", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "signalAllNans" ]
LLVM	PowerPC	CPP	program_repair	CPU	12,257	[ "<FIXS>", "Fixups", ".", "push_back", "(", "MCFixup", "::", "Create", "(", "IsLittleEndian", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "MO", ".", "getExpr", "(", ")", ",", "<FIXE>" ]	[ "return", "(", "(", "getMachineOpValue", "(", "MI", ",", "MO", ",", "Fixups", ",", "STI", ")", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", "\|", "RegBits", ";", "<BUGS>", "Fixups", ".", "push_back", "(", "MCFixup", "::", "Create", "(", "<NUM_LIT>", ",", "MO", ".", "getExpr", "(", ")", ",", "<BUGE>", "(", "MCFixupKind", ")", "PPC", "::", "fixup_ppc_half16ds", ")", ")", ";", "return", "RegBits", ";", "}" ]
LLVM	AMDGPU	CPP	code_generation	GPU	12,258	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "R600 Control Flow Finalizer Pass", "<STR_LIT>", ";", "}" ]	[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,259	[ "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_abssat", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_cf8126ae", ",", "TypeS_2op", ">", ",", "Enc_5e2823", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	MD	next_suggestion	CPU	12,260	[ "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "and", ":", "SI", "(", "lshiftrt", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "compare", ":", "CC", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,261	[ "}" ]	[ "AMDGPUReplaceLDSUseWithPointer", "(", ")", ":", "ModulePass", "(", "ID", ")", "{", "initializeAMDGPUReplaceLDSUseWithPointerPass", "(", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ")", ";" ]
GCC	rs6000	CPP	stmt_completion	CPU	12,262	[ "<NUM_LIT>", ")", ")", ";" ]	[ "return", "(", "(", "_", "_", "m128", ")", "vec_ctf", "(", "(", "_", "_", "v4si", ")", "_", "_", "A", "," ]
GCC	rs6000	MD	next_suggestion	CPU	12,263	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	12,264	[ ";" ]	[ "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isBarrier", "=", "<NUM_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>" ]
LLVM	AArch64	CPP	code_generation	CPU	12,265	[ "TargetLowering", "::", "AtomicExpansionKind", "AArch64TargetLowering", "::", "shouldExpandAtomicRMWInIR", "(", "AtomicRMWInst", "*", "AI", ")", "const", "{", "unsigned", "Size", "=", "AI", "->", "getType", "(", ")", "->", "getPrimitiveSizeInBits", "(", ")", ";", "if", "(", "Size", ">", "<NUM_LIT>", ")", "return", "AtomicExpansionKind", "::", "None", ";", "if", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Nand", ")", "return", "AtomicExpansionKind", "::", "LLSC", ";", "if", "(", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "And", ")", "\|\|", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Sub", ")", ")", "return", "AtomicExpansionKind", "::", "LLSC", ";", "return", "(", "Subtarget", "->", "hasLSE", "(", ")", "&&", "Size", "<", "<NUM_LIT>", ")", "?", "AtomicExpansionKind", "::", "None", ":", "AtomicExpansionKind", "::", "LLSC", ";", "}" ]	[ "Returns", "how", "the", "IR-level", "AtomicExpand", "pass", "should", "expand", "the", "given", "AtomicRMW", ",", "if", "at", "all", "." ]
GCC	arm	CPP	next_suggestion	CPU	12,266	[ "}" ]	[ "vst1q_lane_f16", "(", "float16_t", "*", "_", "_", "a", ",", "float16x8_t", "_", "_", "b", ",", "const", "int", "_", "_", "c", ")", "{", "_", "_", "builtin_neon_vst1_lanev8hf", "(", "_", "_", "a", ",", "_", "_", "b", ",", "_", "_", "c", ")", ";" ]
GCC	pa	MD	next_suggestion	CPU	12,267	[ "(", "const_int", "<NUM_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "eq", "(", "zero_extract", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "cond", "[", "(", "lt", "(", "abs", "(", "minus", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", "(", "pc", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")", "(", "const_int", "MAX_12BIT_OFFSET", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "lt", "(", "abs", "(", "minus", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", "(", "pc", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")", "(", "const_int", "MAX_17BIT_OFFSET", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "match_test", "<STR_LIT>", ")" ]
GCC	frv	CPP	next_suggestion	VLIW	12,268	[ "break", ";" ]	[ "if", "(", "GET_CODE", "(", "src", ")", "==", "SYMBOL_REF", ")", "{", "enum", "tls_model", "model", "=", "SYMBOL_REF_TLS_MODEL", "(", "src", ")", ";", "if", "(", "model", "!=", "<NUM_LIT>", ")", "src", "=", "frv_legitimize_tls_address", "(", "src", ",", "model", ")", ";", "}", "switch", "(", "mode", ")", "{", "case", "E_SImode", ":", "if", "(", "frv_emit_movsi", "(", "dest", ",", "src", ")", ")", "return", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,269	[ "<STR_LIT>", ":" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "isX18Reserved", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "hasBasePointer", "(", "MF", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "isX20Reserved", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::" ]
LLVM	Mips	CPP	stmt_completion	CPU	12,270	[ "createReg", "(", "Reg", ")", ")", ";" ]	[ "static", "DecodeStatus", "DecodeAFGR64RegisterClass", "(", "MCInst", "&", "Inst", ",", "unsigned", "RegNo", ",", "uint64_t", "Address", ",", "const", "MCDisassembler", "*", "Decoder", ")", "{", "if", "(", "RegNo", ">", "<NUM_LIT>", "\|\|", "RegNo", "%", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "unsigned", "Reg", "=", "getReg", "(", "Decoder", ",", "Mips", "::", "AFGR64RegClassID", ",", "RegNo", "/", "<NUM_LIT>", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::" ]
GCC	sh	MD	next_suggestion	CPU	12,271	[ "<STR_LIT>" ]	[ "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "{", "return", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>" ]
GCC	i386	CPP	stmt_completion	CPU	12,272	[ "_", "_", "m128h", "_", "_", "D", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m128h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_mul_sh", "(", "_", "_", "m128h", "_", "_", "A", ",", "_", "_", "mmask8", "_", "_", "B", ",", "_", "_", "m128h", "_", "_", "C", "," ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,273	[ "assert", "(", "ResourcesModel", "&&", "<STR_LIT>", "Unimplemented CreateTargetScheduleState.", "<STR_LIT>", ")", ";" ]	[ "VLIWResourceModel", "(", "const", "TargetMachine", "&", "TM", ",", "const", "TargetSchedModel", "*", "SM", ")", ":", "SchedModel", "(", "SM", ")", ",", "TotalPackets", "(", "<NUM_LIT>", ")", "{", "ResourcesModel", "=", "TM", ".", "getSubtargetImpl", "(", ")", "->", "getInstrInfo", "(", ")", "->", "CreateTargetScheduleState", "(", "&", "TM", ",", "nullptr", ")", ";" ]
LLVM	CellSPU	CPP	next_suggestion	MPU	12,274	[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VT", ",", "T", ",", "T", ",", "T", ",", "T", ")", ";" ]	[ "APInt", "APSplatBits", ",", "APSplatUndef", ";", "unsigned", "SplatBitSize", ";", "bool", "HasAnyUndefs", ";", "if", "(", "!", "BCN", "->", "isConstantSplat", "(", "APSplatBits", ",", "APSplatUndef", ",", "SplatBitSize", ",", "HasAnyUndefs", ",", "minSplatBits", ")", "\|\|", "minSplatBits", "<", "SplatBitSize", ")", "return", "SDValue", "(", ")", ";", "uint64_t", "SplatBits", "=", "APSplatBits", ".", "getZExtValue", "(", ")", ";", "unsigned", "SplatSize", "=", "SplatBitSize", "/", "<NUM_LIT>", ";", "switch", "(", "VT", ".", "getSimpleVT", "(", ")", ")", "{", "default", ":", "cerr", "<<", "<STR_LIT>", "CellSPU: Unhandled VT in LowerBUILD_VECTOR, VT = ", "<STR_LIT>", "<<", "VT", ".", "getMVTString", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "abort", "(", ")", ";", "case", "MVT", "::", "v4f32", ":", "{", "uint32_t", "Value32", "=", "uint32_t", "(", "SplatBits", ")", ";", "assert", "(", "SplatSize", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "LowerBUILD_VECTOR: Unexpected floating point vector element.", "<STR_LIT>", ")", ";", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "Value32", ",", "MVT", "::", "i32", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "MVT", "::", "v4f32", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "MVT", "::", "v4i32", ",", "T", ",", "T", ",", "T", ",", "T", ")", ")", ";", "break", ";", "}", "case", "MVT", "::", "v2f64", ":", "{", "uint64_t", "f64val", "=", "uint64_t", "(", "SplatBits", ")", ";", "assert", "(", "SplatSize", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "LowerBUILD_VECTOR: 64-bit float vector size > 8 bytes.", "<STR_LIT>", ")", ";", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "f64val", ",", "MVT", "::", "i64", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "MVT", "::", "v2f64", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "MVT", "::", "v2i64", ",", "T", ",", "T", ")", ")", ";", "break", ";", "}", "case", "MVT", "::", "v16i8", ":", "{", "unsigned", "short", "Value16", "=", "SplatBits", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "assign", "(", "<NUM_LIT>", ",", "DAG", ".", "getConstant", "(", "Value16", ",", "MVT", "::", "i16", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "VT", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "MVT", "::", "v8i16", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ")", ";", "}", "case", "MVT", "::", "v8i16", ":", "{", "unsigned", "short", "Value16", "=", "SplatBits", ";", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "Value16", ",", "EltVT", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "assign", "(", "<NUM_LIT>", ",", "T", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VT", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ";", "}", "case", "MVT", "::", "v4i32", ":", "{", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "unsigned", "(", "SplatBits", ")", ",", "VT", ".", "getVectorElementType", "(", ")", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,275	[ "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "*********** SelectionDAG after preprocessing: *********\\n", "<STR_LIT>", ";" ]	[ "if", "(", "T0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "continue", ";", "SDValue", "T1", "=", "T0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "T2", "=", "T0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "T1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", ")", "continue", ";", "SDValue", "C", "=", "T1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "ConstantSDNode", "", "CN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "C", ".", "getNode", "(", ")", ")", ";", "if", "(", "CN", "==", "nullptr", ")", "continue", ";", "unsigned", "CV", "=", "CN", "->", "getZExtValue", "(", ")", ";", "if", "(", "CV", ">", "<NUM_LIT>", ")", "continue", ";", "ConstantSDNode", "", "EN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "T2", ".", "getNode", "(", ")", ")", ";", "if", "(", "EN", "==", "nullptr", ")", "continue", ";", "unsigned", "EV", "=", "EN", "->", "getZExtValue", "(", ")", ";", "if", "(", "EV", "%", "(", "<NUM_LIT>", "<<", "CV", ")", "!=", "<NUM_LIT>", ")", "continue", ";", "unsigned", "DV", "=", "EV", "/", "(", "<NUM_LIT>", "<<", "CV", ")", ";", "SDLoc", "DL", "=", "SDLoc", "(", "I", ")", ";", "EVT", "VT", "=", "T0", ".", "getValueType", "(", ")", ";", "SDValue", "D", "=", "DAG", ".", "getConstant", "(", "DV", ",", "DL", ",", "VT", ")", ";", "SDValue", "NewAdd", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "VT", ",", "T1", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "D", ")", ";", "SDValue", "NewShl", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "DL", ",", "VT", ",", "NewAdd", ",", "C", ")", ";", "ReplaceNode", "(", "T0", ".", "getNode", "(", ")", ",", "NewShl", ".", "getNode", "(", ")", ")", ";", "}", "if", "(", "EnableAddressRebalancing", ")", "{", "rebalanceAddressTrees", "(", ")", ";" ]
LLVM	SNES	TD	stmt_completion	DSP	12,276	[ "<STR_LIT>", ",", "SDTIntShiftOp", ">", ";" ]	[ "def", "SNESlslLoop", ":", "SDNode", "<" ]
LLVM	AArch64	CPP	next_suggestion	CPU	12,277	[ "Op", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "ContainerVT", ",", "Pg", ",", "SrcOp1", ",", "SrcOp2", ")", ";" ]	[ "EVT", "SrcVT", "=", "SrcOp1", ".", "getValueType", "(", ")", ";", "if", "(", "NumOperands", ">", "<NUM_LIT>", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "EVT", "PairVT", "=", "SrcVT", ".", "getDoubleNumVectorElementsVT", "(", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "NumOperands", ";", "I", "+=", "<NUM_LIT>", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "PairVT", ",", "Op", "->", "getOperand", "(", "I", ")", ",", "Op", "->", "getOperand", "(", "I", "+", "<NUM_LIT>", ")", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "VT", ",", "Ops", ")", ";", "}", "EVT", "ContainerVT", "=", "getContainerForFixedLengthVector", "(", "DAG", ",", "VT", ")", ";", "SDValue", "Pg", "=", "getPredicateForFixedLengthVector", "(", "DAG", ",", "DL", ",", "SrcVT", ")", ";", "SrcOp1", "=", "convertToScalableVector", "(", "DAG", ",", "ContainerVT", ",", "SrcOp1", ")", ";", "SrcOp2", "=", "convertToScalableVector", "(", "DAG", ",", "ContainerVT", ",", "SrcOp2", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,278	[ "tMOVgpr2tgpr", ":" ]	[ "SrcSubIdx", "=", "DstSubIdx", "=", "<NUM_LIT>", ";", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "ARM", "::", "FCPYS", ":", "case", "ARM", "::", "FCPYD", ":", "case", "ARM", "::", "VMOVD", ":", "case", "ARM", "::", "VMOVQ", ":", "{", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "return", "true", ";", "}", "case", "ARM", "::", "MOVr", ":", "case", "ARM", "::", "tMOVr", ":", "case", "ARM", "::" ]
LLVM	AArch64	TD	stmt_completion	CPU	12,279	[ "UMSUBLrrr", "GPR32", ":", "$", "Rn", ",", "(", "MOVi32imm", "(", "trunc_imm", "imm", ":", "$", "C", ")", ")", ",", "XZR", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "i64", "(", "ineg", "(", "mul", "(", "zext", "GPR32", ":", "$", "Rn", ")", ",", "(", "i64imm_32bit", ":", "$", "C", ")", ")", ")", ")", ",", "(" ]
LLVM	SPIRV	TD	next_suggestion	Virtual ISA	12,280	[ "bits", "<", "<NUM_LIT>", ">", "Value", "=", "value", ";" ]	[ "class", "ImageChannelDataType", "<", "string", "name", ",", "bits", "<", "<NUM_LIT>", ">", "value", ">", "{", "string", "Name", "=", "name", ";" ]
GCC	loongarch	CPP	next_suggestion	CPU	12,281	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "m256i", "_", "_", "lasx_xvssrarn_w_d", "(", "_", "_", "m256i", "_", "<NUM_LIT>", ",", "_", "_", "m256i", "_", "<NUM_LIT>", ")", "{", "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_lasx_xvssrarn_w_d", "(", "(", "v4i64", ")", "_", "<NUM_LIT>", ",", "(", "v4i64", ")", "_", "<NUM_LIT>", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	12,282	[ "SDValue", "Cmov", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "VT", ",", "TrueOp", ",", "FalseOp", ",", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cond", ")", ";" ]	[ "SDValue", "FalseOp", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "TrueOp", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "(", "TrueOp", "==", "X", "&&", "FalseOp", "==", "NegX", ")", "&&", "!", "(", "TrueOp", "==", "NegX", "&&", "FalseOp", "==", "X", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "MVT", "VT", "=", "N", "->", "getSimpleValueType", "(", "<NUM_LIT>", ")", ";" ]
GCC	i386	MD	next_suggestion	CPU	12,283	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	ARM64	TD	next_suggestion	CPU	12,284	[ "let", "ParserMatchClass", "=", "Imm1_16Operand", ";" ]	[ "def", "vecshiftR16", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,285	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,286	[ "IntVal", ")", ")", "return", "MatchOperand_ParseFail", ";" ]	[ "if", "(", "getLexer", "(", ")", ".", "getKind", "(", ")", "==", "AsmToken", "::", "Minus", ")", "{", "Minus", "=", "true", ";", "Parser", ".", "Lex", "(", ")", ";", "}", "SMLoc", "S", "=", "Parser", ".", "getTok", "(", ")", ".", "getLoc", "(", ")", ";", "switch", "(", "getLexer", "(", ")", ".", "getKind", "(", ")", ")", "{", "case", "AsmToken", "::", "Integer", ":", "{", "int64_t", "IntVal", ";", "if", "(", "getParser", "(", ")", ".", "parseAbsoluteExpression", "(", "IntVal", ")", ")", "return", "MatchOperand_ParseFail", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "IntVal", ")", "&&", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "IntVal", ")", ")", "{", "Error", "(", "S", ",", "<STR_LIT>", "invalid immediate: only 32-bit values are legal", "<STR_LIT>", ")", ";", "return", "MatchOperand_ParseFail", ";", "}", "if", "(", "Minus", ")", "IntVal", "*=", "-", "<NUM_LIT>", ";", "Operands", ".", "push_back", "(", "AMDGPUOperand", "::", "CreateImm", "(", "IntVal", ",", "S", ")", ")", ";", "return", "MatchOperand_Success", ";", "}", "case", "AsmToken", "::", "Real", ":", "{", "int64_t", "IntVal", ";", "if", "(", "getParser", "(", ")", ".", "parseAbsoluteExpression", "(" ]
GCC	mips	MD	stmt_completion	CPU	12,287	[ "operands", "[", "<NUM_LIT>", "]", ")" ]	[ "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "P", "[", "(", "match_operand", ":", "P", "<NUM_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_LOADGP", ")", ")", "]", "<STR_LIT>", "{", "return", "mips_must_initialize_gp_p", "(", ")", "?", "<STR_LIT>", ":", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", "{", "operands", "[", "<NUM_LIT>", "]", "=", "gen_rtx_HIGH", "(", "Pmode", "," ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,288	[ "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";" ]	[ "def", "L2_loadalignb_zomap", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Ryy32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Ryy32in", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_5ef37dc4", ",", "TypeMAPPING", ">", "{", "let", "isPseudo", "=", "<NUM_LIT>", ";" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	12,289	[ "MF", ")", ";" ]	[ "if", "(", "MF", ".", "getTarget", "(", ")", ".", "getMCAsmInfo", "(", ")", "->", "getExceptionHandlingType", "(", ")", "!=", "ExceptionHandling", "::", "Wasm", ")", "return", "false", ";", "bool", "Changed", "=", "false", ";", "Changed", "\|=", "addRethrows", "(", "MF", ")", ";", "if", "(", "!", "MF", ".", "getFunction", "(", ")", ".", "hasPersonalityFn", "(", ")", ")", "return", "Changed", ";", "Changed", "\|=", "replaceFuncletReturns", "(", "MF", ")", ";", "Changed", "\|=", "hoistCatches", "(", "MF", ")", ";", "Changed", "\|=", "addCatchAlls", "(" ]
LLVM	X86	CPP	stmt_completion	CPU	12,290	[ ",", "makeArrayRef", "(", "Vec", "->", "op_begin", "(", ")", "+", "IdxVal", ",", "ElemsPerChunk", ")", ")", ";" ]	[ "unsigned", "Factor", "=", "VT", ".", "getSizeInBits", "(", ")", "/", "vectorWidth", ";", "EVT", "ResultVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "ElVT", ",", "VT", ".", "getVectorNumElements", "(", ")", "/", "Factor", ")", ";", "unsigned", "ElemsPerChunk", "=", "vectorWidth", "/", "ElVT", ".", "getSizeInBits", "(", ")", ";", "assert", "(", "isPowerOf2_32", "(", "ElemsPerChunk", ")", "&&", "<STR_LIT>", "Elements per chunk not power of 2", "<STR_LIT>", ")", ";", "IdxVal", "&=", "~", "(", "ElemsPerChunk", "-", "<NUM_LIT>", ")", ";", "if", "(", "Vec", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BUILD_VECTOR", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "ResultVT" ]
GCC	bfin	CPP	code_generation	DSP	12,291	[ "static", "bool", "must_save_p", "(", "bool", "is_inthandler", ",", "unsigned", "regno", ")", "{", "if", "(", "D_REGNO_P", "(", "regno", ")", ")", "{", "bool", "is_eh_return_reg", "=", "false", ";", "if", "(", "crtl", "->", "calls_eh_return", ")", "{", "unsigned", "j", ";", "for", "(", "j", "=", "<NUM_LIT>", ";", ";", "j", "++", ")", "{", "unsigned", "test", "=", "EH_RETURN_DATA_REGNO", "(", "j", ")", ";", "if", "(", "test", "==", "INVALID_REGNUM", ")", "break", ";", "if", "(", "test", "==", "regno", ")", "is_eh_return_reg", "=", "true", ";", "}", "}", "return", "(", "is_eh_return_reg", "\|\|", "(", "df_regs_ever_live_p", "(", "regno", ")", "&&", "!", "fixed_regs", "[", "regno", "]", "&&", "(", "is_inthandler", "\|\|", "!", "call_used_regs", "[", "regno", "]", ")", ")", ")", ";", "}", "else", "if", "(", "P_REGNO_P", "(", "regno", ")", ")", "{", "return", "(", "(", "df_regs_ever_live_p", "(", "regno", ")", "&&", "!", "fixed_regs", "[", "regno", "]", "&&", "(", "is_inthandler", "\|\|", "!", "call_used_regs", "[", "regno", "]", ")", ")", "\|\|", "(", "is_inthandler", "&&", "(", "ENABLE_WA_05000283", "\|\|", "ENABLE_WA_05000315", ")", "&&", "regno", "==", "REG_P5", ")", "\|\|", "(", "!", "TARGET_FDPIC", "&&", "regno", "==", "PIC_OFFSET_TABLE_REGNUM", "&&", "(", "crtl", "->", "uses_pic_offset_table", "\|\|", "(", "TARGET_ID_SHARED_LIBRARY", "&&", "!", "crtl", "->", "is_leaf", ")", ")", ")", ")", ";", "}", "else", "return", "(", "(", "is_inthandler", "\|\|", "!", "call_used_regs", "[", "regno", "]", ")", "&&", "(", "df_regs_ever_live_p", "(", "regno", ")", "\|\|", "(", "!", "leaf_function_p", "(", ")", "&&", "call_used_regs", "[", "regno", "]", ")", ")", ")", ";", "}" ]	[ "For", "a", "given", "REGNO", ",", "determine", "whether", "it", "must", "be", "saved", "in", "the", "function", "prologue", ".", "IS_INTHANDLER", "specifies", "whether", "we", "'re", "generating", "a", "normal", "prologue", "or", "an", "interrupt/exception", "one", "." ]
GCC	i386	MD	next_suggestion	CPU	12,292	[ "(", "const_int", "<NUM_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V16HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "V16HI", "(", "match_operand", ":", "V16HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")" ]
GCC	i386	CPP	next_suggestion	CPU	12,293	[ "}" ]	[ "emit_insn", "(", "gen_andqi3", "(", "ret", ",", "gen_lowpart", "(", "QImode", ",", "tag", ")", ",", "gen_int_mode", "(", "and", "_", "imm", ",", "QImode", ")", ")", ")", ";", "}", "else", "emit_move_insn", "(", "ret", ",", "gen_lowpart", "(", "QImode", ",", "tag", ")", ")", ";", "return", "ret", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	12,294	[ "lastInsIndex", "=", "index", ";" ]	[ "ARMFunctionInfo", "", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "ARMCCState", "CCInfo", "(", "CallConv", ",", "isVarArg", ",", "DAG", ".", "getMachineFunction", "(", ")", ",", "getTargetMachine", "(", ")", ",", "ArgLocs", ",", "", "DAG", ".", "getContext", "(", ")", ",", "Prologue", ")", ";", "CCInfo", ".", "AnalyzeFormalArguments", "(", "Ins", ",", "CCAssignFnForNode", "(", "CallConv", ",", "false", ",", "isVarArg", ")", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "ArgValues", ";", "int", "lastInsIndex", "=", "-", "<NUM_LIT>", ";", "SDValue", "ArgValue", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "ArgLocs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "i", "]", ";", "if", "(", "VA", ".", "isRegLoc", "(", ")", ")", "{", "EVT", "RegVT", "=", "VA", ".", "getLocVT", "(", ")", ";", "if", "(", "VA", ".", "needsCustom", "(", ")", ")", "{", "if", "(", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "v2f64", ")", "{", "SDValue", "ArgValue1", "=", "GetF64FormalArgument", "(", "VA", ",", "ArgLocs", "[", "++", "i", "]", ",", "Chain", ",", "DAG", ",", "dl", ")", ";", "VA", "=", "ArgLocs", "[", "++", "i", "]", ";", "SDValue", "ArgValue2", ";", "if", "(", "VA", ".", "isMemLoc", "(", ")", ")", "{", "int", "FI", "=", "MFI", "->", "CreateFixedObject", "(", "<NUM_LIT>", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", ")", ")", ";", "ArgValue2", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "f64", ",", "dl", ",", "Chain", ",", "FIN", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "FI", ")", ",", "false", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "}", "else", "{", "ArgValue2", "=", "GetF64FormalArgument", "(", "VA", ",", "ArgLocs", "[", "++", "i", "]", ",", "Chain", ",", "DAG", ",", "dl", ")", ";", "}", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "UNDEF", ",", "dl", ",", "MVT", "::", "v2f64", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "v2f64", ",", "ArgValue", ",", "ArgValue1", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "v2f64", ",", "ArgValue", ",", "ArgValue2", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ")", ")", ";", "}", "else", "ArgValue", "=", "GetF64FormalArgument", "(", "VA", ",", "ArgLocs", "[", "++", "i", "]", ",", "Chain", ",", "DAG", ",", "dl", ")", ";", "}", "else", "{", "const", "TargetRegisterClass", "*", "RC", ";", "if", "(", "RegVT", "==", "MVT", "::", "f32", ")", "RC", "=", "ARM", "::", "SPRRegisterClass", ";", "else", "if", "(", "RegVT", "==", "MVT", "::", "f64", ")", "RC", "=", "ARM", "::", "DPRRegisterClass", ";", "else", "if", "(", "RegVT", "==", "MVT", "::", "v2f64", ")", "RC", "=", "ARM", "::", "QPRRegisterClass", ";", "else", "if", "(", "RegVT", "==", "MVT", "::", "i32", ")", "RC", "=", "(", "AFI", "->", "isThumb1OnlyFunction", "(", ")", "?", "ARM", "::", "tGPRRegisterClass", ":", "ARM", "::", "GPRRegisterClass", ")", ";", "else", "llvm_unreachable", "(", "<STR_LIT>", "RegVT not supported by FORMAL_ARGUMENTS Lowering", "<STR_LIT>", ")", ";", "unsigned", "Reg", "=", "MF", ".", "addLiveIn", "(", "VA", ".", "getLocReg", "(", ")", ",", "RC", ")", ";", "ArgValue", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "dl", ",", "Reg", ",", "RegVT", ")", ";", "}", "switch", "(", "VA", ".", "getLocInfo", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown loc info!", "<STR_LIT>", ")", ";", "case", "CCValAssign", "::", "Full", ":", "break", ";", "case", "CCValAssign", "::", "BCvt", ":", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VA", ".", "getValVT", "(", ")", ",", "ArgValue", ")", ";", "break", ";", "case", "CCValAssign", "::", "SExt", ":", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertSext", ",", "dl", ",", "RegVT", ",", "ArgValue", ",", "DAG", ".", "getValueType", "(", "VA", ".", "getValVT", "(", ")", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VA", ".", "getValVT", "(", ")", ",", "ArgValue", ")", ";", "break", ";", "case", "CCValAssign", "::", "ZExt", ":", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "RegVT", ",", "ArgValue", ",", "DAG", ".", "getValueType", "(", "VA", ".", "getValVT", "(", ")", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VA", ".", "getValVT", "(", ")", ",", "ArgValue", ")", ";", "break", ";", "}", "InVals", ".", "push_back", "(", "ArgValue", ")", ";", "}", "else", "{", "assert", "(", "VA", ".", "isMemLoc", "(", ")", ")", ";", "assert", "(", "VA", ".", "getValVT", "(", ")", "!=", "MVT", "::", "i64", "&&", "<STR_LIT>", "i64 should already be lowered", "<STR_LIT>", ")", ";", "int", "index", "=", "ArgLocs", "[", "i", "]", ".", "getValNo", "(", ")", ";", "if", "(", "index", "!=", "lastInsIndex", ")", "{", "ISD", "::", "ArgFlagsTy", "Flags", "=", "Ins", "[", "index", "]", ".", "Flags", ";", "if", "(", "Flags", ".", "isByVal", "(", ")", ")", "{", "unsigned", "VARegSize", ",", "VARegSaveSize", ";", "computeRegArea", "(", "CCInfo", ",", "MF", ",", "VARegSize", ",", "VARegSaveSize", ")", ";", "VarArgStyleRegisters", "(", "CCInfo", ",", "DAG", ",", "dl", ",", "Chain", ",", "<NUM_LIT>", ")", ";", "unsigned", "Bytes", "=", "Flags", ".", "getByValSize", "(", ")", "-", "VARegSize", ";", "if", "(", "Bytes", "==", "<NUM_LIT>", ")", "Bytes", "=", "<NUM_LIT>", ";", "int", "FI", "=", "MFI", "->", "CreateFixedObject", "(", "Bytes", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "false", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", ")", ")", ")", ";", "}", "else", "{", "int", "FI", "=", "MFI", "->", "CreateFixedObject", "(", "VA", ".", "getLocVT", "(", ")", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", ")", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getLoad", "(", "VA", ".", "getValVT", "(", ")", ",", "dl", ",", "Chain", ",", "FIN", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "FI", ")", ",", "false", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ")", ";", "}" ]
LLVM	AMDGPU	CPP	code_generation	GPU	12,295	[ "SDValue", "AMDGPUTargetLowering", "::", "SplitVectorLoad", "(", "const", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "LoadSDNode", "*", "Load", "=", "cast", "<", "LoadSDNode", ">", "(", "Op", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDLoc", "SL", "(", "Op", ")", ";", "if", "(", "VT", ".", "getVectorNumElements", "(", ")", "==", "<NUM_LIT>", ")", "{", "SDValue", "Ops", "[", "<NUM_LIT>", "]", ";", "std", "::", "tie", "(", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", "[", "<NUM_LIT>", "]", ")", "=", "scalarizeVectorLoad", "(", "Load", ",", "DAG", ")", ";", "return", "DAG", ".", "getMergeValues", "(", "Ops", ",", "SL", ")", ";", "}", "SDValue", "BasePtr", "=", "Load", "->", "getBasePtr", "(", ")", ";", "EVT", "MemVT", "=", "Load", "->", "getMemoryVT", "(", ")", ";", "const", "MachinePointerInfo", "&", "SrcValue", "=", "Load", "->", "getMemOperand", "(", ")", "->", "getPointerInfo", "(", ")", ";", "EVT", "LoVT", ",", "HiVT", ";", "EVT", "LoMemVT", ",", "HiMemVT", ";", "SDValue", "Lo", ",", "Hi", ";", "std", "::", "tie", "(", "LoVT", ",", "HiVT", ")", "=", "getSplitDestVTs", "(", "VT", ",", "DAG", ")", ";", "std", "::", "tie", "(", "LoMemVT", ",", "HiMemVT", ")", "=", "getSplitDestVTs", "(", "MemVT", ",", "DAG", ")", ";", "std", "::", "tie", "(", "Lo", ",", "Hi", ")", "=", "splitVector", "(", "Op", ",", "SL", ",", "LoVT", ",", "HiVT", ",", "DAG", ")", ";", "unsigned", "Size", "=", "LoMemVT", ".", "getStoreSize", "(", ")", ";", "unsigned", "BaseAlign", "=", "Load", "->", "getAlignment", "(", ")", ";", "unsigned", "HiAlign", "=", "MinAlign", "(", "BaseAlign", ",", "Size", ")", ";", "SDValue", "LoLoad", "=", "DAG", ".", "getExtLoad", "(", "Load", "->", "getExtensionType", "(", ")", ",", "SL", ",", "LoVT", ",", "Load", "->", "getChain", "(", ")", ",", "BasePtr", ",", "SrcValue", ",", "LoMemVT", ",", "BaseAlign", ",", "Load", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ")", ";", "SDValue", "HiPtr", "=", "DAG", ".", "getObjectPtrOffset", "(", "SL", ",", "BasePtr", ",", "TypeSize", "::", "Fixed", "(", "Size", ")", ")", ";", "SDValue", "HiLoad", "=", "DAG", ".", "getExtLoad", "(", "Load", "->", "getExtensionType", "(", ")", ",", "SL", ",", "HiVT", ",", "Load", "->", "getChain", "(", ")", ",", "HiPtr", ",", "SrcValue", ".", "getWithOffset", "(", "LoMemVT", ".", "getStoreSize", "(", ")", ")", ",", "HiMemVT", ",", "HiAlign", ",", "Load", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ")", ";", "SDValue", "Join", ";", "if", "(", "LoVT", "==", "HiVT", ")", "{", "Join", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "SL", ",", "VT", ",", "LoLoad", ",", "HiLoad", ")", ";", "}", "else", "{", "Join", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "SL", ",", "VT", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ",", "LoLoad", ",", "DAG", ".", "getVectorIdxConstant", "(", "<NUM_LIT>", ",", "SL", ")", ")", ";", "Join", "=", "DAG", ".", "getNode", "(", "HiVT", ".", "isVector", "(", ")", "?", "ISD", "::", "INSERT_SUBVECTOR", ":", "ISD", "::", "INSERT_VECTOR_ELT", ",", "SL", ",", "VT", ",", "Join", ",", "HiLoad", ",", "DAG", ".", "getVectorIdxConstant", "(", "LoVT", ".", "getVectorNumElements", "(", ")", ",", "SL", ")", ")", ";", "}", "SDValue", "Ops", "[", "]", "=", "{", "Join", ",", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "SL", ",", "MVT", "::", "Other", ",", "LoLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "HiLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ")", "}", ";", "return", "DAG", ".", "getMergeValues", "(", "Ops", ",", "SL", ")", ";", "}" ]	[ "Split", "a", "vector", "load", "into", "2", "loads", "of", "half", "the", "vector", "." ]
LLVM	AArch64	TD	next_suggestion	CPU	12,296	[ "}" ]	[ "class", "PCRelLabel", "<", "int", "N", ">", ":", "BranchTarget", "<", "N", ">", "{", "let", "Name", "=", "<STR_LIT>", "#", "N", ";" ]
GCC	rx	MD	stmt_completion	CPU	12,297	[ ")" ]	[ "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,298	[ "<<", "pReloc", ".", "symInfo", "(", ")", "->", "name", "(", ")", ";" ]	[ "case", "llvm", "::", "ELF", "::", "R_ARM_TLS_DTPMOD32", ":", "case", "llvm", "::", "ELF", "::", "R_ARM_TLS_DTPOFF32", ":", "case", "llvm", "::", "ELF", "::", "R_ARM_TLS_TPOFF32", ":", "break", ";", "default", ":", "error", "(", "diag", "::", "non_pic_relocation", ")", "<<", "getName", "(", "pReloc", ".", "type", "(", ")", ")" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	12,299	[ ")", ";" ]	[ "if", "(", "!", "Stubs", ".", "empty", "(", ")", ")", "{", "OutStreamer", ".", "SwitchSection", "(", "TLOFELF", ".", "getDataRelSection", "(", ")", ")", ";", "const", "DataLayout", "*", "TD", "=", "TM", ".", "getDataLayout", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "Stubs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "OutStreamer", ".", "EmitLabel", "(", "Stubs", "[", "i", "]", ".", "first", ")", ";", "OutStreamer", ".", "EmitSymbolValue", "(", "Stubs", "[", "i", "]", ".", "second", ".", "getPointer", "(", ")", ",", "TD", "->", "getPointerSize", "(", "<NUM_LIT>", ")", ")", ";", "}", "Stubs", ".", "clear", "(" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,200

[ ";" ]

[ "if", "(", "STI", ".", "getFeatureBits", "(", ")", "[", "llvm", "::", "ARM", "::", "HasV8Ops", "]", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<NUM_LIT>", ")", "{", "Info", "=", "<STR_LIT>", "applying IT instruction to more than one subsequent instruction is ", "<STR_LIT>", "<STR_LIT>", "deprecated", "<STR_LIT>", ";", "return", "true", ";", "}", "return", "false" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,201

[ "}" ]

[ "bool", "HexagonTargetLowering", "::", "isFPImmLegal", "(", "const", "APFloat", "&", "Imm", ",", "EVT", "VT", ")", "const", "{", "return", "Subtarget", ".", "hasV5TOps", "(", ")", ";" ]

GCC

mips

MD

next_suggestion

CPU

12,202

[ "{" ]

[ "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,203

[ "AU", ".", "addPreserved", "<", "MachineDominatorTree", ">", "(", ")", ";" ]

[ "AU", ".", "addRequired", "<", "TargetPassConfig", ">", "(", ")", ";", "AU", ".", "setPreservesCFG", "(", ")", ";", "getSelectionDAGFallbackAnalysisUsage", "(", "AU", ")", ";", "AU", ".", "addRequired", "<", "GISelKnownBitsAnalysis", ">", "(", ")", ";", "AU", ".", "addPreserved", "<", "GISelKnownBitsAnalysis", ">", "(", ")", ";", "if", "(", "!", "IsOptNone", ")", "{", "AU", ".", "addRequired", "<", "MachineDominatorTree", ">", "(", ")", ";" ]

GCC

aarch64

MD

next_suggestion

CPU

12,204

[ "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")" ]

[ "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "{", "aarch64_split_atomic_op", "(", "<", "CODE", ">", ",", "NULL", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]

LLVM

ARM

CPP

next_suggestion

CPU

12,205

[ "}" ]

[ "DecodeStatus", "S", "=", "MCDisassembler", "::", "Success", ";", "if", "(", "Val", "==", "<NUM_LIT>", ")", "S", "=", "MCDisassembler", "::", "Fail", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "Val", ")", ")", ";", "return", "S", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

12,206

[ "A64FXGI03", "]", ">", "{" ]

[ "def", "A64FXWrite_BIF", ":", "SchedWriteRes", "<", "[" ]

LLVM

Mips

TD

stmt_completion

CPU

12,207

[ "}", "=", "minor", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "n", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "ws", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]

LLVM

AArch64

CPP

program_repair

CPU

12,208

[ "<FIXS>", "bool", "SimplifyValuePattern", "(", "SmallVector", "Value", "*", ">", "&", "Vec", ",", "bool", "AllowPoison", ")", "{", "<FIXE>" ]

[ "return", "std", "::", "nullopt", ";", "}", "<BUGS>", "bool", "SimplifyValuePattern", "(", "SmallVector", "Value", "*", ">", "&", "Vec", ")", "{", "<BUGE>", "size_t", "VecSize", "=", "Vec", ".", "size", "(", ")", ";", "if", "(", "VecSize", "==", "<NUM_LIT>", ")", "return", "true", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,209

[ "?", "AMDGPU", "::", "SGPRRegBank", ":", "AMDGPU", "::", "VGPRRegBank", ";" ]

[ "if", "(", "&", "RC", "==", "&", "AMDGPU", "::", "SReg_1RegClass", ")", "return", "AMDGPU", "::", "VCCRegBank", ";", "return", "TRI", "->", "isSGPRClass", "(", "&", "RC", ")" ]

LLVM

ARM

CPP

next_suggestion

CPU

12,210

[ "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.eabi_attribute ", "<STR_LIT>", "+", "Twine", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "+", "<STR_LIT>", ", 1", "<STR_LIT>", ")", ";" ]

[ "if", "(", "RelocM", "==", "Reloc", "::", "PIC_", "||", "RelocM", "==", "Reloc", "::", "DynamicNoPIC", ")", "{", "TargetLoweringObjectFileMachO", "&", "TLOFMacho", "=", "static_cast", "<", "TargetLoweringObjectFileMachO", "&", ">", "(", "getObjFileLowering", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "TLOFMacho", ".", "getTextSection", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "TLOFMacho", ".", "getTextCoalSection", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "TLOFMacho", ".", "getConstTextCoalSection", "(", ")", ")", ";", "if", "(", "RelocM", "==", "Reloc", "::", "DynamicNoPIC", ")", "{", "const", "MCSection", "*", "sect", "=", "OutContext", ".", "getMachOSection", "(", "<STR_LIT>", "__TEXT", "<STR_LIT>", ",", "<STR_LIT>", "__symbol_stub4", "<STR_LIT>", ",", "MCSectionMachO", "::", "S_SYMBOL_STUBS", ",", "<NUM_LIT>", ",", "SectionKind", "::", "getText", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "sect", ")", ";", "}", "else", "{", "const", "MCSection", "*", "sect", "=", "OutContext", ".", "getMachOSection", "(", "<STR_LIT>", "__TEXT", "<STR_LIT>", ",", "<STR_LIT>", "__picsymbolstub4", "<STR_LIT>", ",", "MCSectionMachO", "::", "S_SYMBOL_STUBS", ",", "<NUM_LIT>", ",", "SectionKind", "::", "getText", "(", ")", ")", ";", "OutStreamer", ".", "SwitchSection", "(", "sect", ")", ";", "}", "}", "}", "OutStreamer", ".", "EmitRawText", "(", "StringRef", "(", "<STR_LIT>", "\\t.syntax unified", "<STR_LIT>", ")", ")", ";", "if", "(", "Subtarget", "->", "isTargetELF", "(", ")", ")", "{", "std", "::", "string", "CPUString", "=", "Subtarget", "->", "getCPUString", "(", ")", ";", "if", "(", "CPUString", "!=", "<STR_LIT>", "generic", "<STR_LIT>", ")", "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.cpu ", "<STR_LIT>", "+", "Twine", "(", "CPUString", ")", ")", ";", "if", "(", "Subtarget", "->", "hasVFP2", "(", ")", ")", "OutStreamer", ".", "EmitRawText", "(", "<STR_LIT>", "\\t.eabi_attribute ", "<STR_LIT>", "+", "Twine", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "+", "<STR_LIT>", ", 2", "<STR_LIT>", ")", ";", "if", "(", "!", "UnsafeFPMath", ")", "{" ]

GCC

i386

MD

next_suggestion

CPU

12,211

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

m68k

CPP

next_suggestion

MPU

12,212

[ "dl", ".", "l", ".", "upper", "|=", "(", "a1", ">>", "<NUM_LIT>", "L", ")", "&", "~", "HIDDEND", ";" ]

[ "if", "(", "!", "a1", ")", "{", "dl", ".", "l", ".", "upper", "=", "dl", ".", "l", ".", "lower", "=", "<NUM_LIT>", ";", "return", "dl", ".", "d", ";", "}", "if", "(", "a1", "<", "<NUM_LIT>", ")", "{", "sign", "=", "SIGNBIT", ";", "a1", "=", "(", "long", ")", "-", "(", "unsigned", "long", ")", "a1", ";", "if", "(", "a1", "<", "<NUM_LIT>", ")", "{", "dl", ".", "l", ".", "upper", "=", "SIGNBIT", "|", "(", "(", "<NUM_LIT>", "+", "EXCESSD", ")", "<<", "<NUM_LIT>", "L", ")", ";", "dl", ".", "l", ".", "lower", "=", "<NUM_LIT>", ";", "return", "dl", ".", "d", ";", "}", "}", "while", "(", "a1", "<", "<NUM_LIT>", "L", ")", "{", "a1", "<<=", "<NUM_LIT>", ";", "exp", "-=", "<NUM_LIT>", ";", "}", "while", "(", "a1", "<", "<NUM_LIT>", "L", ")", "{", "a1", "<<=", "<NUM_LIT>", ";", "exp", "--", ";", "}", "dl", ".", "l", ".", "upper", "=", "sign", ";", "dl", ".", "l", ".", "upper", "|=", "exp", "<<", "<NUM_LIT>", "L", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,213

[ "::", "<STR_LIT>", ":" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Changed", "=", "convertSpPAInstr", "(", "MBB", ",", "MI", ")", "|", "Changed", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "Changed", "=", "convertRetPAInstr", "(", "MBB", ",", "MI", ")", "|", "Changed", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>" ]

LLVM

Sparc

CPP

stmt_completion

CPU

12,214

[ ")", ".", "addMBB", "(", "TBB", ")", ";" ]

[ "assert", "(", "Cond", ".", "empty", "(", ")", "&&", "!", "FBB", "&&", "TBB", "&&", "<STR_LIT>", "Can only handle uncond branches!", "<STR_LIT>", ")", ";", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")" ]

GCC

stormy16

MD

next_suggestion

CPU

12,215

[ "(", "use", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

GCC

xtensa

MD

next_suggestion

MPU

12,216

[ "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "]", ")" ]

[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")" ]

LLVM

X86

CPP

next_suggestion

CPU

12,217

[ "case", "X86", "::", "CJEf64rm", ":" ]

[ "case", "X86", "::", "CJE64rm", ":", "NativeOpcode", "=", "X86", "::", "CMP64rm", ";", "result", "=", "true", ";", "break", ";", "case", "X86", "::", "FS_CJE32rm", ":", "isFrameSetup", "=", "true", ";", "case", "X86", "::", "CJE32rm", ":", "NativeOpcode", "=", "X86", "::", "CMP32rm", ";", "result", "=", "true", ";", "break", ";", "case", "X86", "::", "FS_CJE16rm", ":", "isFrameSetup", "=", "true", ";", "case", "X86", "::", "CJE16rm", ":", "NativeOpcode", "=", "X86", "::", "CMP16rm", ";", "result", "=", "true", ";", "break", ";", "case", "X86", "::", "FS_CJE8rm", ":", "isFrameSetup", "=", "true", ";", "case", "X86", "::", "CJE8rm", ":", "NativeOpcode", "=", "X86", "::", "CMP8rm", ";", "result", "=", "true", ";", "break", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

12,218

[ ";" ]

[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "SVT", "=", "VT", ".", "getScalarType", "(", ")", ";", "EVT", "InVT", "=", "N0", ".", "getValueType", "(", ")", ";", "EVT", "InSVT", "=", "InVT", ".", "getScalarType", "(", ")", ";", "if", "(", "!", "VT", ".", "isVector", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "SVT", "!=", "MVT", "::", "i64", "&&", "SVT", "!=", "MVT", "::", "i32", "&&", "SVT", "!=", "MVT", "::", "i16", ")", "return", "SDValue", "(", ")", ";", "if", "(", "InSVT", "!=", "MVT", "::", "i32", "&&", "InSVT", "!=", "MVT", "::", "i16", "&&", "InSVT", "!=", "MVT", "::", "i8", ")", "return", "SDValue", "(", ")", ";", "if", "(", "Subtarget", ".", "hasInt256", "(", ")", "&&", "DAG", ".", "getTargetLoweringInfo", "(", ")", ".", "isTypeLegal", "(", "VT", ")", "&&", "DAG", ".", "getTargetLoweringInfo", "(", ")", ".", "isTypeLegal", "(", "InVT", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "auto", "ExtendVecSize", "=", "[", "&", "DAG", "]", "(", "const", "SDLoc", "&", "DL", ",", "SDValue", "N", ",", "unsigned", "Size", ")", "{", "EVT", "InVT", "=", "N", ".", "getValueType", "(", ")", ";", "EVT", "OutVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "InVT", ".", "getScalarType", "(", ")", ",", "Size", "/", "InVT", ".", "getScalarSizeInBits", "(", ")", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Opnds", "(", "Size", "/", "InVT", ".", "getSizeInBits", "(", ")", ",", "DAG", ".", "getUNDEF", "(", "InVT", ")", ")", ";", "Opnds", "[", "<NUM_LIT>", "]", "=", "N", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "OutVT", ",", "Opnds", ")", ";", "}", ";", "if", "(", "VT", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", "&&", "!", "(", "<NUM_LIT>", "%", "VT", ".", "getSizeInBits", "(", ")", ")", ")", "{", "unsigned", "Scale", "=", "<NUM_LIT>", "/", "VT", ".", "getSizeInBits", "(", ")", ";", "EVT", "ExVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "SVT", ",", "<NUM_LIT>", "/", "SVT", ".", "getSizeInBits", "(", ")", ")", ";", "SDValue", "Ex", "=", "ExtendVecSize", "(", "DL", ",", "N0", ",", "Scale", "*", "InVT", ".", "getSizeInBits", "(", ")", ")", ";", "SDValue", "SExt", "=", "DAG", ".", "getNode", "(", "Opcode", ",", "DL", ",", "ExVT", ",", "Ex", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "DL", ",", "VT", ",", "SExt", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "DL", ")", ")", ";", "}", "if", "(", "!", "Subtarget", ".", "hasSSE41", "(", ")", "||", "VT", ".", "is128BitVector", "(", ")", "||", "(", "VT", ".", "is256BitVector", "(", ")", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", "||", "(", "VT", ".", "is512BitVector", "(", ")", "&&", "Subtarget", ".", "useAVX512Regs", "(", ")", ")", ")", "{", "SDValue", "ExOp", "=", "ExtendVecSize", "(", "DL", ",", "N0", ",", "VT", ".", "getSizeInBits", "(", ")", ")", ";", "return", "Opcode", "==", "ISD", "::", "SIGN_EXTEND", "?", "DAG", ".", "getSignExtendVectorInReg", "(", "ExOp", ",", "DL", ",", "VT", ")", ":", "DAG", ".", "getZeroExtendVectorInReg", "(", "ExOp", ",", "DL", ",", "VT", ")", ";", "}", "auto", "SplitAndExtendInReg", "=", "[", "&", "]", "(", "unsigned", "SplitSize", ")", "{", "unsigned", "NumVecs", "=", "VT", ".", "getSizeInBits", "(", ")", "/", "SplitSize", ";", "unsigned", "NumSubElts", "=", "SplitSize", "/", "SVT", ".", "getSizeInBits", "(", ")", ";", "EVT", "SubVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "SVT", ",", "NumSubElts", ")", ";", "EVT", "InSubVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "InSVT", ",", "NumSubElts", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Opnds", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "Offset", "=", "<NUM_LIT>", ";", "i", "!=", "NumVecs", ";", "++", "i", ",", "Offset", "+=", "NumSubElts", ")", "{", "SDValue", "SrcVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "DL", ",", "InSubVT", ",", "N0", ",", "DAG", ".", "getIntPtrConstant", "(", "Offset", ",", "DL", ")", ")", ";", "SrcVec", "=", "ExtendVecSize", "(", "DL", ",", "SrcVec", ",", "SplitSize", ")", ";", "SrcVec", "=", "Opcode", "==", "ISD", "::", "SIGN_EXTEND", "?", "DAG", ".", "getSignExtendVectorInReg", "(", "SrcVec", ",", "DL", ",", "SubVT", ")", ":", "DAG", ".", "getZeroExtendVectorInReg", "(", "SrcVec", ",", "DL", ",", "SubVT", ")", ";", "Opnds", ".", "push_back", "(", "SrcVec", ")", ";", "}", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "VT", ",", "Opnds", ")", ";", "}", ";", "if", "(", "!", "Subtarget", ".", "hasInt256", "(", ")", "&&", "!", "(", "VT", ".", "getSizeInBits", "(", ")", "%", "<NUM_LIT>", ")", ")", "return", "SplitAndExtendInReg", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "Subtarget", ".", "useAVX512Regs", "(", ")", "&&", "!", "(", "VT", ".", "getSizeInBits", "(", ")", "%", "<NUM_LIT>", ")", ")", "return", "SplitAndExtendInReg", "(", "<NUM_LIT>", ")", ";", "return", "SDValue", "(", ")" ]

GCC

tilepro

MD

stmt_completion

VLIW

12,219

[ ")", "]" ]

[ "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

GCC

arm

CPP

code_generation

CPU

12,220

[ "void", "build", "(", "function_builder", "&", "b", ",", "const", "function_group_info", "&", "group", ",", "bool", "preserve_user_namespace", ")", "const", "override", "{", "b", ".", "add_overloaded_functions", "(", "group", ",", "MODE_none", ",", "preserve_user_namespace", ")", ";", "build_all", "(", "b", ",", "<STR_LIT>", "v0,v0,v0,p", "<STR_LIT>", ",", "group", ",", "MODE_none", ",", "preserve_user_namespace", ")", ";", "}" ]

[ "Build", "new", "chain", "starting", "from", "insn", "INSN_UID", "recursively", "adding", "all", "dependent", "uses", "and", "definitions", ".", "Return", "true", "if", "OK", ",", "false", "if", "the", "chain", "discovery", "was", "aborted", "." ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,221

[ ",", "Ops", ")", ";" ]

[ "unsigned", "EltSize", "=", "VT", ".", "getScalarSizeInBits", "(", ")", "/", "<NUM_LIT>", ";", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "MVT", "TruncVT", "=", "MVT", "::", "getIntegerVT", "(", "EltSize", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElts", ";", "++", "i", ")", "{", "ConstantSDNode", "*", "C", "=", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "i", ")", ")", ";", "const", "APInt", "&", "CInt", "=", "C", "->", "getAPIntValue", "(", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "CInt", ".", "zextOrTrunc", "(", "<NUM_LIT>", ")", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "}", "return", "DAG", ".", "getBuildVector", "(", "MVT", "::", "getVectorVT", "(", "TruncVT", ",", "NumElts", ")", ",", "dl" ]

LLVM

X86

TD

stmt_completion

CPU

12,222

[ "VR128", ":", "$", "src", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "store", "(", "v2i64", "VR128", ":", "$", "src", ")", ",", "addr", ":", "$", "dst", ")", ",", "(", "MOVUPSmr", "addr", ":", "$", "dst", "," ]

LLVM

Hexagon

TD

stmt_completion

DSP

12,223

[ "=", "<STR_LIT>", ";" ]

[ "def", "A2_pandf", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_4c5ba658", ",", "TypeALU32_3op", ">", ",", "Enc_ea4c54", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "BaseOpcode" ]

LLVM

ARM64

TD

stmt_completion

CPU

12,224

[ "}", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm8", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,225

[ "}" ]

[ "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,226

[ "VCC", ")", "{" ]

[ "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_NOP", "&&", "Next", "!=", "MBB", ".", "end", "(", ")", "&&", "(", "*", "Next", ")", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_NOP", ")", "{", "MachineInstr", "&", "NextMI", "=", "*", "Next", ";", "uint8_t", "Nop0", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ";", "uint8_t", "Nop1", "=", "NextMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ";", "if", "(", "Nop0", "+", "Nop1", "<=", "<NUM_LIT>", ")", "{", "NextMI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setImm", "(", "Nop0", "+", "Nop1", "-", "<NUM_LIT>", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "}", "continue", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ADD_I32", "||", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_MUL_I32", ")", "{", "const", "MachineOperand", "*", "Dest", "=", "&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "*", "Src0", "=", "&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "*", "Src1", "=", "&", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "Src0", "->", "isReg", "(", ")", "&&", "Src1", "->", "isReg", "(", ")", ")", "{", "if", "(", "TII", "->", "commuteInstruction", "(", "MI", ",", "false", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "std", "::", "swap", "(", "Src0", ",", "Src1", ")", ";", "}", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "Dest", "->", "getReg", "(", ")", ")", "&&", "Src0", "->", "isReg", "(", ")", ")", "{", "MRI", ".", "setRegAllocationHint", "(", "Dest", "->", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "Src0", "->", "getReg", "(", ")", ")", ";", "MRI", ".", "setRegAllocationHint", "(", "Src0", "->", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "Dest", "->", "getReg", "(", ")", ")", ";", "continue", ";", "}", "if", "(", "Src0", "->", "isReg", "(", ")", "&&", "Src0", "->", "getReg", "(", ")", "==", "Dest", "->", "getReg", "(", ")", ")", "{", "if", "(", "Src1", "->", "isImm", "(", ")", "&&", "isKImmOperand", "(", "TII", ",", "*", "Src1", ")", ")", "{", "unsigned", "Opc", "=", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_ADD_I32", ")", "?", "AMDGPU", "::", "S_ADDK_I32", ":", "AMDGPU", "::", "S_MULK_I32", ";", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "Opc", ")", ")", ";", "MI", ".", "tieOperands", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "}", "}", "}", "if", "(", "MI", ".", "isCompare", "(", ")", "&&", "TII", "->", "isSOPC", "(", "MI", ")", ")", "{", "shrinkScalarCompare", "(", "TII", ",", "MI", ")", ";", "continue", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "S_MOV_B32", ")", "{", "const", "MachineOperand", "&", "Dst", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "&", "Src", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Src", ".", "isImm", "(", ")", "&&", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "Dst", ".", "getReg", "(", ")", ")", ")", "{", "int32_t", "ReverseImm", ";", "if", "(", "isKImmOperand", "(", "TII", ",", "Src", ")", ")", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOVK_I32", ")", ")", ";", "else", "if", "(", "isReverseInlineImm", "(", "TII", ",", "Src", ",", "ReverseImm", ")", ")", "{", "MI", ".", "setDesc", "(", "TII", "->", "get", "(", "AMDGPU", "::", "S_BREV_B32", ")", ")", ";", "Src", ".", "setImm", "(", "ReverseImm", ")", ";", "}", "}", "continue", ";", "}", "if", "(", "!", "TII", "->", "hasVALU32BitEncoding", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "if", "(", "!", "canShrink", "(", "MI", ",", "TII", ",", "TRI", ",", "MRI", ")", ")", "{", "if", "(", "!", "MI", ".", "isCommutable", "(", ")", "||", "!", "TII", "->", "commuteInstruction", "(", "MI", ")", "||", "!", "canShrink", "(", "MI", ",", "TII", ",", "TRI", ",", "MRI", ")", ")", "continue", ";", "}", "if", "(", "!", "TII", "->", "hasVALU32BitEncoding", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "int", "Op32", "=", "AMDGPU", "::", "getVOPe32", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "TII", "->", "isVOPC", "(", "Op32", ")", ")", "{", "unsigned", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "DstReg", ")", ")", "{", "MRI", ".", "setRegAllocationHint", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "AMDGPU", "::", "VCC", ")", ";", "continue", ";", "}", "if", "(", "DstReg", "!=", "AMDGPU", "::", "VCC", ")", "continue", ";", "}", "if", "(", "Op32", "==", "AMDGPU", "::", "V_CNDMASK_B32_e32", ")", "{", "const", "MachineOperand", "*", "Src2", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "if", "(", "!", "Src2", "->", "isReg", "(", ")", ")", "continue", ";", "unsigned", "SReg", "=", "Src2", "->", "getReg", "(", ")", ";", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "SReg", ")", ")", "{", "MRI", ".", "setRegAllocationHint", "(", "SReg", ",", "<NUM_LIT>", ",", "AMDGPU", "::", "VCC", ")", ";", "continue", ";", "}", "if", "(", "SReg", "!=", "AMDGPU", "::", "VCC", ")", "continue", ";", "}", "const", "MachineOperand", "*", "SDst", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "sdst", ")", ";", "const", "MachineOperand", "*", "Src2", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "if", "(", "SDst", ")", "{", "if", "(", "SDst", "->", "getReg", "(", ")", "!=", "AMDGPU", "::", "VCC", ")", "{", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "SDst", "->", "getReg", "(", ")", ")", ")", "MRI", ".", "setRegAllocationHint", "(", "SDst", "->", "getReg", "(", ")", ",", "<NUM_LIT>", ",", "AMDGPU", "::", "VCC", ")", ";", "continue", ";", "}", "if", "(", "Src2", "&&", "Src2", "->", "getReg", "(", ")", "!=", "AMDGPU", "::" ]

GCC

s390

CPP

stmt_completion

MPU

12,227

[ "s390_hotpatch_hw_after_label", ";" ]

[ "attr", "=", "lookup_attribute", "(", "<STR_LIT>", "hotpatch", "<STR_LIT>", ",", "DECL_ATTRIBUTES", "(", "decl", ")", ")", ";", "if", "(", "attr", ")", "{", "tree", "args", "=", "TREE_VALUE", "(", "attr", ")", ";", "*", "hw_before", "=", "TREE_INT_CST_LOW", "(", "TREE_VALUE", "(", "args", ")", ")", ";", "*", "hw_after", "=", "TREE_INT_CST_LOW", "(", "TREE_VALUE", "(", "TREE_CHAIN", "(", "args", ")", ")", ")", ";", "}", "else", "{", "*", "hw_before", "=", "s390_hotpatch_hw_before_label", ";", "*", "hw_after", "=" ]

GCC

arm

MD

stmt_completion

CPU

12,228

[ ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_merge", ":", "V4HI", "(", "vec_duplicate", ":", "V4HI", "(", "truncate", ":", "HI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,229

[ "(", "MI", ")", ")", ")", ")", "{" ]

[ "if", "(", "isVOP3", "(", "MI", ")", ")", "{", "legalizeOperandsVOP3", "(", "MRI", ",", "MI", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "isSMRD", "(", "MI", ")", ")", "{", "legalizeOperandsSMRD", "(", "MRI", ",", "MI", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "isFLAT", "(", "MI", ")", ")", "{", "legalizeOperandsFLAT", "(", "MRI", ",", "MI", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "PHI", ")", "{", "const", "TargetRegisterClass", "*", "RC", "=", "nullptr", ",", "*", "SRC", "=", "nullptr", ",", "*", "VRC", "=", "nullptr", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MI", ".", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "i", "+=", "<NUM_LIT>", ")", "{", "if", "(", "!", "MI", ".", "getOperand", "(", "i", ")", ".", "isReg", "(", ")", "||", "!", "MI", ".", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ".", "isVirtual", "(", ")", ")", "continue", ";", "const", "TargetRegisterClass", "*", "OpRC", "=", "MRI", ".", "getRegClass", "(", "MI", ".", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ";", "if", "(", "RI", ".", "hasVectorRegisters", "(", "OpRC", ")", ")", "{", "VRC", "=", "OpRC", ";", "}", "else", "{", "SRC", "=", "OpRC", ";", "}", "}", "if", "(", "VRC", "||", "!", "RI", ".", "isSGPRClass", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "!", "VRC", ")", "{", "assert", "(", "SRC", ")", ";", "if", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", "==", "&", "AMDGPU", "::", "VReg_1RegClass", ")", "{", "VRC", "=", "&", "AMDGPU", "::", "VReg_1RegClass", ";", "}", "else", "VRC", "=", "RI", ".", "hasAGPRs", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ")", "?", "RI", ".", "getEquivalentAGPRClass", "(", "SRC", ")", ":", "RI", ".", "getEquivalentVGPRClass", "(", "SRC", ")", ";", "}", "else", "{", "VRC", "=", "RI", ".", "hasAGPRs", "(", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ")", "?", "RI", ".", "getEquivalentAGPRClass", "(", "VRC", ")", ":", "RI", ".", "getEquivalentVGPRClass", "(", "VRC", ")", ";", "}", "RC", "=", "VRC", ";", "}", "else", "{", "RC", "=", "SRC", ";", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "MI", ".", "getNumOperands", "(", ")", ";", "I", "!=", "E", ";", "I", "+=", "<NUM_LIT>", ")", "{", "MachineOperand", "&", "Op", "=", "MI", ".", "getOperand", "(", "I", ")", ";", "if", "(", "!", "Op", ".", "isReg", "(", ")", "||", "!", "Op", ".", "getReg", "(", ")", ".", "isVirtual", "(", ")", ")", "continue", ";", "MachineBasicBlock", "*", "InsertBB", "=", "MI", ".", "getOperand", "(", "I", "+", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "Insert", "=", "InsertBB", "->", "getFirstTerminator", "(", ")", ";", "legalizeGenericOperand", "(", "*", "InsertBB", ",", "Insert", ",", "RC", ",", "Op", ",", "MRI", ",", "MI", ".", "getDebugLoc", "(", ")", ")", ";", "}", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "REG_SEQUENCE", ")", "{", "MachineBasicBlock", "*", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "const", "TargetRegisterClass", "*", "DstRC", "=", "getOpRegClass", "(", "MI", ",", "<NUM_LIT>", ")", ";", "if", "(", "RI", ".", "hasVGPRs", "(", "DstRC", ")", ")", "{", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "MI", ".", "getNumOperands", "(", ")", ";", "I", "!=", "E", ";", "I", "+=", "<NUM_LIT>", ")", "{", "MachineOperand", "&", "Op", "=", "MI", ".", "getOperand", "(", "I", ")", ";", "if", "(", "!", "Op", ".", "isReg", "(", ")", "||", "!", "Op", ".", "getReg", "(", ")", ".", "isVirtual", "(", ")", ")", "continue", ";", "const", "TargetRegisterClass", "*", "OpRC", "=", "MRI", ".", "getRegClass", "(", "Op", ".", "getReg", "(", ")", ")", ";", "const", "TargetRegisterClass", "*", "VRC", "=", "RI", ".", "getEquivalentVGPRClass", "(", "OpRC", ")", ";", "if", "(", "VRC", "==", "OpRC", ")", "continue", ";", "legalizeGenericOperand", "(", "*", "MBB", ",", "MI", ",", "VRC", ",", "Op", ",", "MRI", ",", "MI", ".", "getDebugLoc", "(", ")", ")", ";", "Op", ".", "setIsKill", "(", ")", ";", "}", "}", "return", "CreatedBB", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "INSERT_SUBREG", ")", "{", "Register", "Dst", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Src0", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "TargetRegisterClass", "*", "DstRC", "=", "MRI", ".", "getRegClass", "(", "Dst", ")", ";", "const", "TargetRegisterClass", "*", "Src0RC", "=", "MRI", ".", "getRegClass", "(", "Src0", ")", ";", "if", "(", "DstRC", "!=", "Src0RC", ")", "{", "MachineBasicBlock", "*", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "MachineOperand", "&", "Op", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "legalizeGenericOperand", "(", "*", "MBB", ",", "MI", ",", "DstRC", ",", "Op", ",", "MRI", ",", "MI", ".", "getDebugLoc", "(", ")", ")", ";", "}", "return", "CreatedBB", ";", "}", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "AMDGPU", "::", "SI_INIT_M0", ")", "{", "MachineOperand", "&", "Src", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Src", ".", "isReg", "(", ")", "&&", "RI", ".", "hasVectorRegisters", "(", "MRI", ".", "getRegClass", "(", "Src", ".", "getReg", "(", ")", ")", ")", ")", "Src", ".", "setReg", "(", "readlaneVGPRToSGPR", "(", "Src", ".", "getReg", "(", ")", ",", "MI", ",", "MRI", ")", ")", ";", "return", "CreatedBB", ";", "}", "if", "(", "isMIMG", "(", "MI", ")", "||", "(", "AMDGPU", "::", "isGraphics", "(", "MF", ".", "getFunction", "(", ")", ".", "getCallingConv", "(", ")", ")", "&&", "(", "isMUBUF", "(", "MI", ")", "||", "isMTBUF" ]

LLVM

ARM

TD

next_suggestion

CPU

12,230

[ "}" ]

[ "def", "AddrMode6AsmOperand", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", ";", "}", "def", "addrmode6", ":", "MemOperand", ",", "ComplexPattern", "<", "i32", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "]", ",", "[", "SDNPWantParent", "]", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "GPR", ":", "$", "addr", ",", "i32imm", ":", "$", "align", ")", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "AddrMode6AsmOperand", ";" ]

GCC

nds32

MD

next_suggestion

CPU

12,231

[ "}" ]

[ "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "return", "nds32_output_16bit_load", "(", "operands", ",", "<", "byte", ">", ")", "case", "<NUM_LIT>", ":", "return", "nds32_output_32bit_load", "(", "operands", ",", "<", "byte", ">", ")", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "if", "(", "TARGET_FPU_SINGLE", ")", "return", "<STR_LIT>", "else", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "<STR_LIT>", "case", "<NUM_LIT>", ":", "return", "nds32_output_float_load", "(", "operands", ")", "case", "<NUM_LIT>", ":", "return", "nds32_output_float_store", "(", "operands", ")", "default", ":", "gcc_unreachable", "(", ")", "}" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,232

[ "return", "true", ";" ]

[ "if", "(", "getOptLevel", "(", ")", "!=", "CodeGenOpt", "::", "None", ")", "addPass", "(", "&", "IfConverterID", ")", ";", "addPass", "(", "createHexagonSplitConst32AndConst64", "(", "TM", ")", ")", ";", "printAndVerify", "(", "<STR_LIT>", "After hexagon split const32/64 pass", "<STR_LIT>", ")", ";" ]

GCC

arm

MD

next_suggestion

CPU

12,233

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "VDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "VDI", "[", "(", "match_operand", ":", "VDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VDI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VPUMAX", ")", ")", "]" ]

GCC

i386

MD

program_repair

CPU

12,234

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,235

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,236

[ "case", "ISD", "::", "FMUL", ":" ]

[ "if", "(", "GlueChain", "->", "getNumValues", "(", ")", "<=", "<NUM_LIT>", ")", "{", "return", "DAG", ".", "getNode", "(", "Opcode", ",", "SL", ",", "VT", ",", "A", ",", "B", ",", "Flags", ")", ";", "}", "assert", "(", "GlueChain", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", ")", ";", "SDVTList", "VTList", "=", "DAG", ".", "getVTList", "(", "VT", ",", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "switch", "(", "Opcode", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "no chain equivalent for opcode", "<STR_LIT>", ")", ";" ]

GCC

i386

CPP

stmt_completion

CPU

12,237

[ "B", ",", "(", "_", "_", "v8hi", ")", "_", "_", "W", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_mulhi_epi16", "(", "_", "_", "m128i", "_", "_", "W", ",", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m128i", "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmulhw128_mask", "(", "(", "_", "_", "v8hi", ")", "_", "_", "A", ",", "(", "_", "_", "v8hi", ")", "_", "_" ]

LLVM

PowerPC

CPP

program_repair

CPU

12,238

[ "<FIXS>", "unsigned", "PPCCodeEmitter", "::", "getS16ImmEncoding", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "OpNo", ")", "const", "{", "<FIXE>", "<FIXS>", "unsigned", "RelocID", ";", "switch", "(", "MO", ".", "getTargetFlags", "(", ")", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unsupported target operand flags!", "<STR_LIT>", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "RelocID", "=", "PPC", "::", "reloc_absolute_high", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "RelocID", "=", "PPC", "::", "reloc_absolute_low", ";", "break", ";", "}", "<FIXE>", "<FIXS>", "MCE", ".", "addRelocation", "(", "GetRelocation", "(", "MO", ",", "RelocID", ")", ")", ";", "<FIXE>" ]

[ "return", "<NUM_LIT>", ";", "}", "<BUGS>", "unsigned", "PPCCodeEmitter", "::", "getHA16Encoding", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "OpNo", ")", "const", "{", "<BUGE>", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "OpNo", ")", ";", "if", "(", "MO", ".", "isReg", "(", ")", "||", "MO", ".", "isImm", "(", ")", ")", "return", "getMachineOpValue", "(", "MI", ",", "MO", ")", ";", "<BUGS>", "MCE", ".", "addRelocation", "(", "GetRelocation", "(", "MO", ",", "PPC", "::", "reloc_absolute_high", ")", ")", ";", "return", "<NUM_LIT>", ";", "}", "<BUGE>", "<BUGS>", "unsigned", "PPCCodeEmitter", "::", "getLO16Encoding", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "OpNo", ")", "const", "{", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "OpNo", ")", ";", "if", "(", "MO", ".", "isReg", "(", ")", "||", "MO", ".", "isImm", "(", ")", ")", "return", "getMachineOpValue", "(", "MI", ",", "MO", ")", ";", "MCE", ".", "addRelocation", "(", "GetRelocation", "(", "MO", ",", "PPC", "::", "reloc_absolute_low", ")", ")", ";", "<BUGE>", "return", "<NUM_LIT>", ";", "}" ]

LLVM

X86

CPP

next_suggestion

CPU

12,239

[ "initializeWinEHStatePassPass", "(", "PR", ")", ";" ]

[ "void", "LLVMInitializeX86Target", "(", ")", "{", "RegisterTargetMachine", "<", "X86TargetMachine", ">", "X", "(", "getTheX86_32Target", "(", ")", ")", ";", "RegisterTargetMachine", "<", "X86TargetMachine", ">", "Y", "(", "getTheX86_64Target", "(", ")", ")", ";", "PassRegistry", "&", "PR", "=", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ";", "initializeGlobalISel", "(", "PR", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,240

[ ")", ")", "return", "MCDisassembler", "::", "Fail", ";" ]

[ "if", "(", "!", "Check", "(", "S", ",", "DecodeSPRRegisterClass", "(", "Inst", ",", "Vd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "(", "regs", "-", "<NUM_LIT>", ")", ";", "++", "i", ")", "{", "if", "(", "!", "Check", "(", "S", ",", "DecodeSPRRegisterClass", "(", "Inst", ",", "++", "Vd", ",", "Address", ",", "Decoder", ")" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

12,241

[ "hasSubClassEq", "(", "RC", ")", ")", "{" ]

[ "if", "(", "PPC", "::", "GPRCRegClass", ".", "hasSubClassEq", "(", "RC", ")", "||", "PPC", "::", "GPRC_NOR0RegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LWZ", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "G8RCRegClass", ".", "hasSubClassEq", "(", "RC", ")", "||", "PPC", "::", "G8RC_NOX0RegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LD", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "F8RCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LFD", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "F4RCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "LFS", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "}", "else", "if", "(", "PPC", "::", "CRRCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "RESTORE_CR", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "return", "true", ";", "}", "else", "if", "(", "PPC", "::", "CRBITRCRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "NewMIs", ".", "push_back", "(", "addFrameReference", "(", "BuildMI", "(", "MF", ",", "DL", ",", "get", "(", "PPC", "::", "RESTORE_CRBIT", ")", ",", "DestReg", ")", ",", "FrameIdx", ")", ")", ";", "return", "true", ";", "}", "else", "if", "(", "PPC", "::", "VRRCRegClass", "." ]

LLVM

Mips

CPP

next_suggestion

CPU

12,242

[ "}" ]

[ "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "isCond", "=", "true", ";", "break", ";", "case", "Mips", "::", "BtnezX16", ":", "UOpc", "=", "Mips", "::", "Bimm16", ";", "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "isCond", "=", "true", ";", "break", ";", "}", "unsigned", "MaxOffs", "=", "(", "(", "<NUM_LIT>", "<<", "(", "Bits", "-", "<NUM_LIT>", ")", ")", "-", "<NUM_LIT>", ")", "*", "Scale", ";", "ImmBranches", ".", "push_back", "(", "ImmBranch", "(", "&", "MI", ",", "MaxOffs", ",", "isCond", ",", "UOpc", ")", ")", ";", "}", "if", "(", "Opc", "==", "Mips", "::", "CONSTPOOL_ENTRY", ")", "continue", ";", "for", "(", "unsigned", "op", "=", "<NUM_LIT>", ",", "e", "=", "MI", ".", "getNumOperands", "(", ")", ";", "op", "!=", "e", ";", "++", "op", ")", "if", "(", "MI", ".", "getOperand", "(", "op", ")", ".", "isCPI", "(", ")", ")", "{", "unsigned", "Bits", "=", "<NUM_LIT>", ";", "unsigned", "Scale", "=", "<NUM_LIT>", ";", "bool", "NegOk", "=", "false", ";", "unsigned", "LongFormBits", "=", "<NUM_LIT>", ";", "unsigned", "LongFormScale", "=", "<NUM_LIT>", ";", "unsigned", "LongFormOpcode", "=", "<NUM_LIT>", ";", "switch", "(", "Opc", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown addressing mode for CP reference!", "<STR_LIT>", ")", ";", "case", "Mips", "::", "LwRxPcTcp16", ":", "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "LongFormOpcode", "=", "Mips", "::", "LwRxPcTcpX16", ";", "LongFormBits", "=", "<NUM_LIT>", ";", "LongFormScale", "=", "<NUM_LIT>", ";", "break", ";", "case", "Mips", "::", "LwRxPcTcpX16", ":", "Bits", "=", "<NUM_LIT>", ";", "Scale", "=", "<NUM_LIT>", ";", "NegOk", "=", "true", ";", "break", ";", "}", "unsigned", "CPI", "=", "MI", ".", "getOperand", "(", "op", ")", ".", "getIndex", "(", ")", ";", "MachineInstr", "*", "CPEMI", "=", "CPEMIs", "[", "CPI", "]", ";", "unsigned", "MaxOffs", "=", "(", "(", "<NUM_LIT>", "<<", "Bits", ")", "-", "<NUM_LIT>", ")", "*", "Scale", ";", "unsigned", "LongFormMaxOffs", "=", "(", "(", "<NUM_LIT>", "<<", "LongFormBits", ")", "-", "<NUM_LIT>", ")", "*", "LongFormScale", ";", "CPUsers", ".", "push_back", "(", "CPUser", "(", "&", "MI", ",", "CPEMI", ",", "MaxOffs", ",", "NegOk", ",", "LongFormMaxOffs", ",", "LongFormOpcode", ")", ")", ";", "CPEntry", "*", "CPE", "=", "findConstPoolEntry", "(", "CPI", ",", "CPEMI", ")", ";", "assert", "(", "CPE", "&&", "<STR_LIT>", "Cannot find a corresponding CPEntry!", "<STR_LIT>", ")", ";", "CPE", "->", "RefCount", "++", ";", "break", ";", "}", "}", "}" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,243

[ "(", "MCAF_Code32", ")", ";" ]

[ "OutStreamer", "->", "EmitThumbFunc", "(", "CurrentFnSym", ")", ";", "}", "else", "{", "OutStreamer", "->", "EmitAssemblerFlag" ]

GCC

z8k

MD

stmt_completion

MPU

12,244

[ ")", ")", "]" ]

[ "(", "match_operand", ":", "SPF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Mips

CPP

stmt_completion

CPU

12,245

[ ")", "return", "SDValue", "(", ")", ";" ]

[ "if", "(", "DCI", ".", "isBeforeLegalizeOps", "(", ")", "||", "!", "Subtarget", ".", "hasExtractInsert", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "And0", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "And1", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "uint64_t", "SMPos0", ",", "SMSize0", ",", "SMPos1", ",", "SMSize1", ";", "ConstantSDNode", "*", "CN", ";", "if", "(", "And0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "AND", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "(", "CN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "And0", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "||", "!", "isShiftedMask", "(", "~", "CN", "->", "getSExtValue", "(", ")", ",", "SMPos0", ",", "SMSize0", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "And1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "AND" ]

GCC

pa

CPP

stmt_completion

CPU

12,246

[ "addr", ";" ]

[ "if", "(", "GET_CODE", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "==", "REG", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "GET_CODE", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "==", "REG", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "CONSTANT_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "CONSTANT_P", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ")", "addr", "=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ";", "else", "gcc_unreachable", "(", ")", ";", "}", "gcc_assert", "(", "GET_CODE", "(", "addr", ")", "==", "REG", ")", ";", "return" ]

LLVM

Hexagon

TD

stmt_completion

DSP

12,247

[ "]", ";" ]

[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC" ]

GCC

mips

CPP

stmt_completion

CPU

12,248

[ ")", "{" ]

[ "static", "void", "mips_multi_start", "(", "void" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,249

[ "Value", ")", ";" ]

[ "void", "R600MCCodeEmitter", "::", "Emit", "(", "uint64_t", "Value", ",", "raw_ostream", "&", "OS", ")", "const", "{", "support", "::", "endian", "::", "Writer", "<", "support", "::", "little", ">", "(", "OS", ")", ".", "write", "(" ]

GCC

sh

CPP

next_suggestion

CPU

12,250

[ "rtx", "pset", ";" ]

[ "set", "=", "<NUM_LIT>", ";", "live", "=", "true", ";", "}", "else", "{", "set", "=", "<NUM_LIT>", ";", "live", "=", "false", ";", "}", "rtx_insn", "*", "insn", "=", "BB_HEAD", "(", "b", ")", ";", "rtx_insn", "*", "end", "=", "BB_END", "(", "b", ")", ";", "rtx", "r0_reg", "=", "gen_rtx_REG", "(", "SImode", ",", "R0_REG", ")", ";", "while", "(", "<NUM_LIT>", ")", "{", "if", "(", "INSN_P", "(", "insn", ")", ")", "{", "if", "(", "find_regno_note", "(", "insn", ",", "REG_DEAD", ",", "R0_REG", ")", ")", "{", "death", "++", ";", "live", "=", "false", ";", "}" ]

LLVM

Sparc

CPP

stmt_completion

CPU

12,251

[ "registerIndex", ")", ";" ]

[ "std", "::", "vector", "<", "int", ">", "UsedRegisters", ";", "protected", ":", "LEONMachineFunctionPass", "(", "TargetMachine", "&", "tm", ",", "char", "&", "ID", ")", ";", "LEONMachineFunctionPass", "(", "char", "&", "ID", ")", ";", "int", "GetRegIndexForOperand", "(", "MachineInstr", "&", "MI", ",", "int", "OperandIndex", ")", ";", "void", "clearUsedRegisterList", "(", ")", "{", "UsedRegisters", ".", "clear", "(", ")", ";", "}", "void", "markRegisterUsed", "(", "int", "registerIndex", ")", "{", "UsedRegisters", ".", "push_back", "(" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,252

[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "ValTy", ",", "Res", ")", ";" ]

[ "SDValue", "Res", ";", "if", "(", "CP", "->", "isMachineConstantPoolEntry", "(", ")", ")", "Res", "=", "DAG", ".", "getTargetConstantPool", "(", "CP", "->", "getMachineCPVal", "(", ")", ",", "ValTy", ",", "CP", "->", "getAlignment", "(", ")", ")", ";", "else", "Res", "=", "DAG", ".", "getTargetConstantPool", "(", "CP", "->", "getConstVal", "(", ")", ",", "ValTy", ",", "CP", "->", "getAlignment", "(", ")", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

12,253

[ "unsigned", "CommutableOpIdx1", ";" ]

[ "}", "if", "(", "isMem", "(", "MI", ",", "LastCommutableVecOp", ")", ")", "LastCommutableVecOp", "--", ";", "if", "(", "SrcOpIdx1", "!=", "CommuteAnyOperandIndex", "&&", "(", "SrcOpIdx1", "<", "FirstCommutableVecOp", "||", "SrcOpIdx1", ">", "LastCommutableVecOp", "||", "SrcOpIdx1", "==", "KMaskOp", ")", ")", "return", "false", ";", "if", "(", "SrcOpIdx2", "!=", "CommuteAnyOperandIndex", "&&", "(", "SrcOpIdx2", "<", "FirstCommutableVecOp", "||", "SrcOpIdx2", ">", "LastCommutableVecOp", "||", "SrcOpIdx2", "==", "KMaskOp", ")", ")", "return", "false", ";", "if", "(", "SrcOpIdx1", "==", "CommuteAnyOperandIndex", "||", "SrcOpIdx2", "==", "CommuteAnyOperandIndex", ")", "{", "unsigned", "CommutableOpIdx2", "=", "SrcOpIdx2", ";", "if", "(", "SrcOpIdx1", "==", "SrcOpIdx2", ")", "CommutableOpIdx2", "=", "LastCommutableVecOp", ";", "else", "if", "(", "SrcOpIdx2", "==", "CommuteAnyOperandIndex", ")", "CommutableOpIdx2", "=", "SrcOpIdx1", ";", "unsigned", "Op2Reg", "=", "MI", ".", "getOperand", "(", "CommutableOpIdx2", ")", ".", "getReg", "(", ")", ";" ]

LLVM

Mips

CPP

next_suggestion

CPU

12,254

[ "}" ]

[ "addPass", "(", "createMipsSEISelDag", "(", "getMipsTargetMachine", "(", ")", ")", ")", ";", "return", "false", ";" ]

GCC

h8300

MD

stmt_completion

MPU

12,255

[ "(", "symbol_ref", "<STR_LIT>", ")", ")", "]", ")" ]

[ "<STR_LIT>", "[", "(", "set", "(", "attr", "<STR_LIT>", ")" ]

LLVM

ARM64

TD

stmt_completion

CPU

12,256

[ ";" ]

[ "class", "BaseOneOperandFPComparison", "<", "bit", "signalAllNans", ",", "RegisterClass", "regtype", ",", "string", "asm", ",", "list", "<", "dag", ">", "pat", ">", ":", "I", "<", "(", "outs", ")", ",", "(", "ins", "regtype", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "pat", ">", ",", "Sched", "<", "[", "WriteFCmp", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "signalAllNans" ]

LLVM

PowerPC

CPP

program_repair

CPU

12,257

[ "<FIXS>", "Fixups", ".", "push_back", "(", "MCFixup", "::", "Create", "(", "IsLittleEndian", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "MO", ".", "getExpr", "(", ")", ",", "<FIXE>" ]

[ "return", "(", "(", "getMachineOpValue", "(", "MI", ",", "MO", ",", "Fixups", ",", "STI", ")", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", "|", "RegBits", ";", "<BUGS>", "Fixups", ".", "push_back", "(", "MCFixup", "::", "Create", "(", "<NUM_LIT>", ",", "MO", ".", "getExpr", "(", ")", ",", "<BUGE>", "(", "MCFixupKind", ")", "PPC", "::", "fixup_ppc_half16ds", ")", ")", ";", "return", "RegBits", ";", "}" ]

LLVM

AMDGPU

CPP

code_generation

GPU

12,258

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "R600 Control Flow Finalizer Pass", "<STR_LIT>", ";", "}" ]

[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,259

[ "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_abssat", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_cf8126ae", ",", "TypeS_2op", ">", ",", "Enc_5e2823", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

MD

next_suggestion

CPU

12,260

[ "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "and", ":", "SI", "(", "lshiftrt", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "compare", ":", "CC", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,261

[ "}" ]

[ "AMDGPUReplaceLDSUseWithPointer", "(", ")", ":", "ModulePass", "(", "ID", ")", "{", "initializeAMDGPUReplaceLDSUseWithPointerPass", "(", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ")", ";" ]

GCC

rs6000

CPP

stmt_completion

CPU

12,262

[ "<NUM_LIT>", ")", ")", ";" ]

[ "return", "(", "(", "_", "_", "m128", ")", "vec_ctf", "(", "(", "_", "_", "v4si", ")", "_", "_", "A", "," ]

GCC

rs6000

MD

next_suggestion

CPU

12,263

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "ior", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

12,264

[ ";" ]

[ "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isBarrier", "=", "<NUM_LIT>", ";", "let", "isPredicable", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>" ]

LLVM

AArch64

CPP

code_generation

CPU

12,265

[ "TargetLowering", "::", "AtomicExpansionKind", "AArch64TargetLowering", "::", "shouldExpandAtomicRMWInIR", "(", "AtomicRMWInst", "*", "AI", ")", "const", "{", "unsigned", "Size", "=", "AI", "->", "getType", "(", ")", "->", "getPrimitiveSizeInBits", "(", ")", ";", "if", "(", "Size", ">", "<NUM_LIT>", ")", "return", "AtomicExpansionKind", "::", "None", ";", "if", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Nand", ")", "return", "AtomicExpansionKind", "::", "LLSC", ";", "if", "(", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "And", ")", "||", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Sub", ")", ")", "return", "AtomicExpansionKind", "::", "LLSC", ";", "return", "(", "Subtarget", "->", "hasLSE", "(", ")", "&&", "Size", "<", "<NUM_LIT>", ")", "?", "AtomicExpansionKind", "::", "None", ":", "AtomicExpansionKind", "::", "LLSC", ";", "}" ]

[ "Returns", "how", "the", "IR-level", "AtomicExpand", "pass", "should", "expand", "the", "given", "AtomicRMW", ",", "if", "at", "all", "." ]

GCC

arm

CPP

next_suggestion

CPU

12,266

[ "}" ]

[ "vst1q_lane_f16", "(", "float16_t", "*", "_", "_", "a", ",", "float16x8_t", "_", "_", "b", ",", "const", "int", "_", "_", "c", ")", "{", "_", "_", "builtin_neon_vst1_lanev8hf", "(", "_", "_", "a", ",", "_", "_", "b", ",", "_", "_", "c", ")", ";" ]

GCC

pa

MD

next_suggestion

CPU

12,267

[ "(", "const_int", "<NUM_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "eq", "(", "zero_extract", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")", "(", "cond", "[", "(", "lt", "(", "abs", "(", "minus", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", "(", "pc", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")", "(", "const_int", "MAX_12BIT_OFFSET", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "lt", "(", "abs", "(", "minus", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", "(", "pc", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")", "(", "const_int", "MAX_17BIT_OFFSET", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "match_test", "<STR_LIT>", ")" ]

GCC

frv

CPP

next_suggestion

VLIW

12,268

[ "break", ";" ]

[ "if", "(", "GET_CODE", "(", "src", ")", "==", "SYMBOL_REF", ")", "{", "enum", "tls_model", "model", "=", "SYMBOL_REF_TLS_MODEL", "(", "src", ")", ";", "if", "(", "model", "!=", "<NUM_LIT>", ")", "src", "=", "frv_legitimize_tls_address", "(", "src", ",", "model", ")", ";", "}", "switch", "(", "mode", ")", "{", "case", "E_SImode", ":", "if", "(", "frv_emit_movsi", "(", "dest", ",", "src", ")", ")", "return", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,269

[ "<STR_LIT>", ":" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "isX18Reserved", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "hasBasePointer", "(", "MF", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "isX20Reserved", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::" ]

LLVM

Mips

CPP

stmt_completion

CPU

12,270

[ "createReg", "(", "Reg", ")", ")", ";" ]

[ "static", "DecodeStatus", "DecodeAFGR64RegisterClass", "(", "MCInst", "&", "Inst", ",", "unsigned", "RegNo", ",", "uint64_t", "Address", ",", "const", "MCDisassembler", "*", "Decoder", ")", "{", "if", "(", "RegNo", ">", "<NUM_LIT>", "||", "RegNo", "%", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "unsigned", "Reg", "=", "getReg", "(", "Decoder", ",", "Mips", "::", "AFGR64RegClassID", ",", "RegNo", "/", "<NUM_LIT>", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::" ]

GCC

sh

MD

next_suggestion

CPU

12,271

[ "<STR_LIT>" ]

[ "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "{", "return", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "<STR_LIT>", "<STR_LIT>", "\t", "\t", "\t", "<STR_LIT>" ]

GCC

i386

CPP

stmt_completion

CPU

12,272

[ "_", "_", "m128h", "_", "_", "D", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m128h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_mul_sh", "(", "_", "_", "m128h", "_", "_", "A", ",", "_", "_", "mmask8", "_", "_", "B", ",", "_", "_", "m128h", "_", "_", "C", "," ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,273

[ "assert", "(", "ResourcesModel", "&&", "<STR_LIT>", "Unimplemented CreateTargetScheduleState.", "<STR_LIT>", ")", ";" ]

[ "VLIWResourceModel", "(", "const", "TargetMachine", "&", "TM", ",", "const", "TargetSchedModel", "*", "SM", ")", ":", "SchedModel", "(", "SM", ")", ",", "TotalPackets", "(", "<NUM_LIT>", ")", "{", "ResourcesModel", "=", "TM", ".", "getSubtargetImpl", "(", ")", "->", "getInstrInfo", "(", ")", "->", "CreateTargetScheduleState", "(", "&", "TM", ",", "nullptr", ")", ";" ]

LLVM

CellSPU

CPP

next_suggestion

MPU

12,274

[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VT", ",", "T", ",", "T", ",", "T", ",", "T", ")", ";" ]

[ "APInt", "APSplatBits", ",", "APSplatUndef", ";", "unsigned", "SplatBitSize", ";", "bool", "HasAnyUndefs", ";", "if", "(", "!", "BCN", "->", "isConstantSplat", "(", "APSplatBits", ",", "APSplatUndef", ",", "SplatBitSize", ",", "HasAnyUndefs", ",", "minSplatBits", ")", "||", "minSplatBits", "<", "SplatBitSize", ")", "return", "SDValue", "(", ")", ";", "uint64_t", "SplatBits", "=", "APSplatBits", ".", "getZExtValue", "(", ")", ";", "unsigned", "SplatSize", "=", "SplatBitSize", "/", "<NUM_LIT>", ";", "switch", "(", "VT", ".", "getSimpleVT", "(", ")", ")", "{", "default", ":", "cerr", "<<", "<STR_LIT>", "CellSPU: Unhandled VT in LowerBUILD_VECTOR, VT = ", "<STR_LIT>", "<<", "VT", ".", "getMVTString", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "abort", "(", ")", ";", "case", "MVT", "::", "v4f32", ":", "{", "uint32_t", "Value32", "=", "uint32_t", "(", "SplatBits", ")", ";", "assert", "(", "SplatSize", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "LowerBUILD_VECTOR: Unexpected floating point vector element.", "<STR_LIT>", ")", ";", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "Value32", ",", "MVT", "::", "i32", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "MVT", "::", "v4f32", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "MVT", "::", "v4i32", ",", "T", ",", "T", ",", "T", ",", "T", ")", ")", ";", "break", ";", "}", "case", "MVT", "::", "v2f64", ":", "{", "uint64_t", "f64val", "=", "uint64_t", "(", "SplatBits", ")", ";", "assert", "(", "SplatSize", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "LowerBUILD_VECTOR: 64-bit float vector size > 8 bytes.", "<STR_LIT>", ")", ";", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "f64val", ",", "MVT", "::", "i64", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "MVT", "::", "v2f64", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "MVT", "::", "v2i64", ",", "T", ",", "T", ")", ")", ";", "break", ";", "}", "case", "MVT", "::", "v16i8", ":", "{", "unsigned", "short", "Value16", "=", "SplatBits", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "assign", "(", "<NUM_LIT>", ",", "DAG", ".", "getConstant", "(", "Value16", ",", "MVT", "::", "i16", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BIT_CONVERT", ",", "dl", ",", "VT", ",", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "MVT", "::", "v8i16", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ")", ";", "}", "case", "MVT", "::", "v8i16", ":", "{", "unsigned", "short", "Value16", "=", "SplatBits", ";", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "Value16", ",", "EltVT", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "assign", "(", "<NUM_LIT>", ",", "T", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "VT", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ";", "}", "case", "MVT", "::", "v4i32", ":", "{", "SDValue", "T", "=", "DAG", ".", "getConstant", "(", "unsigned", "(", "SplatBits", ")", ",", "VT", ".", "getVectorElementType", "(", ")", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,275

[ "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "************* SelectionDAG after preprocessing: ***********\\n", "<STR_LIT>", ";" ]

[ "if", "(", "T0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "continue", ";", "SDValue", "T1", "=", "T0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "T2", "=", "T0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "T1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SHL", ")", "continue", ";", "SDValue", "C", "=", "T1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "ConstantSDNode", "*", "CN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "C", ".", "getNode", "(", ")", ")", ";", "if", "(", "CN", "==", "nullptr", ")", "continue", ";", "unsigned", "CV", "=", "CN", "->", "getZExtValue", "(", ")", ";", "if", "(", "CV", ">", "<NUM_LIT>", ")", "continue", ";", "ConstantSDNode", "*", "EN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "T2", ".", "getNode", "(", ")", ")", ";", "if", "(", "EN", "==", "nullptr", ")", "continue", ";", "unsigned", "EV", "=", "EN", "->", "getZExtValue", "(", ")", ";", "if", "(", "EV", "%", "(", "<NUM_LIT>", "<<", "CV", ")", "!=", "<NUM_LIT>", ")", "continue", ";", "unsigned", "DV", "=", "EV", "/", "(", "<NUM_LIT>", "<<", "CV", ")", ";", "SDLoc", "DL", "=", "SDLoc", "(", "I", ")", ";", "EVT", "VT", "=", "T0", ".", "getValueType", "(", ")", ";", "SDValue", "D", "=", "DAG", ".", "getConstant", "(", "DV", ",", "DL", ",", "VT", ")", ";", "SDValue", "NewAdd", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "VT", ",", "T1", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "D", ")", ";", "SDValue", "NewShl", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "DL", ",", "VT", ",", "NewAdd", ",", "C", ")", ";", "ReplaceNode", "(", "T0", ".", "getNode", "(", ")", ",", "NewShl", ".", "getNode", "(", ")", ")", ";", "}", "if", "(", "EnableAddressRebalancing", ")", "{", "rebalanceAddressTrees", "(", ")", ";" ]

LLVM

SNES

TD

stmt_completion

DSP

12,276

[ "<STR_LIT>", ",", "SDTIntShiftOp", ">", ";" ]

[ "def", "SNESlslLoop", ":", "SDNode", "<" ]

LLVM

AArch64

CPP

next_suggestion

CPU

12,277

[ "Op", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "ContainerVT", ",", "Pg", ",", "SrcOp1", ",", "SrcOp2", ")", ";" ]

[ "EVT", "SrcVT", "=", "SrcOp1", ".", "getValueType", "(", ")", ";", "if", "(", "NumOperands", ">", "<NUM_LIT>", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "EVT", "PairVT", "=", "SrcVT", ".", "getDoubleNumVectorElementsVT", "(", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "NumOperands", ";", "I", "+=", "<NUM_LIT>", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "PairVT", ",", "Op", "->", "getOperand", "(", "I", ")", ",", "Op", "->", "getOperand", "(", "I", "+", "<NUM_LIT>", ")", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "VT", ",", "Ops", ")", ";", "}", "EVT", "ContainerVT", "=", "getContainerForFixedLengthVector", "(", "DAG", ",", "VT", ")", ";", "SDValue", "Pg", "=", "getPredicateForFixedLengthVector", "(", "DAG", ",", "DL", ",", "SrcVT", ")", ";", "SrcOp1", "=", "convertToScalableVector", "(", "DAG", ",", "ContainerVT", ",", "SrcOp1", ")", ";", "SrcOp2", "=", "convertToScalableVector", "(", "DAG", ",", "ContainerVT", ",", "SrcOp2", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,278

[ "tMOVgpr2tgpr", ":" ]

[ "SrcSubIdx", "=", "DstSubIdx", "=", "<NUM_LIT>", ";", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "ARM", "::", "FCPYS", ":", "case", "ARM", "::", "FCPYD", ":", "case", "ARM", "::", "VMOVD", ":", "case", "ARM", "::", "VMOVQ", ":", "{", "SrcReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "return", "true", ";", "}", "case", "ARM", "::", "MOVr", ":", "case", "ARM", "::", "tMOVr", ":", "case", "ARM", "::" ]

LLVM

AArch64

TD

stmt_completion

CPU

12,279

[ "UMSUBLrrr", "GPR32", ":", "$", "Rn", ",", "(", "MOVi32imm", "(", "trunc_imm", "imm", ":", "$", "C", ")", ")", ",", "XZR", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "i64", "(", "ineg", "(", "mul", "(", "zext", "GPR32", ":", "$", "Rn", ")", ",", "(", "i64imm_32bit", ":", "$", "C", ")", ")", ")", ")", ",", "(" ]

LLVM

SPIRV

TD

next_suggestion

Virtual ISA

12,280

[ "bits", "<", "<NUM_LIT>", ">", "Value", "=", "value", ";" ]

[ "class", "ImageChannelDataType", "<", "string", "name", ",", "bits", "<", "<NUM_LIT>", ">", "value", ">", "{", "string", "Name", "=", "name", ";" ]

GCC

loongarch

CPP

next_suggestion

CPU

12,281

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "m256i", "_", "_", "lasx_xvssrarn_w_d", "(", "_", "_", "m256i", "_", "<NUM_LIT>", ",", "_", "_", "m256i", "_", "<NUM_LIT>", ")", "{", "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_lasx_xvssrarn_w_d", "(", "(", "v4i64", ")", "_", "<NUM_LIT>", ",", "(", "v4i64", ")", "_", "<NUM_LIT>", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

12,282

[ "SDValue", "Cmov", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "VT", ",", "TrueOp", ",", "FalseOp", ",", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cond", ")", ";" ]

[ "SDValue", "FalseOp", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "TrueOp", "=", "N1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "(", "TrueOp", "==", "X", "&&", "FalseOp", "==", "NegX", ")", "&&", "!", "(", "TrueOp", "==", "NegX", "&&", "FalseOp", "==", "X", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "MVT", "VT", "=", "N", "->", "getSimpleValueType", "(", "<NUM_LIT>", ")", ";" ]

GCC

i386

MD

next_suggestion

CPU

12,283

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

ARM64

TD

next_suggestion

CPU

12,284

[ "let", "ParserMatchClass", "=", "Imm1_16Operand", ";" ]

[ "def", "vecshiftR16", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,285

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,286

[ "IntVal", ")", ")", "return", "MatchOperand_ParseFail", ";" ]

[ "if", "(", "getLexer", "(", ")", ".", "getKind", "(", ")", "==", "AsmToken", "::", "Minus", ")", "{", "Minus", "=", "true", ";", "Parser", ".", "Lex", "(", ")", ";", "}", "SMLoc", "S", "=", "Parser", ".", "getTok", "(", ")", ".", "getLoc", "(", ")", ";", "switch", "(", "getLexer", "(", ")", ".", "getKind", "(", ")", ")", "{", "case", "AsmToken", "::", "Integer", ":", "{", "int64_t", "IntVal", ";", "if", "(", "getParser", "(", ")", ".", "parseAbsoluteExpression", "(", "IntVal", ")", ")", "return", "MatchOperand_ParseFail", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "IntVal", ")", "&&", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "IntVal", ")", ")", "{", "Error", "(", "S", ",", "<STR_LIT>", "invalid immediate: only 32-bit values are legal", "<STR_LIT>", ")", ";", "return", "MatchOperand_ParseFail", ";", "}", "if", "(", "Minus", ")", "IntVal", "*=", "-", "<NUM_LIT>", ";", "Operands", ".", "push_back", "(", "AMDGPUOperand", "::", "CreateImm", "(", "IntVal", ",", "S", ")", ")", ";", "return", "MatchOperand_Success", ";", "}", "case", "AsmToken", "::", "Real", ":", "{", "int64_t", "IntVal", ";", "if", "(", "getParser", "(", ")", ".", "parseAbsoluteExpression", "(" ]

GCC

mips

MD

stmt_completion

CPU

12,287

[ "operands", "[", "<NUM_LIT>", "]", ")" ]

[ "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "P", "[", "(", "match_operand", ":", "P", "<NUM_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_LOADGP", ")", ")", "]", "<STR_LIT>", "{", "return", "mips_must_initialize_gp_p", "(", ")", "?", "<STR_LIT>", ":", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", "{", "operands", "[", "<NUM_LIT>", "]", "=", "gen_rtx_HIGH", "(", "Pmode", "," ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,288

[ "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";" ]

[ "def", "L2_loadalignb_zomap", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Ryy32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Ryy32in", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_5ef37dc4", ",", "TypeMAPPING", ">", "{", "let", "isPseudo", "=", "<NUM_LIT>", ";" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

12,289

[ "MF", ")", ";" ]

[ "if", "(", "MF", ".", "getTarget", "(", ")", ".", "getMCAsmInfo", "(", ")", "->", "getExceptionHandlingType", "(", ")", "!=", "ExceptionHandling", "::", "Wasm", ")", "return", "false", ";", "bool", "Changed", "=", "false", ";", "Changed", "|=", "addRethrows", "(", "MF", ")", ";", "if", "(", "!", "MF", ".", "getFunction", "(", ")", ".", "hasPersonalityFn", "(", ")", ")", "return", "Changed", ";", "Changed", "|=", "replaceFuncletReturns", "(", "MF", ")", ";", "Changed", "|=", "hoistCatches", "(", "MF", ")", ";", "Changed", "|=", "addCatchAlls", "(" ]

LLVM

X86

CPP

stmt_completion

CPU

12,290

[ ",", "makeArrayRef", "(", "Vec", "->", "op_begin", "(", ")", "+", "IdxVal", ",", "ElemsPerChunk", ")", ")", ";" ]

[ "unsigned", "Factor", "=", "VT", ".", "getSizeInBits", "(", ")", "/", "vectorWidth", ";", "EVT", "ResultVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "ElVT", ",", "VT", ".", "getVectorNumElements", "(", ")", "/", "Factor", ")", ";", "unsigned", "ElemsPerChunk", "=", "vectorWidth", "/", "ElVT", ".", "getSizeInBits", "(", ")", ";", "assert", "(", "isPowerOf2_32", "(", "ElemsPerChunk", ")", "&&", "<STR_LIT>", "Elements per chunk not power of 2", "<STR_LIT>", ")", ";", "IdxVal", "&=", "~", "(", "ElemsPerChunk", "-", "<NUM_LIT>", ")", ";", "if", "(", "Vec", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BUILD_VECTOR", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "dl", ",", "ResultVT" ]

GCC

bfin

CPP

code_generation

DSP

12,291

[ "static", "bool", "must_save_p", "(", "bool", "is_inthandler", ",", "unsigned", "regno", ")", "{", "if", "(", "D_REGNO_P", "(", "regno", ")", ")", "{", "bool", "is_eh_return_reg", "=", "false", ";", "if", "(", "crtl", "->", "calls_eh_return", ")", "{", "unsigned", "j", ";", "for", "(", "j", "=", "<NUM_LIT>", ";", ";", "j", "++", ")", "{", "unsigned", "test", "=", "EH_RETURN_DATA_REGNO", "(", "j", ")", ";", "if", "(", "test", "==", "INVALID_REGNUM", ")", "break", ";", "if", "(", "test", "==", "regno", ")", "is_eh_return_reg", "=", "true", ";", "}", "}", "return", "(", "is_eh_return_reg", "||", "(", "df_regs_ever_live_p", "(", "regno", ")", "&&", "!", "fixed_regs", "[", "regno", "]", "&&", "(", "is_inthandler", "||", "!", "call_used_regs", "[", "regno", "]", ")", ")", ")", ";", "}", "else", "if", "(", "P_REGNO_P", "(", "regno", ")", ")", "{", "return", "(", "(", "df_regs_ever_live_p", "(", "regno", ")", "&&", "!", "fixed_regs", "[", "regno", "]", "&&", "(", "is_inthandler", "||", "!", "call_used_regs", "[", "regno", "]", ")", ")", "||", "(", "is_inthandler", "&&", "(", "ENABLE_WA_05000283", "||", "ENABLE_WA_05000315", ")", "&&", "regno", "==", "REG_P5", ")", "||", "(", "!", "TARGET_FDPIC", "&&", "regno", "==", "PIC_OFFSET_TABLE_REGNUM", "&&", "(", "crtl", "->", "uses_pic_offset_table", "||", "(", "TARGET_ID_SHARED_LIBRARY", "&&", "!", "crtl", "->", "is_leaf", ")", ")", ")", ")", ";", "}", "else", "return", "(", "(", "is_inthandler", "||", "!", "call_used_regs", "[", "regno", "]", ")", "&&", "(", "df_regs_ever_live_p", "(", "regno", ")", "||", "(", "!", "leaf_function_p", "(", ")", "&&", "call_used_regs", "[", "regno", "]", ")", ")", ")", ";", "}" ]

[ "For", "a", "given", "REGNO", ",", "determine", "whether", "it", "must", "be", "saved", "in", "the", "function", "prologue", ".", "IS_INTHANDLER", "specifies", "whether", "we", "'re", "generating", "a", "normal", "prologue", "or", "an", "interrupt/exception", "one", "." ]

GCC

i386

MD

next_suggestion

CPU

12,292

[ "(", "const_int", "<NUM_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V16HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "V16HI", "(", "match_operand", ":", "V16HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")" ]

GCC

i386

CPP

next_suggestion

CPU

12,293

[ "}" ]

[ "emit_insn", "(", "gen_andqi3", "(", "ret", ",", "gen_lowpart", "(", "QImode", ",", "tag", ")", ",", "gen_int_mode", "(", "and", "_", "imm", ",", "QImode", ")", ")", ")", ";", "}", "else", "emit_move_insn", "(", "ret", ",", "gen_lowpart", "(", "QImode", ",", "tag", ")", ")", ";", "return", "ret", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

12,294

[ "lastInsIndex", "=", "index", ";" ]

[ "ARMFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "ARMCCState", "CCInfo", "(", "CallConv", ",", "isVarArg", ",", "DAG", ".", "getMachineFunction", "(", ")", ",", "getTargetMachine", "(", ")", ",", "ArgLocs", ",", "*", "DAG", ".", "getContext", "(", ")", ",", "Prologue", ")", ";", "CCInfo", ".", "AnalyzeFormalArguments", "(", "Ins", ",", "CCAssignFnForNode", "(", "CallConv", ",", "false", ",", "isVarArg", ")", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "ArgValues", ";", "int", "lastInsIndex", "=", "-", "<NUM_LIT>", ";", "SDValue", "ArgValue", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "ArgLocs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "i", "]", ";", "if", "(", "VA", ".", "isRegLoc", "(", ")", ")", "{", "EVT", "RegVT", "=", "VA", ".", "getLocVT", "(", ")", ";", "if", "(", "VA", ".", "needsCustom", "(", ")", ")", "{", "if", "(", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "v2f64", ")", "{", "SDValue", "ArgValue1", "=", "GetF64FormalArgument", "(", "VA", ",", "ArgLocs", "[", "++", "i", "]", ",", "Chain", ",", "DAG", ",", "dl", ")", ";", "VA", "=", "ArgLocs", "[", "++", "i", "]", ";", "SDValue", "ArgValue2", ";", "if", "(", "VA", ".", "isMemLoc", "(", ")", ")", "{", "int", "FI", "=", "MFI", "->", "CreateFixedObject", "(", "<NUM_LIT>", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", ")", ")", ";", "ArgValue2", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "f64", ",", "dl", ",", "Chain", ",", "FIN", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "FI", ")", ",", "false", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "}", "else", "{", "ArgValue2", "=", "GetF64FormalArgument", "(", "VA", ",", "ArgLocs", "[", "++", "i", "]", ",", "Chain", ",", "DAG", ",", "dl", ")", ";", "}", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "UNDEF", ",", "dl", ",", "MVT", "::", "v2f64", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "v2f64", ",", "ArgValue", ",", "ArgValue1", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "MVT", "::", "v2f64", ",", "ArgValue", ",", "ArgValue2", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ")", ")", ";", "}", "else", "ArgValue", "=", "GetF64FormalArgument", "(", "VA", ",", "ArgLocs", "[", "++", "i", "]", ",", "Chain", ",", "DAG", ",", "dl", ")", ";", "}", "else", "{", "const", "TargetRegisterClass", "*", "RC", ";", "if", "(", "RegVT", "==", "MVT", "::", "f32", ")", "RC", "=", "ARM", "::", "SPRRegisterClass", ";", "else", "if", "(", "RegVT", "==", "MVT", "::", "f64", ")", "RC", "=", "ARM", "::", "DPRRegisterClass", ";", "else", "if", "(", "RegVT", "==", "MVT", "::", "v2f64", ")", "RC", "=", "ARM", "::", "QPRRegisterClass", ";", "else", "if", "(", "RegVT", "==", "MVT", "::", "i32", ")", "RC", "=", "(", "AFI", "->", "isThumb1OnlyFunction", "(", ")", "?", "ARM", "::", "tGPRRegisterClass", ":", "ARM", "::", "GPRRegisterClass", ")", ";", "else", "llvm_unreachable", "(", "<STR_LIT>", "RegVT not supported by FORMAL_ARGUMENTS Lowering", "<STR_LIT>", ")", ";", "unsigned", "Reg", "=", "MF", ".", "addLiveIn", "(", "VA", ".", "getLocReg", "(", ")", ",", "RC", ")", ";", "ArgValue", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "dl", ",", "Reg", ",", "RegVT", ")", ";", "}", "switch", "(", "VA", ".", "getLocInfo", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown loc info!", "<STR_LIT>", ")", ";", "case", "CCValAssign", "::", "Full", ":", "break", ";", "case", "CCValAssign", "::", "BCvt", ":", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VA", ".", "getValVT", "(", ")", ",", "ArgValue", ")", ";", "break", ";", "case", "CCValAssign", "::", "SExt", ":", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertSext", ",", "dl", ",", "RegVT", ",", "ArgValue", ",", "DAG", ".", "getValueType", "(", "VA", ".", "getValVT", "(", ")", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VA", ".", "getValVT", "(", ")", ",", "ArgValue", ")", ";", "break", ";", "case", "CCValAssign", "::", "ZExt", ":", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "dl", ",", "RegVT", ",", "ArgValue", ",", "DAG", ".", "getValueType", "(", "VA", ".", "getValVT", "(", ")", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VA", ".", "getValVT", "(", ")", ",", "ArgValue", ")", ";", "break", ";", "}", "InVals", ".", "push_back", "(", "ArgValue", ")", ";", "}", "else", "{", "assert", "(", "VA", ".", "isMemLoc", "(", ")", ")", ";", "assert", "(", "VA", ".", "getValVT", "(", ")", "!=", "MVT", "::", "i64", "&&", "<STR_LIT>", "i64 should already be lowered", "<STR_LIT>", ")", ";", "int", "index", "=", "ArgLocs", "[", "i", "]", ".", "getValNo", "(", ")", ";", "if", "(", "index", "!=", "lastInsIndex", ")", "{", "ISD", "::", "ArgFlagsTy", "Flags", "=", "Ins", "[", "index", "]", ".", "Flags", ";", "if", "(", "Flags", ".", "isByVal", "(", ")", ")", "{", "unsigned", "VARegSize", ",", "VARegSaveSize", ";", "computeRegArea", "(", "CCInfo", ",", "MF", ",", "VARegSize", ",", "VARegSaveSize", ")", ";", "VarArgStyleRegisters", "(", "CCInfo", ",", "DAG", ",", "dl", ",", "Chain", ",", "<NUM_LIT>", ")", ";", "unsigned", "Bytes", "=", "Flags", ".", "getByValSize", "(", ")", "-", "VARegSize", ";", "if", "(", "Bytes", "==", "<NUM_LIT>", ")", "Bytes", "=", "<NUM_LIT>", ";", "int", "FI", "=", "MFI", "->", "CreateFixedObject", "(", "Bytes", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "false", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", ")", ")", ")", ";", "}", "else", "{", "int", "FI", "=", "MFI", "->", "CreateFixedObject", "(", "VA", ".", "getLocVT", "(", ")", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", ")", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getLoad", "(", "VA", ".", "getValVT", "(", ")", ",", "dl", ",", "Chain", ",", "FIN", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "FI", ")", ",", "false", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ")", ";", "}" ]

LLVM

AMDGPU

CPP

code_generation

GPU

12,295

[ "SDValue", "AMDGPUTargetLowering", "::", "SplitVectorLoad", "(", "const", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "LoadSDNode", "*", "Load", "=", "cast", "<", "LoadSDNode", ">", "(", "Op", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDLoc", "SL", "(", "Op", ")", ";", "if", "(", "VT", ".", "getVectorNumElements", "(", ")", "==", "<NUM_LIT>", ")", "{", "SDValue", "Ops", "[", "<NUM_LIT>", "]", ";", "std", "::", "tie", "(", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", "[", "<NUM_LIT>", "]", ")", "=", "scalarizeVectorLoad", "(", "Load", ",", "DAG", ")", ";", "return", "DAG", ".", "getMergeValues", "(", "Ops", ",", "SL", ")", ";", "}", "SDValue", "BasePtr", "=", "Load", "->", "getBasePtr", "(", ")", ";", "EVT", "MemVT", "=", "Load", "->", "getMemoryVT", "(", ")", ";", "const", "MachinePointerInfo", "&", "SrcValue", "=", "Load", "->", "getMemOperand", "(", ")", "->", "getPointerInfo", "(", ")", ";", "EVT", "LoVT", ",", "HiVT", ";", "EVT", "LoMemVT", ",", "HiMemVT", ";", "SDValue", "Lo", ",", "Hi", ";", "std", "::", "tie", "(", "LoVT", ",", "HiVT", ")", "=", "getSplitDestVTs", "(", "VT", ",", "DAG", ")", ";", "std", "::", "tie", "(", "LoMemVT", ",", "HiMemVT", ")", "=", "getSplitDestVTs", "(", "MemVT", ",", "DAG", ")", ";", "std", "::", "tie", "(", "Lo", ",", "Hi", ")", "=", "splitVector", "(", "Op", ",", "SL", ",", "LoVT", ",", "HiVT", ",", "DAG", ")", ";", "unsigned", "Size", "=", "LoMemVT", ".", "getStoreSize", "(", ")", ";", "unsigned", "BaseAlign", "=", "Load", "->", "getAlignment", "(", ")", ";", "unsigned", "HiAlign", "=", "MinAlign", "(", "BaseAlign", ",", "Size", ")", ";", "SDValue", "LoLoad", "=", "DAG", ".", "getExtLoad", "(", "Load", "->", "getExtensionType", "(", ")", ",", "SL", ",", "LoVT", ",", "Load", "->", "getChain", "(", ")", ",", "BasePtr", ",", "SrcValue", ",", "LoMemVT", ",", "BaseAlign", ",", "Load", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ")", ";", "SDValue", "HiPtr", "=", "DAG", ".", "getObjectPtrOffset", "(", "SL", ",", "BasePtr", ",", "TypeSize", "::", "Fixed", "(", "Size", ")", ")", ";", "SDValue", "HiLoad", "=", "DAG", ".", "getExtLoad", "(", "Load", "->", "getExtensionType", "(", ")", ",", "SL", ",", "HiVT", ",", "Load", "->", "getChain", "(", ")", ",", "HiPtr", ",", "SrcValue", ".", "getWithOffset", "(", "LoMemVT", ".", "getStoreSize", "(", ")", ")", ",", "HiMemVT", ",", "HiAlign", ",", "Load", "->", "getMemOperand", "(", ")", "->", "getFlags", "(", ")", ")", ";", "SDValue", "Join", ";", "if", "(", "LoVT", "==", "HiVT", ")", "{", "Join", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "SL", ",", "VT", ",", "LoLoad", ",", "HiLoad", ")", ";", "}", "else", "{", "Join", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "SL", ",", "VT", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ",", "LoLoad", ",", "DAG", ".", "getVectorIdxConstant", "(", "<NUM_LIT>", ",", "SL", ")", ")", ";", "Join", "=", "DAG", ".", "getNode", "(", "HiVT", ".", "isVector", "(", ")", "?", "ISD", "::", "INSERT_SUBVECTOR", ":", "ISD", "::", "INSERT_VECTOR_ELT", ",", "SL", ",", "VT", ",", "Join", ",", "HiLoad", ",", "DAG", ".", "getVectorIdxConstant", "(", "LoVT", ".", "getVectorNumElements", "(", ")", ",", "SL", ")", ")", ";", "}", "SDValue", "Ops", "[", "]", "=", "{", "Join", ",", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "SL", ",", "MVT", "::", "Other", ",", "LoLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "HiLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ")", "}", ";", "return", "DAG", ".", "getMergeValues", "(", "Ops", ",", "SL", ")", ";", "}" ]

[ "Split", "a", "vector", "load", "into", "2", "loads", "of", "half", "the", "vector", "." ]

LLVM

AArch64

TD

next_suggestion

CPU

12,296

[ "}" ]

[ "class", "PCRelLabel", "<", "int", "N", ">", ":", "BranchTarget", "<", "N", ">", "{", "let", "Name", "=", "<STR_LIT>", "#", "N", ";" ]

GCC

rx

MD

stmt_completion

CPU

12,297

[ ")" ]

[ "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,298

[ "<<", "pReloc", ".", "symInfo", "(", ")", "->", "name", "(", ")", ";" ]

[ "case", "llvm", "::", "ELF", "::", "R_ARM_TLS_DTPMOD32", ":", "case", "llvm", "::", "ELF", "::", "R_ARM_TLS_DTPOFF32", ":", "case", "llvm", "::", "ELF", "::", "R_ARM_TLS_TPOFF32", ":", "break", ";", "default", ":", "error", "(", "diag", "::", "non_pic_relocation", ")", "<<", "getName", "(", "pReloc", ".", "type", "(", ")", ")" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

12,299

[ ")", ";" ]

[ "if", "(", "!", "Stubs", ".", "empty", "(", ")", ")", "{", "OutStreamer", ".", "SwitchSection", "(", "TLOFELF", ".", "getDataRelSection", "(", ")", ")", ";", "const", "DataLayout", "*", "TD", "=", "TM", ".", "getDataLayout", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "Stubs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "OutStreamer", ".", "EmitLabel", "(", "Stubs", "[", "i", "]", ".", "first", ")", ";", "OutStreamer", ".", "EmitSymbolValue", "(", "Stubs", "[", "i", "]", ".", "second", ".", "getPointer", "(", ")", ",", "TD", "->", "getPointerSize", "(", "<NUM_LIT>", ")", ")", ";", "}", "Stubs", ".", "clear", "(" ]