docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
GCC	microblaze	CPP	program_repair	MPU	12,000	[ "<FIXS>", "expand_pic_symbol_ref", "(", "machine_mode", "mode", "ATTRIBUTE_UNUSED", ",", "rtx", "op", ")", "<FIXE>" ]	[ "}", "static", "rtx", "<BUGS>", "expand_pic_symbol_ref", "(", "enum", "machine_mode", "mode", "ATTRIBUTE_UNUSED", ",", "rtx", "op", ")", "<BUGE>", "{", "rtx", "result", ";", "result", "=", "gen_rtx_UNSPEC", "(", "Pmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "op", ")", ",", "UNSPEC_GOTOFF", ")", ";" ]
LLVM	NPEngine	CPP	next_suggestion	Virtual ISA	12,001	[ "return", "X", ";" ]	[ "MCSubtargetInfo", "*", "X", "=", "new", "MCSubtargetInfo", "(", ")", ";", "InitNPEngineMCSubtargetInfo", "(", "X", ",", "TT", ",", "CPU", ",", "FS", ")", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,002	[ "case", "ImmTyOModSI", ":", "OS", "<<", "<STR_LIT>", "OModSI", "<STR_LIT>", ";", "break", ";" ]	[ "case", "ImmTyLDS", ":", "OS", "<<", "<STR_LIT>", "LDS", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffen", ":", "OS", "<<", "<STR_LIT>", "Offen", "<STR_LIT>", ";", "break", ";", "case", "ImmTyIdxen", ":", "OS", "<<", "<STR_LIT>", "Idxen", "<STR_LIT>", ";", "break", ";", "case", "ImmTyAddr64", ":", "OS", "<<", "<STR_LIT>", "Addr64", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffset", ":", "OS", "<<", "<STR_LIT>", "Offset", "<STR_LIT>", ";", "break", ";", "case", "ImmTyInstOffset", ":", "OS", "<<", "<STR_LIT>", "InstOffset", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffset0", ":", "OS", "<<", "<STR_LIT>", "Offset0", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffset1", ":", "OS", "<<", "<STR_LIT>", "Offset1", "<STR_LIT>", ";", "break", ";", "case", "ImmTyGLC", ":", "OS", "<<", "<STR_LIT>", "GLC", "<STR_LIT>", ";", "break", ";", "case", "ImmTySLC", ":", "OS", "<<", "<STR_LIT>", "SLC", "<STR_LIT>", ";", "break", ";", "case", "ImmTyTFE", ":", "OS", "<<", "<STR_LIT>", "TFE", "<STR_LIT>", ";", "break", ";", "case", "ImmTyD16", ":", "OS", "<<", "<STR_LIT>", "D16", "<STR_LIT>", ";", "break", ";", "case", "ImmTyFORMAT", ":", "OS", "<<", "<STR_LIT>", "FORMAT", "<STR_LIT>", ";", "break", ";", "case", "ImmTyClampSI", ":", "OS", "<<", "<STR_LIT>", "ClampSI", "<STR_LIT>", ";", "break", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	12,003	[ "getParent", "(", ")", ";" ]	[ "const", "MachineOperand", "&", "BaseOp2", "=", "", "BaseOps2", ".", "front", "(", ")", ";", "assert", "(", "(", "BaseOp1", ".", "isReg", "(", ")", "\|\|", "BaseOp1", ".", "isFI", "(", ")", ")", "&&", "<STR_LIT>", "Only base registers and frame indices are supported.", "<STR_LIT>", ")", ";", "if", "(", "ClusterSize", ">", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "(", "BaseOp1", ".", "isReg", "(", ")", "!=", "BaseOp2", ".", "isReg", "(", ")", ")", "\|\|", "(", "BaseOp1", ".", "isReg", "(", ")", "&&", "BaseOp1", ".", "getReg", "(", ")", "!=", "BaseOp2", ".", "getReg", "(", ")", ")", "\|\|", "(", "BaseOp1", ".", "isFI", "(", ")", "&&", "BaseOp1", ".", "getIndex", "(", ")", "!=", "BaseOp2", ".", "getIndex", "(", ")", ")", ")", "return", "false", ";", "const", "MachineInstr", "&", "FirstLdSt", "=", "", "BaseOp1", "." ]
LLVM	SPIRV	CPP	stmt_completion	Virtual ISA	12,004	[ "int", "*", "BytesRemoved", ")", "const", "{" ]	[ "unsigned", "SPIRVInstrInfo", "::", "removeBranch", "(", "MachineBasicBlock", "&", "MBB", "," ]
GCC	arm	MD	stmt_completion	CPU	12,005	[ ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "ior", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>" ]
LLVM	VE	TD	next_suggestion	CPU	12,006	[ "let", "ParserMatchClass", "=", "RDOpAsmOperand", ";" ]	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";" ]
GCC	ia64	MD	stmt_completion	CPU	12,007	[ "]", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_COPYSIGN", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	ARM	CPP	code_generation	CPU	12,008	[ "void", "Thumb1FrameLowering", "::", "emitEpilogue", "(", "MachineFunction", "&", "MF", ",", "MachineBasicBlock", "&", "MBB", ")", "const", "{", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "getLastNonDebugInstr", "(", ")", ";", "assert", "(", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tBX_RET", "\|\|", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP_RET", ")", "&&", "<STR_LIT>", "Can only insert epilog into returning blocks", "<STR_LIT>", ")", ";", "DebugLoc", "dl", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";", "MachineFrameInfo", "", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "ARMFunctionInfo", "", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "const", "Thumb1RegisterInfo", "", "RegInfo", "=", "static_cast", "<", "const", "Thumb1RegisterInfo", "", ">", "(", "MF", ".", "getTarget", "(", ")", ".", "getRegisterInfo", "(", ")", ")", ";", "const", "Thumb1InstrInfo", "&", "TII", "=", "", "static_cast", "<", "const", "Thumb1InstrInfo", "", ">", "(", "MF", ".", "getTarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "unsigned", "Align", "=", "MF", ".", "getTarget", "(", ")", ".", "getFrameLowering", "(", ")", "->", "getStackAlignment", "(", ")", ";", "unsigned", "ArgRegsSaveSize", "=", "AFI", "->", "getArgRegsSaveSize", "(", "Align", ")", ";", "int", "NumBytes", "=", "(", "int", ")", "MFI", "->", "getStackSize", "(", ")", ";", "assert", "(", "(", "unsigned", ")", "NumBytes", ">=", "ArgRegsSaveSize", "&&", "<STR_LIT>", "ArgRegsSaveSize is included in NumBytes", "<STR_LIT>", ")", ";", "const", "MCPhysReg", "", "CSRegs", "=", "RegInfo", "->", "getCalleeSavedRegs", "(", ")", ";", "unsigned", "FramePtr", "=", "RegInfo", "->", "getFrameRegister", "(", "MF", ")", ";", "if", "(", "!", "AFI", "->", "hasStackFrame", "(", ")", ")", "{", "if", "(", "NumBytes", "-", "ArgRegsSaveSize", "!=", "<NUM_LIT>", ")", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "TII", ",", "dl", ",", "", "RegInfo", ",", "NumBytes", "-", "ArgRegsSaveSize", ")", ";", "}", "else", "{", "if", "(", "MBBI", "!=", "MBB", ".", "begin", "(", ")", ")", "{", "do", "--", "MBBI", ";", "while", "(", "MBBI", "!=", "MBB", ".", "begin", "(", ")", "&&", "isCSRestore", "(", "MBBI", ",", "CSRegs", ")", ")", ";", "if", "(", "!", "isCSRestore", "(", "MBBI", ",", "CSRegs", ")", ")", "++", "MBBI", ";", "}", "NumBytes", "-=", "(", "AFI", "->", "getGPRCalleeSavedArea1Size", "(", ")", "+", "AFI", "->", "getGPRCalleeSavedArea2Size", "(", ")", "+", "AFI", "->", "getDPRCalleeSavedAreaSize", "(", ")", "+", "ArgRegsSaveSize", ")", ";", "if", "(", "AFI", "->", "shouldRestoreSPFromFP", "(", ")", ")", "{", "NumBytes", "=", "AFI", "->", "getFramePtrSpillOffset", "(", ")", "-", "NumBytes", ";", "if", "(", "NumBytes", ")", "{", "assert", "(", "MF", ".", "getRegInfo", "(", ")", ".", "isPhysRegUsed", "(", "ARM", "::", "R4", ")", "&&", "<STR_LIT>", "No scratch register to restore SP from FP!", "<STR_LIT>", ")", ";", "emitThumbRegPlusImmediate", "(", "MBB", ",", "MBBI", ",", "dl", ",", "ARM", "::", "R4", ",", "FramePtr", ",", "-", "NumBytes", ",", "TII", ",", "", "RegInfo", ")", ";", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tMOVr", ")", ",", "ARM", "::", "SP", ")", ".", "addReg", "(", "ARM", "::", "R4", ")", ")", ";", "}", "else", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tMOVr", ")", ",", "ARM", "::", "SP", ")", ".", "addReg", "(", "FramePtr", ")", ")", ";", "}", "else", "{", "if", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tBX_RET", "&&", "&", "MBB", ".", "front", "(", ")", "!=", "MBBI", "&&", "std", "::", "prev", "(", "MBBI", ")", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP", ")", "{", "MachineBasicBlock", "::", "iterator", "PMBBI", "=", "std", "::", "prev", "(", "MBBI", ")", ";", "if", "(", "!", "tryFoldSPUpdateIntoPushPop", "(", "STI", ",", "MF", ",", "PMBBI", ",", "NumBytes", ")", ")", "emitSPUpdate", "(", "MBB", ",", "PMBBI", ",", "TII", ",", "dl", ",", "", "RegInfo", ",", "NumBytes", ")", ";", "}", "else", "if", "(", "!", "tryFoldSPUpdateIntoPushPop", "(", "STI", ",", "MF", ",", "MBBI", ",", "NumBytes", ")", ")", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "TII", ",", "dl", ",", "", "RegInfo", ",", "NumBytes", ")", ";", "}", "}", "if", "(", "ArgRegsSaveSize", ")", "{", "MBBI", "=", "MBB", ".", "getLastNonDebugInstr", "(", ")", ";", "assert", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tBX_RET", ")", ";", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tPOP", ")", ")", ")", ".", "addReg", "(", "ARM", "::", "R3", ",", "RegState", "::", "Define", ")", ";", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "TII", ",", "dl", ",", "", "RegInfo", ",", "ArgRegsSaveSize", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tBX_RET_vararg", ")", ")", ".", "addReg", "(", "ARM", "::", "R3", ",", "RegState", "::", "Kill", ")", ";", "AddDefaultPred", "(", "MIB", ")", ";", "MIB", ".", "copyImplicitOps", "(", "&", "*", "MBBI", ")", ";", "MBB", ".", "erase", "(", "MBBI", ")", ";", "}", "}" ]	[ "Insert", "epilog", "code", "into", "the", "function", "." ]
LLVM	ARM	CPP	stmt_completion	CPU	12,009	[ ";" ]	[ "static", "DecodeStatus", "DecodeT2Adr", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "uint32_t", "Insn", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "unsigned", "sign1", "=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "sign2", "=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "sign1", "!=", "sign2", ")", "return", "MCDisassembler", "::", "Fail", ";", "unsigned", "Val", "=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "Val", "\|=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "Val", "\|=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "Val", "\|=", "sign1", "<<", "<NUM_LIT>" ]
LLVM	Sparc	TD	next_suggestion	CPU	12,010	[ "let", "ParserMatchClass", "=", "SparcCallTargetAsmOperand", ";" ]	[ "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
GCC	h8300	MD	program_repair	MPU	12,011	[ "<FIXS>", "<STR_LIT>", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", ")", "]", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>", "<FIXS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<FIXE>", "<FIXS>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]	[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<STR_LIT>", "<BUGE>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "and", ":", "QI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "<BUGS>", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", ")", "]", ")", "<BUGE>", "<BUGS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<BUGE>", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	xtensa	CPP	stmt_completion	MPU	12,012	[ ":" ]	[ "if", "(", "speed", ")", "{", "int", "n", "=", "(", "len", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "if", "(", "xtensa_is_insn_L32R_p", "(", "insn", ")", ")", "return", "COSTS_N_INSNS", "(", "<NUM_LIT>", "+", "xtensa_extra_l32r_costs", ")", ";", "switch", "(", "get_attr_type", "(", "insn", ")", ")", "{", "case", "TYPE_STORE", ":", "case", "TYPE_MOVE", ":", "case", "TYPE_ARITH", ":", "case", "TYPE_MULTI", ":", "case", "TYPE_NOP", ":", "case", "TYPE_FSTORE", ":", "return", "COSTS_N_INSNS", "(", "n", ")", ";", "case", "TYPE_LOAD", ":", "return", "COSTS_N_INSNS", "(", "n", "-", "<NUM_LIT>", "+", "<NUM_LIT>", ")", ";", "case", "TYPE_JUMP", ":", "case", "TYPE_CALL", ":", "return", "COSTS_N_INSNS", "(", "n", "-", "<NUM_LIT>", "+", "<NUM_LIT>", ")", ";", "case", "TYPE_FCONV", ":", "case", "TYPE_FLOAD", ":", "case", "TYPE_MUL16", ":", "case", "TYPE_MUL32", ":", "case", "TYPE_RSR", ":", "return", "COSTS_N_INSNS", "(", "n", "*", "<NUM_LIT>", ")", ";", "case", "TYPE_FMADD" ]
LLVM	PowerPC	TD	program_repair	CPU	12,013	[ "<FIXS>", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "P9_DFU_12C", ",", "IP_EXECE_1C", ",", "IP_EXECO_1C", ",", "DISP_1C", "]", ",", "<FIXE>" ]	[ ")", ">", ";", "<BUGS>", "<BUGE>", "<BUGS>", "def", ":", "InstRW", "[", "P9_DFU_12C", ",", "IP_EXECE_1C", ",", "IP_EXECO_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", "]", ",", "<BUGE>", "(", "instrsBCDSRo", ",", "XSADDQP", "," ]
GCC	ia64	MD	program_repair	CPU	12,014	[ "<FIXS>", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]	[ "}", "<STR_LIT>", "fetch_and_sub_si", "<STR_LIT>", "register_operand", "<STR_LIT>", "r", "<STR_LIT>", "memory_operand", "<STR_LIT>", "m", "<STR_LIT>", "register_operand", "<STR_LIT>", "r", "<STR_LIT>", "<STR_LIT>", "{" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,015	[ "::", "None", ";" ]	[ "TargetLowering", "::", "AtomicExpansionKind", "AArch64TargetLowering", "::", "shouldExpandAtomicRMWInIR", "(", "AtomicRMWInst", "*", "AI", ")", "const", "{", "unsigned", "Size", "=", "AI", "->", "getType", "(", ")", "->", "getPrimitiveSizeInBits", "(", ")", ";", "assert", "(", "Size", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "AtomicExpandPass should've handled larger sizes.", "<STR_LIT>", ")", ";", "if", "(", "AI", "->", "isFloatingPointOperation", "(", ")", ")", "return", "AtomicExpansionKind", "::", "CmpXChg", ";", "bool", "CanUseLSE128", "=", "Subtarget", "->", "hasLSE128", "(", ")", "&&", "Size", "==", "<NUM_LIT>", "&&", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Xchg", "\|\|", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Or", "\|\|", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "And", ")", ";", "if", "(", "CanUseLSE128", ")", "return", "AtomicExpansionKind" ]
GCC	ia64	MD	next_suggestion	CPU	12,016	[ "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float_truncate", ":", "SF", "(", "fma", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	avr	CPP	next_suggestion	MPU	12,017	[ "*", "no_add_attrs", "=", "false", ";" ]	[ "tree", "attr", "=", "tree_cons", "(", "name", ",", "args", ",", "TYPE_ATTRIBUTES", "(", "type", ")", ")", ";", "tree", "new", "type", "=", "build_type_attribute_variant", "(", "type", ",", "attr", ")", ";", "TYPE_MAIN_VARIANT", "(", "new", "type", ")", "=", "TYPE_MAIN_VARIANT", "(", "type", ")", ";", "TREE_TYPE", "(", "", "node", ")", "=", "new", "type", ";", "", "no_add_attrs", "=", "true", ";", "}", "else", "if", "(", "TREE_STATIC", "(", "", "node", ")", "\|\|", "DECL_EXTERNAL", "(", "", "node", ")", ")", "{" ]
LLVM	AArch64	TD	stmt_completion	CPU	12,018	[ "GPR64", ":", "$", "src2", ",", "arith_shift64", ":", "$", "sh", ")", ",", "<NUM_LIT>", ">", ";" ]	[ "def", ":", "InstAlias", "<", "cmp", "#", "<STR_LIT>", ",", "(", "!", "cast", "<", "Instruction", ">", "(", "NAME", "#", "<STR_LIT>", ")", "XZR", ",", "GPR64", ":", "$", "src1", "," ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,019	[ "<", "ComponentsInElt", ";", "++", "I", ")", "{" ]	[ "LoadSDNode", "", "Load", "=", "cast", "<", "LoadSDNode", ">", "(", "Src", ")", ";", "unsigned", "AS", "=", "Load", "->", "getAddressSpace", "(", ")", ";", "unsigned", "Align", "=", "Load", "->", "getAlignment", "(", ")", ";", "Type", "", "Ty", "=", "LoadVT", ".", "getTypeForEVT", "(", "", "DAG", ".", "getContext", "(", ")", ")", ";", "unsigned", "ABIAlignment", "=", "DAG", ".", "getDataLayout", "(", ")", ".", "getABITypeAlignment", "(", "Ty", ")", ";", "if", "(", "Align", "<", "ABIAlignment", "&&", "!", "allowsMisalignedMemoryAccesses", "(", "LoadVT", ",", "AS", ",", "Align", ",", "nullptr", ")", ")", "{", "return", "SDValue", "(", ")", ";", "}", "SDValue", "NewLoad", "=", "DAG", ".", "getExtLoad", "(", "ISD", "::", "ZEXTLOAD", ",", "DL", ",", "RegVT", ",", "Load", "->", "getChain", "(", ")", ",", "Load", "->", "getBasePtr", "(", ")", ",", "LoadVT", ",", "Load", "->", "getMemOperand", "(", ")", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "SDValue", "(", "Load", ",", "<NUM_LIT>", ")", ",", "NewLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Elts", ";", "if", "(", "RegVT", ".", "isVector", "(", ")", ")", "DAG", ".", "ExtractVectorElements", "(", "NewLoad", ",", "Elts", ")", ";", "else", "Elts", ".", "push_back", "(", "NewLoad", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "unsigned", "EltIdx", "=", "<NUM_LIT>", ";", "for", "(", "SDValue", "Elt", ":", "Elts", ")", "{", "unsigned", "ComponentsInElt", "=", "std", "::", "min", "(", "<NUM_LIT>", "u", ",", "NElts", "-", "<NUM_LIT>", "", "EltIdx", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I" ]
LLVM	WebAssembly	CPP	program_repair	Virtual ISA	12,020	[ "<FIXS>", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_I32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_I64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_F32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_F64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_V128", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_EXCEPT_REF", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_I32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_I64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_F32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_F64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_V128", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_EXCEPT_REF", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_I32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_I64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_F32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_F64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_V128", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_EXCEPT_REF", ";", "<FIXE>" ]	[ "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}", "<BUGS>", "<BUGE>", "static", "unsigned", "getGetLocalOpcode", "(", "const", "TargetRegisterClass", "", "RC", ")", "{", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_I32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_I64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_F32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_F64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "V128RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_V128", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_EXCEPT_REF", ";", "<BUGE>", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}", "<BUGS>", "<BUGE>", "static", "unsigned", "getSetLocalOpcode", "(", "const", "TargetRegisterClass", "", "RC", ")", "{", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_I32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_I64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_F32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_F64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "V128RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_V128", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_EXCEPT_REF", ";", "<BUGE>", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}", "<BUGS>", "<BUGE>", "static", "unsigned", "getTeeLocalOpcode", "(", "const", "TargetRegisterClass", "*", "RC", ")", "{", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_I32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_I64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_F32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_F64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "V128RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_V128", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_EXCEPT_REF", ";", "<BUGE>", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}" ]
GCC	i386	MD	next_suggestion	CPU	12,021	[ "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "not", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "not", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "not", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "ior", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "ior", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,022	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]	[ "def", "v4i16_shift", ":", "BaseSIMDVectorShiftTied", "<", "<NUM_LIT>", ",", "U", ",", "opc", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "?", ",", "?", ",", "?", ",", "?", "}", ",", "V64", ",", "V64", ",", "vecshiftR16", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "v4i16", "V64", ":", "$", "dst", ")", ",", "(", "OpNode", "(", "v4i16", "V64", ":", "$", "Rd", ")", ",", "(", "v4i16", "V64", ":", "$", "Rn", ")", ",", "(", "i32", "vecshiftR16", ":", "$", "imm", ")", ")", ")", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	12,023	[ "<STR_LIT>", ",", "<STR_LIT>", ">", ";" ]	[ "def", "HasFPARMv8", ":", "Predicate", "<", "<STR_LIT>", ">", ",", "AssemblerPredicate", "<" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,024	[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	12,025	[ "}" ]	[ "bool", "X86InstructionSelector", "::", "selectConstant", "(", "MachineInstr", "&", "I", ",", "MachineRegisterInfo", "&", "MRI", ",", "MachineFunction", "&", "MF", ")", "const", "{", "assert", "(", "(", "I", ".", "getOpcode", "(", ")", "==", "TargetOpcode", "::", "G_CONSTANT", ")", "&&", "<STR_LIT>", "unexpected instruction", "<STR_LIT>", ")", ";", "const", "unsigned", "DefReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "LLT", "Ty", "=", "MRI", ".", "getType", "(", "DefReg", ")", ";", "if", "(", "RBI", ".", "getRegBank", "(", "DefReg", ",", "MRI", ",", "TRI", ")", "->", "getID", "(", ")", "!=", "X86", "::", "GPRRegBankID", ")", "return", "false", ";", "uint64_t", "Val", "=", "<NUM_LIT>", ";", "if", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isCImm", "(", ")", ")", "{", "Val", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getCImm", "(", ")", "->", "getZExtValue", "(", ")", ";", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "ChangeToImmediate", "(", "Val", ")", ";", "}", "else", "if", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "{", "Val", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unsupported operand type.", "<STR_LIT>", ")", ";", "unsigned", "NewOpc", ";", "switch", "(", "Ty", ".", "getSizeInBits", "(", ")", ")", "{", "case", "<NUM_LIT>", ":", "NewOpc", "=", "X86", "::", "MOV8ri", ";", "break", ";", "case", "<NUM_LIT>", ":", "NewOpc", "=", "X86", "::", "MOV16ri", ";", "break", ";", "case", "<NUM_LIT>", ":", "NewOpc", "=", "X86", "::", "MOV32ri", ";", "break", ";", "case", "<NUM_LIT>", ":", "{", "if", "(", "isInt", "<", "<NUM_LIT>", ">", "(", "Val", ")", ")", "NewOpc", "=", "X86", "::", "MOV64ri32", ";", "else", "NewOpc", "=", "X86", "::", "MOV64ri", ";", "break", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	12,026	[ "STRWui", ")", ">", ";" ]	[ "def", ":", "InstRW", "<", "[", "A64FXWrite_STUR", "]", ",", "(", "instrs" ]
LLVM	TGSI	CPP	next_suggestion	Virtual ISA	12,027	[ "dbgs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";" ]	[ "}", "}", "if", "(", "FalseMBB", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", ", false = BB", "<STR_LIT>", "<<", "FalseMBB", "->", "getNumber", "(", ")", "<<", "<STR_LIT>", " size = ", "<STR_LIT>", "<<", "FalseMBB", "->", "size", "(", ")", "<<", "<STR_LIT>", " numPred = ", "<STR_LIT>", "<<", "FalseMBB", "->", "pred_size", "(", ")", ";", "if", "(", "Detail", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "FalseMBB", "->", "print", "(", "dbgs", "(", ")", ")", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "}", "}", "if", "(", "LandMBB", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", ", land = BB", "<STR_LIT>", "<<", "LandMBB", "->", "getNumber", "(", ")", "<<", "<STR_LIT>", " size = ", "<STR_LIT>", "<<", "LandMBB", "->", "size", "(", ")", "<<", "<STR_LIT>", " numPred = ", "<STR_LIT>", "<<", "LandMBB", "->", "pred_size", "(", ")", ";", "if", "(", "Detail", ")", "{" ]
GCC	microblaze	CPP	next_suggestion	MPU	12,028	[ "}" ]	[ "if", "(", "fsiz", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "crtl", "->", "is_leaf", "\|\|", "interrupt_handler", ")", "{", "mem_rtx", "=", "gen_rtx_MEM", "(", "SImode", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "stack_pointer_rtx", ",", "const0_rtx", ")", ")", ";", "if", "(", "interrupt_handler", ")", "MEM_VOLATILE_P", "(", "mem_rtx", ")", "=", "<NUM_LIT>", ";", "reg_rtx", "=", "gen_rtx_REG", "(", "SImode", ",", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ";", "emit_move_insn", "(", "reg_rtx", ",", "mem_rtx", ")", ";", "}", "if", "(", "frame_pointer_needed", ")", "emit_insn", "(", "gen_movsi", "(", "stack_pointer_rtx", ",", "hard_frame_pointer_rtx", ")", ")", ";", "save_restore_insns", "(", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_blockage", "(", ")", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "stack_pointer_rtx", ",", "stack_pointer_rtx", ",", "fsiz_rtx", ")", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	12,029	[ "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC" ]
LLVM	ARM	CPP	next_suggestion	CPU	12,030	[ "}" ]	[ "llvm_unreachable", "(", "<STR_LIT>", "unexpected number of lanes", "<STR_LIT>", ")", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp64", ";", "break", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp32", ";", "break", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp16", ";", "break", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp8", ";", "break", ";", "}", "Function", "", "VCTP", "=", "Intrinsic", "::", "getDeclaration", "(", "M", ",", "VCTPID", ")", ";", "Value", "", "Remaining", "=", "Builder", ".", "CreateSub", "(", "Processed", ",", "Factor", ")", ";", "Value", "", "TailPredicate", "=", "Builder", ".", "CreateCall", "(", "VCTP", ",", "Remaining", ")", ";", "Predicate", "->", "replaceAllUsesWith", "(", "TailPredicate", ")", ";", "Processed", "->", "addIncoming", "(", "Remaining", ",", "L", "->", "getLoopLatch", "(", ")", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "TP: Insert processed elements phi: ", "<STR_LIT>", "<<", "", "Processed", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", "<<", "<STR_LIT>", "TP: Inserted VCTP: ", "<STR_LIT>", "<<", "*", "TailPredicate", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "}", "for", "(", "auto", "I", ":", "L", "->", "blocks", "(", ")", ")", "DeleteDeadPHIs", "(", "I", ")", ";", "return", "true", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,031	[ "break", ";" ]	[ "if", "(", "!", "IsMFMAFn", "(", "", "MI", ")", ")", "return", "WaitStatesNeeded", ";", "const", "int", "VALUWritesExecWaitStates", "=", "<NUM_LIT>", ";", "int", "WaitStatesNeededForUse", "=", "VALUWritesExecWaitStates", "-", "getWaitStatesSinceDef", "(", "AMDGPU", "::", "EXEC", ",", "IsLegacyVALUFn", ",", "VALUWritesExecWaitStates", ")", ";", "WaitStatesNeeded", "=", "std", "::", "max", "(", "WaitStatesNeeded", ",", "WaitStatesNeededForUse", ")", ";", "int", "SrcCIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "for", "(", "const", "MachineOperand", "&", "Use", ":", "MI", "->", "explicit_uses", "(", ")", ")", "{", "const", "int", "LegacyVALUNotDotWritesVGPRWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA4x4WritesVGPROverlappedSMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA16x16WritesVGPROverlappedSMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA32x32WritesVGPROverlappedSMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA4x4WritesVGPROverlappedDMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA16x16WritesVGPROverlappedDMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA32x32WritesVGPROverlappedDMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA16x16WritesVGPROverlappedSrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA4x4WritesVGPROverlappedSrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA4x4WritesVGPROverlappedSrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA16x16WritesVGPROverlappedSrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA32x32WritesVGPROverlappedSrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA4x4WritesVGPROverlappedMFMASrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA16x16WritesVGPROverlappedMFMASrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA4x4WritesVGPRFullSrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "MaxWaitStates", "=", "<NUM_LIT>", ";", "if", "(", "!", "Use", ".", "isReg", "(", ")", ")", "continue", ";", "Register", "Reg", "=", "Use", ".", "getReg", "(", ")", ";", "bool", "FullReg", ";", "const", "MachineInstr", "", "MI1", ";", "auto", "IsOverlappedMFMAFn", "=", "[", "Reg", ",", "&", "IsMFMAFn", ",", "&", "FullReg", ",", "&", "MI1", ",", "this", "]", "(", "const", "MachineInstr", "&", "MI", ")", "{", "if", "(", "!", "IsMFMAFn", "(", "MI", ")", ")", "return", "false", ";", "Register", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "FullReg", "=", "(", "DstReg", "==", "Reg", ")", ";", "MI1", "=", "&", "MI", ";", "return", "TRI", ".", "regsOverlap", "(", "DstReg", ",", "Reg", ")", ";", "}", ";", "WaitStatesNeededForUse", "=", "LegacyVALUNotDotWritesVGPRWaitStates", "-", "getWaitStatesSinceDef", "(", "Reg", ",", "IsLegacyVALUNotDotFn", ",", "MaxWaitStates", ")", ";", "WaitStatesNeeded", "=", "std", "::", "max", "(", "WaitStatesNeeded", ",", "WaitStatesNeededForUse", ")", ";", "int", "NumWaitStates", "=", "getWaitStatesSinceDef", "(", "Reg", ",", "IsOverlappedMFMAFn", ",", "MaxWaitStates", ")", ";", "if", "(", "NumWaitStates", "==", "std", "::", "numeric_limits", "<", "int", ">", "::", "max", "(", ")", ")", "continue", ";", "int", "OpNo", "=", "MI", "->", "getOperandNo", "(", "&", "Use", ")", ";", "unsigned", "Opc1", "=", "MI1", "->", "getOpcode", "(", ")", ";", "int", "NeedWaitStates", "=", "<NUM_LIT>", ";", "if", "(", "OpNo", "==", "SrcCIdx", ")", "{", "if", "(", "!", "isDGEMM", "(", "Opc", ")", "&&", "isDGEMM", "(", "Opc1", ")", ")", "{", "NeedWaitStates", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "FullReg", ")", "{", "if", "(", "(", "Opc", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_e64", "\|\|", "Opc", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_vgprcd_e64", ")", "&&", "(", "Opc1", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_e64", "\|\|", "Opc1", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_vgprcd_e64", ")", ")", "NeedWaitStates", "=", "DMFMA4x4WritesVGPRFullSrcCWaitStates", ";", "}", "else", "{", "switch", "(", "Opc1", ")", "{", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_vgprcd_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_mac_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_mac_vgprcd_e64", ":", "if", "(", "!", "isXDL", "(", "ST", ",", "", "MI", ")", ")", "NeedWaitStates", "=", "DMFMA16x16WritesVGPROverlappedSrcCWaitStates", ";", "break", ";", "case", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_vgprcd_e64", ":", "if", "(", "!", "isXDL", "(", "ST", ",", "", "MI", ")", ")", "NeedWaitStates", "=", "DMFMA4x4WritesVGPROverlappedSrcCWaitStates", ";", "break", ";", "default", ":", "switch", "(", "TSchedModel", ".", "computeInstrLatency", "(", "MI1", ")", ")", "{", "case", "<NUM_LIT>", ":", "NeedWaitStates", "=", "isDGEMM", "(", "Opc", ")", "?", "SMFMA4x4WritesVGPROverlappedDMFMASrcCWaitStates", ":", "SMFMA4x4WritesVGPROverlappedSMFMASrcCWaitStates", ";", "break", ";", "case", "<NUM_LIT>", ":", "NeedWaitStates", "=", "isDGEMM", "(", "Opc", ")", "?", "SMFMA16x16WritesVGPROverlappedDMFMASrcCWaitStates", ":", "SMFMA16x16WritesVGPROverlappedSMFMASrcCWaitStates", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	12,032	[ "let", "PredicateMethod", "=", "<STR_LIT>", "#", "shift", "#", "<STR_LIT>", ";" ]	[ "class", "MemRegQOffsetAsmOperand", "<", "int", "shift", ">", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", "#", "shift", "#", "<STR_LIT>", ";" ]
GCC	aarch64	CPP	stmt_completion	CPU	12,033	[ "+", "<NUM_LIT>", ")", "&", "~", "<NUM_LIT>", ";" ]	[ "HOST_WIDE_INT", "base", "=", "offset", "&", "~", "(", "GET_MODE_SIZE", "(", "mode", ")", "<", "<NUM_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "mode", "==", "TImode", "\|\|", "mode", "==", "TFmode", "\|\|", "(", "offset", "&", "(", "GET_MODE_SIZE", "(", "mode", ")", "-", "<NUM_LIT>", ")", ")", "!=", "<NUM_LIT>", ")", "base", "=", "(", "offset" ]
LLVM	Mips	CPP	next_suggestion	CPU	12,034	[ "BuildMI", "(", "*", "FBB", ",", "FBB", "->", "end", "(", ")", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "B", ")", ")", ".", "addMBB", "(", "Sink", ")", ";" ]	[ "const", "BasicBlock", "", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "std", "::", "next", "(", "MachineFunction", "::", "iterator", "(", "BB", ")", ")", ";", "MachineFunction", "", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "", "FBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "TBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "Sink", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "FBB", ")", ";", "F", "->", "insert", "(", "It", ",", "TBB", ")", ";", "F", "->", "insert", "(", "It", ",", "Sink", ")", ";", "Sink", "->", "splice", "(", "Sink", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "Sink", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "FBB", ")", ";", "BB", "->", "addSuccessor", "(", "TBB", ")", ";", "FBB", "->", "addSuccessor", "(", "Sink", ")", ";", "TBB", "->", "addSuccessor", "(", "Sink", ")", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "BPOSGE32", ")", ")", ".", "addMBB", "(", "TBB", ")", ";", "unsigned", "VR2", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BuildMI", "(", "", "FBB", ",", "FBB", "->", "end", "(", ")", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "ADDiu", ")", ",", "VR2", ")", ".", "addReg", "(", "Mips", "::", "ZERO", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,035	[ "}" ]	[ "let", "InputType", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,036	[ "(", "NewElement", ")", ";" ]	[ "PHIInfoElementT", "*", "NewElement", "=", "new", "PHIInfoElementT", "(", ")", ";", "NewElement", "->", "DestReg", "=", "DestReg", ";", "NewElement", "->", "DL", "=", "DL", ";", "NewElement", "->", "Sources", "=", "EmptySet", ";", "PHIInfo", ".", "insert" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	12,037	[ ")", ";" ]	[ "void", "AMDGPUAsmBackend", "::", "relaxInstruction", "(", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "MCInst", "Res", ";", "unsigned", "RelaxedOpcode", "=", "AMDGPU", "::", "getSOPPWithRelaxation", "(", "Inst", ".", "getOpcode", "(", ")", ")", ";", "Res", ".", "setOpcode", "(", "RelaxedOpcode", ")", ";", "Res", ".", "addOperand", "(", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Inst", "=", "std", "::", "move", "(", "Res" ]
GCC	i386	MD	stmt_completion	CPU	12,038	[ "CC", "FLAGS_REG", ")", ")", "]" ]	[ "(", "plus", ":", "SI", "(", "match_operator", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "[", "(", "reg", "FLAGS_REG", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "clobber", "(", "reg", ":" ]
LLVM	AArch64	CPP	next_suggestion	CPU	12,039	[ "if", "(", "SrcVT", ".", "SimpleTy", "<=", "MVT", "::", "i32", "&&", "RetVT", "==", "MVT", "::", "i64", ")", "{" ]	[ "unsigned", "AArch64FastISel", "::", "emitLSR_ri", "(", "MVT", "RetVT", ",", "MVT", "SrcVT", ",", "unsigned", "Op0", ",", "bool", "Op0IsKill", ",", "uint64_t", "Shift", ",", "bool", "IsZExt", ")", "{", "assert", "(", "RetVT", ".", "SimpleTy", ">=", "SrcVT", ".", "SimpleTy", "&&", "<STR_LIT>", "Unexpected source/return type pair.", "<STR_LIT>", ")", ";", "assert", "(", "(", "SrcVT", "==", "MVT", "::", "i1", "\|\|", "SrcVT", "==", "MVT", "::", "i8", "\|\|", "SrcVT", "==", "MVT", "::", "i16", "\|\|", "SrcVT", "==", "MVT", "::", "i32", "\|\|", "SrcVT", "==", "MVT", "::", "i64", ")", "&&", "<STR_LIT>", "Unexpected source value type.", "<STR_LIT>", ")", ";", "assert", "(", "(", "RetVT", "==", "MVT", "::", "i8", "\|\|", "RetVT", "==", "MVT", "::", "i16", "\|\|", "RetVT", "==", "MVT", "::", "i32", "\|\|", "RetVT", "==", "MVT", "::", "i64", ")", "&&", "<STR_LIT>", "Unexpected return value type.", "<STR_LIT>", ")", ";", "bool", "Is64Bit", "=", "(", "RetVT", "==", "MVT", "::", "i64", ")", ";", "unsigned", "RegSize", "=", "Is64Bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "DstBits", "=", "RetVT", ".", "getSizeInBits", "(", ")", ";", "unsigned", "SrcBits", "=", "SrcVT", ".", "getSizeInBits", "(", ")", ";", "const", "TargetRegisterClass", "", "RC", "=", "Is64Bit", "?", "&", "<STR_LIT>", "::", "<STR_LIT>", ":", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Shift", "==", "<NUM_LIT>", ")", "{", "if", "(", "RetVT", "==", "SrcVT", ")", "{", "unsigned", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "ResultReg", ")", ".", "addReg", "(", "Op0", ",", "getKillRegState", "(", "Op0IsKill", ")", ")", ";", "return", "ResultReg", ";", "}", "else", "return", "emitIntExt", "(", "SrcVT", ",", "Op0", ",", "RetVT", ",", "IsZExt", ")", ";", "}", "if", "(", "Shift", ">=", "DstBits", ")", "return", "<NUM_LIT>", ";", "if", "(", "Shift", ">=", "SrcBits", "&&", "IsZExt", ")", "return", "materializeInt", "(", "ConstantInt", "::", "get", "(", "*", "Context", ",", "APInt", "(", "RegSize", ",", "<NUM_LIT>", ")", ")", ",", "RetVT", ")", ";", "if", "(", "!", "IsZExt", ")", "{", "Op0", "=", "emitIntExt", "(", "SrcVT", ",", "Op0", ",", "RetVT", ",", "IsZExt", ")", ";", "if", "(", "!", "Op0", ")", "return", "<NUM_LIT>", ";", "Op0IsKill", "=", "true", ";", "SrcVT", "=", "RetVT", ";", "SrcBits", "=", "SrcVT", ".", "getSizeInBits", "(", ")", ";", "IsZExt", "=", "true", ";", "}", "unsigned", "ImmR", "=", "std", "::", "min", "<", "unsigned", ">", "(", "SrcBits", "-", "<NUM_LIT>", ",", "Shift", ")", ";", "unsigned", "ImmS", "=", "SrcBits", "-", "<NUM_LIT>", ";", "static", "const", "unsigned", "OpcTable", "[", "<NUM_LIT>", "]", "[", "<NUM_LIT>", "]", "=", "{", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", "}", ";", "unsigned", "Opc", "=", "OpcTable", "[", "IsZExt", "]", "[", "Is64Bit", "]", ";" ]
LLVM	AArch64	CPP	program_repair	CPU	12,040	[ "<FIXS>", "MachineBasicBlock", "::", "iterator", "NextI", "=", "next_nodbg", "(", "LoadI", ",", "LoadI", "->", "getParent", "(", ")", "->", "end", "(", ")", ")", ";", "<FIXE>" ]	[ "MachineBasicBlock", "::", "iteratorAArch64LoadStoreOpt", "::", "promoteLoadFromStore", "(", "MachineBasicBlock", "::", "iterator", "LoadI", ",", "MachineBasicBlock", "::", "iterator", "StoreI", ")", "{", "<BUGS>", "MachineBasicBlock", "::", "iterator", "NextI", "=", "LoadI", ";", "++", "NextI", ";", "<BUGE>", "int", "LoadSize", "=", "TII", "->", "getMemScale", "(", "", "LoadI", ")", ";", "int", "StoreSize", "=", "TII", "->", "getMemScale", "(", "", "StoreI", ")", ";" ]
LLVM	Hexagon	CPP	code_generation	DSP	12,041	[ "void", "HexagonInstPrinter", "::", "printInst", "(", "const", "MCInst", "", "MI", ",", "raw_ostream", "&", "OS", ",", "StringRef", "Annot", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "assert", "(", "HexagonMCInstrInfo", "::", "isBundle", "(", "", "MI", ")", ")", ";", "assert", "(", "HexagonMCInstrInfo", "::", "bundleSize", "(", "", "MI", ")", "<=", "HEXAGON_PACKET_SIZE", ")", ";", "assert", "(", "HexagonMCInstrInfo", "::", "bundleSize", "(", "", "MI", ")", ">", "<NUM_LIT>", ")", ";", "HasExtender", "=", "false", ";", "for", "(", "auto", "const", "&", "I", ":", "HexagonMCInstrInfo", "::", "bundleInstructions", "(", "", "MI", ")", ")", "{", "MCInst", "const", "&", "MCI", "=", "", "I", ".", "getInst", "(", ")", ";", "if", "(", "HexagonMCInstrInfo", "::", "isDuplex", "(", "MII", ",", "MCI", ")", ")", "{", "printInstruction", "(", "MCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getInst", "(", ")", ",", "OS", ")", ";", "OS", "<<", "'", "\\v", "'", ";", "HasExtender", "=", "false", ";", "printInstruction", "(", "MCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getInst", "(", ")", ",", "OS", ")", ";", "}", "else", "printInstruction", "(", "&", "MCI", ",", "OS", ")", ";", "setExtender", "(", "MCI", ")", ";", "OS", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "}", "auto", "Separator", "=", "<STR_LIT>", "<STR_LIT>", ";", "if", "(", "HexagonMCInstrInfo", "::", "isInnerLoop", "(", "", "MI", ")", ")", "{", "OS", "<<", "Separator", ";", "Separator", "=", "<STR_LIT>", "<STR_LIT>", ";", "MCInst", "ME", ";", "ME", ".", "setOpcode", "(", "Hexagon", "::", "ENDLOOP0", ")", ";", "printInstruction", "(", "&", "ME", ",", "OS", ")", ";", "}", "if", "(", "HexagonMCInstrInfo", "::", "isOuterLoop", "(", "", "MI", ")", ")", "{", "OS", "<<", "Separator", ";", "MCInst", "ME", ";", "ME", ".", "setOpcode", "(", "Hexagon", "::", "ENDLOOP1", ")", ";", "printInstruction", "(", "&", "ME", ",", "OS", ")", ";", "}", "}" ]	[ "Print", "the", "specified", "MCInst", "to", "the", "specified", "raw_ostream", "." ]
GCC	rs6000	MD	program_repair	CPU	12,042	[ "<FIXS>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", "<NUM_LIT>", "<BUGS>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "pc", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]" ]
LLVM	X86	CPP	next_suggestion	CPU	12,043	[ "}" ]	[ "HiOpc", "=", "X86", "::", "AND32rr", ";", "return", "X86", "::", "AND32rr", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "Unhandled atomic-load-op opcode!", "<STR_LIT>", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,044	[ "}" ]	[ "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isPseudo", "=", "<NUM_LIT>", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	MD	next_suggestion	CPU	12,045	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	X86	CPP	program_repair	CPU	12,046	[ "<FIXS>", "Subtarget", "->", "hasXMM", "(", ")", ")", ";", "<FIXE>" ]	[ "assert", "(", "!", "UseSoftFloat", "&&", "!", "(", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", "->", "hasFnAttr", "(", "Attribute", "::", "NoImplicitFloat", ")", ")", "&&", "<BUGS>", "Subtarget", "->", "hasSSE1", "(", ")", ")", ";", "<BUGE>", "}" ]
GCC	bfin	CPP	program_repair	DSP	12,047	[ "<FIXS>", "if", "(", "bfin_valid_reg_p", "(", "REGNO", "(", "x", ")", ",", "strict", ",", "mode", ",", "MEM", ")", ")", "<FIXE>", "<FIXS>", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ",", "mode", ",", "PLUS", ")", "<FIXE>" ]	[ "{", "switch", "(", "GET_CODE", "(", "x", ")", ")", "{", "case", "REG", ":", "<BUGS>", "if", "(", "bfin_valid_reg_p", "(", "REGNO", "(", "x", ")", ",", "strict", ")", ")", "<BUGE>", "return", "true", ";", "break", ";", "case", "PLUS", ":", "if", "(", "REG_P", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "<BUGS>", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ")", "<BUGE>", "&&", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "UNSPEC", "\|\|", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "bfin_valid_add", "(", "mode", ",", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", ")", ")", ")" ]
LLVM	AArch64	TD	stmt_completion	CPU	12,048	[ "V128", ":", "$", "src1", ")", ",", "<NUM_LIT>", ">", ";" ]	[ "def", ":", "InstAlias", "<", "<STR_LIT>", "#", "<STR_LIT>", ",", "(", "CMGTv2i64", "V128", ":", "$", "dst", ",", "V128", ":", "$", "src2", "," ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,049	[ "}" ]	[ "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Args", ";", "unsigned", "Start", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "DAG", ".", "ExtractVectorElements", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Args", ",", "Start", ",", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "SDLoc", "(", "Op", ")", ",", "Op", ".", "getValueType", "(", ")", ",", "Args", ")", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	12,050	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	12,051	[ ",", "InTyList", ",", "Ops", ")", ";" ]	[ "for", "(", "unsigned", "I", "=", "NumFixedArgs", ";", "I", "<", "Outs", ".", "size", "(", ")", ";", "++", "I", ")", "{", "const", "ISD", "::", "OutputArg", "&", "Out", "=", "Outs", "[", "I", "]", ";", "SDValue", "&", "Arg", "=", "OutVals", "[", "I", "]", ";", "EVT", "VT", "=", "Arg", ".", "getValueType", "(", ")", ";", "assert", "(", "VT", "!=", "MVT", "::", "iPTR", "&&", "<STR_LIT>", "Legalized args should be concrete", "<STR_LIT>", ")", ";", "Type", "", "Ty", "=", "VT", ".", "getTypeForEVT", "(", "", "DAG", ".", "getContext", "(", ")", ")", ";", "unsigned", "Align", "=", "std", "::", "max", "(", "Out", ".", "Flags", ".", "getOrigAlign", "(", ")", ",", "Layout", ".", "getABITypeAlignment", "(", "Ty", ")", ")", ";", "unsigned", "Offset", "=", "CCInfo", ".", "AllocateStack", "(", "Layout", ".", "getTypeAllocSize", "(", "Ty", ")", ",", "Align", ")", ";", "CCInfo", ".", "addLoc", "(", "CCValAssign", "::", "getMem", "(", "ArgLocs", ".", "size", "(", ")", ",", "VT", ".", "getSimpleVT", "(", ")", ",", "Offset", ",", "VT", ".", "getSimpleVT", "(", ")", ",", "CCValAssign", "::", "Full", ")", ")", ";", "}", "}", "unsigned", "NumBytes", "=", "CCInfo", ".", "getAlignedCallFrameSize", "(", ")", ";", "SDValue", "FINode", ";", "if", "(", "IsVarArg", "&&", "NumBytes", ")", "{", "int", "FI", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateStackObject", "(", "NumBytes", ",", "Layout", ".", "getStackAlignment", "(", ")", ",", "false", ")", ";", "unsigned", "ValNo", "=", "<NUM_LIT>", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Chains", ";", "for", "(", "SDValue", "Arg", ":", "make_range", "(", "OutVals", ".", "begin", "(", ")", "+", "NumFixedArgs", ",", "OutVals", ".", "end", "(", ")", ")", ")", "{", "assert", "(", "ArgLocs", "[", "ValNo", "]", ".", "getValNo", "(", ")", "==", "ValNo", "&&", "<STR_LIT>", "ArgLocs should remain in order and only hold varargs args", "<STR_LIT>", ")", ";", "unsigned", "Offset", "=", "ArgLocs", "[", "ValNo", "++", "]", ".", "getLocMemOffset", "(", ")", ";", "FINode", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", "Layout", ")", ")", ";", "SDValue", "Add", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FINode", ",", "DAG", ".", "getConstant", "(", "Offset", ",", "DL", ",", "PtrVT", ")", ")", ";", "Chains", ".", "push_back", "(", "DAG", ".", "getStore", "(", "Chain", ",", "DL", ",", "Arg", ",", "Add", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "FI", ",", "Offset", ")", ",", "<NUM_LIT>", ")", ")", ";", "}", "if", "(", "!", "Chains", ".", "empty", "(", ")", ")", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "DL", ",", "MVT", "::", "Other", ",", "Chains", ")", ";", "}", "else", "if", "(", "IsVarArg", ")", "{", "FINode", "=", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "DL", ")", ";", "}", "if", "(", "Callee", "->", "getOpcode", "(", ")", "==", "ISD", "::", "GlobalAddress", ")", "{", "GlobalAddressSDNode", "*", "GA", "=", "cast", "<", "GlobalAddressSDNode", ">", "(", "Callee", ")", ";", "Callee", "=", "DAG", ".", "getTargetGlobalAddress", "(", "GA", "->", "getGlobal", "(", ")", ",", "DL", ",", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ",", "GA", "->", "getOffset", "(", ")", ")", ";", "Callee", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ",", "Callee", ")", ";", "}", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "Chain", ")", ";", "Ops", ".", "push_back", "(", "Callee", ")", ";", "Ops", ".", "append", "(", "OutVals", ".", "begin", "(", ")", ",", "IsVarArg", "?", "OutVals", ".", "begin", "(", ")", "+", "NumFixedArgs", ":", "OutVals", ".", "end", "(", ")", ")", ";", "if", "(", "IsVarArg", ")", "Ops", ".", "push_back", "(", "FINode", ")", ";", "SmallVector", "<", "EVT", ",", "<NUM_LIT>", ">", "InTys", ";", "for", "(", "const", "auto", "&", "In", ":", "Ins", ")", "{", "assert", "(", "!", "In", ".", "Flags", ".", "isByVal", "(", ")", "&&", "<STR_LIT>", "byval is not valid for return values", "<STR_LIT>", ")", ";", "assert", "(", "!", "In", ".", "Flags", ".", "isNest", "(", ")", "&&", "<STR_LIT>", "nest is not valid for return values", "<STR_LIT>", ")", ";", "if", "(", "In", ".", "Flags", ".", "isInAlloca", "(", ")", ")", "fail", "(", "DL", ",", "DAG", ",", "<STR_LIT>", "WebAssembly hasn't implemented inalloca return values", "<STR_LIT>", ")", ";", "if", "(", "In", ".", "Flags", ".", "isInConsecutiveRegs", "(", ")", ")", "fail", "(", "DL", ",", "DAG", ",", "<STR_LIT>", "WebAssembly hasn't implemented cons regs return values", "<STR_LIT>", ")", ";", "if", "(", "In", ".", "Flags", ".", "isInConsecutiveRegsLast", "(", ")", ")", "fail", "(", "DL", ",", "DAG", ",", "<STR_LIT>", "WebAssembly hasn't implemented cons regs last return values", "<STR_LIT>", ")", ";", "InTys", ".", "push_back", "(", "In", ".", "VT", ")", ";", "}", "if", "(", "CLI", ".", "IsTailCall", ")", "{", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "NodeTys", ",", "Ops", ")", ";", "}", "InTys", ".", "push_back", "(", "MVT", "::", "Other", ")", ";", "SDVTList", "InTyList", "=", "DAG", ".", "getVTList", "(", "InTys", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "Ins", ".", "empty", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL" ]
LLVM	X86	CPP	program_repair	CPU	12,052	[ "<FIXS>", "if", "(", "VA", ".", "getLocVT", "(", ")", ".", "getFixedSizeInBits", "(", ")", ">", "Arg", ".", "getValueSizeInBits", "(", ")", ".", "getFixedSize", "(", ")", ")", "{", "<FIXE>" ]	[ "if", "(", "!", "Flags", ".", "isByVal", "(", ")", "&&", "!", "MFI", ".", "isImmutableObjectIndex", "(", "FI", ")", ")", "return", "false", ";", "<BUGS>", "if", "(", "VA", ".", "getLocVT", "(", ")", ".", "getSizeInBits", "(", ")", ">", "Arg", ".", "getValueSizeInBits", "(", ")", ")", "{", "<BUGE>", "if", "(", "Flags", ".", "isZExt", "(", ")", "!=", "MFI", ".", "isObjectZExt", "(", "FI", ")", "\|\|" ]
LLVM	Hexagon	TD	stmt_completion	DSP	12,053	[ "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]
LLVM	X86	TD	stmt_completion	CPU	12,054	[ "<", "<NUM_LIT>", ">", ";" ]	[ "def", "MRM6m", ":", "Format", "<", "<NUM_LIT>", ">", ";", "def", "MRM7m", ":", "Format" ]
GCC	i386	CPP	next_suggestion	CPU	12,055	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "mmask8", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_cmpge_epi64_mask", "(", "_", "_", "m128i", "_", "_", "X", ",", "_", "_", "m128i", "_", "_", "Y", ")", "{", "return", "(", "_", "_", "mmask8", ")", "_", "_", "builtin_ia32_cmpq128_mask", "(", "(", "_", "_", "v2di", ")", "_", "_", "X", ",", "(", "_", "_", "v2di", ")", "_", "_", "Y", ",", "<NUM_LIT>", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]
GCC	s390	MD	stmt_completion	MPU	12,056	[ "<STR_LIT>", ")" ]	[ "(", "define_subst_attr", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>" ]
GCC	rs6000	CPP	next_suggestion	CPU	12,057	[ "return", "result", ";" ]	[ "if", "(", "!", "advance_line", "(", "ovld_file", ")", ")", "return", "PC_OK", ";", "while", "(", "result", "==", "PC_OK", ")", "result", "=", "parse_ovld_stanza", "(", ")", ";", "if", "(", "result", "==", "PC_EOFILE", ")", "return", "PC_OK", ";" ]
GCC	csky	MD	stmt_completion	CPU	12,058	[ ")" ]	[ "(", "and", "(", "match_test", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,059	[ "let", "CextOpcode", "=", "<STR_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	Mips	TD	program_repair	CPU	12,060	[ "<FIXS>", "AdditionalRequires", "[", "NotFP64bit", "]", ">", ";", "<FIXE>", "<FIXS>", "AdditionalRequires", "[", "IsFP64bit", "]", ">", ";", "<FIXE>" ]	[ "[", "(", "set", "GPR32Opnd", ":", "$", "dst", ",", "(", "MipsExtractElementF64", "RO", ":", "$", "src", ",", "imm", ":", "$", "n", ")", ")", "]", ">", ";", "def", "ExtractElementF64", ":", "ExtractElementF64Base", "AFGR64Opnd", ">", ",", "<BUGS>", "Requires", "[", "HasStdEnc", ",", "NotFP64bit", "]", ">", ";", "<BUGE>", "def", "ExtractElementF64_64", ":", "ExtractElementF64Base", "FGR64Opnd", ">", ",", "<BUGS>", "Requires", "[", "HasStdEnc", ",", "IsFP64bit", "]", ">", ";", "<BUGE>" ]
GCC	i386	CPP	stmt_completion	CPU	12,061	[ "v8di", ")", "_", "_", "B", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "mmask8", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_cmpeq_epi64_mask", "(", "_", "_", "m512i", "_", "_", "A", ",", "_", "_", "m512i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "mmask8", ")", "_", "_", "builtin_ia32_pcmpeqq512_mask", "(", "(", "_", "_", "v8di", ")", "_", "_", "A", ",", "(", "_", "_" ]
LLVM	VE	TD	stmt_completion	CPU	12,062	[ "v256f64", ":", "$", "pt", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "int_ve_vl_vsrawzx_vvsvl", "v256f64", ":", "$", "vz", ",", "uimm6", ":", "$", "N", ",", "v256f64", ":", "$", "pt", ",", "i32", ":", "$", "vl", ")", ",", "(", "VSRAWZXvil_v", "v256f64", ":", "$", "vz", ",", "(", "ULO7", "$", "N", ")", ",", "i32", ":", "$", "vl", "," ]
GCC	i386	CPP	stmt_completion	CPU	12,063	[ "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_cvtepi32_epi8", "(", "_", "_", "m256i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmovdb256_mask", "(", "(", "_", "_", "v8si", ")", "_", "_", "A", ",", "(", "_", "_", "v16qi", ")", "_", "mm_undefined_si128" ]
GCC	sh	CPP	stmt_completion	CPU	12,064	[ "return", "error_mark_node", ";" ]	[ "if", "(", "code", ">=", "ARRAY_SIZE", "(", "bdesc", ")", ")", "return", "error_mark_node", ";", "if", "(", "!", "bdesc", "[", "code", "]", ".", "is_enabled", "(", ")", ")" ]
GCC	aarch64	CPP	stmt_completion	CPU	12,065	[ "(", ")", ")", "if", "(", "rtx", "other_set", "=", "optimizable_set", "(", "other_def", "->", "insn", "(", ")", ")", ")", "{" ]	[ "for", "(", "use_info", "", "other_use", ":", "cc_def", "->", "insn", "(", ")", "->", "uses", "(", ")", ")", "if", "(", "def_info", "", "other_def", "=", "other_use", "->", "def", "(", ")", ")", "if", "(", "other_use", "->", "regno", "(", ")", "!=", "CC_REGNUM", "&&", "other_def", "->", "ebb", "(", ")", "==", "cc_def", "->", "ebb" ]
GCC	v850	MD	next_suggestion	MPU	12,066	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REGNUM", ")", ")", "]", "<STR_LIT>" ]
LLVM	SystemZ	TD	stmt_completion	CPU	12,067	[ "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "M3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V2", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	12,068	[ "unsigned", "SubRegIndex", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "Chan", ")", ";" ]	[ "bool", "Mask", "=", "(", "Chan", "!=", "TRI", ".", "getHWRegChan", "(", "DstReg", ")", ")", ";", "unsigned", "SubDstReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ".", "getRegister", "(", "(", "DstBase", "", "<NUM_LIT>", ")", "+", "Chan", ")", ";", "MachineInstr", "", "BMI", "=", "TII", "->", "buildSlotOfVectorInstruction", "(", "MBB", ",", "&", "MI", ",", "Chan", ",", "SubDstReg", ")", ";", "if", "(", "Chan", ">", "<NUM_LIT>", ")", "{", "BMI", "->", "bundleWithPred", "(", ")", ";", "}", "if", "(", "Mask", ")", "{", "TII", "->", "addFlag", "(", "", "BMI", ",", "<NUM_LIT>", ",", "MO_FLAG_MASK", ")", ";", "}", "if", "(", "Chan", "!=", "<NUM_LIT>", ")", "TII", "->", "addFlag", "(", "", "BMI", ",", "<NUM_LIT>", ",", "MO_FLAG_NOT_LAST", ")", ";", "unsigned", "Opcode", "=", "BMI", "->", "getOpcode", "(", ")", ";", "Register", "Src0", "=", "BMI", "->", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "Opcode", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src0", ")", ")", ".", "getReg", "(", ")", ";", "Register", "Src1", "=", "BMI", "->", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "Opcode", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src1", ")", ")", ".", "getReg", "(", ")", ";", "(", "void", ")", "Src0", ";", "(", "void", ")", "Src1", ";", "if", "(", "(", "TRI", ".", "getEncodingValue", "(", "Src0", ")", "&", "<NUM_LIT>", ")", "<", "<NUM_LIT>", "&&", "(", "TRI", ".", "getEncodingValue", "(", "Src1", ")", "&", "<NUM_LIT>", ")", "<", "<NUM_LIT>", ")", "assert", "(", "TRI", ".", "getHWRegChan", "(", "Src0", ")", "==", "TRI", ".", "getHWRegChan", "(", "Src1", ")", ")", ";", "}", "MI", ".", "eraseFromParent", "(", ")", ";", "continue", ";", "}", "}", "bool", "IsReduction", "=", "TII", "->", "isReductionOp", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "bool", "IsVector", "=", "TII", "->", "isVector", "(", "MI", ")", ";", "bool", "IsCube", "=", "TII", "->", "isCubeOp", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "!", "IsReduction", "&&", "!", "IsVector", "&&", "!", "IsCube", ")", "{", "continue", ";", "}", "for", "(", "unsigned", "Chan", "=", "<NUM_LIT>", ";", "Chan", "<", "<NUM_LIT>", ";", "Chan", "++", ")", "{", "Register", "DstReg", "=", "MI", ".", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "MI", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "dst", ")", ")", ".", "getReg", "(", ")", ";", "Register", "Src0", "=", "MI", ".", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "MI", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src0", ")", ")", ".", "getReg", "(", ")", ";", "unsigned", "Src1", "=", "<NUM_LIT>", ";", "if", "(", "!", "IsCube", ")", "{", "int", "Src1Idx", "=", "TII", "->", "getOperandIdx", "(", "MI", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src1", ")", ";", "if", "(", "Src1Idx", "!=", "-", "<NUM_LIT>", ")", "{", "Src1", "=", "MI", ".", "getOperand", "(", "Src1Idx", ")", ".", "getReg", "(", ")", ";", "}", "}", "if", "(", "IsReduction", ")", "{", "unsigned", "SubRegIndex", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "Chan", ")", ";", "Src0", "=", "TRI", ".", "getSubReg", "(", "Src0", ",", "SubRegIndex", ")", ";", "Src1", "=", "TRI", ".", "getSubReg", "(", "Src1", ",", "SubRegIndex", ")", ";", "}", "else", "if", "(", "IsCube", ")", "{", "static", "const", "int", "CubeSrcSwz", "[", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "unsigned", "SubRegIndex0", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "CubeSrcSwz", "[", "Chan", "]", ")", ";", "unsigned", "SubRegIndex1", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "CubeSrcSwz", "[", "<NUM_LIT>", "-", "Chan", "]", ")", ";", "Src1", "=", "TRI", ".", "getSubReg", "(", "Src0", ",", "SubRegIndex1", ")", ";", "Src0", "=", "TRI", ".", "getSubReg", "(", "Src0", ",", "SubRegIndex0", ")", ";", "}", "bool", "Mask", "=", "false", ";", "bool", "NotLast", "=", "true", ";", "if", "(", "IsCube", ")", "{" ]
GCC	rs6000	MD	next_suggestion	CPU	12,069	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,070	[ "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";" ]	[ "def", "vecshiftR16", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";" ]
GCC	loongarch	CPP	stmt_completion	CPU	12,071	[ ")", "_", "_", "m256i", "_", "_", "lasx_xvsubwod_d_w", "(", "_", "_", "m256i", "_", "<NUM_LIT>", ",", "_", "_", "m256i", "_", "<NUM_LIT>", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")" ]
LLVM	R600	CPP	code_generation	GPU	12,072	[ "static", "std", "::", "unique_ptr", "<", "AMDGPUOperand", ">", "CreateReg", "(", "unsigned", "RegNo", ",", "SMLoc", "S", ",", "SMLoc", "E", ",", "const", "MCRegisterInfo", "*", "TRI", ",", "bool", "ForceVOP3", ")", "{", "auto", "Op", "=", "llvm", "::", "make_unique", "<", "AMDGPUOperand", ">", "(", "Register", ")", ";", "Op", "->", "Reg", ".", "RegNo", "=", "RegNo", ";", "Op", "->", "Reg", ".", "TRI", "=", "TRI", ";", "Op", "->", "Reg", ".", "Modifiers", "=", "-", "<NUM_LIT>", ";", "Op", "->", "Reg", ".", "IsForcedVOP3", "=", "ForceVOP3", ";", "Op", "->", "StartLoc", "=", "S", ";", "Op", "->", "EndLoc", "=", "E", ";", "return", "Op", ";", "}" ]	[ "CreateReg", "-", "Allocate", "a", "single", "virtual", "register", "for", "the", "given", "type", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,073	[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicateLate", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "LC0", ",", "P3", ",", "SA0", ",", "USR", "]", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,074	[ "S", "->", "setMemRefs", "(", "MemOp", ",", "MemOp", "+", "<NUM_LIT>", ")", ";" ]	[ "case", "MVT", "::", "v32i32", ":", "case", "MVT", "::", "v16i64", ":", "if", "(", "isAlignedMemNode", "(", "ST", ")", ")", "Opcode", "=", "IsValidInc", "?", "Hexagon", "::", "V6_vS32b_pi_128B", ":", "Hexagon", "::", "V6_vS32b_ai_128B", ";", "else", "Opcode", "=", "IsValidInc", "?", "Hexagon", "::", "V6_vS32Ub_pi_128B", ":", "Hexagon", "::", "V6_vS32Ub_ai_128B", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected memory type in indexed store", "<STR_LIT>", ")", ";", "}", "if", "(", "ST", "->", "isTruncatingStore", "(", ")", "&&", "ValueVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "{", "assert", "(", "StoredVT", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Not a truncating store", "<STR_LIT>", ")", ";", "Value", "=", "CurDAG", "->", "getTargetExtractSubreg", "(", "Hexagon", "::", "isub_lo", ",", "dl", ",", "MVT", "::", "i32", ",", "Value", ")", ";", "}", "SDValue", "IncV", "=", "CurDAG", "->", "getTargetConstant", "(", "Inc", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "MachineSDNode", "::", "mmo_iterator", "MemOp", "=", "MF", "->", "allocateMemRefsArray", "(", "<NUM_LIT>", ")", ";", "MemOp", "[", "<NUM_LIT>", "]", "=", "ST", "->", "getMemOperand", "(", ")", ";", "SDValue", "From", "[", "<NUM_LIT>", "]", "=", "{", "SDValue", "(", "ST", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "ST", ",", "<NUM_LIT>", ")", "}", ";", "SDValue", "To", "[", "<NUM_LIT>", "]", ";", "if", "(", "IsValidInc", ")", "{", "SDValue", "Ops", "[", "]", "=", "{", "Base", ",", "IncV", ",", "Value", ",", "Chain", "}", ";", "MachineSDNode", "*", "S", "=", "CurDAG", "->", "getMachineNode", "(", "Opcode", ",", "dl", ",", "MVT", "::", "i32", ",", "MVT", "::", "Other", ",", "Ops", ")", ";" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	12,075	[ "<NUM_LIT>", ")", ";" ]	[ "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "== ", "<STR_LIT>", ";", "Node", "->", "dump", "(", "CurDAG", ")", ";", "errs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "return", "<NUM_LIT>", ";", "}", "unsigned", "Opcode", "=", "Node", "->", "getOpcode", "(", ")", ";", "SDNode", "", "ResNode", "=", "<NUM_LIT>", ";", "switch", "(", "Opcode", ")", "{", "case", "ISD", "::", "OR", ":", "if", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "Constant", ")", "ResNode", "=", "tryRxSBG", "(", "Node", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "goto", "or", "_", "xor", ";", "case", "ISD", "::", "XOR", ":", "if", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "Constant", ")", "ResNode", "=", "tryRxSBG", "(", "Node", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "or", "_", "xor", ":", "if", "(", "!", "ResNode", "&&", "Node", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i64", ")", "if", "(", "ConstantSDNode", "", "Op1", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "uint64_t", "Val", "=", "Op1", "->", "getZExtValue", "(", ")", ";", "if", "(", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", "&&", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", ")", "Node", "=", "splitLargeImmediate", "(", "Opcode", ",", "Node", ",", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Val", "-", "uint32_t", "(", "Val", ")", ",", "uint32_t", "(", "Val", ")", ")", ";", "}", "break", ";", "case", "ISD", "::", "AND", ":", "if", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "Constant", ")", "ResNode", "=", "tryRxSBG", "(", "Node", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ROTL", ":", "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRL", ":", "if", "(", "!", "ResNode", ")", "ResNode", "=", "tryRISBGZero", "(", "Node", ")", ";", "break", ";", "case", "ISD", "::", "Constant", ":", "if", "(", "Node", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i64", ")", "{", "uint64_t", "Val", "=", "cast", "<", "ConstantSDNode", ">", "(", "Node", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", "&&", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", "&&", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "Val", ")", ")", "Node", "=", "splitLargeImmediate", "(", "ISD", "::", "OR", ",", "Node", ",", "SDValue", "(", ")", ",", "Val", "-", "uint32_t", "(", "Val", ")", ",", "uint32_t", "(", "Val", ")", ")", ";", "}", "break", ";", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "if", "(", "ConstantSDNode", "*", "Op2", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "uint64_t", "Value", "=", "-", "Op2", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "Node", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i32", "\|\|", "isInt", "<", "<NUM_LIT>", ">", "(", "Value", ")", ")", "{", "SDValue", "Ops", "[", "]", "=", "{", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "CurDAG", "->", "getConstant", "(", "int32_t", "(", "Value", ")", ",", "VT", ")", "}", ";", "Node", "=", "CurDAG", "->", "MorphNodeTo", "(", "Node", ",", "ISD", "::", "ATOMIC_LOAD_ADD", ",", "Node", "->", "getVTList", "(", ")", ",", "Ops", ",", "array_lengthof", "(", "Ops", ")", ")", ";", "}", "}", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "SDValue", "Op0", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "LOAD", "&&", "Op0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "LOAD", ")", "{", "SDValue", "CCValid", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "CCMask", "=", "Node", "->", "getOperand", "(" ]
LLVM	AArch64	CPP	stmt_completion	CPU	12,076	[ ")", ";" ]	[ "static", "unsigned", "RegClassIDs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "static", "unsigned", "SubRegs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "return", "createTuple", "(", "Regs", ",", "RegClassIDs", ",", "SubRegs" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,077	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt", ";", "let", "mayLoad", "=", "Load", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	12,078	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "b13", ";" ]	[ "class", "BaseSIMDThreeSameVectorFML", "<", "bit", "Q", ",", "bit", "U", ",", "bit", "b13", ",", "bits", "<", "<NUM_LIT>", ">", "size", ",", "string", "asm", ",", "string", "kind1", ",", "string", "kind2", ",", "RegisterOperand", "RegType", ",", "ValueType", "AccumType", ",", "ValueType", "InputType", ",", "SDPatternOperator", "OpNode", ">", ":", "BaseSIMDThreeSameVectorTied", "<", "Q", ",", "U", ",", "size", ",", "<NUM_LIT>", ",", "RegType", ",", "asm", ",", "kind1", ",", "[", "(", "set", "(", "AccumType", "RegType", ":", "$", "dst", ")", ",", "(", "OpNode", "(", "AccumType", "RegType", ":", "$", "Rd", ")", ",", "(", "InputType", "RegType", ":", "$", "Rn", ")", ",", "(", "InputType", "RegType", ":", "$", "Rm", ")", ")", ")", "]", ">", "{", "let", "AsmString", "=", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", "#", "kind1", "#", "<STR_LIT>", "#", "kind2", "#", "<STR_LIT>", "#", "kind2", "#", "<STR_LIT>", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	12,079	[ ",", "SlicedVec", ")", ";" ]	[ "}", "assert", "(", "Load", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Loads must carry a chain!", "<STR_LIT>", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "Load", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getSExtOrTrunc", "(", "Load", ",", "dl", ",", "RegVT", ")", ";", "}", "assert", "(", "isPowerOf2_32", "(", "RegSz", "", "MemSz", "", "NumElems", ")", "&&", "<STR_LIT>", "Non-power-of-two elements are not custom lowered!", "<STR_LIT>", ")", ";", "MVT", "SclrLoadTy", "=", "MVT", "::", "i8", ";", "for", "(", "MVT", "Tp", ":", "MVT", "::", "integer_valuetypes", "(", ")", ")", "{", "if", "(", "TLI", ".", "isTypeLegal", "(", "Tp", ")", "&&", "(", "(", "MemSz", "%", "Tp", ".", "getSizeInBits", "(", ")", ")", "==", "<NUM_LIT>", ")", ")", "{", "SclrLoadTy", "=", "Tp", ";", "}", "}", "if", "(", "TLI", ".", "isTypeLegal", "(", "MVT", "::", "f64", ")", "&&", "SclrLoadTy", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", "&&", "(", "<NUM_LIT>", "<=", "MemSz", ")", ")", "SclrLoadTy", "=", "MVT", "::", "f64", ";", "unsigned", "NumLoads", "=", "MemSz", "/", "SclrLoadTy", ".", "getSizeInBits", "(", ")", ";", "assert", "(", "(", "Ext", "!=", "ISD", "::", "SEXTLOAD", "\|\|", "NumLoads", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Can only lower sext loads with a single scalar load!", "<STR_LIT>", ")", ";", "unsigned", "loadRegZize", "=", "RegSz", ";", "if", "(", "Ext", "==", "ISD", "::", "SEXTLOAD", "&&", "RegSz", ">=", "<NUM_LIT>", ")", "loadRegZize", "=", "<NUM_LIT>", ";", "EVT", "LoadUnitVecVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "SclrLoadTy", ",", "loadRegZize", "/", "SclrLoadTy", ".", "getSizeInBits", "(", ")", ")", ";", "EVT", "WideVecVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "MemVT", ".", "getScalarType", "(", ")", ",", "loadRegZize", "/", "MemVT", ".", "getScalarSizeInBits", "(", ")", ")", ";", "assert", "(", "WideVecVT", ".", "getSizeInBits", "(", ")", "==", "LoadUnitVecVT", ".", "getSizeInBits", "(", ")", "&&", "<STR_LIT>", "Invalid vector type", "<STR_LIT>", ")", ";", "assert", "(", "TLI", ".", "isTypeLegal", "(", "WideVecVT", ")", "&&", "<STR_LIT>", "We only lower types that form legal widened vector types", "<STR_LIT>", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Chains", ";", "SDValue", "Ptr", "=", "Ld", "->", "getBasePtr", "(", ")", ";", "SDValue", "Increment", "=", "DAG", ".", "getConstant", "(", "SclrLoadTy", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ",", "dl", ",", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getUNDEF", "(", "LoadUnitVecVT", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumLoads", ";", "++", "i", ")", "{", "SDValue", "ScalarLoad", "=", "DAG", ".", "getLoad", "(", "SclrLoadTy", ",", "dl", ",", "Ld", "->", "getChain", "(", ")", ",", "Ptr", ",", "Ld", "->", "getPointerInfo", "(", ")", ",", "Ld", "->", "isVolatile", "(", ")", ",", "Ld", "->", "isNonTemporal", "(", ")", ",", "Ld", "->", "isInvariant", "(", ")", ",", "Ld", "->", "getAlignment", "(", ")", ")", ";", "Chains", ".", "push_back", "(", "ScalarLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "i", "==", "<NUM_LIT>", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "LoadUnitVecVT", ",", "ScalarLoad", ")", ";", "else", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "LoadUnitVecVT", ",", "Res", ",", "ScalarLoad", ",", "DAG", ".", "getIntPtrConstant", "(", "i", ",", "dl", ")", ")", ";", "Ptr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "Ptr", ".", "getValueType", "(", ")", ",", "Ptr", ",", "Increment", ")", ";", "}", "SDValue", "TF", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "Chains", ")", ";", "SDValue", "SlicedVec", "=", "DAG", ".", "getBitcast", "(", "WideVecVT", ",", "Res", ")", ";", "unsigned", "SizeRatio", "=", "RegSz", "/", "MemSz", ";", "if", "(", "Ext", "==", "ISD", "::", "SEXTLOAD", ")", "{", "if", "(", "Subtarget", ".", "hasSSE41", "(", ")", ")", "{", "SDValue", "Sext", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "RegVT" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,080	[ "}" ]	[ "return", "true", ";", "}", "}", "else", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "Hexagon", "::", "A2_addi", ")", "{", "const", "MachineOperand", "&", "AddOp", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "AddOp", ".", "isImm", "(", ")", ")", "{", "Value", "=", "AddOp", ".", "getImm", "(", ")", ";", "return", "true", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	12,081	[ "Hexagon", "::", "R0", ",", "Hexagon", "::", "R1", ",", "Hexagon", "::", "R2", ",", "Hexagon", "::", "R3", ",", "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";" ]	[ "static", "const", "MCPhysReg", "CalleeSavedRegsV3", "[", "]", "=", "{", "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";", "static", "const", "MCPhysReg", "CalleeSavedRegsV3EHReturn", "[", "]", "=", "{" ]
LLVM	ARM	TD	stmt_completion	CPU	12,082	[ ";" ]	[ "def", "_register", ":", "NLdSt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "VecListThreeD", ":", "$", "Vd", ",", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "AddrMode", ":", "$", "Rn", ",", "rGPR", ":", "$", "Rm", ")", ",", "IIC_VLD1x2u", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteVLD3", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";", "let", "DecoderMethod", "=", "<STR_LIT>" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	12,083	[ "::", "<STR_LIT>", ")", ";" ]	[ "inline", "bool", "CC_XPLINK64_Allocate128BitVararg", "(", "unsigned", "&", "ValNo", ",", "MVT", "&", "ValVT", ",", "MVT", "&", "LocVT", ",", "CCValAssign", "::", "LocInfo", "&", "LocInfo", ",", "ISD", "::", "ArgFlagsTy", "&", "ArgFlags", ",", "CCState", "&", "State", ")", "{", "if", "(", "LocVT", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "static_cast", "<", "SystemZCCState", "*", ">", "(", "&", "State", ")", "->", "IsFixed", "(", "ValNo", ")", ")", "return", "false", ";", "State", ".", "AllocateReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "bool", "AllocGPR2", "=", "State", ".", "AllocateReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "bool", "AllocGPR3", "=", "State", ".", "AllocateReg", "(", "<STR_LIT>" ]
GCC	msp430	MD	next_suggestion	MPU	12,084	[ ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "PSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "truncate", ":", "PSI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	12,085	[ "return", "Changed", ";" ]	[ "bool", "Changed", "=", "false", ";", "if", "(", "MF", ".", "size", "(", ")", "<", "<NUM_LIT>", ")", "return", "Changed", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "MF", ".", "begin", "(", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "I", "!=", "E", ";", ")", "{", "MachineBasicBlock", "&", "B", "=", "*", "I", "++", ";", "Changed", "\|=", "processBlock", "(", "B", ")", ";", "}" ]
LLVM	AArch64	CPP	program_repair	CPU	12,086	[ "<FIXS>", "unsigned", "Width", ";", "return", "getMemOpBaseRegImmOfsWidth", "(", "LdSt", ",", "BaseReg", ",", "Offset", ",", "Width", ",", "TRI", ")", ";", "<FIXE>" ]	[ "bool", "AArch64InstrInfo", "::", "getMemOpBaseRegImmOfs", "(", "MachineInstr", "&", "LdSt", ",", "unsigned", "&", "BaseReg", ",", "int64_t", "&", "Offset", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "<BUGS>", "switch", "(", "LdSt", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "false", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "unsigned", "Width", ";", "return", "getMemOpBaseRegImmOfsWidth", "(", "LdSt", ",", "BaseReg", ",", "Offset", ",", "Width", ",", "TRI", ")", ";", "}", ";", "<BUGE>", "}", "bool", "AArch64InstrInfo", "::", "getMemOpBaseRegImmOfsWidth", "(" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	12,087	[ "let", "VectorPred", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "mask", ";", "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "src", ";", "let", "SrcExtra", "=", "{", "<NUM_LIT>", ",", "mask", ",", "<NUM_LIT>", "}", ";", "let", "Dest", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "MaskInReg", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
GCC	rs6000	CPP	stmt_completion	CPU	12,088	[ "_", "_", "A", ")", "[", "<NUM_LIT>", "]", ";" ]	[ "*", "_", "_", "P", "=", "(", "(", "_", "_", "v4sf", ")" ]
LLVM	DLX	CPP	stmt_completion	CPU	12,089	[ ";", "FI", "!=", "FE", ";" ]	[ "const", "DLXSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "DLXSubtarget", ">", "(", ")", ";", "TII", "=", "Subtarget", ".", "getInstrInfo", "(", ")", ";", "TRI", "=", "Subtarget", ".", "getRegisterInfo", "(", ")", ";", "bool", "Changed", "=", "false", ";", "for", "(", "MachineFunction", "::", "iterator", "FI", "=", "MF", ".", "begin", "(", ")", ",", "FE", "=", "MF", ".", "end", "(", ")" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	12,090	[ ")", ";" ]	[ "return", "TargetTriple", ".", "isOSAIX", "(" ]
LLVM	Hexagon	TD	next_suggestion	DSP	12,091	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	12,092	[ ",", "DAG", ")", ";" ]	[ "SDValue", "Zero", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "VT", ")", ";", "SDValue", "T1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "DAG", ".", "getSetCC", "(", "dl", ",", "VT", ",", "Zero", ",", "A", ",", "ISD", "::", "SETGT", ")", ",", "B", ")", ";", "SDValue", "T2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "DAG", ".", "getSetCC", "(", "dl", ",", "VT", ",", "Zero", ",", "B", ",", "ISD", "::", "SETGT", ")", ",", "A", ")", ";", "SDValue", "Fixup", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "VT", ",", "T1", ",", "T2", ")", ";", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "VT", ",", "Res", ",", "Fixup", ")", ";", "}", "return", "Res", ";", "}", "assert", "(", "(", "VT", "==", "MVT", "::", "v16i8", "\|\|", "(", "VT", "==", "MVT", "::", "v32i8", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", "\|\|", "(", "VT", "==", "MVT", "::", "v64i8", "&&", "Subtarget", ".", "hasBWI", "(", ")", ")", ")", "&&", "<STR_LIT>", "Unsupported vector type", "<STR_LIT>", ")", ";", "if", "(", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", "\|\|", "(", "VT", "==", "MVT", "::", "v32i8", "&&", "Subtarget", ".", "canExtendTo512BW", "(", ")", ")", ")", "{", "MVT", "ExVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "i16", ",", "NumElts", ")", ";", "unsigned", "ExAVX", "=", "IsSigned", "?", "ISD", "::", "SIGN_EXTEND", ":", "ISD", "::", "ZERO_EXTEND", ";", "SDValue", "ExA", "=", "DAG", ".", "getNode", "(", "ExAVX", ",", "dl", ",", "ExVT", ",", "A", ")", ";", "SDValue", "ExB", "=", "DAG", ".", "getNode", "(", "ExAVX", ",", "dl", ",", "ExVT", ",", "B", ")", ";", "SDValue", "Mul", "=", "DAG", ".", "getNode", "(", "ISD", "::", "MUL", ",", "dl", ",", "ExVT", ",", "ExA", ",", "ExB", ")", ";", "Mul", "=", "getTargetVShiftByConstNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "ExVT", ",", "Mul", ",", "<NUM_LIT>", ",", "DAG", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "Mul", ")", ";", "}", "return", "LowervXi8MulWithUNPCK", "(", "A", ",", "B", ",", "dl", ",", "VT", ",", "IsSigned", ",", "Subtarget" ]
LLVM	Mips	TD	stmt_completion	CPU	12,093	[ ",", "<NUM_LIT>", ">", ";" ]	[ "class", "CACHEE_MMR6_ENC", ":", "POOL32C_ST_EVA_FM_MMR6", "<", "<NUM_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	12,094	[ ")", "return", "MCDisassembler", "::", "Fail", ";" ]	[ "static", "DecodeStatus", "DecodeT2AddrModeSOReg", "(", "MCInst", "&", "Inst", ",", "unsigned", "Val", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "DecodeStatus", "S", "=", "MCDisassembler", "::", "Success", ";", "unsigned", "Rn", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "Rm", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "imm", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "case", "ARM", "::", "t2STRHs", ":", "case", "ARM", "::", "t2STRBs", ":", "case", "ARM", "::", "t2STRs", ":", "if", "(", "Rn", "==", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "default", ":", "break", ";", "}", "if", "(", "!", "Check", "(", "S", ",", "DecodeGPRRegisterClass", "(", "Inst", ",", "Rn", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rm", ",", "Address", ",", "Decoder", ")", ")" ]
GCC	rs6000	MD	next_suggestion	CPU	12,095	[ "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "V4SI", "[", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Mips	CPP	next_suggestion	CPU	12,096	[ "else", "if", "(", "Mips", "::", "HI32DSPRegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTHI_DSP", ";" ]	[ "else", "if", "(", "Mips", "::", "FGR32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFC1", ";", "else", "if", "(", "Mips", "::", "HI32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFHI", ",", "SrcReg", "=", "<NUM_LIT>", ";", "else", "if", "(", "Mips", "::", "LO32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFLO", ",", "SrcReg", "=", "<NUM_LIT>", ";", "else", "if", "(", "Mips", "::", "HI32DSPRegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFHI_DSP", ";", "else", "if", "(", "Mips", "::", "LO32DSPRegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFLO_DSP", ";", "else", "if", "(", "Mips", "::", "DSPCCRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Mips", "::", "RDDSP", ")", ",", "DestReg", ")", ".", "addImm", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Implicit", "\|", "getKillRegState", "(", "KillSrc", ")", ")", ";", "return", ";", "}", "else", "if", "(", "Mips", "::", "MSACtrlRegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "CFCMSA", ";", "}", "else", "if", "(", "Mips", "::", "GPR32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "if", "(", "Mips", "::", "CCRRegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "CTC1", ";", "else", "if", "(", "Mips", "::", "FGR32RegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTC1", ";", "else", "if", "(", "Mips", "::", "HI32RegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTHI", ",", "DestReg", "=", "<NUM_LIT>", ";", "else", "if", "(", "Mips", "::", "LO32RegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTLO", ",", "DestReg", "=", "<NUM_LIT>", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	12,097	[ "}" ]	[ "const", "char", "*", "ARMTargetLowering", "::", "LowerXConstraint", "(", "EVT", "ConstraintVT", ")", "const", "{", "if", "(", "!", "Subtarget", "->", "hasVFP2Base", "(", ")", ")", "return", "<STR_LIT>", "r", "<STR_LIT>", ";", "if", "(", "ConstraintVT", ".", "isFloatingPoint", "(", ")", ")", "return", "<STR_LIT>", "w", "<STR_LIT>", ";", "if", "(", "ConstraintVT", ".", "isVector", "(", ")", "&&", "Subtarget", "->", "hasNEON", "(", ")", "&&", "(", "ConstraintVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "\|\|", "ConstraintVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", ")", "return", "<STR_LIT>", "w", "<STR_LIT>", ";", "return", "<STR_LIT>", "r", "<STR_LIT>", ";" ]
GCC	m32c	MD	next_suggestion	MPU	12,098	[ "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>" ]
GCC	aarch64	MD	stmt_completion	CPU	12,099	[ "]" ]	[ "(", "unspec", ":", "VHSDF", "[", "(", "match_operand", ":", "VHSDF", "<NUM_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FRINTZ", ")", ")" ]

GCC

microblaze

CPP

program_repair

MPU

12,000

[ "<FIXS>", "expand_pic_symbol_ref", "(", "machine_mode", "mode", "ATTRIBUTE_UNUSED", ",", "rtx", "op", ")", "<FIXE>" ]

[ "}", "static", "rtx", "<BUGS>", "expand_pic_symbol_ref", "(", "enum", "machine_mode", "mode", "ATTRIBUTE_UNUSED", ",", "rtx", "op", ")", "<BUGE>", "{", "rtx", "result", ";", "result", "=", "gen_rtx_UNSPEC", "(", "Pmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "op", ")", ",", "UNSPEC_GOTOFF", ")", ";" ]

LLVM

NPEngine

CPP

next_suggestion

Virtual ISA

12,001

[ "return", "X", ";" ]

[ "MCSubtargetInfo", "*", "X", "=", "new", "MCSubtargetInfo", "(", ")", ";", "InitNPEngineMCSubtargetInfo", "(", "X", ",", "TT", ",", "CPU", ",", "FS", ")", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,002

[ "case", "ImmTyOModSI", ":", "OS", "<<", "<STR_LIT>", "OModSI", "<STR_LIT>", ";", "break", ";" ]

[ "case", "ImmTyLDS", ":", "OS", "<<", "<STR_LIT>", "LDS", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffen", ":", "OS", "<<", "<STR_LIT>", "Offen", "<STR_LIT>", ";", "break", ";", "case", "ImmTyIdxen", ":", "OS", "<<", "<STR_LIT>", "Idxen", "<STR_LIT>", ";", "break", ";", "case", "ImmTyAddr64", ":", "OS", "<<", "<STR_LIT>", "Addr64", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffset", ":", "OS", "<<", "<STR_LIT>", "Offset", "<STR_LIT>", ";", "break", ";", "case", "ImmTyInstOffset", ":", "OS", "<<", "<STR_LIT>", "InstOffset", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffset0", ":", "OS", "<<", "<STR_LIT>", "Offset0", "<STR_LIT>", ";", "break", ";", "case", "ImmTyOffset1", ":", "OS", "<<", "<STR_LIT>", "Offset1", "<STR_LIT>", ";", "break", ";", "case", "ImmTyGLC", ":", "OS", "<<", "<STR_LIT>", "GLC", "<STR_LIT>", ";", "break", ";", "case", "ImmTySLC", ":", "OS", "<<", "<STR_LIT>", "SLC", "<STR_LIT>", ";", "break", ";", "case", "ImmTyTFE", ":", "OS", "<<", "<STR_LIT>", "TFE", "<STR_LIT>", ";", "break", ";", "case", "ImmTyD16", ":", "OS", "<<", "<STR_LIT>", "D16", "<STR_LIT>", ";", "break", ";", "case", "ImmTyFORMAT", ":", "OS", "<<", "<STR_LIT>", "FORMAT", "<STR_LIT>", ";", "break", ";", "case", "ImmTyClampSI", ":", "OS", "<<", "<STR_LIT>", "ClampSI", "<STR_LIT>", ";", "break", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

12,003

[ "getParent", "(", ")", ";" ]

[ "const", "MachineOperand", "&", "BaseOp2", "=", "*", "BaseOps2", ".", "front", "(", ")", ";", "assert", "(", "(", "BaseOp1", ".", "isReg", "(", ")", "||", "BaseOp1", ".", "isFI", "(", ")", ")", "&&", "<STR_LIT>", "Only base registers and frame indices are supported.", "<STR_LIT>", ")", ";", "if", "(", "ClusterSize", ">", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "(", "BaseOp1", ".", "isReg", "(", ")", "!=", "BaseOp2", ".", "isReg", "(", ")", ")", "||", "(", "BaseOp1", ".", "isReg", "(", ")", "&&", "BaseOp1", ".", "getReg", "(", ")", "!=", "BaseOp2", ".", "getReg", "(", ")", ")", "||", "(", "BaseOp1", ".", "isFI", "(", ")", "&&", "BaseOp1", ".", "getIndex", "(", ")", "!=", "BaseOp2", ".", "getIndex", "(", ")", ")", ")", "return", "false", ";", "const", "MachineInstr", "&", "FirstLdSt", "=", "*", "BaseOp1", "." ]

LLVM

SPIRV

CPP

stmt_completion

Virtual ISA

12,004

[ "int", "*", "BytesRemoved", ")", "const", "{" ]

[ "unsigned", "SPIRVInstrInfo", "::", "removeBranch", "(", "MachineBasicBlock", "&", "MBB", "," ]

GCC

arm

MD

stmt_completion

CPU

12,005

[ ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "ior", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>" ]

LLVM

VE

TD

next_suggestion

CPU

12,006

[ "let", "ParserMatchClass", "=", "RDOpAsmOperand", ";" ]

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";" ]

GCC

ia64

MD

stmt_completion

CPU

12,007

[ "]", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_COPYSIGN", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

ARM

CPP

code_generation

CPU

12,008

[ "void", "Thumb1FrameLowering", "::", "emitEpilogue", "(", "MachineFunction", "&", "MF", ",", "MachineBasicBlock", "&", "MBB", ")", "const", "{", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "getLastNonDebugInstr", "(", ")", ";", "assert", "(", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tBX_RET", "||", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP_RET", ")", "&&", "<STR_LIT>", "Can only insert epilog into returning blocks", "<STR_LIT>", ")", ";", "DebugLoc", "dl", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";", "MachineFrameInfo", "*", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "ARMFunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "ARMFunctionInfo", ">", "(", ")", ";", "const", "Thumb1RegisterInfo", "*", "RegInfo", "=", "static_cast", "<", "const", "Thumb1RegisterInfo", "*", ">", "(", "MF", ".", "getTarget", "(", ")", ".", "getRegisterInfo", "(", ")", ")", ";", "const", "Thumb1InstrInfo", "&", "TII", "=", "*", "static_cast", "<", "const", "Thumb1InstrInfo", "*", ">", "(", "MF", ".", "getTarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "unsigned", "Align", "=", "MF", ".", "getTarget", "(", ")", ".", "getFrameLowering", "(", ")", "->", "getStackAlignment", "(", ")", ";", "unsigned", "ArgRegsSaveSize", "=", "AFI", "->", "getArgRegsSaveSize", "(", "Align", ")", ";", "int", "NumBytes", "=", "(", "int", ")", "MFI", "->", "getStackSize", "(", ")", ";", "assert", "(", "(", "unsigned", ")", "NumBytes", ">=", "ArgRegsSaveSize", "&&", "<STR_LIT>", "ArgRegsSaveSize is included in NumBytes", "<STR_LIT>", ")", ";", "const", "MCPhysReg", "*", "CSRegs", "=", "RegInfo", "->", "getCalleeSavedRegs", "(", ")", ";", "unsigned", "FramePtr", "=", "RegInfo", "->", "getFrameRegister", "(", "MF", ")", ";", "if", "(", "!", "AFI", "->", "hasStackFrame", "(", ")", ")", "{", "if", "(", "NumBytes", "-", "ArgRegsSaveSize", "!=", "<NUM_LIT>", ")", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "TII", ",", "dl", ",", "*", "RegInfo", ",", "NumBytes", "-", "ArgRegsSaveSize", ")", ";", "}", "else", "{", "if", "(", "MBBI", "!=", "MBB", ".", "begin", "(", ")", ")", "{", "do", "--", "MBBI", ";", "while", "(", "MBBI", "!=", "MBB", ".", "begin", "(", ")", "&&", "isCSRestore", "(", "MBBI", ",", "CSRegs", ")", ")", ";", "if", "(", "!", "isCSRestore", "(", "MBBI", ",", "CSRegs", ")", ")", "++", "MBBI", ";", "}", "NumBytes", "-=", "(", "AFI", "->", "getGPRCalleeSavedArea1Size", "(", ")", "+", "AFI", "->", "getGPRCalleeSavedArea2Size", "(", ")", "+", "AFI", "->", "getDPRCalleeSavedAreaSize", "(", ")", "+", "ArgRegsSaveSize", ")", ";", "if", "(", "AFI", "->", "shouldRestoreSPFromFP", "(", ")", ")", "{", "NumBytes", "=", "AFI", "->", "getFramePtrSpillOffset", "(", ")", "-", "NumBytes", ";", "if", "(", "NumBytes", ")", "{", "assert", "(", "MF", ".", "getRegInfo", "(", ")", ".", "isPhysRegUsed", "(", "ARM", "::", "R4", ")", "&&", "<STR_LIT>", "No scratch register to restore SP from FP!", "<STR_LIT>", ")", ";", "emitThumbRegPlusImmediate", "(", "MBB", ",", "MBBI", ",", "dl", ",", "ARM", "::", "R4", ",", "FramePtr", ",", "-", "NumBytes", ",", "TII", ",", "*", "RegInfo", ")", ";", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tMOVr", ")", ",", "ARM", "::", "SP", ")", ".", "addReg", "(", "ARM", "::", "R4", ")", ")", ";", "}", "else", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tMOVr", ")", ",", "ARM", "::", "SP", ")", ".", "addReg", "(", "FramePtr", ")", ")", ";", "}", "else", "{", "if", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tBX_RET", "&&", "&", "MBB", ".", "front", "(", ")", "!=", "MBBI", "&&", "std", "::", "prev", "(", "MBBI", ")", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tPOP", ")", "{", "MachineBasicBlock", "::", "iterator", "PMBBI", "=", "std", "::", "prev", "(", "MBBI", ")", ";", "if", "(", "!", "tryFoldSPUpdateIntoPushPop", "(", "STI", ",", "MF", ",", "PMBBI", ",", "NumBytes", ")", ")", "emitSPUpdate", "(", "MBB", ",", "PMBBI", ",", "TII", ",", "dl", ",", "*", "RegInfo", ",", "NumBytes", ")", ";", "}", "else", "if", "(", "!", "tryFoldSPUpdateIntoPushPop", "(", "STI", ",", "MF", ",", "MBBI", ",", "NumBytes", ")", ")", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "TII", ",", "dl", ",", "*", "RegInfo", ",", "NumBytes", ")", ";", "}", "}", "if", "(", "ArgRegsSaveSize", ")", "{", "MBBI", "=", "MBB", ".", "getLastNonDebugInstr", "(", ")", ";", "assert", "(", "MBBI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tBX_RET", ")", ";", "AddDefaultPred", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tPOP", ")", ")", ")", ".", "addReg", "(", "ARM", "::", "R3", ",", "RegState", "::", "Define", ")", ";", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "TII", ",", "dl", ",", "*", "RegInfo", ",", "ArgRegsSaveSize", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ARM", "::", "tBX_RET_vararg", ")", ")", ".", "addReg", "(", "ARM", "::", "R3", ",", "RegState", "::", "Kill", ")", ";", "AddDefaultPred", "(", "MIB", ")", ";", "MIB", ".", "copyImplicitOps", "(", "&", "*", "MBBI", ")", ";", "MBB", ".", "erase", "(", "MBBI", ")", ";", "}", "}" ]

[ "Insert", "epilog", "code", "into", "the", "function", "." ]

LLVM

ARM

CPP

stmt_completion

CPU

12,009

[ ";" ]

[ "static", "DecodeStatus", "DecodeT2Adr", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "uint32_t", "Insn", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "unsigned", "sign1", "=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "sign2", "=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "sign1", "!=", "sign2", ")", "return", "MCDisassembler", "::", "Fail", ";", "unsigned", "Val", "=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "Val", "|=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "Val", "|=", "fieldFromInstruction32", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "Val", "|=", "sign1", "<<", "<NUM_LIT>" ]

LLVM

Sparc

TD

next_suggestion

CPU

12,010

[ "let", "ParserMatchClass", "=", "SparcCallTargetAsmOperand", ";" ]

[ "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

GCC

h8300

MD

program_repair

MPU

12,011

[ "<FIXS>", "<STR_LIT>", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", ")", "]", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>", "<FIXS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<FIXE>", "<FIXS>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]

[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<STR_LIT>", "<BUGE>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "and", ":", "QI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "<BUGS>", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", ")", "]", ")", "<BUGE>", "<BUGS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", ":", "QI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<BUGE>", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "QHSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

xtensa

CPP

stmt_completion

MPU

12,012

[ ":" ]

[ "if", "(", "speed", ")", "{", "int", "n", "=", "(", "len", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "if", "(", "xtensa_is_insn_L32R_p", "(", "insn", ")", ")", "return", "COSTS_N_INSNS", "(", "<NUM_LIT>", "+", "xtensa_extra_l32r_costs", ")", ";", "switch", "(", "get_attr_type", "(", "insn", ")", ")", "{", "case", "TYPE_STORE", ":", "case", "TYPE_MOVE", ":", "case", "TYPE_ARITH", ":", "case", "TYPE_MULTI", ":", "case", "TYPE_NOP", ":", "case", "TYPE_FSTORE", ":", "return", "COSTS_N_INSNS", "(", "n", ")", ";", "case", "TYPE_LOAD", ":", "return", "COSTS_N_INSNS", "(", "n", "-", "<NUM_LIT>", "+", "<NUM_LIT>", ")", ";", "case", "TYPE_JUMP", ":", "case", "TYPE_CALL", ":", "return", "COSTS_N_INSNS", "(", "n", "-", "<NUM_LIT>", "+", "<NUM_LIT>", ")", ";", "case", "TYPE_FCONV", ":", "case", "TYPE_FLOAD", ":", "case", "TYPE_MUL16", ":", "case", "TYPE_MUL32", ":", "case", "TYPE_RSR", ":", "return", "COSTS_N_INSNS", "(", "n", "*", "<NUM_LIT>", ")", ";", "case", "TYPE_FMADD" ]

LLVM

PowerPC

TD

program_repair

CPU

12,013

[ "<FIXS>", "<FIXE>", "<FIXS>", "def", ":", "InstRW", "[", "P9_DFU_12C", ",", "IP_EXECE_1C", ",", "IP_EXECO_1C", ",", "DISP_1C", "]", ",", "<FIXE>" ]

[ ")", ">", ";", "<BUGS>", "<BUGE>", "<BUGS>", "def", ":", "InstRW", "[", "P9_DFU_12C", ",", "IP_EXECE_1C", ",", "IP_EXECO_1C", ",", "DISP_1C", ",", "DISP_1C", ",", "DISP_1C", "]", ",", "<BUGE>", "(", "instrsBCDSRo", ",", "XSADDQP", "," ]

GCC

ia64

MD

program_repair

CPU

12,014

[ "<FIXS>", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]

[ "}", "<STR_LIT>", "fetch_and_sub_si", "<STR_LIT>", "register_operand", "<STR_LIT>", "r", "<STR_LIT>", "memory_operand", "<STR_LIT>", "m", "<STR_LIT>", "register_operand", "<STR_LIT>", "r", "<STR_LIT>", "<STR_LIT>", "{" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,015

[ "::", "None", ";" ]

[ "TargetLowering", "::", "AtomicExpansionKind", "AArch64TargetLowering", "::", "shouldExpandAtomicRMWInIR", "(", "AtomicRMWInst", "*", "AI", ")", "const", "{", "unsigned", "Size", "=", "AI", "->", "getType", "(", ")", "->", "getPrimitiveSizeInBits", "(", ")", ";", "assert", "(", "Size", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "AtomicExpandPass should've handled larger sizes.", "<STR_LIT>", ")", ";", "if", "(", "AI", "->", "isFloatingPointOperation", "(", ")", ")", "return", "AtomicExpansionKind", "::", "CmpXChg", ";", "bool", "CanUseLSE128", "=", "Subtarget", "->", "hasLSE128", "(", ")", "&&", "Size", "==", "<NUM_LIT>", "&&", "(", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Xchg", "||", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "Or", "||", "AI", "->", "getOperation", "(", ")", "==", "AtomicRMWInst", "::", "And", ")", ";", "if", "(", "CanUseLSE128", ")", "return", "AtomicExpansionKind" ]

GCC

ia64

MD

next_suggestion

CPU

12,016

[ "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float_truncate", ":", "SF", "(", "fma", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

avr

CPP

next_suggestion

MPU

12,017

[ "*", "no_add_attrs", "=", "false", ";" ]

[ "tree", "attr", "=", "tree_cons", "(", "name", ",", "args", ",", "TYPE_ATTRIBUTES", "(", "type", ")", ")", ";", "tree", "new", "type", "=", "build_type_attribute_variant", "(", "type", ",", "attr", ")", ";", "TYPE_MAIN_VARIANT", "(", "new", "type", ")", "=", "TYPE_MAIN_VARIANT", "(", "type", ")", ";", "TREE_TYPE", "(", "*", "node", ")", "=", "new", "type", ";", "*", "no_add_attrs", "=", "true", ";", "}", "else", "if", "(", "TREE_STATIC", "(", "*", "node", ")", "||", "DECL_EXTERNAL", "(", "*", "node", ")", ")", "{" ]

LLVM

AArch64

TD

stmt_completion

CPU

12,018

[ "GPR64", ":", "$", "src2", ",", "arith_shift64", ":", "$", "sh", ")", ",", "<NUM_LIT>", ">", ";" ]

[ "def", ":", "InstAlias", "<", "cmp", "#", "<STR_LIT>", ",", "(", "!", "cast", "<", "Instruction", ">", "(", "NAME", "#", "<STR_LIT>", ")", "XZR", ",", "GPR64", ":", "$", "src1", "," ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,019

[ "<", "ComponentsInElt", ";", "++", "I", ")", "{" ]

[ "LoadSDNode", "*", "Load", "=", "cast", "<", "LoadSDNode", ">", "(", "Src", ")", ";", "unsigned", "AS", "=", "Load", "->", "getAddressSpace", "(", ")", ";", "unsigned", "Align", "=", "Load", "->", "getAlignment", "(", ")", ";", "Type", "*", "Ty", "=", "LoadVT", ".", "getTypeForEVT", "(", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "unsigned", "ABIAlignment", "=", "DAG", ".", "getDataLayout", "(", ")", ".", "getABITypeAlignment", "(", "Ty", ")", ";", "if", "(", "Align", "<", "ABIAlignment", "&&", "!", "allowsMisalignedMemoryAccesses", "(", "LoadVT", ",", "AS", ",", "Align", ",", "nullptr", ")", ")", "{", "return", "SDValue", "(", ")", ";", "}", "SDValue", "NewLoad", "=", "DAG", ".", "getExtLoad", "(", "ISD", "::", "ZEXTLOAD", ",", "DL", ",", "RegVT", ",", "Load", "->", "getChain", "(", ")", ",", "Load", "->", "getBasePtr", "(", ")", ",", "LoadVT", ",", "Load", "->", "getMemOperand", "(", ")", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "SDValue", "(", "Load", ",", "<NUM_LIT>", ")", ",", "NewLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Elts", ";", "if", "(", "RegVT", ".", "isVector", "(", ")", ")", "DAG", ".", "ExtractVectorElements", "(", "NewLoad", ",", "Elts", ")", ";", "else", "Elts", ".", "push_back", "(", "NewLoad", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "unsigned", "EltIdx", "=", "<NUM_LIT>", ";", "for", "(", "SDValue", "Elt", ":", "Elts", ")", "{", "unsigned", "ComponentsInElt", "=", "std", "::", "min", "(", "<NUM_LIT>", "u", ",", "NElts", "-", "<NUM_LIT>", "*", "EltIdx", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I" ]

LLVM

WebAssembly

CPP

program_repair

Virtual ISA

12,020

[ "<FIXS>", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_I32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_I64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_F32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_F64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_V128", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_GET_EXCEPT_REF", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_I32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_I64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_F32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_F64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_V128", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_SET_EXCEPT_REF", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_I32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_I64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_F32", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_F64", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_V128", ";", "<FIXE>", "<FIXS>", "return", "WebAssembly", "::", "LOCAL_TEE_EXCEPT_REF", ";", "<FIXE>" ]

[ "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}", "<BUGS>", "<BUGE>", "static", "unsigned", "getGetLocalOpcode", "(", "const", "TargetRegisterClass", "*", "RC", ")", "{", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_I32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_I64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_F32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_F64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "V128RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_V128", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "GET_LOCAL_EXCEPT_REF", ";", "<BUGE>", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}", "<BUGS>", "<BUGE>", "static", "unsigned", "getSetLocalOpcode", "(", "const", "TargetRegisterClass", "*", "RC", ")", "{", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_I32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_I64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_F32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_F64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "V128RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_V128", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "SET_LOCAL_EXCEPT_REF", ";", "<BUGE>", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}", "<BUGS>", "<BUGE>", "static", "unsigned", "getTeeLocalOpcode", "(", "const", "TargetRegisterClass", "*", "RC", ")", "{", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_I32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "I64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_I64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F32RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_F32", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "F64RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_F64", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "V128RegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_V128", ";", "<BUGE>", "if", "(", "RC", "==", "&", "WebAssembly", "::", "EXCEPT_REFRegClass", ")", "<BUGS>", "return", "WebAssembly", "::", "TEE_LOCAL_EXCEPT_REF", ";", "<BUGE>", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected register class", "<STR_LIT>", ")", ";", "}" ]

GCC

i386

MD

next_suggestion

CPU

12,021

[ "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "not", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "not", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "not", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "ior", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "ior", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "and", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,022

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", ";" ]

[ "def", "v4i16_shift", ":", "BaseSIMDVectorShiftTied", "<", "<NUM_LIT>", ",", "U", ",", "opc", ",", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "?", ",", "?", ",", "?", ",", "?", "}", ",", "V64", ",", "V64", ",", "vecshiftR16", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "v4i16", "V64", ":", "$", "dst", ")", ",", "(", "OpNode", "(", "v4i16", "V64", ":", "$", "Rd", ")", ",", "(", "v4i16", "V64", ":", "$", "Rn", ")", ",", "(", "i32", "vecshiftR16", ":", "$", "imm", ")", ")", ")", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "imm", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

12,023

[ "<STR_LIT>", ",", "<STR_LIT>", ">", ";" ]

[ "def", "HasFPARMv8", ":", "Predicate", "<", "<STR_LIT>", ">", ",", "AssemblerPredicate", "<" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,024

[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

12,025

[ "}" ]

[ "bool", "X86InstructionSelector", "::", "selectConstant", "(", "MachineInstr", "&", "I", ",", "MachineRegisterInfo", "&", "MRI", ",", "MachineFunction", "&", "MF", ")", "const", "{", "assert", "(", "(", "I", ".", "getOpcode", "(", ")", "==", "TargetOpcode", "::", "G_CONSTANT", ")", "&&", "<STR_LIT>", "unexpected instruction", "<STR_LIT>", ")", ";", "const", "unsigned", "DefReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "LLT", "Ty", "=", "MRI", ".", "getType", "(", "DefReg", ")", ";", "if", "(", "RBI", ".", "getRegBank", "(", "DefReg", ",", "MRI", ",", "TRI", ")", "->", "getID", "(", ")", "!=", "X86", "::", "GPRRegBankID", ")", "return", "false", ";", "uint64_t", "Val", "=", "<NUM_LIT>", ";", "if", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isCImm", "(", ")", ")", "{", "Val", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getCImm", "(", ")", "->", "getZExtValue", "(", ")", ";", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "ChangeToImmediate", "(", "Val", ")", ";", "}", "else", "if", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "{", "Val", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unsupported operand type.", "<STR_LIT>", ")", ";", "unsigned", "NewOpc", ";", "switch", "(", "Ty", ".", "getSizeInBits", "(", ")", ")", "{", "case", "<NUM_LIT>", ":", "NewOpc", "=", "X86", "::", "MOV8ri", ";", "break", ";", "case", "<NUM_LIT>", ":", "NewOpc", "=", "X86", "::", "MOV16ri", ";", "break", ";", "case", "<NUM_LIT>", ":", "NewOpc", "=", "X86", "::", "MOV32ri", ";", "break", ";", "case", "<NUM_LIT>", ":", "{", "if", "(", "isInt", "<", "<NUM_LIT>", ">", "(", "Val", ")", ")", "NewOpc", "=", "X86", "::", "MOV64ri32", ";", "else", "NewOpc", "=", "X86", "::", "MOV64ri", ";", "break", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

12,026

[ "STRWui", ")", ">", ";" ]

[ "def", ":", "InstRW", "<", "[", "A64FXWrite_STUR", "]", ",", "(", "instrs" ]

LLVM

TGSI

CPP

next_suggestion

Virtual ISA

12,027

[ "dbgs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";" ]

[ "}", "}", "if", "(", "FalseMBB", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", ", false = BB", "<STR_LIT>", "<<", "FalseMBB", "->", "getNumber", "(", ")", "<<", "<STR_LIT>", " size = ", "<STR_LIT>", "<<", "FalseMBB", "->", "size", "(", ")", "<<", "<STR_LIT>", " numPred = ", "<STR_LIT>", "<<", "FalseMBB", "->", "pred_size", "(", ")", ";", "if", "(", "Detail", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "FalseMBB", "->", "print", "(", "dbgs", "(", ")", ")", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "}", "}", "if", "(", "LandMBB", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", ", land = BB", "<STR_LIT>", "<<", "LandMBB", "->", "getNumber", "(", ")", "<<", "<STR_LIT>", " size = ", "<STR_LIT>", "<<", "LandMBB", "->", "size", "(", ")", "<<", "<STR_LIT>", " numPred = ", "<STR_LIT>", "<<", "LandMBB", "->", "pred_size", "(", ")", ";", "if", "(", "Detail", ")", "{" ]

GCC

microblaze

CPP

next_suggestion

MPU

12,028

[ "}" ]

[ "if", "(", "fsiz", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "crtl", "->", "is_leaf", "||", "interrupt_handler", ")", "{", "mem_rtx", "=", "gen_rtx_MEM", "(", "SImode", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "stack_pointer_rtx", ",", "const0_rtx", ")", ")", ";", "if", "(", "interrupt_handler", ")", "MEM_VOLATILE_P", "(", "mem_rtx", ")", "=", "<NUM_LIT>", ";", "reg_rtx", "=", "gen_rtx_REG", "(", "SImode", ",", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ";", "emit_move_insn", "(", "reg_rtx", ",", "mem_rtx", ")", ";", "}", "if", "(", "frame_pointer_needed", ")", "emit_insn", "(", "gen_movsi", "(", "stack_pointer_rtx", ",", "hard_frame_pointer_rtx", ")", ")", ";", "save_restore_insns", "(", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_blockage", "(", ")", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "stack_pointer_rtx", ",", "stack_pointer_rtx", ",", "fsiz_rtx", ")", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

12,029

[ "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC" ]

LLVM

ARM

CPP

next_suggestion

CPU

12,030

[ "}" ]

[ "llvm_unreachable", "(", "<STR_LIT>", "unexpected number of lanes", "<STR_LIT>", ")", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp64", ";", "break", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp32", ";", "break", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp16", ";", "break", ";", "case", "<NUM_LIT>", ":", "VCTPID", "=", "Intrinsic", "::", "arm_vctp8", ";", "break", ";", "}", "Function", "*", "VCTP", "=", "Intrinsic", "::", "getDeclaration", "(", "M", ",", "VCTPID", ")", ";", "Value", "*", "Remaining", "=", "Builder", ".", "CreateSub", "(", "Processed", ",", "Factor", ")", ";", "Value", "*", "TailPredicate", "=", "Builder", ".", "CreateCall", "(", "VCTP", ",", "Remaining", ")", ";", "Predicate", "->", "replaceAllUsesWith", "(", "TailPredicate", ")", ";", "Processed", "->", "addIncoming", "(", "Remaining", ",", "L", "->", "getLoopLatch", "(", ")", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "TP: Insert processed elements phi: ", "<STR_LIT>", "<<", "*", "Processed", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", "<<", "<STR_LIT>", "TP: Inserted VCTP: ", "<STR_LIT>", "<<", "*", "TailPredicate", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "}", "for", "(", "auto", "I", ":", "L", "->", "blocks", "(", ")", ")", "DeleteDeadPHIs", "(", "I", ")", ";", "return", "true", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,031

[ "break", ";" ]

[ "if", "(", "!", "IsMFMAFn", "(", "*", "MI", ")", ")", "return", "WaitStatesNeeded", ";", "const", "int", "VALUWritesExecWaitStates", "=", "<NUM_LIT>", ";", "int", "WaitStatesNeededForUse", "=", "VALUWritesExecWaitStates", "-", "getWaitStatesSinceDef", "(", "AMDGPU", "::", "EXEC", ",", "IsLegacyVALUFn", ",", "VALUWritesExecWaitStates", ")", ";", "WaitStatesNeeded", "=", "std", "::", "max", "(", "WaitStatesNeeded", ",", "WaitStatesNeededForUse", ")", ";", "int", "SrcCIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "AMDGPU", "::", "OpName", "::", "src2", ")", ";", "for", "(", "const", "MachineOperand", "&", "Use", ":", "MI", "->", "explicit_uses", "(", ")", ")", "{", "const", "int", "LegacyVALUNotDotWritesVGPRWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA4x4WritesVGPROverlappedSMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA16x16WritesVGPROverlappedSMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA32x32WritesVGPROverlappedSMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA4x4WritesVGPROverlappedDMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA16x16WritesVGPROverlappedDMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA32x32WritesVGPROverlappedDMFMASrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA16x16WritesVGPROverlappedSrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA4x4WritesVGPROverlappedSrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA4x4WritesVGPROverlappedSrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA16x16WritesVGPROverlappedSrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "SMFMA32x32WritesVGPROverlappedSrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA4x4WritesVGPROverlappedMFMASrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA16x16WritesVGPROverlappedMFMASrcABWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "DMFMA4x4WritesVGPRFullSrcCWaitStates", "=", "<NUM_LIT>", ";", "const", "int", "MaxWaitStates", "=", "<NUM_LIT>", ";", "if", "(", "!", "Use", ".", "isReg", "(", ")", ")", "continue", ";", "Register", "Reg", "=", "Use", ".", "getReg", "(", ")", ";", "bool", "FullReg", ";", "const", "MachineInstr", "*", "MI1", ";", "auto", "IsOverlappedMFMAFn", "=", "[", "Reg", ",", "&", "IsMFMAFn", ",", "&", "FullReg", ",", "&", "MI1", ",", "this", "]", "(", "const", "MachineInstr", "&", "MI", ")", "{", "if", "(", "!", "IsMFMAFn", "(", "MI", ")", ")", "return", "false", ";", "Register", "DstReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "FullReg", "=", "(", "DstReg", "==", "Reg", ")", ";", "MI1", "=", "&", "MI", ";", "return", "TRI", ".", "regsOverlap", "(", "DstReg", ",", "Reg", ")", ";", "}", ";", "WaitStatesNeededForUse", "=", "LegacyVALUNotDotWritesVGPRWaitStates", "-", "getWaitStatesSinceDef", "(", "Reg", ",", "IsLegacyVALUNotDotFn", ",", "MaxWaitStates", ")", ";", "WaitStatesNeeded", "=", "std", "::", "max", "(", "WaitStatesNeeded", ",", "WaitStatesNeededForUse", ")", ";", "int", "NumWaitStates", "=", "getWaitStatesSinceDef", "(", "Reg", ",", "IsOverlappedMFMAFn", ",", "MaxWaitStates", ")", ";", "if", "(", "NumWaitStates", "==", "std", "::", "numeric_limits", "<", "int", ">", "::", "max", "(", ")", ")", "continue", ";", "int", "OpNo", "=", "MI", "->", "getOperandNo", "(", "&", "Use", ")", ";", "unsigned", "Opc1", "=", "MI1", "->", "getOpcode", "(", ")", ";", "int", "NeedWaitStates", "=", "<NUM_LIT>", ";", "if", "(", "OpNo", "==", "SrcCIdx", ")", "{", "if", "(", "!", "isDGEMM", "(", "Opc", ")", "&&", "isDGEMM", "(", "Opc1", ")", ")", "{", "NeedWaitStates", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "FullReg", ")", "{", "if", "(", "(", "Opc", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_e64", "||", "Opc", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_vgprcd_e64", ")", "&&", "(", "Opc1", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_e64", "||", "Opc1", "==", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_vgprcd_e64", ")", ")", "NeedWaitStates", "=", "DMFMA4x4WritesVGPRFullSrcCWaitStates", ";", "}", "else", "{", "switch", "(", "Opc1", ")", "{", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_vgprcd_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_mac_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_16X16X4F64_mac_vgprcd_e64", ":", "if", "(", "!", "isXDL", "(", "ST", ",", "*", "MI", ")", ")", "NeedWaitStates", "=", "DMFMA16x16WritesVGPROverlappedSrcCWaitStates", ";", "break", ";", "case", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_e64", ":", "case", "AMDGPU", "::", "V_MFMA_F64_4X4X4F64_vgprcd_e64", ":", "if", "(", "!", "isXDL", "(", "ST", ",", "*", "MI", ")", ")", "NeedWaitStates", "=", "DMFMA4x4WritesVGPROverlappedSrcCWaitStates", ";", "break", ";", "default", ":", "switch", "(", "TSchedModel", ".", "computeInstrLatency", "(", "MI1", ")", ")", "{", "case", "<NUM_LIT>", ":", "NeedWaitStates", "=", "isDGEMM", "(", "Opc", ")", "?", "SMFMA4x4WritesVGPROverlappedDMFMASrcCWaitStates", ":", "SMFMA4x4WritesVGPROverlappedSMFMASrcCWaitStates", ";", "break", ";", "case", "<NUM_LIT>", ":", "NeedWaitStates", "=", "isDGEMM", "(", "Opc", ")", "?", "SMFMA16x16WritesVGPROverlappedDMFMASrcCWaitStates", ":", "SMFMA16x16WritesVGPROverlappedSMFMASrcCWaitStates", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

12,032

[ "let", "PredicateMethod", "=", "<STR_LIT>", "#", "shift", "#", "<STR_LIT>", ";" ]

[ "class", "MemRegQOffsetAsmOperand", "<", "int", "shift", ">", ":", "AsmOperandClass", "{", "let", "Name", "=", "<STR_LIT>", "#", "shift", "#", "<STR_LIT>", ";" ]

GCC

aarch64

CPP

stmt_completion

CPU

12,033

[ "+", "<NUM_LIT>", ")", "&", "~", "<NUM_LIT>", ";" ]

[ "HOST_WIDE_INT", "base", "=", "offset", "&", "~", "(", "GET_MODE_SIZE", "(", "mode", ")", "<", "<NUM_LIT>", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "mode", "==", "TImode", "||", "mode", "==", "TFmode", "||", "(", "offset", "&", "(", "GET_MODE_SIZE", "(", "mode", ")", "-", "<NUM_LIT>", ")", ")", "!=", "<NUM_LIT>", ")", "base", "=", "(", "offset" ]

LLVM

Mips

CPP

next_suggestion

CPU

12,034

[ "BuildMI", "(", "*", "FBB", ",", "FBB", "->", "end", "(", ")", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "B", ")", ")", ".", "addMBB", "(", "Sink", ")", ";" ]

[ "const", "BasicBlock", "*", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "std", "::", "next", "(", "MachineFunction", "::", "iterator", "(", "BB", ")", ")", ";", "MachineFunction", "*", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "*", "FBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "TBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "Sink", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "FBB", ")", ";", "F", "->", "insert", "(", "It", ",", "TBB", ")", ";", "F", "->", "insert", "(", "It", ",", "Sink", ")", ";", "Sink", "->", "splice", "(", "Sink", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "Sink", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "FBB", ")", ";", "BB", "->", "addSuccessor", "(", "TBB", ")", ";", "FBB", "->", "addSuccessor", "(", "Sink", ")", ";", "TBB", "->", "addSuccessor", "(", "Sink", ")", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "BPOSGE32", ")", ")", ".", "addMBB", "(", "TBB", ")", ";", "unsigned", "VR2", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BuildMI", "(", "*", "FBB", ",", "FBB", "->", "end", "(", ")", ",", "DL", ",", "TII", "->", "get", "(", "Mips", "::", "ADDiu", ")", ",", "VR2", ")", ".", "addReg", "(", "Mips", "::", "ZERO", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,035

[ "}" ]

[ "let", "InputType", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,036

[ "(", "NewElement", ")", ";" ]

[ "PHIInfoElementT", "*", "NewElement", "=", "new", "PHIInfoElementT", "(", ")", ";", "NewElement", "->", "DestReg", "=", "DestReg", ";", "NewElement", "->", "DL", "=", "DL", ";", "NewElement", "->", "Sources", "=", "EmptySet", ";", "PHIInfo", ".", "insert" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

12,037

[ ")", ";" ]

[ "void", "AMDGPUAsmBackend", "::", "relaxInstruction", "(", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "MCInst", "Res", ";", "unsigned", "RelaxedOpcode", "=", "AMDGPU", "::", "getSOPPWithRelaxation", "(", "Inst", ".", "getOpcode", "(", ")", ")", ";", "Res", ".", "setOpcode", "(", "RelaxedOpcode", ")", ";", "Res", ".", "addOperand", "(", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Inst", "=", "std", "::", "move", "(", "Res" ]

GCC

i386

MD

stmt_completion

CPU

12,038

[ "CC", "FLAGS_REG", ")", ")", "]" ]

[ "(", "plus", ":", "SI", "(", "match_operator", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "[", "(", "reg", "FLAGS_REG", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "clobber", "(", "reg", ":" ]

LLVM

AArch64

CPP

next_suggestion

CPU

12,039

[ "if", "(", "SrcVT", ".", "SimpleTy", "<=", "MVT", "::", "i32", "&&", "RetVT", "==", "MVT", "::", "i64", ")", "{" ]

[ "unsigned", "AArch64FastISel", "::", "emitLSR_ri", "(", "MVT", "RetVT", ",", "MVT", "SrcVT", ",", "unsigned", "Op0", ",", "bool", "Op0IsKill", ",", "uint64_t", "Shift", ",", "bool", "IsZExt", ")", "{", "assert", "(", "RetVT", ".", "SimpleTy", ">=", "SrcVT", ".", "SimpleTy", "&&", "<STR_LIT>", "Unexpected source/return type pair.", "<STR_LIT>", ")", ";", "assert", "(", "(", "SrcVT", "==", "MVT", "::", "i1", "||", "SrcVT", "==", "MVT", "::", "i8", "||", "SrcVT", "==", "MVT", "::", "i16", "||", "SrcVT", "==", "MVT", "::", "i32", "||", "SrcVT", "==", "MVT", "::", "i64", ")", "&&", "<STR_LIT>", "Unexpected source value type.", "<STR_LIT>", ")", ";", "assert", "(", "(", "RetVT", "==", "MVT", "::", "i8", "||", "RetVT", "==", "MVT", "::", "i16", "||", "RetVT", "==", "MVT", "::", "i32", "||", "RetVT", "==", "MVT", "::", "i64", ")", "&&", "<STR_LIT>", "Unexpected return value type.", "<STR_LIT>", ")", ";", "bool", "Is64Bit", "=", "(", "RetVT", "==", "MVT", "::", "i64", ")", ";", "unsigned", "RegSize", "=", "Is64Bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "DstBits", "=", "RetVT", ".", "getSizeInBits", "(", ")", ";", "unsigned", "SrcBits", "=", "SrcVT", ".", "getSizeInBits", "(", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "Is64Bit", "?", "&", "<STR_LIT>", "::", "<STR_LIT>", ":", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Shift", "==", "<NUM_LIT>", ")", "{", "if", "(", "RetVT", "==", "SrcVT", ")", "{", "unsigned", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "ResultReg", ")", ".", "addReg", "(", "Op0", ",", "getKillRegState", "(", "Op0IsKill", ")", ")", ";", "return", "ResultReg", ";", "}", "else", "return", "emitIntExt", "(", "SrcVT", ",", "Op0", ",", "RetVT", ",", "IsZExt", ")", ";", "}", "if", "(", "Shift", ">=", "DstBits", ")", "return", "<NUM_LIT>", ";", "if", "(", "Shift", ">=", "SrcBits", "&&", "IsZExt", ")", "return", "materializeInt", "(", "ConstantInt", "::", "get", "(", "*", "Context", ",", "APInt", "(", "RegSize", ",", "<NUM_LIT>", ")", ")", ",", "RetVT", ")", ";", "if", "(", "!", "IsZExt", ")", "{", "Op0", "=", "emitIntExt", "(", "SrcVT", ",", "Op0", ",", "RetVT", ",", "IsZExt", ")", ";", "if", "(", "!", "Op0", ")", "return", "<NUM_LIT>", ";", "Op0IsKill", "=", "true", ";", "SrcVT", "=", "RetVT", ";", "SrcBits", "=", "SrcVT", ".", "getSizeInBits", "(", ")", ";", "IsZExt", "=", "true", ";", "}", "unsigned", "ImmR", "=", "std", "::", "min", "<", "unsigned", ">", "(", "SrcBits", "-", "<NUM_LIT>", ",", "Shift", ")", ";", "unsigned", "ImmS", "=", "SrcBits", "-", "<NUM_LIT>", ";", "static", "const", "unsigned", "OpcTable", "[", "<NUM_LIT>", "]", "[", "<NUM_LIT>", "]", "=", "{", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", "}", ";", "unsigned", "Opc", "=", "OpcTable", "[", "IsZExt", "]", "[", "Is64Bit", "]", ";" ]

LLVM

AArch64

CPP

program_repair

CPU

12,040

[ "<FIXS>", "MachineBasicBlock", "::", "iterator", "NextI", "=", "next_nodbg", "(", "LoadI", ",", "LoadI", "->", "getParent", "(", ")", "->", "end", "(", ")", ")", ";", "<FIXE>" ]

[ "MachineBasicBlock", "::", "iteratorAArch64LoadStoreOpt", "::", "promoteLoadFromStore", "(", "MachineBasicBlock", "::", "iterator", "LoadI", ",", "MachineBasicBlock", "::", "iterator", "StoreI", ")", "{", "<BUGS>", "MachineBasicBlock", "::", "iterator", "NextI", "=", "LoadI", ";", "++", "NextI", ";", "<BUGE>", "int", "LoadSize", "=", "TII", "->", "getMemScale", "(", "*", "LoadI", ")", ";", "int", "StoreSize", "=", "TII", "->", "getMemScale", "(", "*", "StoreI", ")", ";" ]

LLVM

Hexagon

CPP

code_generation

DSP

12,041

[ "void", "HexagonInstPrinter", "::", "printInst", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "OS", ",", "StringRef", "Annot", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "assert", "(", "HexagonMCInstrInfo", "::", "isBundle", "(", "*", "MI", ")", ")", ";", "assert", "(", "HexagonMCInstrInfo", "::", "bundleSize", "(", "*", "MI", ")", "<=", "HEXAGON_PACKET_SIZE", ")", ";", "assert", "(", "HexagonMCInstrInfo", "::", "bundleSize", "(", "*", "MI", ")", ">", "<NUM_LIT>", ")", ";", "HasExtender", "=", "false", ";", "for", "(", "auto", "const", "&", "I", ":", "HexagonMCInstrInfo", "::", "bundleInstructions", "(", "*", "MI", ")", ")", "{", "MCInst", "const", "&", "MCI", "=", "*", "I", ".", "getInst", "(", ")", ";", "if", "(", "HexagonMCInstrInfo", "::", "isDuplex", "(", "MII", ",", "MCI", ")", ")", "{", "printInstruction", "(", "MCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getInst", "(", ")", ",", "OS", ")", ";", "OS", "<<", "'", "\\v", "'", ";", "HasExtender", "=", "false", ";", "printInstruction", "(", "MCI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getInst", "(", ")", ",", "OS", ")", ";", "}", "else", "printInstruction", "(", "&", "MCI", ",", "OS", ")", ";", "setExtender", "(", "MCI", ")", ";", "OS", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "}", "auto", "Separator", "=", "<STR_LIT>", "<STR_LIT>", ";", "if", "(", "HexagonMCInstrInfo", "::", "isInnerLoop", "(", "*", "MI", ")", ")", "{", "OS", "<<", "Separator", ";", "Separator", "=", "<STR_LIT>", "<STR_LIT>", ";", "MCInst", "ME", ";", "ME", ".", "setOpcode", "(", "Hexagon", "::", "ENDLOOP0", ")", ";", "printInstruction", "(", "&", "ME", ",", "OS", ")", ";", "}", "if", "(", "HexagonMCInstrInfo", "::", "isOuterLoop", "(", "*", "MI", ")", ")", "{", "OS", "<<", "Separator", ";", "MCInst", "ME", ";", "ME", ".", "setOpcode", "(", "Hexagon", "::", "ENDLOOP1", ")", ";", "printInstruction", "(", "&", "ME", ",", "OS", ")", ";", "}", "}" ]

[ "Print", "the", "specified", "MCInst", "to", "the", "specified", "raw_ostream", "." ]

GCC

rs6000

MD

program_repair

CPU

12,042

[ "<FIXS>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", "<NUM_LIT>", "<BUGS>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "pc", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]" ]

LLVM

X86

CPP

next_suggestion

CPU

12,043

[ "}" ]

[ "HiOpc", "=", "X86", "::", "AND32rr", ";", "return", "X86", "::", "AND32rr", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "Unhandled atomic-load-op opcode!", "<STR_LIT>", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,044

[ "}" ]

[ "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isPseudo", "=", "<NUM_LIT>", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

MD

next_suggestion

CPU

12,045

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

X86

CPP

program_repair

CPU

12,046

[ "<FIXS>", "Subtarget", "->", "hasXMM", "(", ")", ")", ";", "<FIXE>" ]

[ "assert", "(", "!", "UseSoftFloat", "&&", "!", "(", "DAG", ".", "getMachineFunction", "(", ")", ".", "getFunction", "(", ")", "->", "hasFnAttr", "(", "Attribute", "::", "NoImplicitFloat", ")", ")", "&&", "<BUGS>", "Subtarget", "->", "hasSSE1", "(", ")", ")", ";", "<BUGE>", "}" ]

GCC

bfin

CPP

program_repair

DSP

12,047

[ "<FIXS>", "if", "(", "bfin_valid_reg_p", "(", "REGNO", "(", "x", ")", ",", "strict", ",", "mode", ",", "MEM", ")", ")", "<FIXE>", "<FIXS>", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ",", "mode", ",", "PLUS", ")", "<FIXE>" ]

[ "{", "switch", "(", "GET_CODE", "(", "x", ")", ")", "{", "case", "REG", ":", "<BUGS>", "if", "(", "bfin_valid_reg_p", "(", "REGNO", "(", "x", ")", ",", "strict", ")", ")", "<BUGE>", "return", "true", ";", "break", ";", "case", "PLUS", ":", "if", "(", "REG_P", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "<BUGS>", "&&", "bfin_valid_reg_p", "(", "REGNO", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "strict", ")", "<BUGE>", "&&", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "UNSPEC", "||", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "bfin_valid_add", "(", "mode", ",", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ")", ")", ")", ")" ]

LLVM

AArch64

TD

stmt_completion

CPU

12,048

[ "V128", ":", "$", "src1", ")", ",", "<NUM_LIT>", ">", ";" ]

[ "def", ":", "InstAlias", "<", "<STR_LIT>", "#", "<STR_LIT>", ",", "(", "CMGTv2i64", "V128", ":", "$", "dst", ",", "V128", ":", "$", "src2", "," ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,049

[ "}" ]

[ "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Args", ";", "unsigned", "Start", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "DAG", ".", "ExtractVectorElements", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Args", ",", "Start", ",", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "SDLoc", "(", "Op", ")", ",", "Op", ".", "getValueType", "(", ")", ",", "Args", ")", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

12,050

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

12,051

[ ",", "InTyList", ",", "Ops", ")", ";" ]

[ "for", "(", "unsigned", "I", "=", "NumFixedArgs", ";", "I", "<", "Outs", ".", "size", "(", ")", ";", "++", "I", ")", "{", "const", "ISD", "::", "OutputArg", "&", "Out", "=", "Outs", "[", "I", "]", ";", "SDValue", "&", "Arg", "=", "OutVals", "[", "I", "]", ";", "EVT", "VT", "=", "Arg", ".", "getValueType", "(", ")", ";", "assert", "(", "VT", "!=", "MVT", "::", "iPTR", "&&", "<STR_LIT>", "Legalized args should be concrete", "<STR_LIT>", ")", ";", "Type", "*", "Ty", "=", "VT", ".", "getTypeForEVT", "(", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "unsigned", "Align", "=", "std", "::", "max", "(", "Out", ".", "Flags", ".", "getOrigAlign", "(", ")", ",", "Layout", ".", "getABITypeAlignment", "(", "Ty", ")", ")", ";", "unsigned", "Offset", "=", "CCInfo", ".", "AllocateStack", "(", "Layout", ".", "getTypeAllocSize", "(", "Ty", ")", ",", "Align", ")", ";", "CCInfo", ".", "addLoc", "(", "CCValAssign", "::", "getMem", "(", "ArgLocs", ".", "size", "(", ")", ",", "VT", ".", "getSimpleVT", "(", ")", ",", "Offset", ",", "VT", ".", "getSimpleVT", "(", ")", ",", "CCValAssign", "::", "Full", ")", ")", ";", "}", "}", "unsigned", "NumBytes", "=", "CCInfo", ".", "getAlignedCallFrameSize", "(", ")", ";", "SDValue", "FINode", ";", "if", "(", "IsVarArg", "&&", "NumBytes", ")", "{", "int", "FI", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateStackObject", "(", "NumBytes", ",", "Layout", ".", "getStackAlignment", "(", ")", ",", "false", ")", ";", "unsigned", "ValNo", "=", "<NUM_LIT>", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Chains", ";", "for", "(", "SDValue", "Arg", ":", "make_range", "(", "OutVals", ".", "begin", "(", ")", "+", "NumFixedArgs", ",", "OutVals", ".", "end", "(", ")", ")", ")", "{", "assert", "(", "ArgLocs", "[", "ValNo", "]", ".", "getValNo", "(", ")", "==", "ValNo", "&&", "<STR_LIT>", "ArgLocs should remain in order and only hold varargs args", "<STR_LIT>", ")", ";", "unsigned", "Offset", "=", "ArgLocs", "[", "ValNo", "++", "]", ".", "getLocMemOffset", "(", ")", ";", "FINode", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "getPointerTy", "(", "Layout", ")", ")", ";", "SDValue", "Add", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FINode", ",", "DAG", ".", "getConstant", "(", "Offset", ",", "DL", ",", "PtrVT", ")", ")", ";", "Chains", ".", "push_back", "(", "DAG", ".", "getStore", "(", "Chain", ",", "DL", ",", "Arg", ",", "Add", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "FI", ",", "Offset", ")", ",", "<NUM_LIT>", ")", ")", ";", "}", "if", "(", "!", "Chains", ".", "empty", "(", ")", ")", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "DL", ",", "MVT", "::", "Other", ",", "Chains", ")", ";", "}", "else", "if", "(", "IsVarArg", ")", "{", "FINode", "=", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "DL", ")", ";", "}", "if", "(", "Callee", "->", "getOpcode", "(", ")", "==", "ISD", "::", "GlobalAddress", ")", "{", "GlobalAddressSDNode", "*", "GA", "=", "cast", "<", "GlobalAddressSDNode", ">", "(", "Callee", ")", ";", "Callee", "=", "DAG", ".", "getTargetGlobalAddress", "(", "GA", "->", "getGlobal", "(", ")", ",", "DL", ",", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ",", "GA", "->", "getOffset", "(", ")", ")", ";", "Callee", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ",", "Callee", ")", ";", "}", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "Chain", ")", ";", "Ops", ".", "push_back", "(", "Callee", ")", ";", "Ops", ".", "append", "(", "OutVals", ".", "begin", "(", ")", ",", "IsVarArg", "?", "OutVals", ".", "begin", "(", ")", "+", "NumFixedArgs", ":", "OutVals", ".", "end", "(", ")", ")", ";", "if", "(", "IsVarArg", ")", "Ops", ".", "push_back", "(", "FINode", ")", ";", "SmallVector", "<", "EVT", ",", "<NUM_LIT>", ">", "InTys", ";", "for", "(", "const", "auto", "&", "In", ":", "Ins", ")", "{", "assert", "(", "!", "In", ".", "Flags", ".", "isByVal", "(", ")", "&&", "<STR_LIT>", "byval is not valid for return values", "<STR_LIT>", ")", ";", "assert", "(", "!", "In", ".", "Flags", ".", "isNest", "(", ")", "&&", "<STR_LIT>", "nest is not valid for return values", "<STR_LIT>", ")", ";", "if", "(", "In", ".", "Flags", ".", "isInAlloca", "(", ")", ")", "fail", "(", "DL", ",", "DAG", ",", "<STR_LIT>", "WebAssembly hasn't implemented inalloca return values", "<STR_LIT>", ")", ";", "if", "(", "In", ".", "Flags", ".", "isInConsecutiveRegs", "(", ")", ")", "fail", "(", "DL", ",", "DAG", ",", "<STR_LIT>", "WebAssembly hasn't implemented cons regs return values", "<STR_LIT>", ")", ";", "if", "(", "In", ".", "Flags", ".", "isInConsecutiveRegsLast", "(", ")", ")", "fail", "(", "DL", ",", "DAG", ",", "<STR_LIT>", "WebAssembly hasn't implemented cons regs last return values", "<STR_LIT>", ")", ";", "InTys", ".", "push_back", "(", "In", ".", "VT", ")", ";", "}", "if", "(", "CLI", ".", "IsTailCall", ")", "{", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "NodeTys", ",", "Ops", ")", ";", "}", "InTys", ".", "push_back", "(", "MVT", "::", "Other", ")", ";", "SDVTList", "InTyList", "=", "DAG", ".", "getVTList", "(", "InTys", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "Ins", ".", "empty", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL" ]

LLVM

X86

CPP

program_repair

CPU

12,052

[ "<FIXS>", "if", "(", "VA", ".", "getLocVT", "(", ")", ".", "getFixedSizeInBits", "(", ")", ">", "Arg", ".", "getValueSizeInBits", "(", ")", ".", "getFixedSize", "(", ")", ")", "{", "<FIXE>" ]

[ "if", "(", "!", "Flags", ".", "isByVal", "(", ")", "&&", "!", "MFI", ".", "isImmutableObjectIndex", "(", "FI", ")", ")", "return", "false", ";", "<BUGS>", "if", "(", "VA", ".", "getLocVT", "(", ")", ".", "getSizeInBits", "(", ")", ">", "Arg", ".", "getValueSizeInBits", "(", ")", ")", "{", "<BUGE>", "if", "(", "Flags", ".", "isZExt", "(", ")", "!=", "MFI", ".", "isObjectZExt", "(", "FI", ")", "||" ]

LLVM

Hexagon

TD

stmt_completion

DSP

12,053

[ "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]

LLVM

X86

TD

stmt_completion

CPU

12,054

[ "<", "<NUM_LIT>", ">", ";" ]

[ "def", "MRM6m", ":", "Format", "<", "<NUM_LIT>", ">", ";", "def", "MRM7m", ":", "Format" ]

GCC

i386

CPP

next_suggestion

CPU

12,055

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "mmask8", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_cmpge_epi64_mask", "(", "_", "_", "m128i", "_", "_", "X", ",", "_", "_", "m128i", "_", "_", "Y", ")", "{", "return", "(", "_", "_", "mmask8", ")", "_", "_", "builtin_ia32_cmpq128_mask", "(", "(", "_", "_", "v2di", ")", "_", "_", "X", ",", "(", "_", "_", "v2di", ")", "_", "_", "Y", ",", "<NUM_LIT>", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

GCC

s390

MD

stmt_completion

MPU

12,056

[ "<STR_LIT>", ")" ]

[ "(", "define_subst_attr", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>" ]

GCC

rs6000

CPP

next_suggestion

CPU

12,057

[ "return", "result", ";" ]

[ "if", "(", "!", "advance_line", "(", "ovld_file", ")", ")", "return", "PC_OK", ";", "while", "(", "result", "==", "PC_OK", ")", "result", "=", "parse_ovld_stanza", "(", ")", ";", "if", "(", "result", "==", "PC_EOFILE", ")", "return", "PC_OK", ";" ]

GCC

csky

MD

stmt_completion

CPU

12,058

[ ")" ]

[ "(", "and", "(", "match_test", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,059

[ "let", "CextOpcode", "=", "<STR_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

Mips

TD

program_repair

CPU

12,060

[ "<FIXS>", "AdditionalRequires", "[", "NotFP64bit", "]", ">", ";", "<FIXE>", "<FIXS>", "AdditionalRequires", "[", "IsFP64bit", "]", ">", ";", "<FIXE>" ]

[ "[", "(", "set", "GPR32Opnd", ":", "$", "dst", ",", "(", "MipsExtractElementF64", "RO", ":", "$", "src", ",", "imm", ":", "$", "n", ")", ")", "]", ">", ";", "def", "ExtractElementF64", ":", "ExtractElementF64Base", "AFGR64Opnd", ">", ",", "<BUGS>", "Requires", "[", "HasStdEnc", ",", "NotFP64bit", "]", ">", ";", "<BUGE>", "def", "ExtractElementF64_64", ":", "ExtractElementF64Base", "FGR64Opnd", ">", ",", "<BUGS>", "Requires", "[", "HasStdEnc", ",", "IsFP64bit", "]", ">", ";", "<BUGE>" ]

GCC

i386

CPP

stmt_completion

CPU

12,061

[ "v8di", ")", "_", "_", "B", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "mmask8", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_cmpeq_epi64_mask", "(", "_", "_", "m512i", "_", "_", "A", ",", "_", "_", "m512i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "mmask8", ")", "_", "_", "builtin_ia32_pcmpeqq512_mask", "(", "(", "_", "_", "v8di", ")", "_", "_", "A", ",", "(", "_", "_" ]

LLVM

VE

TD

stmt_completion

CPU

12,062

[ "v256f64", ":", "$", "pt", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "int_ve_vl_vsrawzx_vvsvl", "v256f64", ":", "$", "vz", ",", "uimm6", ":", "$", "N", ",", "v256f64", ":", "$", "pt", ",", "i32", ":", "$", "vl", ")", ",", "(", "VSRAWZXvil_v", "v256f64", ":", "$", "vz", ",", "(", "ULO7", "$", "N", ")", ",", "i32", ":", "$", "vl", "," ]

GCC

i386

CPP

stmt_completion

CPU

12,063

[ "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_cvtepi32_epi8", "(", "_", "_", "m256i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmovdb256_mask", "(", "(", "_", "_", "v8si", ")", "_", "_", "A", ",", "(", "_", "_", "v16qi", ")", "_", "mm_undefined_si128" ]

GCC

sh

CPP

stmt_completion

CPU

12,064

[ "return", "error_mark_node", ";" ]

[ "if", "(", "code", ">=", "ARRAY_SIZE", "(", "bdesc", ")", ")", "return", "error_mark_node", ";", "if", "(", "!", "bdesc", "[", "code", "]", ".", "is_enabled", "(", ")", ")" ]

GCC

aarch64

CPP

stmt_completion

CPU

12,065

[ "(", ")", ")", "if", "(", "rtx", "other_set", "=", "optimizable_set", "(", "other_def", "->", "insn", "(", ")", ")", ")", "{" ]

[ "for", "(", "use_info", "*", "other_use", ":", "cc_def", "->", "insn", "(", ")", "->", "uses", "(", ")", ")", "if", "(", "def_info", "*", "other_def", "=", "other_use", "->", "def", "(", ")", ")", "if", "(", "other_use", "->", "regno", "(", ")", "!=", "CC_REGNUM", "&&", "other_def", "->", "ebb", "(", ")", "==", "cc_def", "->", "ebb" ]

GCC

v850

MD

next_suggestion

MPU

12,066

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REGNUM", ")", ")", "]", "<STR_LIT>" ]

LLVM

SystemZ

TD

stmt_completion

CPU

12,067

[ "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "M3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V2", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

12,068

[ "unsigned", "SubRegIndex", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "Chan", ")", ";" ]

[ "bool", "Mask", "=", "(", "Chan", "!=", "TRI", ".", "getHWRegChan", "(", "DstReg", ")", ")", ";", "unsigned", "SubDstReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ".", "getRegister", "(", "(", "DstBase", "*", "<NUM_LIT>", ")", "+", "Chan", ")", ";", "MachineInstr", "*", "BMI", "=", "TII", "->", "buildSlotOfVectorInstruction", "(", "MBB", ",", "&", "MI", ",", "Chan", ",", "SubDstReg", ")", ";", "if", "(", "Chan", ">", "<NUM_LIT>", ")", "{", "BMI", "->", "bundleWithPred", "(", ")", ";", "}", "if", "(", "Mask", ")", "{", "TII", "->", "addFlag", "(", "*", "BMI", ",", "<NUM_LIT>", ",", "MO_FLAG_MASK", ")", ";", "}", "if", "(", "Chan", "!=", "<NUM_LIT>", ")", "TII", "->", "addFlag", "(", "*", "BMI", ",", "<NUM_LIT>", ",", "MO_FLAG_NOT_LAST", ")", ";", "unsigned", "Opcode", "=", "BMI", "->", "getOpcode", "(", ")", ";", "Register", "Src0", "=", "BMI", "->", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "Opcode", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src0", ")", ")", ".", "getReg", "(", ")", ";", "Register", "Src1", "=", "BMI", "->", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "Opcode", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src1", ")", ")", ".", "getReg", "(", ")", ";", "(", "void", ")", "Src0", ";", "(", "void", ")", "Src1", ";", "if", "(", "(", "TRI", ".", "getEncodingValue", "(", "Src0", ")", "&", "<NUM_LIT>", ")", "<", "<NUM_LIT>", "&&", "(", "TRI", ".", "getEncodingValue", "(", "Src1", ")", "&", "<NUM_LIT>", ")", "<", "<NUM_LIT>", ")", "assert", "(", "TRI", ".", "getHWRegChan", "(", "Src0", ")", "==", "TRI", ".", "getHWRegChan", "(", "Src1", ")", ")", ";", "}", "MI", ".", "eraseFromParent", "(", ")", ";", "continue", ";", "}", "}", "bool", "IsReduction", "=", "TII", "->", "isReductionOp", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "bool", "IsVector", "=", "TII", "->", "isVector", "(", "MI", ")", ";", "bool", "IsCube", "=", "TII", "->", "isCubeOp", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "!", "IsReduction", "&&", "!", "IsVector", "&&", "!", "IsCube", ")", "{", "continue", ";", "}", "for", "(", "unsigned", "Chan", "=", "<NUM_LIT>", ";", "Chan", "<", "<NUM_LIT>", ";", "Chan", "++", ")", "{", "Register", "DstReg", "=", "MI", ".", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "MI", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "dst", ")", ")", ".", "getReg", "(", ")", ";", "Register", "Src0", "=", "MI", ".", "getOperand", "(", "TII", "->", "getOperandIdx", "(", "MI", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src0", ")", ")", ".", "getReg", "(", ")", ";", "unsigned", "Src1", "=", "<NUM_LIT>", ";", "if", "(", "!", "IsCube", ")", "{", "int", "Src1Idx", "=", "TII", "->", "getOperandIdx", "(", "MI", ",", "<STR_LIT>", "::", "<STR_LIT>", "::", "src1", ")", ";", "if", "(", "Src1Idx", "!=", "-", "<NUM_LIT>", ")", "{", "Src1", "=", "MI", ".", "getOperand", "(", "Src1Idx", ")", ".", "getReg", "(", ")", ";", "}", "}", "if", "(", "IsReduction", ")", "{", "unsigned", "SubRegIndex", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "Chan", ")", ";", "Src0", "=", "TRI", ".", "getSubReg", "(", "Src0", ",", "SubRegIndex", ")", ";", "Src1", "=", "TRI", ".", "getSubReg", "(", "Src1", ",", "SubRegIndex", ")", ";", "}", "else", "if", "(", "IsCube", ")", "{", "static", "const", "int", "CubeSrcSwz", "[", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "unsigned", "SubRegIndex0", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "CubeSrcSwz", "[", "Chan", "]", ")", ";", "unsigned", "SubRegIndex1", "=", "AMDGPURegisterInfo", "::", "getSubRegFromChannel", "(", "CubeSrcSwz", "[", "<NUM_LIT>", "-", "Chan", "]", ")", ";", "Src1", "=", "TRI", ".", "getSubReg", "(", "Src0", ",", "SubRegIndex1", ")", ";", "Src0", "=", "TRI", ".", "getSubReg", "(", "Src0", ",", "SubRegIndex0", ")", ";", "}", "bool", "Mask", "=", "false", ";", "bool", "NotLast", "=", "true", ";", "if", "(", "IsCube", ")", "{" ]

GCC

rs6000

MD

next_suggestion

CPU

12,069

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,070

[ "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";" ]

[ "def", "vecshiftR16", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";" ]

GCC

loongarch

CPP

stmt_completion

CPU

12,071

[ ")", "_", "_", "m256i", "_", "_", "lasx_xvsubwod_d_w", "(", "_", "_", "m256i", "_", "<NUM_LIT>", ",", "_", "_", "m256i", "_", "<NUM_LIT>", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")" ]

LLVM

R600

CPP

code_generation

GPU

12,072

[ "static", "std", "::", "unique_ptr", "<", "AMDGPUOperand", ">", "CreateReg", "(", "unsigned", "RegNo", ",", "SMLoc", "S", ",", "SMLoc", "E", ",", "const", "MCRegisterInfo", "*", "TRI", ",", "bool", "ForceVOP3", ")", "{", "auto", "Op", "=", "llvm", "::", "make_unique", "<", "AMDGPUOperand", ">", "(", "Register", ")", ";", "Op", "->", "Reg", ".", "RegNo", "=", "RegNo", ";", "Op", "->", "Reg", ".", "TRI", "=", "TRI", ";", "Op", "->", "Reg", ".", "Modifiers", "=", "-", "<NUM_LIT>", ";", "Op", "->", "Reg", ".", "IsForcedVOP3", "=", "ForceVOP3", ";", "Op", "->", "StartLoc", "=", "S", ";", "Op", "->", "EndLoc", "=", "E", ";", "return", "Op", ";", "}" ]

[ "CreateReg", "-", "Allocate", "a", "single", "virtual", "register", "for", "the", "given", "type", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,073

[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicateLate", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "LC0", ",", "P3", ",", "SA0", ",", "USR", "]", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,074

[ "S", "->", "setMemRefs", "(", "MemOp", ",", "MemOp", "+", "<NUM_LIT>", ")", ";" ]

[ "case", "MVT", "::", "v32i32", ":", "case", "MVT", "::", "v16i64", ":", "if", "(", "isAlignedMemNode", "(", "ST", ")", ")", "Opcode", "=", "IsValidInc", "?", "Hexagon", "::", "V6_vS32b_pi_128B", ":", "Hexagon", "::", "V6_vS32b_ai_128B", ";", "else", "Opcode", "=", "IsValidInc", "?", "Hexagon", "::", "V6_vS32Ub_pi_128B", ":", "Hexagon", "::", "V6_vS32Ub_ai_128B", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected memory type in indexed store", "<STR_LIT>", ")", ";", "}", "if", "(", "ST", "->", "isTruncatingStore", "(", ")", "&&", "ValueVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "{", "assert", "(", "StoredVT", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Not a truncating store", "<STR_LIT>", ")", ";", "Value", "=", "CurDAG", "->", "getTargetExtractSubreg", "(", "Hexagon", "::", "isub_lo", ",", "dl", ",", "MVT", "::", "i32", ",", "Value", ")", ";", "}", "SDValue", "IncV", "=", "CurDAG", "->", "getTargetConstant", "(", "Inc", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "MachineSDNode", "::", "mmo_iterator", "MemOp", "=", "MF", "->", "allocateMemRefsArray", "(", "<NUM_LIT>", ")", ";", "MemOp", "[", "<NUM_LIT>", "]", "=", "ST", "->", "getMemOperand", "(", ")", ";", "SDValue", "From", "[", "<NUM_LIT>", "]", "=", "{", "SDValue", "(", "ST", ",", "<NUM_LIT>", ")", ",", "SDValue", "(", "ST", ",", "<NUM_LIT>", ")", "}", ";", "SDValue", "To", "[", "<NUM_LIT>", "]", ";", "if", "(", "IsValidInc", ")", "{", "SDValue", "Ops", "[", "]", "=", "{", "Base", ",", "IncV", ",", "Value", ",", "Chain", "}", ";", "MachineSDNode", "*", "S", "=", "CurDAG", "->", "getMachineNode", "(", "Opcode", ",", "dl", ",", "MVT", "::", "i32", ",", "MVT", "::", "Other", ",", "Ops", ")", ";" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

12,075

[ "<NUM_LIT>", ")", ";" ]

[ "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "== ", "<STR_LIT>", ";", "Node", "->", "dump", "(", "CurDAG", ")", ";", "errs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "return", "<NUM_LIT>", ";", "}", "unsigned", "Opcode", "=", "Node", "->", "getOpcode", "(", ")", ";", "SDNode", "*", "ResNode", "=", "<NUM_LIT>", ";", "switch", "(", "Opcode", ")", "{", "case", "ISD", "::", "OR", ":", "if", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "Constant", ")", "ResNode", "=", "tryRxSBG", "(", "Node", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "goto", "or", "_", "xor", ";", "case", "ISD", "::", "XOR", ":", "if", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "Constant", ")", "ResNode", "=", "tryRxSBG", "(", "Node", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "or", "_", "xor", ":", "if", "(", "!", "ResNode", "&&", "Node", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i64", ")", "if", "(", "ConstantSDNode", "*", "Op1", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "uint64_t", "Val", "=", "Op1", "->", "getZExtValue", "(", ")", ";", "if", "(", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", "&&", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", ")", "Node", "=", "splitLargeImmediate", "(", "Opcode", ",", "Node", ",", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Val", "-", "uint32_t", "(", "Val", ")", ",", "uint32_t", "(", "Val", ")", ")", ";", "}", "break", ";", "case", "ISD", "::", "AND", ":", "if", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "Constant", ")", "ResNode", "=", "tryRxSBG", "(", "Node", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ROTL", ":", "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRL", ":", "if", "(", "!", "ResNode", ")", "ResNode", "=", "tryRISBGZero", "(", "Node", ")", ";", "break", ";", "case", "ISD", "::", "Constant", ":", "if", "(", "Node", "->", "getValueType", "(", "<NUM_LIT>", ")", "==", "MVT", "::", "i64", ")", "{", "uint64_t", "Val", "=", "cast", "<", "ConstantSDNode", ">", "(", "Node", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", "&&", "!", "<STR_LIT>", "::", "<STR_LIT>", "(", "Val", ")", "&&", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "Val", ")", ")", "Node", "=", "splitLargeImmediate", "(", "ISD", "::", "OR", ",", "Node", ",", "SDValue", "(", ")", ",", "Val", "-", "uint32_t", "(", "Val", ")", ",", "uint32_t", "(", "Val", ")", ")", ";", "}", "break", ";", "case", "ISD", "::", "ATOMIC_LOAD_SUB", ":", "if", "(", "ConstantSDNode", "*", "Op2", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "uint64_t", "Value", "=", "-", "Op2", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "Node", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i32", "||", "isInt", "<", "<NUM_LIT>", ">", "(", "Value", ")", ")", "{", "SDValue", "Ops", "[", "]", "=", "{", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ",", "CurDAG", "->", "getConstant", "(", "int32_t", "(", "Value", ")", ",", "VT", ")", "}", ";", "Node", "=", "CurDAG", "->", "MorphNodeTo", "(", "Node", ",", "ISD", "::", "ATOMIC_LOAD_ADD", ",", "Node", "->", "getVTList", "(", ")", ",", "Ops", ",", "array_lengthof", "(", "Ops", ")", ")", ";", "}", "}", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "SDValue", "Op0", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "LOAD", "&&", "Op0", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "LOAD", ")", "{", "SDValue", "CCValid", "=", "Node", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "CCMask", "=", "Node", "->", "getOperand", "(" ]

LLVM

AArch64

CPP

stmt_completion

CPU

12,076

[ ")", ";" ]

[ "static", "unsigned", "RegClassIDs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "static", "unsigned", "SubRegs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ";", "return", "createTuple", "(", "Regs", ",", "RegClassIDs", ",", "SubRegs" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,077

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt", ";", "let", "mayLoad", "=", "Load", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

12,078

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "b13", ";" ]

[ "class", "BaseSIMDThreeSameVectorFML", "<", "bit", "Q", ",", "bit", "U", ",", "bit", "b13", ",", "bits", "<", "<NUM_LIT>", ">", "size", ",", "string", "asm", ",", "string", "kind1", ",", "string", "kind2", ",", "RegisterOperand", "RegType", ",", "ValueType", "AccumType", ",", "ValueType", "InputType", ",", "SDPatternOperator", "OpNode", ">", ":", "BaseSIMDThreeSameVectorTied", "<", "Q", ",", "U", ",", "size", ",", "<NUM_LIT>", ",", "RegType", ",", "asm", ",", "kind1", ",", "[", "(", "set", "(", "AccumType", "RegType", ":", "$", "dst", ")", ",", "(", "OpNode", "(", "AccumType", "RegType", ":", "$", "Rd", ")", ",", "(", "InputType", "RegType", ":", "$", "Rn", ")", ",", "(", "InputType", "RegType", ":", "$", "Rm", ")", ")", ")", "]", ">", "{", "let", "AsmString", "=", "!", "strconcat", "(", "asm", ",", "<STR_LIT>", "#", "kind1", "#", "<STR_LIT>", "#", "kind2", "#", "<STR_LIT>", "#", "kind2", "#", "<STR_LIT>", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

12,079

[ ",", "SlicedVec", ")", ";" ]

[ "}", "assert", "(", "Load", "->", "getNumValues", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Loads must carry a chain!", "<STR_LIT>", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "SDValue", "(", "Ld", ",", "<NUM_LIT>", ")", ",", "Load", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getSExtOrTrunc", "(", "Load", ",", "dl", ",", "RegVT", ")", ";", "}", "assert", "(", "isPowerOf2_32", "(", "RegSz", "*", "MemSz", "*", "NumElems", ")", "&&", "<STR_LIT>", "Non-power-of-two elements are not custom lowered!", "<STR_LIT>", ")", ";", "MVT", "SclrLoadTy", "=", "MVT", "::", "i8", ";", "for", "(", "MVT", "Tp", ":", "MVT", "::", "integer_valuetypes", "(", ")", ")", "{", "if", "(", "TLI", ".", "isTypeLegal", "(", "Tp", ")", "&&", "(", "(", "MemSz", "%", "Tp", ".", "getSizeInBits", "(", ")", ")", "==", "<NUM_LIT>", ")", ")", "{", "SclrLoadTy", "=", "Tp", ";", "}", "}", "if", "(", "TLI", ".", "isTypeLegal", "(", "MVT", "::", "f64", ")", "&&", "SclrLoadTy", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", "&&", "(", "<NUM_LIT>", "<=", "MemSz", ")", ")", "SclrLoadTy", "=", "MVT", "::", "f64", ";", "unsigned", "NumLoads", "=", "MemSz", "/", "SclrLoadTy", ".", "getSizeInBits", "(", ")", ";", "assert", "(", "(", "Ext", "!=", "ISD", "::", "SEXTLOAD", "||", "NumLoads", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Can only lower sext loads with a single scalar load!", "<STR_LIT>", ")", ";", "unsigned", "loadRegZize", "=", "RegSz", ";", "if", "(", "Ext", "==", "ISD", "::", "SEXTLOAD", "&&", "RegSz", ">=", "<NUM_LIT>", ")", "loadRegZize", "=", "<NUM_LIT>", ";", "EVT", "LoadUnitVecVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "SclrLoadTy", ",", "loadRegZize", "/", "SclrLoadTy", ".", "getSizeInBits", "(", ")", ")", ";", "EVT", "WideVecVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "MemVT", ".", "getScalarType", "(", ")", ",", "loadRegZize", "/", "MemVT", ".", "getScalarSizeInBits", "(", ")", ")", ";", "assert", "(", "WideVecVT", ".", "getSizeInBits", "(", ")", "==", "LoadUnitVecVT", ".", "getSizeInBits", "(", ")", "&&", "<STR_LIT>", "Invalid vector type", "<STR_LIT>", ")", ";", "assert", "(", "TLI", ".", "isTypeLegal", "(", "WideVecVT", ")", "&&", "<STR_LIT>", "We only lower types that form legal widened vector types", "<STR_LIT>", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Chains", ";", "SDValue", "Ptr", "=", "Ld", "->", "getBasePtr", "(", ")", ";", "SDValue", "Increment", "=", "DAG", ".", "getConstant", "(", "SclrLoadTy", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ",", "dl", ",", "TLI", ".", "getPointerTy", "(", "DAG", ".", "getDataLayout", "(", ")", ")", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getUNDEF", "(", "LoadUnitVecVT", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumLoads", ";", "++", "i", ")", "{", "SDValue", "ScalarLoad", "=", "DAG", ".", "getLoad", "(", "SclrLoadTy", ",", "dl", ",", "Ld", "->", "getChain", "(", ")", ",", "Ptr", ",", "Ld", "->", "getPointerInfo", "(", ")", ",", "Ld", "->", "isVolatile", "(", ")", ",", "Ld", "->", "isNonTemporal", "(", ")", ",", "Ld", "->", "isInvariant", "(", ")", ",", "Ld", "->", "getAlignment", "(", ")", ")", ";", "Chains", ".", "push_back", "(", "ScalarLoad", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "i", "==", "<NUM_LIT>", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "LoadUnitVecVT", ",", "ScalarLoad", ")", ";", "else", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_VECTOR_ELT", ",", "dl", ",", "LoadUnitVecVT", ",", "Res", ",", "ScalarLoad", ",", "DAG", ".", "getIntPtrConstant", "(", "i", ",", "dl", ")", ")", ";", "Ptr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "Ptr", ".", "getValueType", "(", ")", ",", "Ptr", ",", "Increment", ")", ";", "}", "SDValue", "TF", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "Chains", ")", ";", "SDValue", "SlicedVec", "=", "DAG", ".", "getBitcast", "(", "WideVecVT", ",", "Res", ")", ";", "unsigned", "SizeRatio", "=", "RegSz", "/", "MemSz", ";", "if", "(", "Ext", "==", "ISD", "::", "SEXTLOAD", ")", "{", "if", "(", "Subtarget", ".", "hasSSE41", "(", ")", ")", "{", "SDValue", "Sext", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "RegVT" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,080

[ "}" ]

[ "return", "true", ";", "}", "}", "else", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "Hexagon", "::", "A2_addi", ")", "{", "const", "MachineOperand", "&", "AddOp", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "AddOp", ".", "isImm", "(", ")", ")", "{", "Value", "=", "AddOp", ".", "getImm", "(", ")", ";", "return", "true", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

12,081

[ "Hexagon", "::", "R0", ",", "Hexagon", "::", "R1", ",", "Hexagon", "::", "R2", ",", "Hexagon", "::", "R3", ",", "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";" ]

[ "static", "const", "MCPhysReg", "CalleeSavedRegsV3", "[", "]", "=", "{", "Hexagon", "::", "R16", ",", "Hexagon", "::", "R17", ",", "Hexagon", "::", "R18", ",", "Hexagon", "::", "R19", ",", "Hexagon", "::", "R20", ",", "Hexagon", "::", "R21", ",", "Hexagon", "::", "R22", ",", "Hexagon", "::", "R23", ",", "Hexagon", "::", "R24", ",", "Hexagon", "::", "R25", ",", "Hexagon", "::", "R26", ",", "Hexagon", "::", "R27", ",", "<NUM_LIT>", "}", ";", "static", "const", "MCPhysReg", "CalleeSavedRegsV3EHReturn", "[", "]", "=", "{" ]

LLVM

ARM

TD

stmt_completion

CPU

12,082

[ ";" ]

[ "def", "_register", ":", "NLdSt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "VecListThreeD", ":", "$", "Vd", ",", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "AddrMode", ":", "$", "Rn", ",", "rGPR", ":", "$", "Rm", ")", ",", "IIC_VLD1x2u", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteVLD3", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";", "let", "DecoderMethod", "=", "<STR_LIT>" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

12,083

[ "::", "<STR_LIT>", ")", ";" ]

[ "inline", "bool", "CC_XPLINK64_Allocate128BitVararg", "(", "unsigned", "&", "ValNo", ",", "MVT", "&", "ValVT", ",", "MVT", "&", "LocVT", ",", "CCValAssign", "::", "LocInfo", "&", "LocInfo", ",", "ISD", "::", "ArgFlagsTy", "&", "ArgFlags", ",", "CCState", "&", "State", ")", "{", "if", "(", "LocVT", ".", "getSizeInBits", "(", ")", "<", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "static_cast", "<", "SystemZCCState", "*", ">", "(", "&", "State", ")", "->", "IsFixed", "(", "ValNo", ")", ")", "return", "false", ";", "State", ".", "AllocateReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "bool", "AllocGPR2", "=", "State", ".", "AllocateReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "bool", "AllocGPR3", "=", "State", ".", "AllocateReg", "(", "<STR_LIT>" ]

GCC

msp430

MD

next_suggestion

MPU

12,084

[ ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "PSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "truncate", ":", "PSI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

12,085

[ "return", "Changed", ";" ]

[ "bool", "Changed", "=", "false", ";", "if", "(", "MF", ".", "size", "(", ")", "<", "<NUM_LIT>", ")", "return", "Changed", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "MF", ".", "begin", "(", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "I", "!=", "E", ";", ")", "{", "MachineBasicBlock", "&", "B", "=", "*", "I", "++", ";", "Changed", "|=", "processBlock", "(", "B", ")", ";", "}" ]

LLVM

AArch64

CPP

program_repair

CPU

12,086

[ "<FIXS>", "unsigned", "Width", ";", "return", "getMemOpBaseRegImmOfsWidth", "(", "LdSt", ",", "BaseReg", ",", "Offset", ",", "Width", ",", "TRI", ")", ";", "<FIXE>" ]

[ "bool", "AArch64InstrInfo", "::", "getMemOpBaseRegImmOfs", "(", "MachineInstr", "&", "LdSt", ",", "unsigned", "&", "BaseReg", ",", "int64_t", "&", "Offset", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "<BUGS>", "switch", "(", "LdSt", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "false", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "unsigned", "Width", ";", "return", "getMemOpBaseRegImmOfsWidth", "(", "LdSt", ",", "BaseReg", ",", "Offset", ",", "Width", ",", "TRI", ")", ";", "}", ";", "<BUGE>", "}", "bool", "AArch64InstrInfo", "::", "getMemOpBaseRegImmOfsWidth", "(" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

12,087

[ "let", "VectorPred", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "mask", ";", "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "src", ";", "let", "SrcExtra", "=", "{", "<NUM_LIT>", ",", "mask", ",", "<NUM_LIT>", "}", ";", "let", "Dest", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "MaskInReg", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

GCC

rs6000

CPP

stmt_completion

CPU

12,088

[ "_", "_", "A", ")", "[", "<NUM_LIT>", "]", ";" ]

[ "*", "_", "_", "P", "=", "(", "(", "_", "_", "v4sf", ")" ]

LLVM

DLX

CPP

stmt_completion

CPU

12,089

[ ";", "FI", "!=", "FE", ";" ]

[ "const", "DLXSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "DLXSubtarget", ">", "(", ")", ";", "TII", "=", "Subtarget", ".", "getInstrInfo", "(", ")", ";", "TRI", "=", "Subtarget", ".", "getRegisterInfo", "(", ")", ";", "bool", "Changed", "=", "false", ";", "for", "(", "MachineFunction", "::", "iterator", "FI", "=", "MF", ".", "begin", "(", ")", ",", "FE", "=", "MF", ".", "end", "(", ")" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

12,090

[ ")", ";" ]

[ "return", "TargetTriple", ".", "isOSAIX", "(" ]

LLVM

Hexagon

TD

next_suggestion

DSP

12,091

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

12,092

[ ",", "DAG", ")", ";" ]

[ "SDValue", "Zero", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "VT", ")", ";", "SDValue", "T1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "DAG", ".", "getSetCC", "(", "dl", ",", "VT", ",", "Zero", ",", "A", ",", "ISD", "::", "SETGT", ")", ",", "B", ")", ";", "SDValue", "T2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "dl", ",", "VT", ",", "DAG", ".", "getSetCC", "(", "dl", ",", "VT", ",", "Zero", ",", "B", ",", "ISD", "::", "SETGT", ")", ",", "A", ")", ";", "SDValue", "Fixup", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "VT", ",", "T1", ",", "T2", ")", ";", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "VT", ",", "Res", ",", "Fixup", ")", ";", "}", "return", "Res", ";", "}", "assert", "(", "(", "VT", "==", "MVT", "::", "v16i8", "||", "(", "VT", "==", "MVT", "::", "v32i8", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", "||", "(", "VT", "==", "MVT", "::", "v64i8", "&&", "Subtarget", ".", "hasBWI", "(", ")", ")", ")", "&&", "<STR_LIT>", "Unsupported vector type", "<STR_LIT>", ")", ";", "if", "(", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", "||", "(", "VT", "==", "MVT", "::", "v32i8", "&&", "Subtarget", ".", "canExtendTo512BW", "(", ")", ")", ")", "{", "MVT", "ExVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "i16", ",", "NumElts", ")", ";", "unsigned", "ExAVX", "=", "IsSigned", "?", "ISD", "::", "SIGN_EXTEND", ":", "ISD", "::", "ZERO_EXTEND", ";", "SDValue", "ExA", "=", "DAG", ".", "getNode", "(", "ExAVX", ",", "dl", ",", "ExVT", ",", "A", ")", ";", "SDValue", "ExB", "=", "DAG", ".", "getNode", "(", "ExAVX", ",", "dl", ",", "ExVT", ",", "B", ")", ";", "SDValue", "Mul", "=", "DAG", ".", "getNode", "(", "ISD", "::", "MUL", ",", "dl", ",", "ExVT", ",", "ExA", ",", "ExB", ")", ";", "Mul", "=", "getTargetVShiftByConstNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "ExVT", ",", "Mul", ",", "<NUM_LIT>", ",", "DAG", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "Mul", ")", ";", "}", "return", "LowervXi8MulWithUNPCK", "(", "A", ",", "B", ",", "dl", ",", "VT", ",", "IsSigned", ",", "Subtarget" ]

LLVM

Mips

TD

stmt_completion

CPU

12,093

[ ",", "<NUM_LIT>", ">", ";" ]

[ "class", "CACHEE_MMR6_ENC", ":", "POOL32C_ST_EVA_FM_MMR6", "<", "<NUM_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

12,094

[ ")", "return", "MCDisassembler", "::", "Fail", ";" ]

[ "static", "DecodeStatus", "DecodeT2AddrModeSOReg", "(", "MCInst", "&", "Inst", ",", "unsigned", "Val", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "DecodeStatus", "S", "=", "MCDisassembler", "::", "Success", ";", "unsigned", "Rn", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "Rm", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "imm", "=", "fieldFromInstruction", "(", "Val", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "case", "ARM", "::", "t2STRHs", ":", "case", "ARM", "::", "t2STRBs", ":", "case", "ARM", "::", "t2STRs", ":", "if", "(", "Rn", "==", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "default", ":", "break", ";", "}", "if", "(", "!", "Check", "(", "S", ",", "DecodeGPRRegisterClass", "(", "Inst", ",", "Rn", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rm", ",", "Address", ",", "Decoder", ")", ")" ]

GCC

rs6000

MD

next_suggestion

CPU

12,095

[ "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "V4SI", "[", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Mips

CPP

next_suggestion

CPU

12,096

[ "else", "if", "(", "Mips", "::", "HI32DSPRegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTHI_DSP", ";" ]

[ "else", "if", "(", "Mips", "::", "FGR32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFC1", ";", "else", "if", "(", "Mips", "::", "HI32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFHI", ",", "SrcReg", "=", "<NUM_LIT>", ";", "else", "if", "(", "Mips", "::", "LO32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFLO", ",", "SrcReg", "=", "<NUM_LIT>", ";", "else", "if", "(", "Mips", "::", "HI32DSPRegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFHI_DSP", ";", "else", "if", "(", "Mips", "::", "LO32DSPRegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "MFLO_DSP", ";", "else", "if", "(", "Mips", "::", "DSPCCRegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Mips", "::", "RDDSP", ")", ",", "DestReg", ")", ".", "addImm", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Implicit", "|", "getKillRegState", "(", "KillSrc", ")", ")", ";", "return", ";", "}", "else", "if", "(", "Mips", "::", "MSACtrlRegClass", ".", "contains", "(", "SrcReg", ")", ")", "Opc", "=", "Mips", "::", "CFCMSA", ";", "}", "else", "if", "(", "Mips", "::", "GPR32RegClass", ".", "contains", "(", "SrcReg", ")", ")", "{", "if", "(", "Mips", "::", "CCRRegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "CTC1", ";", "else", "if", "(", "Mips", "::", "FGR32RegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTC1", ";", "else", "if", "(", "Mips", "::", "HI32RegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTHI", ",", "DestReg", "=", "<NUM_LIT>", ";", "else", "if", "(", "Mips", "::", "LO32RegClass", ".", "contains", "(", "DestReg", ")", ")", "Opc", "=", "Mips", "::", "MTLO", ",", "DestReg", "=", "<NUM_LIT>", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

12,097

[ "}" ]

[ "const", "char", "*", "ARMTargetLowering", "::", "LowerXConstraint", "(", "EVT", "ConstraintVT", ")", "const", "{", "if", "(", "!", "Subtarget", "->", "hasVFP2Base", "(", ")", ")", "return", "<STR_LIT>", "r", "<STR_LIT>", ";", "if", "(", "ConstraintVT", ".", "isFloatingPoint", "(", ")", ")", "return", "<STR_LIT>", "w", "<STR_LIT>", ";", "if", "(", "ConstraintVT", ".", "isVector", "(", ")", "&&", "Subtarget", "->", "hasNEON", "(", ")", "&&", "(", "ConstraintVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "||", "ConstraintVT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", ")", "return", "<STR_LIT>", "w", "<STR_LIT>", ";", "return", "<STR_LIT>", "r", "<STR_LIT>", ";" ]

GCC

m32c

MD

next_suggestion

MPU

12,098

[ "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>" ]

GCC

aarch64

MD

stmt_completion

CPU

12,099

[ "]" ]

[ "(", "unspec", ":", "VHSDF", "[", "(", "match_operand", ":", "VHSDF", "<NUM_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FRINTZ", ")", ")" ]