docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	X86	CPP	stmt_completion	CPU	7,100	[ "+", "j", ")", ";" ]	[ "MVT", "VT", "=", "SVOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ".", "getSimpleVT", "(", ")", ";", "DebugLoc", "dl", "=", "SVOp", "->", "getDebugLoc", "(", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "MVT", "NewVT", ";", "unsigned", "Scale", ";", "switch", "(", "VT", ".", "SimpleTy", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected!", "<STR_LIT>", ")", ";", "case", "MVT", "::", "v4f32", ":", "NewVT", "=", "MVT", "::", "v2f64", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v4i32", ":", "NewVT", "=", "MVT", "::", "v2i64", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v8i16", ":", "NewVT", "=", "MVT", "::", "v4i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v16i8", ":", "NewVT", "=", "MVT", "::", "v4i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v16i16", ":", "NewVT", "=", "MVT", "::", "v8i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v32i8", ":", "NewVT", "=", "MVT", "::", "v8i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "}", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "MaskVec", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", ";", "i", "+=", "Scale", ")", "{", "int", "StartIdx", "=", "-", "<NUM_LIT>", ";", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ";", "j", "!=", "Scale", ";", "++", "j", ")", "{", "int", "EltIdx", "=", "SVOp", "->", "getMaskElt", "(", "i" ]
LLVM	Mips	CPP	next_suggestion	CPU	7,101	[ "return", "MCDisassembler", "::", "Success", ";" ]	[ "int32_t", "BranchOffset", "=", "SignExtend32", "<", "<NUM_LIT>", ">", "(", "Offset", "<<", "<NUM_LIT>", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "BranchOffset", ")", ")", ";" ]
GCC	s390	MD	next_suggestion	MPU	7,102	[ "<STR_LIT>" ]	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "subreg", ":", "SI", "(", "lshiftrt", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	Mips	CPP	next_suggestion	CPU	7,103	[ "if", "(", "!", "Node", "->", "isConstantSplat", "(", "SplatValue", ",", "SplatUndef", ",", "SplatBitSize", ",", "HasAnyUndefs", ",", "<NUM_LIT>", ",", "!", "IsLittleEndian", ")", ")", "return", "false", ";" ]	[ "unsigned", "SplatBitSize", ";", "bool", "HasAnyUndefs", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,104	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,105	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,106	[ "}" ]	[ "def", "J4_cmpeqn1_tp1_jump_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "n1Const", ":", "$", "n1", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_736575", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	MD	stmt_completion	CPU	7,107	[ "<STR_LIT>", "<STR_LIT>", ")", ")", "]" ]	[ "(", "unspec", ":", "FMOVE128_GPR", "[", "(", "match_operand", ":", "FMOVE128_GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_P8V_RELOAD_FROM_GPR", ")", ")", "(", "clobber", "(", "match_operand", ":", "TF", "<NUM_LIT>" ]
GCC	mips	MD	next_suggestion	CPU	7,108	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	AArch64	TD	stmt_completion	CPU	7,109	[ "asm", ",", "ZPR64", ",", "GPR64", ">", ";" ]	[ "def", "_D", ":", "sve_int_index_rr", "<", "<NUM_LIT>", "," ]
LLVM	X86	CPP	next_suggestion	CPU	7,110	[ "while", "(", "NumBytes", ")", "{" ]	[ "static", "void", "EmitNops", "(", "MCStreamer", "&", "OS", ",", "unsigned", "NumBytes", ",", "bool", "Is64Bit", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "unsigned", "NopsToEmit", "=", "NumBytes", ";", "(", "void", ")", "NopsToEmit", ";" ]
LLVM	Hexagon	CPP	code_generation	DSP	7,111	[ "bool", "HexagonVExtract", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "HST", "=", "&", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "HII", "=", "HST", "->", "getInstrInfo", "(", ")", ";", "const", "auto", "&", "HRI", "=", "", "HST", "->", "getRegisterInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "Register", "AR", "=", "MF", ".", "getInfo", "<", "HexagonMachineFunctionInfo", ">", "(", ")", "->", "getStackAlignBaseVReg", "(", ")", ";", "std", "::", "map", "<", "unsigned", ",", "SmallVector", "<", "MachineInstr", "", ",", "<NUM_LIT>", ">>", "VExtractMap", ";", "MaybeAlign", "MaxAlign", ";", "bool", "Changed", "=", "false", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "MF", ")", "{", "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "unsigned", "Opc", "=", "MI", ".", "getOpcode", "(", ")", ";", "if", "(", "Opc", "!=", "Hexagon", "::", "V6_extractw", ")", "continue", ";", "Register", "VecR", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "VExtractMap", "[", "VecR", "]", ".", "push_back", "(", "&", "MI", ")", ";", "}", "}", "auto", "EmitAddr", "=", "[", "&", "]", "(", "MachineBasicBlock", "&", "BB", ",", "MachineBasicBlock", "::", "iterator", "At", ",", "DebugLoc", "dl", ",", "int", "FI", ",", "unsigned", "Offset", ")", "{", "Register", "AddrR", "=", "MRI", ".", "createVirtualRegister", "(", "&", "Hexagon", "::", "IntRegsRegClass", ")", ";", "unsigned", "FiOpc", "=", "AR", "!=", "<NUM_LIT>", "?", "Hexagon", "::", "PS_fia", ":", "Hexagon", "::", "PS_fi", ";", "auto", "MIB", "=", "BuildMI", "(", "BB", ",", "At", ",", "dl", ",", "HII", "->", "get", "(", "FiOpc", ")", ",", "AddrR", ")", ";", "if", "(", "AR", ")", "MIB", ".", "addReg", "(", "AR", ")", ";", "MIB", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "Offset", ")", ";", "return", "AddrR", ";", "}", ";", "for", "(", "auto", "&", "P", ":", "VExtractMap", ")", "{", "unsigned", "VecR", "=", "P", ".", "first", ";", "if", "(", "P", ".", "second", ".", "size", "(", ")", "<=", "VExtractThreshold", ")", "continue", ";", "const", "auto", "&", "VecRC", "=", "", "MRI", ".", "getRegClass", "(", "VecR", ")", ";", "Align", "Alignment", "=", "HRI", ".", "getSpillAlign", "(", "VecRC", ")", ";", "MaxAlign", "=", "max", "(", "MaxAlign", ",", "Alignment", ")", ";", "int", "FI", "=", "MFI", ".", "CreateStackObject", "(", "HRI", ".", "getSpillSize", "(", "VecRC", ")", ",", "Alignment", ",", "false", ")", ";", "MachineInstr", "", "DefI", "=", "MRI", ".", "getVRegDef", "(", "VecR", ")", ";", "MachineBasicBlock", "::", "iterator", "At", "=", "std", "::", "next", "(", "DefI", "->", "getIterator", "(", ")", ")", ";", "MachineBasicBlock", "&", "DefB", "=", "", "DefI", "->", "getParent", "(", ")", ";", "unsigned", "StoreOpc", "=", "VecRC", ".", "getID", "(", ")", "==", "Hexagon", "::", "HvxVRRegClassID", "?", "Hexagon", "::", "V6_vS32b_ai", ":", "Hexagon", "::", "PS_vstorerw_ai", ";", "Register", "AddrR", "=", "EmitAddr", "(", "DefB", ",", "At", ",", "DefI", "->", "getDebugLoc", "(", ")", ",", "FI", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "DefB", ",", "At", ",", "DefI", "->", "getDebugLoc", "(", ")", ",", "HII", "->", "get", "(", "StoreOpc", ")", ")", ".", "addReg", "(", "AddrR", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "VecR", ")", ";", "unsigned", "VecSize", "=", "HRI", ".", "getRegSizeInBits", "(", "VecRC", ")", "/", "<NUM_LIT>", ";", "for", "(", "MachineInstr", "", "ExtI", ":", "P", ".", "second", ")", "{", "assert", "(", "ExtI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "V6_extractw", ")", ";", "unsigned", "SR", "=", "ExtI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", ";", "assert", "(", "ExtI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "VecR", ")", ";", "MachineBasicBlock", "&", "ExtB", "=", "", "ExtI", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "ExtI", "->", "getDebugLoc", "(", ")", ";", "Register", "BaseR", "=", "EmitAddr", "(", "ExtB", ",", "ExtI", ",", "ExtI", "->", "getDebugLoc", "(", ")", ",", "FI", ",", "SR", "==", "<NUM_LIT>", "?", "<NUM_LIT>", ":", "VecSize", "/", "<NUM_LIT>", ")", ";", "unsigned", "ElemR", "=", "genElemLoad", "(", "ExtI", ",", "BaseR", ",", "MRI", ")", ";", "Register", "ExtR", "=", "ExtI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MRI", ".", "replaceRegWith", "(", "ExtR", ",", "ElemR", ")", ";", "ExtB", ".", "erase", "(", "ExtI", ")", ";", "Changed", "=", "true", ";", "}", "}", "if", "(", "AR", "&&", "MaxAlign", ")", "{", "MachineInstr", "", "AlignaI", "=", "MRI", ".", "getVRegDef", "(", "AR", ")", ";", "assert", "(", "AlignaI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "PS_aligna", ")", ";", "MachineOperand", "&", "Op", "=", "AlignaI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "*", "MaxAlign", ">", "Op", ".", "getImm", "(", ")", ")", "Op", ".", "setImm", "(", "MaxAlign", "->", "value", "(", ")", ")", ";", "}", "return", "Changed", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
GCC	ia64	MD	next_suggestion	CPU	7,112	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,113	[ "}" ]	[ "}", "LocalMemLimit", "=", "ST", ".", "getLocalMemorySize", "(", ")", ";", "if", "(", "LocalMemLimit", "==", "<NUM_LIT>", ")", "return", "false", ";", "const", "DataLayout", "&", "DL", "=", "Mod", "->", "getDataLayout", "(", ")", ";", "CurrentLocalMemUsage", "=", "<NUM_LIT>", ";", "for", "(", "GlobalVariable", "&", "GV", ":", "Mod", "->", "globals", "(", ")", ")", "{", "if", "(", "GV", ".", "getType", "(", ")", "->", "getAddressSpace", "(", ")", "!=", "AS", ".", "LOCAL_ADDRESS", ")", "continue", ";", "for", "(", "const", "User", "", "U", ":", "GV", ".", "users", "(", ")", ")", "{", "const", "Instruction", "", "Use", "=", "dyn_cast", "<", "Instruction", ">", "(", "U", ")", ";", "if", "(", "!", "Use", ")", "continue", ";", "if", "(", "Use", "->", "getParent", "(", ")", "->", "getParent", "(", ")", "==", "&", "F", ")", "{", "unsigned", "Align", "=", "GV", ".", "getAlignment", "(", ")", ";", "if", "(", "Align", "==", "<NUM_LIT>", ")", "Align", "=", "DL", ".", "getABITypeAlignment", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "uint64_t", "AllocSize", "=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "CurrentLocalMemUsage", "=", "alignTo", "(", "CurrentLocalMemUsage", ",", "Align", ")", ";", "CurrentLocalMemUsage", "+=", "AllocSize", ";", "break", ";", "}", "}" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	7,114	[ "}" ]	[ "for", "(", "MachineInstr", "::", "mmo_iterator", "MMOI", "=", "MI", "->", "memoperands_begin", "(", ")", ",", "EE", "=", "MI", "->", "memoperands_end", "(", ")", ";", "MMOI", "!=", "EE", ";", "++", "MMOI", ")", "if", "(", "(", "", "MMOI", ")", "->", "getAlign", "(", ")", "<", "Alignment", ")", "Alignment", "=", "(", "", "MMOI", ")", "->", "getAlign", "(", ")", ";", "unsigned", "AlignmentHint", "=", "<NUM_LIT>", ";", "if", "(", "Alignment", ">=", "Align", "(", "<NUM_LIT>", ")", ")", "AlignmentHint", "=", "<NUM_LIT>", ";", "else", "if", "(", "Alignment", ">=", "Align", "(", "<NUM_LIT>", ")", ")", "AlignmentHint", "=", "<NUM_LIT>", ";", "if", "(", "AlignmentHint", "==", "<NUM_LIT>", ")", "return", ";", "LoweredMI", ".", "setOpcode", "(", "Opcode", ")", ";", "LoweredMI", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "AlignmentHint", ")", ")", ";" ]
GCC	mips	MD	stmt_completion	CPU	7,115	[ "(", "DI", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_mode_attr", "si8_di5", "[", "(", "SI", "<STR_LIT>", ")" ]
LLVM	AArch64	TD	stmt_completion	CPU	7,116	[ ")", ",", "FPR64", ":", "$", "Rn", ",", "dsub", ")", ",", "(", "i64", "<NUM_LIT>", ")", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "v2f64", "(", "AArch64dup", "(", "f64", "FPR64", ":", "$", "Rn", ")", ")", ")", ",", "(", "v2f64", "(", "DUPv2i64lane", "(", "INSERT_SUBREG", "(", "v4i32", "(", "IMPLICIT_DEF", ")" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	7,117	[ "MachineBasicBlock", "&", "Entry", "=", "MF", ".", "front", "(", ")", ";" ]	[ "if", "(", "skipFunction", "(", "", "MF", ".", "getFunction", "(", ")", ")", ")", "return", "false", ";", "auto", "&", "HST", "=", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "auto", "&", "HRI", "=", "", "HST", ".", "getRegisterInfo", "(", ")", ";", "auto", "&", "HII", "=", "", "HST", ".", "getInstrInfo", "(", ")", ";", "MDT", "=", "&", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "bool", "Changed", ";", "Changed", "=", "DeadCodeElimination", "(", "MF", ",", "", "MDT", ")", ".", "run", "(", ")", ";", "const", "HexagonEvaluator", "HE", "(", "HRI", ",", "MRI", ",", "HII", ",", "MF", ")", ";", "BitTracker", "BT", "(", "HE", ",", "MF", ")", ";", "DEBUG", "(", "BT", ".", "trace", "(", "true", ")", ")", ";", "BT", ".", "run", "(", ")", ";" ]
LLVM	CSKY	CPP	code_generation	CPU	7,118	[ "bool", "CSKYAsmParser", "::", "ParseDirective", "(", "AsmToken", "DirectiveID", ")", "{", "StringRef", "IDVal", "=", "DirectiveID", ".", "getString", "(", ")", ";", "if", "(", "IDVal", "==", "<STR_LIT>", ".csky_attribute", "<STR_LIT>", ")", "return", "parseDirectiveAttribute", "(", ")", ";", "return", "true", ";", "}" ]	[ "ParseDirective", "-", "Parse", "a", "target", "specific", "assembler", "directive", "This", "method", "is", "deprecated", ",", "use", "'parseDirective", "'", "instead", "." ]
LLVM	WebAssembly	TD	program_repair	Virtual ISA	7,119	[ "<FIXS>", "<FIXE>", "<FIXS>", "isCodeGenOnly", "=", "<NUM_LIT>", ",", "isEHScopeReturn", "=", "<NUM_LIT>", "in", "{", "<FIXE>" ]	[ "}", "<BUGS>", "<BUGE>", "let", "isTerminator", "=", "<NUM_LIT>", ",", "hasSideEffects", "=", "<NUM_LIT>", ",", "isBarrier", "=", "<NUM_LIT>", ",", "hasCtrlDep", "=", "<NUM_LIT>", ",", "<BUGS>", "isCodeGenOnly", "=", "<NUM_LIT>", ",", "isReturn", "=", "<NUM_LIT>", "in", "{", "<BUGE>", "defm", "CLEANUPRET", ":", "NRI", "(", "outs", ")", ",", "(", "ins", ")", ",", "[", "(", "cleanupret", ")", "]", ",", "<STR_LIT>", ",", "<NUM_LIT>", ">", ";", "defm", "CATCHRET", ":", "NRI", "(", "outs", ")", ",", "(", "ins", "bb_op", ":", "$", "dst", ",", "bb_op", ":", "$", "from", ")", ",", "[", "(", "catchret", "bb", ":", "$", "dst", ",", "bb", ":", "$", "from", ")", "]", ",", "<STR_LIT>", ",", "<NUM_LIT>", ">", ";" ]
GCC	vax	CPP	next_suggestion	CPU	7,120	[ "default", ":" ]	[ "}", "if", "(", "rtx_equal_p", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "return", "<STR_LIT>", "addw2 %1,%0", "<STR_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "(", "unsigned", ")", "(", "-", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "subw3 $%n2,%1,%0", "<STR_LIT>", ";", "return", "<STR_LIT>", "addw3 %1,%2,%0", "<STR_LIT>", ";", "case", "QImode", ":", "if", "(", "rtx_equal_p", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "if", "(", "operands", "[", "<NUM_LIT>", "]", "==", "const1_rtx", ")", "return", "<STR_LIT>", "incb %0", "<STR_LIT>", ";", "if", "(", "operands", "[", "<NUM_LIT>", "]", "==", "constm1_rtx", ")", "return", "<STR_LIT>", "decb %0", "<STR_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "(", "unsigned", ")", "(", "-", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "subb2 $%n2,%0", "<STR_LIT>", ";", "return", "<STR_LIT>", "addb2 %2,%0", "<STR_LIT>", ";", "}", "if", "(", "rtx_equal_p", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "return", "<STR_LIT>", "addb2 %1,%0", "<STR_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "(", "unsigned", ")", "(", "-", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "subb3 $%n2,%1,%0", "<STR_LIT>", ";", "return", "<STR_LIT>", "addb3 %1,%2,%0", "<STR_LIT>", ";" ]
LLVM	XCore	CPP	stmt_completion	MPU	7,121	[ "getValueType", "(", ")", ")", ")", ";" ]	[ "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "dl", ",", "VA", ".", "getLocVT", "(", ")", ",", "Arg", ")", ";", "break", ";", "case", "CCValAssign", "::", "AExt", ":", "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "VA", ".", "getLocVT", "(", ")", ",", "Arg", ")", ";", "break", ";", "}", "if", "(", "VA", ".", "isRegLoc", "(", ")", ")", "{", "RegsToPass", ".", "push_back", "(", "std", "::", "make_pair", "(", "VA", ".", "getLocReg", "(", ")", ",", "Arg", ")", ")", ";", "}", "else", "{", "assert", "(", "VA", ".", "isMemLoc", "(", ")", ")", ";", "int", "Offset", "=", "VA", ".", "getLocMemOffset", "(", ")", ";", "MemOpChains", ".", "push_back", "(", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Other", ",", "Chain", ",", "Arg", ",", "DAG", ".", "getConstant", "(", "Offset", "/", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ")", ";", "}", "}", "if", "(", "!", "MemOpChains", ".", "empty", "(", ")", ")", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "MemOpChains", ")", ";", "SDValue", "InFlag", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "RegsToPass", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "dl", ",", "RegsToPass", "[", "i", "]", ".", "first", ",", "RegsToPass", "[", "i", "]", ".", "second", ",", "InFlag", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "}", "if", "(", "GlobalAddressSDNode", "", "G", "=", "dyn_cast", "<", "GlobalAddressSDNode", ">", "(", "Callee", ")", ")", "Callee", "=", "DAG", ".", "getTargetGlobalAddress", "(", "G", "->", "getGlobal", "(", ")", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "else", "if", "(", "ExternalSymbolSDNode", "", "E", "=", "dyn_cast", "<", "ExternalSymbolSDNode", ">", "(", "Callee", ")", ")", "Callee", "=", "DAG", ".", "getTargetExternalSymbol", "(", "E", "->", "getSymbol", "(", ")", ",", "MVT", "::", "i32", ")", ";", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "Chain", ")", ";", "Ops", ".", "push_back", "(", "Callee", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "RegsToPass", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getRegister", "(", "RegsToPass", "[", "i", "]", ".", "first", ",", "RegsToPass", "[", "i", "]", ".", "second", "." ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,122	[ "if", "(", "Info", "->", "hasWorkGroupIDZ", "(", ")", ")", "{" ]	[ "if", "(", "Info", "->", "hasPrivateSegmentBuffer", "(", ")", ")", "{", "unsigned", "PrivateSegmentBufferReg", "=", "Info", "->", "addPrivateSegmentBuffer", "(", "", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "PrivateSegmentBufferReg", ",", "&", "AMDGPU", "::", "SReg_128RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "PrivateSegmentBufferReg", ")", ";", "}", "if", "(", "Info", "->", "hasDispatchPtr", "(", ")", ")", "{", "unsigned", "DispatchPtrReg", "=", "Info", "->", "addDispatchPtr", "(", "", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "DispatchPtrReg", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "DispatchPtrReg", ")", ";", "}", "if", "(", "Info", "->", "hasKernargSegmentPtr", "(", ")", ")", "{", "unsigned", "InputPtrReg", "=", "Info", "->", "addKernargSegmentPtr", "(", "", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "InputPtrReg", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "InputPtrReg", ")", ";", "}", "AnalyzeFormalArguments", "(", "CCInfo", ",", "Splits", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Chains", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "Ins", ".", "size", "(", ")", ",", "ArgIdx", "=", "<NUM_LIT>", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "const", "ISD", "::", "InputArg", "&", "Arg", "=", "Ins", "[", "i", "]", ";", "if", "(", "Skipped", "[", "i", "]", ")", "{", "InVals", ".", "push_back", "(", "DAG", ".", "getUNDEF", "(", "Arg", ".", "VT", ")", ")", ";", "continue", ";", "}", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "ArgIdx", "++", "]", ";", "MVT", "VT", "=", "VA", ".", "getLocVT", "(", ")", ";", "if", "(", "VA", ".", "isMemLoc", "(", ")", ")", "{", "VT", "=", "Ins", "[", "i", "]", ".", "VT", ";", "EVT", "MemVT", "=", "Splits", "[", "i", "]", ".", "VT", ";", "const", "unsigned", "Offset", "=", "Subtarget", "->", "getExplicitKernelArgOffset", "(", ")", "+", "VA", ".", "getLocMemOffset", "(", ")", ";", "SDValue", "Arg", "=", "LowerParameter", "(", "DAG", ",", "VT", ",", "MemVT", ",", "DL", ",", "Chain", ",", "Offset", ",", "Ins", "[", "i", "]", ".", "Flags", ".", "isSExt", "(", ")", ")", ";", "Chains", ".", "push_back", "(", "Arg", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "auto", "", "ParamTy", "=", "dyn_cast", "<", "PointerType", ">", "(", "FType", "->", "getParamType", "(", "Ins", "[", "i", "]", ".", "getOrigArgIndex", "(", ")", ")", ")", ";", "if", "(", "Subtarget", "->", "getGeneration", "(", ")", "==", "AMDGPUSubtarget", "::", "SOUTHERN_ISLANDS", "&&", "ParamTy", "&&", "ParamTy", "->", "getAddressSpace", "(", ")", "==", "AMDGPUAS", "::", "LOCAL_ADDRESS", ")", "{", "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "DL", ",", "Arg", ".", "getValueType", "(", ")", ",", "Arg", ",", "DAG", ".", "getValueType", "(", "MVT", "::", "i16", ")", ")", ";", "}", "InVals", ".", "push_back", "(", "Arg", ")", ";", "Info", "->", "ABIArgOffset", "=", "Offset", "+", "MemVT", ".", "getStoreSize", "(", ")", ";", "continue", ";", "}", "assert", "(", "VA", ".", "isRegLoc", "(", ")", "&&", "<STR_LIT>", "Parameter must be in a register!", "<STR_LIT>", ")", ";", "unsigned", "Reg", "=", "VA", ".", "getLocReg", "(", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i64", ")", "{", "Reg", "=", "TRI", "->", "getMatchingSuperReg", "(", "Reg", ",", "AMDGPU", "::", "sub0", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "Reg", "=", "MF", ".", "addLiveIn", "(", "Reg", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "SDValue", "Copy", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "VT", ")", ";", "InVals", ".", "push_back", "(", "Copy", ")", ";", "continue", ";", "}", "const", "TargetRegisterClass", "", "RC", "=", "TRI", "->", "getMinimalPhysRegClass", "(", "Reg", ",", "VT", ")", ";", "Reg", "=", "MF", ".", "addLiveIn", "(", "Reg", ",", "RC", ")", ";", "SDValue", "Val", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "VT", ")", ";", "if", "(", "Arg", ".", "VT", ".", "isVector", "(", ")", ")", "{", "Type", "", "ParamType", "=", "FType", "->", "getParamType", "(", "Arg", ".", "getOrigArgIndex", "(", ")", ")", ";", "unsigned", "NumElements", "=", "ParamType", "->", "getVectorNumElements", "(", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Regs", ";", "Regs", ".", "push_back", "(", "Val", ")", ";", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ";", "j", "!=", "NumElements", ";", "++", "j", ")", "{", "Reg", "=", "ArgLocs", "[", "ArgIdx", "++", "]", ".", "getLocReg", "(", ")", ";", "Reg", "=", "MF", ".", "addLiveIn", "(", "Reg", ",", "RC", ")", ";", "SDValue", "Copy", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "VT", ")", ";", "Regs", ".", "push_back", "(", "Copy", ")", ";", "}", "NumElements", "=", "Arg", ".", "VT", ".", "getVectorNumElements", "(", ")", "-", "NumElements", ";", "Regs", ".", "append", "(", "NumElements", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "DL", ",", "Arg", ".", "VT", ",", "Regs", ")", ")", ";", "continue", ";", "}", "InVals", ".", "push_back", "(", "Val", ")", ";", "}", "if", "(", "Info", "->", "hasWorkGroupIDX", "(", ")", ")", "{", "unsigned", "Reg", "=", "Info", "->", "addWorkGroupIDX", "(", ")", ";", "MF", ".", "addLiveIn", "(", "Reg", ",", "&", "AMDGPU", "::", "SReg_32RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "Reg", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "work group id x is always enabled", "<STR_LIT>", ")", ";", "if", "(", "Info", "->", "hasWorkGroupIDY", "(", ")", ")", "{", "unsigned", "Reg", "=", "Info", "->", "addWorkGroupIDY", "(", ")", ";", "MF", ".", "addLiveIn", "(", "Reg", ",", "&", "AMDGPU", "::", "SReg_32RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "Reg", ")", ";", "}" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,123	[ "MI", ".", "eraseFromParent", "(", ")", ";" ]	[ "if", "(", "!", "CarryOut", ")", "return", ";", "if", "(", "!", "MRI", "->", "hasOneUse", "(", "CarryIn", "->", "getReg", "(", ")", ")", "\|\|", "!", "MRI", "->", "use_empty", "(", "CarryOut", "->", "getReg", "(", ")", ")", ")", "return", ";", "MachineBasicBlock", "&", "MBB", "=", "", "MI", ".", "getParent", "(", ")", ";", "auto", "Liveness", "=", "MBB", ".", "computeRegisterLiveness", "(", "TRI", ",", "AMDGPU", "::", "VCC", ",", "MI", ",", "<NUM_LIT>", ")", ";", "if", "(", "Liveness", "!=", "MachineBasicBlock", "::", "LQR_Dead", ")", "return", ";", "for", "(", "auto", "I", "=", "std", "::", "next", "(", "MI", ".", "getIterator", "(", ")", ")", ",", "E", "=", "MISucc", ".", "getIterator", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "I", "->", "modifiesRegister", "(", "AMDGPU", "::", "VCC", ",", "TRI", ")", ")", "return", ";", "}", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "Opc", ")", ")", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "vdst", ")", ")", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", ")", ".", "add", "(", "", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ")", ".", "setMIFlags", "(", "MI", ".", "getFlags", "(", ")", ")", ";" ]
GCC	i386	CPP	stmt_completion	CPU	7,124	[ "(", ")", ",", "_", "_", "M", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_cvtsepi32_epi8", "(", "_", "_", "mmask8", "_", "_", "M", ",", "_", "_", "m256i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmovsdb256_mask", "(", "(", "_", "_", "v8si", ")", "_", "_", "A", ",", "(", "_", "_", "v16qi", ")", "_", "mm_setzero_si128" ]
GCC	avr	MD	next_suggestion	MPU	7,125	[ "(", "rotate", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")" ]	[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	7,126	[ "<NUM_LIT>", ")", "{" ]	[ "return", "HexagonMCInstrInfo", "::", "hasTmpDst", "(", "MCII", ",", "I", ")", "\|\|", "HexagonMCInstrInfo", "::", "hasHvxTmp", "(", "MCII", ",", "I", ")", ";", "}", ";", "unsigned", "HasTmpCount", "=", "llvm", "::", "count_if", "(", "HexagonMCInstrInfo", "::", "bundleInstructions", "(", "MCII", ",", "MCB", ")", ",", "HasTmp", ")", ";", "if", "(", "HasTmpCount", ">" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	7,127	[ "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_ZW", ",", "<NUM_LIT>", ")", ";" ]	[ "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "(", "CPU", "==", "<STR_LIT>", "hexagonv60", "<STR_LIT>", ")", "?", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ":", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_MPY0", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";" ]
GCC	mips	CPP	stmt_completion	CPU	7,128	[ "function", "*", ")", "{" ]	[ "virtual", "bool", "gate", "(" ]
LLVM	AArch64	CPP	stmt_completion	CPU	7,129	[ "TotalOffs", ")", "{" ]	[ "if", "(", "!", "N", ")", "return", "false", ";", "uint64_t", "TotalOffs", "=", "<NUM_LIT>", ";", "MVT", "VT", "=", "TLI", ".", "getPointerTy", "(", "DL", ")", ";", "for", "(", "gep_type_iterator", "GTI", "=", "gep_type_begin", "(", "I", ")", ",", "E", "=", "gep_type_end", "(", "I", ")", ";", "GTI", "!=", "E", ";", "++", "GTI", ")", "{", "const", "Value", "", "Idx", "=", "GTI", ".", "getOperand", "(", ")", ";", "if", "(", "auto", "", "StTy", "=", "GTI", ".", "getStructTypeOrNull", "(", ")", ")", "{", "unsigned", "Field", "=", "cast", "<", "ConstantInt", ">", "(", "Idx", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "Field", ")", "TotalOffs", "+=", "DL", ".", "getStructLayout", "(", "StTy", ")", "->", "getElementOffset", "(", "Field", ")", ";", "}", "else", "{", "if", "(", "const", "auto", "", "CI", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "Idx", ")", ")", "{", "if", "(", "CI", "->", "isZero", "(", ")", ")", "continue", ";", "TotalOffs", "+=", "GTI", ".", "getSequentialElementStride", "(", "DL", ")", "", "cast", "<", "ConstantInt", ">", "(", "CI", ")", "->", "getSExtValue", "(", ")", ";", "continue", ";", "}", "if", "(" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	7,130	[ "V", ";" ]	[ "if", "(", "const", "PHINode", "*", "PN", "=", "dyn_cast", "<", "PHINode", ">", "(", "V", ")", ")", "return", "returnEdge", "(", "PN", ",", "IntrBaseVal", ")", ";", "else", "return" ]
LLVM	AArch64	CPP	next_suggestion	CPU	7,131	[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";" ]	[ "return", "SDValue", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "SDValue", "Fcmeq", ";", "if", "(", "IsZero", ")", "Fcmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "else", "Fcmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Fcmeq", ")", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "!", "NoNans", ")", "return", "SDValue", "(", ")", ";", "LLVM_FALLTHROUGH", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";", "}", "}", "switch", "(", "CC", ")", "{", "default", ":", "return", "SDValue", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "SDValue", "Cmeq", ";", "if", "(", "IsZero", ")", "Cmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "else", "Cmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Cmeq", ")", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
GCC	aarch64	MD	stmt_completion	CPU	7,132	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,133	[ ";" ]	[ "if", "(", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "INLINEASM", ")", "return", "true", ";", "}", "while", "(", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "CopyFromReg", ")", ";", "return", "false" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,134	[ "getValOperand", "(", ")", ";" ]	[ "if", "(", "!", "isSplitFatPtr", "(", "AI", ".", "getPointerOperand", "(", ")", "->", "getType", "(", ")", ")", ")", "return", "{", "nullptr", ",", "nullptr", "}", ";", "Value", "*", "Arg", "=", "AI", "." ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,135	[ "if", "(", "CallOpc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{" ]	[ "const", "TargetRegisterInfo", "", "TRI", "=", "getTargetMachine", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "const", "uint32_t", "", "Mask", "=", "TRI", "->", "getCallPreservedMask", "(", "CallConv", ")", ";", "assert", "(", "Mask", "&&", "<STR_LIT>", "Missing call preserved mask for calling convention", "<STR_LIT>", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getRegisterMask", "(", "Mask", ")", ")", ";", "if", "(", "InFlag", ".", "getNode", "(", ")", ")", "Ops", ".", "push_back", "(", "InFlag", ")", ";", "if", "(", "isTailCall", ")", "{", "assert", "(", "(", "(", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Register", "&&", "cast", "<", "RegisterSDNode", ">", "(", "Callee", ")", "->", "getReg", "(", ")", "==", "PPC", "::", "CTR", ")", "\|\|", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetExternalSymbol", "\|\|", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetGlobalAddress", "\|\|", "isa", "<", "ConstantSDNode", ">", "(", "Callee", ")", ")", "&&", "<STR_LIT>", "Expecting an global address, external symbol, absolute value or register", "<STR_LIT>", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Other", ",", "Ops", ")", ";", "}", "bool", "needsTOCRestore", "=", "false", ";", "if", "(", "!", "isTailCall", "&&", "PPCSubTarget", ".", "isSVR4ABI", "(", ")", "&&", "PPCSubTarget", ".", "isPPC64", "(", ")", ")", "{" ]
LLVM	Mips	CPP	stmt_completion	CPU	7,136	[ "(", "<NUM_LIT>", ")", ";" ]	[ "}", "unsigned", "Dest", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Ptr", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "OldVal", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "NewVal", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Success", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "const", "BasicBlock", "", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineBasicBlock", "", "loop1MBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "loop2MBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "exitMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "++", "BB", "->", "getIterator", "(", ")", ";", "MF", "->", "insert", "(", "It", ",", "loop1MBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "loop2MBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "loop1MBB", ")", ";", "loop1MBB", "->", "addSuccessor", "(", "exitMBB", ")", ";", "loop1MBB", "->", "addSuccessor", "(", "loop2MBB", ")", ";", "loop2MBB", "->", "addSuccessor", "(", "loop1MBB", ")", ";", "loop2MBB", "->", "addSuccessor", "(", "exitMBB", ")", ";", "BB", "=", "loop1MBB", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "LL", ")", ",", "Dest", ")", ".", "addReg", "(", "Ptr", ")", ".", "addImm" ]
GCC	m68k	CPP	stmt_completion	MPU	7,137	[ ")", "{" ]	[ "if", "(", "USE_MOVQ", "(", "i", ")", ")", "return", "MOVQ", ";", "if", "(", "!", "TARGET_COLDFIRE", ")", "{", "if", "(", "USE_MOVQ", "(", "i", "^", "<NUM_LIT>", ")", ")", "return", "NOTB", ";", "if", "(", "USE_MOVQ", "(", "i", "^", "<NUM_LIT>", ")", ")", "return", "NOTW", ";", "if", "(", "i", "==", "-", "<NUM_LIT>", ")", "return", "NEGW", ";", "}", "u", "=", "i", ";", "if", "(", "USE_MOVQ", "(", "(", "u", ">>", "<NUM_LIT>", ")", "\|", "(", "u", "<<", "<NUM_LIT>", ")", ")", ")", "return", "SWAP", ";", "if", "(", "TARGET_ISAB" ]
LLVM	XCore	CPP	next_suggestion	MPU	7,138	[ "if", "(", "emitFrameMoves", ")", "{" ]	[ "Register", "Reg", "=", "I", ".", "getReg", "(", ")", ";", "assert", "(", "Reg", "!=", "<STR_LIT>", "::", "<STR_LIT>", "&&", "!", "(", "Reg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "hasFP", "(", "", "MF", ")", ")", "&&", "<STR_LIT>", "LR & FP are always handled in emitPrologue", "<STR_LIT>", ")", ";", "MBB", ".", "addLiveIn", "(", "Reg", ")", ";", "const", "TargetRegisterClass", "", "RC", "=", "TRI", "->", "getMinimalPhysRegClass", "(", "Reg", ")", ";", "TII", ".", "storeRegToStackSlot", "(", "MBB", ",", "MI", ",", "Reg", ",", "true", ",", "I", ".", "getFrameIdx", "(", ")", ",", "RC", ",", "TRI", ")", ";" ]
LLVM	SystemZ	CPP	code_generation	CPU	7,139	[ "void", "SystemZHazardRecognizer", "::", "emitInstruction", "(", "MachineInstr", "", "MI", ",", "bool", "TakenBranch", ")", "{", "SUnit", "SU", "(", "MI", ",", "<NUM_LIT>", ")", ";", "SU", ".", "isCall", "=", "MI", "->", "isCall", "(", ")", ";", "const", "MCSchedClassDesc", "", "SC", "=", "SchedModel", "->", "resolveSchedClass", "(", "MI", ")", ";", "for", "(", "const", "MCWriteProcResEntry", "&", "PRE", ":", "make_range", "(", "SchedModel", "->", "getWriteProcResBegin", "(", "SC", ")", ",", "SchedModel", "->", "getWriteProcResEnd", "(", "SC", ")", ")", ")", "{", "switch", "(", "SchedModel", "->", "getProcResource", "(", "PRE", ".", "ProcResourceIdx", ")", "->", "BufferSize", ")", "{", "case", "<NUM_LIT>", ":", "SU", ".", "hasReservedResource", "=", "true", ";", "break", ";", "case", "<NUM_LIT>", ":", "SU", ".", "isUnbuffered", "=", "true", ";", "break", ";", "default", ":", "break", ";", "}", "}", "unsigned", "GroupSizeBeforeEmit", "=", "CurrGroupSize", ";", "EmitInstruction", "(", "&", "SU", ")", ";", "if", "(", "!", "TakenBranch", "&&", "isBranchRetTrap", "(", "MI", ")", ")", "{", "if", "(", "GroupSizeBeforeEmit", "==", "<NUM_LIT>", ")", "nextGroup", "(", ")", ";", "}", "if", "(", "TakenBranch", "&&", "CurrGroupSize", ">", "<NUM_LIT>", ")", "nextGroup", "(", ")", ";", "assert", "(", "(", "!", "MI", "->", "isTerminator", "(", ")", "\|\|", "isBranchRetTrap", "(", "MI", ")", ")", "&&", "<STR_LIT>", "Scheduler: unhandled terminator!", "<STR_LIT>", ")", ";", "}" ]	[ "EmitInstruction", "-", "This", "callback", "is", "invoked", "when", "an", "instruction", "is", "emitted", ",", "to", "advance", "the", "hazard", "state", "." ]
LLVM	PowerPC	CPP	program_repair	CPU	7,140	[ "<FIXS>", "if", "(", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BCC", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDNZ8", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDNZ", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDZ8", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDZ", ")", "<FIXE>" ]	[ "if", "(", "I", "==", "MBB", ".", "begin", "(", ")", ")", "return", "<NUM_LIT>", ";", "<BUGS>", "-", "I", ";", "if", "(", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BCC", ")", "<BUGE>", "return", "<NUM_LIT>", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	7,141	[ "<STR_LIT>", ";" ]	[ "def", "size_ins", ":", "Operand", "<", "i32", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=" ]
GCC	arm	MD	program_repair	CPU	7,142	[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn", "<STR_LIT>" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,143	[ "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "MaskReg", ")", ".", "addReg", "(", "Mask2Reg", ")", ".", "addReg", "(", "ShiftReg", ")", ";" ]	[ "const", "TargetRegisterClass", "*", "RC", "=", "is64bit", "?", "&", "PPC", "::", "G8RCRegClass", ":", "&", "PPC", "::", "GPRCRegClass", ";", "unsigned", "PtrReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Shift1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "ShiftReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Incr2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "MaskReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp4Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "TmpDestReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Ptr1Reg", ";", "unsigned", "TmpReg", "=", "(", "!", "BinOpcode", ")", "?", "Incr2Reg", ":", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BB", "->", "addSuccessor", "(", "loopMBB", ")", ";", "if", "(", "ptrA", "!=", "ZeroReg", ")", "{", "Ptr1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "ADD8", ":", "PPC", "::", "ADD4", ")", ",", "Ptr1Reg", ")", ".", "addReg", "(", "ptrA", ")", ".", "addReg", "(", "ptrB", ")", ";", "}", "else", "{", "Ptr1Reg", "=", "ptrB", ";", "}", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "Shift1Reg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "XORI8", ":", "PPC", "::", "XORI", ")", ",", "ShiftReg", ")", ".", "addReg", "(", "Shift1Reg", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "is64bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLDICR", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "Incr2Reg", ")", ".", "addReg", "(", "incr", ")", ".", "addReg", "(", "ShiftReg", ")", ";", "if", "(", "is8bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask2Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "{", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "ORI", ")", ",", "Mask2Reg", ")", ".", "addReg", "(", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "}" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	7,144	[ "let", "Constraints", "=", "<STR_LIT>", ";" ]	[ "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "TPCImm", "<", "Isrc", ">", ":", "$", "src", ",", "DimMask", ":", "$", "mask", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_LoadComplexOp", ";", "let", "isReMaterializable", "=", "<NUM_LIT>", ";", "let", "isAsCheapAsAMove", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "mask", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "SrcExtra", "=", "{", "<NUM_LIT>", ",", "mask", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "<NUM_LIT>", "}", ";", "let", "Switches", "=", "sw", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "VectorPred", "=", "<NUM_LIT>", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";", "let", "HasImm", "=", "<NUM_LIT>", ";", "let", "immOpNum", "=", "<NUM_LIT>", ";", "let", "OutOfSlotData", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	7,145	[ "<NUM_LIT>", ";" ]	[ "if", "(", "TM", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ".", "isDarwin", "(", ")", ")", "return", "<NUM_LIT>", ";", "return" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,146	[ ":", "&", "AMDGPU", "::", "SReg_64_XEXECRegClass", ";" ]	[ "const", "TargetRegisterClass", "*", "getWaveMaskRegClass", "(", ")", "const", "{", "return", "isWave32", "?", "&", "AMDGPU", "::", "SReg_32_XM0_XEXECRegClass" ]
LLVM	X86	TD	program_repair	CPU	7,147	[ "<FIXS>", "(", "OpNode", "_", ".", "RC", ":", "$", "src1", ",", "GR32orGR64", ":", "$", "src2", ",", "timm", ":", "$", "src3", ")", ")", "]", ">", ",", "EVEX", ",", "VVVV", ",", "<FIXE>" ]	[ "(", "ins", "_", ".", "RC", ":", "$", "src1", ",", "GR32orGR64", ":", "$", "src2", ",", "u8imm", ":", "$", "src3", ")", ",", "OpcodeStr", "#", "<STR_LIT>", ",", "[", "(", "set", "_", ".", "RC", ":", "$", "dst", ",", "<BUGS>", "(", "OpNode", "_", ".", "RC", ":", "$", "src1", ",", "GR32orGR64", ":", "$", "src2", ",", "timm", ":", "$", "src3", ")", ")", "]", ">", ",", "EVEX_4V", ",", "<BUGE>", "Sched", "[", "WriteVecInsert", "]", ">", ";", "defm", "NAME", ":", "avx512_insert_elt_m", "opc", ",", "OpcodeStr", ",", "OpNode", ",", "_", ",", "LdFrag", ",", "timm", ">", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,148	[ "OutStreamer", ".", "EmitAssemblerFlag", "(", "MCAF_Code16", ")", ";" ]	[ "void", "ARMAsmPrinter", "::", "EmitFunctionEntryLabel", "(", ")", "{", "OutStreamer", ".", "ForceCodeRegion", "(", ")", ";", "if", "(", "AFI", "->", "isThumbFunction", "(", ")", ")", "{" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,149	[ "if", "(", "!", "IdxOn", "\|\|", "!", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_MOV_B32_indirect_write", "\|\|", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_MOV_B32_indirect_read", ")", ")", "return", "false", ";" ]	[ "MachineBasicBlock", "&", "MBB", "=", "", "MI", ".", "getParent", "(", ")", ";", "const", "MachineFunction", "&", "MF", "=", "", "MBB", ".", "getParent", "(", ")", ";", "const", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineOperand", "", "Idx", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", ";", "Register", "IdxReg", "=", "Idx", "->", "isReg", "(", ")", "?", "Idx", "->", "getReg", "(", ")", ":", "Register", "(", ")", ";", "SmallVector", "<", "MachineInstr", "", ",", "<NUM_LIT>", ">", "ToRemove", ";", "bool", "IdxOn", "=", "true", ";", "if", "(", "!", "MI", ".", "isIdenticalTo", "(", "First", ")", ")", "return", "false", ";", "for", "(", "MachineBasicBlock", "::", "instr_iterator", "I", "=", "std", "::", "next", "(", "First", ".", "getIterator", "(", ")", ")", ",", "E", "=", "MI", ".", "getIterator", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "I", "->", "isBundle", "(", ")", ")", "continue", ";", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "case", "AMDGPU", "::", "S_SET_GPR_IDX_MODE", ":", "return", "false", ";", "case", "AMDGPU", "::", "S_SET_GPR_IDX_OFF", ":", "IdxOn", "=", "false", ";", "ToRemove", ".", "push_back", "(", "&", "*", "I", ")", ";", "break", ";", "default", ":", "if", "(", "I", "->", "modifiesRegister", "(", "AMDGPU", "::", "M0", ",", "TRI", ")", ")", "return", "false", ";", "if", "(", "IdxReg", "&&", "I", "->", "modifiesRegister", "(", "IdxReg", ",", "TRI", ")", ")", "return", "false", ";", "if", "(", "llvm", "::", "any_of", "(", "I", "->", "operands", "(", ")", ",", "[", "&", "MRI", ",", "this", "]", "(", "const", "MachineOperand", "&", "MO", ")", "{", "return", "MO", ".", "isReg", "(", ")", "&&", "TRI", "->", "isVectorRegister", "(", "MRI", ",", "MO", ".", "getReg", "(", ")", ")", ";", "}", ")", ")", "{" ]
GCC	mmix	MD	stmt_completion	CPU	7,150	[ "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_operand", ":" ]
LLVM	X86	CPP	program_repair	CPU	7,151	[ "<FIXS>", "if", "(", "isDestroy", "&&", "InternalAmt", "&&", "DwarfCFI", "&&", "!", "hasFP", "(", "MF", ")", ")", "<FIXE>" ]	[ "Amount", "-=", "InternalAmt", ";", "<BUGS>", "if", "(", "isDestroy", "&&", "InternalAmt", "&&", "DwarfCFI", "&&", "!", "hasFP", "(", "MF", ")", "&&", "MMI", ".", "usePreciseUnwindInfo", "(", ")", ")", "<BUGE>", "BuildCFI", "(", "MBB", ",", "I", ",", "DL", ",", "MCCFIInstruction", "::", "createAdjustCfaOffset", "(", "nullptr", ",", "-", "InternalAmt", ")", ")", ";" ]
LLVM	ARM64	TD	stmt_completion	CPU	7,152	[ ":", "$", "src2", ",", "<NUM_LIT>", ")", ">", ";" ]	[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "ANDSXrs", "XZR", ",", "GPR64", ":", "$", "src1", ",", "GPR64" ]
LLVM	AMDGPU	CPP	program_repair	GPU	7,153	[ "<FIXS>", "NewOpcode", "=", "ST", "->", "hasTrue16BitInsts", "(", ")", "?", "AMDGPU", "::", "V_FMAAK_F16_t16", ":", "AMDGPU", "::", "V_FMAAK_F16", ";", "<FIXE>" ]	[ "break", ";", "case", "AMDGPU", "::", "V_FMA_F16_e64", ":", "case", "AMDGPU", "::", "V_FMA_F16_gfx9_e64", ":", "<BUGS>", "NewOpcode", "=", "AMDGPU", "::", "V_FMAAK_F16", ";", "<BUGE>", "break", ";", "}", "}" ]
GCC	csky	CPP	stmt_completion	CPU	7,154	[ ";" ]	[ "const_rtx", "x", "=", "*", "iter", ";", "if", "(", "GET_CODE", "(", "x", ")", "==", "UNSPEC", "&&", "(", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_TLS_LABEL", "\|\|", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_PIC_SYMBOL_GOTPC_GRS", ")", ")", "return", "true", ";", "}", "return", "false" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	7,155	[ "auto", "*", "Load", "=", "dyn_cast", "<", "LoadSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]	[ "bool", "SystemZDAGToDAGISel", "::", "tryGather", "(", "SDNode", "", "N", ",", "unsigned", "Opcode", ")", "{", "SDValue", "ElemV", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "", "ElemN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ElemV", ")", ";", "if", "(", "!", "ElemN", ")", "return", "false", ";", "unsigned", "Elem", "=", "ElemN", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "Elem", ">=", "VT", ".", "getVectorNumElements", "(", ")", ")", "return", "false", ";" ]
LLVM	Sparc	CPP	next_suggestion	CPU	7,156	[ "O", "<<", "<STR_LIT>", "\\t sethi\\t", "<STR_LIT>", "<<", "<STR_LIT>", "%hi(_GLOBAL_OFFSET_TABLE_+(.-.LLGETPCH", "<STR_LIT>", "<<", "mfNum", "<<", "'", "_", "'", "<<", "bbNum", "<<", "<STR_LIT>", ")), ", "<STR_LIT>", "<<", "operand", "<<", "'", "\\n", "'", ";" ]	[ "case", "MachineOperand", "::", "MO_Register", ":", "assert", "(", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "MO", ".", "getReg", "(", ")", ")", "&&", "<STR_LIT>", "Operand is not a physical register ", "<STR_LIT>", ")", ";", "operand", "=", "<STR_LIT>", "%", "<STR_LIT>", "+", "LowercaseString", "(", "getRegisterName", "(", "MO", ".", "getReg", "(", ")", ")", ")", ";", "break", ";", "}", "unsigned", "mfNum", "=", "MI", "->", "getParent", "(", ")", "->", "getParent", "(", ")", "->", "getFunctionNumber", "(", ")", ";", "unsigned", "bbNum", "=", "MI", "->", "getParent", "(", ")", "->", "getNumber", "(", ")", ";", "O", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", ".LLGETPCH", "<STR_LIT>", "<<", "mfNum", "<<", "'", "_", "'", "<<", "bbNum", "<<", "<STR_LIT>", ":\\n", "<STR_LIT>", ";", "O", "<<", "<STR_LIT>", "\\tcall\\t.LLGETPC", "<STR_LIT>", "<<", "mfNum", "<<", "'", "_", "'", "<<", "bbNum", "<<", "'", "\\n", "'", ";" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	7,157	[ "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "coords", ";", "let", "Dest", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "OutOfSlotData", "=", "<NUM_LIT>", ";" ]
GCC	i386	CPP	next_suggestion	CPU	7,158	[ "emit_insn", "(", "insn", ")", ";" ]	[ "machine_mode", "smode", "=", "GET_MODE", "(", "op1", ")", ";", "machine_mode", "inner_dmode", "=", "GET_MODE_INNER", "(", "dmode", ")", ";", "machine_mode", "inner_smode", "=", "GET_MODE_INNER", "(", "smode", ")", ";", "int", "nunits", "=", "<NUM_LIT>", "/", "GET_MODE_SIZE", "(", "inner_dmode", ")", ";", "machine_mode", "sse_dmode", "=", "mode_for_vector", "(", "GET_MODE_INNER", "(", "dmode", ")", ",", "nunits", ")", ".", "require", "(", ")", ";", "machine_mode", "sse_half_dmode", "=", "mode_for_vector", "(", "GET_MODE_INNER", "(", "dmode", ")", ",", "nunits", "/", "<NUM_LIT>", ")", ".", "require", "(", ")", ";", "nunits", "=", "<NUM_LIT>", "/", "GET_MODE_SIZE", "(", "inner_smode", ")", ";", "machine_mode", "sse_smode", "=", "mode_for_vector", "(", "GET_MODE_INNER", "(", "smode", ")", ",", "nunits", ")", ".", "require", "(", ")", ";", "rtx", "dest", "=", "lowpart_subreg", "(", "sse_dmode", ",", "op0", ",", "GET_MODE", "(", "op0", ")", ")", ";", "op1", "=", "lowpart_subreg", "(", "sse_smode", ",", "op1", ",", "GET_MODE", "(", "op1", ")", ")", ";", "op2", "=", "lowpart_subreg", "(", "sse_smode", ",", "op2", ",", "GET_MODE", "(", "op2", ")", ")", ";", "op1", "=", "gen_rtx_fmt_e", "(", "code", ",", "sse_half_dmode", ",", "op1", ")", ";", "op2", "=", "gen_rtx_fmt_e", "(", "code", ",", "sse_half_dmode", ",", "op2", ")", ";", "rtx", "insn", "=", "gen_rtx_SET", "(", "dest", ",", "gen_rtx_VEC_CONCAT", "(", "sse_dmode", ",", "op1", ",", "op2", ")", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,159	[ "<NUM_LIT>", ")", ";" ]	[ "if", "(", "Mnemonic", ".", "endswith", "(", "<STR_LIT>", "s", "<STR_LIT>", ")", "&&", "!", "(", "Mnemonic", "==", "<STR_LIT>", "asrs", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "cps", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "mls", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "movs", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "mrs", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "smmls", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vabs", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vcls", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vmls", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vmrs", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vnmls", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vqabs", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vrecps", "<STR_LIT>", "\|\|", "Mnemonic", "==", "<STR_LIT>", "vrsqrts", "<STR_LIT>", ")", ")", "{", "Mnemonic", "=", "Mnemonic", ".", "slice", "(", "<NUM_LIT>", ",", "Mnemonic", ".", "size", "(", ")", "-", "<NUM_LIT>", ")", ";", "CarrySetting", "=", "true", ";", "}", "if", "(", "Mnemonic", ".", "startswith", "(", "<STR_LIT>", "cps", "<STR_LIT>", ")", ")", "{", "unsigned", "IMod", "=", "StringSwitch", "<", "unsigned", ">", "(", "Mnemonic", ".", "substr", "(", "Mnemonic", ".", "size", "(", ")", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ".", "Case", "(", "<STR_LIT>", "ie", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "Case", "(", "<STR_LIT>", "id", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "Default", "(", "~", "<NUM_LIT>", "U", ")", ";", "if", "(", "IMod", "!=", "~", "<NUM_LIT>", "U", ")", "{", "Mnemonic", "=", "Mnemonic", ".", "slice", "(", "<NUM_LIT>", ",", "Mnemonic", ".", "size", "(", ")", "-" ]
GCC	gcn	MD	stmt_completion	GPU	7,160	[ ")", ")" ]	[ "(", "define_predicate", "<STR_LIT>", "(", "match_code", "<STR_LIT>" ]
GCC	arm	CPP	stmt_completion	CPU	7,161	[ ")", "{" ]	[ "error", "(", "<STR_LIT>", "attribute %<target%> argument not a string", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "char", "", "argstr", "=", "ASTRDUP", "(", "TREE_STRING_POINTER", "(", "args", ")", ")", ";", "char", "", "q", ";", "while", "(", "(", "q", "=", "strtok", "(", "argstr", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", ")", "!=", "NULL", ")", "{", "argstr", "=", "NULL", ";", "if", "(", "!", "strcmp", "(", "q", ",", "<STR_LIT>", "thumb", "<STR_LIT>", ")", ")", "{", "opts", "->", "x_target_flags", "\|=", "MASK_THUMB", ";", "if", "(", "TARGET_FDPIC", "&&", "!", "arm_arch_thumb2", ")", "sorry", "(", "<STR_LIT>", "FDPIC mode is not supported in Thumb-1 mode", "<STR_LIT>", ")", ";", "}", "else", "if", "(", "!", "strcmp", "(", "q", ",", "<STR_LIT>", "arm", "<STR_LIT>", ")", ")", "opts", "->", "x_target_flags", "&=", "~", "MASK_THUMB", ";", "else", "if", "(", "!", "strcmp", "(", "q", ",", "<STR_LIT>", "general-regs-only", "<STR_LIT>", ")", ")", "opts", "->", "x_target_flags", "\|=", "MASK_GENERAL_REGS_ONLY", ";", "else", "if", "(", "startswith", "(", "q", ",", "<STR_LIT>", "fpu=", "<STR_LIT>", ")", ")", "{", "int", "fpu_index", ";", "if", "(", "!", "opt_enum_arg_to_value", "(", "OPT_mfpu_", ",", "q", "+", "<NUM_LIT>", ",", "&", "fpu_index", ",", "CL_TARGET", ")", ")", "{", "error", "(", "<STR_LIT>", "invalid fpu for target attribute or pragma %qs", "<STR_LIT>", ",", "q", ")", ";", "return", "false", ";", "}", "if", "(", "fpu_index", "==", "TARGET_FPU_auto" ]
LLVM	R600	CPP	stmt_completion	GPU	7,162	[ "x", "]", ";" ]	[ "setOperationAction", "(", "ISD", "::", "STORE", ",", "MVT", "::", "v4i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "STORE", ",", "MVT", "::", "v2i32", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v2i32", ",", "MVT", "::", "v2i16", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v2i32", ",", "MVT", "::", "v2i8", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i8", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f32", ",", "MVT", "::", "i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v2f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v2f32", ",", "MVT", "::", "v2i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v4f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v4f32", ",", "MVT", "::", "v4i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v8f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v8f32", ",", "MVT", "::", "v8i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v16f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v16f32", ",", "MVT", "::", "v16i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f64", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f64", ",", "MVT", "::", "i64", ")", ";", "setOperationAction", "(", "ISD", "::", "CONCAT_VECTORS", ",", "MVT", "::", "v4i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "CONCAT_VECTORS", ",", "MVT", "::", "v4f32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "MVT", "::", "v2i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "MVT", "::", "v2f32", ",", "Custom", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v2i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v2i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v2i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v4i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v4i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v4i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v2i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v2i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v2i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_CC", ",", "MVT", "::", "i1", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FNEG", ",", "MVT", "::", "v2f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FNEG", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UINT_TO_FP", ",", "MVT", "::", "i64", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MUL", ",", "MVT", "::", "i64", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIV", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIVREM", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VSELECT", ",", "MVT", "::", "v2f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VSELECT", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "static", "const", "MVT", "::", "SimpleValueType", "IntTypes", "[", "]", "=", "{", "MVT", "::", "v2i32", ",", "MVT", "::", "v4i32", "}", ";", "const", "size_t", "NumIntTypes", "=", "array_lengthof", "(", "IntTypes", ")", ";", "for", "(", "unsigned", "int", "x", "=", "<NUM_LIT>", ";", "x", "<", "NumIntTypes", ";", "++", "x", ")", "{", "MVT", "::", "SimpleValueType", "VT", "=", "IntTypes", "[" ]
LLVM	AArch64	TD	next_suggestion	CPU	7,163	[ "}" ]	[ "def", "roW", ":", "LoadStore8RO", "<", "sz", ",", "V", ",", "opc", ",", "asm", ",", "(", "outs", ")", ",", "(", "ins", "regtype", ":", "$", "Rt", ",", "GPR64sp", ":", "$", "Rn", ",", "GPR32", ":", "$", "Rm", ",", "ro_Wextend8", ":", "$", "extend", ")", ",", "[", "(", "storeop", "(", "Ty", "regtype", ":", "$", "Rt", ")", ",", "(", "ro_Windexed8", "GPR64sp", ":", "$", "Rn", ",", "GPR32", ":", "$", "Rm", ",", "ro_Wextend8", ":", "$", "extend", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteSTIdx", ",", "ReadST", ",", "ReadAdrBase", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	7,164	[ "}" ]	[ "void", "addDeducedCompositeType", "(", "Value", "", "Val", ",", "Type", "", "Ty", ")", "{", "DeducedNestedTys", "[", "Val", "]", "=", "Ty", ";" ]
GCC	i386	CPP	next_suggestion	CPU	7,165	[ "if", "(", "!", "(", "", "asm_str", "==", "'", "", "'", "\|\|", "strchr", "(", "asm_str", ",", "'", "@", "'", ")", ")", "&&", "(", "new", "_", "id", "=", "i386_pe_maybe_mangle_decl_assembler_name", "(", "decl", ",", "old_id", ")", ")", ")", "XSTR", "(", "symbol", ",", "<NUM_LIT>", ")", "=", "IDENTIFIER_POINTER", "(", "new", "_", "id", ")", ";" ]	[ "gcc_assert", "(", "GET_CODE", "(", "symbol", ")", "==", "SYMBOL_REF", ")", ";", "switch", "(", "TREE_CODE", "(", "decl", ")", ")", "{", "case", "FUNCTION_DECL", ":", "if", "(", "strcmp", "(", "lang_hooks", ".", "name", ",", "<STR_LIT>", "GNU Ada", "<STR_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "tree", "new", "_", "id", ";", "tree", "old_id", "=", "DECL_ASSEMBLER_NAME", "(", "decl", ")", ";", "const", "char", "*", "asm_str", "=", "IDENTIFIER_POINTER", "(", "old_id", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	7,166	[ "i32", "<NUM_LIT>", ")", ")", ",", "$", "src", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "i32", "(", "vecreduce_smax", "(", "v16i8", "MQPR", ":", "$", "src", ")", ")", ")", ",", "(", "i32", "(", "MVE_VMAXVs8", "(", "t2MVNi", "(" ]
GCC	i386	MD	next_suggestion	CPU	7,167	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Videocore	CPP	stmt_completion	DSP	7,168	[ "uint64_t", "Value", ")", "{" ]	[ "static", "unsigned", "adjustFixupValue", "(", "unsigned", "Kind", "," ]
LLVM	Mips	CPP	next_suggestion	CPU	7,169	[ "}" ]	[ "void", "MipsTargetELFStreamer", "::", "emitDirectiveModuleOddSPReg", "(", "bool", "Enabled", ",", "bool", "IsO32ABI", ")", "{", "MipsTargetStreamer", "::", "emitDirectiveModuleOddSPReg", "(", "Enabled", ",", "IsO32ABI", ")", ";", "ABIFlagsSection", ".", "OddSPReg", "=", "Enabled", ";" ]
GCC	i386	CPP	code_generation	CPU	7,170	[ "static", "unsigned", "ix86_add_stmt_cost", "(", "void", "", "data", ",", "int", "count", ",", "enum", "vect_cost_for_stmt", "kind", ",", "class", "_", "stmt_vec_info", "", "stmt_info", ",", "int", "misalign", ",", "enum", "vect_cost_model_location", "where", ")", "{", "unsigned", "", "cost", "=", "(", "unsigned", "", ")", "data", ";", "unsigned", "retval", "=", "<NUM_LIT>", ";", "bool", "scalar_p", "=", "(", "kind", "==", "scalar_stmt", "\|\|", "kind", "==", "scalar_load", "\|\|", "kind", "==", "scalar_store", ")", ";", "tree", "vectype", "=", "stmt_info", "?", "stmt_vectype", "(", "stmt_info", ")", ":", "NULL_TREE", ";", "int", "stmt_cost", "=", "-", "<NUM_LIT>", ";", "bool", "fp", "=", "false", ";", "machine_mode", "mode", "=", "scalar_p", "?", "SImode", ":", "TImode", ";", "if", "(", "vectype", "!=", "NULL", ")", "{", "fp", "=", "FLOAT_TYPE_P", "(", "vectype", ")", ";", "mode", "=", "TYPE_MODE", "(", "vectype", ")", ";", "if", "(", "scalar_p", ")", "mode", "=", "TYPE_MODE", "(", "TREE_TYPE", "(", "vectype", ")", ")", ";", "}", "if", "(", "(", "kind", "==", "vector_stmt", "\|\|", "kind", "==", "scalar_stmt", ")", "&&", "stmt_info", "&&", "stmt_info", "->", "stmt", "&&", "gimple_code", "(", "stmt_info", "->", "stmt", ")", "==", "GIMPLE_ASSIGN", ")", "{", "tree_code", "subcode", "=", "gimple_assign_rhs_code", "(", "stmt_info", "->", "stmt", ")", ";", "switch", "(", "subcode", ")", "{", "case", "PLUS_EXPR", ":", "case", "POINTER_PLUS_EXPR", ":", "case", "MINUS_EXPR", ":", "if", "(", "kind", "==", "scalar_stmt", ")", "{", "if", "(", "SSE_FLOAT_MODE_P", "(", "mode", ")", "&&", "TARGET_SSE_MATH", ")", "stmt_cost", "=", "ix86_cost", "->", "addss", ";", "else", "if", "(", "X87_FLOAT_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_cost", "->", "fadd", ";", "else", "stmt_cost", "=", "ix86_cost", "->", "add", ";", "}", "else", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "fp", "?", "ix86_cost", "->", "addss", ":", "ix86_cost", "->", "sse_op", ")", ";", "break", ";", "case", "MULT_EXPR", ":", "case", "WIDEN_MULT_EXPR", ":", "case", "MULT_HIGHPART_EXPR", ":", "stmt_cost", "=", "ix86_multiplication_cost", "(", "ix86_cost", ",", "mode", ")", ";", "break", ";", "case", "NEGATE_EXPR", ":", "if", "(", "SSE_FLOAT_MODE_P", "(", "mode", ")", "&&", "TARGET_SSE_MATH", ")", "stmt_cost", "=", "ix86_cost", "->", "sse_op", ";", "else", "if", "(", "X87_FLOAT_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_cost", "->", "fchs", ";", "else", "if", "(", "VECTOR_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "ix86_cost", "->", "sse_op", ")", ";", "else", "stmt_cost", "=", "ix86_cost", "->", "add", ";", "break", ";", "case", "TRUNC_DIV_EXPR", ":", "case", "CEIL_DIV_EXPR", ":", "case", "FLOOR_DIV_EXPR", ":", "case", "ROUND_DIV_EXPR", ":", "case", "TRUNC_MOD_EXPR", ":", "case", "CEIL_MOD_EXPR", ":", "case", "FLOOR_MOD_EXPR", ":", "case", "RDIV_EXPR", ":", "case", "ROUND_MOD_EXPR", ":", "case", "EXACT_DIV_EXPR", ":", "stmt_cost", "=", "ix86_division_cost", "(", "ix86_cost", ",", "mode", ")", ";", "break", ";", "case", "RSHIFT_EXPR", ":", "case", "LSHIFT_EXPR", ":", "case", "LROTATE_EXPR", ":", "case", "RROTATE_EXPR", ":", "{", "tree", "op2", "=", "gimple_assign_rhs2", "(", "stmt_info", "->", "stmt", ")", ";", "stmt_cost", "=", "ix86_shift_rotate_cost", "(", "ix86_cost", ",", "mode", ",", "TREE_CODE", "(", "op2", ")", "==", "INTEGER_CST", ",", "cst_and_fits_in_hwi", "(", "op2", ")", "?", "int_cst_value", "(", "op2", ")", ":", "-", "<NUM_LIT>", ",", "true", ",", "false", ",", "false", ",", "NULL", ",", "NULL", ")", ";", "}", "break", ";", "case", "NOP_EXPR", ":", "if", "(", "tree_nop_conversion_p", "(", "TREE_TYPE", "(", "gimple_assign_lhs", "(", "stmt_info", "->", "stmt", ")", ")", ",", "TREE_TYPE", "(", "gimple_assign_rhs1", "(", "stmt_info", "->", "stmt", ")", ")", ")", ")", "stmt_cost", "=", "<NUM_LIT>", ";", "break", ";", "case", "BIT_IOR_EXPR", ":", "case", "ABS_EXPR", ":", "case", "ABSU_EXPR", ":", "case", "MIN_EXPR", ":", "case", "MAX_EXPR", ":", "case", "BIT_XOR_EXPR", ":", "case", "BIT_AND_EXPR", ":", "case", "BIT_NOT_EXPR", ":", "if", "(", "SSE_FLOAT_MODE_P", "(", "mode", ")", "&&", "TARGET_SSE_MATH", ")", "stmt_cost", "=", "ix86_cost", "->", "sse_op", ";", "else", "if", "(", "VECTOR_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "ix86_cost", "->", "sse_op", ")", ";", "else", "stmt_cost", "=", "ix86_cost", "->", "add", ";", "break", ";", "default", ":", "break", ";", "}", "}", "combined_fn", "cfn", ";", "if", "(", "(", "kind", "==", "vector_stmt", "\|\|", "kind", "==", "scalar_stmt", ")", "&&", "stmt_info", "&&", "stmt_info", "->", "stmt", "&&", "(", "cfn", "=", "gimple_call_combined_fn", "(", "stmt_info", "->", "stmt", ")", ")", "!=", "CFN_LAST", ")", "switch", "(", "cfn", ")", "{", "case", "CFN_FMA", ":", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "mode", "==", "SFmode", "?", "ix86_cost", "->", "fmass", ":", "ix86_cost", "->", "fmasd", ")", ";", "break", ";", "default", ":", "break", ";", "}", "if", "(", "(", "kind", "==", "vec_construct", "\|\|", "kind", "==", "vec_to_scalar", ")", "&&", "stmt_info", "&&", "(", "STMT_VINFO_TYPE", "(", "stmt_info", ")", "==", "load_vec_info_type", "\|\|", "STMT_VINFO_TYPE", "(", "stmt_info", ")", "==", "store_vec_info_type", ")", "&&", "STMT_VINFO_MEMORY_ACCESS_TYPE", "(", "stmt_info", ")", "==", "VMAT_ELEMENTWISE", "&&", "TREE_CODE", "(", "DR_STEP", "(", "STMT_VINFO_DATA_REF", "(", "stmt_info", ")", ")", ")", "!=", "INTEGER_CST", ")", "{", "stmt_cost", "=", "ix86_builtin_vectorization_cost", "(", "kind", ",", "vectype", ",", "misalign", ")", ";", "stmt_cost", "=", "(", "TYPE_VECTOR_SUBPARTS", "(", "vectype", ")", "+", "<NUM_LIT>", ")", ";", "}", "if", "(", "stmt_cost", "==", "-", "<NUM_LIT>", ")", "stmt_cost", "=", "ix86_builtin_vectorization_cost", "(", "kind", ",", "vectype", ",", "misalign", ")", ";", "if", "(", "TARGET_BONNELL", "&&", "kind", "==", "vector_stmt", "&&", "vectype", "&&", "GET_MODE_INNER", "(", "TYPE_MODE", "(", "vectype", ")", ")", "==", "DFmode", ")", "stmt_cost", "=", "<NUM_LIT>", ";", "if", "(", "where", "==", "vect_body", "&&", "stmt_info", "&&", "stmt_in_inner_loop_p", "(", "stmt_info", ")", ")", "count", "=", "<NUM_LIT>", ";", "retval", "=", "(", "unsigned", ")", "(", "count", "", "stmt_cost", ")", ";", "if", "(", "(", "TARGET_SILVERMONT", "\|\|", "TARGET_GOLDMONT", "\|\|", "TARGET_GOLDMONT_PLUS", "\|\|", "TARGET_TREMONT", "\|\|", "TARGET_INTEL", ")", "&&", "stmt_info", "&&", "stmt_info", "->", "stmt", ")", "{", "tree", "lhs_op", "=", "gimple_get_lhs", "(", "stmt_info", "->", "stmt", ")", ";", "if", "(", "lhs_op", "&&", "TREE_CODE", "(", "TREE_TYPE", "(", "lhs_op", ")", ")", "==", "INTEGER_TYPE", ")", "retval", "=", "(", "retval", "*", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "}", "cost", "[", "where", "]", "+=", "retval", ";", "return", "retval", ";", "}" ]	[ "Implement", "targetm.vectorize.add_stmt_cost", "." ]
LLVM	AArch64	CPP	next_suggestion	CPU	7,171	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
LLVM	ARM64	TD	stmt_completion	CPU	7,172	[ "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=" ]
LLVM	X86	CPP	stmt_completion	CPU	7,173	[ ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i8", ")", ")", ";" ]	[ "Adjust", "=", "DAG", ".", "getSelect", "(", "DL", ",", "MVT", "::", "i32", ",", "Cmp", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "Sub", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FSUB", ",", "DL", ",", "TheVT", ",", "Value", ",", "ThreshVal", ")", ";", "Cmp", "=", "DAG", ".", "getSetCC", "(", "DL", ",", "getSetCCResultType", "(", "DAG", ".", "getDataLayout", "(", ")", ",", "", "DAG", ".", "getContext", "(", ")", ",", "TheVT", ")", ",", "Value", ",", "ThreshVal", ",", "ISD", "::", "SETLT", ")", ";", "Value", "=", "DAG", ".", "getSelect", "(", "DL", ",", "TheVT", ",", "Cmp", ",", "Value", ",", "Sub", ")", ";", "}", "if", "(", "isScalarFPTypeInSSEReg", "(", "TheVT", ")", ")", "{", "assert", "(", "DstTy", "==", "MVT", "::", "i64", "&&", "<STR_LIT>", "Invalid FP_TO_SINT to lower!", "<STR_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getStore", "(", "Chain", ",", "DL", ",", "Value", ",", "StackSlot", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "SSFI", ")", ")", ";", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "TheVT", ",", "MVT", "::", "Other", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "Chain", ",", "StackSlot", "}", ";", "unsigned", "FLDSize", "=", "TheVT", ".", "getStoreSize", "(", ")", ";", "assert", "(", "FLDSize", "<=", "MemSize", "&&", "<STR_LIT>", "Stack slot not big enough", "<STR_LIT>", ")", ";", "MachineMemOperand", "", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "SSFI", ")", ",", "MachineMemOperand", "::", "MOLoad", ",", "FLDSize", ",", "FLDSize", ")", ";", "Value", "=", "DAG", ".", "getMemIntrinsicNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Tys", ",", "Ops", ",", "TheVT", ",", "MMO", ")", ";", "Chain", "=", "Value", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "SSFI", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateStackObject", "(", "MemSize", ",", "MemSize", ",", "false", ")", ";", "StackSlot", "=", "DAG", ".", "getFrameIndex", "(", "SSFI", ",", "PtrVT", ")", ";", "}", "MachineMemOperand", "*", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "SSFI", ")", ",", "MachineMemOperand", "::", "MOStore", ",", "MemSize", ",", "MemSize", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "Chain", ",", "Value", ",", "StackSlot", "}", ";", "SDValue", "FIST", "=", "DAG", ".", "getMemIntrinsicNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ")", ",", "Ops", ",", "DstTy", ",", "MMO", ")", ";", "if", "(", "!", "UnsignedFixup", ")", "return", "DAG", ".", "getLoad", "(", "Op", ".", "getValueType", "(", ")", ",", "SDLoc", "(", "Op", ")", ",", "FIST", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ")", ";", "SDValue", "Low32", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i32", ",", "DL", ",", "FIST", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ")", ";", "SDValue", "HighAddr", "=", "DAG", ".", "getMemBasePlusOffset", "(", "StackSlot", ",", "<NUM_LIT>", ",", "DL", ")", ";", "SDValue", "High32", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i32", ",", "DL", ",", "FIST", ",", "HighAddr", ",", "MachinePointerInfo", "(", ")", ")", ";", "High32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "XOR", ",", "DL", ",", "MVT", "::", "i32", ",", "High32", ",", "Adjust", ")", ";", "if", "(", "Subtarget", ".", "is64Bit", "(", ")", ")", "{", "Low32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "MVT", "::", "i64", ",", "Low32", ")", ";", "High32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "DL", ",", "MVT", "::", "i64", ",", "High32", ")", ";", "High32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "DL", ",", "MVT", "::", "i64", ",", "High32" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	7,174	[ "}" ]	[ "if", "(", "LastFPdOpCycleIdx", ">", "getCurrCycleIdx", "(", ")", ")", "return", "(", "(", "LastFPdOpCycleIdx", "-", "getCurrCycleIdx", "(", ")", ")", "==", "<NUM_LIT>", ")", ";", "return", "(", "(", "getCurrCycleIdx", "(", ")", "-", "LastFPdOpCycleIdx", ")", "==", "<NUM_LIT>", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,175	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "C2_cmpeqp", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_85d5d03f", ",", "TypeALU64", ">", ",", "Enc_fcf7a7", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	CPP	stmt_completion	CPU	7,176	[ "F", ",", "_", "_", "F", ",", "_", "_", "F", "}", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m128", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_set1_ps", "(", "float", "_", "_", "F", ")", "{", "return", "_", "_", "extension__", "(", "_", "_", "m128", ")", "(", "_", "_", "v4sf", ")", "{", "_", "_", "F", ",", "_", "_" ]
GCC	aarch64	MD	stmt_completion	CPU	7,177	[ "<STR_LIT>", ")" ]	[ "(", "define_automaton" ]
GCC	mips	MD	stmt_completion	CPU	7,178	[ "<NUM_LIT>", ")", "(", "match_operand", "<NUM_LIT>", ")", "]", "UNSPEC_SINGLE_CC", ")" ]	[ "[", "(", "ne", "(", "unspec", ":", "CC", "[", "(", "match_operand" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,179	[ "}" ]	[ "clearFlag", "(", "", "predSet", ",", "<NUM_LIT>", ",", "MO_FLAG_PUSH", ")", ";", "I", "->", "eraseFromParent", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "CfAlu", "=", "FindLastAluClause", "(", "MBB", ")", ";", "if", "(", "CfAlu", "==", "MBB", ".", "end", "(", ")", ")", "break", ";", "assert", "(", "CfAlu", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "CF_ALU_PUSH_BEFORE", ")", ";", "CfAlu", "->", "setDesc", "(", "get", "(", "AMDGPU", "::", "CF_ALU", ")", ")", ";", "break", ";", "}", "case", "AMDGPU", "::", "JUMP", ":", "I", "->", "eraseFromParent", "(", ")", ";", "break", ";", "}", "I", "=", "MBB", ".", "end", "(", ")", ";", "if", "(", "I", "==", "MBB", ".", "begin", "(", ")", ")", "{", "return", "<NUM_LIT>", ";", "}", "--", "I", ";", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "AMDGPU", "::", "JUMP_COND", ":", "{", "MachineInstr", "", "predSet", "=", "findFirstPredicateSetterFrom", "(", "MBB", ",", "I", ")", ";", "clearFlag", "(", "*", "predSet", ",", "<NUM_LIT>", ",", "MO_FLAG_PUSH", ")", ";", "I", "->", "eraseFromParent", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "CfAlu", "=", "FindLastAluClause", "(", "MBB", ")", ";", "if", "(", "CfAlu", "==", "MBB", ".", "end", "(", ")", ")", "break", ";", "assert", "(", "CfAlu", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "CF_ALU_PUSH_BEFORE", ")", ";", "CfAlu", "->", "setDesc", "(", "get", "(", "AMDGPU", "::", "CF_ALU", ")", ")", ";", "break", ";", "}", "case", "AMDGPU", "::", "JUMP", ":", "I", "->", "eraseFromParent", "(", ")", ";", "break", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,180	[ "}" ]	[ "def", "A2_vrsadub", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_bafaade3", ",", "TypeM", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]
LLVM	Mips	CPP	next_suggestion	CPU	7,181	[ "int64_t", "LeftLoadOffset", "=", "<NUM_LIT>", ",", "RightLoadOffset", "=", "<NUM_LIT>", ";" ]	[ "unsigned", "SrcReg", "=", "SrcRegOp", ".", "getReg", "(", ")", ";", "int64_t", "OffsetValue", "=", "OffsetImmOp", ".", "getImm", "(", ")", ";", "unsigned", "ATReg", "=", "<NUM_LIT>", ";", "bool", "LoadedOffsetInAT", "=", "false", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "OffsetValue", "+", "<NUM_LIT>", ")", "\|\|", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "OffsetValue", ")", ")", "{", "ATReg", "=", "getATReg", "(", "IDLoc", ")", ";", "if", "(", "!", "ATReg", ")", "return", "true", ";", "LoadedOffsetInAT", "=", "true", ";", "warnIfNoMacro", "(", "IDLoc", ")", ";", "if", "(", "loadImmediate", "(", "OffsetValue", ",", "ATReg", ",", "Mips", "::", "NoRegister", ",", "!", "ABI", ".", "ArePtrs64bit", "(", ")", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "if", "(", "SrcReg", "!=", "Mips", "::", "ZERO", "&&", "SrcReg", "!=", "Mips", "::", "ZERO_64", ")", "TOut", ".", "emitAddu", "(", "ATReg", ",", "ATReg", ",", "SrcReg", ",", "ABI", ".", "ArePtrs64bit", "(", ")", ",", "STI", ")", ";", "}", "unsigned", "FinalSrcReg", "=", "LoadedOffsetInAT", "?", "ATReg", ":", "SrcReg", ";" ]
GCC	rs6000	MD	stmt_completion	CPU	7,182	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "rotate", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>" ]
LLVM	Mips	CPP	next_suggestion	CPU	7,183	[ "return", "true", ";" ]	[ "TII", ".", "copyPhysReg", "(", "MBB", ",", "I", ",", "DL", ",", "Mips", "::", "T0", ",", "Reg", ",", "true", ")", ";", "TII", ".", "copyPhysReg", "(", "MBB", ",", "UseMI", ",", "DL", ",", "Reg", ",", "Mips", "::", "T0", ",", "true", ")", ";" ]
GCC	i386	CPP	stmt_completion	CPU	7,184	[ "v2df", ")", "_", "_", "B", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]	[ "return", "(", "_", "_", "m128d", ")", "_", "_", "builtin_ia32_vpermi2varpd128_mask", "(", "(", "_", "_", "v2df", ")", "_", "_", "A", ",", "(", "_", "_", "v2di", ")", "_", "_", "I", ",", "(", "_", "_" ]
LLVM	AArch64	TD	next_suggestion	CPU	7,185	[ "}" ]	[ "def", "SWr", ":", "BaseAddSubCarrySetFlags", "<", "isSub", ",", "GPR32", ",", "asm_setflags", ",", "OpNode_setflags", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	7,186	[ ";" ]	[ "MCSection", "", "getExplicitSectionGlobal", "(", "const", "GlobalValue", "", "GV", ",", "SectionKind", "Kind", ",", "Mangler", "&", "Mang", ",", "const", "TargetMachine", "&", "TM", ")", "const", "override", "{", "return", "DataSection" ]
GCC	aarch64	MD	stmt_completion	CPU	7,187	[ ")" ]	[ "(", "V4HF", "<STR_LIT>", ")", "(", "V8HF", "<STR_LIT>", ")", "V2SF", "V4SF", "V2DF", "]" ]
GCC	rs6000	MD	stmt_completion	CPU	7,188	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit" ]
GCC	bfin	MD	stmt_completion	DSP	7,189	[ ")", "]", ")" ]	[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	m68k	MD	next_suggestion	MPU	7,190	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "lshiftrt", ":", "HI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
LLVM	AArch64	CPP	next_suggestion	CPU	7,191	[ "case", "TargetOpcode", "::", "G_BITCAST", ":" ]	[ "void", "AArch64RegisterBankInfo", "::", "applyMappingImpl", "(", "const", "OperandsMapper", "&", "OpdMapper", ")", "const", "{", "switch", "(", "OpdMapper", ".", "getMI", "(", ")", ".", "getOpcode", "(", ")", ")", "{", "case", "TargetOpcode", "::", "G_OR", ":" ]
LLVM	X86	TD	program_repair	CPU	7,192	[ "<FIXS>", "VEX", ",", "Sched", "[", "WriteVecStore", "]", ">", ";", "<FIXE>", "<FIXS>", "Sched", "[", "WriteVecLoad", "]", ">", ";", "<FIXE>" ]	[ "def", "VMOVSDto64mr", ":", "VRS2I", "<NUM_LIT>", ",", "MRMDestMem", ",", "(", "outs", ")", ",", "(", "ins", "i64mem", ":", "$", "dst", ",", "FR64", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "store", "(", "i64", "(", "bitconvert", "FR64", ":", "$", "src", ")", ")", ",", "addr", ":", "$", "dst", ")", "]", ">", ",", "<BUGS>", "VEX", ",", "Sched", "[", "WriteStore", "]", ">", ";", "<BUGE>", "def", "MOV64toSDrm", ":", "S2SI", "<NUM_LIT>", ",", "MRMSrcMem", ",", "(", "outs", "FR64", ":", "$", "dst", ")", ",", "(", "ins", "i64mem", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "set", "FR64", ":", "$", "dst", ",", "(", "bitconvert", "(", "loadi64", "addr", ":", "$", "src", ")", ")", ")", "]", ">", ",", "<BUGS>", "Sched", "[", "WriteLoad", "]", ">", ";", "<BUGE>", "def", "MOVSDto64rr", ":", "RS2I", "<NUM_LIT>", ",", "MRMDestReg", ",", "(", "outs", "GR64", ":", "$", "dst", ")", ",", "(", "ins", "FR64", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "set", "GR64", ":", "$", "dst", ",", "(", "bitconvert", "FR64", ":", "$", "src", ")", ")", "]", ">", "," ]
GCC	i386	CPP	next_suggestion	CPU	7,193	[ "emit_insn", "(", "gen_divxf3", "(", "e2", ",", "e1", ",", "e2", ")", ")", ";" ]	[ "emit_insn", "(", "gen_addxf3", "(", "e2", ",", "op1", ",", "op1", ")", ")", ";", "emit_insn", "(", "gen_absxf2", "(", "e2", ",", "e2", ")", ")", ";", "emit_insn", "(", "gen_negxf2", "(", "e2", ",", "e2", ")", ")", ";", "emit_insn", "(", "gen_expm1xf2", "(", "e1", ",", "e2", ")", ")", ";", "cst2", "=", "force_reg", "(", "XFmode", ",", "CONST2_RTX", "(", "XFmode", ")", ")", ";", "emit_insn", "(", "gen_addxf3", "(", "e2", ",", "e1", ",", "cst2", ")", ")", ";" ]
LLVM	X86	TD	program_repair	CPU	7,194	[ "<FIXS>", "def", ":", "InstRW", "[", "SBWriteResGroup104", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<FIXE>" ]	[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "}", "<BUGS>", "def", ":", "InstRW", "[", "SBWriteResGroup104", "]", ",", "(", "instregex", "<STR_LIT>", ",", "<STR_LIT>", ")", ">", ";", "<BUGE>", "def", "SBWriteResGroup106", ":", "SchedWriteRes", "[", "SBPort1", ",", "SBPort23", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]
GCC	msp430	CPP	program_repair	MPU	7,195	[ "<FIXS>", "F", "(", "emit_insn", "(", "gen_addpsi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ")", ";", "<FIXE>", "<FIXS>", "F", "(", "emit_insn", "(", "gen_addhi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ")", ";", "<FIXE>" ]	[ "{", "inc", "=", "GEN_INT", "(", "amount", ")", ";", "if", "(", "TARGET_LARGE", ")", "<BUGS>", "emit_insn", "(", "gen_addpsi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ";", "<BUGE>", "else", "<BUGS>", "emit_insn", "(", "gen_addhi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ";", "<BUGE>", "}", "}" ]
LLVM	X86	CPP	stmt_completion	CPU	7,196	[ ",", "F", ")", ")", ";" ]	[ "return", "TargetTransformInfo", "(", "X86TTIImpl", "(", "this" ]
GCC	rs6000	MD	stmt_completion	CPU	7,197	[ "operands", "[", "<NUM_LIT>", "]", ",", "false", ")" ]	[ "{", "rs6000_secondary_reload_gpr", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]
GCC	i386	CPP	next_suggestion	CPU	7,198	[ "insn_count", "++", ";" ]	[ "static", "int", "ix86_count_insn_bb", "(", "basic_block", "bb", ")", "{", "rtx_insn", "*", "insn", ";", "int", "insn_count", "=", "<NUM_LIT>", ";", "FOR_BB_INSNS", "(", "bb", ",", "insn", ")", "{", "if", "(", "JUMP_P", "(", "insn", ")", "&&", "ANY_RETURN_P", "(", "PATTERN", "(", "insn", ")", ")", ")", "break", ";", "if", "(", "NONDEBUG_INSN_P", "(", "insn", ")", "&&", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "!=", "USE", "&&", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "!=", "CLOBBER", ")", "{" ]
LLVM	AMDGPU	TD	program_repair	GPU	7,199	[ "<FIXS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ",", "<NUM_LIT>", ")", ")", "<FIXE>", "<FIXS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ",", "<NUM_LIT>", ")", ")", "<FIXE>" ]	[ "def", ":", "Pat", "(", "smrd_load", "(", "SMRDImm", "i64", ":", "$", "sbase", ",", "i32", ":", "$", "offset", ")", ")", ",", "<BUGS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ")", ")", "<BUGE>", ">", ";", "def", ":", "Pat", "(", "smrd_load", "(", "SMRDSgpr", "i64", ":", "$", "sbase", ",", "i32", ":", "$", "offset", ")", ")", ",", "<BUGS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ")", ")", "<BUGE>", ">", ";", "}" ]

LLVM

X86

CPP

stmt_completion

CPU

7,100

[ "+", "j", ")", ";" ]

[ "MVT", "VT", "=", "SVOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ".", "getSimpleVT", "(", ")", ";", "DebugLoc", "dl", "=", "SVOp", "->", "getDebugLoc", "(", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "MVT", "NewVT", ";", "unsigned", "Scale", ";", "switch", "(", "VT", ".", "SimpleTy", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unexpected!", "<STR_LIT>", ")", ";", "case", "MVT", "::", "v4f32", ":", "NewVT", "=", "MVT", "::", "v2f64", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v4i32", ":", "NewVT", "=", "MVT", "::", "v2i64", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v8i16", ":", "NewVT", "=", "MVT", "::", "v4i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v16i8", ":", "NewVT", "=", "MVT", "::", "v4i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v16i16", ":", "NewVT", "=", "MVT", "::", "v8i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "case", "MVT", "::", "v32i8", ":", "NewVT", "=", "MVT", "::", "v8i32", ";", "Scale", "=", "<NUM_LIT>", ";", "break", ";", "}", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "MaskVec", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", ";", "i", "+=", "Scale", ")", "{", "int", "StartIdx", "=", "-", "<NUM_LIT>", ";", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ";", "j", "!=", "Scale", ";", "++", "j", ")", "{", "int", "EltIdx", "=", "SVOp", "->", "getMaskElt", "(", "i" ]

LLVM

Mips

CPP

next_suggestion

CPU

7,101

[ "return", "MCDisassembler", "::", "Success", ";" ]

[ "int32_t", "BranchOffset", "=", "SignExtend32", "<", "<NUM_LIT>", ">", "(", "Offset", "<<", "<NUM_LIT>", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "BranchOffset", ")", ")", ";" ]

GCC

s390

MD

next_suggestion

MPU

7,102

[ "<STR_LIT>" ]

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "subreg", ":", "SI", "(", "lshiftrt", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

Mips

CPP

next_suggestion

CPU

7,103

[ "if", "(", "!", "Node", "->", "isConstantSplat", "(", "SplatValue", ",", "SplatUndef", ",", "SplatBitSize", ",", "HasAnyUndefs", ",", "<NUM_LIT>", ",", "!", "IsLittleEndian", ")", ")", "return", "false", ";" ]

[ "unsigned", "SplatBitSize", ";", "bool", "HasAnyUndefs", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,104

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,105

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,106

[ "}" ]

[ "def", "J4_cmpeqn1_tp1_jump_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "n1Const", ":", "$", "n1", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_3d495a39", ",", "TypeCJ", ">", ",", "Enc_736575", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

MD

stmt_completion

CPU

7,107

[ "<STR_LIT>", "<STR_LIT>", ")", ")", "]" ]

[ "(", "unspec", ":", "FMOVE128_GPR", "[", "(", "match_operand", ":", "FMOVE128_GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_P8V_RELOAD_FROM_GPR", ")", ")", "(", "clobber", "(", "match_operand", ":", "TF", "<NUM_LIT>" ]

GCC

mips

MD

next_suggestion

CPU

7,108

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

AArch64

TD

stmt_completion

CPU

7,109

[ "asm", ",", "ZPR64", ",", "GPR64", ">", ";" ]

[ "def", "_D", ":", "sve_int_index_rr", "<", "<NUM_LIT>", "," ]

LLVM

X86

CPP

next_suggestion

CPU

7,110

[ "while", "(", "NumBytes", ")", "{" ]

[ "static", "void", "EmitNops", "(", "MCStreamer", "&", "OS", ",", "unsigned", "NumBytes", ",", "bool", "Is64Bit", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "unsigned", "NopsToEmit", "=", "NumBytes", ";", "(", "void", ")", "NopsToEmit", ";" ]

LLVM

Hexagon

CPP

code_generation

DSP

7,111

[ "bool", "HexagonVExtract", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "HST", "=", "&", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "HII", "=", "HST", "->", "getInstrInfo", "(", ")", ";", "const", "auto", "&", "HRI", "=", "*", "HST", "->", "getRegisterInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "Register", "AR", "=", "MF", ".", "getInfo", "<", "HexagonMachineFunctionInfo", ">", "(", ")", "->", "getStackAlignBaseVReg", "(", ")", ";", "std", "::", "map", "<", "unsigned", ",", "SmallVector", "<", "MachineInstr", "*", ",", "<NUM_LIT>", ">>", "VExtractMap", ";", "MaybeAlign", "MaxAlign", ";", "bool", "Changed", "=", "false", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "MF", ")", "{", "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "unsigned", "Opc", "=", "MI", ".", "getOpcode", "(", ")", ";", "if", "(", "Opc", "!=", "Hexagon", "::", "V6_extractw", ")", "continue", ";", "Register", "VecR", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "VExtractMap", "[", "VecR", "]", ".", "push_back", "(", "&", "MI", ")", ";", "}", "}", "auto", "EmitAddr", "=", "[", "&", "]", "(", "MachineBasicBlock", "&", "BB", ",", "MachineBasicBlock", "::", "iterator", "At", ",", "DebugLoc", "dl", ",", "int", "FI", ",", "unsigned", "Offset", ")", "{", "Register", "AddrR", "=", "MRI", ".", "createVirtualRegister", "(", "&", "Hexagon", "::", "IntRegsRegClass", ")", ";", "unsigned", "FiOpc", "=", "AR", "!=", "<NUM_LIT>", "?", "Hexagon", "::", "PS_fia", ":", "Hexagon", "::", "PS_fi", ";", "auto", "MIB", "=", "BuildMI", "(", "BB", ",", "At", ",", "dl", ",", "HII", "->", "get", "(", "FiOpc", ")", ",", "AddrR", ")", ";", "if", "(", "AR", ")", "MIB", ".", "addReg", "(", "AR", ")", ";", "MIB", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "Offset", ")", ";", "return", "AddrR", ";", "}", ";", "for", "(", "auto", "&", "P", ":", "VExtractMap", ")", "{", "unsigned", "VecR", "=", "P", ".", "first", ";", "if", "(", "P", ".", "second", ".", "size", "(", ")", "<=", "VExtractThreshold", ")", "continue", ";", "const", "auto", "&", "VecRC", "=", "*", "MRI", ".", "getRegClass", "(", "VecR", ")", ";", "Align", "Alignment", "=", "HRI", ".", "getSpillAlign", "(", "VecRC", ")", ";", "MaxAlign", "=", "max", "(", "MaxAlign", ",", "Alignment", ")", ";", "int", "FI", "=", "MFI", ".", "CreateStackObject", "(", "HRI", ".", "getSpillSize", "(", "VecRC", ")", ",", "Alignment", ",", "false", ")", ";", "MachineInstr", "*", "DefI", "=", "MRI", ".", "getVRegDef", "(", "VecR", ")", ";", "MachineBasicBlock", "::", "iterator", "At", "=", "std", "::", "next", "(", "DefI", "->", "getIterator", "(", ")", ")", ";", "MachineBasicBlock", "&", "DefB", "=", "*", "DefI", "->", "getParent", "(", ")", ";", "unsigned", "StoreOpc", "=", "VecRC", ".", "getID", "(", ")", "==", "Hexagon", "::", "HvxVRRegClassID", "?", "Hexagon", "::", "V6_vS32b_ai", ":", "Hexagon", "::", "PS_vstorerw_ai", ";", "Register", "AddrR", "=", "EmitAddr", "(", "DefB", ",", "At", ",", "DefI", "->", "getDebugLoc", "(", ")", ",", "FI", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "DefB", ",", "At", ",", "DefI", "->", "getDebugLoc", "(", ")", ",", "HII", "->", "get", "(", "StoreOpc", ")", ")", ".", "addReg", "(", "AddrR", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "VecR", ")", ";", "unsigned", "VecSize", "=", "HRI", ".", "getRegSizeInBits", "(", "VecRC", ")", "/", "<NUM_LIT>", ";", "for", "(", "MachineInstr", "*", "ExtI", ":", "P", ".", "second", ")", "{", "assert", "(", "ExtI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "V6_extractw", ")", ";", "unsigned", "SR", "=", "ExtI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", ";", "assert", "(", "ExtI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "VecR", ")", ";", "MachineBasicBlock", "&", "ExtB", "=", "*", "ExtI", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "ExtI", "->", "getDebugLoc", "(", ")", ";", "Register", "BaseR", "=", "EmitAddr", "(", "ExtB", ",", "ExtI", ",", "ExtI", "->", "getDebugLoc", "(", ")", ",", "FI", ",", "SR", "==", "<NUM_LIT>", "?", "<NUM_LIT>", ":", "VecSize", "/", "<NUM_LIT>", ")", ";", "unsigned", "ElemR", "=", "genElemLoad", "(", "ExtI", ",", "BaseR", ",", "MRI", ")", ";", "Register", "ExtR", "=", "ExtI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MRI", ".", "replaceRegWith", "(", "ExtR", ",", "ElemR", ")", ";", "ExtB", ".", "erase", "(", "ExtI", ")", ";", "Changed", "=", "true", ";", "}", "}", "if", "(", "AR", "&&", "MaxAlign", ")", "{", "MachineInstr", "*", "AlignaI", "=", "MRI", ".", "getVRegDef", "(", "AR", ")", ";", "assert", "(", "AlignaI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "PS_aligna", ")", ";", "MachineOperand", "&", "Op", "=", "AlignaI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "*", "MaxAlign", ">", "Op", ".", "getImm", "(", ")", ")", "Op", ".", "setImm", "(", "MaxAlign", "->", "value", "(", ")", ")", ";", "}", "return", "Changed", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

GCC

ia64

MD

next_suggestion

CPU

7,112

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,113

[ "}" ]

[ "}", "LocalMemLimit", "=", "ST", ".", "getLocalMemorySize", "(", ")", ";", "if", "(", "LocalMemLimit", "==", "<NUM_LIT>", ")", "return", "false", ";", "const", "DataLayout", "&", "DL", "=", "Mod", "->", "getDataLayout", "(", ")", ";", "CurrentLocalMemUsage", "=", "<NUM_LIT>", ";", "for", "(", "GlobalVariable", "&", "GV", ":", "Mod", "->", "globals", "(", ")", ")", "{", "if", "(", "GV", ".", "getType", "(", ")", "->", "getAddressSpace", "(", ")", "!=", "AS", ".", "LOCAL_ADDRESS", ")", "continue", ";", "for", "(", "const", "User", "*", "U", ":", "GV", ".", "users", "(", ")", ")", "{", "const", "Instruction", "*", "Use", "=", "dyn_cast", "<", "Instruction", ">", "(", "U", ")", ";", "if", "(", "!", "Use", ")", "continue", ";", "if", "(", "Use", "->", "getParent", "(", ")", "->", "getParent", "(", ")", "==", "&", "F", ")", "{", "unsigned", "Align", "=", "GV", ".", "getAlignment", "(", ")", ";", "if", "(", "Align", "==", "<NUM_LIT>", ")", "Align", "=", "DL", ".", "getABITypeAlignment", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "uint64_t", "AllocSize", "=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "CurrentLocalMemUsage", "=", "alignTo", "(", "CurrentLocalMemUsage", ",", "Align", ")", ";", "CurrentLocalMemUsage", "+=", "AllocSize", ";", "break", ";", "}", "}" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

7,114

[ "}" ]

[ "for", "(", "MachineInstr", "::", "mmo_iterator", "MMOI", "=", "MI", "->", "memoperands_begin", "(", ")", ",", "EE", "=", "MI", "->", "memoperands_end", "(", ")", ";", "MMOI", "!=", "EE", ";", "++", "MMOI", ")", "if", "(", "(", "*", "MMOI", ")", "->", "getAlign", "(", ")", "<", "Alignment", ")", "Alignment", "=", "(", "*", "MMOI", ")", "->", "getAlign", "(", ")", ";", "unsigned", "AlignmentHint", "=", "<NUM_LIT>", ";", "if", "(", "Alignment", ">=", "Align", "(", "<NUM_LIT>", ")", ")", "AlignmentHint", "=", "<NUM_LIT>", ";", "else", "if", "(", "Alignment", ">=", "Align", "(", "<NUM_LIT>", ")", ")", "AlignmentHint", "=", "<NUM_LIT>", ";", "if", "(", "AlignmentHint", "==", "<NUM_LIT>", ")", "return", ";", "LoweredMI", ".", "setOpcode", "(", "Opcode", ")", ";", "LoweredMI", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "AlignmentHint", ")", ")", ";" ]

GCC

mips

MD

stmt_completion

CPU

7,115

[ "(", "DI", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_mode_attr", "si8_di5", "[", "(", "SI", "<STR_LIT>", ")" ]

LLVM

AArch64

TD

stmt_completion

CPU

7,116

[ ")", ",", "FPR64", ":", "$", "Rn", ",", "dsub", ")", ",", "(", "i64", "<NUM_LIT>", ")", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "v2f64", "(", "AArch64dup", "(", "f64", "FPR64", ":", "$", "Rn", ")", ")", ")", ",", "(", "v2f64", "(", "DUPv2i64lane", "(", "INSERT_SUBREG", "(", "v4i32", "(", "IMPLICIT_DEF", ")" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

7,117

[ "MachineBasicBlock", "&", "Entry", "=", "MF", ".", "front", "(", ")", ";" ]

[ "if", "(", "skipFunction", "(", "*", "MF", ".", "getFunction", "(", ")", ")", ")", "return", "false", ";", "auto", "&", "HST", "=", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "auto", "&", "HRI", "=", "*", "HST", ".", "getRegisterInfo", "(", ")", ";", "auto", "&", "HII", "=", "*", "HST", ".", "getInstrInfo", "(", ")", ";", "MDT", "=", "&", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "bool", "Changed", ";", "Changed", "=", "DeadCodeElimination", "(", "MF", ",", "*", "MDT", ")", ".", "run", "(", ")", ";", "const", "HexagonEvaluator", "HE", "(", "HRI", ",", "MRI", ",", "HII", ",", "MF", ")", ";", "BitTracker", "BT", "(", "HE", ",", "MF", ")", ";", "DEBUG", "(", "BT", ".", "trace", "(", "true", ")", ")", ";", "BT", ".", "run", "(", ")", ";" ]

LLVM

CSKY

CPP

code_generation

CPU

7,118

[ "bool", "CSKYAsmParser", "::", "ParseDirective", "(", "AsmToken", "DirectiveID", ")", "{", "StringRef", "IDVal", "=", "DirectiveID", ".", "getString", "(", ")", ";", "if", "(", "IDVal", "==", "<STR_LIT>", ".csky_attribute", "<STR_LIT>", ")", "return", "parseDirectiveAttribute", "(", ")", ";", "return", "true", ";", "}" ]

[ "ParseDirective", "-", "Parse", "a", "target", "specific", "assembler", "directive", "This", "method", "is", "deprecated", ",", "use", "'parseDirective", "'", "instead", "." ]

LLVM

WebAssembly

TD

program_repair

Virtual ISA

7,119

[ "<FIXS>", "<FIXE>", "<FIXS>", "isCodeGenOnly", "=", "<NUM_LIT>", ",", "isEHScopeReturn", "=", "<NUM_LIT>", "in", "{", "<FIXE>" ]

[ "}", "<BUGS>", "<BUGE>", "let", "isTerminator", "=", "<NUM_LIT>", ",", "hasSideEffects", "=", "<NUM_LIT>", ",", "isBarrier", "=", "<NUM_LIT>", ",", "hasCtrlDep", "=", "<NUM_LIT>", ",", "<BUGS>", "isCodeGenOnly", "=", "<NUM_LIT>", ",", "isReturn", "=", "<NUM_LIT>", "in", "{", "<BUGE>", "defm", "CLEANUPRET", ":", "NRI", "(", "outs", ")", ",", "(", "ins", ")", ",", "[", "(", "cleanupret", ")", "]", ",", "<STR_LIT>", ",", "<NUM_LIT>", ">", ";", "defm", "CATCHRET", ":", "NRI", "(", "outs", ")", ",", "(", "ins", "bb_op", ":", "$", "dst", ",", "bb_op", ":", "$", "from", ")", ",", "[", "(", "catchret", "bb", ":", "$", "dst", ",", "bb", ":", "$", "from", ")", "]", ",", "<STR_LIT>", ",", "<NUM_LIT>", ">", ";" ]

GCC

vax

CPP

next_suggestion

CPU

7,120

[ "default", ":" ]

[ "}", "if", "(", "rtx_equal_p", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "return", "<STR_LIT>", "addw2 %1,%0", "<STR_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "(", "unsigned", ")", "(", "-", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "subw3 $%n2,%1,%0", "<STR_LIT>", ";", "return", "<STR_LIT>", "addw3 %1,%2,%0", "<STR_LIT>", ";", "case", "QImode", ":", "if", "(", "rtx_equal_p", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "if", "(", "operands", "[", "<NUM_LIT>", "]", "==", "const1_rtx", ")", "return", "<STR_LIT>", "incb %0", "<STR_LIT>", ";", "if", "(", "operands", "[", "<NUM_LIT>", "]", "==", "constm1_rtx", ")", "return", "<STR_LIT>", "decb %0", "<STR_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "(", "unsigned", ")", "(", "-", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "subb2 $%n2,%0", "<STR_LIT>", ";", "return", "<STR_LIT>", "addb2 %2,%0", "<STR_LIT>", ";", "}", "if", "(", "rtx_equal_p", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "return", "<STR_LIT>", "addb2 %1,%0", "<STR_LIT>", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_INT", "&&", "(", "unsigned", ")", "(", "-", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "subb3 $%n2,%1,%0", "<STR_LIT>", ";", "return", "<STR_LIT>", "addb3 %1,%2,%0", "<STR_LIT>", ";" ]

LLVM

XCore

CPP

stmt_completion

MPU

7,121

[ "getValueType", "(", ")", ")", ")", ";" ]

[ "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "dl", ",", "VA", ".", "getLocVT", "(", ")", ",", "Arg", ")", ";", "break", ";", "case", "CCValAssign", "::", "AExt", ":", "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "dl", ",", "VA", ".", "getLocVT", "(", ")", ",", "Arg", ")", ";", "break", ";", "}", "if", "(", "VA", ".", "isRegLoc", "(", ")", ")", "{", "RegsToPass", ".", "push_back", "(", "std", "::", "make_pair", "(", "VA", ".", "getLocReg", "(", ")", ",", "Arg", ")", ")", ";", "}", "else", "{", "assert", "(", "VA", ".", "isMemLoc", "(", ")", ")", ";", "int", "Offset", "=", "VA", ".", "getLocMemOffset", "(", ")", ";", "MemOpChains", ".", "push_back", "(", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Other", ",", "Chain", ",", "Arg", ",", "DAG", ".", "getConstant", "(", "Offset", "/", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ")", ";", "}", "}", "if", "(", "!", "MemOpChains", ".", "empty", "(", ")", ")", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "MemOpChains", ")", ";", "SDValue", "InFlag", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "RegsToPass", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "Chain", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "dl", ",", "RegsToPass", "[", "i", "]", ".", "first", ",", "RegsToPass", "[", "i", "]", ".", "second", ",", "InFlag", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "}", "if", "(", "GlobalAddressSDNode", "*", "G", "=", "dyn_cast", "<", "GlobalAddressSDNode", ">", "(", "Callee", ")", ")", "Callee", "=", "DAG", ".", "getTargetGlobalAddress", "(", "G", "->", "getGlobal", "(", ")", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "else", "if", "(", "ExternalSymbolSDNode", "*", "E", "=", "dyn_cast", "<", "ExternalSymbolSDNode", ">", "(", "Callee", ")", ")", "Callee", "=", "DAG", ".", "getTargetExternalSymbol", "(", "E", "->", "getSymbol", "(", ")", ",", "MVT", "::", "i32", ")", ";", "SDVTList", "NodeTys", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "Ops", ".", "push_back", "(", "Chain", ")", ";", "Ops", ".", "push_back", "(", "Callee", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "RegsToPass", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "Ops", ".", "push_back", "(", "DAG", ".", "getRegister", "(", "RegsToPass", "[", "i", "]", ".", "first", ",", "RegsToPass", "[", "i", "]", ".", "second", "." ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,122

[ "if", "(", "Info", "->", "hasWorkGroupIDZ", "(", ")", ")", "{" ]

[ "if", "(", "Info", "->", "hasPrivateSegmentBuffer", "(", ")", ")", "{", "unsigned", "PrivateSegmentBufferReg", "=", "Info", "->", "addPrivateSegmentBuffer", "(", "*", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "PrivateSegmentBufferReg", ",", "&", "AMDGPU", "::", "SReg_128RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "PrivateSegmentBufferReg", ")", ";", "}", "if", "(", "Info", "->", "hasDispatchPtr", "(", ")", ")", "{", "unsigned", "DispatchPtrReg", "=", "Info", "->", "addDispatchPtr", "(", "*", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "DispatchPtrReg", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "DispatchPtrReg", ")", ";", "}", "if", "(", "Info", "->", "hasKernargSegmentPtr", "(", ")", ")", "{", "unsigned", "InputPtrReg", "=", "Info", "->", "addKernargSegmentPtr", "(", "*", "TRI", ")", ";", "MF", ".", "addLiveIn", "(", "InputPtrReg", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "InputPtrReg", ")", ";", "}", "AnalyzeFormalArguments", "(", "CCInfo", ",", "Splits", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Chains", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "Ins", ".", "size", "(", ")", ",", "ArgIdx", "=", "<NUM_LIT>", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "const", "ISD", "::", "InputArg", "&", "Arg", "=", "Ins", "[", "i", "]", ";", "if", "(", "Skipped", "[", "i", "]", ")", "{", "InVals", ".", "push_back", "(", "DAG", ".", "getUNDEF", "(", "Arg", ".", "VT", ")", ")", ";", "continue", ";", "}", "CCValAssign", "&", "VA", "=", "ArgLocs", "[", "ArgIdx", "++", "]", ";", "MVT", "VT", "=", "VA", ".", "getLocVT", "(", ")", ";", "if", "(", "VA", ".", "isMemLoc", "(", ")", ")", "{", "VT", "=", "Ins", "[", "i", "]", ".", "VT", ";", "EVT", "MemVT", "=", "Splits", "[", "i", "]", ".", "VT", ";", "const", "unsigned", "Offset", "=", "Subtarget", "->", "getExplicitKernelArgOffset", "(", ")", "+", "VA", ".", "getLocMemOffset", "(", ")", ";", "SDValue", "Arg", "=", "LowerParameter", "(", "DAG", ",", "VT", ",", "MemVT", ",", "DL", ",", "Chain", ",", "Offset", ",", "Ins", "[", "i", "]", ".", "Flags", ".", "isSExt", "(", ")", ")", ";", "Chains", ".", "push_back", "(", "Arg", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ";", "auto", "*", "ParamTy", "=", "dyn_cast", "<", "PointerType", ">", "(", "FType", "->", "getParamType", "(", "Ins", "[", "i", "]", ".", "getOrigArgIndex", "(", ")", ")", ")", ";", "if", "(", "Subtarget", "->", "getGeneration", "(", ")", "==", "AMDGPUSubtarget", "::", "SOUTHERN_ISLANDS", "&&", "ParamTy", "&&", "ParamTy", "->", "getAddressSpace", "(", ")", "==", "AMDGPUAS", "::", "LOCAL_ADDRESS", ")", "{", "Arg", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AssertZext", ",", "DL", ",", "Arg", ".", "getValueType", "(", ")", ",", "Arg", ",", "DAG", ".", "getValueType", "(", "MVT", "::", "i16", ")", ")", ";", "}", "InVals", ".", "push_back", "(", "Arg", ")", ";", "Info", "->", "ABIArgOffset", "=", "Offset", "+", "MemVT", ".", "getStoreSize", "(", ")", ";", "continue", ";", "}", "assert", "(", "VA", ".", "isRegLoc", "(", ")", "&&", "<STR_LIT>", "Parameter must be in a register!", "<STR_LIT>", ")", ";", "unsigned", "Reg", "=", "VA", ".", "getLocReg", "(", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i64", ")", "{", "Reg", "=", "TRI", "->", "getMatchingSuperReg", "(", "Reg", ",", "AMDGPU", "::", "sub0", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "Reg", "=", "MF", ".", "addLiveIn", "(", "Reg", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "SDValue", "Copy", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "VT", ")", ";", "InVals", ".", "push_back", "(", "Copy", ")", ";", "continue", ";", "}", "const", "TargetRegisterClass", "*", "RC", "=", "TRI", "->", "getMinimalPhysRegClass", "(", "Reg", ",", "VT", ")", ";", "Reg", "=", "MF", ".", "addLiveIn", "(", "Reg", ",", "RC", ")", ";", "SDValue", "Val", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "VT", ")", ";", "if", "(", "Arg", ".", "VT", ".", "isVector", "(", ")", ")", "{", "Type", "*", "ParamType", "=", "FType", "->", "getParamType", "(", "Arg", ".", "getOrigArgIndex", "(", ")", ")", ";", "unsigned", "NumElements", "=", "ParamType", "->", "getVectorNumElements", "(", ")", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Regs", ";", "Regs", ".", "push_back", "(", "Val", ")", ";", "for", "(", "unsigned", "j", "=", "<NUM_LIT>", ";", "j", "!=", "NumElements", ";", "++", "j", ")", "{", "Reg", "=", "ArgLocs", "[", "ArgIdx", "++", "]", ".", "getLocReg", "(", ")", ";", "Reg", "=", "MF", ".", "addLiveIn", "(", "Reg", ",", "RC", ")", ";", "SDValue", "Copy", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "Reg", ",", "VT", ")", ";", "Regs", ".", "push_back", "(", "Copy", ")", ";", "}", "NumElements", "=", "Arg", ".", "VT", ".", "getVectorNumElements", "(", ")", "-", "NumElements", ";", "Regs", ".", "append", "(", "NumElements", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_VECTOR", ",", "DL", ",", "Arg", ".", "VT", ",", "Regs", ")", ")", ";", "continue", ";", "}", "InVals", ".", "push_back", "(", "Val", ")", ";", "}", "if", "(", "Info", "->", "hasWorkGroupIDX", "(", ")", ")", "{", "unsigned", "Reg", "=", "Info", "->", "addWorkGroupIDX", "(", ")", ";", "MF", ".", "addLiveIn", "(", "Reg", ",", "&", "AMDGPU", "::", "SReg_32RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "Reg", ")", ";", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "work group id x is always enabled", "<STR_LIT>", ")", ";", "if", "(", "Info", "->", "hasWorkGroupIDY", "(", ")", ")", "{", "unsigned", "Reg", "=", "Info", "->", "addWorkGroupIDY", "(", ")", ";", "MF", ".", "addLiveIn", "(", "Reg", ",", "&", "AMDGPU", "::", "SReg_32RegClass", ")", ";", "CCInfo", ".", "AllocateReg", "(", "Reg", ")", ";", "}" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,123

[ "MI", ".", "eraseFromParent", "(", ")", ";" ]

[ "if", "(", "!", "CarryOut", ")", "return", ";", "if", "(", "!", "MRI", "->", "hasOneUse", "(", "CarryIn", "->", "getReg", "(", ")", ")", "||", "!", "MRI", "->", "use_empty", "(", "CarryOut", "->", "getReg", "(", ")", ")", ")", "return", ";", "MachineBasicBlock", "&", "MBB", "=", "*", "MI", ".", "getParent", "(", ")", ";", "auto", "Liveness", "=", "MBB", ".", "computeRegisterLiveness", "(", "TRI", ",", "AMDGPU", "::", "VCC", ",", "MI", ",", "<NUM_LIT>", ")", ";", "if", "(", "Liveness", "!=", "MachineBasicBlock", "::", "LQR_Dead", ")", "return", ";", "for", "(", "auto", "I", "=", "std", "::", "next", "(", "MI", ".", "getIterator", "(", ")", ")", ",", "E", "=", "MISucc", ".", "getIterator", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "I", "->", "modifiesRegister", "(", "AMDGPU", "::", "VCC", ",", "TRI", ")", ")", "return", ";", "}", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "Opc", ")", ")", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "vdst", ")", ")", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", ")", ".", "add", "(", "*", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ")", ".", "setMIFlags", "(", "MI", ".", "getFlags", "(", ")", ")", ";" ]

GCC

i386

CPP

stmt_completion

CPU

7,124

[ "(", ")", ",", "_", "_", "M", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_cvtsepi32_epi8", "(", "_", "_", "mmask8", "_", "_", "M", ",", "_", "_", "m256i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmovsdb256_mask", "(", "(", "_", "_", "v8si", ")", "_", "_", "A", ",", "(", "_", "_", "v16qi", ")", "_", "mm_setzero_si128" ]

GCC

avr

MD

next_suggestion

MPU

7,125

[ "(", "rotate", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")" ]

[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

7,126

[ "<NUM_LIT>", ")", "{" ]

[ "return", "HexagonMCInstrInfo", "::", "hasTmpDst", "(", "MCII", ",", "I", ")", "||", "HexagonMCInstrInfo", "::", "hasHvxTmp", "(", "MCII", ",", "I", ")", ";", "}", ";", "unsigned", "HasTmpCount", "=", "llvm", "::", "count_if", "(", "HexagonMCInstrInfo", "::", "bundleInstructions", "(", "MCII", ",", "MCB", ")", ",", "HasTmp", ")", ";", "if", "(", "HasTmpCount", ">" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

7,127

[ "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_ZW", ",", "<NUM_LIT>", ")", ";" ]

[ "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "(", "CPU", "==", "<STR_LIT>", "hexagonv60", "<STR_LIT>", ")", "?", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ":", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_MPY0", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";" ]

GCC

mips

CPP

stmt_completion

CPU

7,128

[ "function", "*", ")", "{" ]

[ "virtual", "bool", "gate", "(" ]

LLVM

AArch64

CPP

stmt_completion

CPU

7,129

[ "TotalOffs", ")", "{" ]

[ "if", "(", "!", "N", ")", "return", "false", ";", "uint64_t", "TotalOffs", "=", "<NUM_LIT>", ";", "MVT", "VT", "=", "TLI", ".", "getPointerTy", "(", "DL", ")", ";", "for", "(", "gep_type_iterator", "GTI", "=", "gep_type_begin", "(", "I", ")", ",", "E", "=", "gep_type_end", "(", "I", ")", ";", "GTI", "!=", "E", ";", "++", "GTI", ")", "{", "const", "Value", "*", "Idx", "=", "GTI", ".", "getOperand", "(", ")", ";", "if", "(", "auto", "*", "StTy", "=", "GTI", ".", "getStructTypeOrNull", "(", ")", ")", "{", "unsigned", "Field", "=", "cast", "<", "ConstantInt", ">", "(", "Idx", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "Field", ")", "TotalOffs", "+=", "DL", ".", "getStructLayout", "(", "StTy", ")", "->", "getElementOffset", "(", "Field", ")", ";", "}", "else", "{", "if", "(", "const", "auto", "*", "CI", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "Idx", ")", ")", "{", "if", "(", "CI", "->", "isZero", "(", ")", ")", "continue", ";", "TotalOffs", "+=", "GTI", ".", "getSequentialElementStride", "(", "DL", ")", "*", "cast", "<", "ConstantInt", ">", "(", "CI", ")", "->", "getSExtValue", "(", ")", ";", "continue", ";", "}", "if", "(" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

7,130

[ "V", ";" ]

[ "if", "(", "const", "PHINode", "*", "PN", "=", "dyn_cast", "<", "PHINode", ">", "(", "V", ")", ")", "return", "returnEdge", "(", "PN", ",", "IntrBaseVal", ")", ";", "else", "return" ]

LLVM

AArch64

CPP

next_suggestion

CPU

7,131

[ "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";" ]

[ "return", "SDValue", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "SDValue", "Fcmeq", ";", "if", "(", "IsZero", ")", "Fcmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "else", "Fcmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Fcmeq", ")", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "!", "NoNans", ")", "return", "SDValue", "(", ")", ";", "LLVM_FALLTHROUGH", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";", "}", "}", "switch", "(", "CC", ")", "{", "default", ":", "return", "SDValue", "(", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "SDValue", "Cmeq", ";", "if", "(", "IsZero", ")", "Cmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "else", "Cmeq", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "Cmeq", ")", ";", "}", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ",", "RHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "IsZero", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "LHS", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "RHS", ",", "LHS", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

GCC

aarch64

MD

stmt_completion

CPU

7,132

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,133

[ ";" ]

[ "if", "(", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "INLINEASM", ")", "return", "true", ";", "}", "while", "(", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "CopyFromReg", ")", ";", "return", "false" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,134

[ "getValOperand", "(", ")", ";" ]

[ "if", "(", "!", "isSplitFatPtr", "(", "AI", ".", "getPointerOperand", "(", ")", "->", "getType", "(", ")", ")", ")", "return", "{", "nullptr", ",", "nullptr", "}", ";", "Value", "*", "Arg", "=", "AI", "." ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,135

[ "if", "(", "CallOpc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{" ]

[ "const", "TargetRegisterInfo", "*", "TRI", "=", "getTargetMachine", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "const", "uint32_t", "*", "Mask", "=", "TRI", "->", "getCallPreservedMask", "(", "CallConv", ")", ";", "assert", "(", "Mask", "&&", "<STR_LIT>", "Missing call preserved mask for calling convention", "<STR_LIT>", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getRegisterMask", "(", "Mask", ")", ")", ";", "if", "(", "InFlag", ".", "getNode", "(", ")", ")", "Ops", ".", "push_back", "(", "InFlag", ")", ";", "if", "(", "isTailCall", ")", "{", "assert", "(", "(", "(", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Register", "&&", "cast", "<", "RegisterSDNode", ">", "(", "Callee", ")", "->", "getReg", "(", ")", "==", "PPC", "::", "CTR", ")", "||", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetExternalSymbol", "||", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetGlobalAddress", "||", "isa", "<", "ConstantSDNode", ">", "(", "Callee", ")", ")", "&&", "<STR_LIT>", "Expecting an global address, external symbol, absolute value or register", "<STR_LIT>", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Other", ",", "Ops", ")", ";", "}", "bool", "needsTOCRestore", "=", "false", ";", "if", "(", "!", "isTailCall", "&&", "PPCSubTarget", ".", "isSVR4ABI", "(", ")", "&&", "PPCSubTarget", ".", "isPPC64", "(", ")", ")", "{" ]

LLVM

Mips

CPP

stmt_completion

CPU

7,136

[ "(", "<NUM_LIT>", ")", ";" ]

[ "}", "unsigned", "Dest", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Ptr", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "OldVal", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "NewVal", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Success", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "const", "BasicBlock", "*", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineBasicBlock", "*", "loop1MBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "loop2MBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "exitMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "++", "BB", "->", "getIterator", "(", ")", ";", "MF", "->", "insert", "(", "It", ",", "loop1MBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "loop2MBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "BB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "loop1MBB", ")", ";", "loop1MBB", "->", "addSuccessor", "(", "exitMBB", ")", ";", "loop1MBB", "->", "addSuccessor", "(", "loop2MBB", ")", ";", "loop2MBB", "->", "addSuccessor", "(", "loop1MBB", ")", ";", "loop2MBB", "->", "addSuccessor", "(", "exitMBB", ")", ";", "BB", "=", "loop1MBB", ";", "BuildMI", "(", "BB", ",", "DL", ",", "TII", "->", "get", "(", "LL", ")", ",", "Dest", ")", ".", "addReg", "(", "Ptr", ")", ".", "addImm" ]

GCC

m68k

CPP

stmt_completion

MPU

7,137

[ ")", "{" ]

[ "if", "(", "USE_MOVQ", "(", "i", ")", ")", "return", "MOVQ", ";", "if", "(", "!", "TARGET_COLDFIRE", ")", "{", "if", "(", "USE_MOVQ", "(", "i", "^", "<NUM_LIT>", ")", ")", "return", "NOTB", ";", "if", "(", "USE_MOVQ", "(", "i", "^", "<NUM_LIT>", ")", ")", "return", "NOTW", ";", "if", "(", "i", "==", "-", "<NUM_LIT>", ")", "return", "NEGW", ";", "}", "u", "=", "i", ";", "if", "(", "USE_MOVQ", "(", "(", "u", ">>", "<NUM_LIT>", ")", "|", "(", "u", "<<", "<NUM_LIT>", ")", ")", ")", "return", "SWAP", ";", "if", "(", "TARGET_ISAB" ]

LLVM

XCore

CPP

next_suggestion

MPU

7,138

[ "if", "(", "emitFrameMoves", ")", "{" ]

[ "Register", "Reg", "=", "I", ".", "getReg", "(", ")", ";", "assert", "(", "Reg", "!=", "<STR_LIT>", "::", "<STR_LIT>", "&&", "!", "(", "Reg", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "hasFP", "(", "*", "MF", ")", ")", "&&", "<STR_LIT>", "LR & FP are always handled in emitPrologue", "<STR_LIT>", ")", ";", "MBB", ".", "addLiveIn", "(", "Reg", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "TRI", "->", "getMinimalPhysRegClass", "(", "Reg", ")", ";", "TII", ".", "storeRegToStackSlot", "(", "MBB", ",", "MI", ",", "Reg", ",", "true", ",", "I", ".", "getFrameIdx", "(", ")", ",", "RC", ",", "TRI", ")", ";" ]

LLVM

SystemZ

CPP

code_generation

CPU

7,139

[ "void", "SystemZHazardRecognizer", "::", "emitInstruction", "(", "MachineInstr", "*", "MI", ",", "bool", "TakenBranch", ")", "{", "SUnit", "SU", "(", "MI", ",", "<NUM_LIT>", ")", ";", "SU", ".", "isCall", "=", "MI", "->", "isCall", "(", ")", ";", "const", "MCSchedClassDesc", "*", "SC", "=", "SchedModel", "->", "resolveSchedClass", "(", "MI", ")", ";", "for", "(", "const", "MCWriteProcResEntry", "&", "PRE", ":", "make_range", "(", "SchedModel", "->", "getWriteProcResBegin", "(", "SC", ")", ",", "SchedModel", "->", "getWriteProcResEnd", "(", "SC", ")", ")", ")", "{", "switch", "(", "SchedModel", "->", "getProcResource", "(", "PRE", ".", "ProcResourceIdx", ")", "->", "BufferSize", ")", "{", "case", "<NUM_LIT>", ":", "SU", ".", "hasReservedResource", "=", "true", ";", "break", ";", "case", "<NUM_LIT>", ":", "SU", ".", "isUnbuffered", "=", "true", ";", "break", ";", "default", ":", "break", ";", "}", "}", "unsigned", "GroupSizeBeforeEmit", "=", "CurrGroupSize", ";", "EmitInstruction", "(", "&", "SU", ")", ";", "if", "(", "!", "TakenBranch", "&&", "isBranchRetTrap", "(", "MI", ")", ")", "{", "if", "(", "GroupSizeBeforeEmit", "==", "<NUM_LIT>", ")", "nextGroup", "(", ")", ";", "}", "if", "(", "TakenBranch", "&&", "CurrGroupSize", ">", "<NUM_LIT>", ")", "nextGroup", "(", ")", ";", "assert", "(", "(", "!", "MI", "->", "isTerminator", "(", ")", "||", "isBranchRetTrap", "(", "MI", ")", ")", "&&", "<STR_LIT>", "Scheduler: unhandled terminator!", "<STR_LIT>", ")", ";", "}" ]

[ "EmitInstruction", "-", "This", "callback", "is", "invoked", "when", "an", "instruction", "is", "emitted", ",", "to", "advance", "the", "hazard", "state", "." ]

LLVM

PowerPC

CPP

program_repair

CPU

7,140

[ "<FIXS>", "if", "(", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BCC", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDNZ8", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDNZ", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDZ8", "&&", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BDZ", ")", "<FIXE>" ]

[ "if", "(", "I", "==", "MBB", ".", "begin", "(", ")", ")", "return", "<NUM_LIT>", ";", "<BUGS>", "-", "I", ";", "if", "(", "I", "->", "getOpcode", "(", ")", "!=", "PPC", "::", "BCC", ")", "<BUGE>", "return", "<NUM_LIT>", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

7,141

[ "<STR_LIT>", ";" ]

[ "def", "size_ins", ":", "Operand", "<", "i32", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=" ]

GCC

arm

MD

program_repair

CPU

7,142

[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn", "<STR_LIT>" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,143

[ "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "MaskReg", ")", ".", "addReg", "(", "Mask2Reg", ")", ".", "addReg", "(", "ShiftReg", ")", ";" ]

[ "const", "TargetRegisterClass", "*", "RC", "=", "is64bit", "?", "&", "PPC", "::", "G8RCRegClass", ":", "&", "PPC", "::", "GPRCRegClass", ";", "unsigned", "PtrReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Shift1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "ShiftReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Incr2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "MaskReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Mask3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp2Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp3Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Tmp4Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "TmpDestReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "Ptr1Reg", ";", "unsigned", "TmpReg", "=", "(", "!", "BinOpcode", ")", "?", "Incr2Reg", ":", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BB", "->", "addSuccessor", "(", "loopMBB", ")", ";", "if", "(", "ptrA", "!=", "ZeroReg", ")", "{", "Ptr1Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "ADD8", ":", "PPC", "::", "ADD4", ")", ",", "Ptr1Reg", ")", ".", "addReg", "(", "ptrA", ")", ".", "addReg", "(", "ptrB", ")", ";", "}", "else", "{", "Ptr1Reg", "=", "ptrB", ";", "}", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "Shift1Reg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "is64bit", "?", "PPC", "::", "XORI8", ":", "PPC", "::", "XORI", ")", ",", "ShiftReg", ")", ".", "addReg", "(", "Shift1Reg", ")", ".", "addImm", "(", "is8bit", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "if", "(", "is64bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLDICR", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "RLWINM", ")", ",", "PtrReg", ")", ".", "addReg", "(", "Ptr1Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "SLW", ")", ",", "Incr2Reg", ")", ".", "addReg", "(", "incr", ")", ".", "addReg", "(", "ShiftReg", ")", ";", "if", "(", "is8bit", ")", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask2Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "else", "{", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "LI", ")", ",", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "BB", ",", "dl", ",", "TII", "->", "get", "(", "PPC", "::", "ORI", ")", ",", "Mask2Reg", ")", ".", "addReg", "(", "Mask3Reg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "}" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

7,144

[ "let", "Constraints", "=", "<STR_LIT>", ";" ]

[ "let", "OutOperandList", "=", "(", "outs", "Rdst", ":", "$", "dest", ")", ";", "let", "InOperandList", "=", "(", "ins", "TPCImm", "<", "Isrc", ">", ":", "$", "src", ",", "DimMask", ":", "$", "mask", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_LoadComplexOp", ";", "let", "isReMaterializable", "=", "<NUM_LIT>", ";", "let", "isAsCheapAsAMove", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "mask", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "SrcExtra", "=", "{", "<NUM_LIT>", ",", "mask", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "<NUM_LIT>", "}", ";", "let", "Switches", "=", "sw", ";", "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "VectorPred", "=", "<NUM_LIT>", ";", "let", "PredPolarity", "=", "pred", "{", "<NUM_LIT>", "}", ";", "let", "HasImm", "=", "<NUM_LIT>", ";", "let", "immOpNum", "=", "<NUM_LIT>", ";", "let", "OutOfSlotData", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

7,145

[ "<NUM_LIT>", ";" ]

[ "if", "(", "TM", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ".", "isDarwin", "(", ")", ")", "return", "<NUM_LIT>", ";", "return" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,146

[ ":", "&", "AMDGPU", "::", "SReg_64_XEXECRegClass", ";" ]

[ "const", "TargetRegisterClass", "*", "getWaveMaskRegClass", "(", ")", "const", "{", "return", "isWave32", "?", "&", "AMDGPU", "::", "SReg_32_XM0_XEXECRegClass" ]

LLVM

X86

TD

program_repair

CPU

7,147

[ "<FIXS>", "(", "OpNode", "_", ".", "RC", ":", "$", "src1", ",", "GR32orGR64", ":", "$", "src2", ",", "timm", ":", "$", "src3", ")", ")", "]", ">", ",", "EVEX", ",", "VVVV", ",", "<FIXE>" ]

[ "(", "ins", "_", ".", "RC", ":", "$", "src1", ",", "GR32orGR64", ":", "$", "src2", ",", "u8imm", ":", "$", "src3", ")", ",", "OpcodeStr", "#", "<STR_LIT>", ",", "[", "(", "set", "_", ".", "RC", ":", "$", "dst", ",", "<BUGS>", "(", "OpNode", "_", ".", "RC", ":", "$", "src1", ",", "GR32orGR64", ":", "$", "src2", ",", "timm", ":", "$", "src3", ")", ")", "]", ">", ",", "EVEX_4V", ",", "<BUGE>", "Sched", "[", "WriteVecInsert", "]", ">", ";", "defm", "NAME", ":", "avx512_insert_elt_m", "opc", ",", "OpcodeStr", ",", "OpNode", ",", "_", ",", "LdFrag", ",", "timm", ">", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,148

[ "OutStreamer", ".", "EmitAssemblerFlag", "(", "MCAF_Code16", ")", ";" ]

[ "void", "ARMAsmPrinter", "::", "EmitFunctionEntryLabel", "(", ")", "{", "OutStreamer", ".", "ForceCodeRegion", "(", ")", ";", "if", "(", "AFI", "->", "isThumbFunction", "(", ")", ")", "{" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,149

[ "if", "(", "!", "IdxOn", "||", "!", "(", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_MOV_B32_indirect_write", "||", "I", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_MOV_B32_indirect_read", ")", ")", "return", "false", ";" ]

[ "MachineBasicBlock", "&", "MBB", "=", "*", "MI", ".", "getParent", "(", ")", ";", "const", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "const", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineOperand", "*", "Idx", "=", "TII", "->", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "src0", ")", ";", "Register", "IdxReg", "=", "Idx", "->", "isReg", "(", ")", "?", "Idx", "->", "getReg", "(", ")", ":", "Register", "(", ")", ";", "SmallVector", "<", "MachineInstr", "*", ",", "<NUM_LIT>", ">", "ToRemove", ";", "bool", "IdxOn", "=", "true", ";", "if", "(", "!", "MI", ".", "isIdenticalTo", "(", "First", ")", ")", "return", "false", ";", "for", "(", "MachineBasicBlock", "::", "instr_iterator", "I", "=", "std", "::", "next", "(", "First", ".", "getIterator", "(", ")", ")", ",", "E", "=", "MI", ".", "getIterator", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "if", "(", "I", "->", "isBundle", "(", ")", ")", "continue", ";", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "case", "AMDGPU", "::", "S_SET_GPR_IDX_MODE", ":", "return", "false", ";", "case", "AMDGPU", "::", "S_SET_GPR_IDX_OFF", ":", "IdxOn", "=", "false", ";", "ToRemove", ".", "push_back", "(", "&", "*", "I", ")", ";", "break", ";", "default", ":", "if", "(", "I", "->", "modifiesRegister", "(", "AMDGPU", "::", "M0", ",", "TRI", ")", ")", "return", "false", ";", "if", "(", "IdxReg", "&&", "I", "->", "modifiesRegister", "(", "IdxReg", ",", "TRI", ")", ")", "return", "false", ";", "if", "(", "llvm", "::", "any_of", "(", "I", "->", "operands", "(", ")", ",", "[", "&", "MRI", ",", "this", "]", "(", "const", "MachineOperand", "&", "MO", ")", "{", "return", "MO", ".", "isReg", "(", ")", "&&", "TRI", "->", "isVectorRegister", "(", "MRI", ",", "MO", ".", "getReg", "(", ")", ")", ";", "}", ")", ")", "{" ]

GCC

mmix

MD

stmt_completion

CPU

7,150

[ "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_operand", ":" ]

LLVM

X86

CPP

program_repair

CPU

7,151

[ "<FIXS>", "if", "(", "isDestroy", "&&", "InternalAmt", "&&", "DwarfCFI", "&&", "!", "hasFP", "(", "MF", ")", ")", "<FIXE>" ]

[ "Amount", "-=", "InternalAmt", ";", "<BUGS>", "if", "(", "isDestroy", "&&", "InternalAmt", "&&", "DwarfCFI", "&&", "!", "hasFP", "(", "MF", ")", "&&", "MMI", ".", "usePreciseUnwindInfo", "(", ")", ")", "<BUGE>", "BuildCFI", "(", "MBB", ",", "I", ",", "DL", ",", "MCCFIInstruction", "::", "createAdjustCfaOffset", "(", "nullptr", ",", "-", "InternalAmt", ")", ")", ";" ]

LLVM

ARM64

TD

stmt_completion

CPU

7,152

[ ":", "$", "src2", ",", "<NUM_LIT>", ")", ">", ";" ]

[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "ANDSXrs", "XZR", ",", "GPR64", ":", "$", "src1", ",", "GPR64" ]

LLVM

AMDGPU

CPP

program_repair

GPU

7,153

[ "<FIXS>", "NewOpcode", "=", "ST", "->", "hasTrue16BitInsts", "(", ")", "?", "AMDGPU", "::", "V_FMAAK_F16_t16", ":", "AMDGPU", "::", "V_FMAAK_F16", ";", "<FIXE>" ]

[ "break", ";", "case", "AMDGPU", "::", "V_FMA_F16_e64", ":", "case", "AMDGPU", "::", "V_FMA_F16_gfx9_e64", ":", "<BUGS>", "NewOpcode", "=", "AMDGPU", "::", "V_FMAAK_F16", ";", "<BUGE>", "break", ";", "}", "}" ]

GCC

csky

CPP

stmt_completion

CPU

7,154

[ ";" ]

[ "const_rtx", "x", "=", "*", "iter", ";", "if", "(", "GET_CODE", "(", "x", ")", "==", "UNSPEC", "&&", "(", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_TLS_LABEL", "||", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_PIC_SYMBOL_GOTPC_GRS", ")", ")", "return", "true", ";", "}", "return", "false" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

7,155

[ "auto", "*", "Load", "=", "dyn_cast", "<", "LoadSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

[ "bool", "SystemZDAGToDAGISel", "::", "tryGather", "(", "SDNode", "*", "N", ",", "unsigned", "Opcode", ")", "{", "SDValue", "ElemV", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "*", "ElemN", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "ElemV", ")", ";", "if", "(", "!", "ElemN", ")", "return", "false", ";", "unsigned", "Elem", "=", "ElemN", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "Elem", ">=", "VT", ".", "getVectorNumElements", "(", ")", ")", "return", "false", ";" ]

LLVM

Sparc

CPP

next_suggestion

CPU

7,156

[ "O", "<<", "<STR_LIT>", "\\t sethi\\t", "<STR_LIT>", "<<", "<STR_LIT>", "%hi(_GLOBAL_OFFSET_TABLE_+(.-.LLGETPCH", "<STR_LIT>", "<<", "mfNum", "<<", "'", "_", "'", "<<", "bbNum", "<<", "<STR_LIT>", ")), ", "<STR_LIT>", "<<", "operand", "<<", "'", "\\n", "'", ";" ]

[ "case", "MachineOperand", "::", "MO_Register", ":", "assert", "(", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "MO", ".", "getReg", "(", ")", ")", "&&", "<STR_LIT>", "Operand is not a physical register ", "<STR_LIT>", ")", ";", "operand", "=", "<STR_LIT>", "%", "<STR_LIT>", "+", "LowercaseString", "(", "getRegisterName", "(", "MO", ".", "getReg", "(", ")", ")", ")", ";", "break", ";", "}", "unsigned", "mfNum", "=", "MI", "->", "getParent", "(", ")", "->", "getParent", "(", ")", "->", "getFunctionNumber", "(", ")", ";", "unsigned", "bbNum", "=", "MI", "->", "getParent", "(", ")", "->", "getNumber", "(", ")", ";", "O", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", ".LLGETPCH", "<STR_LIT>", "<<", "mfNum", "<<", "'", "_", "'", "<<", "bbNum", "<<", "<STR_LIT>", ":\\n", "<STR_LIT>", ";", "O", "<<", "<STR_LIT>", "\\tcall\\t.LLGETPC", "<STR_LIT>", "<<", "mfNum", "<<", "'", "_", "'", "<<", "bbNum", "<<", "'", "\\n", "'", ";" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

7,157

[ "let", "PredAddress", "=", "pred", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "SrcA", "=", "coords", ";", "let", "Dest", "=", "dst", ";", "let", "Switches", "=", "sw", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Switches", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "OutOfSlotData", "=", "<NUM_LIT>", ";" ]

GCC

i386

CPP

next_suggestion

CPU

7,158

[ "emit_insn", "(", "insn", ")", ";" ]

[ "machine_mode", "smode", "=", "GET_MODE", "(", "op1", ")", ";", "machine_mode", "inner_dmode", "=", "GET_MODE_INNER", "(", "dmode", ")", ";", "machine_mode", "inner_smode", "=", "GET_MODE_INNER", "(", "smode", ")", ";", "int", "nunits", "=", "<NUM_LIT>", "/", "GET_MODE_SIZE", "(", "inner_dmode", ")", ";", "machine_mode", "sse_dmode", "=", "mode_for_vector", "(", "GET_MODE_INNER", "(", "dmode", ")", ",", "nunits", ")", ".", "require", "(", ")", ";", "machine_mode", "sse_half_dmode", "=", "mode_for_vector", "(", "GET_MODE_INNER", "(", "dmode", ")", ",", "nunits", "/", "<NUM_LIT>", ")", ".", "require", "(", ")", ";", "nunits", "=", "<NUM_LIT>", "/", "GET_MODE_SIZE", "(", "inner_smode", ")", ";", "machine_mode", "sse_smode", "=", "mode_for_vector", "(", "GET_MODE_INNER", "(", "smode", ")", ",", "nunits", ")", ".", "require", "(", ")", ";", "rtx", "dest", "=", "lowpart_subreg", "(", "sse_dmode", ",", "op0", ",", "GET_MODE", "(", "op0", ")", ")", ";", "op1", "=", "lowpart_subreg", "(", "sse_smode", ",", "op1", ",", "GET_MODE", "(", "op1", ")", ")", ";", "op2", "=", "lowpart_subreg", "(", "sse_smode", ",", "op2", ",", "GET_MODE", "(", "op2", ")", ")", ";", "op1", "=", "gen_rtx_fmt_e", "(", "code", ",", "sse_half_dmode", ",", "op1", ")", ";", "op2", "=", "gen_rtx_fmt_e", "(", "code", ",", "sse_half_dmode", ",", "op2", ")", ";", "rtx", "insn", "=", "gen_rtx_SET", "(", "dest", ",", "gen_rtx_VEC_CONCAT", "(", "sse_dmode", ",", "op1", ",", "op2", ")", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,159

[ "<NUM_LIT>", ")", ";" ]

[ "if", "(", "Mnemonic", ".", "endswith", "(", "<STR_LIT>", "s", "<STR_LIT>", ")", "&&", "!", "(", "Mnemonic", "==", "<STR_LIT>", "asrs", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "cps", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "mls", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "movs", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "mrs", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "smmls", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vabs", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vcls", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vmls", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vmrs", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vnmls", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vqabs", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vrecps", "<STR_LIT>", "||", "Mnemonic", "==", "<STR_LIT>", "vrsqrts", "<STR_LIT>", ")", ")", "{", "Mnemonic", "=", "Mnemonic", ".", "slice", "(", "<NUM_LIT>", ",", "Mnemonic", ".", "size", "(", ")", "-", "<NUM_LIT>", ")", ";", "CarrySetting", "=", "true", ";", "}", "if", "(", "Mnemonic", ".", "startswith", "(", "<STR_LIT>", "cps", "<STR_LIT>", ")", ")", "{", "unsigned", "IMod", "=", "StringSwitch", "<", "unsigned", ">", "(", "Mnemonic", ".", "substr", "(", "Mnemonic", ".", "size", "(", ")", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ".", "Case", "(", "<STR_LIT>", "ie", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "Case", "(", "<STR_LIT>", "id", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "Default", "(", "~", "<NUM_LIT>", "U", ")", ";", "if", "(", "IMod", "!=", "~", "<NUM_LIT>", "U", ")", "{", "Mnemonic", "=", "Mnemonic", ".", "slice", "(", "<NUM_LIT>", ",", "Mnemonic", ".", "size", "(", ")", "-" ]

GCC

gcn

MD

stmt_completion

GPU

7,160

[ ")", ")" ]

[ "(", "define_predicate", "<STR_LIT>", "(", "match_code", "<STR_LIT>" ]

GCC

arm

CPP

stmt_completion

CPU

7,161

[ ")", "{" ]

[ "error", "(", "<STR_LIT>", "attribute %<target%> argument not a string", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "char", "*", "argstr", "=", "ASTRDUP", "(", "TREE_STRING_POINTER", "(", "args", ")", ")", ";", "char", "*", "q", ";", "while", "(", "(", "q", "=", "strtok", "(", "argstr", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", ")", "!=", "NULL", ")", "{", "argstr", "=", "NULL", ";", "if", "(", "!", "strcmp", "(", "q", ",", "<STR_LIT>", "thumb", "<STR_LIT>", ")", ")", "{", "opts", "->", "x_target_flags", "|=", "MASK_THUMB", ";", "if", "(", "TARGET_FDPIC", "&&", "!", "arm_arch_thumb2", ")", "sorry", "(", "<STR_LIT>", "FDPIC mode is not supported in Thumb-1 mode", "<STR_LIT>", ")", ";", "}", "else", "if", "(", "!", "strcmp", "(", "q", ",", "<STR_LIT>", "arm", "<STR_LIT>", ")", ")", "opts", "->", "x_target_flags", "&=", "~", "MASK_THUMB", ";", "else", "if", "(", "!", "strcmp", "(", "q", ",", "<STR_LIT>", "general-regs-only", "<STR_LIT>", ")", ")", "opts", "->", "x_target_flags", "|=", "MASK_GENERAL_REGS_ONLY", ";", "else", "if", "(", "startswith", "(", "q", ",", "<STR_LIT>", "fpu=", "<STR_LIT>", ")", ")", "{", "int", "fpu_index", ";", "if", "(", "!", "opt_enum_arg_to_value", "(", "OPT_mfpu_", ",", "q", "+", "<NUM_LIT>", ",", "&", "fpu_index", ",", "CL_TARGET", ")", ")", "{", "error", "(", "<STR_LIT>", "invalid fpu for target attribute or pragma %qs", "<STR_LIT>", ",", "q", ")", ";", "return", "false", ";", "}", "if", "(", "fpu_index", "==", "TARGET_FPU_auto" ]

LLVM

R600

CPP

stmt_completion

GPU

7,162

[ "x", "]", ";" ]

[ "setOperationAction", "(", "ISD", "::", "STORE", ",", "MVT", "::", "v4i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "STORE", ",", "MVT", "::", "v2i32", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v2i32", ",", "MVT", "::", "v2i16", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v2i32", ",", "MVT", "::", "v2i8", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i8", ",", "Custom", ")", ";", "setTruncStoreAction", "(", "MVT", "::", "v4i32", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f32", ",", "MVT", "::", "i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v2f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v2f32", ",", "MVT", "::", "v2i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v4f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v4f32", ",", "MVT", "::", "v4i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v8f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v8f32", ",", "MVT", "::", "v8i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v16f32", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "v16f32", ",", "MVT", "::", "v16i32", ")", ";", "setOperationAction", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f64", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "LOAD", ",", "MVT", "::", "f64", ",", "MVT", "::", "i64", ")", ";", "setOperationAction", "(", "ISD", "::", "CONCAT_VECTORS", ",", "MVT", "::", "v4i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "CONCAT_VECTORS", ",", "MVT", "::", "v4f32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "MVT", "::", "v2i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "MVT", "::", "v2f32", ",", "Custom", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v2i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v2i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v2i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v4i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v4i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v4i8", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v2i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v2i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v2i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "EXTLOAD", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "SEXTLOAD", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setLoadExtAction", "(", "ISD", "::", "ZEXTLOAD", ",", "MVT", "::", "v4i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_CC", ",", "MVT", "::", "i1", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FNEG", ",", "MVT", "::", "v2f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FNEG", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UINT_TO_FP", ",", "MVT", "::", "i64", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "MUL", ",", "MVT", "::", "i64", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIV", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIVREM", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VSELECT", ",", "MVT", "::", "v2f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VSELECT", ",", "MVT", "::", "v4f32", ",", "Expand", ")", ";", "static", "const", "MVT", "::", "SimpleValueType", "IntTypes", "[", "]", "=", "{", "MVT", "::", "v2i32", ",", "MVT", "::", "v4i32", "}", ";", "const", "size_t", "NumIntTypes", "=", "array_lengthof", "(", "IntTypes", ")", ";", "for", "(", "unsigned", "int", "x", "=", "<NUM_LIT>", ";", "x", "<", "NumIntTypes", ";", "++", "x", ")", "{", "MVT", "::", "SimpleValueType", "VT", "=", "IntTypes", "[" ]

LLVM

AArch64

TD

next_suggestion

CPU

7,163

[ "}" ]

[ "def", "roW", ":", "LoadStore8RO", "<", "sz", ",", "V", ",", "opc", ",", "asm", ",", "(", "outs", ")", ",", "(", "ins", "regtype", ":", "$", "Rt", ",", "GPR64sp", ":", "$", "Rn", ",", "GPR32", ":", "$", "Rm", ",", "ro_Wextend8", ":", "$", "extend", ")", ",", "[", "(", "storeop", "(", "Ty", "regtype", ":", "$", "Rt", ")", ",", "(", "ro_Windexed8", "GPR64sp", ":", "$", "Rn", ",", "GPR32", ":", "$", "Rm", ",", "ro_Wextend8", ":", "$", "extend", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteSTIdx", ",", "ReadST", ",", "ReadAdrBase", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

7,164

[ "}" ]

[ "void", "addDeducedCompositeType", "(", "Value", "*", "Val", ",", "Type", "*", "Ty", ")", "{", "DeducedNestedTys", "[", "Val", "]", "=", "Ty", ";" ]

GCC

i386

CPP

next_suggestion

CPU

7,165

[ "if", "(", "!", "(", "*", "asm_str", "==", "'", "*", "'", "||", "strchr", "(", "asm_str", ",", "'", "@", "'", ")", ")", "&&", "(", "new", "_", "id", "=", "i386_pe_maybe_mangle_decl_assembler_name", "(", "decl", ",", "old_id", ")", ")", ")", "XSTR", "(", "symbol", ",", "<NUM_LIT>", ")", "=", "IDENTIFIER_POINTER", "(", "new", "_", "id", ")", ";" ]

[ "gcc_assert", "(", "GET_CODE", "(", "symbol", ")", "==", "SYMBOL_REF", ")", ";", "switch", "(", "TREE_CODE", "(", "decl", ")", ")", "{", "case", "FUNCTION_DECL", ":", "if", "(", "strcmp", "(", "lang_hooks", ".", "name", ",", "<STR_LIT>", "GNU Ada", "<STR_LIT>", ")", "==", "<NUM_LIT>", ")", "{", "tree", "new", "_", "id", ";", "tree", "old_id", "=", "DECL_ASSEMBLER_NAME", "(", "decl", ")", ";", "const", "char", "*", "asm_str", "=", "IDENTIFIER_POINTER", "(", "old_id", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

7,166

[ "i32", "<NUM_LIT>", ")", ")", ",", "$", "src", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "i32", "(", "vecreduce_smax", "(", "v16i8", "MQPR", ":", "$", "src", ")", ")", ")", ",", "(", "i32", "(", "MVE_VMAXVs8", "(", "t2MVNi", "(" ]

GCC

i386

MD

next_suggestion

CPU

7,167

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Videocore

CPP

stmt_completion

DSP

7,168

[ "uint64_t", "Value", ")", "{" ]

[ "static", "unsigned", "adjustFixupValue", "(", "unsigned", "Kind", "," ]

LLVM

Mips

CPP

next_suggestion

CPU

7,169

[ "}" ]

[ "void", "MipsTargetELFStreamer", "::", "emitDirectiveModuleOddSPReg", "(", "bool", "Enabled", ",", "bool", "IsO32ABI", ")", "{", "MipsTargetStreamer", "::", "emitDirectiveModuleOddSPReg", "(", "Enabled", ",", "IsO32ABI", ")", ";", "ABIFlagsSection", ".", "OddSPReg", "=", "Enabled", ";" ]

GCC

i386

CPP

code_generation

CPU

7,170

[ "static", "unsigned", "ix86_add_stmt_cost", "(", "void", "*", "data", ",", "int", "count", ",", "enum", "vect_cost_for_stmt", "kind", ",", "class", "_", "stmt_vec_info", "*", "stmt_info", ",", "int", "misalign", ",", "enum", "vect_cost_model_location", "where", ")", "{", "unsigned", "*", "cost", "=", "(", "unsigned", "*", ")", "data", ";", "unsigned", "retval", "=", "<NUM_LIT>", ";", "bool", "scalar_p", "=", "(", "kind", "==", "scalar_stmt", "||", "kind", "==", "scalar_load", "||", "kind", "==", "scalar_store", ")", ";", "tree", "vectype", "=", "stmt_info", "?", "stmt_vectype", "(", "stmt_info", ")", ":", "NULL_TREE", ";", "int", "stmt_cost", "=", "-", "<NUM_LIT>", ";", "bool", "fp", "=", "false", ";", "machine_mode", "mode", "=", "scalar_p", "?", "SImode", ":", "TImode", ";", "if", "(", "vectype", "!=", "NULL", ")", "{", "fp", "=", "FLOAT_TYPE_P", "(", "vectype", ")", ";", "mode", "=", "TYPE_MODE", "(", "vectype", ")", ";", "if", "(", "scalar_p", ")", "mode", "=", "TYPE_MODE", "(", "TREE_TYPE", "(", "vectype", ")", ")", ";", "}", "if", "(", "(", "kind", "==", "vector_stmt", "||", "kind", "==", "scalar_stmt", ")", "&&", "stmt_info", "&&", "stmt_info", "->", "stmt", "&&", "gimple_code", "(", "stmt_info", "->", "stmt", ")", "==", "GIMPLE_ASSIGN", ")", "{", "tree_code", "subcode", "=", "gimple_assign_rhs_code", "(", "stmt_info", "->", "stmt", ")", ";", "switch", "(", "subcode", ")", "{", "case", "PLUS_EXPR", ":", "case", "POINTER_PLUS_EXPR", ":", "case", "MINUS_EXPR", ":", "if", "(", "kind", "==", "scalar_stmt", ")", "{", "if", "(", "SSE_FLOAT_MODE_P", "(", "mode", ")", "&&", "TARGET_SSE_MATH", ")", "stmt_cost", "=", "ix86_cost", "->", "addss", ";", "else", "if", "(", "X87_FLOAT_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_cost", "->", "fadd", ";", "else", "stmt_cost", "=", "ix86_cost", "->", "add", ";", "}", "else", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "fp", "?", "ix86_cost", "->", "addss", ":", "ix86_cost", "->", "sse_op", ")", ";", "break", ";", "case", "MULT_EXPR", ":", "case", "WIDEN_MULT_EXPR", ":", "case", "MULT_HIGHPART_EXPR", ":", "stmt_cost", "=", "ix86_multiplication_cost", "(", "ix86_cost", ",", "mode", ")", ";", "break", ";", "case", "NEGATE_EXPR", ":", "if", "(", "SSE_FLOAT_MODE_P", "(", "mode", ")", "&&", "TARGET_SSE_MATH", ")", "stmt_cost", "=", "ix86_cost", "->", "sse_op", ";", "else", "if", "(", "X87_FLOAT_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_cost", "->", "fchs", ";", "else", "if", "(", "VECTOR_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "ix86_cost", "->", "sse_op", ")", ";", "else", "stmt_cost", "=", "ix86_cost", "->", "add", ";", "break", ";", "case", "TRUNC_DIV_EXPR", ":", "case", "CEIL_DIV_EXPR", ":", "case", "FLOOR_DIV_EXPR", ":", "case", "ROUND_DIV_EXPR", ":", "case", "TRUNC_MOD_EXPR", ":", "case", "CEIL_MOD_EXPR", ":", "case", "FLOOR_MOD_EXPR", ":", "case", "RDIV_EXPR", ":", "case", "ROUND_MOD_EXPR", ":", "case", "EXACT_DIV_EXPR", ":", "stmt_cost", "=", "ix86_division_cost", "(", "ix86_cost", ",", "mode", ")", ";", "break", ";", "case", "RSHIFT_EXPR", ":", "case", "LSHIFT_EXPR", ":", "case", "LROTATE_EXPR", ":", "case", "RROTATE_EXPR", ":", "{", "tree", "op2", "=", "gimple_assign_rhs2", "(", "stmt_info", "->", "stmt", ")", ";", "stmt_cost", "=", "ix86_shift_rotate_cost", "(", "ix86_cost", ",", "mode", ",", "TREE_CODE", "(", "op2", ")", "==", "INTEGER_CST", ",", "cst_and_fits_in_hwi", "(", "op2", ")", "?", "int_cst_value", "(", "op2", ")", ":", "-", "<NUM_LIT>", ",", "true", ",", "false", ",", "false", ",", "NULL", ",", "NULL", ")", ";", "}", "break", ";", "case", "NOP_EXPR", ":", "if", "(", "tree_nop_conversion_p", "(", "TREE_TYPE", "(", "gimple_assign_lhs", "(", "stmt_info", "->", "stmt", ")", ")", ",", "TREE_TYPE", "(", "gimple_assign_rhs1", "(", "stmt_info", "->", "stmt", ")", ")", ")", ")", "stmt_cost", "=", "<NUM_LIT>", ";", "break", ";", "case", "BIT_IOR_EXPR", ":", "case", "ABS_EXPR", ":", "case", "ABSU_EXPR", ":", "case", "MIN_EXPR", ":", "case", "MAX_EXPR", ":", "case", "BIT_XOR_EXPR", ":", "case", "BIT_AND_EXPR", ":", "case", "BIT_NOT_EXPR", ":", "if", "(", "SSE_FLOAT_MODE_P", "(", "mode", ")", "&&", "TARGET_SSE_MATH", ")", "stmt_cost", "=", "ix86_cost", "->", "sse_op", ";", "else", "if", "(", "VECTOR_MODE_P", "(", "mode", ")", ")", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "ix86_cost", "->", "sse_op", ")", ";", "else", "stmt_cost", "=", "ix86_cost", "->", "add", ";", "break", ";", "default", ":", "break", ";", "}", "}", "combined_fn", "cfn", ";", "if", "(", "(", "kind", "==", "vector_stmt", "||", "kind", "==", "scalar_stmt", ")", "&&", "stmt_info", "&&", "stmt_info", "->", "stmt", "&&", "(", "cfn", "=", "gimple_call_combined_fn", "(", "stmt_info", "->", "stmt", ")", ")", "!=", "CFN_LAST", ")", "switch", "(", "cfn", ")", "{", "case", "CFN_FMA", ":", "stmt_cost", "=", "ix86_vec_cost", "(", "mode", ",", "mode", "==", "SFmode", "?", "ix86_cost", "->", "fmass", ":", "ix86_cost", "->", "fmasd", ")", ";", "break", ";", "default", ":", "break", ";", "}", "if", "(", "(", "kind", "==", "vec_construct", "||", "kind", "==", "vec_to_scalar", ")", "&&", "stmt_info", "&&", "(", "STMT_VINFO_TYPE", "(", "stmt_info", ")", "==", "load_vec_info_type", "||", "STMT_VINFO_TYPE", "(", "stmt_info", ")", "==", "store_vec_info_type", ")", "&&", "STMT_VINFO_MEMORY_ACCESS_TYPE", "(", "stmt_info", ")", "==", "VMAT_ELEMENTWISE", "&&", "TREE_CODE", "(", "DR_STEP", "(", "STMT_VINFO_DATA_REF", "(", "stmt_info", ")", ")", ")", "!=", "INTEGER_CST", ")", "{", "stmt_cost", "=", "ix86_builtin_vectorization_cost", "(", "kind", ",", "vectype", ",", "misalign", ")", ";", "stmt_cost", "*=", "(", "TYPE_VECTOR_SUBPARTS", "(", "vectype", ")", "+", "<NUM_LIT>", ")", ";", "}", "if", "(", "stmt_cost", "==", "-", "<NUM_LIT>", ")", "stmt_cost", "=", "ix86_builtin_vectorization_cost", "(", "kind", ",", "vectype", ",", "misalign", ")", ";", "if", "(", "TARGET_BONNELL", "&&", "kind", "==", "vector_stmt", "&&", "vectype", "&&", "GET_MODE_INNER", "(", "TYPE_MODE", "(", "vectype", ")", ")", "==", "DFmode", ")", "stmt_cost", "*=", "<NUM_LIT>", ";", "if", "(", "where", "==", "vect_body", "&&", "stmt_info", "&&", "stmt_in_inner_loop_p", "(", "stmt_info", ")", ")", "count", "*=", "<NUM_LIT>", ";", "retval", "=", "(", "unsigned", ")", "(", "count", "*", "stmt_cost", ")", ";", "if", "(", "(", "TARGET_SILVERMONT", "||", "TARGET_GOLDMONT", "||", "TARGET_GOLDMONT_PLUS", "||", "TARGET_TREMONT", "||", "TARGET_INTEL", ")", "&&", "stmt_info", "&&", "stmt_info", "->", "stmt", ")", "{", "tree", "lhs_op", "=", "gimple_get_lhs", "(", "stmt_info", "->", "stmt", ")", ";", "if", "(", "lhs_op", "&&", "TREE_CODE", "(", "TREE_TYPE", "(", "lhs_op", ")", ")", "==", "INTEGER_TYPE", ")", "retval", "=", "(", "retval", "*", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "}", "cost", "[", "where", "]", "+=", "retval", ";", "return", "retval", ";", "}" ]

[ "Implement", "targetm.vectorize.add_stmt_cost", "." ]

LLVM

AArch64

CPP

next_suggestion

CPU

7,171

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

LLVM

ARM64

TD

stmt_completion

CPU

7,172

[ "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=" ]

LLVM

X86

CPP

stmt_completion

CPU

7,173

[ ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i8", ")", ")", ";" ]

[ "Adjust", "=", "DAG", ".", "getSelect", "(", "DL", ",", "MVT", "::", "i32", ",", "Cmp", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "Sub", "=", "DAG", ".", "getNode", "(", "ISD", "::", "FSUB", ",", "DL", ",", "TheVT", ",", "Value", ",", "ThreshVal", ")", ";", "Cmp", "=", "DAG", ".", "getSetCC", "(", "DL", ",", "getSetCCResultType", "(", "DAG", ".", "getDataLayout", "(", ")", ",", "*", "DAG", ".", "getContext", "(", ")", ",", "TheVT", ")", ",", "Value", ",", "ThreshVal", ",", "ISD", "::", "SETLT", ")", ";", "Value", "=", "DAG", ".", "getSelect", "(", "DL", ",", "TheVT", ",", "Cmp", ",", "Value", ",", "Sub", ")", ";", "}", "if", "(", "isScalarFPTypeInSSEReg", "(", "TheVT", ")", ")", "{", "assert", "(", "DstTy", "==", "MVT", "::", "i64", "&&", "<STR_LIT>", "Invalid FP_TO_SINT to lower!", "<STR_LIT>", ")", ";", "Chain", "=", "DAG", ".", "getStore", "(", "Chain", ",", "DL", ",", "Value", ",", "StackSlot", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "SSFI", ")", ")", ";", "SDVTList", "Tys", "=", "DAG", ".", "getVTList", "(", "TheVT", ",", "MVT", "::", "Other", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "Chain", ",", "StackSlot", "}", ";", "unsigned", "FLDSize", "=", "TheVT", ".", "getStoreSize", "(", ")", ";", "assert", "(", "FLDSize", "<=", "MemSize", "&&", "<STR_LIT>", "Stack slot not big enough", "<STR_LIT>", ")", ";", "MachineMemOperand", "*", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "SSFI", ")", ",", "MachineMemOperand", "::", "MOLoad", ",", "FLDSize", ",", "FLDSize", ")", ";", "Value", "=", "DAG", ".", "getMemIntrinsicNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Tys", ",", "Ops", ",", "TheVT", ",", "MMO", ")", ";", "Chain", "=", "Value", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "SSFI", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateStackObject", "(", "MemSize", ",", "MemSize", ",", "false", ")", ";", "StackSlot", "=", "DAG", ".", "getFrameIndex", "(", "SSFI", ",", "PtrVT", ")", ";", "}", "MachineMemOperand", "*", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "SSFI", ")", ",", "MachineMemOperand", "::", "MOStore", ",", "MemSize", ",", "MemSize", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "Chain", ",", "Value", ",", "StackSlot", "}", ";", "SDValue", "FIST", "=", "DAG", ".", "getMemIntrinsicNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ")", ",", "Ops", ",", "DstTy", ",", "MMO", ")", ";", "if", "(", "!", "UnsignedFixup", ")", "return", "DAG", ".", "getLoad", "(", "Op", ".", "getValueType", "(", ")", ",", "SDLoc", "(", "Op", ")", ",", "FIST", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ")", ";", "SDValue", "Low32", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i32", ",", "DL", ",", "FIST", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ")", ";", "SDValue", "HighAddr", "=", "DAG", ".", "getMemBasePlusOffset", "(", "StackSlot", ",", "<NUM_LIT>", ",", "DL", ")", ";", "SDValue", "High32", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i32", ",", "DL", ",", "FIST", ",", "HighAddr", ",", "MachinePointerInfo", "(", ")", ")", ";", "High32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "XOR", ",", "DL", ",", "MVT", "::", "i32", ",", "High32", ",", "Adjust", ")", ";", "if", "(", "Subtarget", ".", "is64Bit", "(", ")", ")", "{", "Low32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "MVT", "::", "i64", ",", "Low32", ")", ";", "High32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ANY_EXTEND", ",", "DL", ",", "MVT", "::", "i64", ",", "High32", ")", ";", "High32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "DL", ",", "MVT", "::", "i64", ",", "High32" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

7,174

[ "}" ]

[ "if", "(", "LastFPdOpCycleIdx", ">", "getCurrCycleIdx", "(", ")", ")", "return", "(", "(", "LastFPdOpCycleIdx", "-", "getCurrCycleIdx", "(", ")", ")", "==", "<NUM_LIT>", ")", ";", "return", "(", "(", "getCurrCycleIdx", "(", ")", "-", "LastFPdOpCycleIdx", ")", "==", "<NUM_LIT>", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,175

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "C2_cmpeqp", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_85d5d03f", ",", "TypeALU64", ">", ",", "Enc_fcf7a7", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

CPP

stmt_completion

CPU

7,176

[ "F", ",", "_", "_", "F", ",", "_", "_", "F", "}", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m128", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_set1_ps", "(", "float", "_", "_", "F", ")", "{", "return", "_", "_", "extension__", "(", "_", "_", "m128", ")", "(", "_", "_", "v4sf", ")", "{", "_", "_", "F", ",", "_", "_" ]

GCC

aarch64

MD

stmt_completion

CPU

7,177

[ "<STR_LIT>", ")" ]

[ "(", "define_automaton" ]

GCC

mips

MD

stmt_completion

CPU

7,178

[ "<NUM_LIT>", ")", "(", "match_operand", "<NUM_LIT>", ")", "]", "UNSPEC_SINGLE_CC", ")" ]

[ "[", "(", "ne", "(", "unspec", ":", "CC", "[", "(", "match_operand" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,179

[ "}" ]

[ "clearFlag", "(", "*", "predSet", ",", "<NUM_LIT>", ",", "MO_FLAG_PUSH", ")", ";", "I", "->", "eraseFromParent", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "CfAlu", "=", "FindLastAluClause", "(", "MBB", ")", ";", "if", "(", "CfAlu", "==", "MBB", ".", "end", "(", ")", ")", "break", ";", "assert", "(", "CfAlu", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "CF_ALU_PUSH_BEFORE", ")", ";", "CfAlu", "->", "setDesc", "(", "get", "(", "AMDGPU", "::", "CF_ALU", ")", ")", ";", "break", ";", "}", "case", "AMDGPU", "::", "JUMP", ":", "I", "->", "eraseFromParent", "(", ")", ";", "break", ";", "}", "I", "=", "MBB", ".", "end", "(", ")", ";", "if", "(", "I", "==", "MBB", ".", "begin", "(", ")", ")", "{", "return", "<NUM_LIT>", ";", "}", "--", "I", ";", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "AMDGPU", "::", "JUMP_COND", ":", "{", "MachineInstr", "*", "predSet", "=", "findFirstPredicateSetterFrom", "(", "MBB", ",", "I", ")", ";", "clearFlag", "(", "*", "predSet", ",", "<NUM_LIT>", ",", "MO_FLAG_PUSH", ")", ";", "I", "->", "eraseFromParent", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "CfAlu", "=", "FindLastAluClause", "(", "MBB", ")", ";", "if", "(", "CfAlu", "==", "MBB", ".", "end", "(", ")", ")", "break", ";", "assert", "(", "CfAlu", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "CF_ALU_PUSH_BEFORE", ")", ";", "CfAlu", "->", "setDesc", "(", "get", "(", "AMDGPU", "::", "CF_ALU", ")", ")", ";", "break", ";", "}", "case", "AMDGPU", "::", "JUMP", ":", "I", "->", "eraseFromParent", "(", ")", ";", "break", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,180

[ "}" ]

[ "def", "A2_vrsadub", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_bafaade3", ",", "TypeM", ">", ",", "Enc_a56825", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

LLVM

Mips

CPP

next_suggestion

CPU

7,181

[ "int64_t", "LeftLoadOffset", "=", "<NUM_LIT>", ",", "RightLoadOffset", "=", "<NUM_LIT>", ";" ]

[ "unsigned", "SrcReg", "=", "SrcRegOp", ".", "getReg", "(", ")", ";", "int64_t", "OffsetValue", "=", "OffsetImmOp", ".", "getImm", "(", ")", ";", "unsigned", "ATReg", "=", "<NUM_LIT>", ";", "bool", "LoadedOffsetInAT", "=", "false", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "OffsetValue", "+", "<NUM_LIT>", ")", "||", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "OffsetValue", ")", ")", "{", "ATReg", "=", "getATReg", "(", "IDLoc", ")", ";", "if", "(", "!", "ATReg", ")", "return", "true", ";", "LoadedOffsetInAT", "=", "true", ";", "warnIfNoMacro", "(", "IDLoc", ")", ";", "if", "(", "loadImmediate", "(", "OffsetValue", ",", "ATReg", ",", "Mips", "::", "NoRegister", ",", "!", "ABI", ".", "ArePtrs64bit", "(", ")", ",", "true", ",", "IDLoc", ",", "Out", ",", "STI", ")", ")", "return", "true", ";", "if", "(", "SrcReg", "!=", "Mips", "::", "ZERO", "&&", "SrcReg", "!=", "Mips", "::", "ZERO_64", ")", "TOut", ".", "emitAddu", "(", "ATReg", ",", "ATReg", ",", "SrcReg", ",", "ABI", ".", "ArePtrs64bit", "(", ")", ",", "STI", ")", ";", "}", "unsigned", "FinalSrcReg", "=", "LoadedOffsetInAT", "?", "ATReg", ":", "SrcReg", ";" ]

GCC

rs6000

MD

stmt_completion

CPU

7,182

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "rotate", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>" ]

LLVM

Mips

CPP

next_suggestion

CPU

7,183

[ "return", "true", ";" ]

[ "TII", ".", "copyPhysReg", "(", "MBB", ",", "I", ",", "DL", ",", "Mips", "::", "T0", ",", "Reg", ",", "true", ")", ";", "TII", ".", "copyPhysReg", "(", "MBB", ",", "UseMI", ",", "DL", ",", "Reg", ",", "Mips", "::", "T0", ",", "true", ")", ";" ]

GCC

i386

CPP

stmt_completion

CPU

7,184

[ "v2df", ")", "_", "_", "B", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]

[ "return", "(", "_", "_", "m128d", ")", "_", "_", "builtin_ia32_vpermi2varpd128_mask", "(", "(", "_", "_", "v2df", ")", "_", "_", "A", ",", "(", "_", "_", "v2di", ")", "_", "_", "I", ",", "(", "_", "_" ]

LLVM

AArch64

TD

next_suggestion

CPU

7,185

[ "}" ]

[ "def", "SWr", ":", "BaseAddSubCarrySetFlags", "<", "isSub", ",", "GPR32", ",", "asm_setflags", ",", "OpNode_setflags", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

7,186

[ ";" ]

[ "MCSection", "*", "getExplicitSectionGlobal", "(", "const", "GlobalValue", "*", "GV", ",", "SectionKind", "Kind", ",", "Mangler", "&", "Mang", ",", "const", "TargetMachine", "&", "TM", ")", "const", "override", "{", "return", "DataSection" ]

GCC

aarch64

MD

stmt_completion

CPU

7,187

[ ")" ]

[ "(", "V4HF", "<STR_LIT>", ")", "(", "V8HF", "<STR_LIT>", ")", "V2SF", "V4SF", "V2DF", "]" ]

GCC

rs6000

MD

stmt_completion

CPU

7,188

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit" ]

GCC

bfin

MD

stmt_completion

DSP

7,189

[ ")", "]", ")" ]

[ "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

m68k

MD

next_suggestion

MPU

7,190

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "lshiftrt", ":", "HI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

LLVM

AArch64

CPP

next_suggestion

CPU

7,191

[ "case", "TargetOpcode", "::", "G_BITCAST", ":" ]

[ "void", "AArch64RegisterBankInfo", "::", "applyMappingImpl", "(", "const", "OperandsMapper", "&", "OpdMapper", ")", "const", "{", "switch", "(", "OpdMapper", ".", "getMI", "(", ")", ".", "getOpcode", "(", ")", ")", "{", "case", "TargetOpcode", "::", "G_OR", ":" ]

LLVM

X86

TD

program_repair

CPU

7,192

[ "<FIXS>", "VEX", ",", "Sched", "[", "WriteVecStore", "]", ">", ";", "<FIXE>", "<FIXS>", "Sched", "[", "WriteVecLoad", "]", ">", ";", "<FIXE>" ]

[ "def", "VMOVSDto64mr", ":", "VRS2I", "<NUM_LIT>", ",", "MRMDestMem", ",", "(", "outs", ")", ",", "(", "ins", "i64mem", ":", "$", "dst", ",", "FR64", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "store", "(", "i64", "(", "bitconvert", "FR64", ":", "$", "src", ")", ")", ",", "addr", ":", "$", "dst", ")", "]", ">", ",", "<BUGS>", "VEX", ",", "Sched", "[", "WriteStore", "]", ">", ";", "<BUGE>", "def", "MOV64toSDrm", ":", "S2SI", "<NUM_LIT>", ",", "MRMSrcMem", ",", "(", "outs", "FR64", ":", "$", "dst", ")", ",", "(", "ins", "i64mem", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "set", "FR64", ":", "$", "dst", ",", "(", "bitconvert", "(", "loadi64", "addr", ":", "$", "src", ")", ")", ")", "]", ">", ",", "<BUGS>", "Sched", "[", "WriteLoad", "]", ">", ";", "<BUGE>", "def", "MOVSDto64rr", ":", "RS2I", "<NUM_LIT>", ",", "MRMDestReg", ",", "(", "outs", "GR64", ":", "$", "dst", ")", ",", "(", "ins", "FR64", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "set", "GR64", ":", "$", "dst", ",", "(", "bitconvert", "FR64", ":", "$", "src", ")", ")", "]", ">", "," ]

GCC

i386

CPP

next_suggestion

CPU

7,193

[ "emit_insn", "(", "gen_divxf3", "(", "e2", ",", "e1", ",", "e2", ")", ")", ";" ]

[ "emit_insn", "(", "gen_addxf3", "(", "e2", ",", "op1", ",", "op1", ")", ")", ";", "emit_insn", "(", "gen_absxf2", "(", "e2", ",", "e2", ")", ")", ";", "emit_insn", "(", "gen_negxf2", "(", "e2", ",", "e2", ")", ")", ";", "emit_insn", "(", "gen_expm1xf2", "(", "e1", ",", "e2", ")", ")", ";", "cst2", "=", "force_reg", "(", "XFmode", ",", "CONST2_RTX", "(", "XFmode", ")", ")", ";", "emit_insn", "(", "gen_addxf3", "(", "e2", ",", "e1", ",", "cst2", ")", ")", ";" ]

LLVM

X86

TD

program_repair

CPU

7,194

[ "<FIXS>", "def", ":", "InstRW", "[", "SBWriteResGroup104", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<FIXE>" ]

[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "}", "<BUGS>", "def", ":", "InstRW", "[", "SBWriteResGroup104", "]", ",", "(", "instregex", "<STR_LIT>", ",", "<STR_LIT>", ")", ">", ";", "<BUGE>", "def", "SBWriteResGroup106", ":", "SchedWriteRes", "[", "SBPort1", ",", "SBPort23", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]

GCC

msp430

CPP

program_repair

MPU

7,195

[ "<FIXS>", "F", "(", "emit_insn", "(", "gen_addpsi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ")", ";", "<FIXE>", "<FIXS>", "F", "(", "emit_insn", "(", "gen_addhi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ")", ";", "<FIXE>" ]

[ "{", "inc", "=", "GEN_INT", "(", "amount", ")", ";", "if", "(", "TARGET_LARGE", ")", "<BUGS>", "emit_insn", "(", "gen_addpsi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ";", "<BUGE>", "else", "<BUGS>", "emit_insn", "(", "gen_addhi3", "(", "sp", ",", "sp", ",", "inc", ")", ")", ";", "<BUGE>", "}", "}" ]

LLVM

X86

CPP

stmt_completion

CPU

7,196

[ ",", "F", ")", ")", ";" ]

[ "return", "TargetTransformInfo", "(", "X86TTIImpl", "(", "this" ]

GCC

rs6000

MD

stmt_completion

CPU

7,197

[ "operands", "[", "<NUM_LIT>", "]", ",", "false", ")" ]

[ "{", "rs6000_secondary_reload_gpr", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", "," ]

GCC

i386

CPP

next_suggestion

CPU

7,198

[ "insn_count", "++", ";" ]

[ "static", "int", "ix86_count_insn_bb", "(", "basic_block", "bb", ")", "{", "rtx_insn", "*", "insn", ";", "int", "insn_count", "=", "<NUM_LIT>", ";", "FOR_BB_INSNS", "(", "bb", ",", "insn", ")", "{", "if", "(", "JUMP_P", "(", "insn", ")", "&&", "ANY_RETURN_P", "(", "PATTERN", "(", "insn", ")", ")", ")", "break", ";", "if", "(", "NONDEBUG_INSN_P", "(", "insn", ")", "&&", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "!=", "USE", "&&", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "!=", "CLOBBER", ")", "{" ]

LLVM

AMDGPU

TD

program_repair

GPU

7,199

[ "<FIXS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ",", "<NUM_LIT>", ")", ")", "<FIXE>", "<FIXS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ",", "<NUM_LIT>", ")", ")", "<FIXE>" ]

[ "def", ":", "Pat", "(", "smrd_load", "(", "SMRDImm", "i64", ":", "$", "sbase", ",", "i32", ":", "$", "offset", ")", ")", ",", "<BUGS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ")", ")", "<BUGE>", ">", ";", "def", ":", "Pat", "(", "smrd_load", "(", "SMRDSgpr", "i64", ":", "$", "sbase", ",", "i32", ":", "$", "offset", ")", ")", ",", "<BUGS>", "(", "vt", "(", "!", "cast", "SM_Pseudo", ">", "(", "Instr", "#", "<STR_LIT>", ")", "$", "sbase", ",", "$", "offset", ")", ")", "<BUGE>", ">", ";", "}" ]