Datasets:
docz1105
/
ComBack_Plus_Plus

Dataset card Data Studio Files
Compiler_Type
stringclasses
2 values
Target
stringclasses
176 values
Programming Language
stringclasses
3 values
Task
stringclasses
4 values
Target_Type
stringclasses
7 values
Idx
int64
0
636k
Ground_Truth
listlengths
0
2.32k
Input
listlengths
1
1.02k
LLVM
Hexagon
CPP
code_generation
DSP
7,000
[ "virtual", "const", "char", "*", "getPassName", "(", ")", "const", "{", "return", "<STR_LIT>", "Hexagon generate predicate operations", "<STR_LIT>", ";", "}" ]
[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]
GCC
sh
CPP
next_suggestion
CPU
7,001
[ "rtx", "pat", "=", "PATTERN", "(", "prev", ")", ";" ]
[ "rtx_insn", "*", "prev", "=", "prev_real_insn", "(", "prev_active_insn", "(", "barrier_or_label", ")", ")", ";", "for", "(", "slot", "=", "<NUM_LIT>", ",", "credit", "=", "(", "<NUM_LIT>", "<<", "(", "CACHE_LOG", "-", "<NUM_LIT>", ")", ")", "+", "<NUM_LIT>", ";", "credit", ">=", "<NUM_LIT>", "&&", "prev", "&&", "NONJUMP_INSN_P", "(", "prev", ")", ";", "prev", "=", "prev_real_insn", "(", "prev", ")", ")", "{", "jump_to_next", "=", "false", ";", "if", "(", "GET_CODE", "(", "PATTERN", "(", "prev", ")", ")", "==", "USE", "||", "GET_CODE", "(", "PATTERN", "(", "prev", ")", ")", "==", "CLOBBER", ")", "continue", ";", "if", "(", "rtx_sequence", "*", "prev_seq", "=", "dyn_cast", "<", "rtx_sequence", "*", ">", "(", "PATTERN", "(", "prev", ")", ")", ")", "{", "prev", "=", "prev_seq", "->", "insn", "(", "<NUM_LIT>", ")", ";", "if", "(", "INSN_UID", "(", "prev", ")", "==", "INSN_UID", "(", "next", ")", ")", "{", "jump_to_next", "=", "true", ";", "continue", ";", "}", "}", "if", "(", "slot", "&&", "get_attr_in_delay_slot", "(", "prev", ")", "==", "IN_DELAY_SLOT_YES", ")", "slot", "=", "<NUM_LIT>", ";", "credit", "-=", "get_attr_length", "(", "prev", ")", ";", "}", "if", "(", "prev", "&&", "jump_to_label_p", "(", "prev", ")", ")", "{", "rtx_insn", "*", "x", ";", "if", "(", "jump_to_next", "||", "next_real_insn", "(", "JUMP_LABEL_AS_INSN", "(", "prev", ")", ")", "==", "next", "||", "JUMP_LABEL", "(", "prev", ")", "==", "next_nonnote_insn", "(", "next", ")", "||", "(", "x", "=", "(", "NEXT_INSN", "(", "NEXT_INSN", "(", "PREV_INSN", "(", "prev", ")", ")", ")", ")", ",", "(", "INSN_P", "(", "x", ")", "&&", "(", "INSN_CODE", "(", "x", ")", "==", "CODE_FOR_block_branch_redirect", "||", "INSN_CODE", "(", "x", ")", "==", "CODE_FOR_indirect_jump_scratch", "||", "INSN_CODE", "(", "x", ")", "==", "CODE_FOR_stuff_delay_slot", ")", ")", ")", ")", "{" ]
LLVM
Hexagon
TD
next_suggestion
DSP
7,002
[ "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]
[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]
GCC
sh
CPP
code_generation
CPU
7,003
[ "rtx", "sh_remove_overlapping_post_inc", "(", "rtx", "dst", ",", "rtx", "src", ")", "{", "if", "(", "!", "MEM_P", "(", "src", ")", ")", "return", "src", ";", "rtx", "addr", "=", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "addr", ")", "==", "POST_INC", "&&", "reg_overlap_mentioned_p", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ",", "dst", ")", ")", "return", "replace_equiv_address", "(", "src", ",", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", ";", "gcc_assert", "(", "GET_CODE", "(", "addr", ")", "!=", "POST_MODIFY", ")", ";", "return", "src", ";", "}" ]
[ "Given", "a", "move", "insn", "destiation", "and", "a", "source", ",", "make", "sure", "that", "the", "move", "source", "operand", "is", "not", "a", "post-inc", "mem", "load", "with", "the", "same", "address", "reg", "as", "the", "destination", ".", "Returns", "the", "modified", "source", "operand", "with", "the", "post-inc", "removed", "if", "necessary", "." ]
LLVM
AArch64
CPP
stmt_completion
CPU
7,004
[ "false", ";" ]
[ "static", "bool", "selectCopy", "(", "MachineInstr", "&", "I", ",", "const", "TargetInstrInfo", "&", "TII", ",", "MachineRegisterInfo", "&", "MRI", ",", "const", "TargetRegisterInfo", "&", "TRI", ",", "const", "RegisterBankInfo", "&", "RBI", ")", "{", "Register", "DstReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "SrcReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "RegisterBank", "&", "DstRegBank", "=", "*", "RBI", ".", "getRegBank", "(", "DstReg", ",", "MRI", ",", "TRI", ")", ";", "const", "RegisterBank", "&", "SrcRegBank", "=", "*", "RBI", ".", "getRegBank", "(", "SrcReg", ",", "MRI", ",", "TRI", ")", ";", "const", "TargetRegisterClass", "*", "SrcRC", ";", "const", "TargetRegisterClass", "*", "DstRC", ";", "std", "::", "tie", "(", "SrcRC", ",", "DstRC", ")", "=", "getRegClassesForCopy", "(", "I", ",", "TII", ",", "MRI", ",", "TRI", ",", "RBI", ")", ";", "if", "(", "!", "DstRC", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Unexpected dest size ", "<STR_LIT>", "<<", "RBI", ".", "getSizeInBits", "(", "DstReg", ",", "MRI", ",", "TRI", ")", "<<", "'", "\\n", "'", ")", ";", "return", "false", ";", "}", "bool", "KnownValid", "=", "false", ";", "auto", "CheckCopy", "=", "[", "&", "]", "(", ")", "{", "assert", "(", "(", "I", ".", "isCopy", "(", ")", "||", "(", "!", "Register", "::", "isPhysicalRegister", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", "&&", "!", "Register", "::", "isPhysicalRegister", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", ")", "&&", "<STR_LIT>", "No phys reg on generic operator!", "<STR_LIT>", ")", ";", "assert", "(", "KnownValid", "||", "isValidCopy", "(", "I", ",", "DstRegBank", ",", "MRI", ",", "TRI", ",", "RBI", ")", ")", ";", "(", "void", ")", "KnownValid", ";", "return", "true", ";", "}", ";", "if", "(", "I", ".", "isCopy", "(", ")", ")", "{", "if", "(", "!", "SrcRC", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Couldn't determine source register class\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "unsigned", "SrcSize", "=", "TRI", ".", "getRegSizeInBits", "(", "*", "SrcRC", ")", ";", "unsigned", "DstSize", "=", "TRI", ".", "getRegSizeInBits", "(", "*", "DstRC", ")", ";", "if", "(", "SrcSize", ">", "DstSize", ")", "{", "unsigned", "SubReg", "=", "<NUM_LIT>", ";", "if", "(", "getMinSizeForRegBank", "(", "SrcRegBank", ")", ">", "DstSize", ")", "{", "const", "TargetRegisterClass", "*", "SubregRC", "=", "getMinClassForRegBank", "(", "DstRegBank", ",", "SrcSize", ",", "true", ")", ";", "getSubRegForClass", "(", "DstRC", ",", "TRI", ",", "SubReg", ")", ";", "MachineIRBuilder", "MIB", "(", "I", ")", ";", "auto", "Copy", "=", "MIB", ".", "buildCopy", "(", "{", "SubregRC", "}", ",", "{", "SrcReg", "}", ")", ";", "copySubReg", "(", "I", ",", "MRI", ",", "RBI", ",", "Copy", ".", "getReg", "(", "<NUM_LIT>", ")", ",", "DstRC", ",", "SubReg", ")", ";", "}", "else", "{", "const", "TargetRegisterClass", "*", "SubregRC", "=", "getMinClassForRegBank", "(", "SrcRegBank", ",", "DstSize", ",", "true", ")", ";", "getSubRegForClass", "(", "SubregRC", ",", "TRI", ",", "SubReg", ")", ";", "copySubReg", "(", "I", ",", "MRI", ",", "RBI", ",", "SrcReg", ",", "DstRC", ",", "SubReg", ")", ";", "}", "return", "CheckCopy", "(", ")", ";", "}", "if", "(", "DstRegBank", ".", "getID", "(", ")", "!=", "SrcRegBank", ".", "getID", "(", ")", ")", "{", "if", "(", "DstRegBank", ".", "getID", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "DstSize", "==", "<NUM_LIT>", "&&", "SrcSize", "==", "<NUM_LIT>", ")", "{", "Register", "PromoteReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "BuildMI", "(", "*", "I", ".", "getParent", "(", ")", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "PromoteReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addUse", "(", "SrcReg", ")", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MachineOperand", "&", "RegOp", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "RegOp", ".", "setReg", "(", "PromoteReg", ")", ";", "KnownValid", "=", "true", ";", "}", "}", "if", "(", "Register", "::", "isPhysicalRegister", "(", "DstReg", ")", ")", "return", "CheckCopy", "(", ")", ";", "}", "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "DstReg", ",", "*", "DstRC", ",", "MRI", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Failed to constrain ", "<STR_LIT>", "<<", "TII", ".", "getName", "(", "I", ".", "getOpcode", "(", ")", ")", "<<", "<STR_LIT>", " operand\\n", "<STR_LIT>", ")", ";", "return" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
7,005
[ ")", ";" ]
[ "const", "TargetRegisterClass", "*", "RC", ";", "if", "(", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "Reg", ")", ")", "RC", "=", "MRI", ".", "getRegClass", "(", "Reg", ")", ";", "else", "RC", "=", "getPhysRegClass", "(", "Reg" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
7,006
[ "}" ]
[ "const", "LLT", "EltTy", "=", "Ty", ".", "getScalarType", "(", ")", ";", "return", "EltTy", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "&&", "Ty", ".", "getNumElements", "(", ")", ">", "<NUM_LIT>", ";", "}", ";" ]
GCC
arm
CPP
stmt_completion
CPU
7,007
[ "_", "_", "p", ")", ";" ]
[ "return", "_", "_", "builtin_mve_vcmpcsq_m_uv16qi", "(", "_", "_", "a", ",", "_", "_", "b", "," ]
LLVM
FISC
CPP
code_generation
CPU
7,008
[ "unsigned", "FISCInstrInfo", "::", "isStoreToStackSlot", "(", "const", "MachineInstr", "*", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "return", "<NUM_LIT>", ";", "}" ]
[ "isStoreToStackSlot", "-", "If", "the", "specified", "machine", "instruction", "is", "a", "direct", "store", "to", "a", "stack", "slot", ",", "return", "the", "virtual", "or", "physical", "register", "number", "of", "the", "source", "reg", "along", "with", "the", "FrameIndex", "of", "the", "loaded", "stack", "slot", "." ]
GCC
crx
CPP
code_generation
CPU
7,009
[ "int", "crx_const_double_ok", "(", "rtx", "op", ")", "{", "if", "(", "GET_MODE", "(", "op", ")", "==", "DFmode", ")", "{", "REAL_VALUE_TYPE", "r", ";", "long", "l", "[", "<NUM_LIT>", "]", ";", "REAL_VALUE_FROM_CONST_DOUBLE", "(", "r", ",", "op", ")", ";", "REAL_VALUE_TO_TARGET_DOUBLE", "(", "r", ",", "l", ")", ";", "return", "(", "UNSIGNED_INT_FITS_N_BITS", "(", "l", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", "&&", "UNSIGNED_INT_FITS_N_BITS", "(", "l", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "}", "if", "(", "GET_MODE", "(", "op", ")", "==", "SFmode", ")", "{", "REAL_VALUE_TYPE", "r", ";", "long", "l", ";", "REAL_VALUE_FROM_CONST_DOUBLE", "(", "r", ",", "op", ")", ";", "REAL_VALUE_TO_TARGET_SINGLE", "(", "r", ",", "l", ")", ";", "return", "UNSIGNED_INT_FITS_N_BITS", "(", "l", ",", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "}", "return", "(", "UNSIGNED_INT_FITS_N_BITS", "(", "CONST_DOUBLE_LOW", "(", "op", ")", ",", "<NUM_LIT>", ")", "&&", "UNSIGNED_INT_FITS_N_BITS", "(", "CONST_DOUBLE_HIGH", "(", "op", ")", ",", "<NUM_LIT>", ")", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "}" ]
[ "Check", "if", "a", "const_double", "is", "ok", "for", "crx", "store-immediate", "instructions" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
7,010
[ "default", ":" ]
[ "case", "FK_SecRel_1", ":", "case", "FK_Data_1", ":", "return", "<NUM_LIT>", ";", "case", "FK_SecRel_2", ":", "case", "FK_Data_2", ":", "return", "<NUM_LIT>", ";", "case", "FK_SecRel_4", ":", "case", "FK_Data_4", ":", "case", "FK_PCRel_4", ":", "return", "<NUM_LIT>", ";", "case", "FK_SecRel_8", ":", "case", "FK_Data_8", ":", "return", "<NUM_LIT>", ";" ]
LLVM
TPC
CPP
code_generation
Virtual ISA
7,011
[ "bool", "TPCRegisterInfo", "::", "getRegAllocationHints", "(", "unsigned", "VirtReg", ",", "ArrayRef", "<", "MCPhysReg", ">", "Order", ",", "SmallVectorImpl", "<", "MCPhysReg", ">", "&", "Hints", ",", "const", "MachineFunction", "&", "MF", ",", "const", "VirtRegMap", "*", "VRM", ",", "const", "LiveRegMatrix", "*", "Matrix", ")", "const", "{", "const", "MachineRegisterInfo", "*", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "const", "TargetRegisterInfo", "*", "TRI", "=", "MF", ".", "getSubtarget", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "MRI", "->", "getRegClass", "(", "VirtReg", ")", ";", "SmallSet", "<", "unsigned", ",", "<NUM_LIT>", ">", "ConnectedPhysRegs", ";", "for", "(", "auto", "&", "Use", ":", "MRI", "->", "use_instructions", "(", "VirtReg", ")", ")", "{", "if", "(", "Use", ".", "isCopy", "(", ")", ")", "{", "Register", "PhysReg", ";", "MachineOperand", "&", "DstMO", "=", "Use", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "&", "SrcMO", "=", "Use", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "*", "VirtRegMO", "=", "nullptr", ";", "if", "(", "DstMO", ".", "getReg", "(", ")", ".", "isPhysical", "(", ")", ")", "{", "PhysReg", "=", "DstMO", ".", "getReg", "(", ")", ";", "if", "(", "DstMO", ".", "getSubReg", "(", ")", ")", "PhysReg", "=", "TRI", "->", "getSubReg", "(", "PhysReg", ",", "DstMO", ".", "getSubReg", "(", ")", ")", ";", "VirtRegMO", "=", "&", "SrcMO", ";", "}", "else", "if", "(", "SrcMO", ".", "getReg", "(", ")", ".", "isPhysical", "(", ")", ")", "{", "PhysReg", "=", "SrcMO", ".", "getReg", "(", ")", ";", "if", "(", "SrcMO", ".", "getSubReg", "(", ")", ")", "PhysReg", "=", "TRI", "->", "getSubReg", "(", "PhysReg", ",", "SrcMO", ".", "getSubReg", "(", ")", ")", ";", "VirtRegMO", "=", "&", "DstMO", ";", "}", "if", "(", "!", "PhysReg", ")", "continue", ";", "if", "(", "RC", "->", "contains", "(", "PhysReg", ")", ")", "{", "ConnectedPhysRegs", ".", "insert", "(", "PhysReg", ")", ";", "continue", ";", "}", "if", "(", "VirtRegMO", "->", "getSubReg", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "unsigned", "SuperReg", "=", "TRI", "->", "getMatchingSuperReg", "(", "PhysReg", ",", "VirtRegMO", "->", "getSubReg", "(", ")", ",", "RC", ")", ")", "ConnectedPhysRegs", ".", "insert", "(", "SuperReg", ")", ";", "}", "}", "}", "if", "(", "!", "ConnectedPhysRegs", ".", "empty", "(", ")", ")", "{", "for", "(", "MCPhysReg", "Reg", ":", "Order", ")", "if", "(", "ConnectedPhysRegs", ".", "count", "(", "Reg", ")", "&&", "!", "MRI", "->", "isReserved", "(", "Reg", ")", ")", "Hints", ".", "push_back", "(", "Reg", ")", ";", "}", "return", "TargetRegisterInfo", "::", "getRegAllocationHints", "(", "VirtReg", ",", "Order", ",", "Hints", ",", "MF", ",", "VRM", ")", ";", "}" ]
[ "Get", "a", "list", "of", "'hint", "'", "registers", "that", "the", "register", "allocator", "should", "try", "first", "when", "allocating", "a", "physical", "register", "for", "the", "virtual", "register", "VirtReg", "." ]
LLVM
ARM
CPP
program_repair
CPU
7,012
[ "<FIXS>", "NumExtraCSSpill", "++", ";", "<FIXE>", "<FIXS>", "while", "(", "(", "RegsNeeded", ">", "NumExtraCSSpill", ")", "&&", "RS", ")", "{", "<FIXE>" ]
[ "for", "(", "unsigned", "Reg", ":", "Extras", ")", "{", "SavedRegs", ".", "set", "(", "Reg", ")", ";", "if", "(", "!", "MRI", ".", "isPhysRegUsed", "(", "Reg", ")", ")", "<BUGS>", "ExtraCSSpill", "=", "true", ";", "<BUGE>", "}", "}", "<BUGS>", "if", "(", "!", "ExtraCSSpill", "&&", "RS", ")", "{", "<BUGE>", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Reserving emergency spill slot\\n", "<STR_LIT>", ")", ";", "const", "TargetRegisterClass", "&", "RC", "=", "ARM", "::", "GPRRegClass", ";" ]
GCC
mips
MD
stmt_completion
CPU
7,013
[ "<STR_LIT>", ")" ]
[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit", "<STR_LIT>" ]
LLVM
WebAssembly
CPP
next_suggestion
Virtual ISA
7,014
[ "return", "S", ";" ]
[ "S", "+=", "typeListToString", "(", "Sig", "->", "Params", ")", ";", "S", "+=", "<STR_LIT>", ") -> (", "<STR_LIT>", ";", "S", "+=", "typeListToString", "(", "Sig", "->", "Returns", ")", ";", "S", "+=", "<STR_LIT>", ")", "<STR_LIT>", ";" ]
GCC
arm
MD
stmt_completion
CPU
7,015
[ "<STR_LIT>", ")" ]
[ "(", "define_automaton" ]
LLVM
ARM
TD
stmt_completion
CPU
7,016
[ ")", ",", "itin", ",", "OpcodeStr", ",", "Dt", ",", "[", "(", "set", "QPR", ":", "$", "Vd", ",", "(", "ResTy", "(", "IntOp", "(", "OpTy", "QPR", ":", "$", "Vm", ")", ")", ")", ")", "]", ">", ";" ]
[ "class", "N2VQIntXnp", "<", "bits", "<", "<NUM_LIT>", ">", "op19_18", ",", "bits", "<", "<NUM_LIT>", ">", "op17_16", ",", "bits", "<", "<NUM_LIT>", ">", "op10_8", ",", "bit", "op6", ",", "bit", "op7", ",", "InstrItinClass", "itin", ",", "string", "OpcodeStr", ",", "string", "Dt", ",", "ValueType", "ResTy", ",", "ValueType", "OpTy", ",", "SDPatternOperator", "IntOp", ">", ":", "N2Vnp", "<", "op19_18", ",", "op17_16", ",", "op10_8", ",", "op7", ",", "op6", ",", "(", "outs", "QPR", ":", "$", "Vd", ")", ",", "(", "ins", "QPR", ":", "$", "Vm" ]
LLVM
Kudeyar
CPP
stmt_completion
CPU
7,017
[ ";" ]
[ "for", "(", "MachineBasicBlock", "::", "instr_iterator", "it", "=", "BB", "->", "begin", "(", ")", ";", "it", "!=", "BB", "->", "end", "(", ")", ";", "it", "++", ")", "{", "MachineInstr", "*", "insn", "=", "it", ";", "printf", "(", "<STR_LIT>", ">> insn = %d\\n", "<STR_LIT>", ",", "insn", "->", "getOpcode", "(", ")", ")", ";", "}", "printf", "(", "<STR_LIT>", "\\n", "<STR_LIT>", ")" ]
GCC
i386
MD
stmt_completion
CPU
7,018
[ ")" ]
[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM
Hexagon
TD
next_suggestion
DSP
7,019
[ "let", "addrMode", "=", "PostInc", ";" ]
[ "def", "L2_loadrub_pci", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ",", "IntRegs", ":", "$", "Rx32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rx32in", ",", "s4_0Imm", ":", "$", "Ii", ",", "ModRegs", ":", "$", "Mu2", ")", ",", "<STR_LIT>", ",", "tc_e93a3d71", ",", "TypeLD", ">", ",", "Enc_e0a47a", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM
PowerPC
CPP
stmt_completion
CPU
7,020
[ "::", "PHI", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";" ]
[ "if", "(", "CostKind", "!=", "TTI", "::", "TCK_RecipThroughput", ")", "return", "Opcode", "==", "Instruction" ]
LLVM
ARM64
TD
stmt_completion
CPU
7,021
[ ">", "Rn", ";" ]
[ "class", "BaseBitfieldImm", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "regtype", ",", "Operand", "imm_type", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "regtype", ":", "$", "Rd", ")", ",", "(", "ins", "regtype", ":", "$", "Rn", ",", "imm_type", ":", "$", "immr", ",", "imm_type", ":", "$", "imms", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteIS", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>" ]
LLVM
Hexagon
TD
next_suggestion
DSP
7,022
[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "offset", ";", "bits", "<", "<NUM_LIT>", ">", "offsetBits", ";", "let", "isPredicatedNew", "=", "isPredNew", ";", "let", "isPredicatedFalse", "=", "isPredNot", ";", "string", "ImmOpStr", "=", "!", "cast", "<", "string", ">", "(", "ImmOp", ")", ";", "let", "offsetBits", "=", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ")", ")", ")", ";", "let", "hasNewValue", "=", "!", "if", "(", "!", "eq", "(", "ImmOpStr", ",", "<STR_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "MajOp", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src2", ";" ]
LLVM
DirectX
CPP
stmt_completion
Virtual ISA
7,023
[ "METADATA_LEXICAL_BLOCK", ",", "Record", ",", "Abbrev", ")", ";" ]
[ "Record", ".", "push_back", "(", "N", "->", "isDistinct", "(", ")", ")", ";", "Record", ".", "push_back", "(", "VE", ".", "getMetadataOrNullID", "(", "N", "->", "getScope", "(", ")", ")", ")", ";", "Record", ".", "push_back", "(", "VE", ".", "getMetadataOrNullID", "(", "N", "->", "getFile", "(", ")", ")", ")", ";", "Record", ".", "push_back", "(", "N", "->", "getLine", "(", ")", ")", ";", "Record", ".", "push_back", "(", "N", "->", "getColumn", "(", ")", ")", ";", "Stream", ".", "EmitRecord", "(", "bitc", "::" ]
GCC
avr
CPP
next_suggestion
MPU
7,024
[ "}" ]
[ "static", "int", "avr_register_move_cost", "(", "machine_mode", ",", "reg_class_t", "from", ",", "reg_class_t", "to", ")", "{", "return", "(", "from", "==", "STACK_REG", "?", "<NUM_LIT>", ":", "to", "==", "STACK_REG", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";" ]
GCC
v850
CPP
code_generation
MPU
7,025
[ "static", "bool", "v850_return_in_memory", "(", "const_tree", "type", ",", "const_tree", "fntype", "ATTRIBUTE_UNUSED", ")", "{", "return", "int_size_in_bytes", "(", "type", ")", ">", "<NUM_LIT>", "||", "TYPE_MODE", "(", "type", ")", "==", "BLKmode", "||", "(", "(", "!", "TARGET_GCC_ABI", ")", "&&", "AGGREGATE_TYPE_P", "(", "type", ")", ")", ";", "}" ]
[ "Worker", "function", "for", "TARGET_RETURN_IN_MEMORY", "." ]
GCC
i386
MD
next_suggestion
CPU
7,026
[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
[ "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM
Hexagon
TD
stmt_completion
DSP
7,027
[ "<NUM_LIT>", ";" ]
[ "def", "J4_cmpeq_tp0_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "GeneralSubRegs", ":", "$", "Rt16", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_56336eb0", ",", "TypeCJ", ">", ",", "Enc_6a5972", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=" ]
LLVM
ARM
TD
next_suggestion
CPU
7,028
[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
[ "def", "_register", ":", "NLdSt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "VdTy", ":", "$", "Vd", ",", "GPR", ":", "$", "wb", ")", ",", "(", "ins", "AddrMode", ":", "$", "Rn", ",", "rGPR", ":", "$", "Rm", ")", ",", "IIC_VLD2dupu", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "WriteVLD1", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";" ]
LLVM
ARM
CPP
next_suggestion
CPU
7,029
[ "case", "AddrModeT2_i7", ":", "return", "<STR_LIT>", "AddrModeT2_i7", "<STR_LIT>", ";" ]
[ "case", "AddrModeT2_i8pos", ":", "return", "<STR_LIT>", "AddrModeT2_i8pos", "<STR_LIT>", ";", "case", "AddrModeT2_i8neg", ":", "return", "<STR_LIT>", "AddrModeT2_i8neg", "<STR_LIT>", ";", "case", "AddrModeT2_so", ":", "return", "<STR_LIT>", "AddrModeT2_so", "<STR_LIT>", ";", "case", "AddrModeT2_pc", ":", "return", "<STR_LIT>", "AddrModeT2_pc", "<STR_LIT>", ";", "case", "AddrModeT2_i8s4", ":", "return", "<STR_LIT>", "AddrModeT2_i8s4", "<STR_LIT>", ";", "case", "AddrMode_i12", ":", "return", "<STR_LIT>", "AddrMode_i12", "<STR_LIT>", ";", "case", "AddrModeT2_ldrex", ":", "return", "<STR_LIT>", "AddrModeT2_ldrex", "<STR_LIT>", ";", "case", "AddrModeT2_i7s4", ":", "return", "<STR_LIT>", "AddrModeT2_i7s4", "<STR_LIT>", ";", "case", "AddrModeT2_i7s2", ":", "return", "<STR_LIT>", "AddrModeT2_i7s2", "<STR_LIT>", ";" ]
LLVM
SIC
CPP
next_suggestion
CPU
7,030
[ "}" ]
[ "void", "SICAsmPrinter", "::", "EmitFunctionBodyStart", "(", ")", "{", "MCInstLowering", ".", "Initialize", "(", "&", "MF", "->", "getContext", "(", ")", ")", ";", "return", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
7,031
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
7,032
[ "}" ]
[ "assert", "(", "Op", ".", "isImm", "(", ")", ")", ";", "if", "(", "Op", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "O", "<<", "Asm", ";", "}", "else", "{", "O", "<<", "Default", ";", "}" ]
GCC
tilegx
MD
stmt_completion
VLIW
7,033
[ ")", ")", ")" ]
[ "(", "ior", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>" ]
GCC
i386
CPP
stmt_completion
CPU
7,034
[ "_", "_", "B", ")", ";" ]
[ "extern", "_", "_", "inline", "_", "_", "m256i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_add_epi16", "(", "_", "_", "m256i", "_", "_", "A", ",", "_", "_", "m256i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m256i", ")", "(", "(", "_", "_", "v16hu", ")", "_", "_", "A", "+", "(", "_", "_", "v16hu", ")" ]
LLVM
ARM
TD
stmt_completion
CPU
7,035
[ ")", ",", "N3RegFrm", ",", "IIC_VBINiD", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ";" ]
[ "def", "VBIFd", ":", "N3VX", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "DPR", ":", "$", "src1", ",", "DPR", ":", "$", "Vn", ",", "DPR", ":", "$", "Vm" ]
GCC
rx
MD
next_suggestion
CPU
7,036
[ ")" ]
[ "[", "(", "unspec_volatile", ":", "SI", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_BUILTIN_RACW", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]
LLVM
rvex
CPP
stmt_completion
VLIW
7,037
[ "NULL", ";" ]
[ "if", "(", "SyntaxVariant", "==", "<NUM_LIT>", ")", "return", "(", "new", "rvexInstPrinter", "(", "MAI", ",", "MII", ",", "MRI", ")", ")", ";", "else", "return" ]
LLVM
X86
TD
program_repair
CPU
7,038
[ "<FIXS>", "EVEX_CD8", "<NUM_LIT>", ",", "CD8VF", ">", ",", "VEX_WIG", ";", "<FIXE>", "<FIXS>", "EVEX_CD8", "<NUM_LIT>", ",", "CD8VF", ">", ",", "VEX_WIG", ";", "<FIXE>" ]
[ "defm", "VPCMPGTB", ":", "avx512_icmp_packed_vl", "<NUM_LIT>", ",", "<STR_LIT>", ",", "X86pcmpgtm", ",", "avx512vl_i8_info", ",", "HasBWI", ">", ",", "<BUGS>", "EVEX_CD8", "<NUM_LIT>", ",", "CD8VF", ">", ";", "<BUGE>", "defm", "VPCMPGTW", ":", "avx512_icmp_packed_vl", "<NUM_LIT>", ",", "<STR_LIT>", ",", "X86pcmpgtm", ",", "avx512vl_i16_info", ",", "HasBWI", ">", ",", "<BUGS>", "EVEX_CD8", "<NUM_LIT>", ",", "CD8VF", ">", ";", "<BUGE>", "defm", "VPCMPGTD", ":", "avx512_icmp_packed_rmb_vl", "<NUM_LIT>", ",", "<STR_LIT>", ",", "X86pcmpgtm", ",", "avx512vl_i32_info", ",", "HasAVX512", ">", "," ]
GCC
stormy16
MD
next_suggestion
CPU
7,039
[ "<STR_LIT>" ]
[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "xor", ":", "HI", "(", "lshiftrt", ":", "HI", "(", "subreg", ":", "HI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "reg", ":", "BI", "CARRY_REG", ")", ")", "]", "<STR_LIT>" ]
LLVM
ARM
CPP
next_suggestion
CPU
7,040
[ "}" ]
[ "break", ";", "case", "ARM", "::", "tPOP_RET", ":", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "NumOps", "=", "mi", ".", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ";", "i", "!=", "NumOps", ";", "++", "i", ")", "{", "count", "+=", "<NUM_LIT>", ";", "}", "count", "+=", "<NUM_LIT>", ";", "break", ";", "case", "ARM", "::", "tADDrr", ":", "case", "ARM", "::", "tADDi3", ":", "case", "ARM", "::", "tCMPi8", ":", "case", "ARM", "::", "tCMPr", ":", "case", "ARM", "::", "tADDrSPi", ":", "case", "ARM", "::", "tADDspi", ":", "case", "ARM", "::", "tSUBspi", ":", "case", "ARM", "::", "tSUBrr", ":", "case", "ARM", "::", "tSUBi3", ":", "case", "ARM", "::", "tMOVi8", ":", "case", "ARM", "::", "tMOVr", ":", "case", "ARM", "::", "tLSLri", ":", "case", "ARM", "::", "tLSRri", ":", "case", "ARM", "::", "tBIC", ":", "case", "ARM", "::", "tASRri", ":", "case", "ARM", "::", "tMVN", ":", "case", "ARM", "::", "tMUL", ":", "case", "ARM", "::", "tSXTH", ":", "case", "ARM", "::", "tAND", ":", "count", "+=", "<NUM_LIT>", ";", "break", ";", "case", "ARM", "::", "tSTRHr", ":", "case", "ARM", "::", "tSTRHi", ":", "case", "ARM", "::", "tSTRspi", ":", "case", "ARM", "::", "tLDRspi", ":", "case", "ARM", "::", "tLDRBi", ":", "case", "ARM", "::", "tLDRpci", ":", "case", "ARM", "::", "tSTRi", ":", "case", "ARM", "::", "tSTRr", ":", "case", "ARM", "::", "tSTRBi", ":", "case", "ARM", "::", "tSTRBr", ":", "case", "ARM", "::", "tLDRi", ":", "case", "ARM", "::", "tLDRr", ":", "case", "ARM", "::", "tLDRSH", ":", "case", "ARM", "::", "tLDRHi", ":", "count", "+=", "<NUM_LIT>", ";", "break", ";", "case", "ARM", "::", "tBcc", ":", "case", "ARM", "::", "tB", ":", "case", "ARM", "::", "tBL", ":", "case", "ARM", "::", "tBX_RET", ":", "count", "+=", "<NUM_LIT>", ";", "break", ";", "case", "ARM", "::", "CFI_INSTRUCTION", ":", "case", "ARM", "::", "DBG_VALUE", ":", "case", "ARM", "::", "JUMPTABLE_TBB", ":", "case", "ARM", "::", "tTBB_JT", ":", "case", "ARM", "::", "CONSTPOOL_ENTRY", ":", "count", "+=", "<NUM_LIT>", ";", "break", ";", "default", ":", "dbgs", "(", ")", "<<", "<STR_LIT>", "Geen cycle-count voor instr: ", "<STR_LIT>", ";", "mi", ".", "dump", "(", ")", ";", "}" ]
LLVM
X86
TD
stmt_completion
CPU
7,041
[ ";" ]
[ "def", ":", "WriteRes", "<", "WriteVecExtract", ",", "[", "SKXPort0", ",", "SKXPort5", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>" ]
LLVM
WebAssembly
CPP
next_suggestion
Virtual ISA
7,042
[ "return", "nullptr", ";" ]
[ "static", "MachineInstr", "*", "getPrevNonDebugInst", "(", "MachineInstr", "*", "MI", ")", "{", "for", "(", "auto", "*", "I", "=", "MI", "->", "getPrevNode", "(", ")", ";", "I", ";", "I", "=", "I", "->", "getPrevNode", "(", ")", ")", "if", "(", "!", "I", "->", "isDebugInstr", "(", ")", ")", "return", "I", ";" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
7,043
[ "}" ]
[ "uint64_t", "Offset", "=", "getImplicitParameterOffset", "(", "MF", ",", "Param", ")", ";", "SDValue", "Ptr", "=", "lowerKernArgParameterPtr", "(", "DAG", ",", "DL", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "Offset", ")", ";", "MachinePointerInfo", "PtrInfo", "(", "AMDGPUAS", "::", "CONSTANT_ADDRESS", ")", ";", "return", "DAG", ".", "getLoad", "(", "VT", ",", "DL", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "Ptr", ",", "PtrInfo", ",", "Alignment", ",", "MachineMemOperand", "::", "MODereferenceable", "|", "MachineMemOperand", "::", "MOInvariant", ")", ";" ]
GCC
h8300
MD
stmt_completion
MPU
7,044
[ "<NUM_LIT>", ")" ]
[ "(", "define_constants", "[", "(", "UNSPEC_INCDEC", "\t" ]
GCC
m32r
MD
next_suggestion
MPU
7,045
[ "<STR_LIT>" ]
[ "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>" ]
GCC
mcore
CPP
next_suggestion
MPU
7,046
[ "}" ]
[ "if", "(", "TARGET_8ALIGN", "&&", "GET_MODE_SIZE", "(", "mode", ")", ">", "UNITS_PER_WORD", ")", "return", "(", "regno", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ";", "return", "regno", "<", "<NUM_LIT>", ";" ]
GCC
i386
CPP
stmt_completion
CPU
7,047
[ ")", "break", ";" ]
[ "HOST_WIDE_INT", "parm_size", ";", "HOST_WIDE_INT", "parm_boundary_bytes", "=", "PARM_BOUNDARY", "/", "BITS_PER_UNIT", ";", "if", "(", "!", "COMPLETE_TYPE_P", "(", "arg", ")", ")", "break", ";", "parm_size", "=", "int_size_in_bytes", "(", "arg", ")", ";", "if", "(", "parm_size", "<", "<NUM_LIT>" ]
GCC
s390
MD
stmt_completion
MPU
7,048
[ "]", ")" ]
[ "(", "define_constants", "[", "(", "VEC_INEXACT", "<NUM_LIT>", ")", "(", "VEC_NOINEXACT", "<NUM_LIT>", ")" ]
LLVM
Mips
TD
stmt_completion
CPU
7,049
[ "(", "instregex", "<STR_LIT>", ")", ">", ";" ]
[ "def", ":", "InstRW", "<", "[", "GenericDSPShort", "]", "," ]
LLVM
Mips
CPP
next_suggestion
CPU
7,050
[ "return", "m_MultipartList", "[", "m_CurrentGOTPart", "]", ".", "m_pLastGlobal", ";" ]
[ "if", "(", "m_MultipartList", "[", "m_CurrentGOTPart", "]", ".", "isConsumed", "(", ")", ")", "++", "m_CurrentGOTPart", ";", "m_MultipartList", "[", "m_CurrentGOTPart", "]", ".", "consumeGlobal", "(", ")", ";" ]
LLVM
TL45
CPP
stmt_completion
MPU
7,051
[ "<STR_LIT>", "TL45", "<STR_LIT>", ")", ";" ]
[ "RegisterTarget", "<", "Triple", "::", "tl45", ">", "X", "(", "TheTL45Target", ",", "<STR_LIT>", "tl45", "<STR_LIT>", ",", "<STR_LIT>", "TL45", "<STR_LIT>", "," ]
LLVM
ARM
CPP
program_repair
CPU
7,052
[ "<FIXS>", "<FIXE>", "<FIXS>", "unsigned", "Latency", "=", "<NUM_LIT>", ";", "<FIXE>" ]
[ "MI", "->", "isRegSequence", "(", ")", "||", "MI", "->", "isImplicitDef", "(", ")", ")", "return", "<NUM_LIT>", ";", "<BUGS>", "if", "(", "!", "ItinData", ")", "return", "<NUM_LIT>", ";", "<BUGE>", "if", "(", "MI", "->", "isBundle", "(", ")", ")", "{", "<BUGS>", "int", "Latency", "=", "<NUM_LIT>", ";", "<BUGE>", "MachineBasicBlock", "::", "const_instr_iterator", "I", "=", "MI", ";", "MachineBasicBlock", "::", "const_instr_iterator", "E", "=", "MI", "->", "getParent", "(", ")", "->", "instr_end", "(", ")", ";", "while", "(", "++", "I", "!=", "E", "&&", "I", "->", "isInsideBundle", "(", ")", ")", "{" ]
LLVM
ARM
CPP
stmt_completion
CPU
7,053
[ ".", "ShiftType", "!=", "<STR_LIT>", "::", "<STR_LIT>", "||", "Memory", ".", "Alignment", "!=", "<NUM_LIT>", ")", "return", "false", ";" ]
[ "if", "(", "!", "isMem", "(", ")", "||", "!", "Memory", ".", "OffsetRegNum", "||", "Memory", ".", "isNegative", "||", "Memory" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
7,054
[ "-", "'", ")", ";" ]
[ "void", "AMDGPUInstPrinter", "::", "printNeg", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNo", ",", "const", "MCSubtargetInfo", "&", "STI", ",", "raw_ostream", "&", "O", ")", "{", "printIfSet", "(", "MI", ",", "OpNo", ",", "O", ",", "'" ]
GCC
i386
MD
stmt_completion
CPU
7,055
[ "]", ")" ]
[ "[", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "HI", "[", "(", "match_operand", ":", "X87MODEF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FXAM", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
Mips
CPP
stmt_completion
CPU
7,056
[ "true", ";" ]
[ "}", "TII", "=", "(", "const", "MipsInstrInfo", "*", ")", "MF", "->", "getTarget", "(", ")", ".", "getInstrInfo", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "constant island processing ", "<STR_LIT>", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "prescanForConstants", "(", ")", ";", "MF", "->", "getRegInfo", "(", ")", ".", "invalidateLiveness", "(", ")", ";", "MF", "->", "RenumberBlocks", "(", ")", ";", "std", "::", "vector", "<", "MachineInstr", "*", ">", "CPEMIs", ";", "if", "(", "!", "MCP", "->", "isEmpty", "(", ")", ")", "doInitialPlacement", "(", "CPEMIs", ")", ";", "return" ]
GCC
i386
CPP
next_suggestion
CPU
7,057
[ "enum", "calling_abi", "call_abi", "=", "cum", "?", "cum", "->", "call_abi", ":", "ix86_abi", ";" ]
[ "}", "else", "{", "gcc_assert", "(", "cfun", "->", "machine", "->", "func_type", "==", "TYPE_EXCEPTION", "&&", "TREE_CODE", "(", "type", ")", "==", "INTEGER_TYPE", "&&", "TYPE_MODE", "(", "type", ")", "==", "word_mode", ")", ";", "arg", "=", "gen_rtx_MEM", "(", "word_mode", ",", "plus_constant", "(", "Pmode", ",", "arg_pointer_rtx", ",", "-", "UNITS_PER_WORD", ")", ")", ";", "}", "return", "arg", ";", "}", "if", "(", "(", "type", "&&", "POINTER_BOUNDS_TYPE_P", "(", "type", ")", ")", "||", "POINTER_BOUNDS_MODE_P", "(", "mode", ")", ")", "{", "if", "(", "cum", "->", "bnds_in_bt", ")", "arg", "=", "NULL", ";", "else", "if", "(", "cum", "->", "bnd_regno", "<=", "LAST_BND_REG", ")", "arg", "=", "gen_rtx_REG", "(", "BNDmode", ",", "cum", "->", "bnd_regno", ")", ";", "else", "arg", "=", "GEN_INT", "(", "cum", "->", "bnd_regno", "-", "LAST_BND_REG", "-", "<NUM_LIT>", ")", ";", "return", "arg", ";", "}", "if", "(", "mode", "==", "BLKmode", ")", "bytes", "=", "int_size_in_bytes", "(", "type", ")", ";", "else", "bytes", "=", "GET_MODE_SIZE", "(", "mode", ")", ";", "words", "=", "CEIL", "(", "bytes", ",", "UNITS_PER_WORD", ")", ";", "if", "(", "type", "&&", "TREE_CODE", "(", "type", ")", "==", "VECTOR_TYPE", ")", "mode", "=", "type_natural_mode", "(", "type", ",", "cum", ",", "false", ")", ";", "if", "(", "TARGET_64BIT", ")", "{" ]
LLVM
ARM
CPP
stmt_completion
CPU
7,058
[ "break", ";" ]
[ "}", "unsigned", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "Imm", "&", "<NUM_LIT>", "||", "Imm", ">", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "isARMLowRegister", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", "return", "false", ";", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "false", ";", "const", "MCInstrDesc", "&", "MCID", "=", "MI", "->", "getDesc", "(", ")", ";", "if", "(", "MCID", ".", "hasOptionalDef", "(", ")", "&&", "MI", "->", "getOperand", "(", "MCID", ".", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "ARM", "::", "CPSR", ")", "return", "false", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "*", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "tADDrSPi", ")", ")", ".", "addOperand", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addOperand", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "addImm", "(", "Imm", "/", "<NUM_LIT>", ")", ";", "AddDefaultPred", "(", "MIB", ")", ";", "MIB", ".", "setMIFlags", "(", "MI", "->", "getFlags", "(", ")", ")", ";", "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "Converted 32-bit: ", "<STR_LIT>", "<<", "*", "MI", "<<", "<STR_LIT>", " to 16-bit: ", "<STR_LIT>", "<<", "*", "MIB", ")", ";", "MBB", ".", "erase", "(", "MI", ")", ";", "++", "NumNarrows", ";", "return", "true", ";", "}", "if", "(", "Entry", ".", "LowRegs1", "&&", "!", "VerifyLowRegs", "(", "MI", ")", ")", "return", "false", ";", "const", "MCInstrDesc", "&", "MCID", "=", "MI", "->", "getDesc", "(", ")", ";", "if", "(", "MCID", ".", "mayLoad", "(", ")", "||", "MCID", ".", "mayStore", "(", ")", ")", "return", "ReduceLoadStore", "(", "MBB", ",", "MI", ",", "Entry", ")", ";", "switch", "(", "Opc", ")", "{", "default", ":" ]
GCC
m32c
CPP
stmt_completion
MPU
7,059
[ "<NUM_LIT>", ";" ]
[ "int", "m32c_class_likely_spilled_p", "(", "int", "regclass", ")", "{", "if", "(", "regclass", "==", "A_REGS", ")", "return" ]
GCC
c6x
CPP
code_generation
VLIW
7,060
[ "static", "int", "c6x_sched_reorder_1", "(", "rtx_insn", "*", "*", "ready", ",", "int", "*", "pn_ready", ",", "int", "clock_var", ")", "{", "int", "n_ready", "=", "*", "pn_ready", ";", "rtx_insn", "*", "*", "e_ready", "=", "ready", "+", "n_ready", ";", "rtx_insn", "*", "*", "insnp", ";", "int", "first_jump", ";", "for", "(", "insnp", "=", "ready", ";", "insnp", "<", "e_ready", ";", "insnp", "++", ")", "{", "rtx_insn", "*", "insn", "=", "*", "insnp", ";", "int", "icode", "=", "recog_memoized", "(", "insn", ")", ";", "bool", "is_asm", "=", "(", "icode", "<", "<NUM_LIT>", "&&", "(", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "==", "ASM_INPUT", "||", "asm_noperands", "(", "PATTERN", "(", "insn", ")", ")", ">=", "<NUM_LIT>", ")", ")", ";", "bool", "no_parallel", "=", "(", "is_asm", "||", "icode", "==", "CODE_FOR_sploop", "||", "(", "icode", ">=", "<NUM_LIT>", "&&", "get_attr_type", "(", "insn", ")", "==", "TYPE_ATOMIC", ")", ")", ";", "if", "(", "(", "no_parallel", "&&", "(", "ss", ".", "issued_this_cycle", ">", "<NUM_LIT>", "||", "clock_var", "<", "ss", ".", "delays_finished_at", ")", ")", "||", "c6x_registers_update", "(", "insn", ")", "||", "(", "ss", ".", "issued_this_cycle", ">", "<NUM_LIT>", "&&", "icode", "==", "CODE_FOR_sploop", ")", ")", "{", "memmove", "(", "ready", "+", "<NUM_LIT>", ",", "ready", ",", "(", "insnp", "-", "ready", ")", "*", "sizeof", "(", "rtx", ")", ")", ";", "*", "ready", "=", "insn", ";", "n_ready", "--", ";", "ready", "++", ";", "}", "else", "if", "(", "shadow_p", "(", "insn", ")", ")", "{", "memmove", "(", "ready", "+", "<NUM_LIT>", ",", "ready", ",", "(", "insnp", "-", "ready", ")", "*", "sizeof", "(", "rtx", ")", ")", ";", "*", "ready", "=", "insn", ";", "}", "}", "first_jump", "=", "first_jump_index", "(", "clock_var", ")", ";", "if", "(", "first_jump", "!=", "-", "<NUM_LIT>", ")", "{", "int", "first_cycle", "=", "get_jump_cycle", "(", "first_jump", ")", ";", "rtx", "first_cond", "=", "get_jump_cond", "(", "first_jump", ")", ";", "int", "second_cycle", "=", "<NUM_LIT>", ";", "if", "(", "first_jump", ">", "<NUM_LIT>", ")", "second_cycle", "=", "get_jump_cycle", "(", "first_jump", "-", "<NUM_LIT>", ")", ";", "for", "(", "insnp", "=", "ready", ";", "insnp", "<", "e_ready", ";", "insnp", "++", ")", "{", "rtx_insn", "*", "insn", "=", "*", "insnp", ";", "int", "icode", "=", "recog_memoized", "(", "insn", ")", ";", "bool", "is_asm", "=", "(", "icode", "<", "<NUM_LIT>", "&&", "(", "GET_CODE", "(", "PATTERN", "(", "insn", ")", ")", "==", "ASM_INPUT", "||", "asm_noperands", "(", "PATTERN", "(", "insn", ")", ")", ">=", "<NUM_LIT>", ")", ")", ";", "int", "this_cycles", ",", "rsrv_cycles", ";", "enum", "attr_type", "type", ";", "gcc_assert", "(", "!", "is_asm", ")", ";", "if", "(", "icode", "<", "<NUM_LIT>", ")", "continue", ";", "this_cycles", "=", "get_attr_cycles", "(", "insn", ")", ";", "rsrv_cycles", "=", "get_attr_reserve_cycles", "(", "insn", ")", ";", "type", "=", "get_attr_type", "(", "insn", ")", ";", "if", "(", "type", "==", "TYPE_BRANCH", "||", "type", "==", "TYPE_CALL", ")", "this_cycles", "++", ";", "if", "(", "clock_var", "+", "this_cycles", "<=", "first_cycle", ")", "continue", ";", "if", "(", "(", "first_jump", ">", "<NUM_LIT>", "&&", "clock_var", "+", "this_cycles", ">", "second_cycle", ")", "||", "clock_var", "+", "rsrv_cycles", ">", "first_cycle", "||", "!", "predicate_insn", "(", "insn", ",", "first_cond", ",", "false", ")", ")", "{", "memmove", "(", "ready", "+", "<NUM_LIT>", ",", "ready", ",", "(", "insnp", "-", "ready", ")", "*", "sizeof", "(", "rtx", ")", ")", ";", "*", "ready", "=", "insn", ";", "n_ready", "--", ";", "ready", "++", ";", "}", "}", "}", "return", "n_ready", ";", "}" ]
[ "Helper", "function", "for", "the", "TARGET_SCHED_REORDER", "and", "TARGET_SCHED_REORDER2", "hooks", ".", "If", "scheduling", "an", "insn", "would", "be", "unsafe", "in", "the", "current", "cycle", ",", "move", "it", "down", "in", "the", "ready", "list", "and", "return", "the", "number", "of", "non-unsafe", "insns", "." ]
LLVM
X86
CPP
next_suggestion
CPU
7,061
[ "}" ]
[ "int", "getRegisterTaintSignature", "(", "unsigned", "Reg", ",", "const", "llvm", "::", "MachineFunction", "*", "MF", ")", "{", "const", "TargetMachine", "&", "TM", "=", "MF", "->", "getTarget", "(", ")", ";", "const", "MCRegisterInfo", "*", "MRI", "=", "TM", ".", "getMCRegisterInfo", "(", ")", ";", "int", "act_reg", "=", "-", "<NUM_LIT>", ";", "for", "(", "auto", "reg_iterator", "=", "MF", "->", "live_in_types", ".", "begin", "(", ")", ";", "reg_iterator", "!=", "MF", "->", "live_in_types", ".", "end", "(", ")", ";", "reg_iterator", "++", ")", "{", "if", "(", "MRI", "->", "isSuperOrSubRegisterEq", "(", "reg_iterator", "->", "first", ",", "Reg", ")", ")", "act_reg", "=", "reg_iterator", "->", "first", ";", "}", "if", "(", "act_reg", "!=", "-", "<NUM_LIT>", ")", "return", "MF", "->", "live_in_types", ".", "find", "(", "act_reg", ")", "->", "second", ";", "else", "{", "if", "(", "MF", "->", "getFunction", "(", ")", "->", "isVarArg", "(", ")", ")", "return", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";", "}" ]
LLVM
AArch64
TD
stmt_completion
CPU
7,062
[ ",", "<NUM_LIT>", ")", ")", ",", "sub_32", ")", ")", ",", "sub_32", ")", ")", ",", "<NUM_LIT>", ")", ")", ",", "sub_64", ")", ">", ";" ]
[ "def", ":", "Pat", "<", "(", "v1i64", "(", "sext", "(", "v1i16", "FPR16", ":", "$", "Rn", ")", ")", ")", ",", "(", "EXTRACT_SUBREG", "(", "v2i64", "(", "SSHLLvvi_2S", "(", "v2i32", "(", "SUBREG_TO_REG", "(", "i64", "<NUM_LIT>", ")", ",", "(", "v1i32", "(", "EXTRACT_SUBREG", "(", "v4i32", "(", "SSHLLvvi_4H", "(", "v4i16", "(", "SUBREG_TO_REG", "(", "i64", "<NUM_LIT>", ")", ",", "$", "Rn", ",", "sub_16", ")", ")" ]
LLVM
TL45
TD
next_suggestion
MPU
7,063
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "mode", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dr", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sr1", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sr2", ";" ]
GCC
pa
CPP
stmt_completion
CPU
7,064
[ ")", ";" ]
[ "if", "(", "gr_saved", ")", "fprintf", "(", "file", ",", "<STR_LIT>", ",ENTRY_GR=%d", "<STR_LIT>", ",", "gr_saved", "+", "<NUM_LIT>", ")", ";", "if", "(", "fr_saved", ")", "fprintf", "(", "file", ",", "<STR_LIT>", ",ENTRY_FR=%d", "<STR_LIT>", ",", "fr_saved", "+", "<NUM_LIT>", ")", ";", "fputs", "(", "<STR_LIT>", "\\n\\t.ENTRY\\n", "<STR_LIT>", ",", "file", ")", ";", "remove_useless_addtr_insns", "(", "<NUM_LIT>" ]
GCC
i386
CPP
program_repair
CPU
7,065
[ "<FIXS>", "case", "E_V32QImode", ":", "<FIXE>" ]
[ "extract", "=", "high_p", "?", "gen_vec_extract_hi_v64qi", ":", "gen_vec_extract_lo_v64qi", ";", "break", ";", "<BUGS>", "case", "V32QImode", ":", "<BUGE>", "if", "(", "unsigned_p", ")", "unpack", "=", "gen_avx2_zero_extendv16qiv16hi2", ";", "else" ]
LLVM
PowerPC
CPP
next_suggestion
CPU
7,066
[ "}" ]
[ "if", "(", "Ext1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", "||", "Ext2", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "return", "SDValue", "(", ")", ";", "ConstantSDNode", "*", "Ext1Op", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Ext1", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "ConstantSDNode", "*", "Ext2Op", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Ext2", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "Ext1Op", "||", "!", "Ext2Op", ")", "return", "SDValue", "(", ")", ";", "if", "(", "Ext1", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", "||", "Ext2", ".", "getValueType", "(", ")", "!=", "MVT", "::", "i32", ")", "if", "(", "Ext1", ".", "getOperand", "(", "<NUM_LIT>", ")", "!=", "Ext2", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "int", "FirstElem", "=", "Ext1Op", "->", "getZExtValue", "(", ")", ";", "int", "SecondElem", "=", "Ext2Op", "->", "getZExtValue", "(", ")", ";", "int", "SubvecIdx", ";", "if", "(", "FirstElem", "==", "<NUM_LIT>", "&&", "SecondElem", "==", "<NUM_LIT>", ")", "SubvecIdx", "=", "Subtarget", ".", "isLittleEndian", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "else", "if", "(", "FirstElem", "==", "<NUM_LIT>", "&&", "SecondElem", "==", "<NUM_LIT>", ")", "SubvecIdx", "=", "Subtarget", ".", "isLittleEndian", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "else", "return", "SDValue", "(", ")", ";", "SDValue", "SrcVec", "=", "Ext1", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "NodeType", "=", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SINT_TO_FP", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "DAG", ".", "getNode", "(", "NodeType", ",", "dl", ",", "MVT", "::", "v2f64", ",", "SrcVec", ",", "DAG", ".", "getIntPtrConstant", "(", "SubvecIdx", ",", "dl", ")", ")", ";" ]
LLVM
PIC16
CPP
next_suggestion
MPU
7,067
[ "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "Num", ";", "i", "++", ")", "O", "<<", "<STR_LIT>", ",", "<STR_LIT>", "<<", "Aux", "[", "i", "]", ";" ]
[ "O", "<<", "<STR_LIT>", "\\n\\t.dim ", "<STR_LIT>", "<<", "VarName", "<<", "<STR_LIT>", ", 1", "<STR_LIT>", ";", "if", "(", "TagName", "!=", "<STR_LIT>", "<STR_LIT>", ")", "O", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "TagName", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
7,068
[ "let", "InputType", "=", "<STR_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isIndirectBranch", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";" ]
LLVM
AArch64
CPP
code_generation
CPU
7,069
[ "unsigned", "char", "AArch64Subtarget", "::", "ClassifyGlobalReference", "(", "const", "GlobalValue", "*", "GV", ",", "const", "TargetMachine", "&", "TM", ")", "const", "{", "if", "(", "TM", ".", "getCodeModel", "(", ")", "==", "CodeModel", "::", "Large", "&&", "isTargetMachO", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "unsigned", "Flags", "=", "GV", "->", "hasDLLImportStorageClass", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "!", "TM", ".", "shouldAssumeDSOLocal", "(", "*", "GV", "->", "getParent", "(", ")", ",", "GV", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", "|", "Flags", ";", "if", "(", "(", "useSmallAddressing", "(", ")", "||", "TM", ".", "getCodeModel", "(", ")", "==", "CodeModel", "::", "Tiny", ")", "&&", "GV", "->", "hasExternalWeakLinkage", "(", ")", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", "|", "Flags", ";", "return", "Flags", ";", "}" ]
[ "ClassifyGlobalReference", "-", "Find", "the", "target", "operand", "flags", "that", "describe", "how", "a", "global", "value", "should", "be", "referenced", "for", "the", "current", "subtarget", "." ]
LLVM
PowerPC
CPP
stmt_completion
CPU
7,070
[ ";" ]
[ "if", "(", "(", "MO", ".", "getTargetFlags", "(", ")", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "true", ";", "}", "return", "false" ]
LLVM
AArch64
CPP
program_repair
CPU
7,071
[ "<FIXS>", "SDLoc", "dl", "(", "N", ")", ";", "SDValue", "SubReg", "=", "CurDAG", "->", "getTargetConstant", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ";", "<FIXE>", "<FIXS>", "dl", ",", "MVT", "::", "i32", ",", "N", ",", "SubReg", ")", ";", "<FIXE>" ]
[ "if", "(", "N", ".", "getValueType", "(", ")", "==", "MVT", "::", "i32", ")", "return", "N", ";", "<BUGS>", "SDValue", "SubReg", "=", "CurDAG", "->", "getTargetConstant", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "MVT", "::", "i32", ")", ";", "<BUGE>", "MachineSDNode", "*", "Node", "=", "CurDAG", "->", "getMachineNode", "(", "TargetOpcode", "::", "EXTRACT_SUBREG", ",", "<BUGS>", "SDLoc", "(", "N", ")", ",", "MVT", "::", "i32", ",", "N", ",", "SubReg", ")", ";", "<BUGE>", "return", "SDValue", "(", "Node", ",", "<NUM_LIT>", ")", ";", "}" ]
GCC
i386
MD
stmt_completion
CPU
7,072
[ "<STR_LIT>", ")", "V16QI" ]
[ "[", "(", "V64QI", "<STR_LIT>", ")", "(", "V32QI" ]
GCC
h8300
CPP
code_generation
MPU
7,073
[ "static", "bool", "h8300_mode_dependent_address_p", "(", "const_rtx", "addr", ",", "addr_space_t", "as", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "GET_CODE", "(", "addr", ")", "==", "PLUS", "&&", "h8300_get_index", "(", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ",", "VOIDmode", ",", "<NUM_LIT>", ")", "!=", "XEXP", "(", "addr", ",", "<NUM_LIT>", ")", ")", "return", "true", ";", "return", "false", ";", "}" ]
[ "Worker", "function", "for", "TARGET_MODE_DEPENDENT_ADDRESS_P", ".", "On", "the", "H8/300", ",", "the", "predecrement", "and", "postincrement", "address", "depend", "thus", "(", "the", "amount", "of", "decrement", "or", "increment", "being", "the", "length", "of", "the", "operand", ")", "." ]
LLVM
Mips
CPP
next_suggestion
CPU
7,074
[ "}" ]
[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "CSI", ".", "size", "(", ")", ";", "++", "i", ")", "++", "MBBI", ";", "for", "(", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "::", "const_iterator", "I", "=", "CSI", ".", "begin", "(", ")", ",", "E", "=", "CSI", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "int64_t", "Offset", "=", "MFI", "->", "getObjectOffset", "(", "I", "->", "getFrameIdx", "(", ")", ")", ";", "unsigned", "Reg", "=", "I", "->", "getReg", "(", ")", ";", "if", "(", "Mips", "::", "AFGR64RegClass", ".", "contains", "(", "Reg", ")", ")", "{", "unsigned", "Reg0", "=", "MRI", "->", "getDwarfRegNum", "(", "RegInfo", ".", "getSubReg", "(", "Reg", ",", "Mips", "::", "sub_lo", ")", ",", "true", ")", ";", "unsigned", "Reg1", "=", "MRI", "->", "getDwarfRegNum", "(", "RegInfo", ".", "getSubReg", "(", "Reg", ",", "Mips", "::", "sub_hi", ")", ",", "true", ")", ";", "if", "(", "!", "STI", ".", "isLittle", "(", ")", ")", "std", "::", "swap", "(", "Reg0", ",", "Reg1", ")", ";", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg0", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg1", ",", "Offset", "+", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "else", "if", "(", "Mips", "::", "FGR64RegClass", ".", "contains", "(", "Reg", ")", ")", "{", "unsigned", "Reg0", "=", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ";", "unsigned", "Reg1", "=", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", "+", "<NUM_LIT>", ";", "if", "(", "!", "STI", ".", "isLittle", "(", ")", ")", "std", "::", "swap", "(", "Reg0", ",", "Reg1", ")", ";", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg0", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg1", ",", "Offset", "+", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "else", "{", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "<NUM_LIT>", ")", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "}", "}", "if", "(", "MipsFI", "->", "callsEhReturn", "(", ")", ")", "{", "const", "TargetRegisterClass", "*", "RC", "=", "STI", ".", "isABI_N64", "(", ")", "?", "&", "Mips", "::", "GPR64RegClass", ":", "&", "Mips", "::", "GPR32RegClass", ";", "for", "(", "int", "I", "=", "<NUM_LIT>", ";", "I", "<", "<NUM_LIT>", ";", "++", "I", ")", "{", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ehDataReg", "(", "I", ")", ")", ")", "MBB", ".", "addLiveIn", "(", "ehDataReg", "(", "I", ")", ")", ";", "TII", ".", "storeRegToStackSlot", "(", "MBB", ",", "MBBI", ",", "ehDataReg", "(", "I", ")", ",", "false", ",", "MipsFI", "->", "getEhDataRegFI", "(", "I", ")", ",", "RC", ",", "&", "RegInfo", ")", ";", "}", "for", "(", "int", "I", "=", "<NUM_LIT>", ";", "I", "<", "<NUM_LIT>", ";", "++", "I", ")", "{", "int64_t", "Offset", "=", "MFI", "->", "getObjectOffset", "(", "MipsFI", "->", "getEhDataRegFI", "(", "I", ")", ")", ";", "unsigned", "Reg", "=", "MRI", "->", "getDwarfRegNum", "(", "ehDataReg", "(", "I", ")", ",", "true", ")", ";", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "}", "if", "(", "hasFP", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "ADDu", ")", ",", "FP", ")", ".", "addReg", "(", "SP", ")", ".", "addReg", "(", "ZERO", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaRegister", "(", "nullptr", ",", "MRI", "->", "getDwarfRegNum", "(", "FP", ",", "true", ")", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";" ]
GCC
tilegx
CPP
next_suggestion
VLIW
7,075
[ "}" ]
[ "static", "void", "tilegx_conditional_register_usage", "(", "void", ")", "{", "global_regs", "[", "TILEGX_NETORDER_REGNUM", "]", "=", "<NUM_LIT>", ";", "if", "(", "TILEGX_PIC_TEXT_LABEL_REGNUM", "!=", "INVALID_REGNUM", ")", "{", "fixed_regs", "[", "TILEGX_PIC_TEXT_LABEL_REGNUM", "]", "=", "<NUM_LIT>", ";", "call_used_regs", "[", "TILEGX_PIC_TEXT_LABEL_REGNUM", "]", "=", "<NUM_LIT>", ";" ]
GCC
rs6000
CPP
program_repair
CPU
7,076
[ "<FIXS>", "if", "(", "!", "TYPE_NO_NAMED_ARGS_STDARG_P", "(", "TREE_TYPE", "(", "current_function_decl", ")", ")", "&&", "targetm", ".", "calls", ".", "must_pass_in_stack", "(", "arg", ")", ")", "<FIXE>" ]
[ "first_reg_offset", "=", "next_cum", ".", "words", ";", "save_area", "=", "crtl", "->", "args", ".", "internal_arg_pointer", ";", "<BUGS>", "if", "(", "targetm", ".", "calls", ".", "must_pass_in_stack", "(", "arg", ")", ")", "<BUGE>", "first_reg_offset", "+=", "rs6000_arg_size", "(", "TYPE_MODE", "(", "arg", ".", "type", ")", ",", "arg", ".", "type", ")", ";", "}" ]
LLVM
M680x0
CPP
code_generation
MPU
7,077
[ "bool", "M680x0InstrInfo", "::", "ExpandMOVSZX_RR", "(", "MachineInstrBuilder", "&", "MIB", ",", "bool", "isSigned", ",", "MVT", "MVTDst", ",", "MVT", "MVTSrc", ")", "const", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Expand ", "<STR_LIT>", "<<", "*", "MIB", ".", "getInstr", "(", ")", "<<", "<STR_LIT>", " to ", "<STR_LIT>", ")", ";", "unsigned", "Move", ";", "if", "(", "MVTDst", "==", "MVT", "::", "i16", ")", "{", "Move", "=", "M680x0", "::", "MOV16rr", ";", "}", "else", "{", "Move", "=", "M680x0", "::", "MOV32rr", ";", "}", "unsigned", "Dst", "=", "MIB", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Src", "=", "MIB", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "assert", "(", "Dst", "!=", "Src", "&&", "<STR_LIT>", "You cannot use the same Regs with MOVSX_RR", "<STR_LIT>", ")", ";", "auto", "TRI", "=", "getRegisterInfo", "(", ")", ";", "auto", "RCDst", "=", "TRI", ".", "getMaximalPhysRegClass", "(", "Dst", ",", "MVTDst", ")", ";", "auto", "RCSrc", "=", "TRI", ".", "getMaximalPhysRegClass", "(", "Src", ",", "MVTSrc", ")", ";", "assert", "(", "RCDst", "&&", "RCSrc", "&&", "<STR_LIT>", "Wrong use of MOVSX_RR", "<STR_LIT>", ")", ";", "assert", "(", "RCDst", "!=", "RCSrc", "&&", "<STR_LIT>", "You cannot use the same Reg Classes with MOVSX_RR", "<STR_LIT>", ")", ";", "unsigned", "SSrc", "=", "RI", ".", "getMatchingMegaReg", "(", "Src", ",", "RCDst", ")", ";", "assert", "(", "SSrc", "&&", "<STR_LIT>", "No viable MEGA register available", "<STR_LIT>", ")", ";", "MachineBasicBlock", "&", "MBB", "=", "*", "MIB", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "MIB", "->", "getDebugLoc", "(", ")", ";", "if", "(", "Dst", "!=", "SSrc", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Move and ", "<STR_LIT>", "<<", "'", "\\n", "'", ")", ";", "BuildMI", "(", "MBB", ",", "MIB", ".", "getInstr", "(", ")", ",", "DL", ",", "get", "(", "Move", ")", ",", "Dst", ")", ".", "addReg", "(", "SSrc", ")", ";", "}", "if", "(", "isSigned", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Sign Extend", "<STR_LIT>", "<<", "'", "\\n", "'", ")", ";", "AddSExt", "(", "MBB", ",", "MIB", ".", "getInstr", "(", ")", ",", "DL", ",", "Dst", ",", "MVTSrc", ",", "MVTDst", ")", ";", "}", "else", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Zero Extend", "<STR_LIT>", "<<", "'", "\\n", "'", ")", ";", "AddZExt", "(", "MBB", ",", "MIB", ".", "getInstr", "(", ")", ",", "DL", ",", "Dst", ",", "MVTSrc", ",", "MVTDst", ")", ";", "}", "MIB", "->", "eraseFromParent", "(", ")", ";", "return", "true", ";", "}" ]
[ "Move", "from", "register", "and", "extend", "." ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
7,078
[ "(", "Top", ")", ";" ]
[ "if", "(", "Top", "==", "CFStack", "::", "ENTRY", ")", "CurrentEntries", "--", ";", "else", "CurrentSubEntries", "-=", "getSubEntrySize" ]
LLVM
ARM
CPP
next_suggestion
CPU
7,079
[ "SDValue", "rbit", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]
[ "SDValue", "Bits", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "VT", ",", "LSB", ",", "One", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CTPOP", ",", "dl", ",", "VT", ",", "Bits", ")", ";", "}", "if", "(", "(", "ElemTy", "==", "MVT", "::", "i16", "||", "ElemTy", "==", "MVT", "::", "i32", ")", "&&", "(", "N", "->", "getOpcode", "(", ")", "==", "ISD", "::", "CTTZ_ZERO_UNDEF", ")", ")", "{", "unsigned", "NumBits", "=", "ElemTy", ".", "getSizeInBits", "(", ")", ";", "SDValue", "WidthMinus1", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "DAG", ".", "getTargetConstant", "(", "NumBits", "-", "<NUM_LIT>", ",", "dl", ",", "ElemTy", ")", ")", ";", "SDValue", "CTLZ", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CTLZ", ",", "dl", ",", "VT", ",", "LSB", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "VT", ",", "WidthMinus1", ",", "CTLZ", ")", ";", "}", "SDValue", "Bits", ";", "if", "(", "ElemTy", "==", "MVT", "::", "i64", ")", "{", "SDValue", "FF", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "DAG", ".", "getTargetConstant", "(", "<NUM_LIT>", ",", "dl", ",", "MVT", "::", "i32", ")", ")", ";", "Bits", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "VT", ",", "LSB", ",", "FF", ")", ";", "}", "else", "{", "SDValue", "One", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VT", ",", "DAG", ".", "getTargetConstant", "(", "<NUM_LIT>", ",", "dl", ",", "ElemTy", ")", ")", ";", "Bits", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "dl", ",", "VT", ",", "LSB", ",", "One", ")", ";", "}", "EVT", "VT8Bit", "=", "VT", ".", "is64BitVector", "(", ")", "?", "MVT", "::", "v8i8", ":", "MVT", "::", "v16i8", ";", "SDValue", "BitsVT8", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "dl", ",", "VT8Bit", ",", "Bits", ")", ";", "SDValue", "Cnt8", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CTPOP", ",", "dl", ",", "VT8Bit", ",", "BitsVT8", ")", ";", "EVT", "VT16Bit", "=", "VT", ".", "is64BitVector", "(", ")", "?", "MVT", "::", "v4i16", ":", "MVT", "::", "v8i16", ";", "SDValue", "Cnt16", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INTRINSIC_WO_CHAIN", ",", "dl", ",", "VT16Bit", ",", "DAG", ".", "getTargetConstant", "(", "Intrinsic", "::", "arm_neon_vpaddlu", ",", "dl", ",", "MVT", "::", "i32", ")", ",", "Cnt8", ")", ";", "if", "(", "ElemTy", "==", "MVT", "::", "i16", ")", "return", "Cnt16", ";", "EVT", "VT32Bit", "=", "VT", ".", "is64BitVector", "(", ")", "?", "MVT", "::", "v2i32", ":", "MVT", "::", "v4i32", ";", "SDValue", "Cnt32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INTRINSIC_WO_CHAIN", ",", "dl", ",", "VT32Bit", ",", "DAG", ".", "getTargetConstant", "(", "Intrinsic", "::", "arm_neon_vpaddlu", ",", "dl", ",", "MVT", "::", "i32", ")", ",", "Cnt16", ")", ";", "if", "(", "ElemTy", "==", "MVT", "::", "i32", ")", "return", "Cnt32", ";", "assert", "(", "ElemTy", "==", "MVT", "::", "i64", ")", ";", "SDValue", "Cnt64", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INTRINSIC_WO_CHAIN", ",", "dl", ",", "VT", ",", "DAG", ".", "getTargetConstant", "(", "Intrinsic", "::", "arm_neon_vpaddlu", ",", "dl", ",", "MVT", "::", "i32", ")", ",", "Cnt32", ")", ";", "return", "Cnt64", ";", "}", "if", "(", "!", "ST", "->", "hasV6T2Ops", "(", ")", ")", "return", "SDValue", "(", ")", ";" ]
LLVM
Mips
CPP
next_suggestion
CPU
7,080
[ "}" ]
[ "const", "MipsInstrInfo", "*", "getInstrInfo", "(", ")", "const", "override", "{", "return", "InstrInfo", ".", "get", "(", ")", ";" ]
LLVM
R600
CPP
stmt_completion
GPU
7,081
[ "AMD GPUs HD2XXX-HD6XXX", "<STR_LIT>", ")", ";" ]
[ "RegisterTarget", "<", "Triple", "::", "r600", ",", "false", ">", "R600", "(", "TheAMDGPUTarget", ",", "<STR_LIT>", "r600", "<STR_LIT>", ",", "<STR_LIT>" ]
GCC
s390
MD
next_suggestion
MPU
7,082
[ "s390_load_address", "(", "addr", ",", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")" ]
[ "{", "rtx", "addr", "=", "operand_subword", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<", "MODE", ">", "mode", ")", "addr", "=", "gen_lowpart", "(", "Pmode", ",", "addr", ")" ]
GCC
aarch64
MD
stmt_completion
CPU
7,083
[ "<STR_LIT>", ")", ")" ]
[ "(", "eq_attr", "<STR_LIT>" ]
LLVM
PowerPC
TD
program_repair
CPU
7,084
[ "<FIXS>", "BCDCFN_rec", ",", "BCDCFZ_rec", ",", "BCDCPSGN_rec", ",", "BCDCTN_rec", ",", "BCDCTZ_rec", ",", "BCDSETSGN_rec", ",", "BCDS_rec", ",", "BCDTRUNC_rec", ",", "BCDUS_rec", ",", "BCDUTRUNC_rec", "<FIXE>" ]
[ "XSCMPUQP", ",", "XSTSTDCQP", ",", "XSXSIGQP", ",", "<BUGS>", "BCDCFNo", ",", "BCDCFZo", ",", "BCDCPSGNo", ",", "BCDCTNo", ",", "BCDCTZo", ",", "BCDSETSGNo", ",", "BCDSo", ",", "BCDTRUNCo", ",", "BCDUSo", ",", "BCDUTRUNCo", "<BUGE>", ")", ">", ";" ]
GCC
xtensa
CPP
code_generation
MPU
7,085
[ "bool", "xtensa_tls_referenced_p", "(", "rtx", "x", ")", "{", "if", "(", "!", "targetm", ".", "have_tls", ")", "return", "false", ";", "subrtx_iterator", "::", "array_type", "array", ";", "FOR_EACH_SUBRTX", "(", "iter", ",", "array", ",", "x", ",", "ALL", ")", "{", "const_rtx", "x", "=", "*", "iter", ";", "if", "(", "GET_CODE", "(", "x", ")", "==", "SYMBOL_REF", "&&", "SYMBOL_REF_TLS_MODEL", "(", "x", ")", "!=", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "GET_CODE", "(", "x", ")", "==", "UNSPEC", ")", "switch", "(", "XINT", "(", "x", ",", "<NUM_LIT>", ")", ")", "{", "case", "UNSPEC_TPOFF", ":", "case", "UNSPEC_DTPOFF", ":", "case", "UNSPEC_TLS_FUNC", ":", "case", "UNSPEC_TLS_ARG", ":", "case", "UNSPEC_TLS_CALL", ":", "iter", ".", "skip_subrtxes", "(", ")", ";", "break", ";", "default", ":", "break", ";", "}", "}", "return", "false", ";", "}" ]
[ "Return", "TRUE", "if", "X", "contains", "any", "TLS", "symbol", "references", "." ]
LLVM
CSKY
CPP
stmt_completion
CPU
7,086
[ ">", "(", ")", ";" ]
[ "bool", "isUImm3", "(", ")", "const", "{", "return", "isUImm", "<", "<NUM_LIT>" ]
LLVM
AVR
CPP
stmt_completion
MPU
7,087
[ "return", "true", ";" ]
[ "if", "(", "Op", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "ImmVal", "==", "<NUM_LIT>", ")" ]
GCC
alpha
CPP
stmt_completion
MPU
7,088
[ ")", "goto", "escapes", ";" ]
[ "if", "(", "base_stmt", "&&", "is_gimple_assign", "(", "base_stmt", ")", "&&", "gimple_assign_rhs_code", "(", "base_stmt", ")", "==", "COMPONENT_REF", ")", "base", "=", "gimple_assign_rhs1", "(", "base_stmt", ")", ";", "}", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "COMPONENT_REF", "||", "TREE_OPERAND", "(", "base", ",", "<NUM_LIT>", ")", "!=", "TYPE_FIELDS", "(", "va_list_type_node", ")", ")", "{", "base", "=", "gimple_assign_rhs2", "(", "stmt", ")", ";", "if", "(", "TREE_CODE", "(", "base", ")", "==", "SSA_NAME", ")", "{", "base_stmt", "=", "va_list_skip_additions", "(", "base", ")", ";", "if", "(", "base_stmt", "&&", "is_gimple_assign", "(", "base_stmt", ")", "&&", "gimple_assign_rhs_code", "(", "base_stmt", ")", "==", "COMPONENT_REF", ")", "base", "=", "gimple_assign_rhs1", "(", "base_stmt", ")", ";", "}", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "COMPONENT_REF", "||", "TREE_OPERAND", "(", "base", ",", "<NUM_LIT>", ")", "!=", "TYPE_FIELDS", "(", "va_list_type_node", ")", ")", "return", "false", ";", "offset_arg", "=", "<NUM_LIT>", ";", "}", "base", "=", "get_base_address", "(", "base", ")", ";", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "VAR_DECL", "||", "!", "bitmap_bit_p", "(", "si", "->", "va_list_vars", ",", "DECL_UID", "(", "base", ")", "+", "num_ssa_names", ")", ")", "return", "false", ";", "offset", "=", "gimple_op", "(", "stmt", ",", "<NUM_LIT>", "+", "offset_arg", ")", ";", "if", "(", "TREE_CODE", "(", "offset", ")", "==", "SSA_NAME", ")", "{", "gimple", "*", "offset_stmt", "=", "va_list_skip_additions", "(", "offset", ")", ";", "if", "(", "offset_stmt", "&&", "gimple_code", "(", "offset_stmt", ")", "==", "GIMPLE_PHI", ")", "{", "HOST_WIDE_INT", "sub", ";", "gimple", "*", "arg1_stmt", ",", "*", "arg2_stmt", ";", "tree", "arg1", ",", "arg2", ";", "enum", "tree_code", "code1", ",", "code2", ";", "if", "(", "gimple_phi_num_args", "(", "offset_stmt", ")", "!=", "<NUM_LIT>" ]
LLVM
ARM
CPP
next_suggestion
CPU
7,089
[ "}" ]
[ "Binary", "|=", "(", "RegD", "&", "<NUM_LIT>", ")", "<<", "<STR_LIT>", "::", "<STR_LIT>", ";", "Binary", "|=", "(", "(", "RegD", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", "<<", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "Binary", ";" ]
LLVM
AArch64
CPP
stmt_completion
CPU
7,090
[ ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";" ]
[ "const", "auto", "&", "STI", "=", "DAG", ".", "getMachineFunction", "(", ")" ]
LLVM
SystemZ
CPP
next_suggestion
CPU
7,091
[ "}" ]
[ "if", "(", "(", "(", "!", "Src", "->", "isVectorTy", "(", ")", "&&", "NumOps", "==", "<NUM_LIT>", ")", "||", "ST", "->", "hasVectorEnhancements2", "(", ")", ")", "&&", "I", "!=", "nullptr", ")", "{", "if", "(", "Opcode", "==", "Instruction", "::", "Load", "&&", "I", "->", "hasOneUse", "(", ")", ")", "{", "const", "Instruction", "*", "LdUser", "=", "cast", "<", "Instruction", ">", "(", "*", "I", "->", "user_begin", "(", ")", ")", ";", "if", "(", "isBswapIntrinsicCall", "(", "LdUser", ")", "&&", "(", "!", "LdUser", "->", "hasOneUse", "(", ")", "||", "!", "isa", "<", "StoreInst", ">", "(", "*", "LdUser", "->", "user_begin", "(", ")", ")", ")", ")", "return", "<NUM_LIT>", ";", "}", "else", "if", "(", "const", "StoreInst", "*", "SI", "=", "dyn_cast", "<", "StoreInst", ">", "(", "I", ")", ")", "{", "const", "Value", "*", "StoredVal", "=", "SI", "->", "getValueOperand", "(", ")", ";", "if", "(", "StoredVal", "->", "hasOneUse", "(", ")", "&&", "isBswapIntrinsicCall", "(", "StoredVal", ")", ")", "return", "<NUM_LIT>", ";" ]
GCC
nds32
CPP
next_suggestion
CPU
7,092
[ "XVECEXP", "(", "unspec_relax_group", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "=", "GEN_INT", "(", "group_id", ")", ";" ]
[ "pat", "=", "XVECEXP", "(", "pat", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "}", "if", "(", "GET_CODE", "(", "unspec_relax_group", ")", "==", "UNSPEC", "&&", "XINT", "(", "unspec_relax_group", ",", "<NUM_LIT>", ")", "==", "UNSPEC_VOLATILE_RELAX_GROUP", ")", "{" ]
LLVM
Hexagon
TD
stmt_completion
DSP
7,093
[ "n1", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd16", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">" ]
GCC
arm
CPP
stmt_completion
CPU
7,094
[ ")", "_", "_", "base", ")", ";" ]
[ "return", "_", "_", "builtin_mve_vldrbq_sv8hi", "(", "(", "_", "_", "builtin_neon_qi", "*" ]
GCC
i386
MD
program_repair
CPU
7,095
[ "<FIXS>", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", ")", ")", ")", "(", "vec_concat", ":", "V8HI", "(", "vec_concat", ":", "V4HI", "(", "vec_concat", ":", "V2HI", "(", "ssse3_plusminus", ":", "HI", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "(", "ssse3_plusminus", ":", "HI", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", ")", "(", "vec_concat", ":", "V2HI", "(", "ssse3_plusminus", ":", "HI", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "(", "ssse3_plusminus", ":", "HI", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", ")", ")", "<FIXE>" ]
[ "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "(", "ssse3_plusminus", ":", "HI", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", "<BUGS>", "(", "vec_select", ":", "HI", "(", "match_dup", "<NUM_LIT>", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", ")", ")", "<BUGE>", "(", "vec_concat", ":", "V4HI", "(", "vec_concat", ":", "V2HI", "(", "ssse3_plusminus", ":", "HI" ]
LLVM
Lanai
CPP
stmt_completion
CPU
7,096
[ "Function", "&", "F", ")", "const", "{" ]
[ "TargetTransformInfo", "LanaiTargetMachine", "::", "getTargetTransformInfo", "(", "const" ]
LLVM
Hexagon
TD
next_suggestion
DSP
7,097
[ "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC
arm
CPP
stmt_completion
CPU
7,098
[ ")", "{" ]
[ "_", "_", "arm_vcvtpq_s32_f32", "(", "float32x4_t", "_", "_", "a" ]
LLVM
TPC
CPP
next_suggestion
Virtual ISA
7,099
[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";" ]
[ "DecodeStatus", "Status", "=", "DecodeVRFRegisterClass", "(", "Inst", ",", "Addr1", ",", "Address", ",", "Decoder", ")", ";", "if", "(", "Status", "!=", "MCDisassembler", "::", "Success", ")", "return", "Status", ";", "return", "DecodeVRFRegisterClass", "(", "Inst", ",", "Addr2", ",", "Address", ",", "Decoder", ")", ";", "}", "else", "{", "DecodeStatus", "Status", "=", "DecodeVRFRegisterClass", "(", "Inst", ",", "Addr1", ",", "Address", ",", "Decoder", ")", ";", "if", "(", "Status", "!=", "MCDisassembler", "::", "Success", ")", "return", "Status", ";" ]