Datasets:
docz1105
/
ComBack_Plus_Plus

Dataset card Data Studio Files
xet
Compiler_Type
stringclasses
2 values
Target
stringclasses
176 values
Programming Language
stringclasses
3 values
Task
stringclasses
4 values
Target_Type
stringclasses
7 values
Idx
int64
0
636k
Ground_Truth
listlengths
0
2.32k
Input
listlengths
1
1.02k
LLVM
Hexagon
TD
next_suggestion
DSP
615,200
[ "}" ]
[ "def", "C2_not", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Ps4", ")", ",", "<STR_LIT>", ",", "tc_de554571", ",", "TypeCR", ">", ",", "Enc_65d691", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
next_suggestion
CPU
615,201
[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
[ "case", "ISD", "::", "SHL", ":", "if", "(", "Op", ".", "getNode", "(", ")", "->", "getFlags", "(", ")", ".", "hasNoSignedWrap", "(", ")", ")", "break", ";", "LLVM_FALLTHROUGH", ";", "default", ":", "NeedOF", "=", "true", ";", "break", ";", "}", "break", ";", "}", "}", "if", "(", "Op", ".", "getResNo", "(", ")", "!=", "<NUM_LIT>", "||", "NeedOF", "||", "NeedCF", ")", "{", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ")", ")", ";", "}", "unsigned", "Opcode", "=", "<NUM_LIT>", ";", "unsigned", "NumOperands", "=", "<NUM_LIT>", ";", "SDValue", "ArithOp", "=", "Op", ";", "switch", "(", "ArithOp", ".", "getOpcode", "(", ")", ")", "{", "case", "ISD", "::", "AND", ":", "if", "(", "!", "hasNonFlagsUse", "(", "Op", ")", ")", "break", ";", "LLVM_FALLTHROUGH", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "case", "ISD", "::", "OR", ":", "case", "ISD", "::", "XOR", ":", "if", "(", "!", "isProfitableToUseFlagOp", "(", "Op", ")", ")", "break", ";", "switch", "(", "ArithOp", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unexpected operator!", "<STR_LIT>", ")", ";", "case", "ISD", "::", "ADD", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SUB", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "XOR", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "AND", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "OR", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "NumOperands", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
615,202
[ "if", "(", "!", "ParseAMDGPURegister", "(", "RegKind", ",", "Reg", ",", "RegNum", ",", "RegWidth", ")", ")", "{" ]
[ "const", "auto", "&", "Tok", "=", "Parser", ".", "getTok", "(", ")", ";", "SMLoc", "StartLoc", "=", "Tok", ".", "getLoc", "(", ")", ";", "SMLoc", "EndLoc", "=", "Tok", ".", "getEndLoc", "(", ")", ";", "const", "MCRegisterInfo", "*", "TRI", "=", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "RegisterKind", "RegKind", ";", "unsigned", "Reg", ",", "RegNum", ",", "RegWidth", ";" ]
LLVM
AArch64
TD
next_suggestion
CPU
615,203
[ "let", "RenderMethod", "=", "<STR_LIT>", ";" ]
[ "def", "MoveVecShifterOperand", ":", "AsmOperandClass", "{", "let", "SuperClasses", "=", "[", "ShifterOperand", "]", ";", "let", "Name", "=", "<STR_LIT>", ";" ]
GCC
loongarch
CPP
stmt_completion
CPU
615,204
[ ")", "_", "<NUM_LIT>", ")", ";" ]
[ "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_lasx_xvilvl_d", "(", "(", "v4i64", ")", "_", "<NUM_LIT>", ",", "(", "v4i64" ]
LLVM
Patmos
CPP
next_suggestion
VLIW
615,205
[ "report_fatal_error", "(", "name", "+", "<STR_LIT>", " length argument not a constant value", "<STR_LIT>", ")", ";" ]
[ "assert", "(", "arg2", "->", "getType", "(", ")", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", "||", "arg2", "->", "getType", "(", ")", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "auto", "*", "memcpy_len", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "arg2", ")", ")", "{", "auto", "len", "=", "memcpy_len", "->", "getValue", "(", ")", ".", "getLimitedValue", "(", "std", "::", "numeric_limits", "<", "uint32_t", ">", "::", "max", "(", ")", ")", ";", "if", "(", "len", "<=", "<NUM_LIT>", ")", "return", "false", ";", "should_eliminate_call", "(", "arg0", ",", "arg2", ",", "len", ")", ";", "return", "true", ";", "}", "else", "{", "if", "(", "PatmosSinglePathInfo", "::", "isEnabled", "(", "F", ")", ")", "{" ]
LLVM
PowerPC
CPP
program_repair
CPU
615,206
[ "<FIXS>", "if", "(", "!", "Subtarget", "->", "useCRBits", "(", ")", ")", "{", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "i64", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "f64", ",", "Expand", ")", ";", "}", "<FIXE>", "<FIXS>", "if", "(", "!", "Subtarget", "->", "useCRBits", "(", ")", ")", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "<FIXE>", "<FIXS>", "if", "(", "!", "Subtarget", "->", "useCRBits", "(", ")", ")", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "<FIXE>" ]
[ "setOperationAction", "(", "ISD", "::", "ROTR", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "ROTR", ",", "MVT", "::", "i64", ",", "Expand", ")", ";", "<BUGS>", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "i32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "i64", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "f32", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "f64", ",", "Expand", ")", ";", "<BUGE>", "setOperationAction", "(", "ISD", "::", "SELECT_CC", ",", "MVT", "::", "f32", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT_CC", ",", "MVT", "::", "f64", ",", "Custom", ")", ";", "<BUGS>", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "MVT", "::", "i32", ",", "Custom", ")", ";", "<BUGE>", "<BUGS>", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "<BUGE>", "setOperationAction", "(", "ISD", "::", "BR_JT", ",", "MVT", "::", "Other", ",", "Expand", ")", ";" ]
GCC
rs6000
CPP
stmt_completion
CPU
615,207
[ "rbt_nil", ";" ]
[ "t", "->", "rbt_nil", "->", "color", "=", "RBT_BLACK", ";", "t", "->", "rbt_root", "=", "t", "->" ]
LLVM
Hexagon
TD
next_suggestion
DSP
615,208
[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
LLVM
Sparc
CPP
program_repair
CPU
615,209
[ "<FIXS>", "DAG", ".", "getIntPtrConstant", "(", "FuncInfo", "->", "getVarArgsFrameOffset", "(", ")", ",", "DL", ")", ")", ";", "<FIXE>" ]
[ "SDValue", "Offset", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "TLI", ".", "getPointerTy", "(", ")", ",", "DAG", ".", "getRegister", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "TLI", ".", "getPointerTy", "(", ")", ")", ",", "<BUGS>", "DAG", ".", "getIntPtrConstant", "(", "FuncInfo", "->", "getVarArgsFrameOffset", "(", ")", ")", ")", ";", "<BUGE>", "const", "Value", "*", "SV", "=", "cast", "SrcValueSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getValue", "(", ")", ";", "return", "DAG", ".", "getStore", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "DL", ",", "Offset", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "MachinePointerInfo", "(", "SV", ")", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";" ]
GCC
pa
CPP
program_repair
CPU
615,210
[ "<FIXS>", "if", "(", "!", "TARGET_NO_SPACE_REGS", "||", "TARGET_DISABLE_INDEXING", ")", "<FIXE>" ]
[ "rtx", "tmpreg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "tmpreg", ",", "delta", ")", ";", "<BUGS>", "if", "(", "TARGET_DISABLE_INDEXING", ")", "<BUGE>", "{", "emit_move_insn", "(", "tmpreg", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "tmpreg", ",", "basereg", ")", ")", ";", "src", "=", "gen_rtx_MEM", "(", "word_mode", ",", "tmpreg", ")", ";" ]
LLVM
Mips
TD
stmt_completion
CPU
615,211
[ ",", "<NUM_LIT>", ">", ";" ]
[ "class", "BINSL_W_ENC", ":", "MSA_3R_FMT", "<", "<NUM_LIT>", ",", "<NUM_LIT>" ]
LLVM
X86
CPP
next_suggestion
CPU
615,212
[ "IndexGroup", "[", "i", "%", "<NUM_LIT>", "]", "++", ";" ]
[ "static", "void", "group2Shuffle", "(", "MVT", "VT", ",", "SmallVectorImpl", "<", "int", ">", "&", "Mask", ",", "SmallVectorImpl", "<", "int", ">", "&", "Output", ")", "{", "int", "IndexGroup", "[", "<NUM_LIT>", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "int", "Index", "=", "<NUM_LIT>", ";", "int", "VectorWidth", "=", "VT", ".", "getSizeInBits", "(", ")", ";", "int", "VF", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "int", "Lane", "=", "(", "VectorWidth", "/", "<NUM_LIT>", ">", "<NUM_LIT>", ")", "?", "VectorWidth", "/", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "{", "IndexGroup", "[", "(", "Index", "*", "<NUM_LIT>", ")", "%", "(", "VF", "/", "Lane", ")", "]", "=", "Index", ";", "Index", "+=", "Mask", "[", "i", "]", ";", "}", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "VF", "/", "Lane", ";", "i", "++", ")", "{", "Output", ".", "push_back", "(", "IndexGroup", "[", "i", "%", "<NUM_LIT>", "]", ")", ";" ]
LLVM
PowerPC
TD
program_repair
CPU
615,213
[ "<FIXS>", "(", "ins", "G8RC", ":", "$", "rSi", ",", "G8RC", ":", "$", "rS", ",", "u6imm", ":", "$", "SH", ",", "u6imm", ":", "$", "MBE", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IntRotateDI", ",", "<FIXE>", "<FIXS>", "defm", "RLDCL", ":", "MDSForm_1r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<FIXE>" ]
[ "let", "neverHasSideEffects", "=", "<NUM_LIT>", "in", "{", "let", "isCommutable", "=", "<NUM_LIT>", "in", "{", "defm", "RLDIMI", ":", "MDForm_1r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "G8RC", ":", "$", "rA", ")", ",", "<BUGS>", "(", "ins", "G8RC", ":", "$", "rSi", ",", "G8RC", ":", "$", "rS", ",", "u6imm", ":", "$", "SH", ",", "u6imm", ":", "$", "MB", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IntRotateDI", ",", "<BUGE>", "[", "]", ">", ",", "isPPC64", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ";", "}", "<BUGS>", "defm", "RLDCL", ":", "MDForm_1r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<BUGE>", "(", "outs", "G8RC", ":", "$", "rA", ")", ",", "(", "ins", "G8RC", ":", "$", "rS", ",", "GPRC", ":", "$", "rB", ",", "u6imm", ":", "$", "MBE", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IntRotateD", ",", "[", "]", ">", ",", "isPPC64", ";" ]
GCC
mn10300
MD
next_suggestion
MPU
615,214
[ "<STR_LIT>" ]
[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "not", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
LLVM
X86
CPP
program_repair
CPU
615,215
[ "<FIXS>", "if", "(", "sr", ")", "mcInst", ".", "addOperand", "(", "segmentReg", ")", ";", "<FIXE>" ]
[ "mcInst", ".", "addOperand", "(", "scaleAmount", ")", ";", "mcInst", ".", "addOperand", "(", "indexReg", ")", ";", "mcInst", ".", "addOperand", "(", "displacement", ")", ";", "<BUGS>", "mcInst", ".", "addOperand", "(", "segmentReg", ")", ";", "<BUGE>", "}" ]
GCC
aarch64
CPP
next_suggestion
CPU
615,216
[ "return", "<NUM_LIT>", ";" ]
[ "if", "(", "regno", "==", "LR_REGNUM", ")", "return", "<NUM_LIT>", ";", "}" ]
LLVM
AArch64
CPP
next_suggestion
CPU
615,217
[ "return", "isElementTypeLegalForScalableVector", "(", "DataType", "->", "getScalarType", "(", ")", ")", ";" ]
[ "if", "(", "!", "ST", "->", "hasSVE", "(", ")", ")", "return", "false", ";", "if", "(", "isa", "<", "FixedVectorType", ">", "(", "DataType", ")", "&&", "!", "ST", "->", "useSVEForFixedLengthVectors", "(", ")", "&&", "DataType", "->", "getPrimitiveSizeInBits", "(", ")", "!=", "<NUM_LIT>", ")", "return", "false", ";" ]
GCC
m32c
CPP
next_suggestion
MPU
615,218
[ "case", "<NUM_LIT>", ":" ]
[ "case", "<NUM_LIT>", ":", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\t.3byte\\t", "<STR_LIT>", ")", ";", "output_addr_const", "(", "asm_out_file", ",", "x", ")", ";", "fputc", "(", "'", "\\n", "'", ",", "asm_out_file", ")", ";", "return", "true", ";" ]
GCC
cris
MD
program_repair
MPU
615,219
[ "<FIXS>", "cris_emit_insn", "(", "gen_rtx_SET", "(", "reg0", ",", "gen_rtx_AND", "(", "HImode", ",", "reg1", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "<FIXE>" ]
[ "reg1", "=", "reg0", "}", "<BUGS>", "emit_insn", "(", "gen_rtx_SET", "(", "reg0", ",", "gen_rtx_AND", "(", "HImode", ",", "reg1", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "<BUGE>", "if", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")" ]
LLVM
Hexagon
TD
next_suggestion
DSP
615,220
[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
[ "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
LLVM
CellSPU
TD
stmt_completion
MPU
615,221
[ ">", ";" ]
[ "def", "v8i16", ":", "ROTHIVecInst", "<", "v8i16" ]
GCC
rs6000
MD
next_suggestion
CPU
615,222
[ "<STR_LIT>" ]
[ "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_VSX_SIEXPDP", ")", ")", "]" ]
GCC
arm
CPP
stmt_completion
CPU
615,223
[ "accumulator", ")", ")", ";" ]
[ "break", ";", "case", "FMA", ":", "{", "if", "(", "REG_P", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "&&", "REG_P", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "&&", "(", "REG_P", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "||", "GET_CODE", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "==", "NEG", ")", ")", "{", "accumulator", "=", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ";", "}", "else", "if", "(", "REG_P", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "&&", "GET_CODE", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "==", "NEG", "&&", "(", "REG_P", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "||", "GET_CODE", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ")", "==", "NEG", ")", ")", "{", "accumulator", "=", "XEXP", "(", "XEXP", "(", "mla", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ";", "}", "else", "return", "<NUM_LIT>", ";", "break", ";", "}", "default", ":", "return", "<NUM_LIT>", ";", "}", "if", "(", "SUBREG_P", "(", "accumulator", ")", ")", "accumulator", "=", "SUBREG_REG", "(", "accumulator", ")", ";", "if", "(", "!", "REG_P", "(", "accumulator", ")", ")", "return", "<NUM_LIT>", ";", "return", "(", "REGNO", "(", "dest", ")", "==", "REGNO", "(" ]
LLVM
ARM
TD
next_suggestion
CPU
615,224
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "label", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "label", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC
i386
MD
next_suggestion
CPU
615,225
[ "DONE" ]
[ "<STR_LIT>", "{", "if", "(", "!", "MEM_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "force_reg", "(", "V8QImode", ",", "operands", "[", "<NUM_LIT>", "]", ")", "operands", "[", "<NUM_LIT>", "]", "=", "simplify_gen_subreg", "(", "V16QImode", ",", "operands", "[", "<NUM_LIT>", "]", ",", "V8QImode", ",", "<NUM_LIT>", ")", "emit_insn", "(", "gen_avx2_", "<", "code", ">", "v8qiv8si2", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")" ]
LLVM
X86
CPP
stmt_completion
CPU
615,226
[ "{" ]
[ "bool", "supportPrintSchedInfo", "(", ")", "const", "override" ]
LLVM
Hexagon
CPP
stmt_completion
DSP
615,227
[ "::", "CMPbEQrr_sbsb_V4", ":" ]
[ "case", "Hexagon", "::", "CMPGTUri", ":", "case", "Hexagon", "::", "CMPGTUrr", ":", "case", "Hexagon", "::", "CMPGTri", ":", "case", "Hexagon", "::", "CMPGTrr", ":", "SrcReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Mask", "=", "~", "<NUM_LIT>", ";", "break", ";", "case", "Hexagon", "::", "CMPbEQri_V4", ":", "case", "Hexagon", "::", "CMPbEQrr_sbsb_V4", ":", "case", "Hexagon", "::", "CMPbEQrr_ubub_V4", ":", "case", "Hexagon", "::", "CMPbGTUri_V4", ":", "case", "Hexagon", "::", "CMPbGTUrr_V4", ":", "case", "Hexagon", "::", "CMPbGTrr_V4", ":", "SrcReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Mask", "=", "<NUM_LIT>", ";", "break", ";", "case", "Hexagon", "::", "CMPhEQri_V4", ":", "case", "Hexagon", "::", "CMPhEQrr_shl_V4", ":", "case", "Hexagon", "::", "CMPhEQrr_xor_V4", ":", "case", "Hexagon", "::", "CMPhGTUri_V4", ":", "case", "Hexagon", "::", "CMPhGTUrr_V4", ":", "case", "Hexagon", "::", "CMPhGTrr_shl_V4", ":", "SrcReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Mask", "=", "<NUM_LIT>", ";", "break", ";", "}", "switch", "(", "Opc", ")", "{", "case", "Hexagon", "::", "CMPEHexagon4rr", ":", "case", "Hexagon", "::", "CMPEQrr", ":", "case", "Hexagon", "::", "CMPGT64rr", ":", "case", "Hexagon", "::", "CMPGTU64rr", ":", "case", "Hexagon", "::", "CMPGTUrr", ":", "case", "Hexagon", "::", "CMPGTrr", ":", "case", "Hexagon" ]
LLVM
Hexagon
TD
stmt_completion
DSP
615,228
[ "<NUM_LIT>", "}", "=", "Rx", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "u16", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "!", "if", "(", "isHi", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "u16", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-" ]
LLVM
ARM
TD
stmt_completion
CPU
615,229
[ "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "lane", "{" ]
LLVM
AArch64
TD
next_suggestion
CPU
615,230
[ "}" ]
[ "bits", "<", "<NUM_LIT>", ">", "Imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Imm", ";" ]
LLVM
Hexagon
CPP
program_repair
DSP
615,231
[ "<FIXS>", "Register", "DstReg", "=", "Dst", ".", "getReg", "(", ")", ";", "Register", "SrcReg", "=", "Src", ".", "getReg", "(", ")", ";", "<FIXE>" ]
[ "if", "(", "Src", ".", "getSubReg", "(", ")", "!=", "Hexagon", "::", "isub_lo", ")", "continue", ";", "<BUGS>", "unsigned", "DstReg", "=", "Dst", ".", "getReg", "(", ")", ";", "unsigned", "SrcReg", "=", "Src", ".", "getReg", "(", ")", ";", "<BUGE>", "if", "(", "Register", "::", "isVirtualRegister", "(", "DstReg", ")", "&&", "Register", "::", "isVirtualRegister", "(", "SrcReg", ")", ")", "{" ]
LLVM
X86
TD
program_repair
CPU
615,232
[ "<FIXS>", "def", "MOVSSmr", ":", "SSI", "<NUM_LIT>", ",", "MRMDestMem", ",", "(", "outs", ")", ",", "(", "ins", "f32mem", ":", "$", "dst", ",", "FR32", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "store", "FR32", ":", "$", "src", ",", "addr", ":", "$", "dst", ")", "]", ">", ";", "def", "MOVSDmr", ":", "SDI", "<NUM_LIT>", ",", "MRMDestMem", ",", "(", "outs", ")", ",", "(", "ins", "f64mem", ":", "$", "dst", ",", "FR64", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "(", "store", "FR64", ":", "$", "src", ",", "addr", ":", "$", "dst", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "<FIXE>" ]
[ "def", "MOVSDrm", ":", "sse12_move_rm", "FR64", ",", "f64mem", ",", "loadf64", ",", "<STR_LIT>", ">", ",", "XD", ";", "}", "<BUGS>", "let", "AddedComplexity", "=", "<NUM_LIT>", "in", "{", "def", ":", "Pat", "(", "v4f32", "(", "movl", "VR128", ":", "$", "src1", ",", "VR128", ":", "$", "src2", ")", ")", ",", "(", "MOVSSrr", "(", "v4f32", "VR128", ":", "$", "src1", ")", ",", "(", "EXTRACT_SUBREG", "(", "v4f32", "VR128", ":", "$", "src2", ")", ",", "sub_ss", ")", ")", ">", ";", "def", ":", "Pat", "(", "v2f64", "(", "movl", "VR128", ":", "$", "src1", ",", "VR128", ":", "$", "src2", ")", ")", ",", "(", "MOVSDrr", "(", "v2f64", "VR128", ":", "$", "src1", ")", ",", "(", "EXTRACT_SUBREG", "(", "v2f64", "VR128", ":", "$", "src2", ")", ",", "sub_sd", ")", ")", ">", ";", "}", "<BUGE>", "<BUGS>", "let", "AddedComplexity", "=", "<NUM_LIT>", "in", "{", "<BUGE>", "let", "Predicates", "=", "[", "HasSSE1", "]", "in", "{", "def", ":", "Pat", "(", "v4f32", "(", "X86vzmovl", "(", "v4f32", "(", "scalar_to_vector", "(", "loadf32", "addr", ":", "$", "src", ")", ")", ")", ")", ")", "," ]
LLVM
AArch64
TD
stmt_completion
CPU
615,233
[ "$", "Rd", ")", ",", "(", "int_aarch64_sisd_fcvtxn", "(", "f64", "FPR64", ":", "$", "Rn", ")", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteVd", "]", ">", "{" ]
[ "class", "SIMDInexactCvtTwoScalar", "<", "bits", "<", "<NUM_LIT>", ">", "opcode", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "FPR32", ":", "$", "Rd", ")", ",", "(", "ins", "FPR64", ":", "$", "Rn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "f32", "FPR32", ":" ]
GCC
sh
CPP
stmt_completion
CPU
615,234
[ ")", "return", "<NUM_LIT>", ";" ]
[ "if", "(", "DECL_P", "(", "td", ")", ")", "td", "=", "TREE_TYPE", "(", "td", ")", ";", "if", "(", "td", "==", "error_mark_node" ]
LLVM
DirectX
CPP
stmt_completion
Virtual ISA
615,235
[ "-", "<NUM_LIT>", ";" ]
[ "if", "(", "auto", "*", "MD", "=", "dyn_cast", "<", "MetadataAsValue", ">", "(", "V", ")", ")", "return", "getMetadataID", "(", "MD", "->", "getMetadata", "(", ")", ")", ";", "ValueMapType", "::", "const_iterator", "I", "=", "ValueMap", ".", "find", "(", "V", ")", ";", "assert", "(", "I", "!=", "ValueMap", ".", "end", "(", ")", "&&", "<STR_LIT>", "Value not in slotcalculator!", "<STR_LIT>", ")", ";", "return", "I", "->", "second" ]
GCC
m68k
MD
next_suggestion
MPU
615,236
[ "<STR_LIT>", ")" ]
[ "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM
X86
CPP
next_suggestion
CPU
615,237
[ "uint64_t", "Val", "=", "C", "->", "getZExtValue", "(", ")", ";" ]
[ "EVT", "InVT", "=", "In", ".", "getValueType", "(", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "EVT", "ScalarVT", "=", "VT", ".", "getVectorElementType", "(", ")", ";", "if", "(", "!", "(", "(", "ScalarVT", "==", "MVT", "::", "i8", "||", "ScalarVT", "==", "MVT", "::", "i16", ")", "&&", "isPowerOf2_32", "(", "NumElems", ")", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "InScalarVT", "=", "InVT", ".", "getVectorElementType", "(", ")", ";", "if", "(", "InScalarVT", ".", "getSizeInBits", "(", ")", "<=", "ScalarVT", ".", "getSizeInBits", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "Subtarget", ".", "hasSSE2", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "Subtarget", ".", "hasAVX512", "(", ")", ")", "{", "if", "(", "VT", ".", "getSizeInBits", "(", ")", ">", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "}", "else", "if", "(", "Subtarget", ".", "hasAVX2", "(", ")", ")", "{", "if", "(", "VT", ".", "getSizeInBits", "(", ")", ">", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "}", "else", "{", "if", "(", "VT", ".", "getSizeInBits", "(", ")", ">", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "}", "if", "(", "In", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", ")", "return", "SDValue", "(", ")", ";", "auto", "IsConstVectorInRange", "=", "[", "]", "(", "SDValue", "V", ",", "unsigned", "Min", ",", "unsigned", "Max", ")", "{", "BuildVectorSDNode", "*", "BV", "=", "dyn_cast", "<", "BuildVectorSDNode", ">", "(", "V", ")", ";", "if", "(", "!", "BV", "||", "!", "BV", "->", "isConstant", "(", ")", ")", "return", "false", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "V", ".", "getNumOperands", "(", ")", ";", "i", "<", "e", ";", "i", "++", ")", "{", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "V", ".", "getOperand", "(", "i", ")", ")", ";", "if", "(", "!", "C", ")", "return", "false", ";" ]
GCC
sh
MD
program_repair
CPU
615,238
[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]
[ "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "T_REG", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
LLVM
Hexagon
TD
next_suggestion
DSP
615,239
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM
ARM
CPP
stmt_completion
CPU
615,240
[ "HasHardwareDivideInThumb", ";" ]
[ "bool", "hasDivideInThumbMode", "(", ")", "const", "{", "return" ]
LLVM
AArch64
TD
next_suggestion
CPU
615,241
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "Pg", ";", "bits", "<", "<NUM_LIT>", ">", "Pn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
ARM64
CPP
stmt_completion
CPU
615,242
[ ")", ";" ]
[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateImm", "(", "getPrefetch", "(", ")", ")" ]
GCC
nds32
CPP
stmt_completion
CPU
615,243
[ ",", "in0_idx1", ",", "in1_idx1", ")", ")", ";" ]
[ "emit_insn", "(", "gen_mulhisi3v", "(", "result0", ",", "in0", ",", "in1", ",", "in0_idx0", ",", "in1_idx0", ")", ")", ";", "emit_insn", "(", "gen_mulhisi3v", "(", "result1", ",", "in0", ",", "in1" ]
LLVM
X86
CPP
stmt_completion
CPU
615,244
[ "RHS", ")", ";" ]
[ "if", "(", "SDValue", "BlendOp", "=", "lowerVSELECTtoVectorShuffle", "(", "Op", ",", "Subtarget", ",", "DAG", ")", ")", "return", "BlendOp", ";", "if", "(", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "getScalarSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "return", "Op", ";", "if", "(", "!", "Subtarget", ".", "hasSSE41", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "MVT", "VT", "=", "Op", ".", "getSimpleValueType", "(", ")", ";", "if", "(", "VT", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "{", "SDValue", "Cond", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "assert", "(", "Cond", ".", "getValueType", "(", ")", ".", "getScalarSizeInBits", "(", ")", "==", "VT", ".", "getScalarSizeInBits", "(", ")", "&&", "<STR_LIT>", "Should have a size-matched integer condition!", "<STR_LIT>", ")", ";", "MVT", "MaskVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "i1", ",", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "SDValue", "Mask", "=", "DAG", ".", "getSetCC", "(", "dl", ",", "MaskVT", ",", "Cond", ",", "getZeroVector", "(", "VT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ",", "ISD", "::", "SETNE", ")", ";", "return", "DAG", ".", "getSelect", "(", "dl", ",", "VT", ",", "Mask", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "}", "switch", "(", "VT", ".", "SimpleTy", ")", "{", "default", ":", "return", "Op", ";", "case", "MVT", "::", "v32i8", ":", "if", "(", "Subtarget", ".", "hasAVX2", "(", ")", ")", "return", "Op", ";", "return", "SDValue", "(", ")", ";", "case", "MVT", "::", "v8i16", ":", "case", "MVT", "::", "v16i16", ":", "{", "MVT", "CastVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "i8", ",", "VT", ".", "getVectorNumElements", "(", ")", "*", "<NUM_LIT>", ")", ";", "SDValue", "Cond", "=", "DAG", ".", "getBitcast", "(", "CastVT", ",", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "LHS", "=", "DAG", ".", "getBitcast", "(", "CastVT", ",", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "RHS", "=", "DAG", ".", "getBitcast", "(", "CastVT", ",", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "Select", "=", "DAG", ".", "getNode", "(", "ISD", "::", "VSELECT", ",", "dl", ",", "CastVT", ",", "Cond", ",", "LHS", "," ]
LLVM
MOS
TD
stmt_completion
MPU
615,245
[ ";" ]
[ "class", "Inst8", "<", "string", "asmstr", ",", "Opcode", "op", "=", "DefaultOpcode", ",", "AddressingMode", "mode", "=", "Implicit", ">", ":", "InstAddressMode", "<", "asmstr", ",", "op", ",", "mode", ">", "{", "let", "Size", "=", "<NUM_LIT>" ]
LLVM
AArch64
TD
stmt_completion
CPU
615,246
[ "=", "<NUM_LIT>", ";" ]
[ "def", "Wrs", ":", "BaseLogicalSReg", "<", "opc", ",", "N", ",", "GPR32", ",", "logical_shifted_reg32", ",", "mnemonic", ",", "[", "(", "set", "GPR32", ":", "$", "Rd", ",", "(", "OpNode", "GPR32", ":", "$", "Rn", ",", "logical_shifted_reg32", ":", "$", "Rm", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}" ]
GCC
mips
MD
next_suggestion
CPU
615,247
[ "<STR_LIT>" ]
[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "ne", "(", "match_operand", ":", "CCV4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "-", "<NUM_LIT>", ")", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<STR_LIT>" ]
GCC
nios2
MD
stmt_completion
MPU
615,248
[ "<STR_LIT>", ")", ")" ]
[ "(", "set", "(", "mem", ":", "SI", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "-", "<NUM_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "mem", ":", "SI", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "-", "<NUM_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "mem", ":", "SI", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "-", "<NUM_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>" ]
LLVM
ARM
CPP
next_suggestion
CPU
615,249
[ "}" ]
[ "bool", "ARMDAGToDAGISel", "::", "SelectThumbAddrModeSP", "(", "SDValue", "N", ",", "SDValue", "&", "Base", ",", "SDValue", "&", "OffImm", ")", "{", "if", "(", "N", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FrameIndex", ")", "{", "int", "FI", "=", "cast", "<", "FrameIndexSDNode", ">", "(", "N", ")", "->", "getIndex", "(", ")", ";", "Base", "=", "CurDAG", "->", "getTargetFrameIndex", "(", "FI", ",", "TLI", "->", "getPointerTy", "(", ")", ")", ";", "OffImm", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ";", "return", "true", ";", "}", "if", "(", "!", "CurDAG", "->", "isBaseWithConstantOffset", "(", "N", ")", ")", "return", "false", ";", "RegisterSDNode", "*", "LHSR", "=", "dyn_cast", "<", "RegisterSDNode", ">", "(", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FrameIndex", "||", "(", "LHSR", "&&", "LHSR", "->", "getReg", "(", ")", "==", "ARM", "::", "SP", ")", ")", "{", "int", "RHSC", ";", "if", "(", "isScaledConstantInRange", "(", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "RHSC", ")", ")", "{", "Base", "=", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Base", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FrameIndex", ")", "{", "int", "FI", "=", "cast", "<", "FrameIndexSDNode", ">", "(", "Base", ")", "->", "getIndex", "(", ")", ";", "Base", "=", "CurDAG", "->", "getTargetFrameIndex", "(", "FI", ",", "TLI", "->", "getPointerTy", "(", ")", ")", ";", "}", "OffImm", "=", "CurDAG", "->", "getTargetConstant", "(", "RHSC", ",", "MVT", "::", "i32", ")", ";", "return", "true", ";" ]
LLVM
X86
CPP
next_suggestion
CPU
615,250
[ "return", "true", ";" ]
[ "bool", "X86TargetLowering", "::", "allowTruncateForTailCall", "(", "Type", "*", "Ty1", ",", "Type", "*", "Ty2", ")", "const", "{", "if", "(", "!", "Ty1", "->", "isIntegerTy", "(", ")", "||", "!", "Ty2", "->", "isIntegerTy", "(", ")", ")", "return", "false", ";", "if", "(", "!", "isTypeLegal", "(", "EVT", "::", "getEVT", "(", "Ty1", ")", ")", ")", "return", "false", ";", "assert", "(", "Ty1", "->", "getPrimitiveSizeInBits", "(", ")", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "i128 is probably not a noop", "<STR_LIT>", ")", ";" ]
GCC
i386
MD
stmt_completion
CPU
615,251
[ "(", "match_dup", "<NUM_LIT>", ")", ")", "]", ")" ]
[ "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")" ]
GCC
s390
MD
stmt_completion
MPU
615,252
[ "V4SF", "V2DI", "V2DF", "]", ")" ]
[ "(", "define_mode_iterator", "V_16", "[", "V2QI", "V1HI", "]", ")", "(", "define_mode_iterator", "V_32", "[", "V4QI", "V2HI", "V1SI", "V1SF", "]", ")", "(", "define_mode_iterator", "V_64", "[", "V8QI", "V4HI", "V2SI", "V2SF", "V1DI", "V1DF", "]", ")", "(", "define_mode_iterator", "V_128", "[", "V16QI", "V8HI", "V4SI", "V4SF", "V2DI", "V2DF", "V1TI", "V1TF", "(", "TF", "<STR_LIT>", ")", "]", ")", "(", "define_mode_iterator", "V_128_NOSINGLE", "[", "V16QI", "V8HI", "V4SI" ]
GCC
rs6000
MD
program_repair
CPU
615,253
[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]
[ "(", "const_int", "<NUM_LIT>", ")", ")", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "CC", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC
rs6000
MD
stmt_completion
CPU
615,254
[ "<STR_LIT>", ")" ]
[ "(", "define_reservation", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_reservation", "<STR_LIT>" ]
GCC
i386
CPP
next_suggestion
CPU
615,255
[ "}" ]
[ "FOR_EACH_INSN_USE", "(", "use", ",", "insn", ")", "if", "(", "DF_REF_REG_MEM_P", "(", "use", ")", "&&", "regno", "==", "DF_REF_REGNO", "(", "use", ")", ")", "return", "true", ";", "return", "false", ";" ]
LLVM
Hexagon
TD
stmt_completion
DSP
615,256
[ "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]
LLVM
X86
CPP
stmt_completion
CPU
615,257
[ ";" ]
[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "VT", "==", "MVT", "::", "x86mmx", "&&", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BUILD_VECTOR", "&&", "N0", ".", "getValueType", "(", ")", "==", "MVT", "::", "v2i32", "&&", "isNullConstant", "(", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "SDValue", "N00", "=", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N00", ".", "getValueType", "(", ")", "==", "MVT", "::", "i32", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "SDLoc", "(", "N00", ")", ",", "VT", ",", "N00", ")", ";", "}", "unsigned", "FPOpcode", ";", "switch", "(", "N0", ".", "getOpcode", "(", ")", ")", "{", "case", "ISD", "::", "AND", ":", "FPOpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "OR", ":", "FPOpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "XOR", ":", "FPOpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "default", ":", "return", "SDValue", "(", ")", ";", "}", "if", "(", "!", "(", "(", "Subtarget", ".", "hasSSE1", "(", ")", "&&", "VT", "==", "MVT", "::", "f32", ")", "||", "(", "Subtarget", ".", "hasSSE2", "(", ")", "&&", "VT", "==", "MVT", "::", "f64", ")", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "LogicOp0", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "LogicOp1", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL0", "(", "N0", ")", ";", "if", "(", "N0", ".", "hasOneUse", "(", ")", "&&", "LogicOp0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "LogicOp0", ".", "hasOneUse", "(", ")", "&&", "LogicOp0", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "VT", "&&", "!", "isa", "<", "ConstantSDNode", ">", "(", "LogicOp0", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "SDValue", "CastedOp1", "=", "DAG", ".", "getBitcast", "(", "VT", ",", "LogicOp1", ")", ";", "return", "DAG", ".", "getNode", "(", "FPOpcode", ",", "DL0", ",", "VT", ",", "LogicOp0", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "CastedOp1", ")", ";", "}", "if", "(", "N0", ".", "hasOneUse", "(", ")", "&&", "LogicOp1", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "LogicOp1", ".", "hasOneUse", "(", ")", "&&", "LogicOp1", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "VT", "&&", "!", "isa", "<", "ConstantSDNode", ">", "(", "LogicOp1", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "SDValue", "CastedOp0", "=", "DAG", ".", "getBitcast", "(", "VT", ",", "LogicOp0", ")", ";", "return", "DAG", ".", "getNode", "(", "FPOpcode", ",", "DL0", ",", "VT", ",", "LogicOp1", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "CastedOp0", ")", ";", "}", "return", "SDValue", "(", ")" ]
GCC
i386
CPP
stmt_completion
CPU
615,258
[ "B", ",", "(", "_", "_", "v16sf", ")", "_", "_", "W", ",", "(", "_", "_", "mmask16", ")", "_", "_", "U", ",", "_", "MM_FROUND_CUR_DIRECTION", ")", ";" ]
[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_scalef_ps", "(", "_", "_", "m512", "_", "_", "W", ",", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m512", "_", "_", "A", ",", "_", "_", "m512", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_scalefps512_mask", "(", "(", "_", "_", "v16sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16sf", ")", "_", "_" ]
GCC
avr
CPP
stmt_completion
MPU
615,259
[ ";" ]
[ "as", "=", "TYPE_ADDR_SPACE", "(", "target", ")", ";", "if", "(", "!", "ADDR_SPACE_GENERIC_P", "(", "as", ")", "&&", "!", "TYPE_READONLY", "(", "target", ")", "&&", "avr_addr_space_supported_p", "(", "as", ")", ")", "{", "return", "as", ";", "}", "return", "avr_nonconst_pointer_addrspace", "(", "target", ")", ";", "}", "return", "ADDR_SPACE_GENERIC" ]
GCC
nios2
CPP
code_generation
MPU
615,260
[ "void", "nios2_adjust_reg_alloc_order", "(", "void", ")", "{", "const", "int", "cdx_reg_alloc_order", "[", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "if", "(", "TARGET_HAS_CDX", ")", "memcpy", "(", "reg_alloc_order", ",", "cdx_reg_alloc_order", ",", "sizeof", "(", "int", ")", "*", "FIRST_PSEUDO_REGISTER", ")", ";", "}" ]
[ "Implement", "ADJUST_REG_ALLOC_ORDER", ".", "We", "use", "the", "default", "ordering", "for", "R1", "and", "non-CDX", "R2", "code", ";", "for", "CDX", "we", "tweak", "thing", "to", "prefer", "the", "registers", "that", "can", "be", "used", "as", "operands", "to", "instructions", "that", "have", "3-bit", "register", "fields", "." ]
LLVM
X86
CPP
next_suggestion
CPU
615,261
[ "}" ]
[ "if", "(", "Subtarget", ".", "hasAVX2", "(", ")", "&&", "(", "Bits", "==", "<NUM_LIT>", "||", "Bits", "==", "<NUM_LIT>", ")", ")", "return", "false", ";", "if", "(", "Subtarget", ".", "hasBWI", "(", ")", "&&", "Bits", "==", "<NUM_LIT>", ")", "return", "false", ";", "return", "true", ";" ]
LLVM
AMDGPU
TD
program_repair
GPU
615,262
[ "<FIXS>", "class", "VOPProfile", "list", "ValueType", ">", "_ArgVT", ",", "bit", "_EnableF32SrcMods", "=", "<NUM_LIT>", ",", "bit", "_EnableClamp", "=", "<NUM_LIT>", ">", "{", "<FIXE>" ]
[ "int", "Pattern", "=", "<NUM_LIT>", ";", "}", "<BUGS>", "class", "VOPProfile", "list", "ValueType", ">", "_ArgVT", ",", "bit", "_EnableF32SrcMods", "=", "<NUM_LIT>", ">", "{", "<BUGE>", "field", "list", "ValueType", ">", "ArgVT", "=", "_ArgVT", ";", "field", "bit", "EnableF32SrcMods", "=", "_EnableF32SrcMods", ";", "field", "ValueType", "DstVT", "=", "ArgVT", "[", "<NUM_LIT>", "]", ";", "field", "ValueType", "Src0VT", "=", "ArgVT", "[", "<NUM_LIT>", "]", ";" ]
LLVM
TMS320C64X
CPP
stmt_completion
VLIW
615,263
[ "return", "true", ";" ]
[ "bool", "TMS320C64XInstrInfo", "::", "getImmPredValue", "(", "const", "MachineInstr", "&", "MI", ")", "const", "{", "const", "int", "predIndex", "=", "MI", ".", "findFirstPredOperandIdx", "(", ")", ";", "if", "(", "predIndex", "==", "-", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "MI", ".", "getOperand", "(", "predIndex", ")", ".", "getImm", "(", ")", "!=", "-", "<NUM_LIT>", ")" ]
LLVM
Hexagon
TD
next_suggestion
DSP
615,264
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "def", "A4_cround_ri", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "u5_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_002cb246", ",", "TypeS_2op", ">", ",", "Enc_a05677", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
615,265
[ "Hi", "=", "Lo", ";" ]
[ "SDValue", "&", "TargetV", "=", "StartIdx", "<", "<NUM_LIT>", "?", "Hi", ":", "Lo", ";", "if", "(", "!", "TargetV", ")", "TargetV", "=", "MaskV", ";", "else", "if", "(", "TargetV", "!=", "MaskV", ")", "return", "-", "<NUM_LIT>", ";", "}", "assert", "(", "Rotation", "!=", "<NUM_LIT>", "&&", "<STR_LIT>", "Failed to locate a viable rotation!", "<STR_LIT>", ")", ";", "assert", "(", "(", "Lo", "||", "Hi", ")", "&&", "<STR_LIT>", "Failed to find a rotated input vector!", "<STR_LIT>", ")", ";", "if", "(", "!", "Lo", ")", "Lo", "=", "Hi", ";", "else", "if", "(", "!", "Hi", ")" ]
LLVM
Patmos
CPP
stmt_completion
VLIW
615,266
[ ")", "{" ]
[ "void", "ScheduleDAGPostRA", "::", "moveInstruction", "(", "MachineInstr", "*", "MI", ",", "MachineBasicBlock", "::", "iterator", "InsertPos", ")", "{", "if", "(", "&", "*", "RegionBegin", "==", "MI", ")", "++", "RegionBegin", ";", "bool", "InsideBundle", "=", "MI", "->", "isBundledWithPred", "(", ")", "&&", "MI", "->", "isBundledWithSucc", "(", ")", ";", "MachineInstr", "*", "PrevMI", "=", "InsideBundle", "?", "MI", "->", "getPrevNode", "(", ")", ":", "NULL", ";", "if", "(", "!", "InsideBundle", "&&", "(", "(", "MI", "->", "isBundledWithPred", "(", ")", "&&", "!", "MI", "->", "getPrevNode", "(", ")", "->", "isBundledWithPred", "(", ")", ")", "||", "(", "MI", "->", "isBundledWithSucc", "(", ")", "&&", "!", "MI", "->", "getNextNode", "(", ")", "->", "isBundledWithSucc", "(", ")", ")", ")", ")", "{", "NumBundled", "--", ";", "NumNotBundled", "++", ";", "}", "if", "(", "MI", "->", "isBundledWithPred", "(", ")", ")", "MI", "->", "unbundleFromPred", "(", ")", ";", "if", "(", "MI", "->", "isBundledWithSucc", "(", ")", ")", "MI", "->", "unbundleFromSucc", "(", ")", ";", "BB", "->", "splice", "(", "InsertPos", ",", "BB", ",", "MI", ")", ";", "if", "(", "InsideBundle" ]
GCC
arm
MD
stmt_completion
CPU
615,267
[ ")", ")", "]" ]
[ "[", "(", "use", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "unspec", ":", "V16QI", "[", "(", "use", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "VABAL", ")", "(", "use", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>" ]
LLVM
ARM64
TD
stmt_completion
CPU
615,268
[ "asm", ",", "node", ">", "{" ]
[ "def", "Wr", ":", "BaseOneOperandData", "<", "opc", ",", "GPR32", "," ]
LLVM
Hexagon
CPP
stmt_completion
DSP
615,269
[ "(", "packetBeginIndex", ")", ";" ]
[ "std", "::", "bitset", "<", "<NUM_LIT>", ">", "Bits", "(", "GetImplicitBits", "(", "*", "this", ")", ")", ";", "return", "Bits", ".", "test" ]
LLVM
AArch64
TD
next_suggestion
CPU
615,270
[ "}" ]
[ "def", "roX", ":", "BasePrefetchRO", "<", "sz", ",", "V", ",", "opc", ",", "(", "outs", ")", ",", "(", "ins", "prfop", ":", "$", "Rt", ",", "GPR64sp", ":", "$", "Rn", ",", "GPR64", ":", "$", "Rm", ",", "ro_Xextend64", ":", "$", "extend", ")", ",", "asm", ",", "[", "(", "AArch64Prefetch", "imm", ":", "$", "Rt", ",", "(", "ro_Xindexed64", "GPR64sp", ":", "$", "Rn", ",", "GPR64", ":", "$", "Rm", ",", "ro_Xextend64", ":", "$", "extend", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
615,271
[ "return", "NULL", ";" ]
[ "Value", "*", "X86IREmitter", "::", "visitVEXTRACT", "(", "const", "SDNode", "*", "N", ")", "{", "llvm_unreachable", "(", "<STR_LIT>", "visitVEXTRACT Unimplemented X86 visit...", "<STR_LIT>", ")", ";" ]
GCC
m68k
CPP
stmt_completion
MPU
615,272
[ "==", "OP_TYPE_MEM1", ")", "{" ]
[ "case", "OPX_ACCESS_W", ":", "return", "OP_MEM_0I", ";", "case", "OPX_ACCESS_RW", ":", "return", "OP_MEM_I1", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "}", "if", "(", "opy", "==", "OP_TYPE_MEM1", "&&", "opx", "==", "OP_TYPE_RN", ")", "return", "OP_MEM_10", ";", "if", "(", "opy", "==", "OP_TYPE_MEM1", "&&", "opx", "==", "OP_TYPE_MEM1", ")", "{", "switch", "(", "get_attr_opx_access", "(", "insn", ")", ")", "{", "case", "OPX_ACCESS_W", ":", "return", "OP_MEM_11", ";", "default", ":", "gcc_assert", "(", "!", "reload_completed", ")", ";", "return", "OP_MEM_11", ";", "}", "}", "if", "(", "opy", "==", "OP_TYPE_MEM1", "&&", "opx", "==", "OP_TYPE_MEM6", ")", "{", "switch", "(", "get_attr_opx_access", "(", "insn", ")", ")", "{", "case", "OPX_ACCESS_W", ":", "return", "OP_MEM_1I", ";", "default", ":", "gcc_assert", "(", "!", "reload_completed", ")", ";", "return", "OP_MEM_1I", ";", "}", "}", "if", "(", "opy", "==", "OP_TYPE_MEM6", "&&", "opx", "==", "OP_TYPE_RN", ")", "return", "OP_MEM_I0", ";", "if", "(", "opy", "==", "OP_TYPE_MEM6", "&&", "opx" ]
GCC
i386
CPP
next_suggestion
CPU
615,273
[ "}" ]
[ "static", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "always_inline__", ")", ")", "_", "mm_loadu_si128", "(", "_", "_", "m128i", "const", "*", "_", "_", "P", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_loaddqu", "(", "(", "char", "const", "*", ")", "_", "_", "P", ")", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
615,274
[ "isOperationLegalOrCustom", "(", "Op", ",", "VT", ")", ";" ]
[ "return", "Op", "!=", "ISD", "::", "FP_TO_UINT_SAT", "&&" ]
GCC
aarch64
MD
stmt_completion
CPU
615,275
[ ")", "]", ")" ]
[ "(", "define_mode_attr", "atomic_sfx", "[", "(", "QI", "<STR_LIT>", ")", "(", "HI", "<STR_LIT>", ")", "(", "SI", "<STR_LIT>", ")", "(", "DI", "<STR_LIT>" ]
LLVM
AArch64
TD
next_suggestion
CPU
615,276
[ "let", "Constraints", "=", "cstr", ";" ]
[ "let", "TSFlags", "{", "<NUM_LIT>", "}", "=", "isWhile", ";", "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "FalseLanes", ".", "Value", ";", "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "DestructiveInstType", ".", "Value", ";", "let", "TSFlags", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "ElementSize", ".", "Value", ";", "let", "Pattern", "=", "[", "]", ";" ]
GCC
aarch64
CPP
next_suggestion
CPU
615,277
[ "}" ]
[ "if", "(", "flags", "&", "FLAG_READ_FPCR", ")", "return", "true", ";", "return", "flags", "&", "FLAG_READ_MEMORY", ";" ]
LLVM
PowerPC
CPP
program_repair
CPU
615,278
[ "<FIXS>", "MCSymbolRefExpr", "::", "VariantKind", "Modifier", "=", "getAccessVariant", "(", "Target", ",", "Fixup", ")", ";", "<FIXE>" ]
[ "const", "MCFixup", "&", "Fixup", ",", "bool", "IsPCRel", ")", "const", "{", "<BUGS>", "MCSymbolRefExpr", "::", "VariantKind", "Modifier", "=", "getAccessVariant", "(", "Fixup", ")", ";", "<BUGE>", "unsigned", "Type", ";" ]
LLVM
ARM
CPP
next_suggestion
CPU
615,279
[ "O", "<<", "<STR_LIT>", "#", "<STR_LIT>", "<<", "<STR_LIT>", "::", "<STR_LIT>", "(", "MO2", ".", "getImm", "(", ")", ")", ";" ]
[ "const", "MachineOperand", "&", "MO2", "=", "MI", "->", "getOperand", "(", "OpNum", "+", "<NUM_LIT>", ")", ";", "unsigned", "Reg", "=", "MO1", ".", "getReg", "(", ")", ";", "assert", "(", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "Reg", ")", ")", ";", "O", "<<", "TRI", "->", "getAsmName", "(", "Reg", ")", ";", "O", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "MO2", ".", "getImm", "(", ")", ")", ")", "<<", "<STR_LIT>", "<STR_LIT>", ";", "assert", "(", "MO2", ".", "isImm", "(", ")", "&&", "<STR_LIT>", "Not a valid t2_so_reg value!", "<STR_LIT>", ")", ";" ]
GCC
loongarch
CPP
code_generation
CPU
615,280
[ "bool", "loongarch_split_move_p", "(", "rtx", "dest", ",", "rtx", "src", ")", "{", "unsigned", "int", "size", "=", "GET_MODE_SIZE", "(", "GET_MODE", "(", "dest", ")", ")", ";", "if", "(", "size", "==", "<NUM_LIT>", "&&", "FP_REG_RTX_P", "(", "src", ")", "&&", "FP_REG_RTX_P", "(", "dest", ")", ")", "return", "false", ";", "if", "(", "size", "==", "<NUM_LIT>", ")", "{", "if", "(", "FP_REG_RTX_P", "(", "dest", ")", "&&", "MEM_P", "(", "src", ")", ")", "return", "false", ";", "if", "(", "FP_REG_RTX_P", "(", "src", ")", "&&", "MEM_P", "(", "dest", ")", ")", "return", "false", ";", "}", "if", "(", "LSX_SUPPORTED_MODE_P", "(", "GET_MODE", "(", "dest", ")", ")", ")", "return", "loongarch_split_128bit_move_p", "(", "dest", ",", "src", ")", ";", "if", "(", "LASX_SUPPORTED_MODE_P", "(", "GET_MODE", "(", "dest", ")", ")", ")", "return", "loongarch_split_256bit_move_p", "(", "dest", ",", "src", ")", ";", "return", "size", ">", "UNITS_PER_WORD", ";", "}" ]
[ "Return", "true", "if", "a", "move", "from", "SRC", "to", "DEST", "should", "be", "split", "into", "two", ".", "SPLIT_TYPE", "describes", "the", "split", "condition", "." ]
LLVM
Hexagon
TD
program_repair
DSP
615,281
[ "<FIXS>", "[", "(", "set", "IntRegs", ":", "$", "dst", ",", "(", "and", "IntRegs", ":", "$", "src1", ",", "(", "xor", "IntRegs", ":", "$", "src2", ",", "IntRegs", ":", "$", "src3", ")", ")", ")", "]", ",", "<FIXE>" ]
[ "def", "ANDr_XORrr_V4", ":", "MInst_acc", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ",", "IntRegs", ":", "$", "src3", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i32", "IntRegs", ":", "$", "dst", ")", ",", "(", "and", "(", "i32", "IntRegs", ":", "$", "src1", ")", ",", "(", "xor", "(", "i32", "IntRegs", ":", "$", "src2", ")", ",", "(", "i32", "IntRegs", ":", "$", "src3", ")", ")", ")", ")", "]", ",", "<BUGE>", "<STR_LIT>", ">", ",", "Requires", "[", "HasV4T", "]", ">", ";" ]
LLVM
WebAssembly
CPP
stmt_completion
Virtual ISA
615,282
[ "END_LOOP", ")", ")", ";" ]
[ "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "WebAssembly", "::", "END_LOOP", ")", "BeforeSet", ".", "insert", "(", "&", "MI", ")", ";", "else", "AfterSet", ".", "insert", "(", "&", "MI", ")", ";", "}", "auto", "InsertPos", "=", "GetEarliestInsertPos", "(", "&", "MBB", ",", "BeforeSet", ",", "AfterSet", ")", ";", "MachineInstr", "*", "Begin", "=", "BuildMI", "(", "MBB", ",", "InsertPos", ",", "MBB", ".", "findDebugLoc", "(", "InsertPos", ")", ",", "TII", ".", "get", "(", "WebAssembly", "::", "LOOP", ")", ")", ".", "addImm", "(", "int64_t", "(", "WebAssembly", "::", "ExprType", "::", "Void", ")", ")", ";", "BeforeSet", ".", "clear", "(", ")", ";", "AfterSet", ".", "clear", "(", ")", ";", "for", "(", "const", "auto", "&", "MI", ":", "MBB", ")", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "WebAssembly", "::", "END_LOOP", ")", "AfterSet", ".", "insert", "(", "&", "MI", ")", ";", "InsertPos", "=", "GetEarliestInsertPos", "(", "AfterLoop", ",", "BeforeSet", ",", "AfterSet", ")", ";", "DebugLoc", "EndDL", "=", "(", "*", "AfterLoop", "->", "pred_rbegin", "(", ")", ")", "->", "findBranchDebugLoc", "(", ")", ";", "MachineInstr", "*", "End", "=", "BuildMI", "(", "*", "AfterLoop", ",", "InsertPos", ",", "EndDL", ",", "TII", ".", "get", "(", "WebAssembly", "::" ]
LLVM
Hexagon
TD
stmt_completion
DSP
615,283
[ ";" ]
[ "def", "L4_iand_memoph_io", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "u31_1Imm", ":", "$", "Ii", ",", "u5_0Imm", ":", "$", "II", ")", ",", "<STR_LIT>", ",", "tc_096199d3", ",", "TypeV4LDST", ">", ",", "Enc_e66a97", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "mayStore", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>" ]
LLVM
ARM
TD
stmt_completion
CPU
615,284
[ ",", "<NUM_LIT>", ">", ";" ]
[ "def", "VACGEfq", ":", "N3VQInt", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "N3RegFrm", ",", "IIC_VBINQ", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "v4i32", ",", "v4f32", ",", "int_arm_neon_vacge" ]
LLVM
ARM
TD
next_suggestion
CPU
615,285
[ "}", "]", ">", ";" ]
[ "return", "cast", "<", "LoadSDNode", ">", "(", "N", ")", "-", ">", "getAlignment", "(", ")", ">", "=", "<NUM_LIT>", ";", "}", "]", ">", ";", "def", "dword_alignedstore", ":", "PatFrag", "<", "(", "ops", "node", ":", "$", "val", ",", "node", ":", "$", "ptr", ")", ",", "(", "store", "node", ":", "$", "val", ",", "node", ":", "$", "ptr", ")", ",", "[", "{", "return", "cast", "<", "StoreSDNode", ">", "(", "N", ")", "-", ">", "getAlignment", "(", ")", ">", "=", "<NUM_LIT>", ";", "}", "]", ">", ";", "def", "word_alignedload", ":", "PatFrag", "<", "(", "ops", "node", ":", "$", "ptr", ")", ",", "(", "load", "node", ":", "$", "ptr", ")", ",", "[", "{", "return", "cast", "<", "LoadSDNode", ">", "(", "N", ")", "-", ">", "getAlignment", "(", ")", "=", "=", "<NUM_LIT>", ";", "}", "]", ">", ";", "def", "word_alignedstore", ":", "PatFrag", "<", "(", "ops", "node", ":", "$", "val", ",", "node", ":", "$", "ptr", ")", ",", "(", "store", "node", ":", "$", "val", ",", "node", ":", "$", "ptr", ")", ",", "[", "{", "return", "cast", "<", "StoreSDNode", ">", "(", "N", ")", "-", ">", "getAlignment", "(", ")", "=", "=", "<NUM_LIT>", ";" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
615,286
[ "Imm", ")", ";" ]
[ "return", "Subtarget", "->", "getInstrInfo", "(", ")", "->", "isInlineConstant", "(" ]
LLVM
ARM
TD
next_suggestion
CPU
615,287
[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "def", "STRBT_POST_IMM", ":", "AI2ldstidx", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "GPR", ":", "$", "Rn_wb", ")", ",", "(", "ins", "GPR", ":", "$", "Rt", ",", "addr_offset_none", ":", "$", "addr", ",", "am2offset_imm", ":", "$", "offset", ")", ",", "IndexModePost", ",", "StFrm", ",", "IIC_iStore_bh_ru", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "offset", ";", "bits", "<", "<NUM_LIT>", ">", "addr", ";" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
615,288
[ "assert", "(", "ST", "->", "getWavefrontSize", "(", ")", "==", "<NUM_LIT>", ")", ";" ]
[ "if", "(", "Opcode", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "ST", "->", "hasCaymanISA", "(", ")", "&&", "getLoopDepth", "(", ")", ">", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "!", "ST", "->", "hasCFAluBug", "(", ")", ")", "return", "false", ";", "switch", "(", "Opcode", ")", "{", "default", ":", "return", "false", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "CurrentSubEntries", "==", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "ST", "->", "getWavefrontSize", "(", ")", "==", "<NUM_LIT>", ")", "{", "return", "CurrentSubEntries", ">", "<NUM_LIT>", ";", "}" ]
LLVM
WebAssembly
CPP
next_suggestion
Virtual ISA
615,289
[ "BuildMI", "(", "&", "MBB", ",", "DL", ",", "get", "(", "WebAssembly", "::", "BR", ")", ")", ".", "addMBB", "(", "FBB", ")", ";" ]
[ "return", "<NUM_LIT>", ";", "}", "BuildMI", "(", "&", "MBB", ",", "DL", ",", "get", "(", "WebAssembly", "::", "BRIF", ")", ")", ".", "addMBB", "(", "TBB", ")", ".", "addOperand", "(", "Cond", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "!", "FBB", ")", "return", "<NUM_LIT>", ";" ]
GCC
sh
CPP
stmt_completion
CPU
615,290
[ "SH_DWARF_FRAME_FPSCR", "]", ".", "how", "=", "REG_SAVED_OFFSET", ";" ]
[ "static", "_", "Unwind_Reason_Code", "shmedia_fallback_frame_state", "(", "struct", "_", "Unwind_Context", "*", "context", ",", "_", "Unwind_FrameState", "*", "fs", ")", "{", "unsigned", "char", "*", "pc", "=", "context", "->", "ra", ";", "struct", "sigcontext", "*", "sc", ";", "long", "new", "_", "cfa", ";", "int", "i", ",", "r", ";", "if", "(", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "-", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "&&", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "+", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "&&", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "+", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "&&", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "+", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", "sc", "=", "context", "->", "cfa", ";", "else", "if", "(", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "-", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "&&", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "+", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "&&", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "+", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "&&", "(", "*", "(", "unsigned", "long", "*", ")", "(", "pc", "+", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", "{", "struct", "rt_sigframe", "{", "struct", "siginfo", "*", "pinfo", ";", "void", "*", "puc", ";", "struct", "siginfo", "info", ";", "struct", "ucontext", "uc", ";", "}", "*", "rt_", "=", "context", "->", "cfa", ";", "sc", "=", "(", "struct", "sigcontext", "*", ")", "(", "void", "*", ")", "&", "rt_", "->", "uc", ".", "uc_mcontext", ";", "}", "else", "return", "_", "URC_END_OF_STACK", ";", "new", "_", "cfa", "=", "sc", "->", "sc_regs", "[", "<NUM_LIT>", "]", ";", "fs", "->", "cfa_how", "=", "CFA_REG_OFFSET", ";", "fs", "->", "cfa_reg", "=", "<NUM_LIT>", ";", "fs", "->", "cfa_offset", "=", "new", "_", "cfa", "-", "(", "long", ")", "context", "->", "cfa", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "{", "if", "(", "i", "==", "<NUM_LIT>", ")", "continue", ";", "fs", "->", "regs", ".", "reg", "[", "i", "]", ".", "how", "=", "REG_SAVED_OFFSET", ";", "fs", "->", "regs", ".", "reg", "[", "i", "]", ".", "loc", ".", "offset", "=", "(", "long", ")", "&", "(", "sc", "->", "sc_regs", "[", "i", "]", ")", "-", "new", "_", "cfa", ";", "}", "fs", "->", "regs", ".", "reg", "[", "SH_DWARF_FRAME_SR", "]", ".", "how", "=", "REG_SAVED_OFFSET", ";", "fs", "->", "regs", ".", "reg", "[", "SH_DWARF_FRAME_SR", "]", ".", "loc", ".", "offset", "=", "(", "long", ")", "&", "(", "sc", "->", "sc_sr", ")", "-", "new", "_", "cfa", ";", "r", "=", "SH_DWARF_FRAME_BT0", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "{", "fs", "->", "regs", ".", "reg", "[", "r", "+", "i", "]", ".", "how", "=", "REG_SAVED_OFFSET", ";", "fs", "->", "regs", ".", "reg", "[", "r", "+", "i", "]", ".", "loc", ".", "offset", "=", "(", "long", ")", "&", "(", "sc", "->", "sc_tregs", "[", "i", "]", ")", "-", "new", "_", "cfa", ";", "}", "r", "=", "SH_DWARF_FRAME_FP0", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "{", "fs", "->", "regs", ".", "reg", "[", "r", "+", "i", "]", ".", "how", "=", "REG_SAVED_OFFSET", ";", "fs", "->", "regs", ".", "reg", "[", "r", "+", "i", "]", ".", "loc", ".", "offset", "=", "(", "long", ")", "&", "(", "sc", "->", "sc_fpregs", "[", "i", "]", ")", "-", "new", "_", "cfa", ";", "}", "fs", "->", "regs", ".", "reg", "[" ]
GCC
ia64
CPP
stmt_completion
CPU
615,291
[ "unw_state_record", "*", "sr", ")", "{" ]
[ "static", "inline", "void", "desc_reg_gr", "(", "unsigned", "char", "reg", ",", "unsigned", "char", "dst", ",", "struct" ]
LLVM
X86
CPP
stmt_completion
CPU
615,292
[ ")", ")", "{" ]
[ "const", "TargetMachine", "&", "TM", "=", "getTLI", "(", ")", "->", "getTargetMachine", "(", ")", ";", "const", "FeatureBitset", "&", "CallerBits", "=", "TM", ".", "getSubtargetImpl", "(", "*", "Caller", ")", "->", "getFeatureBits", "(", ")", ";", "const", "FeatureBitset", "&", "CalleeBits", "=", "TM", ".", "getSubtargetImpl", "(", "*", "Callee", ")", "->", "getFeatureBits", "(", ")", ";", "FeatureBitset", "RealCallerBits", "=", "CallerBits", "&", "~", "InlineFeatureIgnoreList", ";", "FeatureBitset", "RealCalleeBits", "=", "CalleeBits", "&", "~", "InlineFeatureIgnoreList", ";", "if", "(", "RealCallerBits", "==", "RealCalleeBits", ")", "return", "true", ";", "if", "(", "(", "RealCallerBits", "&", "RealCalleeBits", ")", "!=", "RealCalleeBits", ")", "return", "false", ";", "for", "(", "const", "Instruction", "&", "I", ":", "instructions", "(", "Callee", ")", ")", "{", "if", "(", "const", "auto", "*", "CB", "=", "dyn_cast", "<", "CallBase", ">", "(", "&", "I" ]
LLVM
PowerPC
CPP
stmt_completion
CPU
615,293
[ "(", ")", ")", "return", "<NUM_LIT>", ";" ]
[ "unsigned", "PPCTargetLowering", "::", "getByValTypeAlignment", "(", "Type", "*", "Ty", ")", "const", "{", "const", "TargetMachine", "&", "TM", "=", "getTargetMachine", "(", ")", ";", "if", "(", "TM", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ".", "isDarwin" ]
LLVM
AArch64
CPP
next_suggestion
CPU
615,294
[ "return", "Copy", ";" ]
[ "MachineRegisterInfo", "&", "RegInfo", "=", "MF", "->", "getRegInfo", "(", ")", ";", "*", "TLSBaseAddrReg", "=", "RegInfo", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "MachineInstr", "*", "Next", "=", "I", "->", "getNextNode", "(", ")", ";", "MachineInstr", "*", "Copy", "=", "BuildMI", "(", "*", "I", "->", "getParent", "(", ")", ",", "Next", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "*", "TLSBaseAddrReg", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";" ]
LLVM
X86
CPP
next_suggestion
CPU
615,295
[ "}" ]
[ "if", "(", "NumBytes", ")", "*", "NumBytes", "-=", "NI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "MBB", ".", "erase", "(", "NI", ")", ";", "MBBI", "=", "NI", ";", "}", "else", "if", "(", "(", "Opc", "==", "X86", "::", "SUB64ri32", "||", "Opc", "==", "X86", "::", "SUB64ri8", "||", "Opc", "==", "X86", "::", "SUB32ri", "||", "Opc", "==", "X86", "::", "SUB32ri8", ")", "&&", "NI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "StackPtr", ")", "{", "if", "(", "NumBytes", ")", "*", "NumBytes", "+=", "NI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "MBB", ".", "erase", "(", "NI", ")", ";", "MBBI", "=", "NI", ";", "}" ]
LLVM
AArch64
CPP
stmt_completion
CPU
615,296
[ "::", "<STR_LIT>", ";" ]
[ "static", "unsigned", "getDUPLANEOp", "(", "EVT", "EltType", ")", "{", "if", "(", "EltType", "==", "MVT", "::", "i8", ")", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "EltType", "==", "MVT", "::", "i16", "||", "EltType", "==", "MVT", "::", "f16", ")", "return", "<STR_LIT>" ]
LLVM
Hexagon
TD
next_suggestion
DSP
615,297
[ "}" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]
LLVM
ARM
CPP
next_suggestion
CPU
615,298
[ "}", "else", "if", "(", "Reg", ">=", "ARM", "::", "S0", "&&", "Reg", "<=", "ARM", "::", "S31", ")", "{" ]
[ "}", "if", "(", "Reg", ">=", "ARM", "::", "Q0", "&&", "Reg", "<=", "ARM", "::", "Q7", ")", "{", "int", "R", "=", "Reg", "-", "ARM", "::", "Q0", ";", "ClearRegs", ".", "reset", "(", "R", "*", "<NUM_LIT>", ",", "(", "R", "+", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ")", ";", "}", "else", "if", "(", "Reg", ">=", "ARM", "::", "D0", "&&", "Reg", "<=", "ARM", "::", "D15", ")", "{", "int", "R", "=", "Reg", "-", "ARM", "::", "D0", ";", "ClearRegs", ".", "reset", "(", "R", "*", "<NUM_LIT>", ",", "(", "R", "+", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ")", ";" ]
LLVM
TVM
CPP
next_suggestion
Virtual ISA
615,299
[ "}" ]
[ "unsigned", "IntNo", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "switch", "(", "IntNo", ")", "{", "default", ":", "break", ";", "case", "Intrinsic", "::", "tvm_tuple", ":", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "std", "::", "next", "(", "Op", "->", "op_begin", "(", ")", ")", ",", "Op", "->", "op_end", "(", ")", ")", ";", "unsigned", "Size", "=", "Ops", ".", "size", "(", ")", ";", "bool", "SmallTuple", "=", "Size", "<=", "TVMTargetMachine", "::", "SmallTupleLimit", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "Size", ",", "DL", ",", "MVT", "::", "i257", ",", "SmallTuple", ")", ")", ";", "unsigned", "Cmd", "=", "SmallTuple", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "return", "DAG", ".", "getNode", "(", "Cmd", ",", "DL", ",", "MVT", "::", "TVMTuple", ",", "Ops", ")", ";" ]