docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
GCC	i386	MD	program_repair	CPU	614,100	[ "<FIXS>", "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "sqrt", ":", "V2SF", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<FIXE>", "<FIXS>", "{", "rtx", "op1", "=", "gen_reg_rtx", "(", "V4SFmode", ")", "rtx", "op0", "=", "gen_reg_rtx", "(", "V4SFmode", ")", "emit_insn", "(", "gen_movq_v2sf_to_sse", "(", "op1", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "emit_insn", "(", "gen_sqrtv4sf2", "(", "op0", ",", "op1", ")", ")", "emit_move_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "lowpart_subreg", "(", "V2SFmode", ",", "op0", ",", "V4SFmode", ")", ")", "DONE", "}", ")", "<FIXE>" ]	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "sqrt", ":", "V2SF", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,101	[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	614,102	[ "Address", "Addr", ";" ]	[ "ShiftImm", "=", "CI", "->", "getZExtValue", "(", ")", ";", "if", "(", "ShiftImm", "==", "<NUM_LIT>", "\|\|", "ShiftImm", ">=", "<NUM_LIT>", ")", "return", "false", ";", "Opc", "=", "ARM", "::", "MOVsi", ";", "}", "Value", "", "Src1Value", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "Reg1", "=", "getRegForValue", "(", "Src1Value", ")", ";", "if", "(", "Reg1", "==", "<NUM_LIT>", ")", "return", "false", ";", "unsigned", "Reg2", "=", "<NUM_LIT>", ";", "if", "(", "Opc", "==", "ARM", "::", "MOVsr", ")", "{", "Reg2", "=", "getRegForValue", "(", "Src2Value", ")", ";", "if", "(", "Reg2", "==", "<NUM_LIT>", ")", "return", "false", ";", "}", "unsigned", "ResultReg", "=", "createResultReg", "(", "&", "ARM", "::", "GPRnopcRegClass", ")", ";", "if", "(", "ResultReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ".", "addReg", "(", "Reg1", ")", ";", "if", "(", "Opc", "==", "ARM", "::", "MOVsi", ")", "MIB", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "ShiftTy", ",", "ShiftImm", ")", ")", ";", "else", "if", "(", "Opc", "==", "ARM", "::", "MOVsr", ")", "{", "MIB", ".", "addReg", "(", "Reg2", ")", ";", "MIB", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "ShiftTy", ",", "<NUM_LIT>", ")", ")", ";", "}", "AddOptionalDefs", "(", "MIB", ")", ";", "updateValueMap", "(", "I", ",", "ResultReg", ")", ";", "return", "true", ";", "}", "bool", "ARMFastISel", "::", "fastSelectInstruction", "(", "const", "Instruction", "", "I", ")", "{", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "case", "Instruction", "::", "Load", ":", "return", "SelectLoad", "(", "I", ")", ";", "case", "Instruction", "::", "Store", ":", "return", "SelectStore", "(", "I", ")", ";", "case", "Instruction", "::", "Br", ":", "return", "SelectBranch", "(", "I", ")", ";", "case", "Instruction", "::", "IndirectBr", ":", "return", "SelectIndirectBr", "(", "I", ")", ";", "case", "Instruction", "::", "ICmp", ":", "case", "Instruction", "::", "FCmp", ":", "return", "SelectCmp", "(", "I", ")", ";", "case", "Instruction", "::", "FPExt", ":", "return", "SelectFPExt", "(", "I", ")", ";", "case", "Instruction", "::", "FPTrunc", ":", "return", "SelectFPTrunc", "(", "I", ")", ";", "case", "Instruction", "::", "SIToFP", ":", "return", "SelectIToFP", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "UIToFP", ":", "return", "SelectIToFP", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "FPToSI", ":", "return", "SelectFPToI", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "FPToUI", ":", "return", "SelectFPToI", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "Add", ":", "return", "SelectBinaryIntOp", "(", "I", ",", "ISD", "::", "ADD", ")", ";", "case", "Instruction", "::", "Or", ":", "return", "SelectBinaryIntOp", "(", "I", ",", "ISD", "::", "OR", ")", ";", "case", "Instruction", "::", "Sub", ":", "return", "SelectBinaryIntOp", "(", "I", ",", "ISD", "::", "SUB", ")", ";", "case", "Instruction", "::", "FAdd", ":", "return", "SelectBinaryFPOp", "(", "I", ",", "ISD", "::", "FADD", ")", ";", "case", "Instruction", "::", "FSub", ":", "return", "SelectBinaryFPOp", "(", "I", ",", "ISD", "::", "FSUB", ")", ";", "case", "Instruction", "::", "FMul", ":", "return", "SelectBinaryFPOp", "(", "I", ",", "ISD", "::", "FMUL", ")", ";", "case", "Instruction", "::", "SDiv", ":", "return", "SelectDiv", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "UDiv", ":", "return", "SelectDiv", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "SRem", ":", "return", "SelectRem", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "URem", ":", "return", "SelectRem", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "Call", ":", "if", "(", "const", "IntrinsicInst", "", "II", "=", "dyn_cast", "<", "IntrinsicInst", ">", "(", "I", ")", ")", "return", "SelectIntrinsicCall", "(", "", "II", ")", ";", "return", "SelectCall", "(", "I", ")", ";", "case", "Instruction", "::", "Select", ":", "return", "SelectSelect", "(", "I", ")", ";", "case", "Instruction", "::", "Ret", ":", "return", "SelectRet", "(", "I", ")", ";", "case", "Instruction", "::", "Trunc", ":", "return", "SelectTrunc", "(", "I", ")", ";", "case", "Instruction", "::", "ZExt", ":", "case", "Instruction", "::", "SExt", ":", "return", "SelectIntExt", "(", "I", ")", ";", "case", "Instruction", "::", "Shl", ":", "return", "SelectShift", "(", "I", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "Instruction", "::", "LShr", ":", "return", "SelectShift", "(", "I", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "Instruction", "::", "AShr", ":", "return", "SelectShift", "(", "I", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "default", ":", "break", ";", "}", "return", "false", ";", "}", "namespace", "{", "const", "struct", "FoldableLoadExtendsStruct", "{", "uint16_t", "Opc", "[", "<NUM_LIT>", "]", ";", "uint8_t", "ExpectedImm", ";", "uint8_t", "isZExt", ":", "<NUM_LIT>", ";", "uint8_t", "ExpectedVT", ":", "<NUM_LIT>", ";", "}", "FoldableLoadExtends", "[", "]", "=", "{", "{", "{", "ARM", "::", "SXTH", ",", "ARM", "::", "t2SXTH", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i16", "}", ",", "{", "{", "ARM", "::", "UXTH", ",", "ARM", "::", "t2UXTH", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i16", "}", ",", "{", "{", "ARM", "::", "ANDri", ",", "ARM", "::", "t2ANDri", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i8", "}", ",", "{", "{", "ARM", "::", "SXTB", ",", "ARM", "::", "t2SXTB", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i8", "}", ",", "{", "{", "ARM", "::", "UXTB", ",", "ARM", "::", "t2UXTB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i8", "}", "}", ";", "}", "bool", "ARMFastISel", "::", "tryToFoldLoadIntoMI", "(", "MachineInstr", "", "MI", ",", "unsigned", "OpNo", ",", "const", "LoadInst", "*", "LI", ")", "{", "MVT", "VT", ";", "if", "(", "!", "isLoadTypeLegal", "(", "LI", "->", "getType", "(", ")", ",", "VT", ")", ")", "return", "false", ";", "if", "(", "MI", "->", "getNumOperands", "(", ")", "<", "<NUM_LIT>", "\|\|", "!", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "return", "false", ";", "const", "uint64_t", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "bool", "Found", "=", "false", ";", "bool", "isZExt", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "array_lengthof", "(", "FoldableLoadExtends", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "if", "(", "FoldableLoadExtends", "[", "i", "]", ".", "Opc", "[", "isThumb2", "]", "==", "MI", "->", "getOpcode", "(", ")", "&&", "(", "uint64_t", ")", "FoldableLoadExtends", "[", "i", "]", ".", "ExpectedImm", "==", "Imm", "&&", "MVT", "(", "(", "MVT", "::", "SimpleValueType", ")", "FoldableLoadExtends", "[", "i", "]", ".", "ExpectedVT", ")", "==", "VT", ")", "{", "Found", "=", "true", ";", "isZExt", "=", "FoldableLoadExtends", "[", "i", "]", ".", "isZExt", ";", "}", "}", "if", "(", "!", "Found", ")", "return", "false", ";" ]
LLVM	X86	TD	stmt_completion	CPU	614,103	[ ")", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "TB", ";" ]	[ "def", "SLDT64r", ":", "RI", "<", "<NUM_LIT>", ",", "MRM0r", ",", "(", "outs", "GR64", ":", "$", "dst", ")", ",", "(", "ins" ]
LLVM	X86	CPP	stmt_completion	CPU	614,104	[ ")", ".", "isInteger", "(", ")", "&&", "<STR_LIT>", "Only handle AVX 256-bit vector integer operation", "<STR_LIT>", ")", ";" ]	[ "if", "(", "VT", "==", "MVT", "::", "i16", "\|\|", "VT", "==", "MVT", "::", "i32", ")", "return", "lowerAddSubToHorizontalOp", "(", "Op", ",", "DAG", ",", "Subtarget", ")", ";", "if", "(", "VT", "==", "MVT", "::", "v32i16", "\|\|", "VT", "==", "MVT", "::", "v64i8", ")", "return", "splitVectorIntBinary", "(", "Op", ",", "DAG", ")", ";", "assert", "(", "Op", ".", "getSimpleValueType", "(", ")", ".", "is256BitVector", "(", ")", "&&", "Op", ".", "getSimpleValueType", "(" ]
GCC	sh	CPP	program_repair	CPU	614,105	[ "<FIXS>", "if", "(", "call_really_used_regs", "[", "i", "]", "&&", "!", "fixed_regs", "[", "i", "]", "&&", "i", "!=", "PR_MEDIA_REG", "<FIXE>" ]	[ "if", "(", "!", "current_function_interrupt", ")", "for", "(", "i", "=", "FIRST_GENERAL_REG", ";", "tmpx", "MAX_TEMPS", "&&", "i", "<=", "LAST_GENERAL_REG", ";", "i", "++", ")", "<BUGS>", "if", "(", "call_used_regs", "[", "i", "]", "&&", "!", "fixed_regs", "[", "i", "]", "&&", "i", "!=", "PR_MEDIA_REG", "<BUGE>", "&&", "!", "FUNCTION_ARG_REGNO_P", "(", "i", ")", "&&", "i", "!=", "FIRST_RET_REG", "&&", "!", "(", "cfun", "->", "static_chain_decl", "!=", "NULL", "&&", "i", "==", "STATIC_CHAIN_REGNUM", ")" ]
LLVM	AArch64	TD	next_suggestion	CPU	614,106	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "msz", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Pg", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Zm", ";", "bits", "<", "<NUM_LIT>", ">", "prfop", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "xs", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Zm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	614,107	[ "}" ]	[ "ST", "=", "&", "MFunc", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "TRI", "=", "ST", "->", "getRegisterInfo", "(", ")", ";", "TII", "=", "MFunc", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ";", "return", "fastTileConfig", "(", ")", ";" ]
LLVM	AArch64	CPP	next_suggestion	CPU	614,108	[ "else", "O", "<<", "'", "#", "'", "<<", "formatImm", "(", "psbhintop", ")", ";" ]	[ "auto", "PSB", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "psbhintop", ")", ";", "if", "(", "PSB", ")", "O", "<<", "PSB", "->", "Name", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,109	[ "let", "isCompare", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]
GCC	ia64	MD	next_suggestion	CPU	614,110	[ "(", "ior", ":", "BI", "(", "not", ":", "BI", "(", "match_operator", ":", "BI", "<NUM_LIT>", "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "BI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,111	[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]	[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	614,112	[ "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=" ]
GCC	i386	CPP	code_generation	CPU	614,113	[ "static", "int", "do_reorder_for_imul", "(", "rtx_insn", "", "", "ready", ",", "int", "n_ready", ")", "{", "rtx_insn", "*", "insn", ";", "rtx", "set", ",", "insn1", ",", "insn2", ";", "sd_iterator_def", "sd_it", ";", "dep_t", "dep", ";", "int", "index", "=", "-", "<NUM_LIT>", ";", "int", "i", ";", "if", "(", "!", "TARGET_CPU_P", "(", "BONNELL", ")", ")", "return", "index", ";", "insn", "=", "ready", "[", "n_ready", "-", "<NUM_LIT>", "]", ";", "set", "=", "single_set", "(", "insn", ")", ";", "if", "(", "!", "set", ")", "return", "index", ";", "if", "(", "!", "(", "GET_CODE", "(", "SET_SRC", "(", "set", ")", ")", "==", "MULT", "&&", "GET_MODE", "(", "SET_SRC", "(", "set", ")", ")", "==", "SImode", ")", ")", "return", "index", ";", "for", "(", "i", "=", "n_ready", "-", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "i", "--", ")", "{", "insn", "=", "ready", "[", "i", "]", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "insn", ")", ")", "continue", ";", "insn2", "=", "PATTERN", "(", "insn", ")", ";", "if", "(", "GET_CODE", "(", "insn2", ")", "==", "PARALLEL", ")", "insn2", "=", "XVECEXP", "(", "insn2", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "insn2", ")", "==", "SET", "&&", "GET_CODE", "(", "SET_SRC", "(", "insn2", ")", ")", "==", "MULT", "&&", "GET_MODE", "(", "SET_SRC", "(", "insn2", ")", ")", "==", "SImode", ")", "continue", ";", "FOR_EACH_DEP", "(", "insn", ",", "SD_LIST_FORW", ",", "sd_it", ",", "dep", ")", "{", "rtx", "con", ";", "con", "=", "DEP_CON", "(", "dep", ")", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "con", ")", ")", "continue", ";", "insn1", "=", "PATTERN", "(", "con", ")", ";", "if", "(", "GET_CODE", "(", "insn1", ")", "==", "PARALLEL", ")", "insn1", "=", "XVECEXP", "(", "insn1", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "insn1", ")", "==", "SET", "&&", "GET_CODE", "(", "SET_SRC", "(", "insn1", ")", ")", "==", "MULT", "&&", "GET_MODE", "(", "SET_SRC", "(", "insn1", ")", ")", "==", "SImode", ")", "{", "sd_iterator_def", "sd_it1", ";", "dep_t", "dep1", ";", "index", "=", "i", ";", "FOR_EACH_DEP", "(", "con", ",", "SD_LIST_BACK", ",", "sd_it1", ",", "dep1", ")", "{", "rtx", "pro", ";", "pro", "=", "DEP_PRO", "(", "dep1", ")", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "pro", ")", ")", "continue", ";", "if", "(", "pro", "!=", "insn", ")", "index", "=", "-", "<NUM_LIT>", ";", "}", "if", "(", "index", ">=", "<NUM_LIT>", ")", "break", ";", "}", "}", "if", "(", "index", ">=", "<NUM_LIT>", ")", "break", ";", "}", "return", "index", ";", "}" ]	[ "Try", "to", "reorder", "ready", "list", "to", "take", "advantage", "of", "Atom", "pipelined", "IMUL", "execution", ".", "It", "is", "applied", "if", "(", "1", ")", "IMUL", "instruction", "is", "on", "the", "top", "of", "list", ";", "(", "2", ")", "There", "exists", "the", "only", "producer", "of", "independent", "IMUL", "instruction", "in", "ready", "list", ".", "Return", "index", "of", "IMUL", "producer", "if", "it", "was", "found", "and", "-1", "otherwise", "." ]
LLVM	X86	CPP	stmt_completion	CPU	614,114	[ ";" ]	[ "MIB", "->", "addImplicitDefUseOperands", "(", "", "MBB", ".", "getParent", "(", ")", ")", ";", "MachineFunction", "&", "MF", "=", "", "MBB", ".", "getParent", "(", ")", ";", "const", "X86FrameLowering", "*", "TFL", "=", "Subtarget", ".", "getFrameLowering", "(", ")", ";", "bool", "IsWin64Prologue", "=", "MF", ".", "getTarget", "(", ")", ".", "getMCAsmInfo", "(", ")", "->", "usesWindowsCFI", "(", ")", ";", "bool", "NeedsDwarfCFI", "=", "!", "IsWin64Prologue", "&&", "MF", ".", "needsFrameMoves", "(", ")", ";", "bool", "EmitCFI", "=", "!", "TFL", "->", "hasFP", "(", "MF", ")", "&&", "NeedsDwarfCFI", ";", "if", "(", "EmitCFI", ")", "{", "TFL", "->", "BuildCFI", "(", "MBB", ",", "I", ",", "DL", ",", "MCCFIInstruction", "::", "createAdjustCfaOffset", "(", "nullptr", ",", "StackAdjustment", ")", ")", ";", "TFL", "->", "BuildCFI", "(", "MBB", ",", "std", "::", "next", "(", "I", ")", ",", "DL", ",", "MCCFIInstruction", "::", "createAdjustCfaOffset", "(", "nullptr", ",", "-", "StackAdjustment", ")", ")", ";", "}", "return", "true" ]
LLVM	ARM	TD	program_repair	CPU	614,115	[ "<FIXS>", ":", "NLdSt", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "addrmode6dup", ":", "$", "Rn", ")", ",", "<FIXE>", "<FIXS>", "[", "(", "set", "DPR", ":", "$", "Vd", ",", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6dup", ":", "$", "Rn", ")", ")", ")", ")", ")", "]", ">", "{", "<FIXE>", "<FIXS>", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6dup", ":", "$", "addr", ")", ")", ")", ")", ")", "]", ";", "<FIXE>" ]	[ "class", "VLD1DUP", "bits", "<NUM_LIT>", ">", "op7_4", ",", "string", "Dt", ",", "ValueType", "Ty", ",", "PatFrag", "LoadOp", ">", "<BUGS>", ":", "NLdSt", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "addrmode6", ":", "$", "Rn", ")", ",", "<BUGE>", "IIC_VLD1dup", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "DPR", ":", "$", "Vd", ",", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6", ":", "$", "Rn", ")", ")", ")", ")", ")", "]", ">", "{", "<BUGE>", "let", "Rm", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";", "}", "class", "VLD1QDUPPseudo", "ValueType", "Ty", ",", "PatFrag", "LoadOp", ">", ":", "VLDQPseudo", "IIC_VLD1dup", ">", "{", "let", "Pattern", "=", "[", "(", "set", "QPR", ":", "$", "dst", ",", "<BUGS>", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6", ":", "$", "addr", ")", ")", ")", ")", ")", "]", ";", "<BUGE>", "}", "def", "VLD1DUPd8", ":", "VLD1DUP", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "?", "}", ",", "<STR_LIT>", ",", "v8i8", ",", "extloadi8", ">", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	614,116	[ "}" ]	[ "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "V", ".", "getOperand", "(", "i", ")", ")", ";", "if", "(", "!", "C", ")", "return", "false", ";", "uint64_t", "Val", "=", "C", "->", "getZExtValue", "(", ")", ";", "if", "(", "Val", "<", "Min", "\|\|", "Val", ">", "Max", ")", "return", "false", ";", "}", "return", "true", ";", "}", ";", "auto", "LHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "RHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "IsConstVectorInRange", "(", "RHS", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "LHS", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Operands", "[", "<NUM_LIT>", "]", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "IsConstVectorInRange", "(", "Operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "ScalarVT", "==", "MVT", "::", "i8", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "VT", ")", "{", "SDValue", "VecOnes", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "InVT", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "DL", ",", "InVT", ",", "Operands", "[", "<NUM_LIT>", "]", ",", "VecOnes", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "VT", ",", "Operands", "[", "<NUM_LIT>", "]", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "VT", ",", "Operands", "[", "<NUM_LIT>", "]", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Operands", "[", "<NUM_LIT>", "]", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	614,117	[ "MVT", "MaskVT", "=", "MVT", "::", "getVectorVT", "(", "MaskSVT", ",", "NumMaskElts", ")", ";" ]	[ "APInt", "ZeroElts", "(", "NumMaskElts", ",", "<NUM_LIT>", ")", ";", "APInt", "ConstantElts", "(", "NumMaskElts", ",", "<NUM_LIT>", ")", ";", "SmallVector", "<", "APInt", ",", "<NUM_LIT>", ">", "ConstantBitData", "(", "NumMaskElts", ",", "APInt", "::", "getZero", "(", "MaskSizeInBits", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumMaskElts", ";", "++", "i", ")", "{", "int", "M", "=", "Mask", "[", "i", "]", ";", "if", "(", "M", "==", "SM_SentinelUndef", ")", "{", "UndefElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "else", "if", "(", "M", "==", "SM_SentinelZero", ")", "{", "ZeroElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "assert", "(", "<NUM_LIT>", "<=", "M", "&&", "M", "<", "(", "int", ")", "(", "NumMaskElts", "*", "NumOps", ")", ")", ";", "unsigned", "SrcOpIdx", "=", "(", "unsigned", ")", "M", "/", "NumMaskElts", ";", "unsigned", "SrcMaskIdx", "=", "(", "unsigned", ")", "M", "%", "NumMaskElts", ";", "auto", "&", "SrcUndefElts", "=", "UndefEltsOps", "[", "SrcOpIdx", "]", ";", "if", "(", "SrcUndefElts", "[", "SrcMaskIdx", "]", ")", "{", "UndefElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "auto", "&", "SrcEltBits", "=", "RawBitsOps", "[", "SrcOpIdx", "]", ";", "APInt", "&", "Bits", "=", "SrcEltBits", "[", "SrcMaskIdx", "]", ";", "if", "(", "!", "Bits", ")", "{", "ZeroElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "ConstantElts", ".", "setBit", "(", "i", ")", ";", "ConstantBitData", "[", "i", "]", "=", "Bits", ";", "}", "assert", "(", "(", "UndefElts", "\|", "ZeroElts", "\|", "ConstantElts", ")", ".", "isAllOnes", "(", ")", ")", ";", "if", "(", "(", "UndefElts", "\|", "ZeroElts", ")", ".", "isAllOnes", "(", ")", ")", "return", "getZeroVector", "(", "Root", ".", "getSimpleValueType", "(", ")", ",", "Subtarget", ",", "DAG", ",", "DL", ")", ";", "MVT", "MaskSVT", ";", "if", "(", "VT", ".", "isFloatingPoint", "(", ")", "&&", "(", "MaskSizeInBits", "==", "<NUM_LIT>", "\|\|", "MaskSizeInBits", "==", "<NUM_LIT>", ")", ")", "MaskSVT", "=", "MVT", "::", "getFloatingPointVT", "(", "MaskSizeInBits", ")", ";", "else", "MaskSVT", "=", "MVT", "::", "getIntegerVT", "(", "MaskSizeInBits", ")", ";" ]
GCC	tilepro	MD	stmt_completion	VLIW	614,118	[ "match_code", "<STR_LIT>", ")" ]	[ "(", "and", "(" ]
LLVM	PowerPC	TD	stmt_completion	CPU	614,119	[ "bi", ")", ",", "<STR_LIT>", ",", "IIC_BrB", ",", "[", "]", ">", ";" ]	[ "def", "BCLRLn", ":", "XLForm_2_br2", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", ")", ",", "(", "ins", "crbitrc", ":", "$" ]
GCC	mt	CPP	program_repair	CPU	614,120	[ "<FIXS>", "for", "(", "info", "=", "mt_labels", ";", "info", ";", "info", "=", "info", "->", "next", ")", "<FIXE>", "<FIXS>", "info", "->", "next", "=", "mt_labels", ";", "mt_labels", "=", "info", ";", "<FIXE>" ]	[ "rtx", "label", "=", "XEXP", "(", "", "x", ",", "<NUM_LIT>", ")", ";", "label_info", "", "info", ";", "<BUGS>", "for", "(", "info", "=", "ms1_labels", ";", "info", ";", "info", "=", "info", "->", "next", ")", "<BUGE>", "if", "(", "info", "->", "label", "==", "label", ")", "break", ";", "if", "(", "!", "info", ")", "{", "info", "=", "xmalloc", "(", "sizeof", "(", "*", "info", ")", ")", ";", "<BUGS>", "info", "->", "next", "=", "ms1_labels", ";", "ms1_labels", "=", "info", ";", "<BUGE>", "info", "->", "label", "=", "label", ";", "info", "->", "branches", "=", "NULL", ";" ]
GCC	aarch64	MD	stmt_completion	CPU	614,121	[ ")" ]	[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>" ]
LLVM	WebAssembly	CPP	code_generation	Virtual ISA	614,122	[ "bool", "WebAssemblyRegNumbering", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "******** Register Numbering ******\\n", "<STR_LIT>", "<STR_LIT>", "******** Function: ", "<STR_LIT>", "<<", "MF", ".", "getName", "(", ")", "<<", "'", "\\n", "'", ")", ";", "WebAssemblyFunctionInfo", "&", "MFI", "=", "*", "MF", ".", "getInfo", "<", "WebAssemblyFunctionInfo", ">", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MFI", ".", "initWARegs", "(", ")", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "MF", ")", "{", "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "case", "WebAssembly", "::", "ARGUMENT_I32", ":", "case", "WebAssembly", "::", "ARGUMENT_I64", ":", "case", "WebAssembly", "::", "ARGUMENT_F32", ":", "case", "WebAssembly", "::", "ARGUMENT_F64", ":", "MFI", ".", "setWAReg", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "break", ";", "default", ":", "break", ";", "}", "}", "}", "unsigned", "NumArgRegs", "=", "MFI", ".", "getParams", "(", ")", ".", "size", "(", ")", ";", "unsigned", "NumVRegs", "=", "MF", ".", "getRegInfo", "(", ")", ".", "getNumVirtRegs", "(", ")", ";", "unsigned", "CurReg", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "VRegIdx", "=", "<NUM_LIT>", ";", "VRegIdx", "<", "NumVRegs", ";", "++", "VRegIdx", ")", "{", "unsigned", "VReg", "=", "TargetRegisterInfo", "::", "index2VirtReg", "(", "VRegIdx", ")", ";", "if", "(", "MRI", ".", "use_empty", "(", "VReg", ")", ")", "continue", ";", "if", "(", "MFI", ".", "getWAReg", "(", "VReg", ")", "==", "WebAssemblyFunctionInfo", "::", "UnusedReg", ")", "MFI", ".", "setWAReg", "(", "VReg", ",", "NumArgRegs", "+", "CurReg", "++", ")", ";", "}", "return", "true", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,123	[ "let", "cofRelax2", "=", "<NUM_LIT>", ";" ]	[ "def", "J4_cmpgt_tp1_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "GeneralSubRegs", ":", "$", "Rt16", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_56336eb0", ",", "TypeCJ", ">", ",", "Enc_6a5972", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	614,124	[ "ValTy", ",", "Ptr", ",", "Align", "(", "Alignment", ")", ")", ";" ]	[ "if", "(", "HVC", ".", "isZero", "(", "Mask", ")", ")", "return", "PassThru", ";", "if", "(", "Mask", "==", "ConstantInt", "::", "getTrue", "(", "Mask", "->", "getType", "(", ")", ")", ")", "return", "Builder", ".", "CreateAlignedLoad", "(" ]
GCC	sh	CPP	stmt_completion	CPU	614,125	[ ")", ":", "(", "w1", "\|", "(", "w0", "<<", "<NUM_LIT>", ")", ")", ",", "SImode", ")", ")", ";" ]	[ "sh_emit_storesi", "(", "addr", ",", "offset", ",", "gen_int_mode", "(", "TARGET_LITTLE_ENDIAN", "?", "(", "w0", "\|", "(", "w1", "<<", "<NUM_LIT>", ")" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	614,126	[ "}" ]	[ "unsigned", "NElts", "=", "LT", ".", "second", ".", "isVector", "(", ")", "?", "LT", ".", "second", ".", "getVectorNumElements", "(", ")", ":", "<NUM_LIT>", ";", "MVT", "::", "SimpleValueType", "SLT", "=", "LT", ".", "second", ".", "getScalarType", "(", ")", ".", "SimpleTy", ";", "switch", "(", "ISD", ")", "{", "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRL", ":", "case", "ISD", "::", "SRA", ":", "if", "(", "SLT", "==", "MVT", "::", "i64", ")", "return", "get64BitInstrCost", "(", ")", "", "LT", ".", "first", "", "NElts", ";", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "i16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "return", "getFullRateInstrCost", "(", ")", "", "LT", ".", "first", "", "NElts", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "case", "ISD", "::", "AND", ":", "case", "ISD", "::", "OR", ":", "case", "ISD", "::", "XOR", ":", "if", "(", "SLT", "==", "MVT", "::", "i64", ")", "{", "return", "<NUM_LIT>", "", "getFullRateInstrCost", "(", ")", "", "LT", ".", "first", "", "NElts", ";", "}", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "i16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "return", "LT", ".", "first", "", "NElts", "", "getFullRateInstrCost", "(", ")", ";", "case", "ISD", "::", "MUL", ":", "{", "const", "int", "QuarterRateCost", "=", "getQuarterRateInstrCost", "(", ")", ";", "if", "(", "SLT", "==", "MVT", "::", "i64", ")", "{", "const", "int", "FullRateCost", "=", "getFullRateInstrCost", "(", ")", ";", "return", "(", "<NUM_LIT>", "", "QuarterRateCost", "+", "(", "<NUM_LIT>", "", "<NUM_LIT>", ")", "", "FullRateCost", ")", "", "LT", ".", "first", "", "NElts", ";", "}", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "i16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "return", "QuarterRateCost", "", "NElts", "", "LT", ".", "first", ";", "}", "case", "ISD", "::", "FMUL", ":", "if", "(", "CxtI", "&&", "CxtI", "->", "hasOneUse", "(", ")", ")", "if", "(", "const", "auto", "", "FAdd", "=", "dyn_cast", "<", "BinaryOperator", ">", "(", "", "CxtI", "->", "user_begin", "(", ")", ")", ")", "{", "const", "int", "OPC", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "FAdd", "->", "getOpcode", "(", ")", ")", ";", "if", "(", "OPC", "==", "ISD", "::", "FADD", "\|\|", "OPC", "==", "ISD", "::", "FSUB", ")", "{", "if", "(", "ST", "->", "hasMadMacF32Insts", "(", ")", "&&", "SLT", "==", "MVT", "::", "f32", "&&", "!", "HasFP32Denormals", ")", "return", "TargetTransformInfo", "::", "TCC_Free", ";", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "f16", "&&", "!", "HasFP64FP16Denormals", ")", "return", "TargetTransformInfo", "::", "TCC_Free", ";", "const", "TargetOptions", "&", "Options", "=", "TLI", "->", "getTargetMachine", "(", ")", ".", "Options", ";", "if", "(", "Options", ".", "AllowFPOpFusion", "==", "FPOpFusion", "::", "Fast", "\|\|", "Options", ".", "UnsafeFPMath", "\|\|", "(", "FAdd", "->", "hasAllowContract", "(", ")", "&&", "CxtI", "->", "hasAllowContract", "(", ")", ")", ")", "return", "TargetTransformInfo", "::", "TCC_Free", ";", "}", "}", "LLVM_FALLTHROUGH", ";", "case", "ISD", "::", "FADD", ":", "case", "ISD", "::", "FSUB", ":", "if", "(", "SLT", "==", "MVT", "::", "f64", ")", "return", "LT", ".", "first", "", "NElts", "", "get64BitInstrCost", "(", ")", ";", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "f16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "if", "(", "SLT", "==", "MVT", "::", "f32", "\|\|", "SLT", "==", "MVT", "::", "f16", ")", "return", "LT", ".", "first", "", "NElts", "", "getFullRateInstrCost", "(", ")", ";", "break", ";", "case", "ISD", "::", "FDIV", ":", "case", "ISD", "::", "FREM", ":", "if", "(", "SLT", "==", "MVT", "::", "f64", ")", "{", "int", "Cost", "=", "<NUM_LIT>", "", "get64BitInstrCost", "(", ")", "+", "<NUM_LIT>", "", "getQuarterRateInstrCost", "(", ")", ";", "if", "(", "!", "ST", "->", "hasUsableDivScaleConditionOutput", "(", ")", ")", "Cost", "+=", "<NUM_LIT>", "", "getFullRateInstrCost", "(", ")", ";", "return", "LT", ".", "first", "", "Cost", "", "NElts", ";", "}", "if", "(", "!", "Args", ".", "empty", "(", ")", "&&", "match", "(", "Args", "[", "<NUM_LIT>", "]", ",", "PatternMatch", "::", "m_FPOne", "(", ")", ")", ")", "{", "if", "(", "(", "SLT", "==", "MVT", "::", "f32", "&&", "!", "HasFP32Denormals", ")", "\|\|", "(", "SLT", "==", "MVT", "::", "f16", "&&", "ST", "->", "has16BitInsts", "(", ")", ")", ")", "{", "return", "LT", ".", "first", "", "getQuarterRateInstrCost", "(", ")", "*", "NElts", ";" ]
LLVM	MSP430	CPP	next_suggestion	MPU	614,127	[ "}" ]	[ "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "RVLocs", ";", "CCState", "CCInfo", "(", "CallConv", ",", "IsVarArg", ",", "MF", ",", "RVLocs", ",", "Context", ")", ";", "return", "CCInfo", ".", "CheckReturn", "(", "Outs", ",", "RetCC_MSP430", ")", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	614,128	[ "$", "src", ",", "V128", ":", "$", "src", ")", ",", "<NUM_LIT>", ">", ";" ]	[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "ORRv16i8", "V128", ":", "$", "dst", ",", "V128", ":" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	614,129	[ "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "INC_1_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INC_2_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INC_4_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INC_8_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "MASK_EQ_ZERO", "=" ]
LLVM	Mips	TD	stmt_completion	CPU	614,130	[ ">", ";" ]	[ "def", ":", "InstRW", "<", "[", "GenericDSPShort", "]", ",", "(", "instregex", "<STR_LIT>", ")" ]
LLVM	Mips	TD	stmt_completion	CPU	614,131	[ ",", "<NUM_LIT>", ">", ";" ]	[ "class", "FMADD_D_ENC", ":", "MSA_3RF_FMT", "<", "<NUM_LIT>", ",", "<NUM_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	614,132	[ ";" ]	[ "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rm", ")", ",", "X86", "::", "EAX", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addGlobalAddress", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ",", "<NUM_LIT>", ",", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getTargetFlags", "(", ")", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "CALL32m", ")", ")", ";", "addDirectMem", "(", "MIB", ",", "X86", "::", "EAX", ")", ";", "MIB", ".", "addReg", "(", "X86", "::", "EAX", ",", "RegState", "::", "ImplicitDefine", ")", ".", "addRegMask", "(", "RegMask", ")", ";", "}", "else", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rm", ")", ",", "X86", "::", "EAX", ")", ".", "addReg", "(", "TII", "->", "getGlobalBaseReg", "(", "F", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addGlobalAddress", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ",", "<NUM_LIT>", ",", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getTargetFlags", "(", ")", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "CALL32m", ")", ")", ";", "addDirectMem", "(", "MIB", ",", "X86", "::", "EAX", ")", ";", "MIB", ".", "addReg", "(", "X86", "::", "EAX", ",", "RegState", "::", "ImplicitDefine", ")", ".", "addRegMask", "(", "RegMask", ")", ";", "}", "MI", "->", "eraseFromParent", "(", ")" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	614,133	[ "unsigned", "ImmOffset", ";" ]	[ "bool", "AMDGPUInstructionSelector", "::", "selectStoreIntrinsic", "(", "MachineInstr", "&", "MI", ",", "bool", "IsFormat", ")", "const", "{", "MachineIRBuilder", "B", "(", "MI", ")", ";", "MachineFunction", "&", "MF", "=", "B", ".", "getMF", "(", ")", ";", "Register", "VData", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "LLT", "Ty", "=", "MRI", "->", "getType", "(", "VData", ")", ";", "int", "Size", "=", "Ty", ".", "getSizeInBits", "(", ")", ";", "if", "(", "Size", "%", "<NUM_LIT>", "!=", "<NUM_LIT>", ")", "return", "false", ";", "MachineMemOperand", "", "MMO", "=", "", "MI", ".", "memoperands_begin", "(", ")", ";", "const", "int", "MemSize", "=", "MMO", "->", "getSize", "(", ")", ";", "Register", "RSrc", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "VOffset", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "SOffset", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "AuxiliaryData", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";" ]
GCC	loongarch	CPP	stmt_completion	CPU	614,134	[ "_", "lsx_vandn_v", "(", "_", "_", "m128i", "_", "<NUM_LIT>", ",", "_", "_", "m128i", "_", "<NUM_LIT>", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "m128i", "_" ]
LLVM	AArch64	CPP	next_suggestion	CPU	614,135	[ "}" ]	[ "Addr", "=", "Builder", ".", "CreateBitCast", "(", "Addr", ",", "Type", "::", "getInt8PtrTy", "(", "M", "->", "getContext", "(", ")", ")", ")", ";", "return", "Builder", ".", "CreateCall", "(", "Stxr", ",", "{", "Lo", ",", "Hi", ",", "Addr", "}", ")", ";", "}", "Intrinsic", "::", "ID", "Int", "=", "IsRelease", "?", "Intrinsic", "::", "aarch64_stlxr", ":", "Intrinsic", "::", "aarch64_stxr", ";", "Type", "", "Tys", "[", "]", "=", "{", "Addr", "->", "getType", "(", ")", "}", ";", "Function", "", "Stxr", "=", "Intrinsic", "::", "getDeclaration", "(", "M", ",", "Int", ",", "Tys", ")", ";", "return", "Builder", ".", "CreateCall", "(", "Stxr", ",", "{", "Builder", ".", "CreateZExtOrBitCast", "(", "Val", ",", "Stxr", "->", "getFunctionType", "(", ")", "->", "getParamType", "(", "<NUM_LIT>", ")", ")", ",", "Addr", "}", ")", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	614,136	[ "Whole", ".", "split", "(", "'", ".", "'", ")", ";" ]	[ "StringRef", "String", "=", "Token", ".", "getString", "(", ")", ";", "if", "(", "Token", ".", "is", "(", "AsmToken", "::", "TokenKind", "::", "LCurly", ")", "\|\|", "Token", ".", "is", "(", "AsmToken", "::", "TokenKind", "::", "RCurly", ")", ")", "return", "false", ";", "if", "(", "!", "Token", ".", "is", "(", "AsmToken", "::", "TokenKind", "::", "Identifier", ")", ")", "return", "true", ";", "if", "(", "!", "matchRegister", "(", "String", ".", "lower", "(", ")", ")", ")", "return", "true", ";", "(", "void", ")", "Second", ";", "assert", "(", "Second", ".", "is", "(", "AsmToken", "::", "Colon", ")", ")", ";", "StringRef", "Raw", "(", "String", ".", "data", "(", ")", ",", "Third", ".", "getString", "(", ")", ".", "data", "(", ")", "-", "String", ".", "data", "(", ")", "+", "Third", ".", "getString", "(", ")", ".", "size", "(", ")", ")", ";", "std", "::", "string", "Collapsed", "=", "Raw", ";", "Collapsed", ".", "erase", "(", "remove_if", "(", "Collapsed", ",", "isspace", ")", ",", "Collapsed", ".", "end", "(", ")", ")", ";", "StringRef", "Whole", "=", "Collapsed", ";", "std", "::", "pair", "<", "StringRef", ",", "StringRef", ">", "DotSplit", "=" ]
LLVM	AMDGPU	CPP	code_generation	GPU	614,137	[ "Align", "getStackAlignment", "(", ")", "const", "{", "return", "Align", "(", "<NUM_LIT>", ")", ";", "}" ]	[ "Returns", "the", "minimum", "alignment", "known", "to", "hold", "of", "the", "stack", "frame", "on", "entry", "to", "the", "function", "and", "which", "must", "be", "maintained", "by", "every", "function", "for", "this", "subtarget", "." ]
LLVM	CellSPU	TD	stmt_completion	MPU	614,138	[ "i32ImmSExt10", ">", ";" ]	[ "def", "r32", ":", "AIRegInst", "<", "R32C", "," ]
LLVM	ARM	TD	program_repair	CPU	614,139	[ "<FIXS>", "(", "outs", "SPR", ":", "$", "dst", ")", ",", "(", "ins", "SPR", ":", "$", "a", ",", "fbits32", ":", "$", "fbits", ")", ",", "<FIXE>" ]	[ "}", "def", "VSLTOS", ":", "AVConv1XI", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<BUGS>", "(", "outs", "SPR", ":", "$", "dst", ")", ",", "(", "ins", "SPR", ":", "$", "a", ",", "i32imm", ":", "$", "fbits", ")", ",", "<BUGE>", "IIC_fpCVTIS", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", "{" ]
GCC	rs6000	MD	stmt_completion	CPU	614,140	[ ")", ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM64	TD	stmt_completion	CPU	614,141	[ "dst", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "base", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]
LLVM	rvex	CPP	next_suggestion	VLIW	614,142	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::GPRel", "<STR_LIT>", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::JmpLink", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::Hi", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::Lo", "<STR_LIT>", ";" ]
LLVM	X86	CPP	program_repair	CPU	614,143	[ "<FIXS>", "auto", "StorePrevNonMetaInstr", "=", "skipMetaInstructionsBackward", "(", "<FIXE>" ]	[ "static", "void", "updateKillStatus", "(", "MachineInstr", "", "LoadInst", ",", "MachineInstr", "", "StoreInst", ")", "{", "MachineOperand", "&", "LoadBase", "=", "getBaseOperand", "(", "LoadInst", ")", ";", "MachineOperand", "&", "StoreBase", "=", "getBaseOperand", "(", "StoreInst", ")", ";", "<BUGS>", "auto", "StorePrevNonDbgInstr", "=", "skipDebugInstructionsBackward", "(", "<BUGE>", "std", "::", "prev", "(", "MachineBasicBlock", "::", "instr_iterator", "(", "StoreInst", ")", ")", ",", "LoadInst", "->", "getParent", "(", ")", "->", "instr_begin", "(", ")", ")", ".", "getNodePtr", "(", ")", ";", "if", "(", "LoadBase", ".", "isReg", "(", ")", ")", "{" ]
LLVM	ARM	CPP	stmt_completion	CPU	614,144	[ "->", "getValue", "(", ")", ";" ]	[ "bool", "isImm24bit", "(", ")", "const", "{", "if", "(", "!", "isImm", "(", ")", ")", "return", "false", ";", "const", "MCConstantExpr", "*", "CE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "if", "(", "!", "CE", ")", "return", "false", ";", "int64_t", "Value", "=", "CE" ]
LLVM	X86	CPP	program_repair	CPU	614,145	[ "<FIXS>", "SDValue", "CWD", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i16", ",", "dl", ",", "Chain", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "<FIXE>" ]	[ "DAG", ".", "getEntryNode", "(", ")", ",", "StackSlot", ")", ";", "<BUGS>", "SDValue", "CWD", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i16", ",", "dl", ",", "Chain", ",", "StackSlot", ",", "NULL", ",", "<NUM_LIT>", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "<BUGE>", "SDValue", "CWD1", "=" ]
LLVM	Hexagon	TD	stmt_completion	DSP	614,146	[ "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,147	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Re32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Re32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
GCC	i386	MD	stmt_completion	CPU	614,148	[ ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "lshiftrt", ":", "DI", "(", "neg", ":", "DI", "(", "ashift", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG" ]
LLVM	X86	CPP	stmt_completion	CPU	614,149	[ "REGS_ZMM", "}" ]	[ "MCOperand", "segmentReg", ";", "uint64_t", "pcrel", "=", "<NUM_LIT>", ";", "if", "(", "insn", ".", "eaBase", "==", "EA_BASE_sib", "\|\|", "insn", ".", "eaBase", "==", "EA_BASE_sib64", ")", "{", "if", "(", "insn", ".", "sibBase", "!=", "SIB_BASE_NONE", ")", "{", "switch", "(", "insn", ".", "sibBase", ")", "{", "default", ":", "debug", "(", "<STR_LIT>", "Unexpected sibBase", "<STR_LIT>", ")", ";", "return", "true", ";", "case", "SIB_BASE_", "#", "#", "x", ":", "\\", "baseReg", "=", "MCOperand", "::", "CreateReg", "(", "X86", "::", "x", ")", ";", "break", ";", "ALL_SIB_BASES", "}", "}", "else", "{", "baseReg", "=", "MCOperand", "::", "CreateReg", "(", "<NUM_LIT>", ")", ";", "}", "uint32_t", "Opcode", "=", "mcInst", ".", "getOpcode", "(", ")", ";", "bool", "IndexIs128", "=", "(", "Opcode", "==", "X86", "::", "VGATHERDPDrm", "\|\|", "Opcode", "==", "X86", "::", "VGATHERDPDYrm", "\|\|", "Opcode", "==", "X86", "::", "VGATHERQPDrm", "\|\|", "Opcode", "==", "X86", "::", "VGATHERDPSrm", "\|\|", "Opcode", "==", "X86", "::", "VGATHERQPSrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERDQrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERDQYrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERQQrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERDDrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERQDrm", ")", ";", "bool", "IndexIs256", "=", "(", "Opcode", "==", "X86", "::", "VGATHERQPDYrm", "\|\|", "Opcode", "==", "X86", "::", "VGATHERDPSYrm", "\|\|", "Opcode", "==", "X86", "::", "VGATHERQPSYrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERQQYrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERDDYrm", "\|\|", "Opcode", "==", "X86", "::", "VPGATHERQDYrm", ")", ";", "if", "(", "IndexIs128", "\|\|", "IndexIs256", ")", "{", "unsigned", "IndexOffset", "=", "insn", ".", "sibIndex", "-", "(", "insn", ".", "addressSize", "==", "<NUM_LIT>", "?", "SIB_INDEX_RAX", ":", "SIB_INDEX_EAX", ")", ";", "SIBIndex", "IndexBase", "=", "IndexIs256", "?", "SIB_INDEX_YMM0", ":", "SIB_INDEX_XMM0", ";", "insn", ".", "sibIndex", "=", "(", "SIBIndex", ")", "(", "IndexBase", "+", "(", "insn", ".", "sibIndex", "==", "SIB_INDEX_NONE", "?", "<NUM_LIT>", ":", "IndexOffset", ")", ")", ";", "}", "if", "(", "insn", ".", "sibIndex", "!=", "SIB_INDEX_NONE", ")", "{", "switch", "(", "insn", ".", "sibIndex", ")", "{", "default", ":", "debug", "(", "<STR_LIT>", "Unexpected sibIndex", "<STR_LIT>", ")", ";", "return", "true", ";", "case", "SIB_INDEX_", "#", "#", "x", ":", "\\", "indexReg", "=", "MCOperand", "::", "CreateReg", "(", "X86", "::", "x", ")", ";", "break", ";", "EA_BASES_32BIT", "EA_BASES_64BIT", "REGS_XMM", "REGS_YMM" ]
GCC	xtensa	MD	next_suggestion	MPU	614,150	[ "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unsigned_fix", ":", "SI", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")" ]
GCC	mcore	MD	stmt_completion	MPU	614,151	[ "pc", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "eq", "(", "reg", ":", "CC", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(" ]
LLVM	PowerPC	TD	program_repair	CPU	614,152	[ "<FIXS>", "def", "LHA8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "memri", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi16", "DForm", ":", "$", "addr", ")", ")", "]", ">", ",", "<FIXE>", "<FIXS>", "def", "LWA", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "memrix", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi32", "DSForm", ":", "$", "addr", ")", ")", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LHAX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi16", "XForm", ":", "$", "addr", ")", ")", "]", ">", ",", "<FIXE>", "<FIXS>", "def", "LWAX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi32", "XForm", ":", "$", "addr", ")", ")", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LWA_32", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "RST", ")", ",", "(", "ins", "memrix", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LWAX_32", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "RST", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LHAU8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "<FIXE>", "<FIXS>", "<STR_LIT>", ",", "IIC_LdStLHAU", ",", "<FIXE>", "<FIXS>", "def", "LHAUX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<FIXE>", "<FIXS>", "def", "LWAUX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<FIXE>" ]	[ "let", "PPC970_Unit", "=", "<NUM_LIT>", "in", "{", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHA8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memri", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi16", "DForm", ":", "$", "src", ")", ")", "]", ">", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "<BUGS>", "def", "LWA", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memrix", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi32", "DSForm", ":", "$", "src", ")", ")", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHAX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memrr", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi16", "XForm", ":", "$", "src", ")", ")", "]", ">", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "<BUGS>", "def", "LWAX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memrr", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi32", "XForm", ":", "$", "src", ")", ")", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ",", "mayLoad", "=", "<NUM_LIT>", ",", "hasSideEffects", "=", "<NUM_LIT>", "in", "{", "<BUGS>", "def", "LWA_32", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "rD", ")", ",", "(", "ins", "memrix", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "<BUGS>", "def", "LWAX_32", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "rD", ")", ",", "(", "ins", "memrr", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "}", "let", "mayLoad", "=", "<NUM_LIT>", ",", "hasSideEffects", "=", "<NUM_LIT>", "in", "{", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHAU8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "<BUGE>", "(", "ins", "memri", ":", "$", "addr", ")", ",", "<BUGS>", "<STR_LIT>", ",", "IIC_LdStLHAU", ",", "<BUGE>", "[", "]", ">", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ";", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHAUX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "memrr", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<BUGE>", "[", "]", ">", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ";", "<BUGS>", "def", "LWAUX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "memrr", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<BUGE>", "[", "]", ">", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ",", "isPPC64", ";", "}" ]
GCC	msp430	MD	program_repair	MPU	614,153	[ "<FIXS>", "<STR_LIT>", "<FIXE>", "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>", ")", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "PSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "subreg", ":", "PSI", "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<NUM_LIT>", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	614,154	[ "VT", ")", ";" ]	[ "static", "SDValue", "EmitTailCallStoreFPAndRetAddr", "(", "SelectionDAG", "&", "DAG", ",", "SDValue", "Chain", ",", "SDValue", "OldRetAddr", ",", "SDValue", "OldFP", ",", "int", "SPDiff", ",", "const", "SDLoc", "&", "dl", ")", "{", "if", "(", "SPDiff", ")", "{", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "const", "PPCSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ";", "const", "PPCFrameLowering", "*", "FL", "=", "Subtarget", ".", "getFrameLowering", "(", ")", ";", "bool", "isPPC64", "=", "Subtarget", ".", "isPPC64", "(", ")", ";", "int", "SlotSize", "=", "isPPC64", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "int", "NewRetAddrLoc", "=", "SPDiff", "+", "FL", "->", "getReturnSaveOffset", "(", ")", ";", "int", "NewRetAddr", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateFixedObject", "(", "SlotSize", ",", "NewRetAddrLoc", ",", "true", ")", ";", "EVT", "VT", "=", "isPPC64", "?", "MVT", "::", "i64", ":", "MVT", "::", "i32", ";", "SDValue", "NewRetAddrFrIdx", "=", "DAG", ".", "getFrameIndex", "(", "NewRetAddr", "," ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,155	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]
GCC	mips	MD	next_suggestion	CPU	614,156	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "(", "vec_select", ":", "V4HI", "(", "vec_concat", ":", "V8HI", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	614,157	[ "::", "VMOVDQU32Z256rr", ":" ]	[ "case", "X86", "::", "VMOVAPDrr", ":", "case", "X86", "::", "VMOVUPDrr", ":", "case", "X86", "::", "VMOVAPSrr", ":", "case", "X86", "::", "VMOVUPSrr", ":", "case", "X86", "::", "VMOVDQArr", ":", "case", "X86", "::", "VMOVDQUrr", ":", "case", "X86", "::", "VMOVAPDYrr", ":", "case", "X86", "::", "VMOVUPDYrr", ":", "case", "X86", "::", "VMOVAPSYrr", ":", "case", "X86", "::", "VMOVUPSYrr", ":", "case", "X86", "::", "VMOVDQAYrr", ":", "case", "X86", "::", "VMOVDQUYrr", ":", "case", "X86", "::", "VMOVAPDZ128rr", ":", "case", "X86", "::", "VMOVUPDZ128rr", ":", "case", "X86", "::", "VMOVAPSZ128rr", ":", "case", "X86", "::", "VMOVUPSZ128rr", ":", "case", "X86", "::", "VMOVDQA32Z128rr", ":", "case", "X86", "::", "VMOVDQU32Z128rr", ":", "case", "X86", "::", "VMOVDQA64Z128rr", ":", "case", "X86", "::", "VMOVDQU64Z128rr", ":", "case", "X86", "::", "VMOVAPDZ256rr", ":", "case", "X86", "::", "VMOVUPDZ256rr", ":", "case", "X86", "::", "VMOVAPSZ256rr", ":", "case", "X86", "::", "VMOVUPSZ256rr", ":", "case", "X86", "::", "VMOVDQA32Z256rr", ":", "case", "X86" ]
LLVM	TriCore	CPP	stmt_completion	MPU	614,158	[ "override", "{" ]	[ "const", "TriCoreSubtarget", "*", "getSubtargetImpl", "(", "const", "Function", "&", ")", "const" ]
GCC	powerpcspe	CPP	stmt_completion	CPU	614,159	[ "vec_short8", "b", ")", "{" ]	[ "static", "_", "_", "inline", "vec_short8", "spu_sub", "(", "signed", "short", "a", "," ]
GCC	nds32	MD	stmt_completion	CPU	614,160	[ ")" ]	[ "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	powerpcspe	CPP	stmt_completion	CPU	614,161	[ ")", ",", "wide", ")", ")", ";" ]	[ "wide", "=", "expand_simple_binop", "(", "SImode", ",", "LSHIFTRT", ",", "wide", ",", "shift", ",", "wide", ",", "<NUM_LIT>", ",", "OPTAB_LIB_WIDEN", ")", ";", "emit_move_insn", "(", "narrow", ",", "gen_lowpart", "(", "GET_MODE", "(", "narrow" ]
GCC	sh	MD	next_suggestion	CPU	614,162	[ "}" ]	[ "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "reg", ":", "SI", "FPSCR_MODES_REG", ")", ")", "(", "use", "(", "reg", ":", "SI", "PIC_REG", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "]", "<STR_LIT>", "{", "return", "<STR_LIT>", "\t", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,163	[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	614,164	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "offset", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	HSAIL	CPP	stmt_completion	Virtual ISA	614,165	[ "_supi_sat", "<STR_LIT>", ";" ]	[ "case", "BRIG_ROUND_FLOAT_PLUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_up", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_FLOAT_MINUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_down", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_NEAR_EVEN", ":", "O", "<<", "<STR_LIT>", "_neari", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_ZERO", ":", "break", ";", "case", "BRIG_ROUND_INTEGER_PLUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_upi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_MINUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_downi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_NEAR_EVEN_SAT", ":", "O", "<<", "<STR_LIT>", "_neari_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_ZERO_SAT", ":", "O", "<<", "<STR_LIT>", "_zeroi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_PLUS_INFINITY_SAT", ":", "O", "<<", "<STR_LIT>", "_upi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_MINUS_INFINITY_SAT", ":", "O", "<<", "<STR_LIT>", "_downi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_NEAR_EVEN", ":", "O", "<<", "<STR_LIT>", "_sneari", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_ZERO", ":", "O", "<<", "<STR_LIT>", "_szeroi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_PLUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_supi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_MINUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_sdowni", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_NEAR_EVEN_SAT", ":", "O", "<<", "<STR_LIT>", "_sneari_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_ZERO_SAT", ":", "O", "<<", "<STR_LIT>", "_szeroi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_PLUS_INFINITY_SAT", ":", "O", "<<", "<STR_LIT>" ]
LLVM	WebAssembly	CPP	next_suggestion	Virtual ISA	614,166	[ "}" ]	[ "std", "::", "vector", "<", "std", "::", "unique_ptr", "<", "WebAssemblyException", ">>", "&", "getSubExceptions", "(", ")", "{", "return", "SubExceptions", ";" ]
GCC	arm	CPP	stmt_completion	CPU	614,167	[ "&", "_", "_", "b", ")", "!=", "<NUM_LIT>", ")", ";" ]	[ "return", "(", "uint16x4_t", ")", "(", "(", "_", "_", "a" ]
LLVM	X86	TD	program_repair	CPU	614,168	[ "<FIXS>", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<FIXE>" ]	[ "let", "ResourceCycles", "=", "[", "<NUM_LIT>", "]", ";", "}", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGE>", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";" ]
LLVM	AMDGPU	TD	program_repair	GPU	614,169	[ "<FIXS>", "(", "ins", "VRegOrLdsSrc_32", ":", "$", "src0", ")", ",", "<FIXE>", "<FIXS>", "[", "(", "set", "i32", ":", "$", "vdst", ",", "(", "int_amdgcn_readfirstlane", "(", "i32", "VRegOrLdsSrc_32", ":", "$", "src0", ")", ")", ")", "]", ">", ",", "<FIXE>" ]	[ "def", "V_READFIRSTLANE_B32", ":", "InstSI", "(", "outs", "SReg_32", ":", "$", "vdst", ")", ",", "<BUGS>", "(", "ins", "VRegOrLds_32", ":", "$", "src0", ")", ",", "<BUGE>", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "i32", ":", "$", "vdst", ",", "(", "int_amdgcn_readfirstlane", "(", "i32", "VRegOrLds_32", ":", "$", "src0", ")", ")", ")", "]", ">", ",", "<BUGE>", "Enc32", "{", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,170	[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	Patmos	CPP	code_generation	VLIW	614,171	[ "bool", "PatmosSPClone", "::", "runOnModule", "(", "Module", "&", "M", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Single-Path] Clone functions reachable from single-path roots\\n", "<STR_LIT>", ")", ";", "SmallSet", "<", "std", "::", "string", ",", "<NUM_LIT>", ">", "used", ";", "loadFromGlobalVariable", "(", "used", ",", "M", ".", "getGlobalVariable", "(", "<STR_LIT>", "llvm.used", "<STR_LIT>", ")", ")", ";", "SmallSet", "<", "std", "::", "string", ",", "<NUM_LIT>", ">", "blacklst", ";", "blacklst", ".", "insert", "(", "Blacklist", ",", "Blacklist", "+", "(", "sizeof", "Blacklist", "/", "sizeof", "Blacklist", "[", "<NUM_LIT>", "]", ")", ")", ";", "for", "(", "Module", "::", "iterator", "I", "=", "M", ".", "begin", "(", ")", ",", "E", "=", "M", ".", "end", "(", ")", ";", "I", "!=", "E", ";", ")", "{", "Function", "*", "F", "=", "I", "++", ";", "if", "(", "F", "->", "isDeclaration", "(", ")", ")", "continue", ";", "if", "(", "F", "->", "hasFnAttribute", "(", "<STR_LIT>", "sp-root", "<STR_LIT>", ")", ")", "{", "handleRoot", "(", "F", ")", ";", "(", "void", ")", "SPRoots", ".", "erase", "(", "F", "->", "getName", "(", ")", ")", ";", "continue", ";", "}", "if", "(", "SPRoots", ".", "count", "(", "F", "->", "getName", "(", ")", ")", ")", "{", "F", "->", "addFnAttr", "(", "<STR_LIT>", "sp-root", "<STR_LIT>", ")", ";", "handleRoot", "(", "F", ")", ";", "(", "void", ")", "SPRoots", ".", "erase", "(", "F", "->", "getName", "(", ")", ")", ";", "continue", ";", "}", "if", "(", "used", ".", "count", "(", "F", "->", "getName", "(", ")", ")", "&&", "!", "blacklst", ".", "count", "(", "F", "->", "getName", "(", ")", ")", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Used: ", "<STR_LIT>", "<<", "F", "->", "getName", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "explore", "(", "cloneAndMark", "(", "F", ",", "true", ")", ",", "true", ")", ";", "continue", ";", "}", "}", "return", "(", "NumSPRoots", "+", "NumSPReachable", "+", "NumSPUsed", ")", ">", "<NUM_LIT>", ";", "}" ]	[ "runOnModule", "-", "Virtual", "method", "overriden", "by", "subclasses", "to", "process", "the", "module", "being", "operated", "on", "." ]
LLVM	AArch64	CPP	next_suggestion	CPU	614,172	[ "}" ]	[ "StringRef", "getRegName", "(", "unsigned", "RegNo", ")", "const", "override", "{", "return", "getRegisterName", "(", "RegNo", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	614,173	[ "if", "(", "Opcode", "==", "<NUM_LIT>", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "Op", ".", "getValueType", "(", ")", ")", ")", ";" ]	[ "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ",", "UE", "=", "Op", ".", "getNode", "(", ")", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "{", "SDNode", "", "User", "=", "", "UI", ";", "unsigned", "UOpNo", "=", "UI", ".", "getOperandNo", "(", ")", ";", "if", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", "&&", "User", "->", "hasOneUse", "(", ")", ")", "{", "UOpNo", "=", "User", "->", "use_begin", "(", ")", ".", "getOperandNo", "(", ")", ";", "User", "=", "*", "User", "->", "use_begin", "(", ")", ";", "}", "if", "(", "User", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "BRCOND", "&&", "User", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SETCC", "&&", "!", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SELECT", "&&", "UOpNo", "==", "<NUM_LIT>", ")", ")", "{", "NonFlagUse", "=", "true", ";", "break", ";", "}", "}", "if", "(", "!", "NonFlagUse", ")", "break", ";", "}", "case", "ISD", "::", "SUB", ":", "case", "ISD", "::", "OR", ":", "case", "ISD", "::", "XOR", ":", "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ",", "UE", "=", "Op", ".", "getNode", "(", ")", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "if", "(", "UI", "->", "getOpcode", "(", ")", "==", "ISD", "::", "STORE", ")", "goto", "default_case", ";", "switch", "(", "ArithOp", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unexpected operator!", "<STR_LIT>", ")", ";", "case", "ISD", "::", "SUB", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "XOR", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "AND", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "OR", ":", "{", "if", "(", "!", "NeedTruncation", "&&", "(", "X86CC", "==", "X86", "::", "COND_E", "\|\|", "X86CC", "==", "X86", "::", "COND_NE", ")", ")", "{", "SDValue", "EFLAGS", "=", "LowerVectorAllZeroTest", "(", "Op", ",", "DAG", ")", ";", "if", "(", "EFLAGS", ".", "getNode", "(", ")", ")", "return", "EFLAGS", ";", "}", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "}", "NumOperands", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "SDValue", "(", "Op", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";", "default", ":", "default_case", ":", "break", ";", "}", "if", "(", "NeedTruncation", ")", "{", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDValue", "WideVal", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "WideVT", "=", "WideVal", ".", "getValueType", "(", ")", ";", "unsigned", "ConvertedOp", "=", "<NUM_LIT>", ";", "switch", "(", "WideVal", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "ISD", "::", "ADD", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SUB", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "AND", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "OR", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "XOR", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "if", "(", "ConvertedOp", ")", "{", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "if", "(", "TLI", ".", "isOperationLegal", "(", "WideVal", ".", "getOpcode", "(", ")", ",", "WideVT", ")", ")", "{", "SDValue", "V0", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "WideVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "V1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "WideVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ConvertedOp", ",", "dl", ",", "VT", ",", "V0", ",", "V1", ")", ";", "}", "}", "}" ]
LLVM	ARM	TD	next_suggestion	CPU	614,174	[ "let", "ParserMatchClass", "=", "MemBarrierOptOperand", ";" ]	[ "def", "memb_opt", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	614,175	[ "}" ]	[ "for", "(", "unsigned", "Reg", ":", "RC", ")", "{", "if", "(", "LiveRegs", ".", "available", "(", "MRI", ",", "Reg", ")", ")", "return", "Reg", ";", "}", "return", "AMDGPU", "::", "NoRegister", ";" ]
LLVM	Alpha	CPP	program_repair	MPU	614,176	[ "<FIXS>", "static", "const", "int64_t", "IMM_LOW", "=", "<NUM_LIT>", ";", "static", "const", "int", "IMM_HIGH", "=", "<NUM_LIT>", ";", "static", "const", "int", "IMM_MULT", "=", "<NUM_LIT>", ";", "<FIXE>" ]	[ "using", "namespace", "llvm", ";", "<BUGS>", "static", "const", "long", "IMM_LOW", "=", "<NUM_LIT>", ";", "static", "const", "long", "IMM_HIGH", "=", "<NUM_LIT>", ";", "static", "const", "long", "IMM_MULT", "=", "<NUM_LIT>", ";", "<BUGE>", "static", "long", "getUpper16", "(", "long", "l", ")", "{" ]
GCC	msp430	CPP	stmt_completion	MPU	614,177	[ ")", ",", "valist", ",", "t", ")", ";" ]	[ "if", "(", "boundary", ">", "MAX_SUPPORTED_STACK_ALIGNMENT", ")", "boundary", "=", "MAX_SUPPORTED_STACK_ALIGNMENT", ";", "boundary", "/", "=", "BITS_PER_UNIT", ";", "valist_tmp", "=", "get_initialized_tmp_var", "(", "valist", ",", "pre_p", ",", "NULL", ")", ";", "if", "(", "boundary", ">", "align", "&&", "!", "integer_zerop", "(", "TYPE_SIZE", "(", "type", ")", ")", ")", "{", "if", "(", "!", "POINTER_TYPE_P", "(", "type", ")", ")", "{", "t", "=", "build2", "(", "MODIFY_EXPR", ",", "TREE_TYPE", "(", "valist", ")", ",", "valist_tmp", ",", "fold_build_pointer_plus_hwi", "(", "valist_tmp", ",", "boundary", "-", "<NUM_LIT>", ")", ")", ";", "gimplify_and_add", "(", "t", ",", "pre_p", ")", ";", "t", "=", "build2", "(", "MODIFY_EXPR", ",", "TREE_TYPE", "(", "valist", ")", ",", "valist_tmp", ",", "fold_build2", "(", "BIT_AND_EXPR", ",", "TREE_TYPE", "(", "valist", ")", ",", "valist_tmp", ",", "build_int_cst", "(", "TREE_TYPE", "(", "valist", ")", ",", "-", "boundary", ")", ")", ")", ";", "gimplify_and_add", "(", "t", ",", "pre_p", ")", ";", "}", "}", "else", "boundary", "=", "align", ";", "boundary", "*=", "BITS_PER_UNIT", ";", "if", "(", "boundary", "<", "TYPE_ALIGN", "(", "type", ")", ")", "{", "type", "=", "build_variant_type_copy", "(", "type", ")", ";", "SET_TYPE_ALIGN", "(", "type", ",", "boundary", ")", ";", "}", "type_size", "=", "size_in_bytes", "(", "type", ")", ";", "rounded_size", "=", "round_up", "(", "type_size", ",", "align", ")", ";", "gimplify_expr", "(", "&", "rounded_size", ",", "pre_p", ",", "post_p", ",", "is_gimple_val", ",", "fb_rvalue", ")", ";", "addr", "=", "valist_tmp", ";", "t", "=", "fold_build_pointer_plus", "(", "valist_tmp", ",", "rounded_size", ")", ";", "t", "=", "build2", "(", "MODIFY_EXPR", ",", "TREE_TYPE", "(", "valist" ]
LLVM	Hexagon	CPP	program_repair	DSP	614,178	[ "<FIXS>", "if", "(", "validateSlots", ")", "{", "reportError", "(", "Twine", "(", "<STR_LIT>", "invalid instruction packet: out of slots", "<STR_LIT>", ")", ")", ";", "<FIXE>", "<FIXS>", "if", "(", "jumps", "<=", "<NUM_LIT>", "&&", "!", "bOnlySlot3", "&&", "pSlot3Cnt", "==", "<NUM_LIT>", "&&", "slot3ISJ", "!=", "end", "(", ")", ")", "{", "<FIXE>" ]	[ "Packet", "=", "PacketSave", ";", "}", "<BUGS>", "if", "(", "validateSlots", "==", "true", ")", "{", "reportError", "(", "llvm", "::", "Twine", "(", "<STR_LIT>", "invalid instruction packet: out of slots", "<STR_LIT>", ")", ")", ";", "<BUGE>", "return", "false", ";", "}", "}", "<BUGS>", "if", "(", "jumps", "<=", "<NUM_LIT>", "&&", "bOnlySlot3", "==", "false", "&&", "pSlot3Cnt", "==", "<NUM_LIT>", "&&", "slot3ISJ", "!=", "end", "(", ")", ")", "{", "<BUGE>", "validateSlots", "=", "true", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,179	[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,180	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	614,181	[ "}" ]	[ "let", "Name", "=", "NamePrefix", "#", "<STR_LIT>", "#", "Min", "#", "<STR_LIT>", "#", "Max", ";", "let", "DiagnosticType", "=", "<STR_LIT>", "#", "Name", ";", "let", "PredicateMethod", "=", "<STR_LIT>", "#", "Min", "#", "<STR_LIT>", "#", "Max", "#", "<STR_LIT>", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	614,182	[ ")", ",", "GPR", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "i32", "(", "fp_to_uint", "(", "node", "(", "f16", "HPR", ":", "$", "a", ")", ")", ")", ")", ",", "(", "COPY_TO_REGCLASS", "(", "!", "cast", "<", "Instruction", ">", "(", "NAME", "#", "<STR_LIT>", ")", "(", "f16", "HPR", ":", "$", "a", ")" ]
LLVM	Hexagon	CPP	program_repair	DSP	614,183	[ "<FIXS>", "}", "<FIXE>" ]	[ "if", "(", "isImm", "(", ")", ")", "{", "OS", "<<", "Contents", ".", "ImmVal", ";", "}", "}", "}", ";", "<BUGS>", "}", "<BUGE>", "INITIALIZE_PASS_BEGIN", "(", "HexagonHardwareLoops", ",", "<STR_LIT>", "hwloops", "<STR_LIT>", ",", "<STR_LIT>", "Hexagon Hardware Loops", "<STR_LIT>", ",", "false", ",", "false", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,184	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "A4_vcmpheqi", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "s8_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_643b4717", ",", "TypeALU64", ">", ",", "Enc_0d8adb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	xtensa	MD	next_suggestion	MPU	614,185	[ "FAIL" ]	[ "<STR_LIT>", "{", "operands", "[", "<NUM_LIT>", "]", "=", "gen_rtx_LE", "(", "SImode", ",", "branch_cmp", "[", "<NUM_LIT>", "]", ",", "branch_cmp", "[", "<NUM_LIT>", "]", ")", "if", "(", "!", "xtensa_expand_scc", "(", "operands", ")", ")" ]
LLVM	R600	CPP	stmt_completion	GPU	614,186	[ "else", "{" ]	[ "if", "(", "!", "MO", ".", "isReg", "(", ")", ")", "{", "continue", ";", "}", "unsigned", "reg", "=", "MO", ".", "getReg", "(", ")", ";", "if", "(", "reg", "==", "AMDGPU", "::", "VCC", "\|\|", "reg", "==", "AMDGPU", "::", "VCC_LO", "\|\|", "reg", "==", "AMDGPU", "::", "VCC_HI", ")", "{", "VCCUsed", "=", "true", ";", "continue", ";", "}", "switch", "(", "reg", ")", "{", "default", ":", "break", ";", "case", "AMDGPU", "::", "SCC", ":", "case", "AMDGPU", "::", "EXEC", ":", "case", "AMDGPU", "::", "M0", ":", "continue", ";", "}", "if", "(", "AMDGPU", "::", "SReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_96RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "{", "llvm_unreachable", "(", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "}", "unsigned", "hwReg", "=", "RI", "->", "getEncodingValue", "(", "reg", ")", "&", "<NUM_LIT>", ";", "unsigned", "maxUsed", "=", "hwReg", "+", "width", "-", "<NUM_LIT>", ";", "if", "(", "isSGPR", ")", "{", "MaxSGPR", "=", "maxUsed", ">", "MaxSGPR", "?", "maxUsed", ":", "MaxSGPR", ";", "}" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	614,187	[ "}" ]	[ "case", "MVT", "::", "v16i8", ":", "case", "MVT", "::", "v8i16", ":", "case", "MVT", "::", "v4i32", ":", "case", "MVT", "::", "v2i64", ":", "case", "MVT", "::", "v4f32", ":", "case", "MVT", "::", "v2f64", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "Register", "VReg", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "MRI", ".", "addLiveIn", "(", "VA", ".", "getLocReg", "(", ")", ",", "VReg", ")", ";", "ArgValue", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "VReg", ",", "LocVT", ")", ";", "}", "else", "{", "assert", "(", "VA", ".", "isMemLoc", "(", ")", "&&", "<STR_LIT>", "Argument not register or memory", "<STR_LIT>", ")", ";", "int", "FI", "=", "MFI", ".", "CreateFixedObject", "(", "LocVT", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "PtrVT", ")", ";", "if", "(", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "i32", "\|\|", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "f32", ")", "FIN", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FIN", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "DL", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getLoad", "(", "LocVT", ",", "DL", ",", "Chain", ",", "FIN", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "FI", ")", ")", ";", "}", "if", "(", "VA", ".", "getLocInfo", "(", ")", "==", "CCValAssign", "::", "Indirect", ")", "{", "InVals", ".", "push_back", "(", "DAG", ".", "getLoad", "(", "VA", ".", "getValVT", "(", ")", ",", "DL", ",", "Chain", ",", "ArgValue", ",", "MachinePointerInfo", "(", ")", ")", ")", ";", "unsigned", "ArgIndex", "=", "Ins", "[", "I", "]", ".", "OrigArgIndex", ";", "assert", "(", "Ins", "[", "I", "]", ".", "PartOffset", "==", "<NUM_LIT>", ")", ";", "while", "(", "I", "+", "<NUM_LIT>", "!=", "E", "&&", "Ins", "[", "I", "+", "<NUM_LIT>", "]", ".", "OrigArgIndex", "==", "ArgIndex", ")", "{", "CCValAssign", "&", "PartVA", "=", "ArgLocs", "[", "I", "+", "<NUM_LIT>", "]", ";", "unsigned", "PartOffset", "=", "Ins", "[", "I", "+", "<NUM_LIT>", "]", ".", "PartOffset", ";", "SDValue", "Address", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "ArgValue", ",", "DAG", ".", "getIntPtrConstant", "(", "PartOffset", ",", "DL", ")", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getLoad", "(", "PartVA", ".", "getValVT", "(", ")", ",", "DL", ",", "Chain", ",", "Address", ",", "MachinePointerInfo", "(", ")", ")", ")", ";", "++", "I", ";", "}", "}", "else", "InVals", ".", "push_back", "(", "convertLocVTToValVT", "(", "DAG", ",", "DL", ",", "VA", ",", "Chain", ",", "ArgValue", ")", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	614,188	[ "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3" ]
LLVM	X86	CPP	next_suggestion	CPU	614,189	[ "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LCurly", ")", "&&", "!", "Z", ")", "{" ]	[ "SMLoc", "RegLoc", ";", "if", "(", "!", "ParseRegister", "(", "RegNo", ",", "RegLoc", ",", "StartLoc", ")", "&&", "X86MCRegisterClasses", "[", "X86", "::", "VK1RegClassID", "]", ".", "contains", "(", "RegNo", ")", ")", "{", "if", "(", "RegNo", "==", "X86", "::", "K0", ")", "return", "Error", "(", "RegLoc", ",", "<STR_LIT>", "Register k0 can't be used as write mask", "<STR_LIT>", ")", ";", "if", "(", "!", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "RCurly", ")", ")", "return", "Error", "(", "getLexer", "(", ")", ".", "getLoc", "(", ")", ",", "<STR_LIT>", "Expected } at this point", "<STR_LIT>", ")", ";", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "{", "<STR_LIT>", ",", "StartLoc", ")", ")", ";", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "RegNo", ",", "StartLoc", ",", "StartLoc", ")", ")", ";", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "}", "<STR_LIT>", ",", "consumeToken", "(", ")", ")", ")", ";", "}", "else", "return", "Error", "(", "getLexer", "(", ")", ".", "getLoc", "(", ")", ",", "<STR_LIT>", "Expected an op-mask register at this point", "<STR_LIT>", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	614,190	[ "MCI", ")", "{" ]	[ "void", "X86InstrPostProcess", "::", "postProcessInstruction", "(", "std", "::", "unique_ptr", "<", "Instruction", ">", "&", "Inst", ",", "const", "MCInst", "&" ]
GCC	arm	CPP	stmt_completion	CPU	614,191	[ "_", "a", ")", "{" ]	[ "_", "_", "arm_vmovlbq_s16", "(", "int16x8_t", "_" ]
LLVM	TriCore	CPP	stmt_completion	MPU	614,192	[ ";" ]	[ "void", "incrArgPos", "(", ")", "{", "this", "->", "curArg", "++" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,193	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	614,194	[ "}" ]	[ "def", "_8B", ":", "N2VShift", "<", "<NUM_LIT>", ",", "u", ",", "opcode", ",", "asmop", ",", "<STR_LIT>", ",", "VPR64", ",", "v8i8", ",", "shl_imm8", ",", "shl", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	614,195	[ "SExtVT", "=", "MVT", "::", "v8i32", ";" ]	[ "BitcastVT", "=", "MVT", "::", "v32i1", ";", "break", ";", "}", "bool", "isArg0UndefRight", "=", "Op0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ";", "bool", "isArg0UndefLeft", "=", "Op0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "\|\|", "Op0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", ";", "bool", "isArg1UndefRight", "=", "Op1", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ";", "bool", "isArg1UndefLeft", "=", "Op1", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "\|\|", "Op1", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", ";", "SDValue", "OpLeft", ";", "SDValue", "OpRight", ";", "if", "(", "isArg0UndefRight", "&&", "isArg1UndefLeft", ")", "{", "OpLeft", "=", "Op0", ";", "OpRight", "=", "Op1", ";", "}", "else", "if", "(", "isArg1UndefRight", "&&", "isArg0UndefLeft", ")", "{", "OpLeft", "=", "Op1", ";", "OpRight", "=", "Op0", ";", "}", "else", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "BitCast", ")", ";", "SDValue", "Shr", "=", "OpLeft", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Trunc1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "TrunckVT", ",", "Shr", ")", ";", "SDValue", "Bitcast1", "=", "DAG", ".", "getBitcast", "(", "BitcastVT", ",", "Trunc1", ")", ";", "SDValue", "Trunc2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "TrunckVT", ",", "OpRight", ")", ";", "SDValue", "Bitcast2", "=", "DAG", ".", "getBitcast", "(", "BitcastVT", ",", "Trunc2", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "VT", ",", "Bitcast1", ",", "Bitcast2", ")", ";", "}", "if", "(", "!", "VT", ".", "isScalarInteger", "(", ")", "\|\|", "!", "VecVT", ".", "isSimple", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "Subtarget", ".", "hasAVX512", "(", ")", "\|\|", "!", "Subtarget", ".", "hasSSE2", "(", ")", ")", "return", "SDValue", "(", ")", ";", "MVT", "SExtVT", ";", "MVT", "FPCastVT", "=", "MVT", "::", "INVALID_SIMPLE_VALUE_TYPE", ";", "switch", "(", "VecVT", ".", "getSimpleVT", "(", ")", ".", "SimpleTy", ")", "{", "default", ":", "return", "SDValue", "(", ")", ";", "case", "MVT", "::", "v2i1", ":", "SExtVT", "=", "MVT", "::", "v2i64", ";", "FPCastVT", "=", "MVT", "::", "v2f64", ";", "break", ";", "case", "MVT", "::", "v4i1", ":", "SExtVT", "=", "MVT", "::", "v4i32", ";", "FPCastVT", "=", "MVT", "::", "v4f32", ";", "if", "(", "N0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", "&&", "Subtarget", ".", "hasAVX", "(", ")", "&&", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "is256BitVector", "(", ")", ")", "{", "SExtVT", "=", "MVT", "::", "v4i64", ";", "FPCastVT", "=", "MVT", "::", "v4f64", ";", "}", "break", ";", "case", "MVT", "::", "v8i1", ":", "SExtVT", "=", "MVT", "::", "v8i16", ";", "if", "(", "N0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", "&&", "Subtarget", ".", "hasAVX", "(", ")", "&&", "(", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "is256BitVector", "(", ")", "\|\|", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "is512BitVector", "(", ")", ")", ")", "{" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	614,196	[ "$", "movdgall", ")", ";" ]	[ "def", "MovDGAllOp", ":", "Operand", "<", "i8", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "MovDGAllAsmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "i8imm", ":" ]
GCC	arm	CPP	stmt_completion	CPU	614,197	[ "_", "a", ")", "{" ]	[ "vget_low_u32", "(", "uint32x4_t", "_" ]
LLVM	Hexagon	TD	next_suggestion	DSP	614,198	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	ARM64	TD	next_suggestion	CPU	614,199	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]	[ "def", "v1i32_indexed", ":", "BaseSIMDIndexed", "<", "<NUM_LIT>", ",", "U", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "opc", ",", "FPR32Op", ",", "FPR32Op", ",", "V128", ",", "VectorIndexS", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "f32", "FPR32Op", ":", "$", "Rd", ")", ",", "(", "OpNode", "(", "f32", "FPR32Op", ":", "$", "Rn", ")", ",", "(", "f32", "(", "vector_extract", "(", "v4f32", "V128", ":", "$", "Rm", ")", ",", "VectorIndexS", ":", "$", "idx", ")", ")", ")", ")", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "idx", ";" ]

GCC

i386

MD

program_repair

CPU

614,100

[ "<FIXS>", "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "sqrt", ":", "V2SF", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<FIXE>", "<FIXS>", "{", "rtx", "op1", "=", "gen_reg_rtx", "(", "V4SFmode", ")", "rtx", "op0", "=", "gen_reg_rtx", "(", "V4SFmode", ")", "emit_insn", "(", "gen_movq_v2sf_to_sse", "(", "op1", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "emit_insn", "(", "gen_sqrtv4sf2", "(", "op0", ",", "op1", ")", ")", "emit_move_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "lowpart_subreg", "(", "V2SFmode", ",", "op0", ",", "V4SFmode", ")", ")", "DONE", "}", ")", "<FIXE>" ]

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "sqrt", ":", "V2SF", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V2SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,101

[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

614,102

[ "Address", "Addr", ";" ]

[ "ShiftImm", "=", "CI", "->", "getZExtValue", "(", ")", ";", "if", "(", "ShiftImm", "==", "<NUM_LIT>", "||", "ShiftImm", ">=", "<NUM_LIT>", ")", "return", "false", ";", "Opc", "=", "ARM", "::", "MOVsi", ";", "}", "Value", "*", "Src1Value", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "Reg1", "=", "getRegForValue", "(", "Src1Value", ")", ";", "if", "(", "Reg1", "==", "<NUM_LIT>", ")", "return", "false", ";", "unsigned", "Reg2", "=", "<NUM_LIT>", ";", "if", "(", "Opc", "==", "ARM", "::", "MOVsr", ")", "{", "Reg2", "=", "getRegForValue", "(", "Src2Value", ")", ";", "if", "(", "Reg2", "==", "<NUM_LIT>", ")", "return", "false", ";", "}", "unsigned", "ResultReg", "=", "createResultReg", "(", "&", "ARM", "::", "GPRnopcRegClass", ")", ";", "if", "(", "ResultReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ".", "addReg", "(", "Reg1", ")", ";", "if", "(", "Opc", "==", "ARM", "::", "MOVsi", ")", "MIB", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "ShiftTy", ",", "ShiftImm", ")", ")", ";", "else", "if", "(", "Opc", "==", "ARM", "::", "MOVsr", ")", "{", "MIB", ".", "addReg", "(", "Reg2", ")", ";", "MIB", ".", "addImm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "ShiftTy", ",", "<NUM_LIT>", ")", ")", ";", "}", "AddOptionalDefs", "(", "MIB", ")", ";", "updateValueMap", "(", "I", ",", "ResultReg", ")", ";", "return", "true", ";", "}", "bool", "ARMFastISel", "::", "fastSelectInstruction", "(", "const", "Instruction", "*", "I", ")", "{", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "case", "Instruction", "::", "Load", ":", "return", "SelectLoad", "(", "I", ")", ";", "case", "Instruction", "::", "Store", ":", "return", "SelectStore", "(", "I", ")", ";", "case", "Instruction", "::", "Br", ":", "return", "SelectBranch", "(", "I", ")", ";", "case", "Instruction", "::", "IndirectBr", ":", "return", "SelectIndirectBr", "(", "I", ")", ";", "case", "Instruction", "::", "ICmp", ":", "case", "Instruction", "::", "FCmp", ":", "return", "SelectCmp", "(", "I", ")", ";", "case", "Instruction", "::", "FPExt", ":", "return", "SelectFPExt", "(", "I", ")", ";", "case", "Instruction", "::", "FPTrunc", ":", "return", "SelectFPTrunc", "(", "I", ")", ";", "case", "Instruction", "::", "SIToFP", ":", "return", "SelectIToFP", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "UIToFP", ":", "return", "SelectIToFP", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "FPToSI", ":", "return", "SelectFPToI", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "FPToUI", ":", "return", "SelectFPToI", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "Add", ":", "return", "SelectBinaryIntOp", "(", "I", ",", "ISD", "::", "ADD", ")", ";", "case", "Instruction", "::", "Or", ":", "return", "SelectBinaryIntOp", "(", "I", ",", "ISD", "::", "OR", ")", ";", "case", "Instruction", "::", "Sub", ":", "return", "SelectBinaryIntOp", "(", "I", ",", "ISD", "::", "SUB", ")", ";", "case", "Instruction", "::", "FAdd", ":", "return", "SelectBinaryFPOp", "(", "I", ",", "ISD", "::", "FADD", ")", ";", "case", "Instruction", "::", "FSub", ":", "return", "SelectBinaryFPOp", "(", "I", ",", "ISD", "::", "FSUB", ")", ";", "case", "Instruction", "::", "FMul", ":", "return", "SelectBinaryFPOp", "(", "I", ",", "ISD", "::", "FMUL", ")", ";", "case", "Instruction", "::", "SDiv", ":", "return", "SelectDiv", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "UDiv", ":", "return", "SelectDiv", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "SRem", ":", "return", "SelectRem", "(", "I", ",", "true", ")", ";", "case", "Instruction", "::", "URem", ":", "return", "SelectRem", "(", "I", ",", "false", ")", ";", "case", "Instruction", "::", "Call", ":", "if", "(", "const", "IntrinsicInst", "*", "II", "=", "dyn_cast", "<", "IntrinsicInst", ">", "(", "I", ")", ")", "return", "SelectIntrinsicCall", "(", "*", "II", ")", ";", "return", "SelectCall", "(", "I", ")", ";", "case", "Instruction", "::", "Select", ":", "return", "SelectSelect", "(", "I", ")", ";", "case", "Instruction", "::", "Ret", ":", "return", "SelectRet", "(", "I", ")", ";", "case", "Instruction", "::", "Trunc", ":", "return", "SelectTrunc", "(", "I", ")", ";", "case", "Instruction", "::", "ZExt", ":", "case", "Instruction", "::", "SExt", ":", "return", "SelectIntExt", "(", "I", ")", ";", "case", "Instruction", "::", "Shl", ":", "return", "SelectShift", "(", "I", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "Instruction", "::", "LShr", ":", "return", "SelectShift", "(", "I", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "case", "Instruction", "::", "AShr", ":", "return", "SelectShift", "(", "I", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "default", ":", "break", ";", "}", "return", "false", ";", "}", "namespace", "{", "const", "struct", "FoldableLoadExtendsStruct", "{", "uint16_t", "Opc", "[", "<NUM_LIT>", "]", ";", "uint8_t", "ExpectedImm", ";", "uint8_t", "isZExt", ":", "<NUM_LIT>", ";", "uint8_t", "ExpectedVT", ":", "<NUM_LIT>", ";", "}", "FoldableLoadExtends", "[", "]", "=", "{", "{", "{", "ARM", "::", "SXTH", ",", "ARM", "::", "t2SXTH", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i16", "}", ",", "{", "{", "ARM", "::", "UXTH", ",", "ARM", "::", "t2UXTH", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i16", "}", ",", "{", "{", "ARM", "::", "ANDri", ",", "ARM", "::", "t2ANDri", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i8", "}", ",", "{", "{", "ARM", "::", "SXTB", ",", "ARM", "::", "t2SXTB", "}", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i8", "}", ",", "{", "{", "ARM", "::", "UXTB", ",", "ARM", "::", "t2UXTB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MVT", "::", "i8", "}", "}", ";", "}", "bool", "ARMFastISel", "::", "tryToFoldLoadIntoMI", "(", "MachineInstr", "*", "MI", ",", "unsigned", "OpNo", ",", "const", "LoadInst", "*", "LI", ")", "{", "MVT", "VT", ";", "if", "(", "!", "isLoadTypeLegal", "(", "LI", "->", "getType", "(", ")", ",", "VT", ")", ")", "return", "false", ";", "if", "(", "MI", "->", "getNumOperands", "(", ")", "<", "<NUM_LIT>", "||", "!", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", ")", "return", "false", ";", "const", "uint64_t", "Imm", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "bool", "Found", "=", "false", ";", "bool", "isZExt", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "array_lengthof", "(", "FoldableLoadExtends", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "if", "(", "FoldableLoadExtends", "[", "i", "]", ".", "Opc", "[", "isThumb2", "]", "==", "MI", "->", "getOpcode", "(", ")", "&&", "(", "uint64_t", ")", "FoldableLoadExtends", "[", "i", "]", ".", "ExpectedImm", "==", "Imm", "&&", "MVT", "(", "(", "MVT", "::", "SimpleValueType", ")", "FoldableLoadExtends", "[", "i", "]", ".", "ExpectedVT", ")", "==", "VT", ")", "{", "Found", "=", "true", ";", "isZExt", "=", "FoldableLoadExtends", "[", "i", "]", ".", "isZExt", ";", "}", "}", "if", "(", "!", "Found", ")", "return", "false", ";" ]

LLVM

X86

TD

stmt_completion

CPU

614,103

[ ")", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "TB", ";" ]

[ "def", "SLDT64r", ":", "RI", "<", "<NUM_LIT>", ",", "MRM0r", ",", "(", "outs", "GR64", ":", "$", "dst", ")", ",", "(", "ins" ]

LLVM

X86

CPP

stmt_completion

CPU

614,104

[ ")", ".", "isInteger", "(", ")", "&&", "<STR_LIT>", "Only handle AVX 256-bit vector integer operation", "<STR_LIT>", ")", ";" ]

[ "if", "(", "VT", "==", "MVT", "::", "i16", "||", "VT", "==", "MVT", "::", "i32", ")", "return", "lowerAddSubToHorizontalOp", "(", "Op", ",", "DAG", ",", "Subtarget", ")", ";", "if", "(", "VT", "==", "MVT", "::", "v32i16", "||", "VT", "==", "MVT", "::", "v64i8", ")", "return", "splitVectorIntBinary", "(", "Op", ",", "DAG", ")", ";", "assert", "(", "Op", ".", "getSimpleValueType", "(", ")", ".", "is256BitVector", "(", ")", "&&", "Op", ".", "getSimpleValueType", "(" ]

GCC

sh

CPP

program_repair

CPU

614,105

[ "<FIXS>", "if", "(", "call_really_used_regs", "[", "i", "]", "&&", "!", "fixed_regs", "[", "i", "]", "&&", "i", "!=", "PR_MEDIA_REG", "<FIXE>" ]

[ "if", "(", "!", "current_function_interrupt", ")", "for", "(", "i", "=", "FIRST_GENERAL_REG", ";", "tmpx", "MAX_TEMPS", "&&", "i", "<=", "LAST_GENERAL_REG", ";", "i", "++", ")", "<BUGS>", "if", "(", "call_used_regs", "[", "i", "]", "&&", "!", "fixed_regs", "[", "i", "]", "&&", "i", "!=", "PR_MEDIA_REG", "<BUGE>", "&&", "!", "FUNCTION_ARG_REGNO_P", "(", "i", ")", "&&", "i", "!=", "FIRST_RET_REG", "&&", "!", "(", "cfun", "->", "static_chain_decl", "!=", "NULL", "&&", "i", "==", "STATIC_CHAIN_REGNUM", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

614,106

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "msz", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Pg", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Zm", ";", "bits", "<", "<NUM_LIT>", ">", "prfop", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "xs", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Zm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

614,107

[ "}" ]

[ "ST", "=", "&", "MFunc", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "TRI", "=", "ST", "->", "getRegisterInfo", "(", ")", ";", "TII", "=", "MFunc", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ";", "return", "fastTileConfig", "(", ")", ";" ]

LLVM

AArch64

CPP

next_suggestion

CPU

614,108

[ "else", "O", "<<", "'", "#", "'", "<<", "formatImm", "(", "psbhintop", ")", ";" ]

[ "auto", "PSB", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "psbhintop", ")", ";", "if", "(", "PSB", ")", "O", "<<", "PSB", "->", "Name", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,109

[ "let", "isCompare", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]

GCC

ia64

MD

next_suggestion

CPU

614,110

[ "(", "ior", ":", "BI", "(", "not", ":", "BI", "(", "match_operator", ":", "BI", "<NUM_LIT>", "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "BI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,111

[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isMoveImm", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

614,112

[ "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=" ]

GCC

i386

CPP

code_generation

CPU

614,113

[ "static", "int", "do_reorder_for_imul", "(", "rtx_insn", "*", "*", "ready", ",", "int", "n_ready", ")", "{", "rtx_insn", "*", "insn", ";", "rtx", "set", ",", "insn1", ",", "insn2", ";", "sd_iterator_def", "sd_it", ";", "dep_t", "dep", ";", "int", "index", "=", "-", "<NUM_LIT>", ";", "int", "i", ";", "if", "(", "!", "TARGET_CPU_P", "(", "BONNELL", ")", ")", "return", "index", ";", "insn", "=", "ready", "[", "n_ready", "-", "<NUM_LIT>", "]", ";", "set", "=", "single_set", "(", "insn", ")", ";", "if", "(", "!", "set", ")", "return", "index", ";", "if", "(", "!", "(", "GET_CODE", "(", "SET_SRC", "(", "set", ")", ")", "==", "MULT", "&&", "GET_MODE", "(", "SET_SRC", "(", "set", ")", ")", "==", "SImode", ")", ")", "return", "index", ";", "for", "(", "i", "=", "n_ready", "-", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "i", "--", ")", "{", "insn", "=", "ready", "[", "i", "]", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "insn", ")", ")", "continue", ";", "insn2", "=", "PATTERN", "(", "insn", ")", ";", "if", "(", "GET_CODE", "(", "insn2", ")", "==", "PARALLEL", ")", "insn2", "=", "XVECEXP", "(", "insn2", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "insn2", ")", "==", "SET", "&&", "GET_CODE", "(", "SET_SRC", "(", "insn2", ")", ")", "==", "MULT", "&&", "GET_MODE", "(", "SET_SRC", "(", "insn2", ")", ")", "==", "SImode", ")", "continue", ";", "FOR_EACH_DEP", "(", "insn", ",", "SD_LIST_FORW", ",", "sd_it", ",", "dep", ")", "{", "rtx", "con", ";", "con", "=", "DEP_CON", "(", "dep", ")", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "con", ")", ")", "continue", ";", "insn1", "=", "PATTERN", "(", "con", ")", ";", "if", "(", "GET_CODE", "(", "insn1", ")", "==", "PARALLEL", ")", "insn1", "=", "XVECEXP", "(", "insn1", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "if", "(", "GET_CODE", "(", "insn1", ")", "==", "SET", "&&", "GET_CODE", "(", "SET_SRC", "(", "insn1", ")", ")", "==", "MULT", "&&", "GET_MODE", "(", "SET_SRC", "(", "insn1", ")", ")", "==", "SImode", ")", "{", "sd_iterator_def", "sd_it1", ";", "dep_t", "dep1", ";", "index", "=", "i", ";", "FOR_EACH_DEP", "(", "con", ",", "SD_LIST_BACK", ",", "sd_it1", ",", "dep1", ")", "{", "rtx", "pro", ";", "pro", "=", "DEP_PRO", "(", "dep1", ")", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "pro", ")", ")", "continue", ";", "if", "(", "pro", "!=", "insn", ")", "index", "=", "-", "<NUM_LIT>", ";", "}", "if", "(", "index", ">=", "<NUM_LIT>", ")", "break", ";", "}", "}", "if", "(", "index", ">=", "<NUM_LIT>", ")", "break", ";", "}", "return", "index", ";", "}" ]

[ "Try", "to", "reorder", "ready", "list", "to", "take", "advantage", "of", "Atom", "pipelined", "IMUL", "execution", ".", "It", "is", "applied", "if", "(", "1", ")", "IMUL", "instruction", "is", "on", "the", "top", "of", "list", ";", "(", "2", ")", "There", "exists", "the", "only", "producer", "of", "independent", "IMUL", "instruction", "in", "ready", "list", ".", "Return", "index", "of", "IMUL", "producer", "if", "it", "was", "found", "and", "-1", "otherwise", "." ]

LLVM

X86

CPP

stmt_completion

CPU

614,114

[ ";" ]

[ "MIB", "->", "addImplicitDefUseOperands", "(", "*", "MBB", ".", "getParent", "(", ")", ")", ";", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "const", "X86FrameLowering", "*", "TFL", "=", "Subtarget", ".", "getFrameLowering", "(", ")", ";", "bool", "IsWin64Prologue", "=", "MF", ".", "getTarget", "(", ")", ".", "getMCAsmInfo", "(", ")", "->", "usesWindowsCFI", "(", ")", ";", "bool", "NeedsDwarfCFI", "=", "!", "IsWin64Prologue", "&&", "MF", ".", "needsFrameMoves", "(", ")", ";", "bool", "EmitCFI", "=", "!", "TFL", "->", "hasFP", "(", "MF", ")", "&&", "NeedsDwarfCFI", ";", "if", "(", "EmitCFI", ")", "{", "TFL", "->", "BuildCFI", "(", "MBB", ",", "I", ",", "DL", ",", "MCCFIInstruction", "::", "createAdjustCfaOffset", "(", "nullptr", ",", "StackAdjustment", ")", ")", ";", "TFL", "->", "BuildCFI", "(", "MBB", ",", "std", "::", "next", "(", "I", ")", ",", "DL", ",", "MCCFIInstruction", "::", "createAdjustCfaOffset", "(", "nullptr", ",", "-", "StackAdjustment", ")", ")", ";", "}", "return", "true" ]

LLVM

ARM

TD

program_repair

CPU

614,115

[ "<FIXS>", ":", "NLdSt", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "addrmode6dup", ":", "$", "Rn", ")", ",", "<FIXE>", "<FIXS>", "[", "(", "set", "DPR", ":", "$", "Vd", ",", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6dup", ":", "$", "Rn", ")", ")", ")", ")", ")", "]", ">", "{", "<FIXE>", "<FIXS>", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6dup", ":", "$", "addr", ")", ")", ")", ")", ")", "]", ";", "<FIXE>" ]

[ "class", "VLD1DUP", "bits", "<NUM_LIT>", ">", "op7_4", ",", "string", "Dt", ",", "ValueType", "Ty", ",", "PatFrag", "LoadOp", ">", "<BUGS>", ":", "NLdSt", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "op7_4", ",", "(", "outs", "DPR", ":", "$", "Vd", ")", ",", "(", "ins", "addrmode6", ":", "$", "Rn", ")", ",", "<BUGE>", "IIC_VLD1dup", ",", "<STR_LIT>", ",", "Dt", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "DPR", ":", "$", "Vd", ",", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6", ":", "$", "Rn", ")", ")", ")", ")", ")", "]", ">", "{", "<BUGE>", "let", "Rm", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Rn", "{", "<NUM_LIT>", "}", ";", "}", "class", "VLD1QDUPPseudo", "ValueType", "Ty", ",", "PatFrag", "LoadOp", ">", ":", "VLDQPseudo", "IIC_VLD1dup", ">", "{", "let", "Pattern", "=", "[", "(", "set", "QPR", ":", "$", "dst", ",", "<BUGS>", "(", "Ty", "(", "NEONvdup", "(", "i32", "(", "LoadOp", "addrmode6", ":", "$", "addr", ")", ")", ")", ")", ")", "]", ";", "<BUGE>", "}", "def", "VLD1DUPd8", ":", "VLD1DUP", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "?", "}", ",", "<STR_LIT>", ",", "v8i8", ",", "extloadi8", ">", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

614,116

[ "}" ]

[ "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "V", ".", "getOperand", "(", "i", ")", ")", ";", "if", "(", "!", "C", ")", "return", "false", ";", "uint64_t", "Val", "=", "C", "->", "getZExtValue", "(", ")", ";", "if", "(", "Val", "<", "Min", "||", "Val", ">", "Max", ")", "return", "false", ";", "}", "return", "true", ";", "}", ";", "auto", "LHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "RHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "IsConstVectorInRange", "(", "RHS", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "LHS", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Operands", "[", "<NUM_LIT>", "]", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "IsConstVectorInRange", "(", "Operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "ScalarVT", "==", "MVT", "::", "i8", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "VT", ")", "{", "SDValue", "VecOnes", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "InVT", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "DL", ",", "InVT", ",", "Operands", "[", "<NUM_LIT>", "]", ",", "VecOnes", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "VT", ",", "Operands", "[", "<NUM_LIT>", "]", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "VT", ",", "Operands", "[", "<NUM_LIT>", "]", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Operands", "[", "<NUM_LIT>", "]", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

614,117

[ "MVT", "MaskVT", "=", "MVT", "::", "getVectorVT", "(", "MaskSVT", ",", "NumMaskElts", ")", ";" ]

[ "APInt", "ZeroElts", "(", "NumMaskElts", ",", "<NUM_LIT>", ")", ";", "APInt", "ConstantElts", "(", "NumMaskElts", ",", "<NUM_LIT>", ")", ";", "SmallVector", "<", "APInt", ",", "<NUM_LIT>", ">", "ConstantBitData", "(", "NumMaskElts", ",", "APInt", "::", "getZero", "(", "MaskSizeInBits", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumMaskElts", ";", "++", "i", ")", "{", "int", "M", "=", "Mask", "[", "i", "]", ";", "if", "(", "M", "==", "SM_SentinelUndef", ")", "{", "UndefElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "else", "if", "(", "M", "==", "SM_SentinelZero", ")", "{", "ZeroElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "assert", "(", "<NUM_LIT>", "<=", "M", "&&", "M", "<", "(", "int", ")", "(", "NumMaskElts", "*", "NumOps", ")", ")", ";", "unsigned", "SrcOpIdx", "=", "(", "unsigned", ")", "M", "/", "NumMaskElts", ";", "unsigned", "SrcMaskIdx", "=", "(", "unsigned", ")", "M", "%", "NumMaskElts", ";", "auto", "&", "SrcUndefElts", "=", "UndefEltsOps", "[", "SrcOpIdx", "]", ";", "if", "(", "SrcUndefElts", "[", "SrcMaskIdx", "]", ")", "{", "UndefElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "auto", "&", "SrcEltBits", "=", "RawBitsOps", "[", "SrcOpIdx", "]", ";", "APInt", "&", "Bits", "=", "SrcEltBits", "[", "SrcMaskIdx", "]", ";", "if", "(", "!", "Bits", ")", "{", "ZeroElts", ".", "setBit", "(", "i", ")", ";", "continue", ";", "}", "ConstantElts", ".", "setBit", "(", "i", ")", ";", "ConstantBitData", "[", "i", "]", "=", "Bits", ";", "}", "assert", "(", "(", "UndefElts", "|", "ZeroElts", "|", "ConstantElts", ")", ".", "isAllOnes", "(", ")", ")", ";", "if", "(", "(", "UndefElts", "|", "ZeroElts", ")", ".", "isAllOnes", "(", ")", ")", "return", "getZeroVector", "(", "Root", ".", "getSimpleValueType", "(", ")", ",", "Subtarget", ",", "DAG", ",", "DL", ")", ";", "MVT", "MaskSVT", ";", "if", "(", "VT", ".", "isFloatingPoint", "(", ")", "&&", "(", "MaskSizeInBits", "==", "<NUM_LIT>", "||", "MaskSizeInBits", "==", "<NUM_LIT>", ")", ")", "MaskSVT", "=", "MVT", "::", "getFloatingPointVT", "(", "MaskSizeInBits", ")", ";", "else", "MaskSVT", "=", "MVT", "::", "getIntegerVT", "(", "MaskSizeInBits", ")", ";" ]

GCC

tilepro

MD

stmt_completion

VLIW

614,118

[ "match_code", "<STR_LIT>", ")" ]

[ "(", "and", "(" ]

LLVM

PowerPC

TD

stmt_completion

CPU

614,119

[ "bi", ")", ",", "<STR_LIT>", ",", "IIC_BrB", ",", "[", "]", ">", ";" ]

[ "def", "BCLRLn", ":", "XLForm_2_br2", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", ")", ",", "(", "ins", "crbitrc", ":", "$" ]

GCC

mt

CPP

program_repair

CPU

614,120

[ "<FIXS>", "for", "(", "info", "=", "mt_labels", ";", "info", ";", "info", "=", "info", "->", "next", ")", "<FIXE>", "<FIXS>", "info", "->", "next", "=", "mt_labels", ";", "mt_labels", "=", "info", ";", "<FIXE>" ]

[ "rtx", "label", "=", "XEXP", "(", "*", "x", ",", "<NUM_LIT>", ")", ";", "label_info", "*", "info", ";", "<BUGS>", "for", "(", "info", "=", "ms1_labels", ";", "info", ";", "info", "=", "info", "->", "next", ")", "<BUGE>", "if", "(", "info", "->", "label", "==", "label", ")", "break", ";", "if", "(", "!", "info", ")", "{", "info", "=", "xmalloc", "(", "sizeof", "(", "*", "info", ")", ")", ";", "<BUGS>", "info", "->", "next", "=", "ms1_labels", ";", "ms1_labels", "=", "info", ";", "<BUGE>", "info", "->", "label", "=", "label", ";", "info", "->", "branches", "=", "NULL", ";" ]

GCC

aarch64

MD

stmt_completion

CPU

614,121

[ ")" ]

[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>", ")", "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>" ]

LLVM

WebAssembly

CPP

code_generation

Virtual ISA

614,122

[ "bool", "WebAssemblyRegNumbering", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "********** Register Numbering **********\\n", "<STR_LIT>", "<STR_LIT>", "********** Function: ", "<STR_LIT>", "<<", "MF", ".", "getName", "(", ")", "<<", "'", "\\n", "'", ")", ";", "WebAssemblyFunctionInfo", "&", "MFI", "=", "*", "MF", ".", "getInfo", "<", "WebAssemblyFunctionInfo", ">", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MFI", ".", "initWARegs", "(", ")", ";", "for", "(", "MachineBasicBlock", "&", "MBB", ":", "MF", ")", "{", "for", "(", "MachineInstr", "&", "MI", ":", "MBB", ")", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "case", "WebAssembly", "::", "ARGUMENT_I32", ":", "case", "WebAssembly", "::", "ARGUMENT_I64", ":", "case", "WebAssembly", "::", "ARGUMENT_F32", ":", "case", "WebAssembly", "::", "ARGUMENT_F64", ":", "MFI", ".", "setWAReg", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", ";", "break", ";", "default", ":", "break", ";", "}", "}", "}", "unsigned", "NumArgRegs", "=", "MFI", ".", "getParams", "(", ")", ".", "size", "(", ")", ";", "unsigned", "NumVRegs", "=", "MF", ".", "getRegInfo", "(", ")", ".", "getNumVirtRegs", "(", ")", ";", "unsigned", "CurReg", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "VRegIdx", "=", "<NUM_LIT>", ";", "VRegIdx", "<", "NumVRegs", ";", "++", "VRegIdx", ")", "{", "unsigned", "VReg", "=", "TargetRegisterInfo", "::", "index2VirtReg", "(", "VRegIdx", ")", ";", "if", "(", "MRI", ".", "use_empty", "(", "VReg", ")", ")", "continue", ";", "if", "(", "MFI", ".", "getWAReg", "(", "VReg", ")", "==", "WebAssemblyFunctionInfo", "::", "UnusedReg", ")", "MFI", ".", "setWAReg", "(", "VReg", ",", "NumArgRegs", "+", "CurReg", "++", ")", ";", "}", "return", "true", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,123

[ "let", "cofRelax2", "=", "<NUM_LIT>", ";" ]

[ "def", "J4_cmpgt_tp1_jump_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "GeneralSubRegs", ":", "$", "Rs16", ",", "GeneralSubRegs", ":", "$", "Rt16", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_56336eb0", ",", "TypeCJ", ">", ",", "Enc_6a5972", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

614,124

[ "ValTy", ",", "Ptr", ",", "Align", "(", "Alignment", ")", ")", ";" ]

[ "if", "(", "HVC", ".", "isZero", "(", "Mask", ")", ")", "return", "PassThru", ";", "if", "(", "Mask", "==", "ConstantInt", "::", "getTrue", "(", "Mask", "->", "getType", "(", ")", ")", ")", "return", "Builder", ".", "CreateAlignedLoad", "(" ]

GCC

sh

CPP

stmt_completion

CPU

614,125

[ ")", ":", "(", "w1", "|", "(", "w0", "<<", "<NUM_LIT>", ")", ")", ",", "SImode", ")", ")", ";" ]

[ "sh_emit_storesi", "(", "addr", ",", "offset", ",", "gen_int_mode", "(", "TARGET_LITTLE_ENDIAN", "?", "(", "w0", "|", "(", "w1", "<<", "<NUM_LIT>", ")" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

614,126

[ "}" ]

[ "unsigned", "NElts", "=", "LT", ".", "second", ".", "isVector", "(", ")", "?", "LT", ".", "second", ".", "getVectorNumElements", "(", ")", ":", "<NUM_LIT>", ";", "MVT", "::", "SimpleValueType", "SLT", "=", "LT", ".", "second", ".", "getScalarType", "(", ")", ".", "SimpleTy", ";", "switch", "(", "ISD", ")", "{", "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRL", ":", "case", "ISD", "::", "SRA", ":", "if", "(", "SLT", "==", "MVT", "::", "i64", ")", "return", "get64BitInstrCost", "(", ")", "*", "LT", ".", "first", "*", "NElts", ";", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "i16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "return", "getFullRateInstrCost", "(", ")", "*", "LT", ".", "first", "*", "NElts", ";", "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "SUB", ":", "case", "ISD", "::", "AND", ":", "case", "ISD", "::", "OR", ":", "case", "ISD", "::", "XOR", ":", "if", "(", "SLT", "==", "MVT", "::", "i64", ")", "{", "return", "<NUM_LIT>", "*", "getFullRateInstrCost", "(", ")", "*", "LT", ".", "first", "*", "NElts", ";", "}", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "i16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "return", "LT", ".", "first", "*", "NElts", "*", "getFullRateInstrCost", "(", ")", ";", "case", "ISD", "::", "MUL", ":", "{", "const", "int", "QuarterRateCost", "=", "getQuarterRateInstrCost", "(", ")", ";", "if", "(", "SLT", "==", "MVT", "::", "i64", ")", "{", "const", "int", "FullRateCost", "=", "getFullRateInstrCost", "(", ")", ";", "return", "(", "<NUM_LIT>", "*", "QuarterRateCost", "+", "(", "<NUM_LIT>", "*", "<NUM_LIT>", ")", "*", "FullRateCost", ")", "*", "LT", ".", "first", "*", "NElts", ";", "}", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "i16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "return", "QuarterRateCost", "*", "NElts", "*", "LT", ".", "first", ";", "}", "case", "ISD", "::", "FMUL", ":", "if", "(", "CxtI", "&&", "CxtI", "->", "hasOneUse", "(", ")", ")", "if", "(", "const", "auto", "*", "FAdd", "=", "dyn_cast", "<", "BinaryOperator", ">", "(", "*", "CxtI", "->", "user_begin", "(", ")", ")", ")", "{", "const", "int", "OPC", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "FAdd", "->", "getOpcode", "(", ")", ")", ";", "if", "(", "OPC", "==", "ISD", "::", "FADD", "||", "OPC", "==", "ISD", "::", "FSUB", ")", "{", "if", "(", "ST", "->", "hasMadMacF32Insts", "(", ")", "&&", "SLT", "==", "MVT", "::", "f32", "&&", "!", "HasFP32Denormals", ")", "return", "TargetTransformInfo", "::", "TCC_Free", ";", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "f16", "&&", "!", "HasFP64FP16Denormals", ")", "return", "TargetTransformInfo", "::", "TCC_Free", ";", "const", "TargetOptions", "&", "Options", "=", "TLI", "->", "getTargetMachine", "(", ")", ".", "Options", ";", "if", "(", "Options", ".", "AllowFPOpFusion", "==", "FPOpFusion", "::", "Fast", "||", "Options", ".", "UnsafeFPMath", "||", "(", "FAdd", "->", "hasAllowContract", "(", ")", "&&", "CxtI", "->", "hasAllowContract", "(", ")", ")", ")", "return", "TargetTransformInfo", "::", "TCC_Free", ";", "}", "}", "LLVM_FALLTHROUGH", ";", "case", "ISD", "::", "FADD", ":", "case", "ISD", "::", "FSUB", ":", "if", "(", "SLT", "==", "MVT", "::", "f64", ")", "return", "LT", ".", "first", "*", "NElts", "*", "get64BitInstrCost", "(", ")", ";", "if", "(", "ST", "->", "has16BitInsts", "(", ")", "&&", "SLT", "==", "MVT", "::", "f16", ")", "NElts", "=", "(", "NElts", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "if", "(", "SLT", "==", "MVT", "::", "f32", "||", "SLT", "==", "MVT", "::", "f16", ")", "return", "LT", ".", "first", "*", "NElts", "*", "getFullRateInstrCost", "(", ")", ";", "break", ";", "case", "ISD", "::", "FDIV", ":", "case", "ISD", "::", "FREM", ":", "if", "(", "SLT", "==", "MVT", "::", "f64", ")", "{", "int", "Cost", "=", "<NUM_LIT>", "*", "get64BitInstrCost", "(", ")", "+", "<NUM_LIT>", "*", "getQuarterRateInstrCost", "(", ")", ";", "if", "(", "!", "ST", "->", "hasUsableDivScaleConditionOutput", "(", ")", ")", "Cost", "+=", "<NUM_LIT>", "*", "getFullRateInstrCost", "(", ")", ";", "return", "LT", ".", "first", "*", "Cost", "*", "NElts", ";", "}", "if", "(", "!", "Args", ".", "empty", "(", ")", "&&", "match", "(", "Args", "[", "<NUM_LIT>", "]", ",", "PatternMatch", "::", "m_FPOne", "(", ")", ")", ")", "{", "if", "(", "(", "SLT", "==", "MVT", "::", "f32", "&&", "!", "HasFP32Denormals", ")", "||", "(", "SLT", "==", "MVT", "::", "f16", "&&", "ST", "->", "has16BitInsts", "(", ")", ")", ")", "{", "return", "LT", ".", "first", "*", "getQuarterRateInstrCost", "(", ")", "*", "NElts", ";" ]

LLVM

MSP430

CPP

next_suggestion

MPU

614,127

[ "}" ]

[ "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "RVLocs", ";", "CCState", "CCInfo", "(", "CallConv", ",", "IsVarArg", ",", "MF", ",", "RVLocs", ",", "Context", ")", ";", "return", "CCInfo", ".", "CheckReturn", "(", "Outs", ",", "RetCC_MSP430", ")", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

614,128

[ "$", "src", ",", "V128", ":", "$", "src", ")", ",", "<NUM_LIT>", ">", ";" ]

[ "def", ":", "InstAlias", "<", "<STR_LIT>", ",", "(", "ORRv16i8", "V128", ":", "$", "dst", ",", "V128", ":" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

614,129

[ "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "INC_1_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INC_2_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INC_4_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INC_8_G3", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "MASK_EQ_ZERO", "=" ]

LLVM

Mips

TD

stmt_completion

CPU

614,130

[ ">", ";" ]

[ "def", ":", "InstRW", "<", "[", "GenericDSPShort", "]", ",", "(", "instregex", "<STR_LIT>", ")" ]

LLVM

Mips

TD

stmt_completion

CPU

614,131

[ ",", "<NUM_LIT>", ">", ";" ]

[ "class", "FMADD_D_ENC", ":", "MSA_3RF_FMT", "<", "<NUM_LIT>", ",", "<NUM_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

614,132

[ ";" ]

[ "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rm", ")", ",", "X86", "::", "EAX", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addGlobalAddress", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ",", "<NUM_LIT>", ",", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getTargetFlags", "(", ")", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "CALL32m", ")", ")", ";", "addDirectMem", "(", "MIB", ",", "X86", "::", "EAX", ")", ";", "MIB", ".", "addReg", "(", "X86", "::", "EAX", ",", "RegState", "::", "ImplicitDefine", ")", ".", "addRegMask", "(", "RegMask", ")", ";", "}", "else", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV32rm", ")", ",", "X86", "::", "EAX", ")", ".", "addReg", "(", "TII", "->", "getGlobalBaseReg", "(", "F", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addGlobalAddress", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getGlobal", "(", ")", ",", "<NUM_LIT>", ",", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getTargetFlags", "(", ")", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "CALL32m", ")", ")", ";", "addDirectMem", "(", "MIB", ",", "X86", "::", "EAX", ")", ";", "MIB", ".", "addReg", "(", "X86", "::", "EAX", ",", "RegState", "::", "ImplicitDefine", ")", ".", "addRegMask", "(", "RegMask", ")", ";", "}", "MI", "->", "eraseFromParent", "(", ")" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

614,133

[ "unsigned", "ImmOffset", ";" ]

[ "bool", "AMDGPUInstructionSelector", "::", "selectStoreIntrinsic", "(", "MachineInstr", "&", "MI", ",", "bool", "IsFormat", ")", "const", "{", "MachineIRBuilder", "B", "(", "MI", ")", ";", "MachineFunction", "&", "MF", "=", "B", ".", "getMF", "(", ")", ";", "Register", "VData", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "LLT", "Ty", "=", "MRI", "->", "getType", "(", "VData", ")", ";", "int", "Size", "=", "Ty", ".", "getSizeInBits", "(", ")", ";", "if", "(", "Size", "%", "<NUM_LIT>", "!=", "<NUM_LIT>", ")", "return", "false", ";", "MachineMemOperand", "*", "MMO", "=", "*", "MI", ".", "memoperands_begin", "(", ")", ";", "const", "int", "MemSize", "=", "MMO", "->", "getSize", "(", ")", ";", "Register", "RSrc", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "VOffset", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "SOffset", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "AuxiliaryData", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";" ]

GCC

loongarch

CPP

stmt_completion

CPU

614,134

[ "_", "lsx_vandn_v", "(", "_", "_", "m128i", "_", "<NUM_LIT>", ",", "_", "_", "m128i", "_", "<NUM_LIT>", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "_", "m128i", "_" ]

LLVM

AArch64

CPP

next_suggestion

CPU

614,135

[ "}" ]

[ "Addr", "=", "Builder", ".", "CreateBitCast", "(", "Addr", ",", "Type", "::", "getInt8PtrTy", "(", "M", "->", "getContext", "(", ")", ")", ")", ";", "return", "Builder", ".", "CreateCall", "(", "Stxr", ",", "{", "Lo", ",", "Hi", ",", "Addr", "}", ")", ";", "}", "Intrinsic", "::", "ID", "Int", "=", "IsRelease", "?", "Intrinsic", "::", "aarch64_stlxr", ":", "Intrinsic", "::", "aarch64_stxr", ";", "Type", "*", "Tys", "[", "]", "=", "{", "Addr", "->", "getType", "(", ")", "}", ";", "Function", "*", "Stxr", "=", "Intrinsic", "::", "getDeclaration", "(", "M", ",", "Int", ",", "Tys", ")", ";", "return", "Builder", ".", "CreateCall", "(", "Stxr", ",", "{", "Builder", ".", "CreateZExtOrBitCast", "(", "Val", ",", "Stxr", "->", "getFunctionType", "(", ")", "->", "getParamType", "(", "<NUM_LIT>", ")", ")", ",", "Addr", "}", ")", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

614,136

[ "Whole", ".", "split", "(", "'", ".", "'", ")", ";" ]

[ "StringRef", "String", "=", "Token", ".", "getString", "(", ")", ";", "if", "(", "Token", ".", "is", "(", "AsmToken", "::", "TokenKind", "::", "LCurly", ")", "||", "Token", ".", "is", "(", "AsmToken", "::", "TokenKind", "::", "RCurly", ")", ")", "return", "false", ";", "if", "(", "!", "Token", ".", "is", "(", "AsmToken", "::", "TokenKind", "::", "Identifier", ")", ")", "return", "true", ";", "if", "(", "!", "matchRegister", "(", "String", ".", "lower", "(", ")", ")", ")", "return", "true", ";", "(", "void", ")", "Second", ";", "assert", "(", "Second", ".", "is", "(", "AsmToken", "::", "Colon", ")", ")", ";", "StringRef", "Raw", "(", "String", ".", "data", "(", ")", ",", "Third", ".", "getString", "(", ")", ".", "data", "(", ")", "-", "String", ".", "data", "(", ")", "+", "Third", ".", "getString", "(", ")", ".", "size", "(", ")", ")", ";", "std", "::", "string", "Collapsed", "=", "Raw", ";", "Collapsed", ".", "erase", "(", "remove_if", "(", "Collapsed", ",", "isspace", ")", ",", "Collapsed", ".", "end", "(", ")", ")", ";", "StringRef", "Whole", "=", "Collapsed", ";", "std", "::", "pair", "<", "StringRef", ",", "StringRef", ">", "DotSplit", "=" ]

LLVM

AMDGPU

CPP

code_generation

GPU

614,137

[ "Align", "getStackAlignment", "(", ")", "const", "{", "return", "Align", "(", "<NUM_LIT>", ")", ";", "}" ]

[ "Returns", "the", "minimum", "alignment", "known", "to", "hold", "of", "the", "stack", "frame", "on", "entry", "to", "the", "function", "and", "which", "must", "be", "maintained", "by", "every", "function", "for", "this", "subtarget", "." ]

LLVM

CellSPU

TD

stmt_completion

MPU

614,138

[ "i32ImmSExt10", ">", ";" ]

[ "def", "r32", ":", "AIRegInst", "<", "R32C", "," ]

LLVM

ARM

TD

program_repair

CPU

614,139

[ "<FIXS>", "(", "outs", "SPR", ":", "$", "dst", ")", ",", "(", "ins", "SPR", ":", "$", "a", ",", "fbits32", ":", "$", "fbits", ")", ",", "<FIXE>" ]

[ "}", "def", "VSLTOS", ":", "AVConv1XI", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<BUGS>", "(", "outs", "SPR", ":", "$", "dst", ")", ",", "(", "ins", "SPR", ":", "$", "a", ",", "i32imm", ":", "$", "fbits", ")", ",", "<BUGE>", "IIC_fpCVTIS", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", "{" ]

GCC

rs6000

MD

stmt_completion

CPU

614,140

[ ")", ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM64

TD

stmt_completion

CPU

614,141

[ "dst", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "base", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]

LLVM

rvex

CPP

next_suggestion

VLIW

614,142

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::GPRel", "<STR_LIT>", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::JmpLink", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::Hi", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "rvexISD::Lo", "<STR_LIT>", ";" ]

LLVM

X86

CPP

program_repair

CPU

614,143

[ "<FIXS>", "auto", "StorePrevNonMetaInstr", "=", "skipMetaInstructionsBackward", "(", "<FIXE>" ]

[ "static", "void", "updateKillStatus", "(", "MachineInstr", "*", "LoadInst", ",", "MachineInstr", "*", "StoreInst", ")", "{", "MachineOperand", "&", "LoadBase", "=", "getBaseOperand", "(", "LoadInst", ")", ";", "MachineOperand", "&", "StoreBase", "=", "getBaseOperand", "(", "StoreInst", ")", ";", "<BUGS>", "auto", "StorePrevNonDbgInstr", "=", "skipDebugInstructionsBackward", "(", "<BUGE>", "std", "::", "prev", "(", "MachineBasicBlock", "::", "instr_iterator", "(", "StoreInst", ")", ")", ",", "LoadInst", "->", "getParent", "(", ")", "->", "instr_begin", "(", ")", ")", ".", "getNodePtr", "(", ")", ";", "if", "(", "LoadBase", ".", "isReg", "(", ")", ")", "{" ]

LLVM

ARM

CPP

stmt_completion

CPU

614,144

[ "->", "getValue", "(", ")", ";" ]

[ "bool", "isImm24bit", "(", ")", "const", "{", "if", "(", "!", "isImm", "(", ")", ")", "return", "false", ";", "const", "MCConstantExpr", "*", "CE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "if", "(", "!", "CE", ")", "return", "false", ";", "int64_t", "Value", "=", "CE" ]

LLVM

X86

CPP

program_repair

CPU

614,145

[ "<FIXS>", "SDValue", "CWD", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i16", ",", "dl", ",", "Chain", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "<FIXE>" ]

[ "DAG", ".", "getEntryNode", "(", ")", ",", "StackSlot", ")", ";", "<BUGS>", "SDValue", "CWD", "=", "DAG", ".", "getLoad", "(", "MVT", "::", "i16", ",", "dl", ",", "Chain", ",", "StackSlot", ",", "NULL", ",", "<NUM_LIT>", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "<BUGE>", "SDValue", "CWD1", "=" ]

LLVM

Hexagon

TD

stmt_completion

DSP

614,146

[ "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,147

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Re32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Re32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

GCC

i386

MD

stmt_completion

CPU

614,148

[ ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "lshiftrt", ":", "DI", "(", "neg", ":", "DI", "(", "ashift", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG" ]

LLVM

X86

CPP

stmt_completion

CPU

614,149

[ "REGS_ZMM", "}" ]

[ "MCOperand", "segmentReg", ";", "uint64_t", "pcrel", "=", "<NUM_LIT>", ";", "if", "(", "insn", ".", "eaBase", "==", "EA_BASE_sib", "||", "insn", ".", "eaBase", "==", "EA_BASE_sib64", ")", "{", "if", "(", "insn", ".", "sibBase", "!=", "SIB_BASE_NONE", ")", "{", "switch", "(", "insn", ".", "sibBase", ")", "{", "default", ":", "debug", "(", "<STR_LIT>", "Unexpected sibBase", "<STR_LIT>", ")", ";", "return", "true", ";", "case", "SIB_BASE_", "#", "#", "x", ":", "\\", "baseReg", "=", "MCOperand", "::", "CreateReg", "(", "X86", "::", "x", ")", ";", "break", ";", "ALL_SIB_BASES", "}", "}", "else", "{", "baseReg", "=", "MCOperand", "::", "CreateReg", "(", "<NUM_LIT>", ")", ";", "}", "uint32_t", "Opcode", "=", "mcInst", ".", "getOpcode", "(", ")", ";", "bool", "IndexIs128", "=", "(", "Opcode", "==", "X86", "::", "VGATHERDPDrm", "||", "Opcode", "==", "X86", "::", "VGATHERDPDYrm", "||", "Opcode", "==", "X86", "::", "VGATHERQPDrm", "||", "Opcode", "==", "X86", "::", "VGATHERDPSrm", "||", "Opcode", "==", "X86", "::", "VGATHERQPSrm", "||", "Opcode", "==", "X86", "::", "VPGATHERDQrm", "||", "Opcode", "==", "X86", "::", "VPGATHERDQYrm", "||", "Opcode", "==", "X86", "::", "VPGATHERQQrm", "||", "Opcode", "==", "X86", "::", "VPGATHERDDrm", "||", "Opcode", "==", "X86", "::", "VPGATHERQDrm", ")", ";", "bool", "IndexIs256", "=", "(", "Opcode", "==", "X86", "::", "VGATHERQPDYrm", "||", "Opcode", "==", "X86", "::", "VGATHERDPSYrm", "||", "Opcode", "==", "X86", "::", "VGATHERQPSYrm", "||", "Opcode", "==", "X86", "::", "VPGATHERQQYrm", "||", "Opcode", "==", "X86", "::", "VPGATHERDDYrm", "||", "Opcode", "==", "X86", "::", "VPGATHERQDYrm", ")", ";", "if", "(", "IndexIs128", "||", "IndexIs256", ")", "{", "unsigned", "IndexOffset", "=", "insn", ".", "sibIndex", "-", "(", "insn", ".", "addressSize", "==", "<NUM_LIT>", "?", "SIB_INDEX_RAX", ":", "SIB_INDEX_EAX", ")", ";", "SIBIndex", "IndexBase", "=", "IndexIs256", "?", "SIB_INDEX_YMM0", ":", "SIB_INDEX_XMM0", ";", "insn", ".", "sibIndex", "=", "(", "SIBIndex", ")", "(", "IndexBase", "+", "(", "insn", ".", "sibIndex", "==", "SIB_INDEX_NONE", "?", "<NUM_LIT>", ":", "IndexOffset", ")", ")", ";", "}", "if", "(", "insn", ".", "sibIndex", "!=", "SIB_INDEX_NONE", ")", "{", "switch", "(", "insn", ".", "sibIndex", ")", "{", "default", ":", "debug", "(", "<STR_LIT>", "Unexpected sibIndex", "<STR_LIT>", ")", ";", "return", "true", ";", "case", "SIB_INDEX_", "#", "#", "x", ":", "\\", "indexReg", "=", "MCOperand", "::", "CreateReg", "(", "X86", "::", "x", ")", ";", "break", ";", "EA_BASES_32BIT", "EA_BASES_64BIT", "REGS_XMM", "REGS_YMM" ]

GCC

xtensa

MD

next_suggestion

MPU

614,150

[ "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unsigned_fix", ":", "SI", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")" ]

GCC

mcore

MD

stmt_completion

MPU

614,151

[ "pc", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "eq", "(", "reg", ":", "CC", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(" ]

LLVM

PowerPC

TD

program_repair

CPU

614,152

[ "<FIXS>", "def", "LHA8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "memri", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi16", "DForm", ":", "$", "addr", ")", ")", "]", ">", ",", "<FIXE>", "<FIXS>", "def", "LWA", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "memrix", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi32", "DSForm", ":", "$", "addr", ")", ")", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LHAX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi16", "XForm", ":", "$", "addr", ")", ")", "]", ">", ",", "<FIXE>", "<FIXS>", "def", "LWAX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "RST", ",", "(", "sextloadi32", "XForm", ":", "$", "addr", ")", ")", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LWA_32", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "RST", ")", ",", "(", "ins", "memrix", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LWAX_32", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "RST", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "]", ">", ",", "isPPC64", ",", "<FIXE>", "<FIXS>", "def", "LHAU8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "<FIXE>", "<FIXS>", "<STR_LIT>", ",", "IIC_LdStLHAU", ",", "<FIXE>", "<FIXS>", "def", "LHAUX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<FIXE>", "<FIXS>", "def", "LWAUX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "RST", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "(", "memrr", "$", "RA", ",", "$", "RB", ")", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<FIXE>" ]

[ "let", "PPC970_Unit", "=", "<NUM_LIT>", "in", "{", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHA8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memri", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi16", "DForm", ":", "$", "src", ")", ")", "]", ">", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "<BUGS>", "def", "LWA", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memrix", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi32", "DSForm", ":", "$", "src", ")", ")", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHAX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memrr", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi16", "XForm", ":", "$", "src", ")", ")", "]", ">", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "<BUGS>", "def", "LWAX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ")", ",", "(", "ins", "memrr", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "(", "set", "i64", ":", "$", "rD", ",", "(", "sextloadi32", "XForm", ":", "$", "src", ")", ")", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ",", "mayLoad", "=", "<NUM_LIT>", ",", "hasSideEffects", "=", "<NUM_LIT>", "in", "{", "<BUGS>", "def", "LWA_32", ":", "DSForm_1", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "rD", ")", ",", "(", "ins", "memrix", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLWA", ",", "[", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "<BUGS>", "def", "LWAX_32", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "gprc", ":", "$", "rD", ")", ",", "(", "ins", "memrr", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHA", ",", "[", "]", ">", ",", "isPPC64", ",", "<BUGE>", "PPC970_DGroup_Cracked", ",", "SExt32To64", ";", "}", "let", "mayLoad", "=", "<NUM_LIT>", ",", "hasSideEffects", "=", "<NUM_LIT>", "in", "{", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHAU8", ":", "DForm_1", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "<BUGE>", "(", "ins", "memri", ":", "$", "addr", ")", ",", "<BUGS>", "<STR_LIT>", ",", "IIC_LdStLHAU", ",", "<BUGE>", "[", "]", ">", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ";", "let", "Interpretation64Bit", "=", "<NUM_LIT>", ",", "isCodeGenOnly", "=", "<NUM_LIT>", "in", "<BUGS>", "def", "LHAUX8", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "memrr", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<BUGE>", "[", "]", ">", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ";", "<BUGS>", "def", "LWAUX", ":", "XForm_1_memOp", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "g8rc", ":", "$", "rD", ",", "ptr_rc_nor0", ":", "$", "ea_result", ")", ",", "(", "ins", "memrr", ":", "$", "addr", ")", ",", "<STR_LIT>", ",", "IIC_LdStLHAUX", ",", "<BUGE>", "[", "]", ">", ",", "RegConstraint", "<STR_LIT>", ">", ",", "NoEncode", "<STR_LIT>", ">", ",", "isPPC64", ";", "}" ]

GCC

msp430

MD

program_repair

MPU

614,153

[ "<FIXS>", "<STR_LIT>", "<FIXE>", "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>", ")", "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "PSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "subreg", ":", "PSI", "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<NUM_LIT>", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

614,154

[ "VT", ")", ";" ]

[ "static", "SDValue", "EmitTailCallStoreFPAndRetAddr", "(", "SelectionDAG", "&", "DAG", ",", "SDValue", "Chain", ",", "SDValue", "OldRetAddr", ",", "SDValue", "OldFP", ",", "int", "SPDiff", ",", "const", "SDLoc", "&", "dl", ")", "{", "if", "(", "SPDiff", ")", "{", "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "const", "PPCSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ";", "const", "PPCFrameLowering", "*", "FL", "=", "Subtarget", ".", "getFrameLowering", "(", ")", ";", "bool", "isPPC64", "=", "Subtarget", ".", "isPPC64", "(", ")", ";", "int", "SlotSize", "=", "isPPC64", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "int", "NewRetAddrLoc", "=", "SPDiff", "+", "FL", "->", "getReturnSaveOffset", "(", ")", ";", "int", "NewRetAddr", "=", "MF", ".", "getFrameInfo", "(", ")", ".", "CreateFixedObject", "(", "SlotSize", ",", "NewRetAddrLoc", ",", "true", ")", ";", "EVT", "VT", "=", "isPPC64", "?", "MVT", "::", "i64", ":", "MVT", "::", "i32", ";", "SDValue", "NewRetAddrFrIdx", "=", "DAG", ".", "getFrameIndex", "(", "NewRetAddr", "," ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,155

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

GCC

mips

MD

next_suggestion

CPU

614,156

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "(", "vec_select", ":", "V4HI", "(", "vec_concat", ":", "V8HI", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

614,157

[ "::", "VMOVDQU32Z256rr", ":" ]

[ "case", "X86", "::", "VMOVAPDrr", ":", "case", "X86", "::", "VMOVUPDrr", ":", "case", "X86", "::", "VMOVAPSrr", ":", "case", "X86", "::", "VMOVUPSrr", ":", "case", "X86", "::", "VMOVDQArr", ":", "case", "X86", "::", "VMOVDQUrr", ":", "case", "X86", "::", "VMOVAPDYrr", ":", "case", "X86", "::", "VMOVUPDYrr", ":", "case", "X86", "::", "VMOVAPSYrr", ":", "case", "X86", "::", "VMOVUPSYrr", ":", "case", "X86", "::", "VMOVDQAYrr", ":", "case", "X86", "::", "VMOVDQUYrr", ":", "case", "X86", "::", "VMOVAPDZ128rr", ":", "case", "X86", "::", "VMOVUPDZ128rr", ":", "case", "X86", "::", "VMOVAPSZ128rr", ":", "case", "X86", "::", "VMOVUPSZ128rr", ":", "case", "X86", "::", "VMOVDQA32Z128rr", ":", "case", "X86", "::", "VMOVDQU32Z128rr", ":", "case", "X86", "::", "VMOVDQA64Z128rr", ":", "case", "X86", "::", "VMOVDQU64Z128rr", ":", "case", "X86", "::", "VMOVAPDZ256rr", ":", "case", "X86", "::", "VMOVUPDZ256rr", ":", "case", "X86", "::", "VMOVAPSZ256rr", ":", "case", "X86", "::", "VMOVUPSZ256rr", ":", "case", "X86", "::", "VMOVDQA32Z256rr", ":", "case", "X86" ]

LLVM

TriCore

CPP

stmt_completion

MPU

614,158

[ "override", "{" ]

[ "const", "TriCoreSubtarget", "*", "getSubtargetImpl", "(", "const", "Function", "&", ")", "const" ]

GCC

powerpcspe

CPP

stmt_completion

CPU

614,159

[ "vec_short8", "b", ")", "{" ]

[ "static", "_", "_", "inline", "vec_short8", "spu_sub", "(", "signed", "short", "a", "," ]

GCC

nds32

MD

stmt_completion

CPU

614,160

[ ")" ]

[ "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

powerpcspe

CPP

stmt_completion

CPU

614,161

[ ")", ",", "wide", ")", ")", ";" ]

[ "wide", "=", "expand_simple_binop", "(", "SImode", ",", "LSHIFTRT", ",", "wide", ",", "shift", ",", "wide", ",", "<NUM_LIT>", ",", "OPTAB_LIB_WIDEN", ")", ";", "emit_move_insn", "(", "narrow", ",", "gen_lowpart", "(", "GET_MODE", "(", "narrow" ]

GCC

sh

MD

next_suggestion

CPU

614,162

[ "}" ]

[ "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "reg", ":", "SI", "FPSCR_MODES_REG", ")", ")", "(", "use", "(", "reg", ":", "SI", "PIC_REG", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "]", "<STR_LIT>", "{", "return", "<STR_LIT>", "\t", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,163

[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

614,164

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "offset", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "offset", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

HSAIL

CPP

stmt_completion

Virtual ISA

614,165

[ "_supi_sat", "<STR_LIT>", ";" ]

[ "case", "BRIG_ROUND_FLOAT_PLUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_up", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_FLOAT_MINUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_down", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_NEAR_EVEN", ":", "O", "<<", "<STR_LIT>", "_neari", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_ZERO", ":", "break", ";", "case", "BRIG_ROUND_INTEGER_PLUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_upi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_MINUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_downi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_NEAR_EVEN_SAT", ":", "O", "<<", "<STR_LIT>", "_neari_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_ZERO_SAT", ":", "O", "<<", "<STR_LIT>", "_zeroi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_PLUS_INFINITY_SAT", ":", "O", "<<", "<STR_LIT>", "_upi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_MINUS_INFINITY_SAT", ":", "O", "<<", "<STR_LIT>", "_downi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_NEAR_EVEN", ":", "O", "<<", "<STR_LIT>", "_sneari", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_ZERO", ":", "O", "<<", "<STR_LIT>", "_szeroi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_PLUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_supi", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_MINUS_INFINITY", ":", "O", "<<", "<STR_LIT>", "_sdowni", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_NEAR_EVEN_SAT", ":", "O", "<<", "<STR_LIT>", "_sneari_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_ZERO_SAT", ":", "O", "<<", "<STR_LIT>", "_szeroi_sat", "<STR_LIT>", ";", "break", ";", "case", "BRIG_ROUND_INTEGER_SIGNALING_PLUS_INFINITY_SAT", ":", "O", "<<", "<STR_LIT>" ]

LLVM

WebAssembly

CPP

next_suggestion

Virtual ISA

614,166

[ "}" ]

[ "std", "::", "vector", "<", "std", "::", "unique_ptr", "<", "WebAssemblyException", ">>", "&", "getSubExceptions", "(", ")", "{", "return", "SubExceptions", ";" ]

GCC

arm

CPP

stmt_completion

CPU

614,167

[ "&", "_", "_", "b", ")", "!=", "<NUM_LIT>", ")", ";" ]

[ "return", "(", "uint16x4_t", ")", "(", "(", "_", "_", "a" ]

LLVM

X86

TD

program_repair

CPU

614,168

[ "<FIXS>", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<FIXE>" ]

[ "let", "ResourceCycles", "=", "[", "<NUM_LIT>", "]", ";", "}", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGE>", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "SKLWriteResGroup7", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";" ]

LLVM

AMDGPU

TD

program_repair

GPU

614,169

[ "<FIXS>", "(", "ins", "VRegOrLdsSrc_32", ":", "$", "src0", ")", ",", "<FIXE>", "<FIXS>", "[", "(", "set", "i32", ":", "$", "vdst", ",", "(", "int_amdgcn_readfirstlane", "(", "i32", "VRegOrLdsSrc_32", ":", "$", "src0", ")", ")", ")", "]", ">", ",", "<FIXE>" ]

[ "def", "V_READFIRSTLANE_B32", ":", "InstSI", "(", "outs", "SReg_32", ":", "$", "vdst", ")", ",", "<BUGS>", "(", "ins", "VRegOrLds_32", ":", "$", "src0", ")", ",", "<BUGE>", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "i32", ":", "$", "vdst", ",", "(", "int_amdgcn_readfirstlane", "(", "i32", "VRegOrLds_32", ":", "$", "src0", ")", ")", ")", "]", ">", ",", "<BUGE>", "Enc32", "{", "let", "isCodeGenOnly", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,170

[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

Patmos

CPP

code_generation

VLIW

614,171

[ "bool", "PatmosSPClone", "::", "runOnModule", "(", "Module", "&", "M", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Single-Path] Clone functions reachable from single-path roots\\n", "<STR_LIT>", ")", ";", "SmallSet", "<", "std", "::", "string", ",", "<NUM_LIT>", ">", "used", ";", "loadFromGlobalVariable", "(", "used", ",", "M", ".", "getGlobalVariable", "(", "<STR_LIT>", "llvm.used", "<STR_LIT>", ")", ")", ";", "SmallSet", "<", "std", "::", "string", ",", "<NUM_LIT>", ">", "blacklst", ";", "blacklst", ".", "insert", "(", "Blacklist", ",", "Blacklist", "+", "(", "sizeof", "Blacklist", "/", "sizeof", "Blacklist", "[", "<NUM_LIT>", "]", ")", ")", ";", "for", "(", "Module", "::", "iterator", "I", "=", "M", ".", "begin", "(", ")", ",", "E", "=", "M", ".", "end", "(", ")", ";", "I", "!=", "E", ";", ")", "{", "Function", "*", "F", "=", "I", "++", ";", "if", "(", "F", "->", "isDeclaration", "(", ")", ")", "continue", ";", "if", "(", "F", "->", "hasFnAttribute", "(", "<STR_LIT>", "sp-root", "<STR_LIT>", ")", ")", "{", "handleRoot", "(", "F", ")", ";", "(", "void", ")", "SPRoots", ".", "erase", "(", "F", "->", "getName", "(", ")", ")", ";", "continue", ";", "}", "if", "(", "SPRoots", ".", "count", "(", "F", "->", "getName", "(", ")", ")", ")", "{", "F", "->", "addFnAttr", "(", "<STR_LIT>", "sp-root", "<STR_LIT>", ")", ";", "handleRoot", "(", "F", ")", ";", "(", "void", ")", "SPRoots", ".", "erase", "(", "F", "->", "getName", "(", ")", ")", ";", "continue", ";", "}", "if", "(", "used", ".", "count", "(", "F", "->", "getName", "(", ")", ")", "&&", "!", "blacklst", ".", "count", "(", "F", "->", "getName", "(", ")", ")", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Used: ", "<STR_LIT>", "<<", "F", "->", "getName", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "explore", "(", "cloneAndMark", "(", "F", ",", "true", ")", ",", "true", ")", ";", "continue", ";", "}", "}", "return", "(", "NumSPRoots", "+", "NumSPReachable", "+", "NumSPUsed", ")", ">", "<NUM_LIT>", ";", "}" ]

[ "runOnModule", "-", "Virtual", "method", "overriden", "by", "subclasses", "to", "process", "the", "module", "being", "operated", "on", "." ]

LLVM

AArch64

CPP

next_suggestion

CPU

614,172

[ "}" ]

[ "StringRef", "getRegName", "(", "unsigned", "RegNo", ")", "const", "override", "{", "return", "getRegisterName", "(", "RegNo", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

614,173

[ "if", "(", "Opcode", "==", "<NUM_LIT>", ")", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "Op", ".", "getValueType", "(", ")", ")", ")", ";" ]

[ "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ",", "UE", "=", "Op", ".", "getNode", "(", ")", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "{", "SDNode", "*", "User", "=", "*", "UI", ";", "unsigned", "UOpNo", "=", "UI", ".", "getOperandNo", "(", ")", ";", "if", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "TRUNCATE", "&&", "User", "->", "hasOneUse", "(", ")", ")", "{", "UOpNo", "=", "User", "->", "use_begin", "(", ")", ".", "getOperandNo", "(", ")", ";", "User", "=", "*", "User", "->", "use_begin", "(", ")", ";", "}", "if", "(", "User", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "BRCOND", "&&", "User", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "SETCC", "&&", "!", "(", "User", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SELECT", "&&", "UOpNo", "==", "<NUM_LIT>", ")", ")", "{", "NonFlagUse", "=", "true", ";", "break", ";", "}", "}", "if", "(", "!", "NonFlagUse", ")", "break", ";", "}", "case", "ISD", "::", "SUB", ":", "case", "ISD", "::", "OR", ":", "case", "ISD", "::", "XOR", ":", "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "Op", ".", "getNode", "(", ")", "->", "use_begin", "(", ")", ",", "UE", "=", "Op", ".", "getNode", "(", ")", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "if", "(", "UI", "->", "getOpcode", "(", ")", "==", "ISD", "::", "STORE", ")", "goto", "default_case", ";", "switch", "(", "ArithOp", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unexpected operator!", "<STR_LIT>", ")", ";", "case", "ISD", "::", "SUB", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "XOR", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "AND", ":", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "OR", ":", "{", "if", "(", "!", "NeedTruncation", "&&", "(", "X86CC", "==", "X86", "::", "COND_E", "||", "X86CC", "==", "X86", "::", "COND_NE", ")", ")", "{", "SDValue", "EFLAGS", "=", "LowerVectorAllZeroTest", "(", "Op", ",", "DAG", ")", ";", "if", "(", "EFLAGS", ".", "getNode", "(", ")", ")", "return", "EFLAGS", ";", "}", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "}", "NumOperands", "=", "<NUM_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "SDValue", "(", "Op", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";", "default", ":", "default_case", ":", "break", ";", "}", "if", "(", "NeedTruncation", ")", "{", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "SDValue", "WideVal", "=", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "WideVT", "=", "WideVal", ".", "getValueType", "(", ")", ";", "unsigned", "ConvertedOp", "=", "<NUM_LIT>", ";", "switch", "(", "WideVal", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "ISD", "::", "ADD", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "SUB", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "AND", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "OR", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "ISD", "::", "XOR", ":", "ConvertedOp", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "if", "(", "ConvertedOp", ")", "{", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "if", "(", "TLI", ".", "isOperationLegal", "(", "WideVal", ".", "getOpcode", "(", ")", ",", "WideVT", ")", ")", "{", "SDValue", "V0", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "WideVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "SDValue", "V1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "dl", ",", "VT", ",", "WideVal", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "Op", "=", "DAG", ".", "getNode", "(", "ConvertedOp", ",", "dl", ",", "VT", ",", "V0", ",", "V1", ")", ";", "}", "}", "}" ]

LLVM

ARM

TD

next_suggestion

CPU

614,174

[ "let", "ParserMatchClass", "=", "MemBarrierOptOperand", ";" ]

[ "def", "memb_opt", ":", "Operand", "<", "i32", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

614,175

[ "}" ]

[ "for", "(", "unsigned", "Reg", ":", "RC", ")", "{", "if", "(", "LiveRegs", ".", "available", "(", "MRI", ",", "Reg", ")", ")", "return", "Reg", ";", "}", "return", "AMDGPU", "::", "NoRegister", ";" ]

LLVM

Alpha

CPP

program_repair

MPU

614,176

[ "<FIXS>", "static", "const", "int64_t", "IMM_LOW", "=", "<NUM_LIT>", ";", "static", "const", "int", "IMM_HIGH", "=", "<NUM_LIT>", ";", "static", "const", "int", "IMM_MULT", "=", "<NUM_LIT>", ";", "<FIXE>" ]

[ "using", "namespace", "llvm", ";", "<BUGS>", "static", "const", "long", "IMM_LOW", "=", "<NUM_LIT>", ";", "static", "const", "long", "IMM_HIGH", "=", "<NUM_LIT>", ";", "static", "const", "long", "IMM_MULT", "=", "<NUM_LIT>", ";", "<BUGE>", "static", "long", "getUpper16", "(", "long", "l", ")", "{" ]

GCC

msp430

CPP

stmt_completion

MPU

614,177

[ ")", ",", "valist", ",", "t", ")", ";" ]

[ "if", "(", "boundary", ">", "MAX_SUPPORTED_STACK_ALIGNMENT", ")", "boundary", "=", "MAX_SUPPORTED_STACK_ALIGNMENT", ";", "boundary", "/", "=", "BITS_PER_UNIT", ";", "valist_tmp", "=", "get_initialized_tmp_var", "(", "valist", ",", "pre_p", ",", "NULL", ")", ";", "if", "(", "boundary", ">", "align", "&&", "!", "integer_zerop", "(", "TYPE_SIZE", "(", "type", ")", ")", ")", "{", "if", "(", "!", "POINTER_TYPE_P", "(", "type", ")", ")", "{", "t", "=", "build2", "(", "MODIFY_EXPR", ",", "TREE_TYPE", "(", "valist", ")", ",", "valist_tmp", ",", "fold_build_pointer_plus_hwi", "(", "valist_tmp", ",", "boundary", "-", "<NUM_LIT>", ")", ")", ";", "gimplify_and_add", "(", "t", ",", "pre_p", ")", ";", "t", "=", "build2", "(", "MODIFY_EXPR", ",", "TREE_TYPE", "(", "valist", ")", ",", "valist_tmp", ",", "fold_build2", "(", "BIT_AND_EXPR", ",", "TREE_TYPE", "(", "valist", ")", ",", "valist_tmp", ",", "build_int_cst", "(", "TREE_TYPE", "(", "valist", ")", ",", "-", "boundary", ")", ")", ")", ";", "gimplify_and_add", "(", "t", ",", "pre_p", ")", ";", "}", "}", "else", "boundary", "=", "align", ";", "boundary", "*=", "BITS_PER_UNIT", ";", "if", "(", "boundary", "<", "TYPE_ALIGN", "(", "type", ")", ")", "{", "type", "=", "build_variant_type_copy", "(", "type", ")", ";", "SET_TYPE_ALIGN", "(", "type", ",", "boundary", ")", ";", "}", "type_size", "=", "size_in_bytes", "(", "type", ")", ";", "rounded_size", "=", "round_up", "(", "type_size", ",", "align", ")", ";", "gimplify_expr", "(", "&", "rounded_size", ",", "pre_p", ",", "post_p", ",", "is_gimple_val", ",", "fb_rvalue", ")", ";", "addr", "=", "valist_tmp", ";", "t", "=", "fold_build_pointer_plus", "(", "valist_tmp", ",", "rounded_size", ")", ";", "t", "=", "build2", "(", "MODIFY_EXPR", ",", "TREE_TYPE", "(", "valist" ]

LLVM

Hexagon

CPP

program_repair

DSP

614,178

[ "<FIXS>", "if", "(", "validateSlots", ")", "{", "reportError", "(", "Twine", "(", "<STR_LIT>", "invalid instruction packet: out of slots", "<STR_LIT>", ")", ")", ";", "<FIXE>", "<FIXS>", "if", "(", "jumps", "<=", "<NUM_LIT>", "&&", "!", "bOnlySlot3", "&&", "pSlot3Cnt", "==", "<NUM_LIT>", "&&", "slot3ISJ", "!=", "end", "(", ")", ")", "{", "<FIXE>" ]

[ "Packet", "=", "PacketSave", ";", "}", "<BUGS>", "if", "(", "validateSlots", "==", "true", ")", "{", "reportError", "(", "llvm", "::", "Twine", "(", "<STR_LIT>", "invalid instruction packet: out of slots", "<STR_LIT>", ")", ")", ";", "<BUGE>", "return", "false", ";", "}", "}", "<BUGS>", "if", "(", "jumps", "<=", "<NUM_LIT>", "&&", "bOnlySlot3", "==", "false", "&&", "pSlot3Cnt", "==", "<NUM_LIT>", "&&", "slot3ISJ", "!=", "end", "(", ")", ")", "{", "<BUGE>", "validateSlots", "=", "true", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,179

[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,180

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

614,181

[ "}" ]

[ "let", "Name", "=", "NamePrefix", "#", "<STR_LIT>", "#", "Min", "#", "<STR_LIT>", "#", "Max", ";", "let", "DiagnosticType", "=", "<STR_LIT>", "#", "Name", ";", "let", "PredicateMethod", "=", "<STR_LIT>", "#", "Min", "#", "<STR_LIT>", "#", "Max", "#", "<STR_LIT>", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

614,182

[ ")", ",", "GPR", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "i32", "(", "fp_to_uint", "(", "node", "(", "f16", "HPR", ":", "$", "a", ")", ")", ")", ")", ",", "(", "COPY_TO_REGCLASS", "(", "!", "cast", "<", "Instruction", ">", "(", "NAME", "#", "<STR_LIT>", ")", "(", "f16", "HPR", ":", "$", "a", ")" ]

LLVM

Hexagon

CPP

program_repair

DSP

614,183

[ "<FIXS>", "}", "<FIXE>" ]

[ "if", "(", "isImm", "(", ")", ")", "{", "OS", "<<", "Contents", ".", "ImmVal", ";", "}", "}", "}", ";", "<BUGS>", "}", "<BUGE>", "INITIALIZE_PASS_BEGIN", "(", "HexagonHardwareLoops", ",", "<STR_LIT>", "hwloops", "<STR_LIT>", ",", "<STR_LIT>", "Hexagon Hardware Loops", "<STR_LIT>", ",", "false", ",", "false", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,184

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "A4_vcmpheqi", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ",", "s8_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_643b4717", ",", "TypeALU64", ">", ",", "Enc_0d8adb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

xtensa

MD

next_suggestion

MPU

614,185

[ "FAIL" ]

[ "<STR_LIT>", "{", "operands", "[", "<NUM_LIT>", "]", "=", "gen_rtx_LE", "(", "SImode", ",", "branch_cmp", "[", "<NUM_LIT>", "]", ",", "branch_cmp", "[", "<NUM_LIT>", "]", ")", "if", "(", "!", "xtensa_expand_scc", "(", "operands", ")", ")" ]

LLVM

R600

CPP

stmt_completion

GPU

614,186

[ "else", "{" ]

[ "if", "(", "!", "MO", ".", "isReg", "(", ")", ")", "{", "continue", ";", "}", "unsigned", "reg", "=", "MO", ".", "getReg", "(", ")", ";", "if", "(", "reg", "==", "AMDGPU", "::", "VCC", "||", "reg", "==", "AMDGPU", "::", "VCC_LO", "||", "reg", "==", "AMDGPU", "::", "VCC_HI", ")", "{", "VCCUsed", "=", "true", ";", "continue", ";", "}", "switch", "(", "reg", ")", "{", "default", ":", "break", ";", "case", "AMDGPU", "::", "SCC", ":", "case", "AMDGPU", "::", "EXEC", ":", "case", "AMDGPU", "::", "M0", ":", "continue", ";", "}", "if", "(", "AMDGPU", "::", "SReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_32RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_64RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_96RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_128RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_256RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "SReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "true", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "if", "(", "AMDGPU", "::", "VReg_512RegClass", ".", "contains", "(", "reg", ")", ")", "{", "isSGPR", "=", "false", ";", "width", "=", "<NUM_LIT>", ";", "}", "else", "{", "llvm_unreachable", "(", "<STR_LIT>", "Unknown register class", "<STR_LIT>", ")", ";", "}", "unsigned", "hwReg", "=", "RI", "->", "getEncodingValue", "(", "reg", ")", "&", "<NUM_LIT>", ";", "unsigned", "maxUsed", "=", "hwReg", "+", "width", "-", "<NUM_LIT>", ";", "if", "(", "isSGPR", ")", "{", "MaxSGPR", "=", "maxUsed", ">", "MaxSGPR", "?", "maxUsed", ":", "MaxSGPR", ";", "}" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

614,187

[ "}" ]

[ "case", "MVT", "::", "v16i8", ":", "case", "MVT", "::", "v8i16", ":", "case", "MVT", "::", "v4i32", ":", "case", "MVT", "::", "v2i64", ":", "case", "MVT", "::", "v4f32", ":", "case", "MVT", "::", "v2f64", ":", "RC", "=", "&", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "Register", "VReg", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "MRI", ".", "addLiveIn", "(", "VA", ".", "getLocReg", "(", ")", ",", "VReg", ")", ";", "ArgValue", "=", "DAG", ".", "getCopyFromReg", "(", "Chain", ",", "DL", ",", "VReg", ",", "LocVT", ")", ";", "}", "else", "{", "assert", "(", "VA", ".", "isMemLoc", "(", ")", "&&", "<STR_LIT>", "Argument not register or memory", "<STR_LIT>", ")", ";", "int", "FI", "=", "MFI", ".", "CreateFixedObject", "(", "LocVT", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ",", "VA", ".", "getLocMemOffset", "(", ")", ",", "true", ")", ";", "SDValue", "FIN", "=", "DAG", ".", "getFrameIndex", "(", "FI", ",", "PtrVT", ")", ";", "if", "(", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "i32", "||", "VA", ".", "getLocVT", "(", ")", "==", "MVT", "::", "f32", ")", "FIN", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "FIN", ",", "DAG", ".", "getIntPtrConstant", "(", "<NUM_LIT>", ",", "DL", ")", ")", ";", "ArgValue", "=", "DAG", ".", "getLoad", "(", "LocVT", ",", "DL", ",", "Chain", ",", "FIN", ",", "MachinePointerInfo", "::", "getFixedStack", "(", "MF", ",", "FI", ")", ")", ";", "}", "if", "(", "VA", ".", "getLocInfo", "(", ")", "==", "CCValAssign", "::", "Indirect", ")", "{", "InVals", ".", "push_back", "(", "DAG", ".", "getLoad", "(", "VA", ".", "getValVT", "(", ")", ",", "DL", ",", "Chain", ",", "ArgValue", ",", "MachinePointerInfo", "(", ")", ")", ")", ";", "unsigned", "ArgIndex", "=", "Ins", "[", "I", "]", ".", "OrigArgIndex", ";", "assert", "(", "Ins", "[", "I", "]", ".", "PartOffset", "==", "<NUM_LIT>", ")", ";", "while", "(", "I", "+", "<NUM_LIT>", "!=", "E", "&&", "Ins", "[", "I", "+", "<NUM_LIT>", "]", ".", "OrigArgIndex", "==", "ArgIndex", ")", "{", "CCValAssign", "&", "PartVA", "=", "ArgLocs", "[", "I", "+", "<NUM_LIT>", "]", ";", "unsigned", "PartOffset", "=", "Ins", "[", "I", "+", "<NUM_LIT>", "]", ".", "PartOffset", ";", "SDValue", "Address", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "PtrVT", ",", "ArgValue", ",", "DAG", ".", "getIntPtrConstant", "(", "PartOffset", ",", "DL", ")", ")", ";", "InVals", ".", "push_back", "(", "DAG", ".", "getLoad", "(", "PartVA", ".", "getValVT", "(", ")", ",", "DL", ",", "Chain", ",", "Address", ",", "MachinePointerInfo", "(", ")", ")", ")", ";", "++", "I", ";", "}", "}", "else", "InVals", ".", "push_back", "(", "convertLocVTToValVT", "(", "DAG", ",", "DL", ",", "VA", ",", "Chain", ",", "ArgValue", ")", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

614,188

[ "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3" ]

LLVM

X86

CPP

next_suggestion

CPU

614,189

[ "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LCurly", ")", "&&", "!", "Z", ")", "{" ]

[ "SMLoc", "RegLoc", ";", "if", "(", "!", "ParseRegister", "(", "RegNo", ",", "RegLoc", ",", "StartLoc", ")", "&&", "X86MCRegisterClasses", "[", "X86", "::", "VK1RegClassID", "]", ".", "contains", "(", "RegNo", ")", ")", "{", "if", "(", "RegNo", "==", "X86", "::", "K0", ")", "return", "Error", "(", "RegLoc", ",", "<STR_LIT>", "Register k0 can't be used as write mask", "<STR_LIT>", ")", ";", "if", "(", "!", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "RCurly", ")", ")", "return", "Error", "(", "getLexer", "(", ")", ".", "getLoc", "(", ")", ",", "<STR_LIT>", "Expected } at this point", "<STR_LIT>", ")", ";", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "{", "<STR_LIT>", ",", "StartLoc", ")", ")", ";", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "RegNo", ",", "StartLoc", ",", "StartLoc", ")", ")", ";", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "<STR_LIT>", "}", "<STR_LIT>", ",", "consumeToken", "(", ")", ")", ")", ";", "}", "else", "return", "Error", "(", "getLexer", "(", ")", ".", "getLoc", "(", ")", ",", "<STR_LIT>", "Expected an op-mask register at this point", "<STR_LIT>", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

614,190

[ "MCI", ")", "{" ]

[ "void", "X86InstrPostProcess", "::", "postProcessInstruction", "(", "std", "::", "unique_ptr", "<", "Instruction", ">", "&", "Inst", ",", "const", "MCInst", "&" ]

GCC

arm

CPP

stmt_completion

CPU

614,191

[ "_", "a", ")", "{" ]

[ "_", "_", "arm_vmovlbq_s16", "(", "int16x8_t", "_" ]

LLVM

TriCore

CPP

stmt_completion

MPU

614,192

[ ";" ]

[ "void", "incrArgPos", "(", ")", "{", "this", "->", "curArg", "++" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,193

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

614,194

[ "}" ]

[ "def", "_8B", ":", "N2VShift", "<", "<NUM_LIT>", ",", "u", ",", "opcode", ",", "asmop", ",", "<STR_LIT>", ",", "VPR64", ",", "v8i8", ",", "shl_imm8", ",", "shl", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

614,195

[ "SExtVT", "=", "MVT", "::", "v8i32", ";" ]

[ "BitcastVT", "=", "MVT", "::", "v32i1", ";", "break", ";", "}", "bool", "isArg0UndefRight", "=", "Op0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ";", "bool", "isArg0UndefLeft", "=", "Op0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "||", "Op0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", ";", "bool", "isArg1UndefRight", "=", "Op1", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SHL", ";", "bool", "isArg1UndefLeft", "=", "Op1", "->", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "||", "Op1", "->", "getOpcode", "(", ")", "==", "ISD", "::", "AND", ";", "SDValue", "OpLeft", ";", "SDValue", "OpRight", ";", "if", "(", "isArg0UndefRight", "&&", "isArg1UndefLeft", ")", "{", "OpLeft", "=", "Op0", ";", "OpRight", "=", "Op1", ";", "}", "else", "if", "(", "isArg1UndefRight", "&&", "isArg0UndefLeft", ")", "{", "OpLeft", "=", "Op1", ";", "OpRight", "=", "Op0", ";", "}", "else", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "BitCast", ")", ";", "SDValue", "Shr", "=", "OpLeft", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Trunc1", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "TrunckVT", ",", "Shr", ")", ";", "SDValue", "Bitcast1", "=", "DAG", ".", "getBitcast", "(", "BitcastVT", ",", "Trunc1", ")", ";", "SDValue", "Trunc2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "TrunckVT", ",", "OpRight", ")", ";", "SDValue", "Bitcast2", "=", "DAG", ".", "getBitcast", "(", "BitcastVT", ",", "Trunc2", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "DL", ",", "VT", ",", "Bitcast1", ",", "Bitcast2", ")", ";", "}", "if", "(", "!", "VT", ".", "isScalarInteger", "(", ")", "||", "!", "VecVT", ".", "isSimple", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "Subtarget", ".", "hasAVX512", "(", ")", "||", "!", "Subtarget", ".", "hasSSE2", "(", ")", ")", "return", "SDValue", "(", ")", ";", "MVT", "SExtVT", ";", "MVT", "FPCastVT", "=", "MVT", "::", "INVALID_SIMPLE_VALUE_TYPE", ";", "switch", "(", "VecVT", ".", "getSimpleVT", "(", ")", ".", "SimpleTy", ")", "{", "default", ":", "return", "SDValue", "(", ")", ";", "case", "MVT", "::", "v2i1", ":", "SExtVT", "=", "MVT", "::", "v2i64", ";", "FPCastVT", "=", "MVT", "::", "v2f64", ";", "break", ";", "case", "MVT", "::", "v4i1", ":", "SExtVT", "=", "MVT", "::", "v4i32", ";", "FPCastVT", "=", "MVT", "::", "v4f32", ";", "if", "(", "N0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", "&&", "Subtarget", ".", "hasAVX", "(", ")", "&&", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "is256BitVector", "(", ")", ")", "{", "SExtVT", "=", "MVT", "::", "v4i64", ";", "FPCastVT", "=", "MVT", "::", "v4f64", ";", "}", "break", ";", "case", "MVT", "::", "v8i1", ":", "SExtVT", "=", "MVT", "::", "v8i16", ";", "if", "(", "N0", "->", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", "&&", "Subtarget", ".", "hasAVX", "(", ")", "&&", "(", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "is256BitVector", "(", ")", "||", "N0", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", ".", "is512BitVector", "(", ")", ")", ")", "{" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

614,196

[ "$", "movdgall", ")", ";" ]

[ "def", "MovDGAllOp", ":", "Operand", "<", "i8", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "MovDGAllAsmOperand", ";", "let", "MIOperandInfo", "=", "(", "ops", "i8imm", ":" ]

GCC

arm

CPP

stmt_completion

CPU

614,197

[ "_", "a", ")", "{" ]

[ "vget_low_u32", "(", "uint32x4_t", "_" ]

LLVM

Hexagon

TD

next_suggestion

DSP

614,198

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

ARM64

TD

next_suggestion

CPU

614,199

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]

[ "def", "v1i32_indexed", ":", "BaseSIMDIndexed", "<", "<NUM_LIT>", ",", "U", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "opc", ",", "FPR32Op", ",", "FPR32Op", ",", "V128", ",", "VectorIndexS", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "(", "f32", "FPR32Op", ":", "$", "Rd", ")", ",", "(", "OpNode", "(", "f32", "FPR32Op", ":", "$", "Rn", ")", ",", "(", "f32", "(", "vector_extract", "(", "v4f32", "V128", ":", "$", "Rm", ")", ",", "VectorIndexS", ":", "$", "idx", ")", ")", ")", ")", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "idx", ";" ]