Datasets:
docz1105
/
ComBack_Plus_Plus

Dataset card Data Studio Files
Compiler_Type
stringclasses
2 values
Target
stringclasses
176 values
Programming Language
stringclasses
3 values
Task
stringclasses
4 values
Target_Type
stringclasses
7 values
Idx
int64
0
636k
Ground_Truth
listlengths
0
2.32k
Input
listlengths
1
1.02k
GCC
aarch64
CPP
next_suggestion
CPU
4,200
[ "return", "fi", ".", "group_suffix", "(", ")", ".", "vectors_per_tuple", ";" ]
[ "unsigned", "int", "vectors_per_tuple", "(", "const", "function_instance", "&", "fi", ")", "const", "override", "{", "if", "(", "fi", ".", "group_suffix_id", "!=", "GROUP_none", ")", "{", "gcc_checking_assert", "(", "m_vectors_per_tuple", "==", "<NUM_LIT>", ")", ";" ]
LLVM
PowerPC
CPP
stmt_completion
CPU
4,201
[ "++", ";" ]
[ "LIS", "=", "&", "getAnalysis", "<", "LiveIntervals", ">", "(", ")", ";", "TM", "=", "static_cast", "<", "const", "PPCTargetMachine", "*", ">", "(", "&", "MF", ".", "getTarget", "(", ")", ")", ";", "TII", "=", "TM", "->", "getInstrInfo", "(", ")", ";", "bool", "Changed", "=", "false", ";", "if", "(", "DisableVSXFMAMutate", ")", "return", "Changed", ";", "for", "(", "MachineFunction", "::", "iterator", "I", "=", "MF", ".", "begin", "(", ")", ";", "I", "!=", "MF", ".", "end", "(", ")", ";", ")", "{", "MachineBasicBlock", "&", "B", "=", "*", "I" ]
LLVM
SPIRV
CPP
stmt_completion
Virtual ISA
4,202
[ "}", ",", "B", ")", ";" ]
[ "CallInst", "*", "AssignCI", "=", "buildIntrWithMD", "(", "Intrinsic", "::", "spv_assign_type", ",", "{", "Arg", "->", "getType", "(", ")", "}", ",", "OfType", ",", "Arg", ",", "{" ]
GCC
c6x
CPP
next_suggestion
VLIW
4,203
[ "}" ]
[ "static", "void", "c6x_print_operand_address", "(", "FILE", "*", "file", ",", "machine_mode", "mode", ",", "rtx", "addr", ")", "{", "c6x_print_address_operand", "(", "file", ",", "addr", ",", "mode", ")", ";" ]
GCC
arm
CPP
next_suggestion
CPU
4,204
[ "if", "(", "vector_types", "[", "i", "]", ".", "requires_float", "&&", "!", "TARGET_HAVE_MVE_FLOAT", ")", "continue", ";" ]
[ "scalar_types", "[", "VECTOR_TYPE_", "#", "#", "ACLE_NAME", "]", "=", "SCALAR_TYPE", ";", "for", "(", "unsigned", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "NUM_VECTOR_TYPES", ";", "++", "i", ")", "{" ]
GCC
rl78
CPP
next_suggestion
MPU
4,205
[ "}" ]
[ "static", "bool", "need_to_save", "(", "unsigned", "int", "regno", ")", "{", "if", "(", "is_interrupt_func", "(", "cfun", "->", "decl", ")", ")", "{", "if", "(", "regno", "<", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "regno", ">", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "crtl", "->", "is_leaf", "&&", "call_used_or_fixed_reg_p", "(", "regno", ")", "&&", "regno", "<", "<NUM_LIT>", ")", "return", "true", ";", "return", "df_regs_ever_live_p", "(", "regno", ")", ";", "}", "if", "(", "regno", "==", "FRAME_POINTER_REGNUM", "&&", "(", "frame_pointer_needed", "||", "df_regs_ever_live_p", "(", "regno", ")", ")", ")", "return", "true", ";", "if", "(", "fixed_regs", "[", "regno", "]", ")", "return", "false", ";", "if", "(", "crtl", "->", "calls_eh_return", ")", "return", "true", ";", "if", "(", "df_regs_ever_live_p", "(", "regno", ")", "&&", "!", "call_used_or_fixed_reg_p", "(", "regno", ")", ")", "return", "true", ";", "return", "false", ";" ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,206
[ "=", "<NUM_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew" ]
LLVM
AMDGPU
CPP
next_suggestion
GPU
4,207
[ "TexFailCtrl", "&=", "~", "(", "uint64_t", ")", "<NUM_LIT>", ";" ]
[ "TFE", "=", "(", "TexFailCtrl", "&", "<NUM_LIT>", ")", "?", "true", ":", "false", ";", "TexFailCtrl", "&=", "~", "(", "uint64_t", ")", "<NUM_LIT>", ";", "LWE", "=", "(", "TexFailCtrl", "&", "<NUM_LIT>", ")", "?", "true", ":", "false", ";" ]
LLVM
ARM
CPP
next_suggestion
CPU
4,208
[ "}" ]
[ "bool", "isFPOnlySP", "(", ")", "const", "{", "return", "FPOnlySP", ";" ]
LLVM
M88k
CPP
next_suggestion
MPU
4,209
[ "}" ]
[ "Size", "=", "<NUM_LIT>", ";", "return", "MCDisassembler", "::", "Fail", ";", "}", "Size", "=", "<NUM_LIT>", ";", "uint32_t", "Inst", "=", "<NUM_LIT>", ";", "for", "(", "uint32_t", "I", "=", "<NUM_LIT>", ";", "I", "<", "Size", ";", "++", "I", ")", "Inst", "=", "(", "Inst", "<<", "<NUM_LIT>", ")", "|", "Bytes", "[", "I", "]", ";", "return", "decodeInstruction", "(", "DecoderTableM88k32", ",", "MI", ",", "Inst", ",", "Address", ",", "this", ",", "STI", ")", ";" ]
GCC
sparc
MD
stmt_completion
CPU
4,210
[ ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "udiv", ":", "SI", "(", "match_operand" ]
LLVM
AArch64
CPP
next_suggestion
CPU
4,211
[ "}" ]
[ "RHS", "=", "RHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "Opcode", "==", "<NUM_LIT>", ")", "Opcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "SDValue", "NZCVOp", "=", "DAG", ".", "getConstant", "(", "NZCV", ",", "DL", ",", "MVT", "::", "i32", ")", ";", "return", "DAG", ".", "getNode", "(", "Opcode", ",", "DL", ",", "MVT_CC", ",", "LHS", ",", "RHS", ",", "NZCVOp", ",", "Condition", ",", "CCOp", ")", ";" ]
LLVM
Mips
TD
program_repair
CPU
4,212
[ "<FIXS>", "class", "SYS_FT", "string", "opstr", ",", "Operand", "ImmOp", ">", ":", "InstSE", "(", "outs", ")", ",", "(", "ins", "ImmOp", ":", "$", "code_", ")", ",", "<FIXE>" ]
[ "}", "<BUGS>", "class", "SYS_FT", "string", "opstr", ">", ":", "InstSE", "(", "outs", ")", ",", "(", "ins", "uimm20", ":", "$", "code_", ")", ",", "<BUGE>", "!", "strconcat", "(", "opstr", ",", "<STR_LIT>", ")", ",", "[", "]", ",", "NoItinerary", ",", "FrmI", ",", "opstr", ">", ";", "class", "BRK_FT", "string", "opstr", ">", ":" ]
GCC
rx
MD
next_suggestion
CPU
4,213
[ ")" ]
[ "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")", ")" ]
GCC
rs6000
CPP
program_repair
CPU
4,214
[ "<FIXS>", "src1", ",", "Pmode", ",", "src2", ",", "Pmode", ")", ";", "<FIXE>" ]
[ "tree", "fun", "=", "builtin_decl_explicit", "(", "BUILT_IN_STRCMP", ")", ";", "emit_library_call_value", "(", "XEXP", "(", "DECL_RTL", "(", "fun", ")", ",", "<NUM_LIT>", ")", ",", "target", ",", "LCT_NORMAL", ",", "GET_MODE", "(", "target", ")", ",", "<BUGS>", "force_reg", "(", "Pmode", ",", "XEXP", "(", "src1", ",", "<NUM_LIT>", ")", ")", ",", "Pmode", ",", "force_reg", "(", "Pmode", ",", "XEXP", "(", "src2", ",", "<NUM_LIT>", ")", ")", ",", "Pmode", ")", ";", "<BUGE>", "}", "else", "{" ]
GCC
csky
CPP
stmt_completion
CPU
4,215
[ "NULL_TREE", ";" ]
[ "warning", "(", "OPT_Wattributes", ",", "<STR_LIT>", "%qE attribute only applies to functions", "<STR_LIT>", ",", "name", ")", ";", "*", "no_add_attrs", "=", "true", ";", "}", "return" ]
LLVM
ARM64
CPP
next_suggestion
CPU
4,216
[ "Imm", "-=", "NumElts", ";" ]
[ "const", "int", "*", "FirstRealElt", "=", "std", "::", "find_if", "(", "M", ".", "begin", "(", ")", ",", "M", ".", "end", "(", ")", ",", "[", "]", "(", "int", "Elt", ")", "{", "return", "Elt", ">=", "<NUM_LIT>", ";", "}", ")", ";", "unsigned", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "unsigned", "MaskBits", "=", "APInt", "(", "<NUM_LIT>", ",", "NumElts", "*", "<NUM_LIT>", ")", ".", "logBase2", "(", ")", ";", "APInt", "ExpectedElt", "=", "APInt", "(", "MaskBits", ",", "*", "FirstRealElt", "+", "<NUM_LIT>", ")", ";", "const", "int", "*", "FirstWrongElt", "=", "std", "::", "find_if", "(", "FirstRealElt", "+", "<NUM_LIT>", ",", "M", ".", "end", "(", ")", ",", "[", "&", "]", "(", "int", "Elt", ")", "{", "return", "Elt", "!=", "ExpectedElt", "++", "&&", "Elt", "!=", "-", "<NUM_LIT>", ";", "}", ")", ";", "if", "(", "FirstWrongElt", "!=", "M", ".", "end", "(", ")", ")", "return", "false", ";", "Imm", "=", "(", "M", "[", "<NUM_LIT>", "]", ">=", "<NUM_LIT>", ")", "?", "static_cast", "<", "unsigned", ">", "(", "M", "[", "<NUM_LIT>", "]", ")", ":", "ExpectedElt", ".", "getZExtValue", "(", ")", ";", "if", "(", "M", "[", "<NUM_LIT>", "]", ">=", "<NUM_LIT>", "&&", "Imm", ">=", "NumElts", ")", "{", "ReverseEXT", "=", "true", ";" ]
LLVM
X86
CPP
next_suggestion
CPU
4,217
[ "unsigned", "Reg", "=", "MO", ".", "getReg", "(", ")", ";" ]
[ "case", "X86", "::", "RET", ":", "case", "X86", "::", "RETL", ":", "case", "X86", "::", "RETQ", ":", "case", "X86", "::", "RETIL", ":", "case", "X86", "::", "RETIQ", ":", "case", "X86", "::", "TCRETURNdi", ":", "case", "X86", "::", "TCRETURNri", ":", "case", "X86", "::", "TCRETURNmi", ":", "case", "X86", "::", "TCRETURNdi64", ":", "case", "X86", "::", "TCRETURNri64", ":", "case", "X86", "::", "TCRETURNmi64", ":", "case", "X86", "::", "EH_RETURN", ":", "case", "X86", "::", "EH_RETURN64", ":", "{", "SmallSet", "<", "uint16_t", ",", "<NUM_LIT>", ">", "Uses", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MBBI", "->", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "MachineOperand", "&", "MO", "=", "MBBI", "->", "getOperand", "(", "i", ")", ";", "if", "(", "!", "MO", ".", "isReg", "(", ")", "||", "MO", ".", "isDef", "(", ")", ")", "continue", ";" ]
GCC
m32c
CPP
code_generation
MPU
4,218
[ "static", "bool", "class_can_hold_mode", "(", "reg_class_t", "rclass", ",", "machine_mode", "mode", ")", "{", "static", "char", "results", "[", "LIM_REG_CLASSES", "]", "[", "MAX_MACHINE_MODE", "]", ";", "if", "(", "results", "[", "(", "int", ")", "rclass", "]", "[", "mode", "]", "==", "<NUM_LIT>", ")", "{", "int", "r", ";", "results", "[", "rclass", "]", "[", "mode", "]", "=", "<NUM_LIT>", ";", "for", "(", "r", "=", "<NUM_LIT>", ";", "r", "<", "FIRST_PSEUDO_REGISTER", ";", "r", "++", ")", "if", "(", "in_hard_reg_set_p", "(", "reg_class_contents", "[", "(", "int", ")", "rclass", "]", ",", "mode", ",", "r", ")", "&&", "m32c_hard_regno_mode_ok", "(", "r", ",", "mode", ")", ")", "{", "results", "[", "rclass", "]", "[", "mode", "]", "=", "<NUM_LIT>", ";", "break", ";", "}", "}", "fprintf", "(", "stderr", ",", "<STR_LIT>", "class %s can hold %s? %s\\n", "<STR_LIT>", ",", "class_names", "[", "(", "int", ")", "rclass", "]", ",", "mode_name", "[", "mode", "]", ",", "(", "results", "[", "rclass", "]", "[", "mode", "]", "==", "<NUM_LIT>", ")", "?", "<STR_LIT>", "yes", "<STR_LIT>", ":", "<STR_LIT>", "no", "<STR_LIT>", ")", ";", "return", "results", "[", "(", "int", ")", "rclass", "]", "[", "mode", "]", "==", "<NUM_LIT>", ";", "}" ]
[ "Used", "by", "m32c_register_move_cost", "to", "determine", "if", "a", "move", "is", "impossibly", "expensive", "." ]
LLVM
WebAssembly
CPP
stmt_completion
Virtual ISA
4,219
[ "addReg", "(", "Reg", ")", ";" ]
[ "Opc", "=", "WebAssembly", "::", "RETURN_F64", ";", "break", ";", "case", "MVT", "::", "v16i8", ":", "Opc", "=", "WebAssembly", "::", "RETURN_v16i8", ";", "break", ";", "case", "MVT", "::", "v8i16", ":", "Opc", "=", "WebAssembly", "::", "RETURN_v8i16", ";", "break", ";", "case", "MVT", "::", "v4i32", ":", "Opc", "=", "WebAssembly", "::", "RETURN_v4i32", ";", "break", ";", "case", "MVT", "::", "v4f32", ":", "Opc", "=", "WebAssembly", "::", "RETURN_v4f32", ";", "break", ";", "default", ":", "return", "false", ";", "}", "unsigned", "Reg", ";", "if", "(", "FuncInfo", ".", "Fn", "->", "getAttributes", "(", ")", ".", "hasAttribute", "(", "<NUM_LIT>", ",", "Attribute", "::", "SExt", ")", ")", "Reg", "=", "getRegForSignedValue", "(", "RV", ")", ";", "else", "if", "(", "FuncInfo", ".", "Fn", "->", "getAttributes", "(", ")", ".", "hasAttribute", "(", "<NUM_LIT>", ",", "Attribute", "::", "ZExt", ")", ")", "Reg", "=", "getRegForUnsignedValue", "(", "RV", ")", ";", "else", "Reg", "=", "getRegForValue", "(", "RV", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "Opc", ")", ")", "." ]
GCC
i386
CPP
stmt_completion
CPU
4,220
[ "_", "v8si", ")", "_", "_", "A", ")", ";" ]
[ "extern", "_", "_", "inline", "_", "_", "m256i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_abs_epi32", "(", "_", "_", "m256i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_pabsd256", "(", "(", "_" ]
LLVM
CellSPU
TD
stmt_completion
MPU
4,221
[ "(", "xor", "(", "v16i8", "VECREG", ":", "$", "rA", ")", ",", "v16i8U8Imm", ":", "$", "val", ")", ")", "]", ">", ";" ]
[ "def", "v16i8", ":", "XORBIInst", "<", "(", "outs", "VECREG", ":", "$", "rT", ")", ",", "(", "ins", "VECREG", ":", "$", "rA", ",", "u10imm", ":", "$", "val", ")", ",", "[", "(", "set", "(", "v16i8", "VECREG", ":", "$", "rT", ")", "," ]
LLVM
AArch64
TD
next_suggestion
CPU
4,222
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "class", "sve_fp_2op_u_zd", "<", "bits", "<", "<NUM_LIT>", ">", "sz", ",", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "string", "asm", ",", "ZPRRegOp", "zprty", ">", ":", "I", "<", "(", "outs", "zprty", ":", "$", "Zd", ")", ",", "(", "ins", "zprty", ":", "$", "Zn", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "Sched", "<", "[", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Zd", ";", "bits", "<", "<NUM_LIT>", ">", "Zn", ";" ]
GCC
ia64
MD
next_suggestion
CPU
4,223
[ "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]" ]
[ "(", "unspec", ":", "DI", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC
arm
MD
stmt_completion
CPU
4,224
[ ")", ")" ]
[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM
Mips
CPP
next_suggestion
CPU
4,225
[ "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Mips", "::", "SWC1", ")", ")", ".", "addReg", "(", "SubSet", "[", "<NUM_LIT>", "]", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addFrameIndex", "(", "FI", ")", ";" ]
[ "if", "(", "!", "TM", ".", "getSubtarget", "<", "MipsSubtarget", ">", "(", ")", ".", "isMips1", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Mips", "::", "SDC1", ")", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addFrameIndex", "(", "FI", ")", ";", "}", "else", "{", "const", "TargetRegisterInfo", "*", "TRI", "=", "MBB", ".", "getParent", "(", ")", "->", "getTarget", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "const", "unsigned", "*", "SubSet", "=", "TRI", "->", "getSubRegisters", "(", "SrcReg", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "Mips", "::", "SWC1", ")", ")", ".", "addReg", "(", "SubSet", "[", "<NUM_LIT>", "]", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addFrameIndex", "(", "FI", ")", ";" ]
GCC
bfin
MD
stmt_completion
DSP
4,226
[ ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
[ "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "(", "s_or_u", ":", "SI", "(", "vec_select", ":", "HI", "(", "match_operand" ]
LLVM
Hexagon
CPP
stmt_completion
DSP
4,227
[ "DefC", ",", "Map", ")", ";" ]
[ "uint16_t", "DefBW", "=", "ME", ".", "getRegBitWidth", "(", "RD", ")", ";", "RegisterCell", "RefC", "=", "RegisterCell", "::", "self", "(", "RD", ".", "Reg", ",", "DefBW", ")", ";", "if", "(", "RefC", "!=", "ME", ".", "getCell", "(", "RD", ",", "Map", ")", ")", "{", "ME", ".", "putCell", "(", "RD", ",", "RefC", ",", "Map", ")", ";", "Changed", "=", "true", ";", "}", "}", "else", "{", "RegisterCell", "DefC", "=", "ME", ".", "getCell", "(", "RD", ",", "Map", ")", ";", "RegisterCell", "ResC", "=", "ME", ".", "getCell", "(", "RD", ",", "ResMap", ")", ";", "for", "(", "uint16_t", "i", "=", "<NUM_LIT>", ",", "w", "=", "DefC", ".", "width", "(", ")", ";", "i", "<", "w", ";", "++", "i", ")", "{", "BitValue", "&", "V", "=", "DefC", "[", "i", "]", ";", "if", "(", "V", ".", "Type", "==", "BitValue", "::", "Ref", "&&", "V", ".", "RefI", ".", "Reg", "==", "RD", ".", "Reg", ")", "continue", ";", "if", "(", "V", "==", "ResC", "[", "i", "]", ")", "continue", ";", "V", "=", "ResC", "[", "i", "]", ";", "Changed", "=", "true", ";", "}", "if", "(", "Changed", ")", "ME", ".", "putCell", "(", "RD", "," ]
GCC
m68k
MD
next_suggestion
MPU
4,228
[ "<STR_LIT>", ")" ]
[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,229
[ "ARMISD::VQSHRNu", "<STR_LIT>", ";" ]
[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::PIC_ADD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMPZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMPFP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMPFPw0", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::BCC_i64", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::FMSTAT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::CMOV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SSAT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SRL_FLAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SRA_FLAG", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::RRX", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::ADDC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::ADDE", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SUBC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::SUBE", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VMOVRRD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VMOVDRR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::EH_SJLJ_SETJMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::EH_SJLJ_LONGJMP", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::EH_SJLJ_SETUP_DISPATCH", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::TC_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::THREAD_POINTER", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::DYN_ALLOC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::MEMBARRIER_MCR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::PRELOAD", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::WIN__CHKSTK", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::WIN__DBZCHK", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCEQ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCEQZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGE", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGEZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCLEZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGEU", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGT", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGTZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCLTZ", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VCGTU", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VTST", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHRs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VSHRu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VRSHRs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VRSHRu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VRSHRN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VQSHLs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VQSHLu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VQSHLsu", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "ARMISD::VQSHRNs", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>" ]
GCC
arm
CPP
stmt_completion
CPU
4,230
[ "b", ")", "{" ]
[ "vdupq_lane_s32", "(", "int32x2_t", "_", "_", "a", ",", "const", "int", "_", "_" ]
LLVM
X86
CPP
code_generation
CPU
4,231
[ "TargetLowering", "::", "ConstraintWeight", "X86TargetLowering", "::", "getSingleConstraintMatchWeight", "(", "AsmOperandInfo", "&", "info", ",", "const", "char", "*", "constraint", ")", "const", "{", "ConstraintWeight", "weight", "=", "CW_Invalid", ";", "Value", "*", "CallOperandVal", "=", "info", ".", "CallOperandVal", ";", "if", "(", "CallOperandVal", "==", "NULL", ")", "return", "CW_Default", ";", "Type", "*", "type", "=", "CallOperandVal", "->", "getType", "(", ")", ";", "switch", "(", "*", "constraint", ")", "{", "default", ":", "weight", "=", "TargetLowering", "::", "getSingleConstraintMatchWeight", "(", "info", ",", "constraint", ")", ";", "case", "'", "R", "'", ":", "case", "'", "q", "'", ":", "case", "'", "Q", "'", ":", "case", "'", "a", "'", ":", "case", "'", "b", "'", ":", "case", "'", "c", "'", ":", "case", "'", "d", "'", ":", "case", "'", "S", "'", ":", "case", "'", "D", "'", ":", "case", "'", "A", "'", ":", "if", "(", "CallOperandVal", "->", "getType", "(", ")", "->", "isIntegerTy", "(", ")", ")", "weight", "=", "CW_SpecificReg", ";", "break", ";", "case", "'", "f", "'", ":", "case", "'", "t", "'", ":", "case", "'", "u", "'", ":", "if", "(", "type", "->", "isFloatingPointTy", "(", ")", ")", "weight", "=", "CW_SpecificReg", ";", "break", ";", "case", "'", "y", "'", ":", "if", "(", "type", "->", "isX86_MMXTy", "(", ")", "&&", "Subtarget", "->", "hasMMX", "(", ")", ")", "weight", "=", "CW_SpecificReg", ";", "break", ";", "case", "'", "x", "'", ":", "case", "'", "Y", "'", ":", "if", "(", "(", "type", "->", "getPrimitiveSizeInBits", "(", ")", "==", "<NUM_LIT>", ")", "&&", "Subtarget", "->", "hasXMM", "(", ")", ")", "weight", "=", "CW_Register", ";", "break", ";", "case", "'", "I", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "info", ".", "CallOperandVal", ")", ")", "{", "if", "(", "C", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "J", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "C", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "K", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "(", "C", "->", "getSExtValue", "(", ")", ">=", "-", "<NUM_LIT>", ")", "&&", "(", "C", "->", "getSExtValue", "(", ")", "<=", "<NUM_LIT>", ")", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "L", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "(", "C", "->", "getZExtValue", "(", ")", "==", "<NUM_LIT>", ")", "||", "(", "C", "->", "getZExtValue", "(", ")", "==", "<NUM_LIT>", ")", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "M", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "C", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "N", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "C", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "G", "'", ":", "case", "'", "C", "'", ":", "if", "(", "dyn_cast", "<", "ConstantFP", ">", "(", "CallOperandVal", ")", ")", "{", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "e", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "(", "C", "->", "getSExtValue", "(", ")", ">=", "-", "<NUM_LIT>", "LL", ")", "&&", "(", "C", "->", "getSExtValue", "(", ")", "<=", "<NUM_LIT>", "LL", ")", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "case", "'", "Z", "'", ":", "if", "(", "ConstantInt", "*", "C", "=", "dyn_cast", "<", "ConstantInt", ">", "(", "CallOperandVal", ")", ")", "{", "if", "(", "C", "->", "getZExtValue", "(", ")", "<=", "<NUM_LIT>", ")", "weight", "=", "CW_Constant", ";", "}", "break", ";", "}", "return", "weight", ";", "}" ]
[ "Examine", "constraint", "string", "and", "operand", "type", "and", "determine", "a", "weight", "value", "." ]
GCC
i386
MD
stmt_completion
CPU
4,232
[ ")", ")", ")" ]
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,233
[ ">", ";" ]
[ "def", "AArch64zip2", ":", "SDNode", "<", "<STR_LIT>", ",", "SDT_AArch64Zip" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
4,234
[ ")", ";" ]
[ "addPass", "(", "createAMDGPUAnnotateKernelFeaturesPass", "(", "&", "TM", ")", ")", ";", "addPass", "(", "createStructurizeCFGPass", "(", "true", ")", ")", ";", "addPass", "(", "createSinkingPass", "(", ")", ")", ";", "addPass", "(", "createSITypeRewriter", "(", ")" ]
GCC
aarch64
CPP
next_suggestion
CPU
4,235
[ "return", "ret", ";" ]
[ "ret", ".", "val", "[", "<NUM_LIT>", "]", "=", "(", "int16x4_t", ")", "_", "_", "builtin_aarch64_get_dregciv4hi", "(", "_", "_", "o", ",", "<NUM_LIT>", ")", ";", "ret", ".", "val", "[", "<NUM_LIT>", "]", "=", "(", "int16x4_t", ")", "_", "_", "builtin_aarch64_get_dregciv4hi", "(", "_", "_", "o", ",", "<NUM_LIT>", ")", ";" ]
GCC
i386
MD
next_suggestion
CPU
4,236
[ "case", "<NUM_LIT>", ":" ]
[ "[", "(", "set", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "sign_extend", ":", "HI", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "{", "switch", "(", "get_attr_prefix_0f", "(", "insn", ")", ")", "{" ]
LLVM
PowerPC
CPP
next_suggestion
CPU
4,237
[ "OpcodeIndex", "=", "SOK_QuadFloat4Spill", ";" ]
[ "}", "else", "if", "(", "PPC", "::", "F8RCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_Float8Spill", ";", "}", "else", "if", "(", "PPC", "::", "F4RCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_Float4Spill", ";", "}", "else", "if", "(", "PPC", "::", "CRRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_CRSpill", ";", "}", "else", "if", "(", "PPC", "::", "CRBITRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_CRBitSpill", ";", "}", "else", "if", "(", "PPC", "::", "VRRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_VRVectorSpill", ";", "}", "else", "if", "(", "PPC", "::", "VSRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_VSXVectorSpill", ";", "}", "else", "if", "(", "PPC", "::", "VSFRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_VectorFloat8Spill", ";", "}", "else", "if", "(", "PPC", "::", "VSSRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_VectorFloat4Spill", ";", "}", "else", "if", "(", "PPC", "::", "VRSAVERCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_VRSaveSpill", ";", "}", "else", "if", "(", "PPC", "::", "QFRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{", "OpcodeIndex", "=", "SOK_QuadFloat8Spill", ";", "}", "else", "if", "(", "PPC", "::", "QSRCRegClass", ".", "contains", "(", "Reg", ")", ")", "{" ]
LLVM
X86
CPP
program_repair
CPU
4,238
[ "<FIXS>", "addConstantPoolReference", "(", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ",", "<FIXE>" ]
[ "unsigned", "MCPOffset", "=", "MCP", ".", "getConstantPoolIndex", "(", "C", ",", "Align", ")", ";", "unsigned", "ResultReg", "=", "createResultReg", "(", "RC", ")", ";", "<BUGS>", "addConstantPoolReference", "(", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "ResultReg", ")", ",", "<BUGE>", "MCPOffset", ",", "PICBase", ",", "OpFlag", ")", ";", "return", "ResultReg", ";" ]
GCC
aarch64
MD
program_repair
CPU
4,239
[ "<FIXS>", "(", "match_operand", ":", "VCOND", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "aarch64_simd_lane_bounds", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "GET_MODE_NUNITS", "(", "VCOND", ">", "mode", ")", ")", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "ENDIAN_LANE_N", "(", "VCOND", ">", "mode", ",", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "<FIXE>" ]
[ "[", "(", "match_operand", ":", "VWIDE", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VWIDE", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VQ_HSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "match_operand", ":", "VCON", ">", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "rtx", "p", "=", "aarch64_simd_vect_par_cnst_half", "(", "MODE", ">", "mode", ",", "true", ")", "<BUGS>", "aarch64_simd_lane_bounds", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "GET_MODE_NUNITS", "(", "MODE", ">", "mode", ")", "/", "<NUM_LIT>", ")", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "ENDIAN_LANE_N", "(", "MODE", ">", "mode", ",", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "<BUGE>", "emit_insn", "(", "gen_aarch64_sqdmlsl2_lane", "mode", ">", "_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "p", ")", ")" ]
LLVM
AArch64
CPP
stmt_completion
CPU
4,240
[ ")", "const", "{" ]
[ "unsigned", "getMinPrefetchStride", "(" ]
GCC
s390
MD
next_suggestion
MPU
4,241
[ "rtx", "reg1", "=", "gen_reg_rtx", "(", "dreg_mode", ")" ]
[ "(", "define_expand", "<STR_LIT>", "[", "(", "parallel", "[", "(", "clobber", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "clobber", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "CCU", "CC_REGNUM", ")", "(", "compare", ":", "CCU", "(", "match_operand", ":", "BLK", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "BLK", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_dup", "<NUM_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>", "{", "machine_mode", "sreg_mode", "=", "TARGET_ZARCH", "?", "DImode", ":", "SImode", "machine_mode", "dreg_mode", "=", "TARGET_ZARCH", "?", "TImode", ":", "DImode", "rtx", "reg0", "=", "gen_reg_rtx", "(", "dreg_mode", ")" ]
LLVM
SystemZ
CPP
stmt_completion
CPU
4,242
[ "LowOpcode", ")", ")", ";" ]
[ "MachineOperand", "&", "LowRegOp", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "HighRegOp", ".", "setReg", "(", "RI", ".", "getSubReg", "(", "HighRegOp", ".", "getReg", "(", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "LowRegOp", ".", "setReg", "(", "RI", ".", "getSubReg", "(", "LowRegOp", ".", "getReg", "(", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "MachineOperand", "&", "HighOffsetOp", "=", "EarlierMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "MachineOperand", "&", "LowOffsetOp", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "LowOffsetOp", ".", "setImm", "(", "LowOffsetOp", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ")", ";", "unsigned", "HighOpcode", "=", "getOpcodeForOffset", "(", "NewOpcode", ",", "HighOffsetOp", ".", "getImm", "(", ")", ")", ";", "unsigned", "LowOpcode", "=", "getOpcodeForOffset", "(", "NewOpcode", ",", "LowOffsetOp", ".", "getImm", "(", ")", ")", ";", "assert", "(", "HighOpcode", "&&", "LowOpcode", "&&", "<STR_LIT>", "Both offsets should be in range", "<STR_LIT>", ")", ";", "EarlierMI", "->", "setDesc", "(", "get", "(", "HighOpcode", ")", ")", ";", "MI", "->", "setDesc", "(", "get", "(" ]
GCC
i386
MD
stmt_completion
CPU
4,243
[ "<STR_LIT>", ")", "]", ")" ]
[ "(", "match_operand", ":", "VF48_128", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>" ]
LLVM
PowerPC
CPP
next_suggestion
CPU
4,244
[ "case", "PPC", "::", "XXSETACCZ", ":" ]
[ "case", "PPC", "::", "XXLXORz", ":", "case", "PPC", "::", "XXLXORspz", ":", "case", "PPC", "::", "XXLXORdpz", ":", "case", "PPC", "::", "XXLEQVOnes", ":", "case", "PPC", "::", "XXSPLTI32DX", ":", "case", "PPC", "::", "XXSPLTIW", ":", "case", "PPC", "::", "XXSPLTIDP", ":", "case", "PPC", "::", "V_SET0B", ":", "case", "PPC", "::", "V_SET0H", ":", "case", "PPC", "::", "V_SET0", ":", "case", "PPC", "::", "V_SETALLONESB", ":", "case", "PPC", "::", "V_SETALLONESH", ":", "case", "PPC", "::", "V_SETALLONES", ":", "case", "PPC", "::", "CRSET", ":", "case", "PPC", "::", "CRUNSET", ":" ]
LLVM
MBlaze
CPP
next_suggestion
MPU
4,245
[ "break", ";" ]
[ "}", "else", "{", "switch", "(", "(", "unsigned", ")", "Fixup", ".", "getKind", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "invalid fixup kind!", "<STR_LIT>", ")", ";", "case", "FK_Data_4", ":", "Type", "=", "(", "(", "IsRelocWithSymbol", "||", "Addend", "!=", "<NUM_LIT>", ")", "?", "ELF", "::", "R_MICROBLAZE_32", ":", "ELF", "::", "R_MICROBLAZE_64", ")", ";", "break", ";", "case", "FK_Data_2", ":", "Type", "=", "ELF", "::", "R_MICROBLAZE_32", ";" ]
LLVM
AArch64
TD
next_suggestion
CPU
4,246
[ "}" ]
[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "BarrierAsmOperand", ";" ]
GCC
i386
CPP
stmt_completion
CPU
4,247
[ "=", "processor_cost_table", "[", "ix86_tune", "]", "->", "align_jump", ";" ]
[ "static", "void", "ix86_default_align", "(", "struct", "gcc_options", "*", "opts", ")", "{", "if", "(", "opts", "->", "x_flag_align_loops", "&&", "!", "opts", "->", "x_str_align_loops", ")", "opts", "->", "x_str_align_loops", "=", "processor_cost_table", "[", "ix86_tune", "]", "->", "align_loop", ";", "if", "(", "opts", "->", "x_flag_align_jumps", "&&", "!", "opts", "->", "x_str_align_jumps", ")", "opts", "->", "x_str_align_jumps" ]
GCC
i386
CPP
next_suggestion
CPU
4,248
[ "}" ]
[ "static", "bool", "ix86_profile_before_prologue", "(", "void", ")", "{", "return", "flag_fentry", "!=", "<NUM_LIT>", ";" ]
LLVM
PowerPC
CPP
next_suggestion
CPU
4,249
[ "assert", "(", "IndexReg", "&&", "<STR_LIT>", "Unexpected error in PPCMaterializeInt!", "<STR_LIT>", ")", ";" ]
[ "if", "(", "!", "UseOffset", "&&", "Addr", ".", "BaseType", "==", "Address", "::", "FrameIndexBase", ")", "{", "Register", "ResultReg", "=", "createResultReg", "(", "&", "PPC", "::", "G8RC_and_G8RC_NOX0RegClass", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "MIMD", ",", "TII", ".", "get", "(", "PPC", "::", "ADDI8", ")", ",", "ResultReg", ")", ".", "addFrameIndex", "(", "Addr", ".", "Base", ".", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "Addr", ".", "Base", ".", "Reg", "=", "ResultReg", ";", "Addr", ".", "BaseType", "=", "Address", "::", "RegBase", ";", "}", "if", "(", "!", "UseOffset", ")", "{", "IntegerType", "*", "OffsetTy", "=", "Type", "::", "getInt64Ty", "(", "*", "Context", ")", ";", "const", "ConstantInt", "*", "Offset", "=", "ConstantInt", "::", "getSigned", "(", "OffsetTy", ",", "Addr", ".", "Offset", ")", ";", "IndexReg", "=", "PPCMaterializeInt", "(", "Offset", ",", "MVT", "::", "i64", ")", ";" ]
LLVM
TPC
TD
next_suggestion
Virtual ISA
4,250
[ "let", "SrcA", "=", "src", ";" ]
[ "let", "OutOperandList", "=", "(", "outs", ")", ";", "let", "InOperandList", "=", "(", "ins", "i8imm", ":", "$", "reg", ",", "Rsrc", ":", "$", "src", ",", "SwitchSet", ":", "$", "sw", ",", "Pred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_LoadComplexOp", ";", "let", "isAsmParserOnly", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "reg", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";" ]
GCC
i386
MD
stmt_completion
CPU
4,251
[ ")", ")", ")" ]
[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM
MSP430
CPP
next_suggestion
MPU
4,252
[ "else", "if", "(", "AM", ".", "ES", ")", "Disp", "=", "CurDAG", "->", "getTargetExternalSymbol", "(", "AM", ".", "ES", ",", "MVT", "::", "i16", ",", "<NUM_LIT>", ")", ";" ]
[ "if", "(", "AM", ".", "BaseType", "==", "MSP430ISelAddressMode", "::", "RegBase", ")", "{", "if", "(", "!", "AM", ".", "Base", ".", "Reg", ".", "getNode", "(", ")", ")", "AM", ".", "Base", ".", "Reg", "=", "CurDAG", "->", "getRegister", "(", "<NUM_LIT>", ",", "VT", ")", ";", "}", "Base", "=", "(", "AM", ".", "BaseType", "==", "MSP430ISelAddressMode", "::", "FrameIndexBase", ")", "?", "CurDAG", "->", "getTargetFrameIndex", "(", "AM", ".", "Base", ".", "FrameIndex", ",", "TLI", ".", "getPointerTy", "(", ")", ")", ":", "AM", ".", "Base", ".", "Reg", ";", "if", "(", "AM", ".", "GV", ")", "Disp", "=", "CurDAG", "->", "getTargetGlobalAddress", "(", "AM", ".", "GV", ",", "Op", "->", "getDebugLoc", "(", ")", ",", "MVT", "::", "i16", ",", "AM", ".", "Disp", ",", "<NUM_LIT>", ")", ";", "else", "if", "(", "AM", ".", "CP", ")", "Disp", "=", "CurDAG", "->", "getTargetConstantPool", "(", "AM", ".", "CP", ",", "MVT", "::", "i16", ",", "AM", ".", "Align", ",", "AM", ".", "Disp", ",", "<NUM_LIT>", ")", ";" ]
GCC
arm
CPP
stmt_completion
CPU
4,253
[ ",", "_", "_", "b", ",", "_", "_", "c", ")", ";" ]
[ "vmlaq_s8", "(", "int8x16_t", "_", "_", "a", ",", "int8x16_t", "_", "_", "b", ",", "int8x16_t", "_", "_", "c", ")", "{", "return", "(", "int8x16_t", ")", "_", "_", "builtin_neon_vmlav16qi", "(", "_", "_", "a" ]
GCC
sh
CPP
code_generation
CPU
4,254
[ "static", "int", "scavenge_reg", "(", "HARD_REG_SET", "*", "s", ")", "{", "for", "(", "int", "r", "=", "FIRST_GENERAL_REG", ";", "r", "<=", "LAST_GENERAL_REG", ";", "r", "++", ")", "if", "(", "TEST_HARD_REG_BIT", "(", "*", "s", ",", "r", ")", ")", "return", "r", ";", "return", "-", "<NUM_LIT>", ";", "}" ]
[ "Find", "the", "number", "of", "a", "general", "purpose", "register", "in", "S", "." ]
LLVM
SPIRV
CPP
next_suggestion
Virtual ISA
4,255
[ "return", "MIRBuilder", ".", "buildInstr", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addDef", "(", "ResVReg", ")", ".", "addImm", "(", "AccessQual", ")", ";" ]
[ "Register", "ResVReg", "=", "createTypeVReg", "(", "MIRBuilder", ")", ";", "DT", ".", "add", "(", "TD", ",", "&", "MIRBuilder", ".", "getMF", "(", ")", ",", "ResVReg", ")", ";" ]
LLVM
Mips
TD
stmt_completion
CPU
4,256
[ ">", ";" ]
[ "class", "ABSQ_S_W_ENC", ":", "ABSQ_S_PH_R2_FMT", "<", "<NUM_LIT>" ]
GCC
arm
CPP
next_suggestion
CPU
4,257
[ "_", "_", "rv", ".", "val", "[", "<NUM_LIT>", "]", "=", "_", "_", "builtin_shuffle", "(", "_", "_", "a", ",", "_", "_", "b", ",", "(", "uint32x2_t", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ";" ]
[ "_", "_", "rv", ".", "val", "[", "<NUM_LIT>", "]", "=", "_", "_", "builtin_shuffle", "(", "_", "_", "a", ",", "_", "_", "b", ",", "(", "uint32x2_t", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ";", "_", "_", "rv", ".", "val", "[", "<NUM_LIT>", "]", "=", "_", "_", "builtin_shuffle", "(", "_", "_", "a", ",", "_", "_", "b", ",", "(", "uint32x2_t", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ";" ]
LLVM
TeeRISC
CPP
next_suggestion
CPU
4,258
[ "return", "Reserved", ";" ]
[ "BitVector", "Reserved", "(", "getNumRegs", "(", ")", ")", ";", "typedef", "TargetRegisterClass", "::", "iterator", "RegIter", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "array_lengthof", "(", "ReservedCPURegs", ")", ";", "++", "I", ")", "Reserved", ".", "set", "(", "ReservedCPURegs", "[", "I", "]", ")", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,259
[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
[ "def", "C4_cmplteui", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "u32_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_56f114f4", ",", "TypeALU32_2op", ">", ",", "Enc_c0cdde", ",", "ImmRegRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
LLVM
IA64
CPP
stmt_completion
CPU
4,260
[ "val", ";" ]
[ "int", "val", "=", "(", "unsigned", "int", ")", "MI", "->", "getOperand", "(", "OpNo", ")", ".", "getImm", "(", ")", ";", "if", "(", "val", ">=", "<NUM_LIT>", ")", "val", "=", "val", "-", "<NUM_LIT>", ";", "O", "<<" ]
LLVM
X86
CPP
stmt_completion
CPU
4,261
[ "true", ";" ]
[ "int", "Half", "=", "NumElems", "/", "<NUM_LIT>", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "Half", ";", "++", "i", ")", "if", "(", "!", "isUndefOrInRange", "(", "Mask", "[", "i", "]", ",", "NumElems", ",", "NumElems", "*", "<NUM_LIT>", ")", ")", "return", "false", ";", "for", "(", "int", "i", "=", "Half", ";", "i", "<", "NumElems", ";", "++", "i", ")", "if", "(", "!", "isUndefOrInRange", "(", "Mask", "[", "i", "]", ",", "<NUM_LIT>", ",", "NumElems", ")", ")", "return", "false", ";", "return" ]
LLVM
ARM
CPP
stmt_completion
CPU
4,262
[ "&&", "<STR_LIT>", "Cannot find bundled definition!", "<STR_LIT>", ")", ";" ]
[ "static", "const", "MachineInstr", "*", "getBundledDefMI", "(", "const", "TargetRegisterInfo", "*", "TRI", ",", "const", "MachineInstr", "*", "MI", ",", "unsigned", "Reg", ",", "unsigned", "&", "DefIdx", ",", "unsigned", "&", "Dist", ")", "{", "Dist", "=", "<NUM_LIT>", ";", "MachineBasicBlock", "::", "const_iterator", "I", "=", "MI", ";", "++", "I", ";", "MachineBasicBlock", "::", "const_instr_iterator", "II", "=", "std", "::", "prev", "(", "I", ".", "getInstrIterator", "(", ")", ")", ";", "assert", "(", "II", "->", "isInsideBundle", "(", ")", "&&", "<STR_LIT>", "Empty bundle?", "<STR_LIT>", ")", ";", "int", "Idx", "=", "-", "<NUM_LIT>", ";", "while", "(", "II", "->", "isInsideBundle", "(", ")", ")", "{", "Idx", "=", "II", "->", "findRegisterDefOperandIdx", "(", "Reg", ",", "TRI", ",", "false", ",", "true", ")", ";", "if", "(", "Idx", "!=", "-", "<NUM_LIT>", ")", "break", ";", "--", "II", ";", "++", "Dist", ";", "}", "assert", "(", "Idx", "!=", "-", "<NUM_LIT>" ]
GCC
rs6000
CPP
stmt_completion
CPU
4,263
[ "return", "false", ";" ]
[ "case", "V2SImode", ":", "case", "V1DImode", ":", "case", "V2SFmode", ":", "return", "SPE_CONST_OFFSET_OK", "(", "offset", ")", ";", "case", "DFmode", ":", "case", "DDmode", ":", "case", "DImode", ":", "if", "(", "TARGET_E500_DOUBLE", ")", "return", "SPE_CONST_OFFSET_OK", "(", "offset", ")", ";", "if", "(", "VECTOR_MEM_VSX_P", "(", "mode", ")", ")", "return", "false", ";", "if", "(", "!", "worst_case", ")", "break", ";", "if", "(", "!", "TARGET_POWERPC64", ")", "extra", "=", "<NUM_LIT>", ";", "else", "if", "(", "offset", "&", "<NUM_LIT>", ")", "return", "false", ";", "break", ";", "case", "TFmode", ":", "if", "(", "TARGET_E500_DOUBLE", ")", "return", "(", "SPE_CONST_OFFSET_OK", "(", "offset", ")", "&&", "SPE_CONST_OFFSET_OK", "(", "offset", "+", "<NUM_LIT>", ")", ")", ";", "case", "TDmode", ":", "case", "TImode", ":", "case", "PTImode", ":", "extra", "=", "<NUM_LIT>", ";", "if", "(", "!", "worst_case", ")", "break", ";", "if", "(", "!", "TARGET_POWERPC64", ")", "extra", "=", "<NUM_LIT>", ";", "else", "if", "(", "offset", "&", "<NUM_LIT>", ")" ]
GCC
rs6000
MD
next_suggestion
CPU
4,264
[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC
sh
CPP
next_suggestion
CPU
4,265
[ "return", "true", ";" ]
[ "bool", "sh_split_movrt_negc_to_movt_xor", "(", "rtx_insn", "*", "curr_insn", ",", "rtx", "operands", "[", "]", ")", "{", "if", "(", "!", "can_create_pseudo_p", "(", ")", ")", "return", "false", ";", "set_of_reg", "t_before_negc", "=", "sh_find_set_of_reg", "(", "get_t_reg_rtx", "(", ")", ",", "curr_insn", ",", "prev_nonnote_insn_bb", ")", ";", "set_of_reg", "t_after_negc", "=", "sh_find_set_of_reg", "(", "get_t_reg_rtx", "(", ")", ",", "curr_insn", ",", "next_nonnote_insn_bb", ")", ";", "if", "(", "t_before_negc", ".", "set_rtx", "!=", "NULL_RTX", "&&", "t_after_negc", ".", "set_rtx", "!=", "NULL_RTX", "&&", "rtx_equal_p", "(", "t_before_negc", ".", "set_rtx", ",", "t_after_negc", ".", "set_rtx", ")", "&&", "!", "reg_used_between_p", "(", "get_t_reg_rtx", "(", ")", ",", "curr_insn", ",", "t_after_negc", ".", "insn", ")", "&&", "!", "sh_insn_operands_modified_between_p", "(", "t_before_negc", ".", "insn", ",", "t_before_negc", ".", "insn", ",", "t_after_negc", ".", "insn", ")", "&&", "!", "sh_unspec_insn_p", "(", "t_after_negc", ".", "insn", ")", "&&", "!", "volatile_insn_p", "(", "PATTERN", "(", "t_after_negc", ".", "insn", ")", ")", "&&", "!", "side_effects_p", "(", "PATTERN", "(", "t_after_negc", ".", "insn", ")", ")", "&&", "!", "may_trap_or_fault_p", "(", "PATTERN", "(", "t_after_negc", ".", "insn", ")", ")", ")", "{", "emit_insn", "(", "gen_movrt_xor", "(", "operands", "[", "<NUM_LIT>", "]", ",", "get_t_reg_rtx", "(", ")", ")", ")", ";", "set_insn_deleted", "(", "t_after_negc", ".", "insn", ")", ";" ]
GCC
i386
CPP
stmt_completion
CPU
4,266
[ "(", "_", "_", "v4di", ")", "_", "mm256_avx512_setzero_si256", "(", ")", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]
[ "return", "(", "_", "_", "m256i", ")", "_", "_", "builtin_ia32_psrlqi256_mask", "(", "(", "_", "_", "v4di", ")", "_", "_", "A", ",", "_", "_", "imm", "," ]
LLVM
PIC16
CPP
program_repair
MPU
4,267
[ "<FIXS>", "return", "LowerShift", "(", "Op", ",", "DAG", ")", ";", "<FIXE>", "<FIXS>", "<FIXE>" ]
[ "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "<BUGS>", "return", "ExpandShift", "(", "Op", ".", "getNode", "(", ")", ",", "DAG", ")", ";", "<BUGE>", "case", "ISD", "::", "OR", ":", "case", "ISD", "::", "AND", ":", "case", "ISD", "::", "XOR", ":", "return", "LowerBinOp", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "CALL", ":", "<BUGS>", "<BUGE>", "return", "LowerCALL", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "RET", ":", "return", "LowerRET", "(", "Op", ",", "DAG", ")", ";" ]
LLVM
AArch64
TD
stmt_completion
CPU
4,268
[ "$", "Rn", ",", "sub_8", ")", ")", ",", "<NUM_LIT>", ")", ")", ",", "sub_8", ")", ")", ">", ";" ]
[ "def", ":", "Pat", "<", "(", "v1i64", "(", "zext", "(", "v1i8", "FPR8", ":", "$", "Rn", ")", ")", ")", ",", "(", "v1i64", "(", "SUBREG_TO_REG", "(", "i64", "<NUM_LIT>", ")", ",", "(", "v1i8", "(", "DUPbv_B", "(", "v16i8", "(", "SUBREG_TO_REG", "(", "i64", "<NUM_LIT>", ")", "," ]
LLVM
Patmos
CPP
stmt_completion
VLIW
4,269
[ "contains", "(", "RegNo", ")", ";" ]
[ "bool", "PatmosRegisterInfo", "::", "isRReg", "(", "unsigned", "RegNo", ")", "const", "{", "return", "<STR_LIT>", "::", "<STR_LIT>", "." ]
LLVM
ARM
CPP
next_suggestion
CPU
4,270
[ "return", "CheckCPSRDef", "?", "!", "definesCPSR", "(", "MI", ")", ":", "true", ";" ]
[ "break", ";", "}", "if", "(", "Bytes", "==", "<NUM_LIT>", "||", "(", "Limit", "&&", "Bytes", ">=", "Limit", ")", ")", "return", "false", ";", "unsigned", "Scale", "=", "(", "MI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tSUBspi", "||", "MI", "->", "getOpcode", "(", ")", "==", "ARM", "::", "tSUBi8", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "if", "(", "!", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "Base", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "Base", "&&", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "*", "Scale", ")", "==", "Bytes", "&&", "getInstrPredicate", "(", "MI", ",", "MyPredReg", ")", "==", "Pred", "&&", "MyPredReg", "==", "PredReg", ")", ")", "return", "false", ";" ]
LLVM
AMDGPU
TD
next_suggestion
GPU
4,271
[ "let", "Word0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "pred_sel", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "src0_chan", "=", "src0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "src1_sel", "=", "src1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "src1_chan", "=", "src1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Word0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src0_sel", ";", "let", "Word0", "{", "<NUM_LIT>", "}", "=", "src0_rel", ";", "let", "Word0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src0_chan", ";", "let", "Word0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src1_sel", ";", "let", "Word0", "{", "<NUM_LIT>", "}", "=", "src1_rel", ";", "let", "Word0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src1_chan", ";", "let", "Word0", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "index_mode", ";" ]
LLVM
X86
CPP
stmt_completion
CPU
4,272
[ "ScalarSize", "/", "OrigScalarSize", ";" ]
[ "int", "NumHiInputs", "=", "std", "::", "count_if", "(", "Mask", ".", "begin", "(", ")", ",", "Mask", ".", "end", "(", ")", ",", "[", "Size", "]", "(", "int", "M", ")", "{", "return", "M", "%", "Size", ">=", "Size", "/", "<NUM_LIT>", ";", "}", ")", ";", "bool", "UnpackLo", "=", "NumLoInputs", ">=", "NumHiInputs", ";", "auto", "TryUnpack", "=", "[", "&", "]", "(", "MVT", "UnpackVT", ",", "int", "Scale", ")", "{", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "V1Mask", "(", "Mask", ".", "size", "(", ")", ",", "-", "<NUM_LIT>", ")", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "V2Mask", "(", "Mask", ".", "size", "(", ")", ",", "-", "<NUM_LIT>", ")", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "Size", ";", "++", "i", ")", "{", "if", "(", "Mask", "[", "i", "]", "<", "<NUM_LIT>", ")", "continue", ";", "int", "UnpackIdx", "=", "i", "/", "Scale", ";", "if", "(", "(", "UnpackIdx", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "!=", "(", "Mask", "[", "i", "]", "<", "Size", ")", ")", "return", "SDValue", "(", ")", ";", "SmallVectorImpl", "<", "int", ">", "&", "VMask", "=", "(", "UnpackIdx", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "?", "V1Mask", ":", "V2Mask", ";", "VMask", "[", "(", "UnpackIdx", "/", "<NUM_LIT>", ")", "*", "Scale", "+", "i", "%", "Scale", "+", "(", "UnpackLo", "?", "<NUM_LIT>", ":", "Size", "/", "<NUM_LIT>", ")", "]", "=", "Mask", "[", "i", "]", "%", "Size", ";", "}", "if", "(", "(", "NumLoInputs", "==", "<NUM_LIT>", "||", "NumHiInputs", "==", "<NUM_LIT>", ")", "&&", "!", "isNoopShuffleMask", "(", "V1Mask", ")", "&&", "!", "isNoopShuffleMask", "(", "V2Mask", ")", ")", "return", "SDValue", "(", ")", ";", "V1", "=", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "DL", ",", "V1", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ",", "V1Mask", ")", ";", "V2", "=", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "DL", ",", "V2", ",", "DAG", ".", "getUNDEF", "(", "VT", ")", ",", "V2Mask", ")", ";", "V1", "=", "DAG", ".", "getBitcast", "(", "UnpackVT", ",", "V1", ")", ";", "V2", "=", "DAG", ".", "getBitcast", "(", "UnpackVT", ",", "V2", ")", ";", "return", "DAG", ".", "getBitcast", "(", "VT", ",", "DAG", ".", "getNode", "(", "UnpackLo", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "UnpackVT", ",", "V1", ",", "V2", ")", ")", ";", "}", ";", "int", "OrigNumElements", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "int", "OrigScalarSize", "=", "VT", ".", "getScalarSizeInBits", "(", ")", ";", "for", "(", "int", "ScalarSize", "=", "<NUM_LIT>", ";", "ScalarSize", ">=", "OrigScalarSize", ";", "ScalarSize", "/", "=", "<NUM_LIT>", ")", "{", "int", "Scale", "=" ]
GCC
crx
MD
stmt_completion
CPU
4,273
[ "[", "<NUM_LIT>", "]", ")" ]
[ "{", "if", "(", "push_operand", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<", "MODE", ">", "mode", ")", "?", "!", "nosp_reg_operand", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<", "MODE", ">", "mode", ")", ":", "!", "reg_or_u4bits_operand", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<", "MODE", ">", "mode", ")", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "copy_to_mode_reg", "(", "<", "MODE", ">", "mode", ",", "operands" ]
LLVM
Cpu0
CPP
next_suggestion
CPU
4,274
[ "}" ]
[ "bool", "writeNopData", "(", "uint64_t", "Count", ",", "MCObjectWriter", "*", "OW", ")", "const", "{", "return", "true", ";" ]
LLVM
AMDGPU
CPP
code_generation
GPU
4,275
[ "unsigned", "SIInstrInfo", "::", "getNumWaitStates", "(", "const", "MachineInstr", "&", "MI", ")", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "if", "(", "MI", ".", "isMetaInstruction", "(", ")", ")", "return", "<NUM_LIT>", ";", "return", "<NUM_LIT>", ";", "case", "AMDGPU", "::", "S_NOP", ":", "return", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "+", "<NUM_LIT>", ";", "case", "AMDGPU", "::", "SI_MASKED_UNREACHABLE", ":", "case", "AMDGPU", "::", "WAVE_BARRIER", ":", "case", "AMDGPU", "::", "SCHED_BARRIER", ":", "return", "<NUM_LIT>", ";", "}", "}" ]
[ "Return", "the", "number", "of", "wait", "states", "that", "result", "from", "executing", "this", "instruction", "." ]
LLVM
Hexagon
TD
stmt_completion
DSP
4,276
[ "<NUM_LIT>", ";" ]
[ "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=" ]
LLVM
AArch64
CPP
program_repair
CPU
4,277
[ "<FIXS>", "assert", "(", "(", "DestReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", "||", "Bytes", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "SP increment/decrement not 8-byte aligned", "<STR_LIT>", ")", ";", "<FIXE>" ]
[ "if", "(", "Bytes", "||", "(", "!", "Offset", "&&", "SrcReg", "!=", "DestReg", ")", ")", "{", "<BUGS>", "assert", "(", "(", "DestReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", "||", "Bytes", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "SP increment/decrement not 16-byte aligned", "<STR_LIT>", ")", ";", "<BUGE>", "unsigned", "Opc", "=", "SetNZCV", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "Bytes", "<NUM_LIT>", ")", "{", "Bytes", "=", "-", "Bytes", ";" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,278
[ "}" ]
[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";", "let", "opExtentAlign", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]
LLVM
ARM64
TD
stmt_completion
CPU
4,279
[ ">", ":", "BaseOneOperandData", "<", "opc", ",", "GPR32", ",", "asm", ",", "node", ">", "{" ]
[ "class", "OneWRegData", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "string", "asm", ",", "SDPatternOperator", "node" ]
LLVM
WebAssembly
CPP
stmt_completion
Virtual ISA
4,280
[ "]", "=", "WAReg", ";" ]
[ "auto", "I", "=", "Register", "::", "virtReg2Index", "(", "VReg", ")", ";", "assert", "(", "I", "<", "WARegs", ".", "size", "(", ")", ")", ";", "WARegs", "[", "I" ]
LLVM
Hexagon
CPP
stmt_completion
DSP
4,281
[ ";" ]
[ "Register", "SrcLo", "=", "HRI", ".", "getSubReg", "(", "SrcR", ",", "Hexagon", "::", "vsub_lo", ")", ";", "Register", "SrcHi", "=", "HRI", ".", "getSubReg", "(", "SrcR", ",", "Hexagon", "::", "vsub_hi", ")", ";", "bool", "IsKill", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isKill", "(", ")", ";", "int", "FI", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getIndex", "(", ")", ";", "unsigned", "Size", "=", "HRI", ".", "getSpillSize", "(", "Hexagon", "::", "HvxVRRegClass", ")", ";", "unsigned", "NeedAlign", "=", "HRI", ".", "getSpillAlignment", "(", "Hexagon", "::", "HvxVRRegClass", ")", ";", "unsigned", "HasAlign", "=", "MFI", ".", "getObjectAlignment", "(", "FI", ")", ";", "unsigned", "StoreOpc", ";", "if", "(", "LPR", ".", "contains", "(", "SrcLo", ")", ")", "{", "StoreOpc", "=", "NeedAlign", "<=", "HasAlign", "?", "Hexagon", "::", "V6_vS32b_ai", ":", "Hexagon", "::", "V6_vS32Ub_ai", ";", "BuildMI", "(", "B", ",", "It", ",", "DL", ",", "HII", ".", "get", "(", "StoreOpc", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcLo", ",", "getKillRegState", "(", "IsKill", ")", ")", ".", "cloneMemRefs", "(", "*", "MI", ")", ";", "}", "if", "(", "LPR", ".", "contains", "(", "SrcHi", ")", ")", "{", "StoreOpc", "=", "NeedAlign", "<=", "MinAlign", "(", "HasAlign", ",", "Size", ")", "?", "Hexagon", "::", "V6_vS32b_ai", ":", "Hexagon", "::", "V6_vS32Ub_ai", ";", "BuildMI", "(", "B", ",", "It", ",", "DL", ",", "HII", ".", "get", "(", "StoreOpc", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "Size", ")", ".", "addReg", "(", "SrcHi", ",", "getKillRegState", "(", "IsKill", ")", ")", ".", "cloneMemRefs", "(", "*", "MI", ")", ";", "}", "B", ".", "erase", "(", "It", ")", ";", "return", "true" ]
GCC
s390
CPP
program_repair
MPU
4,282
[ "<FIXS>", "for", "(", "i", "=", "FPR4_REGNUM", ";", "i", "<=", "FPR4_REGNUM", "+", "<NUM_LIT>", ";", "i", "++", ")", "<FIXE>" ]
[ "offset", "=", "cfun_frame_layout", ".", "f4_offset", ";", "<BUGS>", "for", "(", "i", "=", "F4_REGNUM", ";", "i", "<=", "F4_REGNUM", "+", "<NUM_LIT>", ";", "i", "++", ")", "<BUGE>", "{", "if", "(", "cfun_fpr_save_p", "(", "i", ")", ")", "{" ]
LLVM
AMDGPU
CPP
stmt_completion
GPU
4,283
[ ")", ")", "return", "AluT_Y", ";" ]
[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "AluT_XYZW", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isUndef", "(", ")", ")", "{", "return", "AluDiscarded", ";", "}", "break", ";", "default", ":", "break", ";", "}", "if", "(", "TII", "->", "isVector", "(", "*", "MI", ")", "||", "TII", "->", "isCubeOp", "(", "MI", "->", "getOpcode", "(", ")", ")", "||", "TII", "->", "isReductionOp", "(", "MI", "->", "getOpcode", "(", ")", ")", "||", "MI", "->", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "return", "AluT_XYZW", ";", "}", "if", "(", "TII", "->", "isLDSInstr", "(", "MI", "->", "getOpcode", "(", ")", ")", ")", "{", "return", "AluT_X", ";", "}", "unsigned", "DestSubReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSubReg", "(", ")", ";", "switch", "(", "DestSubReg", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "AluT_X", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "AluT_Y", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "AluT_Z", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "AluT_W", ";", "default", ":", "break", ";", "}", "unsigned", "DestReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "regBelongsToClass", "(", "DestReg", ",", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "||", "regBelongsToClass", "(", "DestReg", ",", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "return", "AluT_X", ";", "if", "(", "regBelongsToClass", "(", "DestReg", ",", "&", "<STR_LIT>", "::", "<STR_LIT>" ]
GCC
xtensa
CPP
program_repair
MPU
4,284
[ "<FIXS>", "if", "(", "mode", "==", "SFmode", ")", "<FIXE>", "<FIXS>", "else", "if", "(", "mode", "==", "DFmode", ")", "<FIXE>" ]
[ "case", "DIV", ":", "case", "MOD", ":", "{", "<BUGS>", "machine_mode", "xmode", "=", "GET_MODE", "(", "x", ")", ";", "if", "(", "xmode", "==", "SFmode", ")", "<BUGE>", "{", "*", "total", "=", "COSTS_N_INSNS", "(", "TARGET_HARD_FLOAT_DIV", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "<BUGS>", "else", "if", "(", "xmode", "==", "DFmode", ")", "<BUGE>", "{", "*", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "true", ";" ]
LLVM
PowerPC
CPP
next_suggestion
CPU
4,285
[ "else", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "PPC", "::", "ADDItocL", ")", ",", "DestReg", ")", ".", "addReg", "(", "HighPartReg", ")", ".", "addGlobalAddress", "(", "GV", ")", ";" ]
[ "unsigned", "PPCFastISel", "::", "PPCMaterializeGV", "(", "const", "GlobalValue", "*", "GV", ",", "MVT", "VT", ")", "{", "assert", "(", "VT", "==", "MVT", "::", "i64", "&&", "<STR_LIT>", "Non-address!", "<STR_LIT>", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "&", "PPC", "::", "G8RC_and_G8RC_NOX0RegClass", ";", "unsigned", "DestReg", "=", "createResultReg", "(", "RC", ")", ";", "CodeModel", "::", "Model", "CModel", "=", "TM", ".", "getCodeModel", "(", ")", ";", "const", "GlobalVariable", "*", "GVar", "=", "dyn_cast", "<", "GlobalVariable", ">", "(", "GV", ")", ";", "if", "(", "!", "GVar", ")", "{", "if", "(", "const", "GlobalAlias", "*", "GA", "=", "dyn_cast", "<", "GlobalAlias", ">", "(", "GV", ")", ")", "GVar", "=", "dyn_cast_or_null", "<", "GlobalVariable", ">", "(", "GA", "->", "resolveAliasedGlobal", "(", "false", ")", ")", ";", "}", "bool", "IsTLS", "=", "GVar", "&&", "GVar", "->", "isThreadLocal", "(", ")", ";", "if", "(", "IsTLS", ")", "return", "<NUM_LIT>", ";", "if", "(", "CModel", "==", "CodeModel", "::", "Small", "||", "CModel", "==", "CodeModel", "::", "JITDefault", ")", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "PPC", "::", "LDtoc", ")", ",", "DestReg", ")", ".", "addGlobalAddress", "(", "GV", ")", ".", "addReg", "(", "PPC", "::", "X2", ")", ";", "else", "{", "unsigned", "HighPartReg", "=", "createResultReg", "(", "RC", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "PPC", "::", "ADDIStocHA", ")", ",", "HighPartReg", ")", ".", "addReg", "(", "PPC", "::", "X2", ")", ".", "addGlobalAddress", "(", "GV", ")", ";", "if", "(", "CModel", "==", "CodeModel", "::", "Large", "||", "!", "GVar", "||", "!", "GVar", "->", "hasInitializer", "(", ")", "||", "GVar", "->", "hasCommonLinkage", "(", ")", "||", "GVar", "->", "hasAvailableExternallyLinkage", "(", ")", ")", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "PPC", "::", "LDtocL", ")", ",", "DestReg", ")", ".", "addGlobalAddress", "(", "GV", ")", ".", "addReg", "(", "HighPartReg", ")", ";" ]
GCC
arm
MD
next_suggestion
CPU
4,286
[ "<STR_LIT>" ]
[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DI", "[", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_WMACUZ", ")", ")", "]", "<STR_LIT>" ]
LLVM
AArch64
CPP
code_generation
CPU
4,287
[ "bool", "AArch64InstrInfo", "::", "shouldClusterMemOps", "(", "MachineInstr", "&", "FirstLdSt", ",", "unsigned", "BaseReg1", ",", "MachineInstr", "&", "SecondLdSt", ",", "unsigned", "BaseReg2", ",", "unsigned", "NumLoads", ")", "const", "{", "if", "(", "BaseReg1", "!=", "BaseReg2", ")", "return", "false", ";", "if", "(", "NumLoads", ">", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "isPairableLdStInst", "(", "FirstLdSt", ")", "||", "!", "isPairableLdStInst", "(", "SecondLdSt", ")", ")", "return", "false", ";", "unsigned", "FirstOpc", "=", "FirstLdSt", ".", "getOpcode", "(", ")", ";", "unsigned", "SecondOpc", "=", "SecondLdSt", ".", "getOpcode", "(", ")", ";", "if", "(", "!", "canPairLdStOpc", "(", "FirstOpc", ",", "SecondOpc", ")", ")", "return", "false", ";", "if", "(", "!", "isCandidateToMergeOrPair", "(", "FirstLdSt", ")", "||", "!", "isCandidateToMergeOrPair", "(", "SecondLdSt", ")", ")", "return", "false", ";", "int64_t", "Offset1", "=", "FirstLdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "isUnscaledLdSt", "(", "FirstOpc", ")", "&&", "!", "scaleOffset", "(", "FirstOpc", ",", "Offset1", ")", ")", "return", "false", ";", "int64_t", "Offset2", "=", "SecondLdSt", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "isUnscaledLdSt", "(", "SecondOpc", ")", "&&", "!", "scaleOffset", "(", "SecondOpc", ",", "Offset2", ")", ")", "return", "false", ";", "if", "(", "Offset1", ">", "<NUM_LIT>", "||", "Offset1", "<", "-", "<NUM_LIT>", ")", "return", "false", ";", "assert", "(", "Offset1", "<=", "Offset2", "&&", "<STR_LIT>", "Caller should have ordered offsets.", "<STR_LIT>", ")", ";", "return", "Offset1", "+", "<NUM_LIT>", "==", "Offset2", ";", "}" ]
[ "Returns", "true", "if", "the", "two", "given", "memory", "operations", "should", "be", "scheduled", "adjacent", "." ]
LLVM
ARM
CPP
stmt_completion
CPU
4,288
[ ")", ")", ";" ]
[ "spillCalleeSavedRegisters", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "if", "(", "CSI", ".", "empty", "(", ")", ")", "return", "false", ";", "DebugLoc", "DL", ";", "const", "TargetInstrInfo", "&", "TII", "=", "*", "STI", ".", "getInstrInfo", "(", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "ARM", "::", "tPUSH", ")", ")", ";", "AddDefaultPred", "(", "MIB", ")", ";", "for", "(", "unsigned", "i", "=", "CSI", ".", "size", "(", ")", ";", "i", "!=", "<NUM_LIT>", ";", "--", "i", ")", "{", "unsigned", "Reg", "=", "CSI", "[", "i", "-", "<NUM_LIT>", "]", ".", "getReg", "(", ")", ";", "bool", "isKill", "=", "true", ";", "if", "(", "Reg", "==", "ARM", "::", "LR", ")", "{", "MachineFunction", "&", "MF", "=", "*", "MBB", ".", "getParent", "(", ")", ";", "if", "(", "MF", ".", "getFrameInfo", "(", ")", ".", "isReturnAddressTaken", "(", ")", "&&", "MF", ".", "getRegInfo", "(", ")", ".", "isLiveIn", "(", "Reg", ")", ")", "isKill", "=", "false", ";", "}", "if", "(", "isKill", ")", "MBB", ".", "addLiveIn", "(", "Reg", ")", ";", "MIB", ".", "addReg", "(", "Reg", ",", "getKillRegState", "(", "isKill" ]
LLVM
Mips
CPP
next_suggestion
CPU
4,289
[ "}" ]
[ "void", "addGPRMM16AsmRegMovePPairSecondOperands", "(", "MCInst", "&", "Inst", ",", "unsigned", "N", ")", "const", "{", "assert", "(", "N", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid number of operands!", "<STR_LIT>", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "getGPRMM16Reg", "(", ")", ")", ")", ";" ]
GCC
m32c
MD
stmt_completion
MPU
4,290
[ ")", ")", "]" ]
[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "match_operand", ":", "PSI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
GCC
i386
MD
next_suggestion
CPU
4,291
[ "{" ]
[ "(", "vec_select", ":", "V2SI", "(", "fix", ":", "V4SI", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,292
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
[ "def", "A2_sxth", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_57890846", ",", "TypeALU32_2op", ">", ",", "Enc_5e2823", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
ARM64
TD
next_suggestion
CPU
4,293
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "src2", ";" ]
[ "bits", "<", "<NUM_LIT>", ">", "shift", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "setFlags", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM
SystemZ
CPP
next_suggestion
CPU
4,294
[ "SDNode", "*", "Result", "=", "DAG", ".", "getMachineNode", "(", "TargetOpcode", "::", "INSERT_SUBREG", ",", "DL", ",", "MVT", "::", "i64", ",", "HighOp", ",", "Low32", ",", "SubReg32", ")", ";" ]
[ "DAG", ".", "ComputeMaskedBits", "(", "Ops", "[", "<NUM_LIT>", "]", ",", "KnownZero", "[", "<NUM_LIT>", "]", ",", "KnownOne", "[", "<NUM_LIT>", "]", ")", ";", "uint64_t", "Masks", "[", "]", "=", "{", "KnownZero", "[", "<NUM_LIT>", "]", ".", "getZExtValue", "(", ")", ",", "KnownZero", "[", "<NUM_LIT>", "]", ".", "getZExtValue", "(", ")", "}", ";", "unsigned", "High", ",", "Low", ";", "if", "(", "(", "Masks", "[", "<NUM_LIT>", "]", ">>", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "uint32_t", "(", "Masks", "[", "<NUM_LIT>", "]", ")", "==", "<NUM_LIT>", ")", "High", "=", "<NUM_LIT>", ",", "Low", "=", "<NUM_LIT>", ";", "else", "if", "(", "(", "Masks", "[", "<NUM_LIT>", "]", ">>", "<NUM_LIT>", ")", "==", "<NUM_LIT>", "&&", "uint32_t", "(", "Masks", "[", "<NUM_LIT>", "]", ")", "==", "<NUM_LIT>", ")", "High", "=", "<NUM_LIT>", ",", "Low", "=", "<NUM_LIT>", ";", "else", "return", "Op", ";", "SDValue", "LowOp", "=", "Ops", "[", "Low", "]", ";", "SDValue", "HighOp", "=", "Ops", "[", "High", "]", ";", "if", "(", "HighOp", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Constant", ")", "return", "Op", ";", "if", "(", "LowOp", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Constant", ")", "{", "int64_t", "Value", "=", "int32_t", "(", "cast", "<", "ConstantSDNode", ">", "(", "LowOp", ")", "->", "getZExtValue", "(", ")", ")", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "Value", ")", ")", "return", "Op", ";", "}", "if", "(", "HighOp", ".", "getOpcode", "(", ")", "==", "ISD", "::", "AND", "&&", "HighOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Constant", ")", "{", "ConstantSDNode", "*", "MaskNode", "=", "cast", "<", "ConstantSDNode", ">", "(", "HighOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "uint64_t", "Mask", "=", "MaskNode", "->", "getZExtValue", "(", ")", "|", "Masks", "[", "High", "]", ";", "if", "(", "(", "Mask", ">>", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "HighOp", "=", "HighOp", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "}", "SDLoc", "DL", "(", "Op", ")", ";", "SDValue", "Low32", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TRUNCATE", ",", "DL", ",", "MVT", "::", "i32", ",", "LowOp", ")", ";", "SDValue", "SubReg32", "=", "DAG", ".", "getTargetConstant", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "MVT", "::", "i64", ")", ";" ]
LLVM
X86
CPP
program_repair
CPU
4,295
[ "<FIXS>", "MCRegister", "Reg", "=", "getX86SubSuperRegister", "(", "Op1", ".", "getReg", "(", ")", ",", "is16BitMode", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "<FIXE>" ]
[ "Operands", "[", "<NUM_LIT>", "]", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "Name", ",", "NameLoc", ")", ";", "}", "<BUGS>", "unsigned", "Reg", "=", "getX86SubSuperRegisterOrZero", "(", "Op1", ".", "getReg", "(", ")", ",", "is16BitMode", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "<BUGE>", "Operands", "[", "<NUM_LIT>", "]", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "Reg", ",", "Loc", ",", "Loc", ")", ";", "}", "}" ]
GCC
mn10300
CPP
code_generation
MPU
4,296
[ "const", "char", "*", "mn10300_output_add", "(", "rtx", "operands", "[", "<NUM_LIT>", "]", ",", "bool", "need_flags", ")", "{", "rtx", "dest", ",", "src1", ",", "src2", ";", "unsigned", "int", "dest_regnum", ",", "src1_regnum", ",", "src2_regnum", ";", "enum", "reg_class", "src1_class", ",", "src2_class", ",", "dest_class", ";", "dest", "=", "operands", "[", "<NUM_LIT>", "]", ";", "src1", "=", "operands", "[", "<NUM_LIT>", "]", ";", "src2", "=", "operands", "[", "<NUM_LIT>", "]", ";", "dest_regnum", "=", "true_regnum", "(", "dest", ")", ";", "src1_regnum", "=", "true_regnum", "(", "src1", ")", ";", "dest_class", "=", "REGNO_REG_CLASS", "(", "dest_regnum", ")", ";", "src1_class", "=", "REGNO_REG_CLASS", "(", "src1_regnum", ")", ";", "if", "(", "CONST_INT_P", "(", "src2", ")", ")", "{", "gcc_assert", "(", "dest_regnum", "==", "src1_regnum", ")", ";", "if", "(", "src2", "==", "const1_rtx", "&&", "!", "need_flags", ")", "return", "<STR_LIT>", "inc %0", "<STR_LIT>", ";", "if", "(", "INTVAL", "(", "src2", ")", "==", "<NUM_LIT>", "&&", "!", "need_flags", "&&", "dest_class", "!=", "DATA_REGS", ")", "return", "<STR_LIT>", "inc4 %0", "<STR_LIT>", ";", "gcc_assert", "(", "!", "need_flags", "||", "dest_class", "!=", "SP_REGS", ")", ";", "return", "<STR_LIT>", "add %2,%0", "<STR_LIT>", ";", "}", "else", "if", "(", "CONSTANT_P", "(", "src2", ")", ")", "return", "<STR_LIT>", "add %2,%0", "<STR_LIT>", ";", "src2_regnum", "=", "true_regnum", "(", "src2", ")", ";", "src2_class", "=", "REGNO_REG_CLASS", "(", "src2_regnum", ")", ";", "if", "(", "dest_regnum", "==", "src1_regnum", ")", "return", "<STR_LIT>", "add %2,%0", "<STR_LIT>", ";", "if", "(", "dest_regnum", "==", "src2_regnum", ")", "return", "<STR_LIT>", "add %1,%0", "<STR_LIT>", ";", "if", "(", "TARGET_AM33", "&&", "optimize_insn_for_speed_p", "(", ")", ")", "return", "<STR_LIT>", "add %2,%1,%0", "<STR_LIT>", ";", "if", "(", "src1_class", "!=", "EXTENDED_REGS", "&&", "src2_class", "!=", "EXTENDED_REGS", "&&", "dest_class", "!=", "EXTENDED_REGS", ")", "{", "if", "(", "src1_class", "==", "dest_class", ")", "return", "<STR_LIT>", "mov %1,%0\\n\\tadd %2,%0", "<STR_LIT>", ";", "else", "return", "<STR_LIT>", "mov %2,%0\\n\\tadd %1,%0", "<STR_LIT>", ";", "}", "if", "(", "dest_class", "==", "EXTENDED_REGS", "||", "src1_class", "==", "src2_class", ")", "return", "<STR_LIT>", "add %2,%1,%0", "<STR_LIT>", ";", "if", "(", "src1_class", "==", "EXTENDED_REGS", ")", "return", "<STR_LIT>", "mov %1,%0\\n\\tadd %2,%0", "<STR_LIT>", ";", "else", "return", "<STR_LIT>", "mov %2,%0\\n\\tadd %1,%0", "<STR_LIT>", ";", "}" ]
[ "Output", "an", "addition", "operation", "." ]
GCC
mips
MD
stmt_completion
CPU
4,297
[ "<STR_LIT>", ")", "]", ")" ]
[ "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "GPR", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "pc", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>", "{", "return", "mips_output_equal_conditional_branch", "(", "insn", ",", "operands", ",", "true", ")", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>" ]
GCC
s390
MD
stmt_completion
MPU
4,298
[ ")", "]", ")" ]
[ "(", "define_mode_attr", "type", "[", "(", "TF", "<STR_LIT>", ")", "(", "FPRX2", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "SF", "<STR_LIT>", ")", "(", "TD", "<STR_LIT>", ")", "(", "DD", "<STR_LIT>", ")", "(", "SD", "<STR_LIT>" ]
LLVM
Hexagon
TD
next_suggestion
DSP
4,299
[ "let", "InputType", "=", "<STR_LIT>", ";" ]
[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";" ]