

CQ出版社発行の雑誌「インターフェース」(2019年1月号) を参考に、Ultra96でYOLOv3の高速化をしようと考えています。

現在、高速化用の行列乗算ロジック回路を組み込み、本に乗っていたプログラムをgccでコンパイルして実行ファイルmatrixを作りました。実行すると以下のようになりました。

[code]

    root@xilinx-ultra96-reva-2018_2:/uio_irq_sample# ./matrix 
    NG: hw 0.000000, sw 55551.996094
    NG: hw 0.000000, sw 55634.667969
    NG: hw 0.000000, sw 55717.335938
                   省略
    NG: hw 0.000000, sw 2830176.000000
    NG: hw 0.000000, sw 2835549.500000
    NG: hw 0.000000, sw 2840922.750000
    NG: hw 0.000000, sw 2846296.000000
    OK: 0, NG: 1024, Total: 1024
    
[/code]

このように結果が一致しませんでした。  
もしやられた方がいらっしゃったらアドバイスをお願いします。


CC BY-SA 4.0
2019-11-15T12:34:23.207
60560
2019-11-17T02:13:23.953
2019-11-15T17:32:31.160
3060
31304
question
fpga zynq vivado
行列演算プログラムの結果がソフトウェアと自作IPコアで一致しない


出力が全部０になってるってことはまるっきり間違ってるということになろうかと思いますが。


CC BY-SA 4.0
2019-11-17T02:13:23.953
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2019-11-17T02:13:23.953
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60560
answer