b'\n_START_ARTICLE_\nBiestable\n_START_SECTION_\nBiestable JK activo por flanco\n_START_PARAGRAPH_\nJunto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misi\xc3\xb3n es la de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, seg\xc3\xban sea su dise\xc3\xb1o. Su denominaci\xc3\xb3n en ingl\xc3\xa9s es J-K Flip-Flop Edge-Triggered._NEWLINE_De acuerdo con la tabla de verdad, cuando las entradas J y K est\xc3\xa1n a nivel l\xc3\xb3gico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de basculaci\xc3\xb3n (toggle en ingl\xc3\xa9s)._NEWLINE_Ejemplo: 74LS73\n_START_SECTION_\nEjemplo con componentes discretos\n_START_PARAGRAPH_\nAunque, en general, los biestables utilizados en la pr\xc3\xa1ctica est\xc3\xa1n implementados en forma de circuitos integrados, en la Figura 1 se representa el esquema de un sencillo circuito multivibrador biestable, realizado con componentes discretos, cuyo funcionamiento es el siguiente:_NEWLINE_Al aplicar la tensi\xc3\xb3n de alimentaci\xc3\xb3n (Vcc), los dos transistores iniciar\xc3\xa1n la conducci\xc3\xb3n, ya que sus bases reciben un potencial positivo, TR-1 a trav\xc3\xa9s del divisor formado por R-3, R-4 y R-5 y TR-2 a trav\xc3\xa9s del formado por R-1, R-2 y R-6, pero como los transistores no ser\xc3\xa1n exactamente id\xc3\xa9nticos, por el propio proceso de fabricaci\xc3\xb3n y el grado de impurezas del material semiconductor, uno conducir\xc3\xa1 antes o m\xc3\xa1s r\xc3\xa1pido que el otro._NEWLINE_Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir\xc3\xa1, debido a la mayor ca\xc3\xadda de tensi\xc3\xb3n en R-1, por lo que la tensi\xc3\xb3n aplicada a la base de TR-2 a trav\xc3\xa9s del divisor formado por R-2, R-6, disminuir\xc3\xa1 haciendo que este conduzca menos. Esta disminuci\xc3\xb3n de conducci\xc3\xb3n de TR-2 hace que suba su tensi\xc3\xb3n de colector y por tanto la de base de TR-1, este proceso llevar\xc3\xa1 finalmente al bloqueo de TR-2 (salida Y a nivel alto). _NEWLINE_Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a trav\xc3\xa9s de los condensadores C-1 y C-2 pasar\xc3\xa1 a las bases de ambos transistores. En el caso de TR-1 no tendr\xc3\xa1 m\xc3\xa1s efecto que aumentar su tensi\xc3\xb3n positiva, por lo que este seguir\xc3\xa1 conduciendo. En la base de TR-2 el impulso har\xc3\xa1 que este transistor conduzca, realiz\xc3\xa1ndose un proceso similar al descrito al principio, cuando el que conduc\xc3\xada primero era TR-1, que terminar\xc3\xa1 bloqueando a este y dejando en conducci\xc3\xb3n a TR-2 (salida Y a nivel bajo)._NEWLINE_La secuencia descrita se repetir\xc3\xa1 cada vez que se aplique un impulso en T. La salida cambia de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del siguiente impulso, momento en que volver\xc3\xa1 a cambiar._NEWLINE_La ca\xc3\xadda de tensi\xc3\xb3n en la resistencia com\xc3\xban de emisores (R-7) elimina la indecisi\xc3\xb3n del circuito y aumenta la velocidad de conmutaci\xc3\xb3n.\n_START_SECTION_\nAplicaci\xc3\xb3n\n_START_PARAGRAPH_\nUn biestable puede usarse para almacenar un bit. La informaci\xc3\xb3n contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un car\xc3\xa1cter ASCII en la memoria de un ordenador, o cualquier otra clase de informaci\xc3\xb3n._NEWLINE_Un uso corriente es el dise\xc3\xb1o de m\xc3\xa1quinas de estado finitas electr\xc3\xb3nicas. Los biestables almacenan el estado previo de la m\xc3\xa1quina que se usa para calcular el siguiente._NEWLINE_El T es \xc3\xbatil para contar. Una se\xc3\xb1al repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transici\xc3\xb3n alto-bajo si su entrada T est\xc3\xa1 a nivel 1. La salida de un biestable puede conectarse a la entrada de reloj de la siguiente y as\xc3\xad sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en c\xc3\xb3digo binario del n\xc3\xbamero de ciclos en la primera entrada de reloj hasta un m\xc3\xa1ximo de 2\xe2\x81\xbf\xe2\x81\xbb\xc2\xb9, donde n es el n\xc3\xbamero de biestables usados._NEWLINE_Uno de los problemas con esta configuraci\xc3\xb3n de contador (ripple counter en ingl\xc3\xa9s) es que la salida es moment\xc3\xa1neamente inv\xc3\xa1lida mientras los cambios se propagan por la cadena justo despu\xc3\xa9s de un flanco de reloj. Hay dos soluciones a este problema. La primera, es muestrear la salida s\xc3\xb3lo cuando se sabe que es v\xc3\xa1lida. La segunda, m\xc3\xa1s compleja y ampliamente usada, es utilizar un tipo diferente de contador s\xc3\xadncrono, que tiene una l\xc3\xb3gica m\xc3\xa1s compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reducci\xc3\xb3n de la frecuencia m\xc3\xa1xima a la que puede funcionar._NEWLINE_Una cadena de biestables T como la descrita anteriormente tambi\xc3\xa9n sirve para la divisi\xc3\xb3n de la frecuencia de entrada entre 2\xe2\x81\xbf, donde n es el n\xc3\xbamero de biestables entre la entrada y la \xc3\xbaltima salida.\n_START_SECTION_\nSecuenciaci\xc3\xb3n y metaestabilidad\n_START_PARAGRAPH_\nLos biestables s\xc3\xadncronos son propensos a sufrir un problema denominado metaestabilidad, que ocurre cuando una entrada de datos o de control est\xc3\xa1 cambiando en el momento en el que llega un flanco de reloj. El resultado es que la salida puede comportarse de forma imprevista, tardando muchas veces m\xc3\xa1s de lo normal en estabilizarse al estado correcto, o incluso podr\xc3\xada oscilar repetidas veces hasta terminar en su estado estable. En un ordenador esto puede suponer la corrupci\xc3\xb3n de datos o causar un fallo de programa._NEWLINE_En muchos casos, la metaestabilidad en los biestables se puede evitar asegur\xc3\xa1ndose de que los datos y las entradas de control se mantienen constantes durante un periodo de tiempo especificado antes y despu\xc3\xa9s del flanco de reloj, denominados setup time (t\xe2\x82\x9b\xe1\xb5\xa4) y hold time (t\xe2\x82\x95) respectivamente. Esos tiempos est\xc3\xa1n establecidos en la hoja de datos del dispositivo en cuesti\xc3\xb3n, y son t\xc3\xadpicamente entre unos pocos nanosegundos y unos pocos cientos de picosegundos para dispositivos modernos._NEWLINE_Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los biestables pueden estar conectados a entradas en tiempo real que son as\xc3\xadncronas, y pueden cambiar en cualquier momento fuera del control del dise\xc3\xb1ador. En este caso, lo \xc3\xbanico que puede hacerse es reducir la probabilidad de error a un determinado nivel, dependiendo de la fiabilidad que se desee del circuito. Una t\xc3\xa9cnica para reducir la incidencia es conectar dos o m\xc3\xa1s biestables en cadena, de forma que la salida de una se conecta a la entrada de la siguiente, y con todos los dispositivos compartiendo la misma se\xc3\xb1al de reloj. De esta forma la probabilidad de un suceso metaestable puede reducirse considerablemente, pero nunca podr\xc3\xa1 eliminarse por completo._NEWLINE_Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo los tiempos de setup y hold en todo lo posible, pero incluso estos no pueden eliminar por completo el problema. Esto es debido a que la metaestabilidad es mucho m\xc3\xa1s que un problema de dise\xc3\xb1o. Cuando el flanco de reloj y la entrada de datos est\xc3\xa1n suficientemente juntos, el biestable tiene que elegir el evento que ocurri\xc3\xb3 antes. Y por m\xc3\xa1s r\xc3\xa1pido que se haga el dispositivo, siempre existe la posibilidad de que sucedan lo suficientemente juntos como para que no se pueda detectar cual es el que ocurri\xc3\xb3 primero. As\xc3\xad pues, es l\xc3\xb3gicamente imposible el construir un biestable a prueba de metaestabilidad._NEWLINE_Otro par\xc3\xa1metro temporal importante de un biestable es el retardo reloj-a-salida (clock-to-output tCO) o retardo de propagaci\xc3\xb3n (propagation delay tP), que es el tiempo que el biestable tarda en cambiar su salida tras un flanco de reloj. El tiempo para una transici\xc3\xb3n alto-a-bajo (tPHL) es a veces diferente del de las transiciones de bajo-a-alto (tPLH)._NEWLINE_Cuando se conectan biestables en cadena, es importante asegurar que el tCO del primero es mayor que el hold time (tH) del siguiente, ya que en caso contrario, el segundo biestable no recibir\xc3\xa1 los datos de forma fiable. La relaci\xc3\xb3n entre tCO y tH est\xc3\xa1 garantizada normalmente si ambos biestables son del mismo tipo.'