b'\n_START_ARTICLE_\nCircuito integrado de aplicaci\xc3\xb3n espec\xc3\xadfica\n_START_PARAGRAPH_\nUn circuito Integrado para aplicaciones espec\xc3\xadficas (o ASIC, por sus siglas en ingl\xc3\xa9s) es un circuito integrado hecho a la medida para un uso en particular, en vez de ser concebido para prop\xc3\xb3sitos de uso general. Se usan para una funci\xc3\xb3n espec\xc3\xadfica. Por ejemplo, un chip dise\xc3\xb1ado \xc3\xbanicamente para ser usado en un tel\xc3\xa9fono m\xc3\xb3vil es un ASIC. Por otro lado, los circuitos integrados de la serie 74XX son circuitos l\xc3\xb3gicos (combinacionales o secuenciales) que se pueden utilizar para una multiplicidad de aplicaciones. En un lugar intermedio entre los ASIC y los productos de prop\xc3\xb3sito general est\xc3\xa1n los productos est\xc3\xa1ndar para aplicaciones espec\xc3\xadficas, o ASSP por sus siglas en ingl\xc3\xa9s. _NEWLINE_Con los avances en la miniaturizaci\xc3\xb3n y en las herramientas de dise\xc3\xb1o, la complejidad m\xc3\xa1xima, y por ende la funcionalidad, un ASIC ha crecido desde 5.000 puertas l\xc3\xb3gicas a m\xc3\xa1s de 100 millones. Los ASIC modernos a menudo incluyen procesadores de 32-bit, bloques de memoria RAM, ROM, EEPROM y Flash, as\xc3\xad como otros tipos de m\xc3\xb3dulos. Este tipo de ASIC frecuentemente es llamado sistema en chip, o SoC, por sus siglas en ingl\xc3\xa9s. Los dise\xc3\xb1adores de ASIC digitales usan lenguajes descriptores de hardware (HDL), tales como Verilog o VHDL, para describir la funcionalidad de estos dispositivos. _NEWLINE_Las FPGA (Field Programmable Gate Arrays, matriz de puertas programables) son la versi\xc3\xb3n moderna de los prototipos con puertas l\xc3\xb3gicas de la serie 7400. Contienen bloques de l\xc3\xb3gica programable e interconexiones programables que permiten a un modelo de FPGA ser usada en muchas aplicaciones distintas. Para los dise\xc3\xb1os m\xc3\xa1s peque\xc3\xb1os o con vol\xc3\xbamenes de producci\xc3\xb3n m\xc3\xa1s bajos, las FPGA pueden tener un costo menor que un dise\xc3\xb1o equivalente basado en ASIC, debido a que el costo fijo (el costo para preparar una l\xc3\xadnea de producci\xc3\xb3n para que fabrique un ASIC en particular), es muy alto, especialmente en las tecnolog\xc3\xadas m\xc3\xa1s densas, m\xc3\xa1s de un mill\xc3\xb3n de d\xc3\xb3lares para una tecnolog\xc3\xada de 90nm o menor.\n_START_SECTION_\nHistoria\n_START_PARAGRAPH_\nLos primeros ASIC utilizaban tecnolog\xc3\xada de matriz de puertas. Ferranti fabric\xc3\xb3 tal vez la primera matriz de puertas, la ULA (Uncommitted Logic Array o Matriz l\xc3\xb3gica no fija), alrededor de 1980. El dise\xc3\xb1o a la medida se realizaba al variar la m\xc3\xa1scara de interconexi\xc3\xb3n met\xc3\xa1lica. Las ULAs ten\xc3\xadan complejidades de hasta algunos miles de puertas. Las versiones posteriores fueron m\xc3\xa1s generalizadas, con moldes base configurados tanto por las capas met\xc3\xa1licas como polisilic\xc3\xb3nicas. Algunos moldes base inclu\xc3\xadan elementos de RAM.\n_START_SECTION_\nDise\xc3\xb1o basado en Matriz de Puertas (Gate Array)\n_START_PARAGRAPH_\nEl dise\xc3\xb1o basado en Matriz de Puertas (gate array) es un m\xc3\xa9todo de manufactura en donde las capas difundidas, es decir, los transistores y otros elementos activos est\xc3\xa1n predefinidos, y las obleas que contienen estos dispositivos se mantienen en stock antes de la metalizaci\xc3\xb3n, es decir, desconectadas. El proceso de dise\xc3\xb1o f\xc3\xadsico luego define la interconexi\xc3\xb3n del dispositivo final. Para la mayor\xc3\xada de los fabricantes de ASIC, esto consiste de dos a cinco capas met\xc3\xa1licas, cada una perpendicular a la que la precede. Los costos fijos son mucho m\xc3\xa1s bajos, ya que las m\xc3\xa1scaras litogr\xc3\xa1ficas se requieren s\xc3\xb3lo para las capas met\xc3\xa1licas, y los ciclos productivos son mucho m\xc3\xa1s cortos, ya que la metalizaci\xc3\xb3n es un proceso comparativamente m\xc3\xa1s r\xc3\xa1pido. Tambi\xc3\xa9n es importante para el dise\xc3\xb1ador que con este m\xc3\xa9todo se pueden conseguir retardos de propagaci\xc3\xb3n m\xc3\xadnimos, comparado con las soluciones basadas en FPGA disponibles en el mercado._NEWLINE_Los ASIC basados en matriz de puertas requieren siempre de un compromiso, ya que al determinar la correspondencia de un dise\xc3\xb1o determinado con las obleas que el fabricante tiene es stock, nunca da una utilizaci\xc3\xb3n del 100%. A menudo las dificultades que aparecen al rutear las interconexiones, requieren migrar a un dispositivo con un arreglo m\xc3\xa1s grande, con el consecuente aumento en el costo del dispositivo. Estos problemas frecuentemente son resultado del software utilizado para desarrollar las interconexiones._NEWLINE_En la actualidad, los dise\xc3\xb1os formados solamente por puertas l\xc3\xb3gicas raramente son implementados con Matriz de puertas, y son reemplazados por dispositivos programables, como las FPGA, las cuales pueden ser programadas por el usuario, y el costo fijo asociado es m\xc3\xadnimo, un costo por unidad marginalmente superior, y desempe\xc3\xb1o comparable. Hoy, las Matrices de puertas est\xc3\xa1n evolucionando en ASIC estructurados, que consisten en un gran n\xc3\xbacleo IP (Intellectual Property), como un procesador, una unidad DSP, perif\xc3\xa9ricos, memorias y bloques l\xc3\xb3gicos reconfigurables. Este cambio se debe principalmente a que los ASIC son capaces de integrar estos grandes bloques de sistemas funcionales, y los "sistemas en un chip" (SoC) requieren m\xc3\xa1s que s\xc3\xb3lo bloques l\xc3\xb3gicos._NEWLINE_El t\xc3\xa9rmino "Matriz de puertas" (Gate Array) es casi sin\xc3\xb3nimo del t\xc3\xa9rmino "Semi a la medida" (Semi-Custom). El t\xc3\xa9rmino utilizado depende de qui\xc3\xa9n lo utilice; si se es un ingeniero de proceso, probablemente se utilice el t\xc3\xa9rmino "Semi a la medida", mientras que si se es un dise\xc3\xb1ador a nivel l\xc3\xb3gico, se utiliza "Matriz de puertas" (Gate Array).\n_START_SECTION_\nDise\xc3\xb1o hecho totalmente a la medida (Full Custom Circuits)\n_START_PARAGRAPH_\nPor otro lado, el dise\xc3\xb1o hecho totalmente a la medida define la totalidad de las capas litogr\xc3\xa1ficas del dispositivo. Este se utiliza tanto para el dise\xc3\xb1o de ASIC como para el dise\xc3\xb1o de productos est\xc3\xa1ndares._NEWLINE_Los beneficios de este m\xc3\xa9todo usualmente incluye un \xc3\xa1rea reducida (y consecuentemente costos por unidad menores), mejoras en el desempe\xc3\xb1o y tambi\xc3\xa9n la habilidad de integrar componentes anal\xc3\xb3gicos y otros componentes pre-dise\xc3\xb1ados, como son los microprocesadores que forman un SoC._NEWLINE_Las desventajas del dise\xc3\xb1o totalmente a la medida son un costo y tiempo de desarrollo mayores, costos fijos mayores, mayor complejidad del software CAD y la necesidad de habilidades mucho mayores por parte del equipo de dise\xc3\xb1o._NEWLINE_Sin embargo, para dise\xc3\xb1os puramente digitales, las librer\xc3\xadas de "celdas est\xc3\xa1ndares", junto con los sistemas CAD modernos, pueden ofrecer ventajas considerables en t\xc3\xa9rminos de costos y desempe\xc3\xb1o junto a un bajo riesgo. Las herramientas de layout autom\xc3\xa1tico son r\xc3\xa1pidas y f\xc3\xa1ciles de usar, y ofrecen la posibilidad de optimizar manualmente cualquier aspecto que limite el desempe\xc3\xb1o del dise\xc3\xb1o.\n_START_SECTION_\nDise\xc3\xb1o estructurado (Structured Array)\n_START_PARAGRAPH_\nEl dise\xc3\xb1o estructurado de ASIC es una expresi\xc3\xb3n ambigua, con diferentes significados dependiendo del contexto. \xc3\x89ste es un t\xc3\xa9rmino relativamente nuevo en la industria, lo que explica que haya variaciones en su definici\xc3\xb3n. Sin embargo, la premisa b\xc3\xa1sica es que tanto el ciclo de manufactura como el ciclo de dise\xc3\xb1o se reducen comparado con los ASIC basados en celdas, gracias a la existencia de capas met\xc3\xa1licas predefinidas (que reducen el tiempo de fabricaci\xc3\xb3n), y una pre-caracterizaci\xc3\xb3n de lo que est\xc3\xa1 en el silicio (lo que reduce el tiempo de dise\xc3\xb1o)._NEWLINE_Una definici\xc3\xb3n establece que en un dise\xc3\xb1o ASIC estructurado, las m\xc3\xa1scaras de las capas l\xc3\xb3gicas est\xc3\xa1n predefinidas por el vendedor del ASIC (en algunos caso por un tercero). El dise\xc3\xb1o se realiza al crear capas de metal hechas a la medida, que crean conexiones entre los elementos predefinidos de las capas inferiores. La tecnolog\xc3\xada de "ASIC estructurados" es vista como el puente que une la barrera entre las FPGA y los dise\xc3\xb1os ASIC de celdas est\xc3\xa1ndares. Debido a que s\xc3\xb3lo un n\xc3\xbamero peque\xc3\xb1o de las capas del chip deben ser producidas a la medida, los "ASIC estructurados" tienen costos fijos menores que los chip basados en celdas est\xc3\xa1ndares o hechos totalmente a la medida, los que requieren producir un conjunto completo de m\xc3\xa1scaras para cada dise\xc3\xb1o. Esto corresponde, en efecto, a la misma definici\xc3\xb3n de una Matriz de Puertas._NEWLINE_Lo que hace a los ASIC estructurados diferente de las matrices de puertas es que en estas \xc3\xbaltimas, las capas met\xc3\xa1licas predefinidas sirven para acelerar el proceso de fabricaci\xc3\xb3n. En los ASIC estructurados, la metalizaci\xc3\xb3n predefinida sirve principalmente para reducir el costo del conjunto de m\xc3\xa1scaras, y tambi\xc3\xa9n se utiliza para reducir el ciclo de desarrollo. Por ejemplo, en un dise\xc3\xb1o basado en celdas o en matriz de puertas, el usuario a menudo debe dise\xc3\xb1ar la alimentaci\xc3\xb3n, el reloj y las estructuras de prueba; \xc3\xa9stas est\xc3\xa1n predefinidas en la mayor\xc3\xada de los ASIC estructurados, lo que se traduce en un ahorro de tiempo y costos. Asimismo, las herramientas utilizadas para los ASIC estructurados pueden reducir sustancialmente y facilitar el dise\xc3\xb1o, ya que la herramienta no tienen que realizar todas las funciones necesarias para los ASIC basados en celdas. En algunos casos, los vendedores de ASIC estructurados requieren de herramientas hechas a la medida para usar sus dispositivos, lo que tambi\xc3\xa9n permite acelerar la manufactura._NEWLINE_Otro aspecto importante sobre los ASIC estructurados es que permiten el uso de IP que son comunes a ciertas aplicaciones, o segmentos de la industria, en vez de ser dise\xc3\xb1ados. Al construir la IP directamente en la arquitectura, el dise\xc3\xb1ador puede nuevamente ahorrar tanto tiempo como dinero, comparado con el dise\xc3\xb1o de IP en ASIC basadas es celdas._NEWLINE_El mejor consejo es leer cuidadosamente como el vendedor define un ASIC estructurado en particular, ya que existen diferencias significativas entre las ofertas de los distintos vendedores.\n_START_SECTION_\nBiblioteca de celdas, dise\xc3\xb1o basado en IP, macros\n_START_PARAGRAPH_\nLas bibliotecas de celdas de primitivos l\xc3\xb3gicos, com\xc3\xbanmente son suministrados por el fabricante del dispositivo como parte de sus servicios. Aunque no tienen un costo adicional, se entregan bajo un acuerdo de confidencialidad y ser\xc3\xa1n considerados como propiedad intelectual del fabricante. Usualmente su dise\xc3\xb1o f\xc3\xadsico estar\xc3\xa1 predefinido, por lo cual se denominan "macros duros"._NEWLINE_Pero lo que la mayor\xc3\xada de los ingenieros entiende como "propiedad intelectual" son los n\xc3\xbacleos IP, dise\xc3\xb1os comprados a terceros como subcomponentes de un ASIC m\xc3\xa1s grande. Pueden suministrarse como una descripci\xc3\xb3n HDL (a menudo denominadas "macros blandos"), o como un dise\xc3\xb1o totalmente ruteado que puede ser impreso directamente en la m\xc3\xa1scara del ASIC. Actualmente muchas organizaciones venden estas IP predise\xc3\xb1adas, y las organizaciones m\xc3\xa1s grandes pueden tener un departamento completo para producir estas IP para el resto de la organizaci\xc3\xb3n. Por ejemplo, uno puede comprar CPUs, ethernet, USB o interfaces telef\xc3\xb3nicas. De hecho, el amplio rango de funciones disponibles en la actualidad es un factor significativo en el aumento de la electr\xc3\xb3nica en los a\xc3\xb1os 1990 y 2000; como crear propiedad intelectual toma mucho tiempo y dinero, su reutilizaci\xc3\xb3n y desarrollos posteriores, reduce dr\xc3\xa1sticamente los ciclos de los productos y mejora su calidad._NEWLINE_Los macros suaves a menudo no dependen del proceso, es decir, pueden ser fabricados en un amplio rango de procesos de manufactura y por diferentes empresas._NEWLINE_Los macros duros est\xc3\xa1n limitados a un proceso, y es necesario esfuerzos adicionales para migrarlos a otros procesos o empresas.\n_START_SECTION_\nFPGA\n_START_PARAGRAPH_\nLas FPGA (Field Programmable Gate Array, matriz de puertas programables) se asemejan a las matrices de puertas pero son programables por el usuario en lugar de fabricadas a medida para cada aplicaci\xc3\xb3n. Aunque su densidad siempre ser\xc3\xa1 menor consiguen integrar un gran n\xc3\xbamero de puertas, en el 2008 son asumibles dise\xc3\xb1os en 65nm con m\xc3\xa1s de 10 millones de puertas, decenas de megabits de RAM e incluso varios procesadores, esto las hace suficientes para la mayor\xc3\xada de aplicaciones. La ley de Moore y el creciente coste de inversi\xc3\xb3n de las tecnolog\xc3\xadas juega a su favor y hace que su cuota de mercado crezca consistentemente cada a\xc3\xb1o. Ver el art\xc3\xadculo dedicado a las FPGA\n_START_SECTION_\nObleas multiproyecto\n_START_PARAGRAPH_\nAlgunos fabricantes ofrecen obleas multiproyecto, MPW por sus siglas en ingl\xc3\xa9s, como un m\xc3\xa9todo para obtener prototipos de bajo costo. A menudo llamados ""shuttles"", estos MPW, que contienen varios dise\xc3\xb1os, se fabrican a intervalos regulares, com\xc3\xbanmente con poca responsabilidad por parte del fabricante. El contrato incluye el ensamblaje de un pu\xc3\xb1ado de dispositivos. El servicio incluye el suministro de una base de datos de dise\xc3\xb1os f\xc3\xadsicos. El fabricante es a menudo llamado como "fundici\xc3\xb3n de silicio", debido a la poca participaci\xc3\xb3n que tienen durante el proceso.'