b'\n_START_ARTICLE_\nControlador de memoria\n_START_PARAGRAPH_\nEl controlador de memoria es un circuito electr\xc3\xb3nico digital que se encarga de gestionar el flujo de datos entre el procesador y la memoria. Puede ser independiente o integrado en otro chip como en el encapsulado del procesador._NEWLINE_Tradicionalmente Intel ha colocado el controlador de memoria independiente, localizado en el northbridge de la placa base, aunque muchos modelos como DEC/Compaq, Alpha 21364, AMD Athlon 64, AMD Opteron, IBM POWER5, Sun Microsystems UltraSPARC T1, y m\xc3\xa1s recientemente algunos modelos de Intel Nehalem integran el controlador de memoria dentro de la misma c\xc3\xa1mara del procesador; sin embargo la tendencia es integrarlo en el mismo encapsulado del procesador. Todo ello con el objetivo de reducir la latencia y el consumo._NEWLINE_Sin embargo este m\xc3\xa9todo de integraci\xc3\xb3n lastra a renovar los controladores seg\xc3\xban avanza la tecnolog\xc3\xada de las memorias._NEWLINE_Realmente, el concepto de integraci\xc3\xb3n no es una idea nueva, varios modelos de procesadores de la d\xc3\xa9cada de 1990, como los DEC Alpha 21066 y HP PA-7300LC ya integraban el controlador de memoria dentro de su procesador, aunque no con el prop\xc3\xb3sito de ganancia de rendimiento, sino m\xc3\xa1s bien para ahorrar costes eliminando la necesidad de un chip externo.\n_START_SECTION_\nProp\xc3\xb3sito\n_START_PARAGRAPH_\nLos controladores de memoria contienen los elementos necesarios para leer y escribir en la DRAM y actualizar la memoria RAM mediante env\xc3\xado de impulsos de corriente a trav\xc3\xa9s de todo el dispositivo. Si no se actualizase, la DRAM perder\xc3\xada los datos escritos en los condensadores al dejar escapar la carga en menos de una fracci\xc3\xb3n de segundo. Seg\xc3\xban las normas de JEDEC, dichas cargas no se escapan con menos de 64 milisegundos_NEWLINE_La lectura y escritura en la DRAM se realiza mediante unas direcciones f\xc3\xadsicas de columnas y filas a trav\xc3\xa9s de un circuito multiplexor, donde posteriormente un demultiplexor se encarga de seleccionar la celda a la que se desee acceder, al enviar los datos desde la DRAM necesita volver a pasar por el multiplexor con el fin de reducir el ancho de bus de la operaci\xc3\xb3n._NEWLINE_El ancho de bus se define como el n\xc3\xbamero de l\xc3\xadneas paralelas dispuestas para poder comunicarse con las celdas. Este ancho se construye de 8 bits hasta de 512 bits, presentes t\xc3\xadpicamente en ordenadores que requieren una ingente cantidad de transferencia de datos, o m\xc3\xa1s com\xc3\xbanmente en las tarjetas gr\xc3\xa1ficas. En \xc3\xa9stas \xc3\xbaltimas se suelen agrupar en varios chips de 64 bits que trabajan conjuntamente para lograr una suma mayor.'