b'\n_START_ARTICLE_\nSDR SDRAM\n_START_PARAGRAPH_\nSDR SDRAM (de las siglas en Ingl\xc3\xa9s Single Data Rate Synchronous Dynamic Random-Access Memory) es un tipo de memoria RAM, de la familia de las SDRAM usadas ya desde principios de 1970.\xe2\x80\x8b\xe2\x80\x8b\n_START_SECTION_\nVisi\xc3\xb3n general\n_START_PARAGRAPH_\nLas memorias SDR SDRAM son  memorias s\xc3\xadncronas, con tiempos de acceso de entre 25 y 10 ns y que se presentan en m\xc3\xb3dulos DIMM de 168 contactos. _NEWLINE_Est\xc3\xa1 muy extendida la creencia de que se llama SDRAM a secas, y que la denominaci\xc3\xb3n SDR SDRAM es para diferenciarla de la memoria DDR, pero no es as\xc3\xad, simplemente se extendi\xc3\xb3 muy r\xc3\xa1pido la denominaci\xc3\xb3n incorrecta. El nombre correcto es SDR SDRAM ya que ambas (tanto la SDR como la DDR) son memorias s\xc3\xadncronas din\xc3\xa1micas. El tama\xc3\xb1o m\xc3\xa1ximo de memoria en este tipo de RAM es de 512mb.\n_START_SECTION_\nHistoria\n_START_PARAGRAPH_\nFueron utilizadas en los microprocesadores Pentium II, Pentium III, as\xc3\xad como en los AMD K6, AMD Athlon K7 y Duron.\xe2\x80\x8b\n_START_SECTION_\nDDR SDRAM\n_START_PARAGRAPH_\nDDR SDRAM (de las siglas en Ingl\xc3\xa9s Double Data Rate Synchronous Dynamic Random-Access Memory) conocida tambi\xc3\xa9n como memorias DIMM, sucesoras de las memorias SIM de 72 pines. Es un tipo de memoria RAM, de la familia de las SDRAM.\n_START_SECTION_\nVersi\xc3\xb3n detallada\n_START_PARAGRAPH_\nLos chips est\xc3\xa1n hechos con una variedad de tama\xc3\xb1os de bus de datos (los m\xc3\xa1s comunes de 4, 8 \xc3\xb3 16 bits), pero los chips son generalmente montados en m\xc3\xb3dulos DIMM de 168 pines que leen o escriben 64 (sin correcci\xc3\xb3n de errores) o 72 (con correcci\xc3\xb3n de errores) bits a la vez. _NEWLINE_El uso del bus de datos es complejo y requiere un controlador de memoria DRAM complejo, ya que los datos a escribir en la memoria DRAM deben presentarse en el mismo ciclo que el comando de escritura, pero la lectura produce una salida 2 o 3 ciclos despu\xc3\xa9s del comando correspondiente. El controlador de memoria DRAM debe asegurarse de que el bus de datos nunca se requiere para escritura y lectura simult\xc3\xa1neamente_NEWLINE_Las frecuencias t\xc3\xadpicas de la SDR SDRAM son de 66, 100 y 133 MHz (periodos de 15, 10, y 7,5 ns). Frecuencias de reloj de hasta 150 MHz estaban disponibles para los entusiastas del rendimiento.'