b'\n_START_ARTICLE_\nSGI Challenge\n_START_SECTION_\nModelos\n_START_PARAGRAPH_\nHay tres modelos distintivos del Challenge. El primer modelo, simplemente conocido como "Challenge", utiliz\xc3\xb3 el procesador R4400 de 64 bits. Con la introducci\xc3\xb3n del R8000, el Challenge se actualiz\xc3\xb3 para admitir m\xc3\xa1s procesadores y memoria, adem\xc3\xa1s de ofrecer soporte para este nuevo procesador. Tales sistemas son conocidos como el "POWER Challenge". Durante los \xc3\xbaltimos a\xc3\xb1os de la vida \xc3\xbatil de la arquitectura Challenge, la l\xc3\xadnea se actualiz\xc3\xb3 para admitir microprocesadores R10000. Los sistemas Challenge m\xc3\xa1s antiguos que usaban el R10000 se conoc\xc3\xadan como el "Challenge 10000", mientras que los sistemas POWER Challenge m\xc3\xa1s nuevos que usaban el R10000 se conoc\xc3\xadan como el "POWER Challenge 10000". _NEWLINE_Los modelos con el sufijo "GR" (para "Graphics Ready") podr\xc3\xadan admitir los subsistemas de gr\xc3\xa1ficos RealityEngine e InfiniteReality . Los modelos est\xc3\xa1ndar eran servidores o supercomputadores sin soporte de gr\xc3\xa1ficos.\n_START_SECTION_\nCHALLENGEarray\n_START_PARAGRAPH_\nCHALLENGEarray y POWER CHALLENGEarray es un grupo de servidores Challenge o POWER Challenge respectivamente. El CHALLENGEarray admite de 2 a 288 procesadores R10000, mientras que el POWER CHALLENGEarray admite de 2 a 144 procesadores R8000 y hasta 128 GB de memoria. El POWER CHALLENGEarray se introdujo el 15 de noviembre de 1994.\n_START_SECTION_\nOtros modelos\n_START_PARAGRAPH_\nOtros sistemas de Silicon Graphics que usaron la marca "Challenge" fueron el Challenge M y el Challenge S. Estos sistemas fueron reempaquetados de las estaciones de trabajo Silicon Graphics Indigo2 e Indy que no estaban configuradas con el hardware de gr\xc3\xa1ficos que las hizo \xc3\xbatiles como estaciones de trabajo. Estos sistemas fueron los Desaf\xc3\xados solo de nombre y no tienen similitud arquitect\xc3\xb3nica con los Challenge multiprocesador, aunque ten\xc3\xadan casos con el mismo tono azul que los Desaf\xc3\xados adecuados. Se marcaron como tales para que los sistemas se comercialicen como parte de la familia de servidores Challenge, posicionados como servidores de nivel de entrada.\n_START_SECTION_\nDescripci\xc3\xb3n\n_START_PARAGRAPH_\nLa versi\xc3\xb3n de escritorio es predominantemente negro con una franja azul vertical en el lado derecho. El gabinete para montaje en bastidor es negro, pero el frente es azul con una franja negra horizontal en el medio donde est\xc3\xa1 montada la pantalla del controlador del sistema. Los sistemas de escritorio tienen un ancho de 54 cm (21 pulgadas), una altura de 65 cm (26 pulgadas), una profundidad de 74 cm (29 pulgadas) y pesa un m\xc3\xadnimo de 89 kg (195 libras).\xe2\x80\x8b Los sistemas de montaje en bastidor tienen un ancho de 69 cm (27 pulgadas), una altura de 159 cm (62,3 pulgadas), una profundidad de 122 cm (48 pulgadas) y pesa un m\xc3\xa1ximo de 544 kg (1200 libras).\xe2\x80\x8b _NEWLINE_Los sistemas de montaje en bastidor tienen una fuente de alimentaci\xc3\xb3n de 1.900 vatios.\n_START_SECTION_\nArquitectura\n_START_PARAGRAPH_\nEl Challenge es una computadora multiprocesador multiprocesador de memoria compartida. El sistema se basa en nodos, que se implementan como placas que se conectan a un plano medio que contiene ranuras Ebus y al bus POWERpath-2, un bus del sistema en el que los nodos usan para comunicarse con otros nodos. El bus POWERpath-2 consta de una ruta de 256 bits para datos y una ruta de 40 bits para direccionar a 47.6 MHz (ciclo de 21 nanosegundos), que proporciona 1.2 GB/s de ancho de banda sostenido. _NEWLINE_El plano medio en los modelos DM y L contiene cinco ranuras Ebus que pueden admitir una combinaci\xc3\xb3n de tres CPU, una memoria o dos placas de interfaz POWERchannel-2. El plano medio tambi\xc3\xa9n contiene cinco ranuras de expansi\xc3\xb3n VME. _NEWLINE_El plano medio en los modelos XL contiene quince ranuras Ebus que pueden admitir una combinaci\xc3\xb3n de nueve CPU, ocho memorias o cinco placas de interfaz POWERchannel-2. El plano medio tambi\xc3\xa9n contiene seis ranuras de expansi\xc3\xb3n VME y tres ranuras de alimentaci\xc3\xb3n para placas.\n_START_SECTION_\nPlacas\n_START_PARAGRAPH_\nEl Challenge utiliza un conjunto de placas conocido como POWERpath-2, cuyo c\xc3\xb3digo se denomina "Everest". Las tarjetas que conforman este conjunto de tarjetas son las tarjetas de CPU IP19, IP21, IP25, la tarjeta de memoria MC3 y la tarjeta de interfaz ICH2 POWERCHannel-2.\n_START_SECTION_\nPlacas de CPU\n_START_PARAGRAPH_\nLa placa de la CPU contiene los microprocesadores. Hay tres modelos de placas de CPU, la IP19, la IP21 y la IP25. El IP19 se puede configurar con dos o cuatro microprocesadores R4400. Tambi\xc3\xa9n contiene cinco ASIC de interfaz de CPU, cuatro para implementar la ruta de datos y uno para implementar la ruta de direcci\xc3\xb3n. Estos ASIC contienen un promedio de 80,000 puertos cada uno.\xe2\x80\x8b El IP21 admite el microprocesador R8000 y se puede configurar con uno o dos de estos microprocesadores. El IP25 soporta microprocesadores R10000.\n_START_SECTION_\nMC3\n_START_PARAGRAPH_\nLa memoria es proporcionada por la placa de memoria MC3, que contiene treinta y dos ranuras de m\xc3\xb3dulo de memoria en l\xc3\xadnea (SIMM) y dos controladores de hoja. SIMM con correcci\xc3\xb3n de errores (FPM) de modo de p\xc3\xa1gina r\xc3\xa1pida (FPM) con capacidades de 16 MB (conocido como el SIMM de "alta densidad") y 64 MB (conocido como SIMM "superdensidad") son compatibles, permite que la placa proporcione 64 MB a 2 GB de memoria. Los SIMMs se instalan en grupos de cuatro. _NEWLINE_La memoria est\xc3\xa1 organizada en ocho bancos, con cuatro bancos formando una hoja. La memoria se puede intercalar si hay dos o m\xc3\xa1s hojas presentes en el sistema. El bus de memoria tiene una anchura de 576 bits, con una ruta de 512 bits para datos y una ruta de 64 bits para ECC. La memoria es controlada por los dos controladores de hoja. Cada controlador de hoja gestiona cuatro bancos de memoria y la mitad de una transacci\xc3\xb3n de memoria. Por lo tanto, est\xc3\xa1 conectado a 256 bits del bus de memoria y 128 bits del bus POWERpath-2.\xe2\x80\x8b _NEWLINE_Las transacciones de memoria tienen un ancho de 128 bytes, el mismo ancho que la l\xc3\xadnea de cach\xc3\xa9 de los microprocesadores MIPS utilizados. Una lectura de memoria se completa en dos ciclos del reloj de memoria, y los controladores de hoja la almacenan temporalmente antes de colocarla en un bus enviado por el bus POWERpath-2 en cuatro ciclos del reloj del bus POWERpath-2.\xe2\x80\x8b _NEWLINE_Los SIMM est\xc3\xa1n protegidos por ECC, y la implementaci\xc3\xb3n de ECC puede corregir errores de un solo bit y detectar errores de doble bit. Los SIMM tambi\xc3\xa9n contienen circuitos de autoprueba incorporados, que prueban el SIMM durante el encendido o reinicio y alertan el firmware, lo que desactiva el banco de memoria que contiene alg\xc3\xban SIMM defectuoso, si se detectan fallas.\xe2\x80\x8b'