SystemVerilog
SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE).

Historique 
En 2020, le langage en était à la septième révision en 20 ans avec IEEE 1800-2017 publié en février 2018. Le développement de la norme est fait de façon transparente et collaborative, via le site accellera.mantishub.io

Description 
Les fichiers de fonctions de SystemVerilog on l'extension .sv pour la partie logique et .svr pour la partie réelle. .

Le logiciel libre de simulation, Verilator supporte ce langage.

Annexes

Références

Bibliographie

Liens externes 
 https://accellera.mantishub.io — Site du développement de la norme
 
 

Conception électronique
Langage informatique
Langage de vérification de matériel