title: 32 bits data_in and CRC7 VHDL code
body: <p>I would like to check if my code is correct for this</p>
  
  <pre><code>32 bits data_in
  7 bits CRC
  </code></pre>
  
  <p>Please help me check and if possible explain me how does this code works.</p>
  
  <pre><code>library ieee;
  use ieee.std_logic_1164.all;
  
  entity CRC7_32 is
  port (data_in : in std_logic_vector (31 downto 0);
  crc_en , rst, clk : in std_logic;
  crc_out : out std_logic_vector (6 downto 0));
  
  end CRC7_32;
  
  architecture behavior of CRC7_32 is
  
  signal crc_block: std_logic_vector (6 downto 0);
  signal crc_next_state: std_logic_vector (6 downto 0);
  
  begin
  
  crc_out &lt;= crc_block;
  
  crc_next_state(0) &lt;= crc_block(5) xor crc_block(6) xor data_in(0) xor data_in(4) xor data_in(7) xor data_in(8) xor data_in(12) xor data_in(14) xor data_in(15) xor data_in(16) xor data_in(18) xor data_in(20) xor data_in(21) xor data_in(23) xor data_in(24) xor data_in(30) xor data_in(31);
  crc_next_state(1) &lt;= crc_block(6) xor crc_block(0) xor data_in(1) xor data_in(5) xor data_in(8) xor data_in(9) xor data_in(13) xor data_in(15) xor data_in(16) xor data_in(17) xor data_in(19) xor data_in(21) xor data_in(22) xor data_in(24) xor data_in(25) xor data_in(31);
  crc_next_state(2) &lt;= crc_block(0) xor crc_block(1) xor data_in(2) xor data_in(6) xor data_in(9) xor data_in(10) xor data_in(14) xor data_in(16) xor data_in(17) xor data_in(18) xor data_in(20) xor data_in(22) xor data_in(23) xor data_in(25) xor data_in(26);
  crc_next_state(3) &lt;= crc_block(1) xor crc_block(2) xor crc_block(5) xor crc_block(6) xor data_in(0) xor data_in(3) xor data_in(4) xor data_in(8) xor data_in(10) xor data_in(11) xor data_in(12) xor data_in(14) xor data_in(16) xor data_in(17) xor data_in(19) xor data_in(20) xor data_in(26) xor data_in(27) xor data_in(30) xor data_in(31);
  crc_next_state(4) &lt;= crc_block(2) xor crc_block(3) xor crc_block(6) xor data_in(1) xor data_in(4) xor data_in(5) xor data_in(9) xor data_in(11) xor data_in(12) xor data_in(13) xor data_in(15) xor data_in(17) xor data_in(18) xor data_in(20) xor data_in(21) xor data_in(27) xor data_in(28) xor data_in(31);
  crc_next_state(5) &lt;= crc_block(3) xor crc_block(4) xor data_in(2) xor data_in(5) xor data_in(6) xor data_in(10) xor data_in(12) xor data_in(13) xor data_in(14) xor data_in(16) xor data_in(18) xor data_in(19) xor data_in(21) xor data_in(22) xor data_in(28) xor data_in(29);
  crc_next_state(6) &lt;= crc_block(4) xor crc_block(5) xor data_in(3) xor data_in(6) xor data_in(7) xor data_in(11) xor data_in(13) xor data_in(14) xor data_in(15) xor data_in(17) xor data_in(19) xor data_in(20) xor data_in(22) xor data_in(23) xor data_in(29) xor data_in(30);
  
  process (clk,rst)
  
  begin
  
  if (rst = '1') then
  crc_block &lt;= b"0000000";
  elsif (clk'EVENT and clk = '1') then
  if (crc_en = '1') then
  crc_block &lt;= crc_next_state;
  end if;
  end if;
  end process;
  end architecture behavior;
  </code></pre>