anchor.diff:     Clock sys_clk_p,     Clock sys_clk_n,
      Clock io_vita_clk_out_p, Clock io_vita_clk_out_n,
      Reset pci_sys_reset_n)
  -   (PcieTop#(ImageonVita));
  +   (PcieTop#(ImageCapturePins));
   
      let top <- mkPcieTopFromPortal(pci_sys_clk_p, pci_sys_clk_n, sys_clk_p, sys_clk_n,
   				  io_vita_clk_out_p, io_vita_clk_out_n,
  
positive.code: // SOFTWARE.
  
  import Vector            :: *;
  import Connectable       :: *;
  import Xilinx            :: *;
  import XilinxCells       :: *;
  
negative.code:    X7PcieSplitter#(PcieLanes) x7pcie <- mkX7PcieSplitter(pci_sys_clk_p, pci_sys_clk_n, sys_clk_p, sys_clk_n, pci_sys_reset_n,
  							 contentId );
     
     // instantiate user portals
     Clock io_vita_clk <- XilinxCells::mkClockIBUFDS(io_vita_clk_out_p, io_vita_clk_out_n);
     let portalTop <- mkPortalTop(x7pcie.clock200, io_vita_clk, clocked_by x7pcie.clock125, reset_by x7pcie.portalReset);
  