b'\n_START_ARTICLE_\nIntel Core Microarchitecture\n_START_SECTION_\nCardini dell\'architettura "Core"\n_START_PARAGRAPH_\nL\'architettura "Core" affonda le proprie radici nella filosofia alla base del progetto Banias, il primo Pentium M delle piattaforme Centrino, che \xc3\xa8 stato il primo progetto in cui Intel si \xc3\xa8 preoccupata di ottimizzare il consumo energetico pur mantenendo un elevato livello di prestazioni._NEWLINE_La prima versione della piattaforma "Core" era basata su processori dual core costruiti a 65 nm. Successivamente, a fine 2007 sono arrivati i primi processori a 45 nm, Penryn, Wolfdale e Yorkfield che continuano ad essere basati sull\'architettura "Core", sebbene in una versione rivista e migliorata, chiamata da Intel come "Enhanced Intel Core Microarchitecture"._NEWLINE_La nuova architettura "Core" ha visto l\'introduzione di 6 grandi innovazioni rispetto al passato, descritte brevemente di seguito; per alcune di queste non si tratta in realt\xc3\xa0 di un vero e proprio "debutto", in quanto erano state testate anticipatamente nel progetto Core Duo Yonah, predecessore di Merom nello sviluppo della piattaforma Centrino Duo. Attraverso l\'architettura "Core" per\xc3\xb2 esse sono state ulteriormente rifinite cos\xc3\xac da poter trovare la propria collocazione definitiva in un progetto di ampie dimensioni.\n_START_SECTION_\nWide Dynamic Execution\n_START_PARAGRAPH_\nAttraverso questa tecnologia \xc3\xa8 possibile eseguire pi\xc3\xb9 istruzioni per ciclo di clock rispetto a quanto era possibile nei processori basati sulle architetture precedenti. Ogni core pu\xc3\xb2 ora completare 4 istruzioni contemporaneamente, contro le 3 consentite da NetBurst. La lunghezza della pipeline si \xc3\xa8 accorciata molto rispetto a quella impiegata precedentemente, infatti il primo processore Netburst, ovvero il Pentium 4 Willamette, aveva una pipeline a 20 stadi che erano poi saliti a ben 31, nell\'ultima evoluzione del Pentium 4, il core Prescott. L\'architettura "Core" invece riprende la pipeline sviluppata gi\xc3\xa0 per il processore Yonah ed \xc3\xa8 a 14 stadi. \xc3\x88 necessario sottolineare come una pipeline pi\xc3\xb9 corta sia meno vulnerabile ai salti nella successione di istruzioni e nella lettura di dati dalla memoria RAM, anche se rende pi\xc3\xb9 difficile raggiungere frequenze di clock elevate: si tratta "solo" di trovare il giusto bilanciamento._NEWLINE_All\'interno di questa tecnologia ne trova posto anche un\'altra chiamata "Macro-Fusion" che consente, secondo Intel, di unire tra loro alcune istruzioni per ottenere un\'elaborazione pi\xc3\xb9 veloce. In pratica se su 10 istruzioni processate, 2 possono essere fuse tra loro, il processore eseguir\xc3\xa0 8 istruzioni "semplici" e una aggregata attraverso proprio la tecnica "Macro-Fusion", ottenendo un aumento di prestazioni di circa il 10%.\n_START_SECTION_\nAdvanced Digital Media Boost\n_START_PARAGRAPH_\nLe operazioni svolte dai set di istruzioni SIMD che Intel ha sviluppato nel corso degli anni e che sono stati implementati anche nell\'architettura "Core", vale a dire MMX, SSE, SSE2 e SSE3, sono state ulteriormente velocizzate. Ora \xc3\xa8 possibile eseguire le istruzioni a 128 bit (in realt\xc3\xa0 vengono uniti 4 elementi vettoriali a 32 bit in un unico blocco da 128 bit) SSE, SSE2 e SSE3 in un solo ciclo di clock, grazie alla presenza di ben 3 ALU (Arithmetical Logical Unit).\n_START_SECTION_\nAdvanced Smart Cache\n_START_PARAGRAPH_\nAnche in questo caso si tratta di una tecnologia che Intel ha testato gi\xc3\xa0 con il processore Yonah; La cache L2 di un processore dual core viene finalmente condivisa da ciascun core. I vantaggi di tale tecnologia sono molteplici, infatti se da una parte viene minimizzato il traffico di dati sul bus rispetto ad una soluzione dual core a 2 cache separate, dall\'altra consente ad un core di utilizzare l\'intera cache nel caso in cui l\'altro core fosse al momento inattivo, cosa che pu\xc3\xb2 facilmente accadere con tutte quelle applicazioni che non sono in grado di sfruttare la presenza di pi\xc3\xb9 di un core in un sistema. Un altro vantaggio che deriva da questo tipo di implementazione \xc3\xa8 l\'impossibilit\xc3\xa0 che uno stesso dato possa essere duplicato nella cache L2, cosa che poteva accadere con i Pentium D dove le cache, essendo separate per ciascun core, potevano contenere dati replicati.\n_START_SECTION_\nSmart Memory Access\n_START_PARAGRAPH_\nLa presenza di una cache L2 unificata di grandi dimensioni richiede una maggiore attenzione nel suo sfruttamento per non limitarne l\'efficienza. Un processore dual core basato sulla nuova architettura integra 8 unit\xc3\xa0 prefetcher: pi\xc3\xb9 precisamente, si tratta di 2 data prefetcher e 1 istruction prefetcher per ciascun core e altri 2 prefetcher come parte della cache L2 condivisa. Lo scopo del prefetcher \xc3\xa8 quello di leggere i dati all\'interno di un\'unit\xc3\xa0 ad alto livello usando un algoritmo invasivo. Questo \xc3\xa8 progettato per fornire dati che devono essere forniti velocemente, riducendo le latenze e incrementando l\'efficienza. I prefetchers di memoria monitorizzano costantemente i modelli d\'accesso di memoria, tentando di prevedere se qualche dato possa essere inserito nella cache L2, nel caso in cui questi dati possano essere richiesti successivamente._NEWLINE_Attraverso altri miglioramenti vari, si \xc3\xa8 potuto ottenere un generale abbassamento delle latenze di accesso alla memoria RAM: accade spesso infatti, che il caricamento delle istruzioni debba attendere l\'esecuzione di altre istruzioni. Il cosiddetto "Memory Disambiguation Predictor" dovrebbe limitare al massimo la possibilit\xc3\xa0 di ambiguit\xc3\xa0 della memoria in modo da sfruttare meglio la pipeline ed evitare svuotamenti a causa di dati non ancora disponibili. Si tratta di una innovazione che va a risolvere un vero tallone d\'Achille della precedente architettura NetBurst.\n_START_SECTION_\nIntelligent Power Capability\n_START_PARAGRAPH_\nAnche per questa caratteristica Intel non ha rivelato dettagli molto esaurienti: in generale, il suo scopo \xc3\xa8 quello di ottimizzare ulteriormente il processo che regola la distribuzione del lavoro sui due core in modo da sfruttare tutta la potenza di calcolo a disposizione solo se questa viene effettivamente richiesta dal sistema.\n_START_SECTION_\nIntel Extended Memory 64 Technology\n_START_PARAGRAPH_\nIn questo caso non si tratta di una vera e propria novit\xc3\xa0, infatti tale tecnologia, conosciuta come EM64T era gi\xc3\xa0 stata introdotta da Intel con i Pentium 4 Prescott. Per la prima volta per\xc3\xb2, l\'elaborazione di codice a 64 bit \xc3\xa8 possibile in tutti i settori di mercato, compreso quello mobile.\n_START_SECTION_\nInnovazioni specifiche per il settore mobile\n_START_PARAGRAPH_\nDi seguito vengono illustrate altre caratteristiche introdotte con la nuova architettura solo nelle versioni di processore destinate all\'impiego in piattaforme mobile. Inizialmente quindi, esse erano presenti solo nel processore Merom, poi sono state integrate anche nel processore Penryn (successore di Merom).\n_START_SECTION_\nIntel Dynamic Power Coordination\n_START_PARAGRAPH_\nIl suo compito \xc3\xa8 quello di coordinare la tecnologia SpeedStep e le transizioni della modalit\xc3\xa0 inattiva di power management (C-state) in modo indipendente per ogni core per risparmiare energia.\n_START_SECTION_\nIntel Dynamic Bus Parking\n_START_PARAGRAPH_\nOffre un risparmio energetico della piattaforma e una durata migliorata della batteria consentendo la disattivazione del chipset quando il processore opera in modalit\xc3\xa0 a bassa frequenza.\n_START_SECTION_\nIntel Deeper Sleep avanzata con Dynamic Cache Sizing\n_START_PARAGRAPH_\nConsente di risparmiare energia spostando i dati della cache nella memoria di sistema durante i periodi di inattivit\xc3\xa0 per ridurre il voltaggio della CPU.\n_START_SECTION_\nConsiderazioni sull\'efficienza: Stop alla corsa ai GHz\n_START_PARAGRAPH_\nUna conseguenza molto importante delle varie migliorie introdotte con la nuova architettura risiede nel fatto che la corsa a frequenze di clock sempre pi\xc3\xb9 elevate diminuir\xc3\xa0 di parecchio, nei prossimi anni, nel segmento dei sistemi Desktop, pur naturalmente non arrestandosi; a parziale conferma di questo fatto si pu\xc3\xb2 notare che gli stadi della pipeline previsti dalla nuova architettura sono 14, al posto dei 12 del primo Pentium M Banias, e questo ha contribuito ad aumentare solo leggermente la frequenza di funzionamento. Infatti, pi\xc3\xb9 sono gli stadi della pipeline, e pi\xc3\xb9 essi sono elementari; di conseguenza ogni singolo stadio richiede meno cicli di clock per essere eseguito, e siccome i vari stadi possono essere eseguiti contemporaneamente si pu\xc3\xb2 innalzare la frequenza massima. Questo \xc3\xa8 uno dei motivi per cui Intel con il progetto Pentium 4 Willamette prima, e quello Prescott poi, ha progressivamente aumentato il numero di stadi fino ad arrivare a ben 31; la frequenza massima \xc3\xa8 cresciuta molto fino a sfiorare i 4\xc2\xa0GHz, ma di pari passo si ha avuto un decadimento dell\'efficienza dell\'architettura: si tratta "solo" di trovare il giusto bilanciamento, che Intel sembra aver trovato proprio con l\'architettura "Core".\n_START_SECTION_\nSettore desktop\n_START_PARAGRAPH_\nIl settore in cui Intel soffriva di pi\xc3\xb9 il confronto con la rivale AMD in termini di efficienza, era quello desktop e proprio in questo settore si ha avuto la maggior rivoluzione con l\'adozione della nuova architettura. I nuovi processori Core 2 Duo Conroe hanno dimostrato un salto prestazionale di ben il 40% rispetto alla CPU Pentium D 950 (ovvero la pi\xc3\xb9 veloce CPU NetBurst, basata su core Presler) riducendo contemporaneamente il consumo massimo di un altrettanto 40%.\n_START_SECTION_\nSettore Mobile\n_START_PARAGRAPH_\nIn ambito mobile, la differenza del nuovo processore Core 2 Duo Merom rispetto al predecessore core Duo Yonah erano meno marcate, dato che quest\'ultimo anticipava gi\xc3\xa0 alcune caratteristiche poi implementate nella nuova architettura, ma comunque si \xc3\xa8 riscontrato un aumento di prestazioni di circa il 20% rispetto ad un Core Duo T2600, a parit\xc3\xa0 di consumo energetico.\n_START_SECTION_\nSettore Server\n_START_PARAGRAPH_\nIn ambito server, Intel ha mantenuto in vita il marchio Xeon pur cambiando architettura. I nuovi Xeon basati su core Woodcrest, sono stati in grado, in particolari ambiti, di aumentare le prestazioni anche dell\'80% rispetto ad un modello Xeon 2,8\xc2\xa0GHz con core Paxville, riducendo contemporaneamente il consumo massimo di circa il 35%.\n_START_SECTION_\nArchitettura successiva\n_START_PARAGRAPH_\nCome anticipato poco sopra, l\'architettura "Core" non avr\xc3\xa0 una vita lunga come la NetBurst; \xc3\xa8 previsto infatti che a circa 2 anni dalla sua adozione, quindi a fine 2008 venga introdotta la nona generazione chiamata in codice Nehalem prodotta, nella sua prima versione, utilizzando il processo produttivo a 45 nm gi\xc3\xa0 collaudato con le ultime incarnazioni dell\'architettura "Core", per poi passare nel 2009 alla versione a 32 nm conosciuta come Westmere.'