data/full_repos/permissive/493019833/test/testcase/firrtl/DecoupledRealGCDTests4/sbt/DecoupledRealGCDTests4.v
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module DecoupledRealGCDTests4(
  input   clock,
  input   reset
);
`ifdef RANDOMIZE_REG_INIT
  reg [31:0] _RAND_0;
  reg [31:0] _RAND_1;
  reg [31:0] _RAND_2;
  reg [31:0] _RAND_3;
  reg [31:0] _RAND_4;
  reg [31:0] _RAND_5;
  reg [31:0] _RAND_6;
`endif
  wire  c_clock;
  wire  c_reset;
  wire  c_io_in_ready;
  wire  c_io_in_valid;
  wire [15:0] c_io_in_bits_a;
  wire [15:0] c_io_in_bits_b;
  wire  c_io_out_valid;
  wire [15:0] c_io_out_bits;
  reg [8:0] _T_4;
  reg  _T_7;
  reg [8:0] _T_10;
  reg  _T_13;
  wire  _T_14 = _T_7 & _T_13;
  wire  _T_16 = ~reset;
  reg [11:0] _T_21;
  wire [11:0] _T_24 = _T_21 + 12'h1;
  wire  _T_26 = _T_21 > 12'hfa0;
  reg [6:0] value;
  wire [3:0] _GEN_10 = 7'ha == value ? 4'h2 : 4'h1;
  wire [3:0] _GEN_11 = 7'hb == value ? 4'h2 : _GEN_10;
  wire [3:0] _GEN_12 = 7'hc == value ? 4'h2 : _GEN_11;
  wire [3:0] _GEN_13 = 7'hd == value ? 4'h2 : _GEN_12;
  wire [3:0] _GEN_14 = 7'he == value ? 4'h2 : _GEN_13;
  wire [3:0] _GEN_15 = 7'hf == value ? 4'h2 : _GEN_14;
  wire [3:0] _GEN_16 = 7'h10 == value ? 4'h2 : _GEN_15;
  wire [3:0] _GEN_17 = 7'h11 == value ? 4'h2 : _GEN_16;
  wire [3:0] _GEN_18 = 7'h12 == value ? 4'h2 : _GEN_17;
  wire [3:0] _GEN_19 = 7'h13 == value ? 4'h2 : _GEN_18;
  wire [3:0] _GEN_20 = 7'h14 == value ? 4'h3 : _GEN_19;
  wire [3:0] _GEN_21 = 7'h15 == value ? 4'h3 : _GEN_20;
  wire [3:0] _GEN_22 = 7'h16 == value ? 4'h3 : _GEN_21;
  wire [3:0] _GEN_23 = 7'h17 == value ? 4'h3 : _GEN_22;
  wire [3:0] _GEN_24 = 7'h18 == value ? 4'h3 : _GEN_23;
  wire [3:0] _GEN_25 = 7'h19 == value ? 4'h3 : _GEN_24;
  wire [3:0] _GEN_26 = 7'h1a == value ? 4'h3 : _GEN_25;
  wire [3:0] _GEN_27 = 7'h1b == value ? 4'h3 : _GEN_26;
  wire [3:0] _GEN_28 = 7'h1c == value ? 4'h3 : _GEN_27;
  wire [3:0] _GEN_29 = 7'h1d == value ? 4'h3 : _GEN_28;
  wire [3:0] _GEN_30 = 7'h1e == value ? 4'h4 : _GEN_29;
  wire [3:0] _GEN_31 = 7'h1f == value ? 4'h4 : _GEN_30;
  wire [3:0] _GEN_32 = 7'h20 == value ? 4'h4 : _GEN_31;
  wire [3:0] _GEN_33 = 7'h21 == value ? 4'h4 : _GEN_32;
  wire [3:0] _GEN_34 = 7'h22 == value ? 4'h4 : _GEN_33;
  wire [3:0] _GEN_35 = 7'h23 == value ? 4'h4 : _GEN_34;
  wire [3:0] _GEN_36 = 7'h24 == value ? 4'h4 : _GEN_35;
  wire [3:0] _GEN_37 = 7'h25 == value ? 4'h4 : _GEN_36;
  wire [3:0] _GEN_38 = 7'h26 == value ? 4'h4 : _GEN_37;
  wire [3:0] _GEN_39 = 7'h27 == value ? 4'h4 : _GEN_38;
  wire [3:0] _GEN_40 = 7'h28 == value ? 4'h5 : _GEN_39;
  wire [3:0] _GEN_41 = 7'h29 == value ? 4'h5 : _GEN_40;
  wire [3:0] _GEN_42 = 7'h2a == value ? 4'h5 : _GEN_41;
  wire [3:0] _GEN_43 = 7'h2b == value ? 4'h5 : _GEN_42;
  wire [3:0] _GEN_44 = 7'h2c == value ? 4'h5 : _GEN_43;
  wire [3:0] _GEN_45 = 7'h2d == value ? 4'h5 : _GEN_44;
  wire [3:0] _GEN_46 = 7'h2e == value ? 4'h5 : _GEN_45;
  wire [3:0] _GEN_47 = 7'h2f == value ? 4'h5 : _GEN_46;
  wire [3:0] _GEN_48 = 7'h30 == value ? 4'h5 : _GEN_47;
  wire [3:0] _GEN_49 = 7'h31 == value ? 4'h5 : _GEN_48;
  wire [3:0] _GEN_50 = 7'h32 == value ? 4'h6 : _GEN_49;
  wire [3:0] _GEN_51 = 7'h33 == value ? 4'h6 : _GEN_50;
  wire [3:0] _GEN_52 = 7'h34 == value ? 4'h6 : _GEN_51;
  wire [3:0] _GEN_53 = 7'h35 == value ? 4'h6 : _GEN_52;
  wire [3:0] _GEN_54 = 7'h36 == value ? 4'h6 : _GEN_53;
  wire [3:0] _GEN_55 = 7'h37 == value ? 4'h6 : _GEN_54;
  wire [3:0] _GEN_56 = 7'h38 == value ? 4'h6 : _GEN_55;
  wire [3:0] _GEN_57 = 7'h39 == value ? 4'h6 : _GEN_56;
  wire [3:0] _GEN_58 = 7'h3a == value ? 4'h6 : _GEN_57;
  wire [3:0] _GEN_59 = 7'h3b == value ? 4'h6 : _GEN_58;
  wire [3:0] _GEN_60 = 7'h3c == value ? 4'h7 : _GEN_59;
  wire [3:0] _GEN_61 = 7'h3d == value ? 4'h7 : _GEN_60;
  wire [3:0] _GEN_62 = 7'h3e == value ? 4'h7 : _GEN_61;
  wire [3:0] _GEN_63 = 7'h3f == value ? 4'h7 : _GEN_62;
  wire [3:0] _GEN_64 = 7'h40 == value ? 4'h7 : _GEN_63;
  wire [3:0] _GEN_65 = 7'h41 == value ? 4'h7 : _GEN_64;
  wire [3:0] _GEN_66 = 7'h42 == value ? 4'h7 : _GEN_65;
  wire [3:0] _GEN_67 = 7'h43 == value ? 4'h7 : _GEN_66;
  wire [3:0] _GEN_68 = 7'h44 == value ? 4'h7 : _GEN_67;
  wire [3:0] _GEN_69 = 7'h45 == value ? 4'h7 : _GEN_68;
  wire [3:0] _GEN_70 = 7'h46 == value ? 4'h8 : _GEN_69;
  wire [3:0] _GEN_71 = 7'h47 == value ? 4'h8 : _GEN_70;
  wire [3:0] _GEN_72 = 7'h48 == value ? 4'h8 : _GEN_71;
  wire [3:0] _GEN_73 = 7'h49 == value ? 4'h8 : _GEN_72;
  wire [3:0] _GEN_74 = 7'h4a == value ? 4'h8 : _GEN_73;
  wire [3:0] _GEN_75 = 7'h4b == value ? 4'h8 : _GEN_74;
  wire [3:0] _GEN_76 = 7'h4c == value ? 4'h8 : _GEN_75;
  wire [3:0] _GEN_77 = 7'h4d == value ? 4'h8 : _GEN_76;
  wire [3:0] _GEN_78 = 7'h4e == value ? 4'h8 : _GEN_77;
  wire [3:0] _GEN_79 = 7'h4f == value ? 4'h8 : _GEN_78;
  wire [3:0] _GEN_80 = 7'h50 == value ? 4'h9 : _GEN_79;
  wire [3:0] _GEN_81 = 7'h51 == value ? 4'h9 : _GEN_80;
  wire [3:0] _GEN_82 = 7'h52 == value ? 4'h9 : _GEN_81;
  wire [3:0] _GEN_83 = 7'h53 == value ? 4'h9 : _GEN_82;
  wire [3:0] _GEN_84 = 7'h54 == value ? 4'h9 : _GEN_83;
  wire [3:0] _GEN_85 = 7'h55 == value ? 4'h9 : _GEN_84;
  wire [3:0] _GEN_86 = 7'h56 == value ? 4'h9 : _GEN_85;
  wire [3:0] _GEN_87 = 7'h57 == value ? 4'h9 : _GEN_86;
  wire [3:0] _GEN_88 = 7'h58 == value ? 4'h9 : _GEN_87;
  wire [3:0] _GEN_89 = 7'h59 == value ? 4'h9 : _GEN_88;
  wire [3:0] _GEN_90 = 7'h5a == value ? 4'ha : _GEN_89;
  wire [3:0] _GEN_91 = 7'h5b == value ? 4'ha : _GEN_90;
  wire [3:0] _GEN_92 = 7'h5c == value ? 4'ha : _GEN_91;
  wire [3:0] _GEN_93 = 7'h5d == value ? 4'ha : _GEN_92;
  wire [3:0] _GEN_94 = 7'h5e == value ? 4'ha : _GEN_93;
  wire [3:0] _GEN_95 = 7'h5f == value ? 4'ha : _GEN_94;
  wire [3:0] _GEN_96 = 7'h60 == value ? 4'ha : _GEN_95;
  wire [3:0] _GEN_97 = 7'h61 == value ? 4'ha : _GEN_96;
  wire [3:0] _GEN_98 = 7'h62 == value ? 4'ha : _GEN_97;
  wire [3:0] _GEN_99 = 7'h63 == value ? 4'ha : _GEN_98;
  wire [3:0] _GEN_100 = 7'h64 == value ? 4'h0 : _GEN_99;
  wire [3:0] _GEN_102 = 7'h1 == value ? 4'h2 : 4'h1;
  wire [3:0] _GEN_103 = 7'h2 == value ? 4'h3 : _GEN_102;
  wire [3:0] _GEN_104 = 7'h3 == value ? 4'h4 : _GEN_103;
  wire [3:0] _GEN_105 = 7'h4 == value ? 4'h5 : _GEN_104;
  wire [3:0] _GEN_106 = 7'h5 == value ? 4'h6 : _GEN_105;
  wire [3:0] _GEN_107 = 7'h6 == value ? 4'h7 : _GEN_106;
  wire [3:0] _GEN_108 = 7'h7 == value ? 4'h8 : _GEN_107;
  wire [3:0] _GEN_109 = 7'h8 == value ? 4'h9 : _GEN_108;
  wire [3:0] _GEN_110 = 7'h9 == value ? 4'ha : _GEN_109;
  wire [3:0] _GEN_111 = 7'ha == value ? 4'h1 : _GEN_110;
  wire [3:0] _GEN_112 = 7'hb == value ? 4'h2 : _GEN_111;
  wire [3:0] _GEN_113 = 7'hc == value ? 4'h3 : _GEN_112;
  wire [3:0] _GEN_114 = 7'hd == value ? 4'h4 : _GEN_113;
  wire [3:0] _GEN_115 = 7'he == value ? 4'h5 : _GEN_114;
  wire [3:0] _GEN_116 = 7'hf == value ? 4'h6 : _GEN_115;
  wire [3:0] _GEN_117 = 7'h10 == value ? 4'h7 : _GEN_116;
  wire [3:0] _GEN_118 = 7'h11 == value ? 4'h8 : _GEN_117;
  wire [3:0] _GEN_119 = 7'h12 == value ? 4'h9 : _GEN_118;
  wire [3:0] _GEN_120 = 7'h13 == value ? 4'ha : _GEN_119;
  wire [3:0] _GEN_121 = 7'h14 == value ? 4'h1 : _GEN_120;
  wire [3:0] _GEN_122 = 7'h15 == value ? 4'h2 : _GEN_121;
  wire [3:0] _GEN_123 = 7'h16 == value ? 4'h3 : _GEN_122;
  wire [3:0] _GEN_124 = 7'h17 == value ? 4'h4 : _GEN_123;
  wire [3:0] _GEN_125 = 7'h18 == value ? 4'h5 : _GEN_124;
  wire [3:0] _GEN_126 = 7'h19 == value ? 4'h6 : _GEN_125;
  wire [3:0] _GEN_127 = 7'h1a == value ? 4'h7 : _GEN_126;
  wire [3:0] _GEN_128 = 7'h1b == value ? 4'h8 : _GEN_127;
  wire [3:0] _GEN_129 = 7'h1c == value ? 4'h9 : _GEN_128;
  wire [3:0] _GEN_130 = 7'h1d == value ? 4'ha : _GEN_129;
  wire [3:0] _GEN_131 = 7'h1e == value ? 4'h1 : _GEN_130;
  wire [3:0] _GEN_132 = 7'h1f == value ? 4'h2 : _GEN_131;
  wire [3:0] _GEN_133 = 7'h20 == value ? 4'h3 : _GEN_132;
  wire [3:0] _GEN_134 = 7'h21 == value ? 4'h4 : _GEN_133;
  wire [3:0] _GEN_135 = 7'h22 == value ? 4'h5 : _GEN_134;
  wire [3:0] _GEN_136 = 7'h23 == value ? 4'h6 : _GEN_135;
  wire [3:0] _GEN_137 = 7'h24 == value ? 4'h7 : _GEN_136;
  wire [3:0] _GEN_138 = 7'h25 == value ? 4'h8 : _GEN_137;
  wire [3:0] _GEN_139 = 7'h26 == value ? 4'h9 : _GEN_138;
  wire [3:0] _GEN_140 = 7'h27 == value ? 4'ha : _GEN_139;
  wire [3:0] _GEN_141 = 7'h28 == value ? 4'h1 : _GEN_140;
  wire [3:0] _GEN_142 = 7'h29 == value ? 4'h2 : _GEN_141;
  wire [3:0] _GEN_143 = 7'h2a == value ? 4'h3 : _GEN_142;
  wire [3:0] _GEN_144 = 7'h2b == value ? 4'h4 : _GEN_143;
  wire [3:0] _GEN_145 = 7'h2c == value ? 4'h5 : _GEN_144;
  wire [3:0] _GEN_146 = 7'h2d == value ? 4'h6 : _GEN_145;
  wire [3:0] _GEN_147 = 7'h2e == value ? 4'h7 : _GEN_146;
  wire [3:0] _GEN_148 = 7'h2f == value ? 4'h8 : _GEN_147;
  wire [3:0] _GEN_149 = 7'h30 == value ? 4'h9 : _GEN_148;
  wire [3:0] _GEN_150 = 7'h31 == value ? 4'ha : _GEN_149;
  wire [3:0] _GEN_151 = 7'h32 == value ? 4'h1 : _GEN_150;
  wire [3:0] _GEN_152 = 7'h33 == value ? 4'h2 : _GEN_151;
  wire [3:0] _GEN_153 = 7'h34 == value ? 4'h3 : _GEN_152;
  wire [3:0] _GEN_154 = 7'h35 == value ? 4'h4 : _GEN_153;
  wire [3:0] _GEN_155 = 7'h36 == value ? 4'h5 : _GEN_154;
  wire [3:0] _GEN_156 = 7'h37 == value ? 4'h6 : _GEN_155;
  wire [3:0] _GEN_157 = 7'h38 == value ? 4'h7 : _GEN_156;
  wire [3:0] _GEN_158 = 7'h39 == value ? 4'h8 : _GEN_157;
  wire [3:0] _GEN_159 = 7'h3a == value ? 4'h9 : _GEN_158;
  wire [3:0] _GEN_160 = 7'h3b == value ? 4'ha : _GEN_159;
  wire [3:0] _GEN_161 = 7'h3c == value ? 4'h1 : _GEN_160;
  wire [3:0] _GEN_162 = 7'h3d == value ? 4'h2 : _GEN_161;
  wire [3:0] _GEN_163 = 7'h3e == value ? 4'h3 : _GEN_162;
  wire [3:0] _GEN_164 = 7'h3f == value ? 4'h4 : _GEN_163;
  wire [3:0] _GEN_165 = 7'h40 == value ? 4'h5 : _GEN_164;
  wire [3:0] _GEN_166 = 7'h41 == value ? 4'h6 : _GEN_165;
  wire [3:0] _GEN_167 = 7'h42 == value ? 4'h7 : _GEN_166;
  wire [3:0] _GEN_168 = 7'h43 == value ? 4'h8 : _GEN_167;
  wire [3:0] _GEN_169 = 7'h44 == value ? 4'h9 : _GEN_168;
  wire [3:0] _GEN_170 = 7'h45 == value ? 4'ha : _GEN_169;
  wire [3:0] _GEN_171 = 7'h46 == value ? 4'h1 : _GEN_170;
  wire [3:0] _GEN_172 = 7'h47 == value ? 4'h2 : _GEN_171;
  wire [3:0] _GEN_173 = 7'h48 == value ? 4'h3 : _GEN_172;
  wire [3:0] _GEN_174 = 7'h49 == value ? 4'h4 : _GEN_173;
  wire [3:0] _GEN_175 = 7'h4a == value ? 4'h5 : _GEN_174;
  wire [3:0] _GEN_176 = 7'h4b == value ? 4'h6 : _GEN_175;
  wire [3:0] _GEN_177 = 7'h4c == value ? 4'h7 : _GEN_176;
  wire [3:0] _GEN_178 = 7'h4d == value ? 4'h8 : _GEN_177;
  wire [3:0] _GEN_179 = 7'h4e == value ? 4'h9 : _GEN_178;
  wire [3:0] _GEN_180 = 7'h4f == value ? 4'ha : _GEN_179;
  wire [3:0] _GEN_181 = 7'h50 == value ? 4'h1 : _GEN_180;
  wire [3:0] _GEN_182 = 7'h51 == value ? 4'h2 : _GEN_181;
  wire [3:0] _GEN_183 = 7'h52 == value ? 4'h3 : _GEN_182;
  wire [3:0] _GEN_184 = 7'h53 == value ? 4'h4 : _GEN_183;
  wire [3:0] _GEN_185 = 7'h54 == value ? 4'h5 : _GEN_184;
  wire [3:0] _GEN_186 = 7'h55 == value ? 4'h6 : _GEN_185;
  wire [3:0] _GEN_187 = 7'h56 == value ? 4'h7 : _GEN_186;
  wire [3:0] _GEN_188 = 7'h57 == value ? 4'h8 : _GEN_187;
  wire [3:0] _GEN_189 = 7'h58 == value ? 4'h9 : _GEN_188;
  wire [3:0] _GEN_190 = 7'h59 == value ? 4'ha : _GEN_189;
  wire [3:0] _GEN_191 = 7'h5a == value ? 4'h1 : _GEN_190;
  wire [3:0] _GEN_192 = 7'h5b == value ? 4'h2 : _GEN_191;
  wire [3:0] _GEN_193 = 7'h5c == value ? 4'h3 : _GEN_192;
  wire [3:0] _GEN_194 = 7'h5d == value ? 4'h4 : _GEN_193;
  wire [3:0] _GEN_195 = 7'h5e == value ? 4'h5 : _GEN_194;
  wire [3:0] _GEN_196 = 7'h5f == value ? 4'h6 : _GEN_195;
  wire [3:0] _GEN_197 = 7'h60 == value ? 4'h7 : _GEN_196;
  wire [3:0] _GEN_198 = 7'h61 == value ? 4'h8 : _GEN_197;
  wire [3:0] _GEN_199 = 7'h62 == value ? 4'h9 : _GEN_198;
  wire [3:0] _GEN_200 = 7'h63 == value ? 4'ha : _GEN_199;
  wire [3:0] _GEN_201 = 7'h64 == value ? 4'h0 : _GEN_200;
  wire  _T_661 = value == 7'h63;
  wire [6:0] _T_664 = value + 7'h1;
  wire  _GEN_304 = _T_4 == 9'h63 | _T_7;
  wire [8:0] _T_673 = _T_4 + 9'h1;
  reg [6:0] value_1;
  wire  _GEN_410 = 7'h64 == _T_10[6:0] ? 1'h0 : 1'h1;
  wire [3:0] _GEN_422 = 7'hb == value_1 ? 4'h2 : 4'h1;
  wire [3:0] _GEN_423 = 7'hc == value_1 ? 4'h1 : _GEN_422;
  wire [3:0] _GEN_424 = 7'hd == value_1 ? 4'h2 : _GEN_423;
  wire [3:0] _GEN_425 = 7'he == value_1 ? 4'h1 : _GEN_424;
  wire [3:0] _GEN_426 = 7'hf == value_1 ? 4'h2 : _GEN_425;
  wire [3:0] _GEN_427 = 7'h10 == value_1 ? 4'h1 : _GEN_426;
  wire [3:0] _GEN_428 = 7'h11 == value_1 ? 4'h2 : _GEN_427;
  wire [3:0] _GEN_429 = 7'h12 == value_1 ? 4'h1 : _GEN_428;
  wire [3:0] _GEN_430 = 7'h13 == value_1 ? 4'h2 : _GEN_429;
  wire [3:0] _GEN_431 = 7'h14 == value_1 ? 4'h1 : _GEN_430;
  wire [3:0] _GEN_432 = 7'h15 == value_1 ? 4'h1 : _GEN_431;
  wire [3:0] _GEN_433 = 7'h16 == value_1 ? 4'h3 : _GEN_432;
  wire [3:0] _GEN_434 = 7'h17 == value_1 ? 4'h1 : _GEN_433;
  wire [3:0] _GEN_435 = 7'h18 == value_1 ? 4'h1 : _GEN_434;
  wire [3:0] _GEN_436 = 7'h19 == value_1 ? 4'h3 : _GEN_435;
  wire [3:0] _GEN_437 = 7'h1a == value_1 ? 4'h1 : _GEN_436;
  wire [3:0] _GEN_438 = 7'h1b == value_1 ? 4'h1 : _GEN_437;
  wire [3:0] _GEN_439 = 7'h1c == value_1 ? 4'h3 : _GEN_438;
  wire [3:0] _GEN_440 = 7'h1d == value_1 ? 4'h1 : _GEN_439;
  wire [3:0] _GEN_441 = 7'h1e == value_1 ? 4'h1 : _GEN_440;
  wire [3:0] _GEN_442 = 7'h1f == value_1 ? 4'h2 : _GEN_441;
  wire [3:0] _GEN_443 = 7'h20 == value_1 ? 4'h1 : _GEN_442;
  wire [3:0] _GEN_444 = 7'h21 == value_1 ? 4'h4 : _GEN_443;
  wire [3:0] _GEN_445 = 7'h22 == value_1 ? 4'h1 : _GEN_444;
  wire [3:0] _GEN_446 = 7'h23 == value_1 ? 4'h2 : _GEN_445;
  wire [3:0] _GEN_447 = 7'h24 == value_1 ? 4'h1 : _GEN_446;
  wire [3:0] _GEN_448 = 7'h25 == value_1 ? 4'h4 : _GEN_447;
  wire [3:0] _GEN_449 = 7'h26 == value_1 ? 4'h1 : _GEN_448;
  wire [3:0] _GEN_450 = 7'h27 == value_1 ? 4'h2 : _GEN_449;
  wire [3:0] _GEN_451 = 7'h28 == value_1 ? 4'h1 : _GEN_450;
  wire [3:0] _GEN_452 = 7'h29 == value_1 ? 4'h1 : _GEN_451;
  wire [3:0] _GEN_453 = 7'h2a == value_1 ? 4'h1 : _GEN_452;
  wire [3:0] _GEN_454 = 7'h2b == value_1 ? 4'h1 : _GEN_453;
  wire [3:0] _GEN_455 = 7'h2c == value_1 ? 4'h5 : _GEN_454;
  wire [3:0] _GEN_456 = 7'h2d == value_1 ? 4'h1 : _GEN_455;
  wire [3:0] _GEN_457 = 7'h2e == value_1 ? 4'h1 : _GEN_456;
  wire [3:0] _GEN_458 = 7'h2f == value_1 ? 4'h1 : _GEN_457;
  wire [3:0] _GEN_459 = 7'h30 == value_1 ? 4'h1 : _GEN_458;
  wire [3:0] _GEN_460 = 7'h31 == value_1 ? 4'h5 : _GEN_459;
  wire [3:0] _GEN_461 = 7'h32 == value_1 ? 4'h1 : _GEN_460;
  wire [3:0] _GEN_462 = 7'h33 == value_1 ? 4'h2 : _GEN_461;
  wire [3:0] _GEN_463 = 7'h34 == value_1 ? 4'h3 : _GEN_462;
  wire [3:0] _GEN_464 = 7'h35 == value_1 ? 4'h2 : _GEN_463;
  wire [3:0] _GEN_465 = 7'h36 == value_1 ? 4'h1 : _GEN_464;
  wire [3:0] _GEN_466 = 7'h37 == value_1 ? 4'h6 : _GEN_465;
  wire [3:0] _GEN_467 = 7'h38 == value_1 ? 4'h1 : _GEN_466;
  wire [3:0] _GEN_468 = 7'h39 == value_1 ? 4'h2 : _GEN_467;
  wire [3:0] _GEN_469 = 7'h3a == value_1 ? 4'h3 : _GEN_468;
  wire [3:0] _GEN_470 = 7'h3b == value_1 ? 4'h2 : _GEN_469;
  wire [3:0] _GEN_471 = 7'h3c == value_1 ? 4'h1 : _GEN_470;
  wire [3:0] _GEN_472 = 7'h3d == value_1 ? 4'h1 : _GEN_471;
  wire [3:0] _GEN_473 = 7'h3e == value_1 ? 4'h1 : _GEN_472;
  wire [3:0] _GEN_474 = 7'h3f == value_1 ? 4'h1 : _GEN_473;
  wire [3:0] _GEN_475 = 7'h40 == value_1 ? 4'h1 : _GEN_474;
  wire [3:0] _GEN_476 = 7'h41 == value_1 ? 4'h1 : _GEN_475;
  wire [3:0] _GEN_477 = 7'h42 == value_1 ? 4'h7 : _GEN_476;
  wire [3:0] _GEN_478 = 7'h43 == value_1 ? 4'h1 : _GEN_477;
  wire [3:0] _GEN_479 = 7'h44 == value_1 ? 4'h1 : _GEN_478;
  wire [3:0] _GEN_480 = 7'h45 == value_1 ? 4'h1 : _GEN_479;
  wire [3:0] _GEN_481 = 7'h46 == value_1 ? 4'h1 : _GEN_480;
  wire [3:0] _GEN_482 = 7'h47 == value_1 ? 4'h2 : _GEN_481;
  wire [3:0] _GEN_483 = 7'h48 == value_1 ? 4'h1 : _GEN_482;
  wire [3:0] _GEN_484 = 7'h49 == value_1 ? 4'h4 : _GEN_483;
  wire [3:0] _GEN_485 = 7'h4a == value_1 ? 4'h1 : _GEN_484;
  wire [3:0] _GEN_486 = 7'h4b == value_1 ? 4'h2 : _GEN_485;
  wire [3:0] _GEN_487 = 7'h4c == value_1 ? 4'h1 : _GEN_486;
  wire [3:0] _GEN_488 = 7'h4d == value_1 ? 4'h8 : _GEN_487;
  wire [3:0] _GEN_489 = 7'h4e == value_1 ? 4'h1 : _GEN_488;
  wire [3:0] _GEN_490 = 7'h4f == value_1 ? 4'h2 : _GEN_489;
  wire [3:0] _GEN_491 = 7'h50 == value_1 ? 4'h1 : _GEN_490;
  wire [3:0] _GEN_492 = 7'h51 == value_1 ? 4'h1 : _GEN_491;
  wire [3:0] _GEN_493 = 7'h52 == value_1 ? 4'h3 : _GEN_492;
  wire [3:0] _GEN_494 = 7'h53 == value_1 ? 4'h1 : _GEN_493;
  wire [3:0] _GEN_495 = 7'h54 == value_1 ? 4'h1 : _GEN_494;
  wire [3:0] _GEN_496 = 7'h55 == value_1 ? 4'h3 : _GEN_495;
  wire [3:0] _GEN_497 = 7'h56 == value_1 ? 4'h1 : _GEN_496;
  wire [3:0] _GEN_498 = 7'h57 == value_1 ? 4'h1 : _GEN_497;
  wire [3:0] _GEN_499 = 7'h58 == value_1 ? 4'h9 : _GEN_498;
  wire [3:0] _GEN_500 = 7'h59 == value_1 ? 4'h1 : _GEN_499;
  wire [3:0] _GEN_501 = 7'h5a == value_1 ? 4'h1 : _GEN_500;
  wire [3:0] _GEN_502 = 7'h5b == value_1 ? 4'h2 : _GEN_501;
  wire [3:0] _GEN_503 = 7'h5c == value_1 ? 4'h1 : _GEN_502;
  wire [3:0] _GEN_504 = 7'h5d == value_1 ? 4'h2 : _GEN_503;
  wire [3:0] _GEN_505 = 7'h5e == value_1 ? 4'h5 : _GEN_504;
  wire [3:0] _GEN_506 = 7'h5f == value_1 ? 4'h2 : _GEN_505;
  wire [3:0] _GEN_507 = 7'h60 == value_1 ? 4'h1 : _GEN_506;
  wire [3:0] _GEN_508 = 7'h61 == value_1 ? 4'h2 : _GEN_507;
  wire [3:0] _GEN_509 = 7'h62 == value_1 ? 4'h1 : _GEN_508;
  wire [3:0] _GEN_510 = 7'h63 == value_1 ? 4'ha : _GEN_509;
  wire [3:0] _GEN_511 = 7'h64 == value_1 ? 4'h0 : _GEN_510;
  wire [15:0] _GEN_522 = {{12'd0}, _GEN_511};
  wire  _T_1096 = c_io_out_bits != _GEN_522;
  wire  _T_1105 = value_1 == 7'h63;
  wire [6:0] _T_1108 = value_1 + 7'h1;
  wire  _GEN_513 = _T_10 == 9'h63 | _T_13;
  wire [8:0] _T_1117 = _T_10 + 9'h1;
  wire  _GEN_525 = _GEN_410 & c_io_out_valid;
  wire  _GEN_527 = _GEN_525 & _T_1096;
  RealGCD c (
    .clock(c_clock),
    .reset(c_reset),
    .io_in_ready(c_io_in_ready),
    .io_in_valid(c_io_in_valid),
    .io_in_bits_a(c_io_in_bits_a),
    .io_in_bits_b(c_io_in_bits_b),
    .io_out_valid(c_io_out_valid),
    .io_out_bits(c_io_out_bits)
  );
  assign c_clock = clock;
  assign c_reset = reset;
  assign c_io_in_valid = 7'h64 == _T_4[6:0] ? 1'h0 : 1'h1;
  assign c_io_in_bits_a = {{12'd0}, _GEN_100};
  assign c_io_in_bits_b = {{12'd0}, _GEN_201};
  always @(posedge clock) begin
    if (reset) begin
      _T_4 <= 9'h0;
    end else if (c_io_in_valid & c_io_in_ready) begin
      if (~_T_7) begin
        _T_4 <= _T_673;
      end
    end
    if (reset) begin
      _T_7 <= 1'h0;
    end else if (c_io_in_valid & c_io_in_ready) begin
      if (~_T_7) begin
        _T_7 <= _GEN_304;
      end
    end
    if (reset) begin
      _T_10 <= 9'h0;
    end else if (_GEN_410) begin
      if (c_io_out_valid) begin
        if (~_T_13) begin
          _T_10 <= _T_1117;
        end
      end
    end
    if (reset) begin
      _T_13 <= 1'h0;
    end else if (_GEN_410) begin
      if (c_io_out_valid) begin
        if (~_T_13) begin
          _T_13 <= _GEN_513;
        end
      end
    end
    if (reset) begin
      _T_21 <= 12'h0;
    end else begin
      _T_21 <= _T_24;
    end
    if (reset) begin
      value <= 7'h0;
    end else if (c_io_in_valid & c_io_in_ready) begin
      if (_T_661) begin
        value <= 7'h0;
      end else begin
        value <= _T_664;
      end
    end
    if (reset) begin
      value_1 <= 7'h0;
    end else if (_GEN_410) begin
      if (c_io_out_valid) begin
        if (_T_1105) begin
          value_1 <= 7'h0;
        end else begin
          value_1 <= _T_1108;
        end
      end
    end
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_T_14 & ~reset) begin
          $fwrite(32'h80000002,"All input and output events completed\n");
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef STOP_COND
      if (`STOP_COND) begin
    `endif
        if (_T_14 & _T_16) begin
          $finish;
        end
    `ifdef STOP_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_T_26 & _T_16) begin
          $fwrite(32'h80000002,
            "Exceeded maximum allowed %d ticks in OrderedDecoupledHWIOTester, If you think code is correct use:\nDecoupleTester.max_tick_count = <some-higher-value>\nin the OrderedDecoupledHWIOTester subclass\n"
            ,12'hfa0);
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef STOP_COND
      if (`STOP_COND) begin
    `endif
        if (_T_26 & _T_16) begin
          $finish;
        end
    `ifdef STOP_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_GEN_410 & c_io_out_valid & _T_16) begin
          $fwrite(32'h80000002,"output test event %d testing out.bits = %d, should be %d",_T_10,c_io_out_bits,7'h64 ==
            value_1 ? 4'h0 : _GEN_510);
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_GEN_525 & _T_1096 & _T_16) begin
          $fwrite(32'h80000002,"Error: event %d out.bits was %x should be %x",_T_10,c_io_out_bits,_GEN_511);
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_GEN_527 & _T_16) begin
          $fwrite(32'h80000002,"Assertion failed\n    at OrderedDecoupledHWIOTester.scala:363 assert(false.B)\n");
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef STOP_COND
      if (`STOP_COND) begin
    `endif
        if (_GEN_527 & _T_16) begin
          $fatal;
        end
    `ifdef STOP_COND
      end
    `endif
    `endif
  end

`ifdef RANDOMIZE_GARBAGE_ASSIGN
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_INVALID_ASSIGN
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_REG_INIT
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_MEM_INIT
`define RANDOMIZE
`endif
`ifndef RANDOM
`define RANDOM $random
`endif
`ifdef RANDOMIZE_MEM_INIT
  integer initvar;
`endif
`ifndef SYNTHESIS
`ifdef FIRRTL_BEFORE_INITIAL
`FIRRTL_BEFORE_INITIAL
`endif
initial begin
  `ifdef RANDOMIZE
    `ifdef INIT_RANDOM
      `INIT_RANDOM
    `endif
    `ifndef VERILATOR
      `ifdef RANDOMIZE_DELAY
        #`RANDOMIZE_DELAY begin end
      `else
        #0.002 begin end
      `endif
    `endif
`ifdef RANDOMIZE_REG_INIT
  _RAND_0 = {1{`RANDOM}};
  _T_4 = _RAND_0[8:0];
  _RAND_1 = {1{`RANDOM}};
  _T_7 = _RAND_1[0:0];
  _RAND_2 = {1{`RANDOM}};
  _T_10 = _RAND_2[8:0];
  _RAND_3 = {1{`RANDOM}};
  _T_13 = _RAND_3[0:0];
  _RAND_4 = {1{`RANDOM}};
  _T_21 = _RAND_4[11:0];
  _RAND_5 = {1{`RANDOM}};
  value = _RAND_5[6:0];
  _RAND_6 = {1{`RANDOM}};
  value_1 = _RAND_6[6:0];
`endif
  `endif
end
`ifdef FIRRTL_AFTER_INITIAL
`FIRRTL_AFTER_INITIAL
`endif
`endif
endmodule
module DecoupledRealGCDTests4(
  input   clock,
  input   reset
);

`ifdef RANDOMIZE_REG_INIT
  reg [31:0] _RAND_0;
  reg [31:0] _RAND_1;
  reg [31:0] _RAND_2;
  reg [31:0] _RAND_3;
  reg [31:0] _RAND_4;
  reg [31:0] _RAND_5;
  reg [31:0] _RAND_6;
`endif
  wire  c_clock;
  wire  c_reset;
  wire  c_io_in_ready;
  wire  c_io_in_valid;
  wire [15:0] c_io_in_bits_a;
  wire [15:0] c_io_in_bits_b;
  wire  c_io_out_valid;
  wire [15:0] c_io_out_bits;
  reg [8:0] _T_4;
  reg  _T_7;
  reg [8:0] _T_10;
  reg  _T_13;
  wire  _T_14 = _T_7 & _T_13;
  wire  _T_16 = ~reset;
  reg [11:0] _T_21;
  wire [11:0] _T_24 = _T_21 + 12'h1;
  wire  _T_26 = _T_21 > 12'hfa0;
  reg [6:0] value;
  wire [3:0] _GEN_10 = 7'ha == value ? 4'h2 : 4'h1;
  wire [3:0] _GEN_11 = 7'hb == value ? 4'h2 : _GEN_10;
  wire [3:0] _GEN_12 = 7'hc == value ? 4'h2 : _GEN_11;
  wire [3:0] _GEN_13 = 7'hd == value ? 4'h2 : _GEN_12;
  wire [3:0] _GEN_14 = 7'he == value ? 4'h2 : _GEN_13;
  wire [3:0] _GEN_15 = 7'hf == value ? 4'h2 : _GEN_14;
  wire [3:0] _GEN_16 = 7'h10 == value ? 4'h2 : _GEN_15;
  wire [3:0] _GEN_17 = 7'h11 == value ? 4'h2 : _GEN_16;
  wire [3:0] _GEN_18 = 7'h12 == value ? 4'h2 : _GEN_17;
  wire [3:0] _GEN_19 = 7'h13 == value ? 4'h2 : _GEN_18;
  wire [3:0] _GEN_20 = 7'h14 == value ? 4'h3 : _GEN_19;
  wire [3:0] _GEN_21 = 7'h15 == value ? 4'h3 : _GEN_20;
  wire [3:0] _GEN_22 = 7'h16 == value ? 4'h3 : _GEN_21;
  wire [3:0] _GEN_23 = 7'h17 == value ? 4'h3 : _GEN_22;
  wire [3:0] _GEN_24 = 7'h18 == value ? 4'h3 : _GEN_23;
  wire [3:0] _GEN_25 = 7'h19 == value ? 4'h3 : _GEN_24;
  wire [3:0] _GEN_26 = 7'h1a == value ? 4'h3 : _GEN_25;
  wire [3:0] _GEN_27 = 7'h1b == value ? 4'h3 : _GEN_26;
  wire [3:0] _GEN_28 = 7'h1c == value ? 4'h3 : _GEN_27;
  wire [3:0] _GEN_29 = 7'h1d == value ? 4'h3 : _GEN_28;
  wire [3:0] _GEN_30 = 7'h1e == value ? 4'h4 : _GEN_29;
  wire [3:0] _GEN_31 = 7'h1f == value ? 4'h4 : _GEN_30;
  wire [3:0] _GEN_32 = 7'h20 == value ? 4'h4 : _GEN_31;
  wire [3:0] _GEN_33 = 7'h21 == value ? 4'h4 : _GEN_32;
  wire [3:0] _GEN_34 = 7'h22 == value ? 4'h4 : _GEN_33;
  wire [3:0] _GEN_35 = 7'h23 == value ? 4'h4 : _GEN_34;
  wire [3:0] _GEN_36 = 7'h24 == value ? 4'h4 : _GEN_35;
  wire [3:0] _GEN_37 = 7'h25 == value ? 4'h4 : _GEN_36;
  wire [3:0] _GEN_38 = 7'h26 == value ? 4'h4 : _GEN_37;
  wire [3:0] _GEN_39 = 7'h27 == value ? 4'h4 : _GEN_38;
  wire [3:0] _GEN_40 = 7'h28 == value ? 4'h5 : _GEN_39;
  wire [3:0] _GEN_41 = 7'h29 == value ? 4'h5 : _GEN_40;
  wire [3:0] _GEN_42 = 7'h2a == value ? 4'h5 : _GEN_41;
  wire [3:0] _GEN_43 = 7'h2b == value ? 4'h5 : _GEN_42;
  wire [3:0] _GEN_44 = 7'h2c == value ? 4'h5 : _GEN_43;
  wire [3:0] _GEN_45 = 7'h2d == value ? 4'h5 : _GEN_44;
  wire [3:0] _GEN_46 = 7'h2e == value ? 4'h5 : _GEN_45;
  wire [3:0] _GEN_47 = 7'h2f == value ? 4'h5 : _GEN_46;
  wire [3:0] _GEN_48 = 7'h30 == value ? 4'h5 : _GEN_47;
  wire [3:0] _GEN_49 = 7'h31 == value ? 4'h5 : _GEN_48;
  wire [3:0] _GEN_50 = 7'h32 == value ? 4'h6 : _GEN_49;
  wire [3:0] _GEN_51 = 7'h33 == value ? 4'h6 : _GEN_50;
  wire [3:0] _GEN_52 = 7'h34 == value ? 4'h6 : _GEN_51;
  wire [3:0] _GEN_53 = 7'h35 == value ? 4'h6 : _GEN_52;
  wire [3:0] _GEN_54 = 7'h36 == value ? 4'h6 : _GEN_53;
  wire [3:0] _GEN_55 = 7'h37 == value ? 4'h6 : _GEN_54;
  wire [3:0] _GEN_56 = 7'h38 == value ? 4'h6 : _GEN_55;
  wire [3:0] _GEN_57 = 7'h39 == value ? 4'h6 : _GEN_56;
  wire [3:0] _GEN_58 = 7'h3a == value ? 4'h6 : _GEN_57;
  wire [3:0] _GEN_59 = 7'h3b == value ? 4'h6 : _GEN_58;
  wire [3:0] _GEN_60 = 7'h3c == value ? 4'h7 : _GEN_59;
  wire [3:0] _GEN_61 = 7'h3d == value ? 4'h7 : _GEN_60;
  wire [3:0] _GEN_62 = 7'h3e == value ? 4'h7 : _GEN_61;
  wire [3:0] _GEN_63 = 7'h3f == value ? 4'h7 : _GEN_62;
  wire [3:0] _GEN_64 = 7'h40 == value ? 4'h7 : _GEN_63;
  wire [3:0] _GEN_65 = 7'h41 == value ? 4'h7 : _GEN_64;
  wire [3:0] _GEN_66 = 7'h42 == value ? 4'h7 : _GEN_65;
  wire [3:0] _GEN_67 = 7'h43 == value ? 4'h7 : _GEN_66;
  wire [3:0] _GEN_68 = 7'h44 == value ? 4'h7 : _GEN_67;
  wire [3:0] _GEN_69 = 7'h45 == value ? 4'h7 : _GEN_68;
  wire [3:0] _GEN_70 = 7'h46 == value ? 4'h8 : _GEN_69;
  wire [3:0] _GEN_71 = 7'h47 == value ? 4'h8 : _GEN_70;
  wire [3:0] _GEN_72 = 7'h48 == value ? 4'h8 : _GEN_71;
  wire [3:0] _GEN_73 = 7'h49 == value ? 4'h8 : _GEN_72;
  wire [3:0] _GEN_74 = 7'h4a == value ? 4'h8 : _GEN_73;
  wire [3:0] _GEN_75 = 7'h4b == value ? 4'h8 : _GEN_74;
  wire [3:0] _GEN_76 = 7'h4c == value ? 4'h8 : _GEN_75;
  wire [3:0] _GEN_77 = 7'h4d == value ? 4'h8 : _GEN_76;
  wire [3:0] _GEN_78 = 7'h4e == value ? 4'h8 : _GEN_77;
  wire [3:0] _GEN_79 = 7'h4f == value ? 4'h8 : _GEN_78;
  wire [3:0] _GEN_80 = 7'h50 == value ? 4'h9 : _GEN_79;
  wire [3:0] _GEN_81 = 7'h51 == value ? 4'h9 : _GEN_80;
  wire [3:0] _GEN_82 = 7'h52 == value ? 4'h9 : _GEN_81;
  wire [3:0] _GEN_83 = 7'h53 == value ? 4'h9 : _GEN_82;
  wire [3:0] _GEN_84 = 7'h54 == value ? 4'h9 : _GEN_83;
  wire [3:0] _GEN_85 = 7'h55 == value ? 4'h9 : _GEN_84;
  wire [3:0] _GEN_86 = 7'h56 == value ? 4'h9 : _GEN_85;
  wire [3:0] _GEN_87 = 7'h57 == value ? 4'h9 : _GEN_86;
  wire [3:0] _GEN_88 = 7'h58 == value ? 4'h9 : _GEN_87;
  wire [3:0] _GEN_89 = 7'h59 == value ? 4'h9 : _GEN_88;
  wire [3:0] _GEN_90 = 7'h5a == value ? 4'ha : _GEN_89;
  wire [3:0] _GEN_91 = 7'h5b == value ? 4'ha : _GEN_90;
  wire [3:0] _GEN_92 = 7'h5c == value ? 4'ha : _GEN_91;
  wire [3:0] _GEN_93 = 7'h5d == value ? 4'ha : _GEN_92;
  wire [3:0] _GEN_94 = 7'h5e == value ? 4'ha : _GEN_93;
  wire [3:0] _GEN_95 = 7'h5f == value ? 4'ha : _GEN_94;
  wire [3:0] _GEN_96 = 7'h60 == value ? 4'ha : _GEN_95;
  wire [3:0] _GEN_97 = 7'h61 == value ? 4'ha : _GEN_96;
  wire [3:0] _GEN_98 = 7'h62 == value ? 4'ha : _GEN_97;
  wire [3:0] _GEN_99 = 7'h63 == value ? 4'ha : _GEN_98;
  wire [3:0] _GEN_100 = 7'h64 == value ? 4'h0 : _GEN_99;
  wire [3:0] _GEN_102 = 7'h1 == value ? 4'h2 : 4'h1;
  wire [3:0] _GEN_103 = 7'h2 == value ? 4'h3 : _GEN_102;
  wire [3:0] _GEN_104 = 7'h3 == value ? 4'h4 : _GEN_103;
  wire [3:0] _GEN_105 = 7'h4 == value ? 4'h5 : _GEN_104;
  wire [3:0] _GEN_106 = 7'h5 == value ? 4'h6 : _GEN_105;
  wire [3:0] _GEN_107 = 7'h6 == value ? 4'h7 : _GEN_106;
  wire [3:0] _GEN_108 = 7'h7 == value ? 4'h8 : _GEN_107;
  wire [3:0] _GEN_109 = 7'h8 == value ? 4'h9 : _GEN_108;
  wire [3:0] _GEN_110 = 7'h9 == value ? 4'ha : _GEN_109;
  wire [3:0] _GEN_111 = 7'ha == value ? 4'h1 : _GEN_110;
  wire [3:0] _GEN_112 = 7'hb == value ? 4'h2 : _GEN_111;
  wire [3:0] _GEN_113 = 7'hc == value ? 4'h3 : _GEN_112;
  wire [3:0] _GEN_114 = 7'hd == value ? 4'h4 : _GEN_113;
  wire [3:0] _GEN_115 = 7'he == value ? 4'h5 : _GEN_114;
  wire [3:0] _GEN_116 = 7'hf == value ? 4'h6 : _GEN_115;
  wire [3:0] _GEN_117 = 7'h10 == value ? 4'h7 : _GEN_116;
  wire [3:0] _GEN_118 = 7'h11 == value ? 4'h8 : _GEN_117;
  wire [3:0] _GEN_119 = 7'h12 == value ? 4'h9 : _GEN_118;
  wire [3:0] _GEN_120 = 7'h13 == value ? 4'ha : _GEN_119;
  wire [3:0] _GEN_121 = 7'h14 == value ? 4'h1 : _GEN_120;
  wire [3:0] _GEN_122 = 7'h15 == value ? 4'h2 : _GEN_121;
  wire [3:0] _GEN_123 = 7'h16 == value ? 4'h3 : _GEN_122;
  wire [3:0] _GEN_124 = 7'h17 == value ? 4'h4 : _GEN_123;
  wire [3:0] _GEN_125 = 7'h18 == value ? 4'h5 : _GEN_124;
  wire [3:0] _GEN_126 = 7'h19 == value ? 4'h6 : _GEN_125;
  wire [3:0] _GEN_127 = 7'h1a == value ? 4'h7 : _GEN_126;
  wire [3:0] _GEN_128 = 7'h1b == value ? 4'h8 : _GEN_127;
  wire [3:0] _GEN_129 = 7'h1c == value ? 4'h9 : _GEN_128;
  wire [3:0] _GEN_130 = 7'h1d == value ? 4'ha : _GEN_129;
  wire [3:0] _GEN_131 = 7'h1e == value ? 4'h1 : _GEN_130;
  wire [3:0] _GEN_132 = 7'h1f == value ? 4'h2 : _GEN_131;
  wire [3:0] _GEN_133 = 7'h20 == value ? 4'h3 : _GEN_132;
  wire [3:0] _GEN_134 = 7'h21 == value ? 4'h4 : _GEN_133;
  wire [3:0] _GEN_135 = 7'h22 == value ? 4'h5 : _GEN_134;
  wire [3:0] _GEN_136 = 7'h23 == value ? 4'h6 : _GEN_135;
  wire [3:0] _GEN_137 = 7'h24 == value ? 4'h7 : _GEN_136;
  wire [3:0] _GEN_138 = 7'h25 == value ? 4'h8 : _GEN_137;
  wire [3:0] _GEN_139 = 7'h26 == value ? 4'h9 : _GEN_138;
  wire [3:0] _GEN_140 = 7'h27 == value ? 4'ha : _GEN_139;
  wire [3:0] _GEN_141 = 7'h28 == value ? 4'h1 : _GEN_140;
  wire [3:0] _GEN_142 = 7'h29 == value ? 4'h2 : _GEN_141;
  wire [3:0] _GEN_143 = 7'h2a == value ? 4'h3 : _GEN_142;
  wire [3:0] _GEN_144 = 7'h2b == value ? 4'h4 : _GEN_143;
  wire [3:0] _GEN_145 = 7'h2c == value ? 4'h5 : _GEN_144;
  wire [3:0] _GEN_146 = 7'h2d == value ? 4'h6 : _GEN_145;
  wire [3:0] _GEN_147 = 7'h2e == value ? 4'h7 : _GEN_146;
  wire [3:0] _GEN_148 = 7'h2f == value ? 4'h8 : _GEN_147;
  wire [3:0] _GEN_149 = 7'h30 == value ? 4'h9 : _GEN_148;
  wire [3:0] _GEN_150 = 7'h31 == value ? 4'ha : _GEN_149;
  wire [3:0] _GEN_151 = 7'h32 == value ? 4'h1 : _GEN_150;
  wire [3:0] _GEN_152 = 7'h33 == value ? 4'h2 : _GEN_151;
  wire [3:0] _GEN_153 = 7'h34 == value ? 4'h3 : _GEN_152;
  wire [3:0] _GEN_154 = 7'h35 == value ? 4'h4 : _GEN_153;
  wire [3:0] _GEN_155 = 7'h36 == value ? 4'h5 : _GEN_154;
  wire [3:0] _GEN_156 = 7'h37 == value ? 4'h6 : _GEN_155;
  wire [3:0] _GEN_157 = 7'h38 == value ? 4'h7 : _GEN_156;
  wire [3:0] _GEN_158 = 7'h39 == value ? 4'h8 : _GEN_157;
  wire [3:0] _GEN_159 = 7'h3a == value ? 4'h9 : _GEN_158;
  wire [3:0] _GEN_160 = 7'h3b == value ? 4'ha : _GEN_159;
  wire [3:0] _GEN_161 = 7'h3c == value ? 4'h1 : _GEN_160;
  wire [3:0] _GEN_162 = 7'h3d == value ? 4'h2 : _GEN_161;
  wire [3:0] _GEN_163 = 7'h3e == value ? 4'h3 : _GEN_162;
  wire [3:0] _GEN_164 = 7'h3f == value ? 4'h4 : _GEN_163;
  wire [3:0] _GEN_165 = 7'h40 == value ? 4'h5 : _GEN_164;
  wire [3:0] _GEN_166 = 7'h41 == value ? 4'h6 : _GEN_165;
  wire [3:0] _GEN_167 = 7'h42 == value ? 4'h7 : _GEN_166;
  wire [3:0] _GEN_168 = 7'h43 == value ? 4'h8 : _GEN_167;
  wire [3:0] _GEN_169 = 7'h44 == value ? 4'h9 : _GEN_168;
  wire [3:0] _GEN_170 = 7'h45 == value ? 4'ha : _GEN_169;
  wire [3:0] _GEN_171 = 7'h46 == value ? 4'h1 : _GEN_170;
  wire [3:0] _GEN_172 = 7'h47 == value ? 4'h2 : _GEN_171;
  wire [3:0] _GEN_173 = 7'h48 == value ? 4'h3 : _GEN_172;
  wire [3:0] _GEN_174 = 7'h49 == value ? 4'h4 : _GEN_173;
  wire [3:0] _GEN_175 = 7'h4a == value ? 4'h5 : _GEN_174;
  wire [3:0] _GEN_176 = 7'h4b == value ? 4'h6 : _GEN_175;
  wire [3:0] _GEN_177 = 7'h4c == value ? 4'h7 : _GEN_176;
  wire [3:0] _GEN_178 = 7'h4d == value ? 4'h8 : _GEN_177;
  wire [3:0] _GEN_179 = 7'h4e == value ? 4'h9 : _GEN_178;
  wire [3:0] _GEN_180 = 7'h4f == value ? 4'ha : _GEN_179;
  wire [3:0] _GEN_181 = 7'h50 == value ? 4'h1 : _GEN_180;
  wire [3:0] _GEN_182 = 7'h51 == value ? 4'h2 : _GEN_181;
  wire [3:0] _GEN_183 = 7'h52 == value ? 4'h3 : _GEN_182;
  wire [3:0] _GEN_184 = 7'h53 == value ? 4'h4 : _GEN_183;
  wire [3:0] _GEN_185 = 7'h54 == value ? 4'h5 : _GEN_184;
  wire [3:0] _GEN_186 = 7'h55 == value ? 4'h6 : _GEN_185;
  wire [3:0] _GEN_187 = 7'h56 == value ? 4'h7 : _GEN_186;
  wire [3:0] _GEN_188 = 7'h57 == value ? 4'h8 : _GEN_187;
  wire [3:0] _GEN_189 = 7'h58 == value ? 4'h9 : _GEN_188;
  wire [3:0] _GEN_190 = 7'h59 == value ? 4'ha : _GEN_189;
  wire [3:0] _GEN_191 = 7'h5a == value ? 4'h1 : _GEN_190;
  wire [3:0] _GEN_192 = 7'h5b == value ? 4'h2 : _GEN_191;
  wire [3:0] _GEN_193 = 7'h5c == value ? 4'h3 : _GEN_192;
  wire [3:0] _GEN_194 = 7'h5d == value ? 4'h4 : _GEN_193;
  wire [3:0] _GEN_195 = 7'h5e == value ? 4'h5 : _GEN_194;
  wire [3:0] _GEN_196 = 7'h5f == value ? 4'h6 : _GEN_195;
  wire [3:0] _GEN_197 = 7'h60 == value ? 4'h7 : _GEN_196;
  wire [3:0] _GEN_198 = 7'h61 == value ? 4'h8 : _GEN_197;
  wire [3:0] _GEN_199 = 7'h62 == value ? 4'h9 : _GEN_198;
  wire [3:0] _GEN_200 = 7'h63 == value ? 4'ha : _GEN_199;
  wire [3:0] _GEN_201 = 7'h64 == value ? 4'h0 : _GEN_200;
  wire  _T_661 = value == 7'h63;
  wire [6:0] _T_664 = value + 7'h1;
  wire  _GEN_304 = _T_4 == 9'h63 | _T_7;
  wire [8:0] _T_673 = _T_4 + 9'h1;
  reg [6:0] value_1;
  wire  _GEN_410 = 7'h64 == _T_10[6:0] ? 1'h0 : 1'h1;
  wire [3:0] _GEN_422 = 7'hb == value_1 ? 4'h2 : 4'h1;
  wire [3:0] _GEN_423 = 7'hc == value_1 ? 4'h1 : _GEN_422;
  wire [3:0] _GEN_424 = 7'hd == value_1 ? 4'h2 : _GEN_423;
  wire [3:0] _GEN_425 = 7'he == value_1 ? 4'h1 : _GEN_424;
  wire [3:0] _GEN_426 = 7'hf == value_1 ? 4'h2 : _GEN_425;
  wire [3:0] _GEN_427 = 7'h10 == value_1 ? 4'h1 : _GEN_426;
  wire [3:0] _GEN_428 = 7'h11 == value_1 ? 4'h2 : _GEN_427;
  wire [3:0] _GEN_429 = 7'h12 == value_1 ? 4'h1 : _GEN_428;
  wire [3:0] _GEN_430 = 7'h13 == value_1 ? 4'h2 : _GEN_429;
  wire [3:0] _GEN_431 = 7'h14 == value_1 ? 4'h1 : _GEN_430;
  wire [3:0] _GEN_432 = 7'h15 == value_1 ? 4'h1 : _GEN_431;
  wire [3:0] _GEN_433 = 7'h16 == value_1 ? 4'h3 : _GEN_432;
  wire [3:0] _GEN_434 = 7'h17 == value_1 ? 4'h1 : _GEN_433;
  wire [3:0] _GEN_435 = 7'h18 == value_1 ? 4'h1 : _GEN_434;
  wire [3:0] _GEN_436 = 7'h19 == value_1 ? 4'h3 : _GEN_435;
  wire [3:0] _GEN_437 = 7'h1a == value_1 ? 4'h1 : _GEN_436;
  wire [3:0] _GEN_438 = 7'h1b == value_1 ? 4'h1 : _GEN_437;
  wire [3:0] _GEN_439 = 7'h1c == value_1 ? 4'h3 : _GEN_438;
  wire [3:0] _GEN_440 = 7'h1d == value_1 ? 4'h1 : _GEN_439;
  wire [3:0] _GEN_441 = 7'h1e == value_1 ? 4'h1 : _GEN_440;
  wire [3:0] _GEN_442 = 7'h1f == value_1 ? 4'h2 : _GEN_441;
  wire [3:0] _GEN_443 = 7'h20 == value_1 ? 4'h1 : _GEN_442;
  wire [3:0] _GEN_444 = 7'h21 == value_1 ? 4'h4 : _GEN_443;
  wire [3:0] _GEN_445 = 7'h22 == value_1 ? 4'h1 : _GEN_444;
  wire [3:0] _GEN_446 = 7'h23 == value_1 ? 4'h2 : _GEN_445;
  wire [3:0] _GEN_447 = 7'h24 == value_1 ? 4'h1 : _GEN_446;
  wire [3:0] _GEN_448 = 7'h25 == value_1 ? 4'h4 : _GEN_447;
  wire [3:0] _GEN_449 = 7'h26 == value_1 ? 4'h1 : _GEN_448;
  wire [3:0] _GEN_450 = 7'h27 == value_1 ? 4'h2 : _GEN_449;
  wire [3:0] _GEN_451 = 7'h28 == value_1 ? 4'h1 : _GEN_450;
  wire [3:0] _GEN_452 = 7'h29 == value_1 ? 4'h1 : _GEN_451;
  wire [3:0] _GEN_453 = 7'h2a == value_1 ? 4'h1 : _GEN_452;
  wire [3:0] _GEN_454 = 7'h2b == value_1 ? 4'h1 : _GEN_453;
  wire [3:0] _GEN_455 = 7'h2c == value_1 ? 4'h5 : _GEN_454;
  wire [3:0] _GEN_456 = 7'h2d == value_1 ? 4'h1 : _GEN_455;
  wire [3:0] _GEN_457 = 7'h2e == value_1 ? 4'h1 : _GEN_456;
  wire [3:0] _GEN_458 = 7'h2f == value_1 ? 4'h1 : _GEN_457;
  wire [3:0] _GEN_459 = 7'h30 == value_1 ? 4'h1 : _GEN_458;
  wire [3:0] _GEN_460 = 7'h31 == value_1 ? 4'h5 : _GEN_459;
  wire [3:0] _GEN_461 = 7'h32 == value_1 ? 4'h1 : _GEN_460;
  wire [3:0] _GEN_462 = 7'h33 == value_1 ? 4'h2 : _GEN_461;
  wire [3:0] _GEN_463 = 7'h34 == value_1 ? 4'h3 : _GEN_462;
  wire [3:0] _GEN_464 = 7'h35 == value_1 ? 4'h2 : _GEN_463;
  wire [3:0] _GEN_465 = 7'h36 == value_1 ? 4'h1 : _GEN_464;
  wire [3:0] _GEN_466 = 7'h37 == value_1 ? 4'h6 : _GEN_465;
  wire [3:0] _GEN_467 = 7'h38 == value_1 ? 4'h1 : _GEN_466;
  wire [3:0] _GEN_468 = 7'h39 == value_1 ? 4'h2 : _GEN_467;
  wire [3:0] _GEN_469 = 7'h3a == value_1 ? 4'h3 : _GEN_468;
  wire [3:0] _GEN_470 = 7'h3b == value_1 ? 4'h2 : _GEN_469;
  wire [3:0] _GEN_471 = 7'h3c == value_1 ? 4'h1 : _GEN_470;
  wire [3:0] _GEN_472 = 7'h3d == value_1 ? 4'h1 : _GEN_471;
  wire [3:0] _GEN_473 = 7'h3e == value_1 ? 4'h1 : _GEN_472;
  wire [3:0] _GEN_474 = 7'h3f == value_1 ? 4'h1 : _GEN_473;
  wire [3:0] _GEN_475 = 7'h40 == value_1 ? 4'h1 : _GEN_474;
  wire [3:0] _GEN_476 = 7'h41 == value_1 ? 4'h1 : _GEN_475;
  wire [3:0] _GEN_477 = 7'h42 == value_1 ? 4'h7 : _GEN_476;
  wire [3:0] _GEN_478 = 7'h43 == value_1 ? 4'h1 : _GEN_477;
  wire [3:0] _GEN_479 = 7'h44 == value_1 ? 4'h1 : _GEN_478;
  wire [3:0] _GEN_480 = 7'h45 == value_1 ? 4'h1 : _GEN_479;
  wire [3:0] _GEN_481 = 7'h46 == value_1 ? 4'h1 : _GEN_480;
  wire [3:0] _GEN_482 = 7'h47 == value_1 ? 4'h2 : _GEN_481;
  wire [3:0] _GEN_483 = 7'h48 == value_1 ? 4'h1 : _GEN_482;
  wire [3:0] _GEN_484 = 7'h49 == value_1 ? 4'h4 : _GEN_483;
  wire [3:0] _GEN_485 = 7'h4a == value_1 ? 4'h1 : _GEN_484;
  wire [3:0] _GEN_486 = 7'h4b == value_1 ? 4'h2 : _GEN_485;
  wire [3:0] _GEN_487 = 7'h4c == value_1 ? 4'h1 : _GEN_486;
  wire [3:0] _GEN_488 = 7'h4d == value_1 ? 4'h8 : _GEN_487;
  wire [3:0] _GEN_489 = 7'h4e == value_1 ? 4'h1 : _GEN_488;
  wire [3:0] _GEN_490 = 7'h4f == value_1 ? 4'h2 : _GEN_489;
  wire [3:0] _GEN_491 = 7'h50 == value_1 ? 4'h1 : _GEN_490;
  wire [3:0] _GEN_492 = 7'h51 == value_1 ? 4'h1 : _GEN_491;
  wire [3:0] _GEN_493 = 7'h52 == value_1 ? 4'h3 : _GEN_492;
  wire [3:0] _GEN_494 = 7'h53 == value_1 ? 4'h1 : _GEN_493;
  wire [3:0] _GEN_495 = 7'h54 == value_1 ? 4'h1 : _GEN_494;
  wire [3:0] _GEN_496 = 7'h55 == value_1 ? 4'h3 : _GEN_495;
  wire [3:0] _GEN_497 = 7'h56 == value_1 ? 4'h1 : _GEN_496;
  wire [3:0] _GEN_498 = 7'h57 == value_1 ? 4'h1 : _GEN_497;
  wire [3:0] _GEN_499 = 7'h58 == value_1 ? 4'h9 : _GEN_498;
  wire [3:0] _GEN_500 = 7'h59 == value_1 ? 4'h1 : _GEN_499;
  wire [3:0] _GEN_501 = 7'h5a == value_1 ? 4'h1 : _GEN_500;
  wire [3:0] _GEN_502 = 7'h5b == value_1 ? 4'h2 : _GEN_501;
  wire [3:0] _GEN_503 = 7'h5c == value_1 ? 4'h1 : _GEN_502;
  wire [3:0] _GEN_504 = 7'h5d == value_1 ? 4'h2 : _GEN_503;
  wire [3:0] _GEN_505 = 7'h5e == value_1 ? 4'h5 : _GEN_504;
  wire [3:0] _GEN_506 = 7'h5f == value_1 ? 4'h2 : _GEN_505;
  wire [3:0] _GEN_507 = 7'h60 == value_1 ? 4'h1 : _GEN_506;
  wire [3:0] _GEN_508 = 7'h61 == value_1 ? 4'h2 : _GEN_507;
  wire [3:0] _GEN_509 = 7'h62 == value_1 ? 4'h1 : _GEN_508;
  wire [3:0] _GEN_510 = 7'h63 == value_1 ? 4'ha : _GEN_509;
  wire [3:0] _GEN_511 = 7'h64 == value_1 ? 4'h0 : _GEN_510;
  wire [15:0] _GEN_522 = {{12'd0}, _GEN_511};
  wire  _T_1096 = c_io_out_bits != _GEN_522;
  wire  _T_1105 = value_1 == 7'h63;
  wire [6:0] _T_1108 = value_1 + 7'h1;
  wire  _GEN_513 = _T_10 == 9'h63 | _T_13;
  wire [8:0] _T_1117 = _T_10 + 9'h1;
  wire  _GEN_525 = _GEN_410 & c_io_out_valid;
  wire  _GEN_527 = _GEN_525 & _T_1096;
  RealGCD c (
    .clock(c_clock),
    .reset(c_reset),
    .io_in_ready(c_io_in_ready),
    .io_in_valid(c_io_in_valid),
    .io_in_bits_a(c_io_in_bits_a),
    .io_in_bits_b(c_io_in_bits_b),
    .io_out_valid(c_io_out_valid),
    .io_out_bits(c_io_out_bits)
  );
  assign c_clock = clock;
  assign c_reset = reset;
  assign c_io_in_valid = 7'h64 == _T_4[6:0] ? 1'h0 : 1'h1;
  assign c_io_in_bits_a = {{12'd0}, _GEN_100};
  assign c_io_in_bits_b = {{12'd0}, _GEN_201};
  always @(posedge clock) begin
    if (reset) begin
      _T_4 <= 9'h0;
    end else if (c_io_in_valid & c_io_in_ready) begin
      if (~_T_7) begin
        _T_4 <= _T_673;
      end
    end
    if (reset) begin
      _T_7 <= 1'h0;
    end else if (c_io_in_valid & c_io_in_ready) begin
      if (~_T_7) begin
        _T_7 <= _GEN_304;
      end
    end
    if (reset) begin
      _T_10 <= 9'h0;
    end else if (_GEN_410) begin
      if (c_io_out_valid) begin
        if (~_T_13) begin
          _T_10 <= _T_1117;
        end
      end
    end
    if (reset) begin
      _T_13 <= 1'h0;
    end else if (_GEN_410) begin
      if (c_io_out_valid) begin
        if (~_T_13) begin
          _T_13 <= _GEN_513;
        end
      end
    end
    if (reset) begin
      _T_21 <= 12'h0;
    end else begin
      _T_21 <= _T_24;
    end
    if (reset) begin
      value <= 7'h0;
    end else if (c_io_in_valid & c_io_in_ready) begin
      if (_T_661) begin
        value <= 7'h0;
      end else begin
        value <= _T_664;
      end
    end
    if (reset) begin
      value_1 <= 7'h0;
    end else if (_GEN_410) begin
      if (c_io_out_valid) begin
        if (_T_1105) begin
          value_1 <= 7'h0;
        end else begin
          value_1 <= _T_1108;
        end
      end
    end
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_T_14 & ~reset) begin
          $fwrite(32'h80000002,"All input and output events completed\n");
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef STOP_COND
      if (`STOP_COND) begin
    `endif
        if (_T_14 & _T_16) begin
          $finish;
        end
    `ifdef STOP_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_T_26 & _T_16) begin
          $fwrite(32'h80000002,
            "Exceeded maximum allowed %d ticks in OrderedDecoupledHWIOTester, If you think code is correct use:\nDecoupleTester.max_tick_count = <some-higher-value>\nin the OrderedDecoupledHWIOTester subclass\n"
            ,12'hfa0);
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef STOP_COND
      if (`STOP_COND) begin
    `endif
        if (_T_26 & _T_16) begin
          $finish;
        end
    `ifdef STOP_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_GEN_410 & c_io_out_valid & _T_16) begin
          $fwrite(32'h80000002,"output test event %d testing out.bits = %d, should be %d",_T_10,c_io_out_bits,7'h64 ==
            value_1 ? 4'h0 : _GEN_510);
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_GEN_525 & _T_1096 & _T_16) begin
          $fwrite(32'h80000002,"Error: event %d out.bits was %x should be %x",_T_10,c_io_out_bits,_GEN_511);
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef PRINTF_COND
      if (`PRINTF_COND) begin
    `endif
        if (_GEN_527 & _T_16) begin
          $fwrite(32'h80000002,"Assertion failed\n    at OrderedDecoupledHWIOTester.scala:363 assert(false.B)\n");
        end
    `ifdef PRINTF_COND
      end
    `endif
    `endif
    `ifndef SYNTHESIS
    `ifdef STOP_COND
      if (`STOP_COND) begin
    `endif
        if (_GEN_527 & _T_16) begin
          $fatal;
        end
    `ifdef STOP_COND
      end
    `endif
    `endif
  end

`ifdef RANDOMIZE_GARBAGE_ASSIGN
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_INVALID_ASSIGN
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_REG_INIT
`define RANDOMIZE
`endif
`ifdef RANDOMIZE_MEM_INIT
`define RANDOMIZE
`endif
`ifndef RANDOM
`define RANDOM $random
`endif
`ifdef RANDOMIZE_MEM_INIT
  integer initvar;
`endif
`ifndef SYNTHESIS
`ifdef FIRRTL_BEFORE_INITIAL
`FIRRTL_BEFORE_INITIAL
`endif
initial begin
  `ifdef RANDOMIZE
    `ifdef INIT_RANDOM
      `INIT_RANDOM
    `endif
    `ifndef VERILATOR
      `ifdef RANDOMIZE_DELAY
        #`RANDOMIZE_DELAY begin end
      `else
        #0.002 begin end
      `endif
    `endif
`ifdef RANDOMIZE_REG_INIT
  _RAND_0 = {1{`RANDOM}};
  _T_4 = _RAND_0[8:0];
  _RAND_1 = {1{`RANDOM}};
  _T_7 = _RAND_1[0:0];
  _RAND_2 = {1{`RANDOM}};
  _T_10 = _RAND_2[8:0];
  _RAND_3 = {1{`RANDOM}};
  _T_13 = _RAND_3[0:0];
  _RAND_4 = {1{`RANDOM}};
  _T_21 = _RAND_4[11:0];
  _RAND_5 = {1{`RANDOM}};
  value = _RAND_5[6:0];
  _RAND_6 = {1{`RANDOM}};
  value_1 = _RAND_6[6:0];
`endif
  `endif
end
`ifdef FIRRTL_AFTER_INITIAL
`FIRRTL_AFTER_INITIAL
`endif
`endif
endmodule