data/full_repos/permissive/512649487/verilog/gl/user_project_wrapper.v
1: b"%Error: data/full_repos/permissive/512649487/verilog/gl/user_project_wrapper.v:57: Cannot find file containing module: 'prediction'\n prediction mprj (.vccd1(vccd1),\n ^~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/512649487/verilog/gl,data/full_repos/permissive/512649487/prediction\n             data/full_repos/permissive/512649487/verilog/gl,data/full_repos/permissive/512649487/prediction.v\n             data/full_repos/permissive/512649487/verilog/gl,data/full_repos/permissive/512649487/prediction.sv\n             prediction\n             prediction.v\n             prediction.sv\n             obj_dir/prediction\n             obj_dir/prediction.v\n             obj_dir/prediction.sv\n%Error: Exiting due to 1 error(s)\n"
module user_project_wrapper (user_clock2,
    vccd1,
    vccd2,
    vdda1,
    vdda2,
    vssa1,
    vssa2,
    vssd1,
    vssd2,
    wb_clk_i,
    wb_rst_i,
    wbs_ack_o,
    wbs_cyc_i,
    wbs_stb_i,
    wbs_we_i,
    analog_io,
    io_in,
    io_oeb,
    io_out,
    la_data_in,
    la_data_out,
    la_oenb,
    user_irq,
    wbs_adr_i,
    wbs_dat_i,
    wbs_dat_o,
    wbs_sel_i);
 input user_clock2;
 input vccd1;
 input vccd2;
 input vdda1;
 input vdda2;
 input vssa1;
 input vssa2;
 input vssd1;
 input vssd2;
 input wb_clk_i;
 input wb_rst_i;
 output wbs_ack_o;
 input wbs_cyc_i;
 input wbs_stb_i;
 input wbs_we_i;
 inout [28:0] analog_io;
 input [37:0] io_in;
 output [37:0] io_oeb;
 output [37:0] io_out;
 input [127:0] la_data_in;
 output [127:0] la_data_out;
 input [127:0] la_oenb;
 output [2:0] user_irq;
 input [31:0] wbs_adr_i;
 input [31:0] wbs_dat_i;
 output [31:0] wbs_dat_o;
 input [3:0] wbs_sel_i;


 prediction mprj (.vccd1(vccd1),
    .vssd1(vssd1),
    .wb_clk_i(wb_clk_i),
    .io_in({io_in[37],
    io_in[36],
    io_in[35],
    io_in[34],
    io_in[33],
    io_in[32],
    io_in[31],
    io_in[30],
    io_in[29],
    io_in[28],
    io_in[27],
    io_in[26],
    io_in[25],
    io_in[24],
    io_in[23],
    io_in[22],
    io_in[21],
    io_in[20],
    io_in[19],
    io_in[18],
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    io_in[16],
    io_in[15],
    io_in[14],
    io_in[13],
    io_in[12],
    io_in[11],
    io_in[10],
    io_in[9],
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    io_in[6],
    io_in[5],
    io_in[4],
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    io_in[2],
    io_in[1],
    io_in[0]}),
    .io_out({io_out[37],
    io_out[36],
    io_out[35],
    io_out[34],
    io_out[33],
    io_out[32],
    io_out[31],
    io_out[30],
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    io_out[12],
    io_out[11],
    io_out[10],
    io_out[9],
    io_out[8],
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    io_out[6],
    io_out[5],
    io_out[4],
    io_out[3],
    io_out[2],
    io_out[1],
    io_out[0]}),
    .wbs_dat_o({wbs_dat_o[31],
    wbs_dat_o[30],
    wbs_dat_o[29],
    wbs_dat_o[28],
    wbs_dat_o[27],
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    wbs_dat_o[24],
    wbs_dat_o[23],
    wbs_dat_o[22],
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    wbs_dat_o[11],
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    wbs_dat_o[9],
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    wbs_dat_o[4],
    wbs_dat_o[3],
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    wbs_dat_o[0]}));
endmodule
module user_project_wrapper (user_clock2,
    vccd1,
    vccd2,
    vdda1,
    vdda2,
    vssa1,
    vssa2,
    vssd1,
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    wb_rst_i,
    wbs_ack_o,
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    wbs_stb_i,
    wbs_we_i,
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    wbs_adr_i,
    wbs_dat_i,
    wbs_dat_o,
    wbs_sel_i);

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 input vccd1;
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 input wb_rst_i;
 output wbs_ack_o;
 input wbs_cyc_i;
 input wbs_stb_i;
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 inout [28:0] analog_io;
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 output [37:0] io_out;
 input [127:0] la_data_in;
 output [127:0] la_data_out;
 input [127:0] la_oenb;
 output [2:0] user_irq;
 input [31:0] wbs_adr_i;
 input [31:0] wbs_dat_i;
 output [31:0] wbs_dat_o;
 input [3:0] wbs_sel_i;


 prediction mprj (.vccd1(vccd1),
    .vssd1(vssd1),
    .wb_clk_i(wb_clk_i),
    .io_in({io_in[37],
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endmodule