data/full_repos/permissive/528912093/Proiect/PhaseGen.v
1: b'%Error: data/full_repos/permissive/528912093/Proiect/PhaseGen.v:22: syntax error, unexpected always\nalways\n^~~~~~\n%Error: Exiting due to 1 error(s)\n'
module PhaseGen( Phase_Count,Clear,Phase3,Phase2,Phase1,Phase0);
 input Phase_Count,Clear;
 output Phase3,Phase2,Phase1,Phase0;
 wire w4,w5,w7,w8,w10,w13,w14,w15;
 wire w16;
 xor #(3) xor2_1(Phase1,w4,w5);
 xor #(3) xor2_2(Phase0,w7,w8);
 xor #(3) xor2_3(Phase3,w10,w7);
 xor #(3) xor2_4(Phase2,w5,w10);
 dreg #(4) dreg_5(w4,w8,w13,w14,Phase_Count);
 dreg #(4) dreg_6(w5,w15,w4,w14,Phase_Count);
 dreg #(4) dreg_7(w10,w16,w5,w14,Phase_Count);
 dreg #(4) dreg_8(w7,w13,w10,w14,Phase_Count);
 not #(3) inv_9(w14,Clear);
endmodule
module PhaseGen( Phase_Count,Clear,Phase3,Phase2,Phase1,Phase0);

 input Phase_Count,Clear;
 output Phase3,Phase2,Phase1,Phase0;
 wire w4,w5,w7,w8,w10,w13,w14,w15;
 wire w16;
 xor #(3) xor2_1(Phase1,w4,w5);
 xor #(3) xor2_2(Phase0,w7,w8);
 xor #(3) xor2_3(Phase3,w10,w7);
 xor #(3) xor2_4(Phase2,w5,w10);
 dreg #(4) dreg_5(w4,w8,w13,w14,Phase_Count);
 dreg #(4) dreg_6(w5,w15,w4,w14,Phase_Count);
 dreg #(4) dreg_7(w10,w16,w5,w14,Phase_Count);
 dreg #(4) dreg_8(w7,w13,w10,w14,Phase_Count);
 not #(3) inv_9(w14,Clear);
endmodule