data/full_repos/permissive/472631695/verilog/gl/user_project_wrapper.v
1: b"%Error: data/full_repos/permissive/472631695/verilog/gl/user_project_wrapper.v:57: Cannot find file containing module: 'wrapped_tetris'\n wrapped_tetris wrapped_tetris_4 (.active(la_data_in[4]),\n ^~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/472631695/verilog/gl,data/full_repos/permissive/472631695/wrapped_tetris\n             data/full_repos/permissive/472631695/verilog/gl,data/full_repos/permissive/472631695/wrapped_tetris.v\n             data/full_repos/permissive/472631695/verilog/gl,data/full_repos/permissive/472631695/wrapped_tetris.sv\n             wrapped_tetris\n             wrapped_tetris.v\n             wrapped_tetris.sv\n             obj_dir/wrapped_tetris\n             obj_dir/wrapped_tetris.v\n             obj_dir/wrapped_tetris.sv\n%Error: data/full_repos/permissive/472631695/verilog/gl/user_project_wrapper.v:271: Cannot find file containing module: 'wrapped_vgademo_on_fpga'\n wrapped_vgademo_on_fpga wrapped_vgademo_on_fpga_5 (.active(la_data_in[5]),\n ^~~~~~~~~~~~~~~~~~~~~~~\n%Error: Exiting due to 2 error(s)\n"
module user_project_wrapper (user_clock2,
    vccd1,
    vccd2,
    vdda1,
    vdda2,
    vssa1,
    vssa2,
    vssd1,
    vssd2,
    wb_clk_i,
    wb_rst_i,
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    la_data_in,
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    wbs_dat_i,
    wbs_dat_o,
    wbs_sel_i);
 input user_clock2;
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 output wbs_ack_o;
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 inout [28:0] analog_io;
 input [37:0] io_in;
 output [37:0] io_oeb;
 output [37:0] io_out;
 input [127:0] la_data_in;
 output [127:0] la_data_out;
 input [127:0] la_oenb;
 output [2:0] user_irq;
 input [31:0] wbs_adr_i;
 input [31:0] wbs_dat_i;
 output [31:0] wbs_dat_o;
 input [3:0] wbs_sel_i;


 wrapped_tetris wrapped_tetris_4 (.active(la_data_in[4]),
    .vccd1(vccd1),
    .vssd1(vssd1),
    .wb_clk_i(wb_clk_i),
    .io_in({io_in[37],
    io_in[36],
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    io_in[34],
    io_in[33],
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    io_in[31],
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    io_in[4],
    io_in[3],
    io_in[2],
    io_in[1],
    io_in[0]}),
    .io_oeb({io_oeb[37],
    io_oeb[36],
    io_oeb[35],
    io_oeb[34],
    io_oeb[33],
    io_oeb[32],
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    io_oeb[30],
    io_oeb[29],
    io_oeb[28],
    io_oeb[27],
    io_oeb[26],
    io_oeb[25],
    io_oeb[24],
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    io_oeb[2],
    io_oeb[1],
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    .io_out({io_out[37],
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    io_out[5],
    io_out[4],
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    la_data_in[59],
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    la_data_in[46],
    la_data_in[45],
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    la_data_in[37],
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    la_data_in[35],
    la_data_in[34],
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    la_data_in[32]}),
    .la1_data_out({la_data_out[63],
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    la_oenb[34],
    la_oenb[33],
    la_oenb[32]}));
 wrapped_vgademo_on_fpga wrapped_vgademo_on_fpga_5 (.active(la_data_in[5]),
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    .vssd1(vssd1),
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    io_in[2],
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    la_oenb[35],
    la_oenb[34],
    la_oenb[33],
    la_oenb[32]}));
endmodule
module user_project_wrapper (user_clock2,
    vccd1,
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    wbs_dat_o,
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 input user_clock2;
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 input vssa1;
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 input vssd1;
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 input wbs_stb_i;
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 output [37:0] io_out;
 input [127:0] la_data_in;
 output [127:0] la_data_out;
 input [127:0] la_oenb;
 output [2:0] user_irq;
 input [31:0] wbs_adr_i;
 input [31:0] wbs_dat_i;
 output [31:0] wbs_dat_o;
 input [3:0] wbs_sel_i;


 wrapped_tetris wrapped_tetris_4 (.active(la_data_in[4]),
    .vccd1(vccd1),
    .vssd1(vssd1),
    .wb_clk_i(wb_clk_i),
    .io_in({io_in[37],
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    io_in[35],
    io_in[34],
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    io_in[32],
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    io_in[6],
    io_in[5],
    io_in[4],
    io_in[3],
    io_in[2],
    io_in[1],
    io_in[0]}),
    .io_oeb({io_oeb[37],
    io_oeb[36],
    io_oeb[35],
    io_oeb[34],
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    io_oeb[14],
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