data/full_repos/permissive/486598419/6.7/Counter8.v
data/verilator_xmls/e27f036a-a689-40d8-a165-0360f7dcfb52.xml
module JK_FF(
    input CLK,
    input J,
    input K,
    input RST_n,
    output reg Q1

    );
always @(posedge CLK or negedge RST_n)
    begin
    if(~RST_n)
        begin
            Q1<=1'b0;

        end
    else
        begin
        if(J==0&&K==0)
            begin
            Q1<=Q1;

            end
        else if(J==0&&K==1)
            begin
            Q1<=0;

            end
        else if(J==1&&K==0)
            begin
            Q1<=1;

            end
        else
            begin
            Q1<=~Q1;

            end               
        end
    end
endmodule
module JK_FF(
    input CLK,
    input J,
    input K,
    input RST_n,
    output reg Q1

    );

always @(posedge CLK or negedge RST_n)
    begin
    if(~RST_n)
        begin
            Q1<=1'b0;

        end
    else
        begin
        if(J==0&&K==0)
            begin
            Q1<=Q1;

            end
        else if(J==0&&K==1)
            begin
            Q1<=0;

            end
        else if(J==1&&K==0)
            begin
            Q1<=1;

            end
        else
            begin
            Q1<=~Q1;

            end               
        end
    end
endmodule