data/full_repos/permissive/452098851/hierarchy/project/bdw_work/wrappers/add_one_vlwrapper.v
data/verilator_xmls/d0ab6812-1b69-428d-ac13-a9a6a87905a7.xml
module add_one_vlwrapper(
      clk,
       rst,
       add_one_x_busy,
       add_one_x_vld,
       add_one_x_data,
       add_one_return_busy,
       add_one_return_vld,
       add_one_return_data

    );

	input clk;
	input rst;
	output add_one_x_busy;
	reg add_one_x_busy;
	wire m_add_one_x_busy;
	input add_one_x_vld;
	input [31:0] add_one_x_data;
	input add_one_return_busy;
	output add_one_return_vld;
	reg add_one_return_vld;
	wire m_add_one_return_vld;
	output [31:0] add_one_return_data;
	reg[31:0] add_one_return_data;
	wire [31:0] m_add_one_return_data;



    add_one_type_wrapper add_one_sc(
        .clk(clk),
         .rst(rst),
         .add_one_x_busy(m_add_one_x_busy),
         .add_one_x_vld(add_one_x_vld),
         .add_one_x_data(add_one_x_data),
         .add_one_return_busy(add_one_return_busy),
         .add_one_return_vld(m_add_one_return_vld),
         .add_one_return_data(m_add_one_return_data)

    );




    always @(m_add_one_x_busy)
     begin
      add_one_x_busy <= m_add_one_x_busy;
     end
    always @(m_add_one_return_vld)
     begin
      add_one_return_vld <= m_add_one_return_vld;
     end
    always @(m_add_one_return_data)
     begin
      add_one_return_data <= m_add_one_return_data;
     end


endmodule
module add_one_vlwrapper(
      clk,
       rst,
       add_one_x_busy,
       add_one_x_vld,
       add_one_x_data,
       add_one_return_busy,
       add_one_return_vld,
       add_one_return_data

    );


	input clk;
	input rst;
	output add_one_x_busy;
	reg add_one_x_busy;
	wire m_add_one_x_busy;
	input add_one_x_vld;
	input [31:0] add_one_x_data;
	input add_one_return_busy;
	output add_one_return_vld;
	reg add_one_return_vld;
	wire m_add_one_return_vld;
	output [31:0] add_one_return_data;
	reg[31:0] add_one_return_data;
	wire [31:0] m_add_one_return_data;



    add_one_type_wrapper add_one_sc(
        .clk(clk),
         .rst(rst),
         .add_one_x_busy(m_add_one_x_busy),
         .add_one_x_vld(add_one_x_vld),
         .add_one_x_data(add_one_x_data),
         .add_one_return_busy(add_one_return_busy),
         .add_one_return_vld(m_add_one_return_vld),
         .add_one_return_data(m_add_one_return_data)

    );




    always @(m_add_one_x_busy)
     begin
      add_one_x_busy <= m_add_one_x_busy;
     end
    always @(m_add_one_return_vld)
     begin
      add_one_return_vld <= m_add_one_return_vld;
     end
    always @(m_add_one_return_data)
     begin
      add_one_return_data <= m_add_one_return_data;
     end


endmodule