data/full_repos/permissive/422178762/verilog/rtl/apbled.v
data/verilator_xmls/46b98d49-588a-458e-bbdf-9394d91f6a5b.xml
module QueueModuleled(
  input         clock,
  input         reset,
  output        io_i_ready,
  input         io_i_valid,
  input  [23:0] io_i_bits,
  input         io_o_ready,
  output        io_o_valid,
  output [23:0] io_o_bits
);
  wire  qa_clock;
  wire  qa_reset;
  wire  qa_io_enq_ready;
  wire  qa_io_enq_valid;
  wire [23:0] qa_io_enq_bits;
  wire  qa_io_deq_ready;
  wire  qa_io_deq_valid;
  wire [23:0] qa_io_deq_bits;
  Queue_led qa (
    .clock(qa_clock),
    .reset(qa_reset),
    .io_enq_ready(qa_io_enq_ready),
    .io_enq_valid(qa_io_enq_valid),
    .io_enq_bits(qa_io_enq_bits),
    .io_deq_ready(qa_io_deq_ready),
    .io_deq_valid(qa_io_deq_valid),
    .io_deq_bits(qa_io_deq_bits)
  );
  assign io_i_ready = qa_io_enq_ready;
  assign io_o_valid = qa_io_deq_valid;
  assign io_o_bits = qa_io_deq_bits;
  assign qa_clock = clock;
  assign qa_reset = reset;
  assign qa_io_enq_valid = io_i_valid;
  assign qa_io_enq_bits = io_i_bits;
  assign qa_io_deq_ready = io_o_ready;
endmodule
module QueueModuleled(
  input         clock,
  input         reset,
  output        io_i_ready,
  input         io_i_valid,
  input  [23:0] io_i_bits,
  input         io_o_ready,
  output        io_o_valid,
  output [23:0] io_o_bits
);

  wire  qa_clock;
  wire  qa_reset;
  wire  qa_io_enq_ready;
  wire  qa_io_enq_valid;
  wire [23:0] qa_io_enq_bits;
  wire  qa_io_deq_ready;
  wire  qa_io_deq_valid;
  wire [23:0] qa_io_deq_bits;
  Queue_led qa (
    .clock(qa_clock),
    .reset(qa_reset),
    .io_enq_ready(qa_io_enq_ready),
    .io_enq_valid(qa_io_enq_valid),
    .io_enq_bits(qa_io_enq_bits),
    .io_deq_ready(qa_io_deq_ready),
    .io_deq_valid(qa_io_deq_valid),
    .io_deq_bits(qa_io_deq_bits)
  );
  assign io_i_ready = qa_io_enq_ready;
  assign io_o_valid = qa_io_deq_valid;
  assign io_o_bits = qa_io_deq_bits;
  assign qa_clock = clock;
  assign qa_reset = reset;
  assign qa_io_enq_valid = io_i_valid;
  assign qa_io_enq_bits = io_i_bits;
  assign qa_io_deq_ready = io_o_ready;
endmodule