data/full_repos/permissive/52900389/TB_CT.v
1: b'%Warning-STMTDLY: data/full_repos/permissive/52900389/TB_CT.v:51: Unsupported: Ignoring delay on this delayed statement.\nforever #5 clk_100MHz = ~clk_100MHz;\n        ^\n                  ... Use "/* verilator lint_off STMTDLY */" and lint_on around source to disable this message.\n%Warning-STMTDLY: data/full_repos/permissive/52900389/TB_CT.v:55: Unsupported: Ignoring delay on this delayed statement.\nforever #10 clk_de_trabajo = ~clk_de_trabajo;\n        ^\n%Warning-STMTDLY: data/full_repos/permissive/52900389/TB_CT.v:67: Unsupported: Ignoring delay on this delayed statement.\n  #10;\n  ^\n%Error: data/full_repos/permissive/52900389/TB_CT.v:40: Cannot find file containing module: \'Modificacion_Ciclo_Trabajo\'\n Modificacion_Ciclo_Trabajo uut (\n ^~~~~~~~~~~~~~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/52900389,data/full_repos/permissive/52900389/Modificacion_Ciclo_Trabajo\n             data/full_repos/permissive/52900389,data/full_repos/permissive/52900389/Modificacion_Ciclo_Trabajo.v\n             data/full_repos/permissive/52900389,data/full_repos/permissive/52900389/Modificacion_Ciclo_Trabajo.sv\n             Modificacion_Ciclo_Trabajo\n             Modificacion_Ciclo_Trabajo.v\n             Modificacion_Ciclo_Trabajo.sv\n             obj_dir/Modificacion_Ciclo_Trabajo\n             obj_dir/Modificacion_Ciclo_Trabajo.v\n             obj_dir/Modificacion_Ciclo_Trabajo.sv\n%Error: Exiting due to 1 error(s), 3 warning(s)\n        ... See the manual and https://verilator.org for more assistance.\n'
module TB_CT;


	reg clk_100MHz;
	reg clk_de_trabajo;
	reg rst;
	reg up;
	reg down;
	reg chip_select;


	wire signal_out;
	wire [3:0] ciclo_actual;


	Modificacion_Ciclo_Trabajo uut (
		.clk_100MHz(clk_100MHz), 
		.clk_de_trabajo(clk_de_trabajo), 
		.rst(rst), 
		.up(up), 
		.down(down), 
		.chip_select(chip_select), 
		.signal_out(signal_out), 
		.ciclo_actual(ciclo_actual)
	);
initial begin
forever #5 clk_100MHz = ~clk_100MHz;
end

initial begin
forever #10 clk_de_trabajo = ~clk_de_trabajo;
end
	initial begin

		clk_100MHz = 0;
		clk_de_trabajo = 0;
		rst = 1;
		up = 0;
		down = 0;
		chip_select = 1;


		#10;
		rst = 0;



	end
      
endmodule
module TB_CT;



	reg clk_100MHz;
	reg clk_de_trabajo;
	reg rst;
	reg up;
	reg down;
	reg chip_select;


	wire signal_out;
	wire [3:0] ciclo_actual;


	Modificacion_Ciclo_Trabajo uut (
		.clk_100MHz(clk_100MHz), 
		.clk_de_trabajo(clk_de_trabajo), 
		.rst(rst), 
		.up(up), 
		.down(down), 
		.chip_select(chip_select), 
		.signal_out(signal_out), 
		.ciclo_actual(ciclo_actual)
	);
initial begin
forever #5 clk_100MHz = ~clk_100MHz;
end

initial begin
forever #10 clk_de_trabajo = ~clk_de_trabajo;
end
	initial begin

		clk_100MHz = 0;
		clk_de_trabajo = 0;
		rst = 1;
		up = 0;
		down = 0;
		chip_select = 1;


		#10;
		rst = 0;



	end
      
endmodule