data/full_repos/permissive/456791631/Proyecto2/Proyecto2.v
data/verilator_xmls/e0caf565-4a91-4118-b6c8-d247a33e0410.xml
module Proyecto2
(
	input a,b,c,d,
	output s
);

assign s = a | (b & ((c | d) & (b | c)));

endmodule
module Proyecto2
(
	input a,b,c,d,
	output s
);


assign s = a | (b & ((c | d) & (b | c)));

endmodule