data/full_repos/permissive/493514142/verilog/rtl/FPU/FPU_move.v
data/verilator_xmls/d4f947f6-4f12-4dae-9510-e601c19485d7.xml
module FPU_move(rst_l,opcode,Move_Input_IEEE,Move_Output_IEEE);

  
  parameter Std = 31;
  
  input [Std : 0] Move_Input_IEEE;
  input [1:0] opcode;
  input rst_l;
  output [Std : 0] Move_Output_IEEE;
  
  wire [Std : 0] Move_Output_IEEE;
   

  assign Move_Output_IEEE = (rst_l == 1'b0) ? { (Std+1){1'b0} } :  (opcode[0] == 1'b1) ? Move_Input_IEEE : (opcode[1] == 1'b1) ? Move_Input_IEEE : { (Std+1){1'b0} } ;
  
endmodule
module FPU_move(rst_l,opcode,Move_Input_IEEE,Move_Output_IEEE);


  
  parameter Std = 31;
  
  input [Std : 0] Move_Input_IEEE;
  input [1:0] opcode;
  input rst_l;
  output [Std : 0] Move_Output_IEEE;
  
  wire [Std : 0] Move_Output_IEEE;
   

  assign Move_Output_IEEE = (rst_l == 1'b0) ? { (Std+1){1'b0} } :  (opcode[0] == 1'b1) ? Move_Input_IEEE : (opcode[1] == 1'b1) ? Move_Input_IEEE : { (Std+1){1'b0} } ;
  
endmodule