data/full_repos/permissive/489075769/master_ar.v
1: b'%Error: data/full_repos/permissive/489075769/master_ar.v:323: Cannot find file containing module: \'read_address_slave\'\nread_address_slave s (.ACLK(ACLK), .ARESETn(rst), .i_ARREADY(ar_ready), .o_ARREADY(o_ARREADY), .ARVALID(ARVALID), .i_ARADDR(i_ARADDR), .o_ARADDR(o_ARADDR));\n^~~~~~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/489075769,data/full_repos/permissive/489075769/read_address_slave\n             data/full_repos/permissive/489075769,data/full_repos/permissive/489075769/read_address_slave.v\n             data/full_repos/permissive/489075769,data/full_repos/permissive/489075769/read_address_slave.sv\n             read_address_slave\n             read_address_slave.v\n             read_address_slave.sv\n             obj_dir/read_address_slave\n             obj_dir/read_address_slave.v\n             obj_dir/read_address_slave.sv\n%Error: data/full_repos/permissive/489075769/master_ar.v:325: Cannot find file containing module: \'read_data_slave\'\nread_data_slave s1 (.ACLK(ACLK), .ARESETn(rst), .i_RVALID(r_valid), .o_RVALID(o_RVALID), .RREADY(RREADY), .i_RDATA(out_data), .o_RDATA(o_RDATA), .i_RRESP(rresp), .o_RRESP(o_RRESP));\n^~~~~~~~~~~~~~~\n%Error: data/full_repos/permissive/489075769/master_ar.v:235: Cannot find file containing module: \'read_address_master\'\nread_address_master read_addr_m (.ACLK(ACLK), .ARESETn(rst), .i_ARVALID(ar_valid), .o_ARVALID(o_ARVALID), .ARREADY(r_ready), .i_ARADDR(ar_addr), .o_ARADDR(o_ARADDR), .ARPROT(prot));\n^~~~~~~~~~~~~~~~~~~\n%Error: data/full_repos/permissive/489075769/master_ar.v:237: Cannot find file containing module: \'read_data_master\'\nread_data_master read_data_m (.ACLK(ACLK), .ARESETn(rst) ,.RVALID(RVALID), .i_RREADY(r_ready), .o_RREADY(o_RREADY), .i_RDATA(i_RDATA), .o_RDATA(o_RDATA), .i_RRESP(i_RRESP), .o_RRESP(o_RRESP));\n^~~~~~~~~~~~~~~~\n%Warning-WIDTH: data/full_repos/permissive/489075769/master_ar.v:152: Output port connection \'o_RRESP\' expects 1 bits on the pin connection, but pin connection\'s VARREF \'i_RRESP\' generates 2 bits.\n                                                                    : ... In instance master_ar\nslave_ar s (ACLK, rst, write, read,o_ARVALID,o_RREADY, o_ARADDR, ARREADY, RVALID,i_RRESP, s_ARADDR, i_RDATA);                                         \n                                                                                 ^~~~~~~\n                ... Use "/* verilator lint_off WIDTH */" and lint_on around source to disable this message.\n%Error: Exiting due to 4 error(s), 1 warning(s)\n'
module master_ar(
		input ACLK,
		input rst,
		input write,
		input read,

		output [31:0] o_RDATA,
		output reg [6:0]SSD1,
		output reg [6:0]SSD2,
		output reg [6:0]SSD3,
		output reg [6:0]SSD4,
		output reg [6:0]SSD5,
		output reg [6:0]SSD6);

wire RVALID,o_ARVALID,o_RREADY;
wire [31:0] i_RDATA, o_ARADDR, s_ARADDR;

wire [1:0] i_RRESP, o_RRESP;
wire ARREADY;
always @(posedge ACLK)
begin


case(o_RDATA[3:0])
4'b0000 : SSD1=7'b1000000;
4'b0001 : SSD1=7'b1111001;
4'b0010 : SSD1=7'b0100100;
4'b0011 : SSD1=7'b0110000;
4'b0100 : SSD1=7'b0011001;
4'b0101 : SSD1=7'b0010010;
4'b0110 : SSD1=7'b0000010;
4'b0111 : SSD1=7'b1111000;
4'b1000 : SSD1=7'b0000000;
4'b1001 : SSD1=7'b0010000;
4'b1010 : SSD1=7'b0001000;
4'b1011 : SSD1=7'b0000011;
4'b1100 : SSD1=7'b1000110;
4'b1101 : SSD1=7'b0100001;
4'b1110 : SSD1=7'b0000100;
4'b1111 : SSD1=7'b0001110;
endcase
case(o_RDATA[7:4])
4'b0000 : SSD2=7'b1000000;
4'b0001 : SSD2=7'b1111001;
4'b0010 : SSD2=7'b0100100;
4'b0011 : SSD2=7'b0110000;
4'b0100 : SSD2=7'b0011001;
4'b0101 : SSD2=7'b0010010;
4'b0110 : SSD2=7'b0000010;
4'b0111 : SSD2=7'b1111000;
4'b1000 : SSD2=7'b0000000;
4'b1001 : SSD2=7'b0010000;
4'b1010 : SSD2=7'b0001000;
4'b1011 : SSD2=7'b0000011;
4'b1100 : SSD2=7'b1000110;
4'b1101 : SSD2=7'b0100001;
4'b1110 : SSD2=7'b0000100;
4'b1111 : SSD2=7'b0001110;
endcase
case(o_RDATA[11:8])
4'b0000 : SSD3=7'b1000000;
4'b0001 : SSD3=7'b1111001;
4'b0010 : SSD3=7'b0100100;
4'b0011 : SSD3=7'b0110000;
4'b0100 : SSD3=7'b0011001;
4'b0101 : SSD3=7'b0010010;
4'b0110 : SSD3=7'b0000010;
4'b0111 : SSD3=7'b1111000;
4'b1000 : SSD3=7'b0000000;
4'b1001 : SSD3=7'b0010000;
4'b1010 : SSD3=7'b0001000;
4'b1011 : SSD3=7'b0000011;
4'b1100 : SSD3=7'b1000110;
4'b1101 : SSD3=7'b0100001;
4'b1110 : SSD3=7'b0000100;
4'b1111 : SSD3=7'b0001110;
endcase
case(o_RDATA[15:12])
4'b0000 : SSD4=7'b1000000;
4'b0001 : SSD4=7'b1111001;
4'b0010 : SSD4=7'b0100100;
4'b0011 : SSD4=7'b0110000;
4'b0100 : SSD4=7'b0011001;
4'b0101 : SSD4=7'b0010010;
4'b0110 : SSD4=7'b0000010;
4'b0111 : SSD4=7'b1111000;
4'b1000 : SSD4=7'b0000000;
4'b1001 : SSD4=7'b0010000;
4'b1010 : SSD4=7'b0001000;
4'b1011 : SSD4=7'b0000011;
4'b1100 : SSD4=7'b1000110;
4'b1101 : SSD4=7'b0100001;
4'b1110 : SSD4=7'b0000100;
4'b1111 : SSD4=7'b0001110;
endcase
case(o_RDATA[19:16])
4'b0000 : SSD5=7'b1000000;
4'b0001 : SSD5=7'b1111001;
4'b0010 : SSD5=7'b0100100;
4'b0011 : SSD5=7'b0110000;
4'b0100 : SSD5=7'b0011001;
4'b0101 : SSD5=7'b0010010;
4'b0110 : SSD5=7'b0000010;
4'b0111 : SSD5=7'b1111000;
4'b1000 : SSD5=7'b0000000;
4'b1001 : SSD5=7'b0010000;
4'b1010 : SSD5=7'b0001000;
4'b1011 : SSD5=7'b0000011;
4'b1100 : SSD5=7'b1000110;
4'b1101 : SSD5=7'b0100001;
4'b1110 : SSD5=7'b0000100;
4'b1111 : SSD5=7'b0001110;
endcase
case(o_RDATA[23:20])
4'b0000 : SSD6=7'b1000000;
4'b0001 : SSD6=7'b1111001;
4'b0010 : SSD6=7'b0100100;
4'b0011 : SSD6=7'b0110000;
4'b0100 : SSD6=7'b0011001;
4'b0101 : SSD6=7'b0010010;
4'b0110 : SSD6=7'b0000010;
4'b0111 : SSD6=7'b1111000;
4'b1000 : SSD6=7'b0000000;
4'b1001 : SSD6=7'b0010000;
4'b1010 : SSD6=7'b0001000;
4'b1011 : SSD6=7'b0000011;
4'b1100 : SSD6=7'b1000110;
4'b1101 : SSD6=7'b0100001;
4'b1110 : SSD6=7'b0000100;
4'b1111 : SSD6=7'b0001110;
endcase
end
master m (ACLK, rst, write, read, RVALID, i_RDATA, i_RRESP, o_ARVALID, o_ARADDR, o_RREADY, o_RRESP,o_RDATA);
slave_ar s (ACLK, rst, write, read,o_ARVALID,o_RREADY, o_ARADDR, ARREADY, RVALID,i_RRESP, s_ARADDR, i_RDATA);

endmodule
module master_ar(
		input ACLK,
		input rst,
		input write,
		input read,

		output [31:0] o_RDATA,
		output reg [6:0]SSD1,
		output reg [6:0]SSD2,
		output reg [6:0]SSD3,
		output reg [6:0]SSD4,
		output reg [6:0]SSD5,
		output reg [6:0]SSD6);


wire RVALID,o_ARVALID,o_RREADY;
wire [31:0] i_RDATA, o_ARADDR, s_ARADDR;

wire [1:0] i_RRESP, o_RRESP;
wire ARREADY;
always @(posedge ACLK)
begin


case(o_RDATA[3:0])
4'b0000 : SSD1=7'b1000000;
4'b0001 : SSD1=7'b1111001;
4'b0010 : SSD1=7'b0100100;
4'b0011 : SSD1=7'b0110000;
4'b0100 : SSD1=7'b0011001;
4'b0101 : SSD1=7'b0010010;
4'b0110 : SSD1=7'b0000010;
4'b0111 : SSD1=7'b1111000;
4'b1000 : SSD1=7'b0000000;
4'b1001 : SSD1=7'b0010000;
4'b1010 : SSD1=7'b0001000;
4'b1011 : SSD1=7'b0000011;
4'b1100 : SSD1=7'b1000110;
4'b1101 : SSD1=7'b0100001;
4'b1110 : SSD1=7'b0000100;
4'b1111 : SSD1=7'b0001110;
endcase
case(o_RDATA[7:4])
4'b0000 : SSD2=7'b1000000;
4'b0001 : SSD2=7'b1111001;
4'b0010 : SSD2=7'b0100100;
4'b0011 : SSD2=7'b0110000;
4'b0100 : SSD2=7'b0011001;
4'b0101 : SSD2=7'b0010010;
4'b0110 : SSD2=7'b0000010;
4'b0111 : SSD2=7'b1111000;
4'b1000 : SSD2=7'b0000000;
4'b1001 : SSD2=7'b0010000;
4'b1010 : SSD2=7'b0001000;
4'b1011 : SSD2=7'b0000011;
4'b1100 : SSD2=7'b1000110;
4'b1101 : SSD2=7'b0100001;
4'b1110 : SSD2=7'b0000100;
4'b1111 : SSD2=7'b0001110;
endcase
case(o_RDATA[11:8])
4'b0000 : SSD3=7'b1000000;
4'b0001 : SSD3=7'b1111001;
4'b0010 : SSD3=7'b0100100;
4'b0011 : SSD3=7'b0110000;
4'b0100 : SSD3=7'b0011001;
4'b0101 : SSD3=7'b0010010;
4'b0110 : SSD3=7'b0000010;
4'b0111 : SSD3=7'b1111000;
4'b1000 : SSD3=7'b0000000;
4'b1001 : SSD3=7'b0010000;
4'b1010 : SSD3=7'b0001000;
4'b1011 : SSD3=7'b0000011;
4'b1100 : SSD3=7'b1000110;
4'b1101 : SSD3=7'b0100001;
4'b1110 : SSD3=7'b0000100;
4'b1111 : SSD3=7'b0001110;
endcase
case(o_RDATA[15:12])
4'b0000 : SSD4=7'b1000000;
4'b0001 : SSD4=7'b1111001;
4'b0010 : SSD4=7'b0100100;
4'b0011 : SSD4=7'b0110000;
4'b0100 : SSD4=7'b0011001;
4'b0101 : SSD4=7'b0010010;
4'b0110 : SSD4=7'b0000010;
4'b0111 : SSD4=7'b1111000;
4'b1000 : SSD4=7'b0000000;
4'b1001 : SSD4=7'b0010000;
4'b1010 : SSD4=7'b0001000;
4'b1011 : SSD4=7'b0000011;
4'b1100 : SSD4=7'b1000110;
4'b1101 : SSD4=7'b0100001;
4'b1110 : SSD4=7'b0000100;
4'b1111 : SSD4=7'b0001110;
endcase
case(o_RDATA[19:16])
4'b0000 : SSD5=7'b1000000;
4'b0001 : SSD5=7'b1111001;
4'b0010 : SSD5=7'b0100100;
4'b0011 : SSD5=7'b0110000;
4'b0100 : SSD5=7'b0011001;
4'b0101 : SSD5=7'b0010010;
4'b0110 : SSD5=7'b0000010;
4'b0111 : SSD5=7'b1111000;
4'b1000 : SSD5=7'b0000000;
4'b1001 : SSD5=7'b0010000;
4'b1010 : SSD5=7'b0001000;
4'b1011 : SSD5=7'b0000011;
4'b1100 : SSD5=7'b1000110;
4'b1101 : SSD5=7'b0100001;
4'b1110 : SSD5=7'b0000100;
4'b1111 : SSD5=7'b0001110;
endcase
case(o_RDATA[23:20])
4'b0000 : SSD6=7'b1000000;
4'b0001 : SSD6=7'b1111001;
4'b0010 : SSD6=7'b0100100;
4'b0011 : SSD6=7'b0110000;
4'b0100 : SSD6=7'b0011001;
4'b0101 : SSD6=7'b0010010;
4'b0110 : SSD6=7'b0000010;
4'b0111 : SSD6=7'b1111000;
4'b1000 : SSD6=7'b0000000;
4'b1001 : SSD6=7'b0010000;
4'b1010 : SSD6=7'b0001000;
4'b1011 : SSD6=7'b0000011;
4'b1100 : SSD6=7'b1000110;
4'b1101 : SSD6=7'b0100001;
4'b1110 : SSD6=7'b0000100;
4'b1111 : SSD6=7'b0001110;
endcase
end
master m (ACLK, rst, write, read, RVALID, i_RDATA, i_RRESP, o_ARVALID, o_ARADDR, o_RREADY, o_RRESP,o_RDATA);
slave_ar s (ACLK, rst, write, read,o_ARVALID,o_RREADY, o_ARADDR, ARREADY, RVALID,i_RRESP, s_ARADDR, i_RDATA);

endmodule