data/full_repos/permissive/486598419/6.5/Adder.v
data/verilator_xmls/2d3ec270-b113-433c-8a92-2ea7bb253f18.xml
module Adder(
    input [7:0] iData_a,
    input [7:0] iData_b,
    input iC,
    output [7:0] oData,
    output oData_C
    );
    wire tmp0;
    FA f0(iData_a[0],iData_b[0],iC,oData[0],tmp0);
    wire tmp1;
    FA f1(iData_a[1],iData_b[1],tmp0,oData[1],tmp1);
    wire tmp2;
    FA f2(iData_a[2],iData_b[2],tmp1,oData[2],tmp2);
    wire tmp3;
    FA f3(iData_a[3],iData_b[3],tmp2,oData[3],tmp3);
    wire tmp4;
    FA f4(iData_a[4],iData_b[4],tmp3,oData[4],tmp4);
    wire tmp5;
    FA f5(iData_a[5],iData_b[5],tmp4,oData[5],tmp5);
    wire tmp6;
    FA f6(iData_a[6],iData_b[6],tmp5,oData[6],tmp6);
    wire tmp7;
    FA f7(iData_a[7],iData_b[7],tmp6,oData[7],oData_C);
    
endmodule
module Adder(
    input [7:0] iData_a,
    input [7:0] iData_b,
    input iC,
    output [7:0] oData,
    output oData_C
    );

    wire tmp0;
    FA f0(iData_a[0],iData_b[0],iC,oData[0],tmp0);
    wire tmp1;
    FA f1(iData_a[1],iData_b[1],tmp0,oData[1],tmp1);
    wire tmp2;
    FA f2(iData_a[2],iData_b[2],tmp1,oData[2],tmp2);
    wire tmp3;
    FA f3(iData_a[3],iData_b[3],tmp2,oData[3],tmp3);
    wire tmp4;
    FA f4(iData_a[4],iData_b[4],tmp3,oData[4],tmp4);
    wire tmp5;
    FA f5(iData_a[5],iData_b[5],tmp4,oData[5],tmp5);
    wire tmp6;
    FA f6(iData_a[6],iData_b[6],tmp5,oData[6],tmp6);
    wire tmp7;
    FA f7(iData_a[7],iData_b[7],tmp6,oData[7],oData_C);
    
endmodule