data/full_repos/permissive/48787480/hdl/src/step_ex_nop.v
data/verilator_xmls/72f6c1ef-4e70-4127-afce-46f845a02e93.xml
module step_ex_nop(clk, rst_, ena_, rdy_);
    input clk;
    input rst_;
    input ena_;
    output rdy_;

    reg rdy_en;
    assign rdy_ = rdy_en ? 1'b0 : 1'bZ;

    always @(negedge rst_ or posedge clk)
        if(!rst_)
            rdy_en <= 0;
        else if(!ena_)
            rdy_en <= 1;
        else
            rdy_en <= 0;

endmodule
module step_ex_nop(clk, rst_, ena_, rdy_);

    input clk;
    input rst_;
    input ena_;
    output rdy_;

    reg rdy_en;
    assign rdy_ = rdy_en ? 1'b0 : 1'bZ;

    always @(negedge rst_ or posedge clk)
        if(!rst_)
            rdy_en <= 0;
        else if(!ena_)
            rdy_en <= 1;
        else
            rdy_en <= 0;

endmodule