data/full_repos/permissive/41342062/Registro2Bits.v
data/verilator_xmls/d6a9e521-a529-4324-b7d4-2c3f46323f84.xml
module Registro2Bits(_clk_, datos_i, clear_i, salida_o
    );
	
	input _clk_, clear_i;
	input [1:0] datos_i;
	output reg [1:0] salida_o;
	
	always @(posedge _clk_) begin
		
		if(clear_i) 
			salida_o<=2'b00;
		else
			salida_o<= datos_i|salida_o;
	end
	

endmodule
module Registro2Bits(_clk_, datos_i, clear_i, salida_o
    );

	
	input _clk_, clear_i;
	input [1:0] datos_i;
	output reg [1:0] salida_o;
	
	always @(posedge _clk_) begin
		
		if(clear_i) 
			salida_o<=2'b00;
		else
			salida_o<= datos_i|salida_o;
	end
	

endmodule