data/full_repos/permissive/493019833/test/testcase/firrtl/VcdAdder/sbt/VcdAdder.v
data/verilator_xmls/bcd0351c-8efd-4dae-8760-326d9cef5406.xml
module VcdAdder(
  input        clock,
  input  [7:0] io_a,
  input  [7:0] io_b,
  output [9:0] io_c
);
  wire  do_add_clock;
  wire [7:0] do_add_a;
  wire [7:0] do_add_b;
  wire [9:0] do_add_c;
  DoAdd do_add (
    .clock(do_add_clock),
    .a(do_add_a),
    .b(do_add_b),
    .c(do_add_c)
  );
  assign io_c = do_add_c;
  assign do_add_clock = clock;
  assign do_add_a = io_a;
  assign do_add_b = io_b;
endmodule
module VcdAdder(
  input        clock,
  input  [7:0] io_a,
  input  [7:0] io_b,
  output [9:0] io_c
);

  wire  do_add_clock;
  wire [7:0] do_add_a;
  wire [7:0] do_add_b;
  wire [9:0] do_add_c;
  DoAdd do_add (
    .clock(do_add_clock),
    .a(do_add_a),
    .b(do_add_b),
    .c(do_add_c)
  );
  assign io_c = do_add_c;
  assign do_add_clock = clock;
  assign do_add_a = io_a;
  assign do_add_b = io_b;
endmodule