data/full_repos/permissive/472054487/rtl/cpu65xx_core.v
data/verilator_xmls/43c2952f-6e9d-4b69-a5a1-525d1cd5868f.xml
module cpu65xx_core
#(
  parameter pAddrWidth     = 16,
  parameter pRorBugEn      = 0,
  parameter pDecimalEn     = 0,
  parameter pIsCmosEn      = 0,
  parameter pIsBitsEn      = 0,
  parameter pIsWdcPwrEn    = 0,
  parameter pIs16bEn       = 0,
  parameter pIsCeEn        = 0,
  parameter pIsElEn        = 0,
  parameter pIs740En       = 0,
  parameter pIsDtvEn       = 0,
  parameter pAsyncBus      = 1,
  parameter pClkConfig     = 0,
  parameter pDbgMuxEn      = 1
)(

  input  wire        Clk,
  input  wire        Rst_n,

  output wire [15:0] Addr,
  output wire        W_n,
  output wire  [7:0] Wdata,
  input  wire  [7:0] Rdata,
  input  wire        Dbe,
  input  wire        Ml,
  input  wire        Be,
  output wire        Mx,
  output wire        ValidDataAddr,
  output wire        ValidProgramVect,
  output wire        ValidProgramAddr,

  input  wire        Irq_n,
  input  wire        Nmi_n,
  input  wire        Rdy,
  output wire        Sync,
  input  wire        So_n,
  input  wire        Abort_n,
  input  wire        Emulaiton,

  output wire  [7:0] DebugMux,
  input  wire  [4:0] DebugMuxSel
);

endmodule
module cpu65xx_core
#(
  parameter pAddrWidth     = 16,
  parameter pRorBugEn      = 0,
  parameter pDecimalEn     = 0,
  parameter pIsCmosEn      = 0,
  parameter pIsBitsEn      = 0,
  parameter pIsWdcPwrEn    = 0,
  parameter pIs16bEn       = 0,
  parameter pIsCeEn        = 0,
  parameter pIsElEn        = 0,
  parameter pIs740En       = 0,
  parameter pIsDtvEn       = 0,
  parameter pAsyncBus      = 1,
  parameter pClkConfig     = 0,
  parameter pDbgMuxEn      = 1
)(

  input  wire        Clk,
  input  wire        Rst_n,

  output wire [15:0] Addr,
  output wire        W_n,
  output wire  [7:0] Wdata,
  input  wire  [7:0] Rdata,
  input  wire        Dbe,
  input  wire        Ml,
  input  wire        Be,
  output wire        Mx,
  output wire        ValidDataAddr,
  output wire        ValidProgramVect,
  output wire        ValidProgramAddr,

  input  wire        Irq_n,
  input  wire        Nmi_n,
  input  wire        Rdy,
  output wire        Sync,
  input  wire        So_n,
  input  wire        Abort_n,
  input  wire        Emulaiton,

  output wire  [7:0] DebugMux,
  input  wire  [4:0] DebugMuxSel
);


endmodule