data/full_repos/permissive/453464110/SRAM_V.v
data/verilator_xmls/c6c24a64-82fd-42c2-98a1-42bcad3f4121.xml
module SRAM_V 
   # (parameter mem_size =  1024 ,
	   parameter word_size  = 8  , 
		parameter addr_size  = 10  
	)
	(
      d_in , 
		i_clk , 
		rw ,  
		addr_in , 
		data_out ) ;
		
  input i_clk ;
  input wire [word_size-1:0] d_in ;
  input rw ;

  input [addr_size -1:0] addr_in ;
  output reg [word_size-1:0] data_out ;
		

		
 reg [word_size-1:0] mem[mem_size-1:0]  ;


 always @ (posedge i_clk)
  begin
          if (rw==1'b0)
	   begin
		mem[addr_in] <= d_in ;
		  end
		else
        begin
		data_out <= mem[addr_in] ;
         end
	end 		
		endmodule
module SRAM_V 
   # (parameter mem_size =  1024 ,
	   parameter word_size  = 8  , 
		parameter addr_size  = 10  
	)
	(
      d_in , 
		i_clk , 
		rw ,  
		addr_in , 
		data_out ) ;

		
  input i_clk ;
  input wire [word_size-1:0] d_in ;
  input rw ;

  input [addr_size -1:0] addr_in ;
  output reg [word_size-1:0] data_out ;
		

		
 reg [word_size-1:0] mem[mem_size-1:0]  ;


 always @ (posedge i_clk)
  begin
          if (rw==1'b0)
	   begin
		mem[addr_in] <= d_in ;
		  end
		else
        begin
		data_out <= mem[addr_in] ;
         end
	end 		
		endmodule