data/full_repos/permissive/524567962/designs/ClockDivider/Clock_Divider.sv
1: b"%Error: data/full_repos/permissive/524567962/designs/ClockDivider/Clock_Divider.sv:4: syntax error, unexpected ';', expecting ')' or ','\n  output logic  CLK_2, CLK_4, CLK_8;\n                                   ^\n%Error: data/full_repos/permissive/524567962/designs/ClockDivider/Clock_Divider.sv:9: syntax error, unexpected IDENTIFIER\n  fp1 (.D(q_fp1), .CLK(CLK)), .Q(CLK_2), .QN(qn_fp1)) flopr;\n  ^~~\n%Error: Exiting due to 2 error(s)\n"
module Clock_Divider(
  input logic   CLK,

  output logic  CLK_2, CLK_4, CLK_8;

);

  logic qn_fp1, qn_fp2, qn_fp3;
  fp1 (.D(q_fp1), .CLK(CLK)), .Q(CLK_2), .QN(qn_fp1)) flopr;
  fp2 (.D(qn_fp2), .CLK(qn_fp1)), .Q(CLK_4), .QN(qn_fp2)) flopr;
  fp3 (.D(qn_fp3), .CLK(qn_fp2)), .Q(CLK_8), .QN(qn_fp3)) flopr;
endmodule
module Clock_Divider(
  input logic   CLK,

  output logic  CLK_2, CLK_4, CLK_8;


);

  logic qn_fp1, qn_fp2, qn_fp3;
  fp1 (.D(q_fp1), .CLK(CLK)), .Q(CLK_2), .QN(qn_fp1)) flopr;
  fp2 (.D(qn_fp2), .CLK(qn_fp1)), .Q(CLK_4), .QN(qn_fp2)) flopr;
  fp3 (.D(qn_fp3), .CLK(qn_fp2)), .Q(CLK_8), .QN(qn_fp3)) flopr;
endmodule