data/full_repos/permissive/514992586/2_Circuits/Combinational_Logic/Basic_Gates/55_Mt2015_q4.v
data/verilator_xmls/9b2deb4a-4120-43aa-844a-09b639a18ab6.xml
module top_module (input x, input y, output z);
	wire w1;
    wire w2;
    wire w3;
    wire w4;
    
    A a1(x, y, w1);
    A a2(x, y, w3);
    B b1(x, y, w2);
    B b2(x, y, w4);
    
    assign z = (w1 | w2) ^ (w3 & w4);
    
endmodule
module top_module (input x, input y, output z);

	wire w1;
    wire w2;
    wire w3;
    wire w4;
    
    A a1(x, y, w1);
    A a2(x, y, w3);
    B b1(x, y, w2);
    B b2(x, y, w4);
    
    assign z = (w1 | w2) ^ (w3 & w4);
    
endmodule