data/full_repos/permissive/493019833/test/testcase/firrtl/MultiClockSpecanonfun22anonfunapplymcVsp13anon6/reference/MultiClockSpecanonfun22anonfunapplymcVsp13anon6.v
data/verilator_xmls/b839b058-7aa8-40d3-86d3-f7663e9f38e0.xml
module MultiClockSpecanonfun22anonfunapplymcVsp13anon6(
    input clock,
    input reset
);
    wire _T_3;
    assign _T_3 = 1'h0;
    wire _T_6;
    assign _T_6 = 1'h0;
    wire _T_7;
    BITS #(.width(1), .high(0), .low(0)) bits_1 (
        .y(_T_7),
        .in(reset)
    );
    wire _T_8;
    BITWISEOR #(.width(1)) bitwiseor_2 (
        .y(_T_8),
        .a(_T_6),
        .b(_T_7)
    );
    wire _T_10;
    EQ_UNSIGNED #(.width(1)) u_eq_3 (
        .y(_T_10),
        .a(_T_8),
        .b(1'h0)
    );
    wire _value__q;
    wire _value__d;
    DFF_POSCLK #(.width(1)) value (
        .q(_value__q),
        .d(_value__d),
        .clk(clock)
    );
    wire _WTEMP_0;
    MUX_UNSIGNED #(.width(1)) u_mux_4 (
        .y(_value__d),
        .sel(reset),
        .a(1'h0),
        .b(_WTEMP_0)
    );
    wire _T_15;
    EQ_UNSIGNED #(.width(1)) u_eq_5 (
        .y(_T_15),
        .a(_value__q),
        .b(1'h1)
    );
    wire [1:0] _T_17;
    ADD_UNSIGNED #(.width(1)) u_add_6 (
        .y(_T_17),
        .a(_value__q),
        .b(1'h1)
    );
    wire _T_18;
    TAIL #(.width(2), .n(1)) tail_7 (
        .y(_T_18),
        .in(_T_17)
    );
    wire done;
    BITWISEAND #(.width(1)) bitwiseand_8 (
        .y(done),
        .a(1'h1),
        .b(_T_15)
    );
    wire _T_19;
    BITS #(.width(1), .high(0), .low(0)) bits_9 (
        .y(_T_19),
        .in(reset)
    );
    wire _T_21;
    EQ_UNSIGNED #(.width(1)) u_eq_10 (
        .y(_T_21),
        .a(_T_19),
        .b(1'h0)
    );
    MUX_UNSIGNED #(.width(1)) u_mux_11 (
        .y(_WTEMP_0),
        .sel(1'h1),
        .a(_T_18),
        .b(_value__q)
    );
endmodule
module MultiClockSpecanonfun22anonfunapplymcVsp13anon6(
    input clock,
    input reset
);

    wire _T_3;
    assign _T_3 = 1'h0;
    wire _T_6;
    assign _T_6 = 1'h0;
    wire _T_7;
    BITS #(.width(1), .high(0), .low(0)) bits_1 (
        .y(_T_7),
        .in(reset)
    );
    wire _T_8;
    BITWISEOR #(.width(1)) bitwiseor_2 (
        .y(_T_8),
        .a(_T_6),
        .b(_T_7)
    );
    wire _T_10;
    EQ_UNSIGNED #(.width(1)) u_eq_3 (
        .y(_T_10),
        .a(_T_8),
        .b(1'h0)
    );
    wire _value__q;
    wire _value__d;
    DFF_POSCLK #(.width(1)) value (
        .q(_value__q),
        .d(_value__d),
        .clk(clock)
    );
    wire _WTEMP_0;
    MUX_UNSIGNED #(.width(1)) u_mux_4 (
        .y(_value__d),
        .sel(reset),
        .a(1'h0),
        .b(_WTEMP_0)
    );
    wire _T_15;
    EQ_UNSIGNED #(.width(1)) u_eq_5 (
        .y(_T_15),
        .a(_value__q),
        .b(1'h1)
    );
    wire [1:0] _T_17;
    ADD_UNSIGNED #(.width(1)) u_add_6 (
        .y(_T_17),
        .a(_value__q),
        .b(1'h1)
    );
    wire _T_18;
    TAIL #(.width(2), .n(1)) tail_7 (
        .y(_T_18),
        .in(_T_17)
    );
    wire done;
    BITWISEAND #(.width(1)) bitwiseand_8 (
        .y(done),
        .a(1'h1),
        .b(_T_15)
    );
    wire _T_19;
    BITS #(.width(1), .high(0), .low(0)) bits_9 (
        .y(_T_19),
        .in(reset)
    );
    wire _T_21;
    EQ_UNSIGNED #(.width(1)) u_eq_10 (
        .y(_T_21),
        .a(_T_19),
        .b(1'h0)
    );
    MUX_UNSIGNED #(.width(1)) u_mux_11 (
        .y(_WTEMP_0),
        .sel(1'h1),
        .a(_T_18),
        .b(_value__q)
    );
endmodule