data/full_repos/permissive/428158935/sources_1/new/AdderModule.v
data/verilator_xmls/dff4d8a6-ea7a-49c3-a5fc-75c71889658f.xml
module Add_1bit(
    input A,
    input B,
    input CI,
    output S,
    output G,
    output P
);

xor(S,A,B,CI);
and(G,A,B);
or(P,A,B);
    
endmodule
module Add_1bit(
    input A,
    input B,
    input CI,
    output S,
    output G,
    output P
);


xor(S,A,B,CI);
and(G,A,B);
or(P,A,B);
    
endmodule