data/full_repos/permissive/493514142/verilog/rtl/FPU/FMADD_extender.v
data/verilator_xmls/063959d7-8786-46e3-b672-2f31cf3fa5e1.xml
module FMADD_Extender (Extender_input_A,Extender_input_B,Extender_output_A,Extender_output_B);
parameter std =31;
parameter man = 22;
parameter exp = 7;


input [std+1:0]  Extender_input_A,Extender_input_B;



output [2+exp+2*(man+2):0] Extender_output_A,Extender_output_B;


assign  Extender_output_A =  {Extender_input_A[std+1],1'b0,Extender_input_A[std:0],{man+2{1'b0}}}  ;
assign  Extender_output_B =  {Extender_input_B[std+1],1'b0,Extender_input_B[std:0],{man+2{1'b0}}}  ;


endmodule
module FMADD_Extender (Extender_input_A,Extender_input_B,Extender_output_A,Extender_output_B);

parameter std =31;
parameter man = 22;
parameter exp = 7;


input [std+1:0]  Extender_input_A,Extender_input_B;



output [2+exp+2*(man+2):0] Extender_output_A,Extender_output_B;


assign  Extender_output_A =  {Extender_input_A[std+1],1'b0,Extender_input_A[std:0],{man+2{1'b0}}}  ;
assign  Extender_output_B =  {Extender_input_B[std+1],1'b0,Extender_input_B[std:0],{man+2{1'b0}}}  ;


endmodule