data/full_repos/permissive/493019833/test/testcase/firrtl/Pad/sbt/Pad.v
data/verilator_xmls/c1c29b26-ec7c-41f9-a942-f6e14ea98a6f.xml
module Pad(
  input        clock,
  input        reset,
  input  [3:0] io_u0,
  input  [4:0] io_u1,
  input  [3:0] io_s0,
  input  [4:0] io_s1,
  output [8:0] io_uout_cat_u,
  output [8:0] io_uout_cat_s,
  output [7:0] io_uout_pad,
  output [7:0] io_sout_pad,
  output [2:0] io_uout_bits_u,
  output [2:0] io_uout_bits_s,
  output [2:0] io_uout_head_u,
  output [2:0] io_uout_head_s,
  output [2:0] io_uout_tail_u,
  output [2:0] io_uout_tail_s
);
  assign io_uout_cat_u = {io_u1,io_u0};
  assign io_uout_cat_s = {io_s1,io_s0};
  assign io_uout_pad = {{4'd0}, io_u0};
  assign io_sout_pad = {{4{io_s0[3]}},io_s0};
  assign io_uout_bits_u = io_u1[3:1];
  assign io_uout_bits_s = io_s1[3:1];
  assign io_uout_head_u = io_u0[3:1];
  assign io_uout_head_s = io_s0[3:1];
  assign io_uout_tail_u = io_u0[2:0];
  assign io_uout_tail_s = io_s0[2:0];
endmodule
module Pad(
  input        clock,
  input        reset,
  input  [3:0] io_u0,
  input  [4:0] io_u1,
  input  [3:0] io_s0,
  input  [4:0] io_s1,
  output [8:0] io_uout_cat_u,
  output [8:0] io_uout_cat_s,
  output [7:0] io_uout_pad,
  output [7:0] io_sout_pad,
  output [2:0] io_uout_bits_u,
  output [2:0] io_uout_bits_s,
  output [2:0] io_uout_head_u,
  output [2:0] io_uout_head_s,
  output [2:0] io_uout_tail_u,
  output [2:0] io_uout_tail_s
);

  assign io_uout_cat_u = {io_u1,io_u0};
  assign io_uout_cat_s = {io_s1,io_s0};
  assign io_uout_pad = {{4'd0}, io_u0};
  assign io_sout_pad = {{4{io_s0[3]}},io_s0};
  assign io_uout_bits_u = io_u1[3:1];
  assign io_uout_bits_s = io_s1[3:1];
  assign io_uout_head_u = io_u0[3:1];
  assign io_uout_head_s = io_s0[3:1];
  assign io_uout_tail_u = io_u0[2:0];
  assign io_uout_tail_s = io_s0[2:0];
endmodule