data/full_repos/permissive/505278364/InstructionMemory-1.v
data/verilator_xmls/b8b55b18-dda4-41b1-9406-20b4f6039641.xml
module InstructionMemory(Address, Instruction);
	input [31:0] Address;
	output reg [31:0] Instruction;
	
	always @(*)
		case (Address[9:2])

			8'd0:    Instruction <= {6'h08, 5'd0 , 5'd4 , 16'h2f5b};

			8'd1:    Instruction <= {6'h09, 5'd0 , 5'd5 , 16'hcfc7};

			8'd2:    Instruction <= {6'h00, 5'd0 , 5'd5 , 5'd6 , 5'd16 , 6'h00};

			8'd3:    Instruction <= {6'h00, 5'd0 , 5'd6 , 5'd7 , 5'd16 , 6'h03};

			8'd4:    Instruction <= {6'h04, 5'd7 , 5'd5 , 16'h0001};

			8'd5:    Instruction <= {6'h0f, 5'd0 , 5'd4 , 16'h56ce};


			8'd6:    Instruction <= {6'h00, 5'd6 , 5'd4 , 5'd8 , 5'd0 , 6'h20};

			8'd7:    Instruction <= {6'h00, 5'd0 , 5'd8 , 5'd9 , 5'd8 , 6'h03};

			8'd8:    Instruction <= {6'h08, 5'd0 , 5'd10, 16'hd0a5};

			8'd9:    Instruction <= {6'h00, 5'd4 , 5'd10 , 5'd2 , 5'd0 , 6'h2a};

			8'd10:   Instruction <= {6'h00, 5'd4 , 5'd10 , 5'd3 , 5'd0 , 6'h2b};


			8'd11:   Instruction <= {6'h02, 26'd11};
			
			default: Instruction <= 32'h00000000;
		endcase
		
endmodule
module InstructionMemory(Address, Instruction);

	input [31:0] Address;
	output reg [31:0] Instruction;
	
	always @(*)
		case (Address[9:2])

			8'd0:    Instruction <= {6'h08, 5'd0 , 5'd4 , 16'h2f5b};

			8'd1:    Instruction <= {6'h09, 5'd0 , 5'd5 , 16'hcfc7};

			8'd2:    Instruction <= {6'h00, 5'd0 , 5'd5 , 5'd6 , 5'd16 , 6'h00};

			8'd3:    Instruction <= {6'h00, 5'd0 , 5'd6 , 5'd7 , 5'd16 , 6'h03};

			8'd4:    Instruction <= {6'h04, 5'd7 , 5'd5 , 16'h0001};

			8'd5:    Instruction <= {6'h0f, 5'd0 , 5'd4 , 16'h56ce};


			8'd6:    Instruction <= {6'h00, 5'd6 , 5'd4 , 5'd8 , 5'd0 , 6'h20};

			8'd7:    Instruction <= {6'h00, 5'd0 , 5'd8 , 5'd9 , 5'd8 , 6'h03};

			8'd8:    Instruction <= {6'h08, 5'd0 , 5'd10, 16'hd0a5};

			8'd9:    Instruction <= {6'h00, 5'd4 , 5'd10 , 5'd2 , 5'd0 , 6'h2a};

			8'd10:   Instruction <= {6'h00, 5'd4 , 5'd10 , 5'd3 , 5'd0 , 6'h2b};


			8'd11:   Instruction <= {6'h02, 26'd11};
			
			default: Instruction <= 32'h00000000;
		endcase
		
endmodule