data/full_repos/permissive/515186003/univ_shift_reg.v
data/verilator_xmls/f3975291-df1a-4817-9745-d6873736f923.xml
module mux(
        input a,
        input b,
        input d0,
        input d1,
        input d2,
        input d3,
        output reg data
        );
        always@(*)
        begin
            if (a==0&&b==0)
                begin
                    data=d0;
                end
            else if (a==0&&b==1)
                begin
                    data=d1;
                end
            else if (a==1&&b==0)
                begin
                    data=d2;
                end
            else if (a==1&&b==1)
                begin
                    data=d3;
                end
        end
endmodule
module mux(
        input a,
        input b,
        input d0,
        input d1,
        input d2,
        input d3,
        output reg data
        );

        always@(*)
        begin
            if (a==0&&b==0)
                begin
                    data=d0;
                end
            else if (a==0&&b==1)
                begin
                    data=d1;
                end
            else if (a==1&&b==0)
                begin
                    data=d2;
                end
            else if (a==1&&b==1)
                begin
                    data=d3;
                end
        end
endmodule