data/full_repos/permissive/491294671/timer_input_control/counter/counter_7.v
data/verilator_xmls/e2a15d44-4b47-4565-ae2f-c69b5980f804.xml
module counter_7(
  input wire clock, clear,
  output reg saida);
  
  reg[2:0] contador = 0;
  
  always @(posedge clock)
    begin
      
      if(clear == 1)
        begin
          contador <= 0;
          saida <= 0;
        end
      else
        begin
          if(contador < 7)
            begin
              contador = contador + 1;
              if (contador == 4)
                saida <= 1;
              else
                saida <= 0;
            end
          
        end
    end
endmodule
module counter_7(
  input wire clock, clear,
  output reg saida);

  
  reg[2:0] contador = 0;
  
  always @(posedge clock)
    begin
      
      if(clear == 1)
        begin
          contador <= 0;
          saida <= 0;
        end
      else
        begin
          if(contador < 7)
            begin
              contador = contador + 1;
              if (contador == 4)
                saida <= 1;
              else
                saida <= 0;
            end
          
        end
    end
endmodule