data/full_repos/permissive/421450529/mux4_5.v
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module mux4_5(
   input[4:0] D1,
	input[4:0] D2,
	input[4:0] D3,
	input[4:0] D4,
	input[1:0] control,
	output reg[4:0] out
    );
  always@(*)begin
    case(control)
	   2'b00:out=D1;
		2'b01:out=D2;
		2'b10:out=D3;
		2'b11:out=D4;
		default:out=D1;
	 endcase
  end

endmodule
module mux4_5(
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	input[4:0] D3,
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	output reg[4:0] out
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  end

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