data/full_repos/permissive/441359809/src/yosys/tests/asicworld/code_verilog_tutorial_explicit.v
data/verilator_xmls/f03dde19-de5e-4fc0-924d-ebf22c995b3a.xml
module explicit();
reg clk,d,rst,pre;
wire q;



dff u0 (  
.q  	(q),
.d 	(d),
.clk 	(clk),
.q_bar 	(),
.rst 	(rst),
.pre 	(pre)
);

endmodule
module explicit();

reg clk,d,rst,pre;
wire q;



dff u0 (  
.q  	(q),
.d 	(d),
.clk 	(clk),
.q_bar 	(),
.rst 	(rst),
.pre 	(pre)
);

endmodule