data/full_repos/permissive/439731184/parity_clock.v
data/verilator_xmls/da2e76d3-9328-471b-9a9f-1a9c63d63799.xml
module parity_clock ( clk, y );

input [3:0] clk;
output y;

wire [3:0] clk;
wire y;

wire u0, u1;

xor(u0, clk[0], clk[1]);
xor(u1, clk[2], clk[3]);
xor(y, u0, u1);

endmodule
module parity_clock ( clk, y );


input [3:0] clk;
output y;

wire [3:0] clk;
wire y;

wire u0, u1;

xor(u0, clk[0], clk[1]);
xor(u1, clk[2], clk[3]);
xor(y, u0, u1);

endmodule