data/full_repos/permissive/488964817/FINAL.v
1: b"%Error: data/full_repos/permissive/488964817/FINAL.v:18: syntax error, unexpected '(', expecting IDENTIFIER\n seven_segment_display({d3q, d2q, d1q}, outputQ) ;\n                       ^\n%Error: Exiting due to 1 error(s)\n"
module today0602(inputD, sw, outputQ, CLK) ;
	input [2:0] inputD ;
	input sw, CLK ;
	output [6:0] outputQ ;
	wire d1q, d2q, d3q ;
	wire d1_q, d2_q, d3_q ;
	reg [2:0] t ;
	always @ (negedge CLK)
	begin
		t[0] = d3_q & d1_q ;
		t[1] = d2_q & d1_q ;
		t[2] = d3_q & d2_q & d1_q | d1q & d2q & d3q ;
		if(!sw) t = inputD ;
	end
	D_FF d1(t[0], d1q, d1_q,CLK) ;
	D_FF d2(t[1], d2q, d2_q,CLK) ;
	D_FF d3(t[2], d3q, d3_q, CLK) ;
	seven_segment_display({d3q, d2q, d1q}, outputQ) ;
endmodule
module today0602(inputD, sw, outputQ, CLK) ;

	input [2:0] inputD ;
	input sw, CLK ;
	output [6:0] outputQ ;
	wire d1q, d2q, d3q ;
	wire d1_q, d2_q, d3_q ;
	reg [2:0] t ;
	always @ (negedge CLK)
	begin
		t[0] = d3_q & d1_q ;
		t[1] = d2_q & d1_q ;
		t[2] = d3_q & d2_q & d1_q | d1q & d2q & d3q ;
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	D_FF d1(t[0], d1q, d1_q,CLK) ;
	D_FF d2(t[1], d2q, d2_q,CLK) ;
	D_FF d3(t[2], d3q, d3_q, CLK) ;
	seven_segment_display({d3q, d2q, d1q}, outputQ) ;
endmodule