data/full_repos/permissive/503973366/NOT_USE/NOT_USE_HW/ALU/8_bit_Multiplier/Proposed_InExact_4_to_2_Comp.v
data/verilator_xmls/037d3201-9d23-4b6a-8d33-d04ecab97e8d.xml
module Proposed_InExact_4_to_2_Comp(
    input           IN1,IN2,IN3,IN4,
    output  wire    Ccy,Csum
);
    assign Csum = (IN2 && IN1) || (IN4 ^ IN3 ^ IN2 ^ IN1);
    assign Ccy  = (IN4 && IN3) || (IN2 && IN1) 
                    || ((IN4 ^ IN3) && (IN2 ^ IN1)); 
endmodule
module Proposed_InExact_4_to_2_Comp(
    input           IN1,IN2,IN3,IN4,
    output  wire    Ccy,Csum
);

    assign Csum = (IN2 && IN1) || (IN4 ^ IN3 ^ IN2 ^ IN1);
    assign Ccy  = (IN4 && IN3) || (IN2 && IN1) 
                    || ((IN4 ^ IN3) && (IN2 ^ IN1)); 
endmodule