data/full_repos/permissive/493019833/test/testcase/firrtl/VF.lo/sbt/VF.lo.v
data/verilator_xmls/3ffcbd7a-8943-40e6-bfee-334893d358c0.xml
module VF(
  input        clock,
  input        reset,
  input  [7:0] io_addr,
  output [7:0] io_value
);
  wire [7:0] _GEN_1 = 4'h1 == io_addr[3:0] ? 8'h1 : 8'h0;
  wire [7:0] _GEN_2 = 4'h2 == io_addr[3:0] ? 8'h2 : _GEN_1;
  wire [7:0] _GEN_3 = 4'h3 == io_addr[3:0] ? 8'h3 : _GEN_2;
  wire [7:0] _GEN_4 = 4'h4 == io_addr[3:0] ? 8'h4 : _GEN_3;
  wire [7:0] _GEN_5 = 4'h5 == io_addr[3:0] ? 8'h5 : _GEN_4;
  wire [7:0] _GEN_6 = 4'h6 == io_addr[3:0] ? 8'h6 : _GEN_5;
  wire [7:0] _GEN_7 = 4'h7 == io_addr[3:0] ? 8'h7 : _GEN_6;
  wire [7:0] _GEN_8 = 4'h8 == io_addr[3:0] ? 8'h8 : _GEN_7;
  wire [7:0] _GEN_9 = 4'h9 == io_addr[3:0] ? 8'h9 : _GEN_8;
  assign io_value = 4'ha == io_addr[3:0] ? 8'ha : _GEN_9;
endmodule
module VF(
  input        clock,
  input        reset,
  input  [7:0] io_addr,
  output [7:0] io_value
);

  wire [7:0] _GEN_1 = 4'h1 == io_addr[3:0] ? 8'h1 : 8'h0;
  wire [7:0] _GEN_2 = 4'h2 == io_addr[3:0] ? 8'h2 : _GEN_1;
  wire [7:0] _GEN_3 = 4'h3 == io_addr[3:0] ? 8'h3 : _GEN_2;
  wire [7:0] _GEN_4 = 4'h4 == io_addr[3:0] ? 8'h4 : _GEN_3;
  wire [7:0] _GEN_5 = 4'h5 == io_addr[3:0] ? 8'h5 : _GEN_4;
  wire [7:0] _GEN_6 = 4'h6 == io_addr[3:0] ? 8'h6 : _GEN_5;
  wire [7:0] _GEN_7 = 4'h7 == io_addr[3:0] ? 8'h7 : _GEN_6;
  wire [7:0] _GEN_8 = 4'h8 == io_addr[3:0] ? 8'h8 : _GEN_7;
  wire [7:0] _GEN_9 = 4'h9 == io_addr[3:0] ? 8'h9 : _GEN_8;
  assign io_value = 4'ha == io_addr[3:0] ? 8'ha : _GEN_9;
endmodule