data/full_repos/permissive/493514142/verilog/rtl/FPU/LZD_main.v
1: b"%Error: data/full_repos/permissive/493514142/verilog/rtl/FPU/LZD_main.v:16: Cannot find file containing module: 'LZD_layer_0'\nLZD_layer_0 L0 (.L0_input_int(I2F_LZD_input_int), .L0_output_pos_val(LZD_wire_output_L0));\n^~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/493514142/verilog/rtl/FPU,data/full_repos/permissive/493514142/LZD_layer_0\n             data/full_repos/permissive/493514142/verilog/rtl/FPU,data/full_repos/permissive/493514142/LZD_layer_0.v\n             data/full_repos/permissive/493514142/verilog/rtl/FPU,data/full_repos/permissive/493514142/LZD_layer_0.sv\n             LZD_layer_0\n             LZD_layer_0.v\n             LZD_layer_0.sv\n             obj_dir/LZD_layer_0\n             obj_dir/LZD_layer_0.v\n             obj_dir/LZD_layer_0.sv\n%Error: data/full_repos/permissive/493514142/verilog/rtl/FPU/LZD_main.v:19: Cannot find file containing module: 'LZD_layer_1'\nLZD_layer_1 L1 (.L1_input_pos_val(LZD_wire_output_L0), .L1_output_pos_val(LZD_wire_output_L1));\n^~~~~~~~~~~\n%Error: data/full_repos/permissive/493514142/verilog/rtl/FPU/LZD_main.v:22: Cannot find file containing module: 'LZD_layer_2'\nLZD_layer_2 L2 (.L2_input_pos_val(LZD_wire_output_L1), .L2_output_pos_val(LZD_wire_output_L2));\n^~~~~~~~~~~\n%Error: data/full_repos/permissive/493514142/verilog/rtl/FPU/LZD_main.v:25: Cannot find file containing module: 'LZD_layer_3'\nLZD_layer_3 L3 (.L3_input_pos_val(LZD_wire_output_L2), .L3_output_pos_val(LZD_wire_output_L3));\n^~~~~~~~~~~\n%Error: data/full_repos/permissive/493514142/verilog/rtl/FPU/LZD_main.v:28: Cannot find file containing module: 'LZD_layer_4'\nLZD_layer_4 L4 (.L4_input_pos_val(LZD_wire_output_L3), .L4_output_pos(I2F_LZD_output_pos), .L4_output_valid(I2F_LZD_output_val));\n^~~~~~~~~~~\n%Error: Exiting due to 5 error(s)\n"
module FPU_I2F_LZD (I2F_LZD_input_int, I2F_LZD_output_pos, I2F_LZD_output_val);

parameter layer = 1;

input [31 : 0]I2F_LZD_input_int;

output [4: 0]I2F_LZD_output_pos;
output I2F_LZD_output_val;

wire [31 : 0] LZD_wire_output_L0;
wire [23 : 0] LZD_wire_output_L1;
wire [15 : 0] LZD_wire_output_L2;
wire [9 : 0] LZD_wire_output_L3;


LZD_layer_0 L0 (.L0_input_int(I2F_LZD_input_int), .L0_output_pos_val(LZD_wire_output_L0));


LZD_layer_1 L1 (.L1_input_pos_val(LZD_wire_output_L0), .L1_output_pos_val(LZD_wire_output_L1));


LZD_layer_2 L2 (.L2_input_pos_val(LZD_wire_output_L1), .L2_output_pos_val(LZD_wire_output_L2));


LZD_layer_3 L3 (.L3_input_pos_val(LZD_wire_output_L2), .L3_output_pos_val(LZD_wire_output_L3));


LZD_layer_4 L4 (.L4_input_pos_val(LZD_wire_output_L3), .L4_output_pos(I2F_LZD_output_pos), .L4_output_valid(I2F_LZD_output_val));

endmodule
module FPU_I2F_LZD (I2F_LZD_input_int, I2F_LZD_output_pos, I2F_LZD_output_val);


parameter layer = 1;

input [31 : 0]I2F_LZD_input_int;

output [4: 0]I2F_LZD_output_pos;
output I2F_LZD_output_val;

wire [31 : 0] LZD_wire_output_L0;
wire [23 : 0] LZD_wire_output_L1;
wire [15 : 0] LZD_wire_output_L2;
wire [9 : 0] LZD_wire_output_L3;


LZD_layer_0 L0 (.L0_input_int(I2F_LZD_input_int), .L0_output_pos_val(LZD_wire_output_L0));


LZD_layer_1 L1 (.L1_input_pos_val(LZD_wire_output_L0), .L1_output_pos_val(LZD_wire_output_L1));


LZD_layer_2 L2 (.L2_input_pos_val(LZD_wire_output_L1), .L2_output_pos_val(LZD_wire_output_L2));


LZD_layer_3 L3 (.L3_input_pos_val(LZD_wire_output_L2), .L3_output_pos_val(LZD_wire_output_L3));


LZD_layer_4 L4 (.L4_input_pos_val(LZD_wire_output_L3), .L4_output_pos(I2F_LZD_output_pos), .L4_output_valid(I2F_LZD_output_val));

endmodule