data/full_repos/permissive/436253691/hardware/nios_sys/nios_system/synthesis/submodules/SETEN_CLR.v
data/verilator_xmls/98c86b80-e9ee-449f-a1af-172d2ad8777b.xml
module SETEN_CLR(

SETEN_CLR_Clk,
SETEN_CLR_Flag_Om_Full,
SETEN_CLR_Clr,
SETEN_CLR_Wptclr
);





input SETEN_CLR_Clk;
input SETEN_CLR_Flag_Om_Full;
output SETEN_CLR_Clr;
output SETEN_CLR_Wptclr;




reg Wptclr;
reg SetEn_Clr;





always @(negedge SETEN_CLR_Clk)
begin

	if(SETEN_CLR_Flag_Om_Full)
		begin
			SetEn_Clr<=0;
			Wptclr<=0;
		end
	
	else
		begin
			Wptclr<=1;
			SetEn_Clr<=1;
		end
end




assign SETEN_CLR_Wptclr=Wptclr;
assign SETEN_CLR_Clr=SetEn_Clr;

endmodule
module SETEN_CLR(

SETEN_CLR_Clk,
SETEN_CLR_Flag_Om_Full,
SETEN_CLR_Clr,
SETEN_CLR_Wptclr
);






input SETEN_CLR_Clk;
input SETEN_CLR_Flag_Om_Full;
output SETEN_CLR_Clr;
output SETEN_CLR_Wptclr;




reg Wptclr;
reg SetEn_Clr;





always @(negedge SETEN_CLR_Clk)
begin

	if(SETEN_CLR_Flag_Om_Full)
		begin
			SetEn_Clr<=0;
			Wptclr<=0;
		end
	
	else
		begin
			Wptclr<=1;
			SetEn_Clr<=1;
		end
end




assign SETEN_CLR_Wptclr=Wptclr;
assign SETEN_CLR_Clr=SetEn_Clr;

endmodule