data/full_repos/permissive/460468583/data/verilog/adder.v
data/verilator_xmls/85e4a4ee-a347-4f37-aa35-a660e5f27190.xml
module half_add(a,b,s,c);
  input a,b;
  output s,c;


  xor x1(s,a,b);
  and a1(c,a,b);
endmodule
module half_add(a,b,s,c);

  input a,b;
  output s,c;


  xor x1(s,a,b);
  and a1(c,a,b);
endmodule