data/full_repos/permissive/516830490/RTL/Seven_seg_display.v
data/verilator_xmls/aa607939-c57c-44dc-9ec5-c106a6249a09.xml
module seven_seg_display
  #(parameter DATA_WIDTH1 = 4 , 
  parameter DATA_WIDTH2 = 8 
   )
( input [DATA_WIDTH1-1:0] i_hex_en , 
  output  [DATA_WIDTH2-1:0] o_out );
  
  reg [DATA_WIDTH2-1:0] o_seven_seg ;
  
  assign o_out = o_seven_seg ;
	
	always @(*)
	begin
	case(i_hex_en)
	4'h0:o_seven_seg[DATA_WIDTH2-1:0] =	8'b0000_0011;
	4'h1:o_seven_seg[DATA_WIDTH2-1:0] = 8'b1001_1111;
	4'h2:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0010_0101;
	4'h3:o_seven_seg[DATA_WIDTH2-1:0]=	8'b0000_1101;
	4'h4:o_seven_seg[DATA_WIDTH2-1:0] = 8'b1001_1001;
	4'h5:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0100_1001;
	4'h6:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0100_0001;
	4'h7:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0001_1111;
	4'h8:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0000_0001;
	4'h9:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0001_1001;
	4'ha:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0001_0001;
	4'hb:o_seven_seg[DATA_WIDTH2-1:0] = 8'b1100_0001;
	4'hc:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0110_0011;
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	4'he:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0110_0001;
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endcase
 end

endmodule
module seven_seg_display
  #(parameter DATA_WIDTH1 = 4 , 
  parameter DATA_WIDTH2 = 8 
   )
( input [DATA_WIDTH1-1:0] i_hex_en , 
  output  [DATA_WIDTH2-1:0] o_out );

  
  reg [DATA_WIDTH2-1:0] o_seven_seg ;
  
  assign o_out = o_seven_seg ;
	
	always @(*)
	begin
	case(i_hex_en)
	4'h0:o_seven_seg[DATA_WIDTH2-1:0] =	8'b0000_0011;
	4'h1:o_seven_seg[DATA_WIDTH2-1:0] = 8'b1001_1111;
	4'h2:o_seven_seg[DATA_WIDTH2-1:0] = 8'b0010_0101;
	4'h3:o_seven_seg[DATA_WIDTH2-1:0]=	8'b0000_1101;
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endcase
 end

endmodule