data/full_repos/permissive/493019833/test/testcase/firrtl/And2/sbt/And2.v
data/verilator_xmls/b1915f65-04cb-45c7-adec-aae15142dc9a.xml
module And2(
  input   clock,
  input   reset,
  input   io_i0,
  input   io_i1,
  output  io_out
);
  assign io_out = io_i0 & io_i1;
endmodule
module And2(
  input   clock,
  input   reset,
  input   io_i0,
  input   io_i1,
  output  io_out
);

  assign io_out = io_i0 & io_i1;
endmodule