data/full_repos/permissive/493019833/test/testcase/firrtl/Mux4/reference/Mux4.v
data/verilator_xmls/a85de39e-363e-4cff-9f06-ff1e5ce00174.xml
module Mux2(
    input clock,
    input reset,
    input io_sel,
    input io_i0,
    input io_i1,
    output io_out
);
    wire _T_13;
    BITWISEAND #(.width(1)) bitwiseand_1 (
        .y(_T_13),
        .a(io_sel),
        .b(io_i1)
    );
    wire _T_14;
    BITWISENOT #(.width(1)) bitwisenot_2 (
        .y(_T_14),
        .in(io_sel)
    );
    wire _T_15;
    BITWISEAND #(.width(1)) bitwiseand_3 (
        .y(_T_15),
        .a(_T_14),
        .b(io_i0)
    );
    wire _T_16;
    BITWISEOR #(.width(1)) bitwiseor_4 (
        .y(_T_16),
        .a(_T_13),
        .b(_T_15)
    );
    assign io_out = _T_16;
endmodule
module Mux2(
    input clock,
    input reset,
    input io_sel,
    input io_i0,
    input io_i1,
    output io_out
);

    wire _T_13;
    BITWISEAND #(.width(1)) bitwiseand_1 (
        .y(_T_13),
        .a(io_sel),
        .b(io_i1)
    );
    wire _T_14;
    BITWISENOT #(.width(1)) bitwisenot_2 (
        .y(_T_14),
        .in(io_sel)
    );
    wire _T_15;
    BITWISEAND #(.width(1)) bitwiseand_3 (
        .y(_T_15),
        .a(_T_14),
        .b(io_i0)
    );
    wire _T_16;
    BITWISEOR #(.width(1)) bitwiseor_4 (
        .y(_T_16),
        .a(_T_13),
        .b(_T_15)
    );
    assign io_out = _T_16;
endmodule