data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms/issiwrapper_aardonyx.v
1: b'%Warning-IMPLICIT: data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms/issiwrapper_aardonyx.v:56: Signal definition not found, creating implicitly: \'data_inout\'\nassign data_inout = {dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,\n       ^~~~~~~~~~\n                   ... Use "/* verilator lint_off IMPLICIT */" and lint_on around source to disable this message.\n%Warning-WIDTH: data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms/issiwrapper_aardonyx.v:56: Operator ASSIGNW expects 1 bits on the Assign RHS, but Assign RHS\'s REPLICATE generates 32 bits.\n                                                                                                         : ... In instance issiwrapper_aardonyx\nassign data_inout = {dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,\n                  ^\n%Error: data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms/issiwrapper_aardonyx.v:60: Cannot find file containing module: \'IS42s32160\'\nIS42s32160#(.FILENAME("code.mem")) issi (\n^~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms,data/full_repos/permissive/435997396/IS42s32160\n             data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms,data/full_repos/permissive/435997396/IS42s32160.v\n             data/full_repos/permissive/435997396/asic/e-class-aardonyx/bfms,data/full_repos/permissive/435997396/IS42s32160.sv\n             IS42s32160\n             IS42s32160.v\n             IS42s32160.sv\n             obj_dir/IS42s32160\n             obj_dir/IS42s32160.v\n             obj_dir/IS42s32160.sv\n%Error: Exiting due to 1 error(s), 2 warning(s)\n'
module issiwrapper_aardonyx (dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,dq_20,dq_19,dq_18,dq_17,dq_16,dq_15,dq_14,dq_13,dq_12,dq_11,dq_10,dq_9,dq_8,dq_7,dq_6,dq_5,dq_4,dq_3,dq_2,dq_1,dq_0,addr, ba, old_Clk, cke, cs_n, ras_n, cas_n, we_n, dqm);


    parameter ADDR_BITS        =      13;
    parameter ROW_BITS         =      13;
    parameter DQ_BITS          =      32;
    parameter DM_BITS          =       4;
    parameter COL_BITS         =       9;
    parameter BA_BITS          =       2;


    input                      old_Clk ;
    input                      cke  ;
    input  [ADDR_BITS - 1 : 0] addr ;
    input  [BA_BITS - 1 : 0]   ba   ;
    input                      cs_n ;
    input                      ras_n;
    input                      cas_n;
    input                      we_n ;
    input  [DM_BITS - 1 : 0]   dqm  ;
    inout     dq_0   ;
    inout     dq_1   ;
    inout     dq_2   ;
    inout     dq_3   ;
    inout     dq_4   ;
    inout     dq_5   ;
    inout     dq_6   ;
    inout     dq_7   ;
    inout     dq_8   ;
    inout     dq_9   ;
    inout     dq_10   ;
    inout     dq_11   ;
    inout     dq_12   ;
    inout     dq_13   ;
    inout     dq_14   ;
    inout     dq_15   ;
    inout     dq_16   ;
    inout     dq_17   ;
    inout     dq_18   ;
    inout     dq_19   ;
    inout     dq_20   ;
    inout     dq_21   ;
    inout     dq_22   ;
    inout     dq_23   ;
    inout     dq_24   ;
    inout     dq_25   ;
    inout     dq_26   ;
    inout     dq_27   ;
    inout     dq_28   ;
    inout     dq_29   ;
    inout     dq_30   ;
    inout     dq_31   ;

wire clk = ~old_Clk;

assign data_inout = {dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,
  dq_20,dq_19,dq_18,dq_17,dq_16,dq_15,dq_14,dq_13,dq_12,dq_11,dq_10,dq_9,dq_8,dq_7,dq_6   
 ,dq_5,dq_4,dq_3,dq_2,dq_1,dq_0};

IS42s32160#(.FILENAME("code.mem")) issi	(
































			.Dq({dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,             
    dq_20,dq_19,dq_18,dq_17,dq_16,dq_15,dq_14,dq_13,dq_12,dq_11,dq_10,dq_9,dq_8,dq_7,dq_6             
   ,dq_5,dq_4,dq_3,dq_2,dq_1,dq_0}),
			.Addr(addr),
			.Ba(ba),
			.Clk(clk),
			.Cke(cke),
			.Cs_n(cs_n),
			.Ras_n(ras_n),
			.Cas_n(cas_n),
			.We_n(we_n),
			.Dqm(dqm) );

endmodule
module issiwrapper_aardonyx (dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,dq_20,dq_19,dq_18,dq_17,dq_16,dq_15,dq_14,dq_13,dq_12,dq_11,dq_10,dq_9,dq_8,dq_7,dq_6,dq_5,dq_4,dq_3,dq_2,dq_1,dq_0,addr, ba, old_Clk, cke, cs_n, ras_n, cas_n, we_n, dqm);



    parameter ADDR_BITS        =      13;
    parameter ROW_BITS         =      13;
    parameter DQ_BITS          =      32;
    parameter DM_BITS          =       4;
    parameter COL_BITS         =       9;
    parameter BA_BITS          =       2;


    input                      old_Clk ;
    input                      cke  ;
    input  [ADDR_BITS - 1 : 0] addr ;
    input  [BA_BITS - 1 : 0]   ba   ;
    input                      cs_n ;
    input                      ras_n;
    input                      cas_n;
    input                      we_n ;
    input  [DM_BITS - 1 : 0]   dqm  ;
    inout     dq_0   ;
    inout     dq_1   ;
    inout     dq_2   ;
    inout     dq_3   ;
    inout     dq_4   ;
    inout     dq_5   ;
    inout     dq_6   ;
    inout     dq_7   ;
    inout     dq_8   ;
    inout     dq_9   ;
    inout     dq_10   ;
    inout     dq_11   ;
    inout     dq_12   ;
    inout     dq_13   ;
    inout     dq_14   ;
    inout     dq_15   ;
    inout     dq_16   ;
    inout     dq_17   ;
    inout     dq_18   ;
    inout     dq_19   ;
    inout     dq_20   ;
    inout     dq_21   ;
    inout     dq_22   ;
    inout     dq_23   ;
    inout     dq_24   ;
    inout     dq_25   ;
    inout     dq_26   ;
    inout     dq_27   ;
    inout     dq_28   ;
    inout     dq_29   ;
    inout     dq_30   ;
    inout     dq_31   ;

wire clk = ~old_Clk;

assign data_inout = {dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,
  dq_20,dq_19,dq_18,dq_17,dq_16,dq_15,dq_14,dq_13,dq_12,dq_11,dq_10,dq_9,dq_8,dq_7,dq_6   
 ,dq_5,dq_4,dq_3,dq_2,dq_1,dq_0};

IS42s32160#(.FILENAME("code.mem")) issi	(
































			.Dq({dq_31,dq_30,dq_29,dq_28,dq_27,dq_26,dq_25,dq_24,dq_23,dq_22,dq_21,             
    dq_20,dq_19,dq_18,dq_17,dq_16,dq_15,dq_14,dq_13,dq_12,dq_11,dq_10,dq_9,dq_8,dq_7,dq_6             
   ,dq_5,dq_4,dq_3,dq_2,dq_1,dq_0}),
			.Addr(addr),
			.Ba(ba),
			.Clk(clk),
			.Cke(cke),
			.Cs_n(cs_n),
			.Ras_n(ras_n),
			.Cas_n(cas_n),
			.We_n(we_n),
			.Dqm(dqm) );

endmodule