data/full_repos/permissive/439731184/parity.v
data/verilator_xmls/8dd8ff29-0515-4364-9a4f-ace4f4739ab3.xml
module parity(a, b, c, d, y);

input a, b, c, d;
output y;

wire a, b, c, d, y;

wire out_0, out_1;

xor u0(out_0, a, b);
xor u1(out_1, c, d);
xor u2 (y, out_0, out_1);

endmodule
module parity(a, b, c, d, y);


input a, b, c, d;
output y;

wire a, b, c, d, y;

wire out_0, out_1;

xor u0(out_0, a, b);
xor u1(out_1, c, d);
xor u2 (y, out_0, out_1);

endmodule