data/full_repos/permissive/419538859/lab3/lab3_1self/qts/bcd_to_seg7_1.v
data/verilator_xmls/48bafecd-8f1f-46b7-a4a7-27404528b52b.xml
module bcd_to_seg7_1(bcd_in,seg7);

input	[3:0]bcd_in;
output	[6:0]seg7;
reg		[6:0]seg7;

always@ (bcd_in)
	case(bcd_in)
			4'b0000: seg7 = 7'b1111110;
			4'b0001: seg7 = 7'b0110000;
			4'b0010: seg7 = 7'b1101101;
			4'b0011: seg7 = 7'b1111001;
			4'b0100: seg7 = 7'b0110011;
			4'b0101: seg7 = 7'b1011011;
			4'b0110: seg7 = 7'b1011111;
			4'b0111: seg7 = 7'b1110000;
			4'b1000: seg7 = 7'b1111111;
			4'b1001: seg7 = 7'b1111011;
			default: seg7 = 7'b0000001; 
	endcase
endmodule
module bcd_to_seg7_1(bcd_in,seg7);


input	[3:0]bcd_in;
output	[6:0]seg7;
reg		[6:0]seg7;

always@ (bcd_in)
	case(bcd_in)
			4'b0000: seg7 = 7'b1111110;
			4'b0001: seg7 = 7'b0110000;
			4'b0010: seg7 = 7'b1101101;
			4'b0011: seg7 = 7'b1111001;
			4'b0100: seg7 = 7'b0110011;
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	endcase
endmodule