data/full_repos/permissive/475928601/Assignments/mealey_sr.v
data/verilator_xmls/214695bb-4023-4c37-a969-8f5472f00c18.xml
module mealey_sr(
    input x,
    input clk,
    output z
);
    wire xb;
    not(xb, x);

    wire q0, q0b;
    sr sr0(x, xb, clk, q0, q0b);

    wire s1, q1, q1b;
    and(s1, q0, xb);
    sr sr1(s1, q0b, clk, q1, q1b);

    and(z, x, q1);
endmodule
module mealey_sr(
    input x,
    input clk,
    output z
);

    wire xb;
    not(xb, x);

    wire q0, q0b;
    sr sr0(x, xb, clk, q0, q0b);

    wire s1, q1, q1b;
    and(s1, q0, xb);
    sr sr1(s1, q0b, clk, q1, q1b);

    and(z, x, q1);
endmodule