data/full_repos/permissive/528677531/LAB-1/Q1/q1b.v
data/verilator_xmls/0a2ea2f7-3e8d-4506-893f-a962cbfea81b.xml
module q1b(a,b,c,d,f);
input a,b,c,d;
output f;
assign f=(((~((a&b)|c))&d)&(((a&b)|c)|d));
endmodule
module q1b(a,b,c,d,f);

input a,b,c,d;
output f;
assign f=(((~((a&b)|c))&d)&(((a&b)|c)|d));
endmodule