data/full_repos/permissive/507307707/generated/D_REG.v
data/verilator_xmls/c6f2fb1b-7f6d-4a36-8308-01f7f5bffab3.xml
module D_REG(
  input        clock,
  input        reset,
  input  [7:0] io_din,
  input        io_din_v,
  input        io_dout_r,
  output [7:0] io_dout,
  output       io_dout_v,
  output       io_din_r
);
  wire  reg_1_clock;
  wire  reg_1_reset;
  wire [7:0] reg_1_io_in;
  wire  reg_1_io_en;
  wire [7:0] reg_1_io_out;
  wire  reg_2_clock;
  wire  reg_2_reset;
  wire  reg_2_io_in;
  wire  reg_2_io_en;
  wire  reg_2_io_out;
  RegEnable reg_1 (
    .clock(reg_1_clock),
    .reset(reg_1_reset),
    .io_in(reg_1_io_in),
    .io_en(reg_1_io_en),
    .io_out(reg_1_io_out)
  );
  RegEnable_1 reg_2 (
    .clock(reg_2_clock),
    .reset(reg_2_reset),
    .io_in(reg_2_io_in),
    .io_en(reg_2_io_en),
    .io_out(reg_2_io_out)
  );
  assign io_dout = reg_1_io_out;
  assign io_dout_v = reg_2_io_out;
  assign io_din_r = io_dout_r;
  assign reg_1_clock = clock;
  assign reg_1_reset = reset;
  assign reg_1_io_in = io_din;
  assign reg_1_io_en = io_dout_r;
  assign reg_2_clock = clock;
  assign reg_2_reset = reset;
  assign reg_2_io_in = io_din_v;
  assign reg_2_io_en = io_dout_r;
endmodule
module D_REG(
  input        clock,
  input        reset,
  input  [7:0] io_din,
  input        io_din_v,
  input        io_dout_r,
  output [7:0] io_dout,
  output       io_dout_v,
  output       io_din_r
);

  wire  reg_1_clock;
  wire  reg_1_reset;
  wire [7:0] reg_1_io_in;
  wire  reg_1_io_en;
  wire [7:0] reg_1_io_out;
  wire  reg_2_clock;
  wire  reg_2_reset;
  wire  reg_2_io_in;
  wire  reg_2_io_en;
  wire  reg_2_io_out;
  RegEnable reg_1 (
    .clock(reg_1_clock),
    .reset(reg_1_reset),
    .io_in(reg_1_io_in),
    .io_en(reg_1_io_en),
    .io_out(reg_1_io_out)
  );
  RegEnable_1 reg_2 (
    .clock(reg_2_clock),
    .reset(reg_2_reset),
    .io_in(reg_2_io_in),
    .io_en(reg_2_io_en),
    .io_out(reg_2_io_out)
  );
  assign io_dout = reg_1_io_out;
  assign io_dout_v = reg_2_io_out;
  assign io_din_r = io_dout_r;
  assign reg_1_clock = clock;
  assign reg_1_reset = reset;
  assign reg_1_io_in = io_din;
  assign reg_1_io_en = io_dout_r;
  assign reg_2_clock = clock;
  assign reg_2_reset = reset;
  assign reg_2_io_in = io_din_v;
  assign reg_2_io_en = io_dout_r;
endmodule