data/full_repos/permissive/181665138/verilog/capitolo_i/Rete_Totale_3.v
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module Rete_Totale_3(z3_z0, x7_x0);
    input   [7:0]   x7_x0;
    output  [3:0]   z3_z0;
    wire    [7:0]   da_R1, da_R2;

    Rete_di_Tipo_A R1(da_R1, x7_x0[7:4], z3_z0[0]),
                   R2(da_R2, x7_x0[3:0], z3_z0[0]);

    Rete_di_Tipo_B R3(z3_z0, {da_R1, da_R2});
endmodule
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