data/full_repos/permissive/181665138/verilog/capitolo_i/Rete_Totale_2.v
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module Rete_di_Tipo_A(z7_z0, x3_x0, b0);
    input   [3:0]   x3_x0;
    input           b0;
    output  [7:0]   z7_z0;


endmodule
module Rete_di_Tipo_A(z7_z0, x3_x0, b0);

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    output  [7:0]   z7_z0;


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