data/full_repos/permissive/129155059/proyecto-02/fifo/fifo_testbench.v
[Errno 2] No such file or directory: 'preprocess.output'
1: b'%Error: data/full_repos/permissive/129155059/proyecto-02/fifo/fifo_testbench.v:2: Cannot find include file: fifo_cond.v\n`include "fifo_cond.v" \n         ^~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/129155059/proyecto-02/fifo,data/full_repos/permissive/129155059/fifo_cond.v\n             data/full_repos/permissive/129155059/proyecto-02/fifo,data/full_repos/permissive/129155059/fifo_cond.v.v\n             data/full_repos/permissive/129155059/proyecto-02/fifo,data/full_repos/permissive/129155059/fifo_cond.v.sv\n             fifo_cond.v\n             fifo_cond.v.v\n             fifo_cond.v.sv\n             obj_dir/fifo_cond.v\n             obj_dir/fifo_cond.v.v\n             obj_dir/fifo_cond.v.sv\n%Error: data/full_repos/permissive/129155059/proyecto-02/fifo/fifo_testbench.v:3: Cannot find include file: fifo_synth.v\n`include "fifo_synth.v" \n         ^~~~~~~~~~~~~~\n%Error: data/full_repos/permissive/129155059/proyecto-02/fifo/fifo_testbench.v:4: Cannot find include file: fifo_tester.v\n`include "fifo_tester.v" \n         ^~~~~~~~~~~~~~~\n%Error: data/full_repos/permissive/129155059/proyecto-02/fifo/fifo_testbench.v:5: Cannot find include file: cmos_cells.v\n`include "cmos_cells.v" \n         ^~~~~~~~~~~~~~\n%Error: Exiting due to 4 error(s)\n'
module fifo_testbench;
  wire clock;
  wire reset;
  wire enabler;
  wire [2:0] umbralVacio;
  wire [2:0] umbralLleno;
  wire escritura;
  wire lectura;
  wire [7:0] datoEntrada;
  wire [7:0] datoSalida;
  wire casiLleno;
  wire casiVacio;
  wire vacio;
  wire lleno;
  wire errorVacio;
  wire errorLleno;


  wire [7:0] datoSalida_synth;
  wire casiLleno_synth;
  wire casiVacio_synth;
  wire vacio_synth;
  wire lleno_synth;
  wire errorVacio_synth;
  wire errorLleno_synth;

  fifo_cond FIFO_cond (
    .CLK          (clock),
    .ENB          (enabler),
    .RST          (reset),
    .sRead        (lectura),
    .sWrite       (escritura),
    .umbEmpty      (umbralVacio),
    .umbFull       (umbralLleno),
    .inputData    (datoEntrada),
    .almostEmpty  (casiVacio),
    .almostFull   (casiLleno),
    .outEmpty     (vacio),
    .outFull      (lleno),
    .errorEmpty   (errorVacio),
    .errorFull    (errorLleno),
    .outputData   (datoSalida)
    );

  fifo_synth FIFO_synth (
    .CLK          (clock),
    .ENB          (enabler),
    .RST          (reset),
    .sRead        (lectura),
    .sWrite       (escritura),
    .umbEmpty      (umbralVacio),
    .umbFull       (umbralLleno),
    .inputData    (datoEntrada),
    .almostEmpty  (casiVacio_synth),
    .almostFull   (casiLleno_synth),
    .outEmpty     (vacio_synth),
    .outFull      (lleno_synth),
    .errorEmpty   (errorVacio_synth),
    .errorFull    (errorLleno_synth),
    .outputData   (datoSalida_synth)
    );


  fifo_tester FIFO_prob (
    .CLK          (clock),
    .ENB          (enabler),
    .RST          (reset),
    .sRead        (lectura),
    .sWrite       (escritura),
    .umbEmpty      (umbralVacio),
    .umbFull       (umbralLleno),
    .inputData    (datoEntrada)
    );

endmodule
module fifo_testbench;

  wire clock;
  wire reset;
  wire enabler;
  wire [2:0] umbralVacio;
  wire [2:0] umbralLleno;
  wire escritura;
  wire lectura;
  wire [7:0] datoEntrada;
  wire [7:0] datoSalida;
  wire casiLleno;
  wire casiVacio;
  wire vacio;
  wire lleno;
  wire errorVacio;
  wire errorLleno;


  wire [7:0] datoSalida_synth;
  wire casiLleno_synth;
  wire casiVacio_synth;
  wire vacio_synth;
  wire lleno_synth;
  wire errorVacio_synth;
  wire errorLleno_synth;

  fifo_cond FIFO_cond (
    .CLK          (clock),
    .ENB          (enabler),
    .RST          (reset),
    .sRead        (lectura),
    .sWrite       (escritura),
    .umbEmpty      (umbralVacio),
    .umbFull       (umbralLleno),
    .inputData    (datoEntrada),
    .almostEmpty  (casiVacio),
    .almostFull   (casiLleno),
    .outEmpty     (vacio),
    .outFull      (lleno),
    .errorEmpty   (errorVacio),
    .errorFull    (errorLleno),
    .outputData   (datoSalida)
    );

  fifo_synth FIFO_synth (
    .CLK          (clock),
    .ENB          (enabler),
    .RST          (reset),
    .sRead        (lectura),
    .sWrite       (escritura),
    .umbEmpty      (umbralVacio),
    .umbFull       (umbralLleno),
    .inputData    (datoEntrada),
    .almostEmpty  (casiVacio_synth),
    .almostFull   (casiLleno_synth),
    .outEmpty     (vacio_synth),
    .outFull      (lleno_synth),
    .errorEmpty   (errorVacio_synth),
    .errorFull    (errorLleno_synth),
    .outputData   (datoSalida_synth)
    );


  fifo_tester FIFO_prob (
    .CLK          (clock),
    .ENB          (enabler),
    .RST          (reset),
    .sRead        (lectura),
    .sWrite       (escritura),
    .umbEmpty      (umbralVacio),
    .umbFull       (umbralLleno),
    .inputData    (datoEntrada)
    );

endmodule