data/full_repos/permissive/155514739/servant/servant_orangecrab.v
1: b"%Error: data/full_repos/permissive/155514739/servant/servant_orangecrab.v:17: Cannot find file containing module: 'EHXPLLL'\n    EHXPLLL #(\n    ^~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/155514739/servant,data/full_repos/permissive/155514739/EHXPLLL\n             data/full_repos/permissive/155514739/servant,data/full_repos/permissive/155514739/EHXPLLL.v\n             data/full_repos/permissive/155514739/servant,data/full_repos/permissive/155514739/EHXPLLL.sv\n             EHXPLLL\n             EHXPLLL.v\n             EHXPLLL.sv\n             obj_dir/EHXPLLL\n             obj_dir/EHXPLLL.v\n             obj_dir/EHXPLLL.sv\n%Error: data/full_repos/permissive/155514739/servant/servant_orangecrab.v:84: Cannot find file containing module: 'servant'\n   servant\n   ^~~~~~~\n%Error: Exiting due to 2 error(s)\n"
module servant_orangecrab
(
 input wire  clk,
 input wire btn,
 output wire r,
 output wire g,
 output wire b,
 output wire tx
);

   parameter memfile = "zephyr_hello.hex";
   parameter memsize = 8192;

   wire      wb_clk;
   wire      pll_locked;
    EHXPLLL #(
        .CLKI_DIV(6),
        .CLKFB_DIV(4),
        .CLKOP_DIV(15),
        .CLKOS_DIV(8),
        .CLKOS2_DIV(8),
        .CLKOS3_DIV(8),
        .CLKOP_ENABLE("ENABLED"),
        .CLKOS_ENABLE("DISABLED"),
        .CLKOS2_ENABLE("DISABLED"),
        .CLKOS3_ENABLE("DISABLED"),
        .CLKOP_CPHASE(0),
        .CLKOS_CPHASE(0),
        .CLKOS2_CPHASE(0),
        .CLKOS3_CPHASE(0),
        .CLKOP_FPHASE(0),
        .CLKOS_FPHASE(0),
        .CLKOS2_FPHASE(0),
        .CLKOS3_FPHASE(0),
        .FEEDBK_PATH("CLKOP"),
        .CLKOP_TRIM_POL("RISING"),
        .CLKOP_TRIM_DELAY(0),
        .CLKOS_TRIM_POL("RISING"),
        .CLKOS_TRIM_DELAY(0),
        .OUTDIVIDER_MUXA("DIVA"),
        .OUTDIVIDER_MUXB("DIVB"),
        .OUTDIVIDER_MUXC("DIVC"),
        .OUTDIVIDER_MUXD("DIVD"),
        .PLL_LOCK_MODE(0),
        .PLL_LOCK_DELAY(200),
        .STDBY_ENABLE("DISABLED"),
        .REFIN_RESET("DISABLED"),
        .SYNC_ENABLE("DISABLED"),
        .INT_LOCK_STICKY("ENABLED"),
        .DPHASE_SOURCE("DISABLED"),
        .PLLRST_ENA("DISABLED"),
        .INTFB_WAKE("DISABLED")
    ) uPLL (
        .CLKI(clk),
        .CLKFB(wb_clk),
        .PHASESEL1(0),
        .PHASESEL0(0),
        .PHASEDIR(0),
        .PHASESTEP(0),
        .PHASELOADREG(0),
        .STDBY(0),
        .PLLWAKESYNC(0),
        .RST(0),
        .ENCLKOP(1),
        .ENCLKOS(0),
        .ENCLKOS2(0),
        .ENCLKOS3(0),
        .CLKOP(wb_clk),
        .CLKOS(),
        .CLKOS2(),
        .CLKOS3(),
        .LOCK(pll_locked),
        .INTLOCK(),
        .REFCLK(),
        .CLKINTFB()
    );

   reg wb_rst;
   always @(posedge wb_clk)
       wb_rst <= ~pll_locked;
   
   wire q;
   servant
     #(.memfile (memfile),
       .memsize (memsize))
   servant
     (.wb_clk (wb_clk),
      .wb_rst (wb_rst),
      .q      (q));

   assign r = q;
   assign g = q;
   assign b = q;
   assign tx = q;
endmodule
module servant_orangecrab
(
 input wire  clk,
 input wire btn,
 output wire r,
 output wire g,
 output wire b,
 output wire tx
);


   parameter memfile = "zephyr_hello.hex";
   parameter memsize = 8192;

   wire      wb_clk;
   wire      pll_locked;
    EHXPLLL #(
        .CLKI_DIV(6),
        .CLKFB_DIV(4),
        .CLKOP_DIV(15),
        .CLKOS_DIV(8),
        .CLKOS2_DIV(8),
        .CLKOS3_DIV(8),
        .CLKOP_ENABLE("ENABLED"),
        .CLKOS_ENABLE("DISABLED"),
        .CLKOS2_ENABLE("DISABLED"),
        .CLKOS3_ENABLE("DISABLED"),
        .CLKOP_CPHASE(0),
        .CLKOS_CPHASE(0),
        .CLKOS2_CPHASE(0),
        .CLKOS3_CPHASE(0),
        .CLKOP_FPHASE(0),
        .CLKOS_FPHASE(0),
        .CLKOS2_FPHASE(0),
        .CLKOS3_FPHASE(0),
        .FEEDBK_PATH("CLKOP"),
        .CLKOP_TRIM_POL("RISING"),
        .CLKOP_TRIM_DELAY(0),
        .CLKOS_TRIM_POL("RISING"),
        .CLKOS_TRIM_DELAY(0),
        .OUTDIVIDER_MUXA("DIVA"),
        .OUTDIVIDER_MUXB("DIVB"),
        .OUTDIVIDER_MUXC("DIVC"),
        .OUTDIVIDER_MUXD("DIVD"),
        .PLL_LOCK_MODE(0),
        .PLL_LOCK_DELAY(200),
        .STDBY_ENABLE("DISABLED"),
        .REFIN_RESET("DISABLED"),
        .SYNC_ENABLE("DISABLED"),
        .INT_LOCK_STICKY("ENABLED"),
        .DPHASE_SOURCE("DISABLED"),
        .PLLRST_ENA("DISABLED"),
        .INTFB_WAKE("DISABLED")
    ) uPLL (
        .CLKI(clk),
        .CLKFB(wb_clk),
        .PHASESEL1(0),
        .PHASESEL0(0),
        .PHASEDIR(0),
        .PHASESTEP(0),
        .PHASELOADREG(0),
        .STDBY(0),
        .PLLWAKESYNC(0),
        .RST(0),
        .ENCLKOP(1),
        .ENCLKOS(0),
        .ENCLKOS2(0),
        .ENCLKOS3(0),
        .CLKOP(wb_clk),
        .CLKOS(),
        .CLKOS2(),
        .CLKOS3(),
        .LOCK(pll_locked),
        .INTLOCK(),
        .REFCLK(),
        .CLKINTFB()
    );

   reg wb_rst;
   always @(posedge wb_clk)
       wb_rst <= ~pll_locked;
   
   wire q;
   servant
     #(.memfile (memfile),
       .memsize (memsize))
   servant
     (.wb_clk (wb_clk),
      .wb_rst (wb_rst),
      .q      (q));

   assign r = q;
   assign g = q;
   assign b = q;
   assign tx = q;
endmodule