data/full_repos/permissive/152129793/zxuno/tld_modulos_entrenamiento_zxuno.v
1: b'%Error: data/full_repos/permissive/152129793/zxuno/tld_modulos_entrenamiento_zxuno.v:43: Cannot find include file: ../ejemplos/ejemplo1.v\n  `include "../ejemplos/ejemplo1.v" \n           ^~~~~~~~~~~~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/152129793/zxuno,data/full_repos/permissive/152129793/../ejemplos/ejemplo1.v\n             data/full_repos/permissive/152129793/zxuno,data/full_repos/permissive/152129793/../ejemplos/ejemplo1.v.v\n             data/full_repos/permissive/152129793/zxuno,data/full_repos/permissive/152129793/../ejemplos/ejemplo1.v.sv\n             ../ejemplos/ejemplo1.v\n             ../ejemplos/ejemplo1.v.v\n             ../ejemplos/ejemplo1.v.sv\n             obj_dir/../ejemplos/ejemplo1.v\n             obj_dir/../ejemplos/ejemplo1.v.v\n             obj_dir/../ejemplos/ejemplo1.v.sv\n%Error: Exiting due to 1 error(s)\n'
module tld_modulos_entrenamiento_zxuno (
  input wire clk50mhz,
  input wire clkps2,
  input wire dataps2,
  output wire [2:0] ro,
  output wire [2:0] go,
  output wire [2:0] bo,
  output wire hsync,
  output wire vsync
  );

  wire clk25m;
  relojes reloj25mhz (
    .CLK_IN1(clk50mhz),
    .CLK_OUT1(clk25m)
    );
    
  wire [5:0] r, g, b;
  assign ro = r[5:3];
  assign go = g[5:3];
  assign bo = b[5:3];

  `include "../ejemplos/ejemplo1.v"





















endmodule
module tld_modulos_entrenamiento_zxuno (
  input wire clk50mhz,
  input wire clkps2,
  input wire dataps2,
  output wire [2:0] ro,
  output wire [2:0] go,
  output wire [2:0] bo,
  output wire hsync,
  output wire vsync
  );


  wire clk25m;
  relojes reloj25mhz (
    .CLK_IN1(clk50mhz),
    .CLK_OUT1(clk25m)
    );
    
  wire [5:0] r, g, b;
  assign ro = r[5:3];
  assign go = g[5:3];
  assign bo = b[5:3];

  `include "../ejemplos/ejemplo1.v"





















endmodule