data/full_repos/permissive/194688069/work/slect.v
data/verilator_xmls/199d5aa4-775c-4f67-90b5-a26ea0400cee.xml
module slect(clk_1KHZ,selct);

input clk_1KHZ;

output selct;

reg[3:0] selct=0;

always @(posedge clk_1KHZ)
begin 
      selct=selct+1;
        if (selct>5) selct<=0;
end
endmodule
module slect(clk_1KHZ,selct);


input clk_1KHZ;

output selct;

reg[3:0] selct=0;

always @(posedge clk_1KHZ)
begin 
      selct=selct+1;
        if (selct>5) selct<=0;
end
endmodule