data/full_repos/permissive/123800017/Recibir.v
'utf-8' codec can't decode byte 0xf3 in position 861: invalid continuation byte
1: b'%Warning-WIDTH: data/full_repos/permissive/123800017/Recibir.v:35: Operator ASSIGNDLY expects 8 bits on the Assign RHS, but Assign RHS\'s CONST \'7\'h0\' generates 7 bits.\n                                                                 : ... In instance Recibir\n     SalidaRx<=7\'b0;\n             ^~\n                ... Use "/* verilator lint_off WIDTH */" and lint_on around source to disable this message.\n%Error: Exiting due to 1 warning(s)\n'
module Recibir(
    input EntradaTx, reset,
	 input outclk,
    output reg [7:0] SalidaRx
	

    );
reg [3:0] estado;

always@(posedge outclk)
		begin
			if(reset)
				begin
					estado<=0;
					SalidaRx<=7'b0;
				end
		else
			begin
			case(estado)
				0:begin
						if(EntradaTx==0)
							begin
								estado <= 1;
							end
						else
							begin
								estado<=0;
							end
				  end
				1:begin
						SalidaRx[0]<=EntradaTx;
						estado<=2;
					end
				2:begin
						SalidaRx[1]<=EntradaTx;  
						estado<=3;
					end
				3:begin
						SalidaRx[2]<=EntradaTx;  
						estado<=4;
					end
				4:begin
						SalidaRx[3]<=EntradaTx;  
						estado<=5;
					end
				5:begin
						SalidaRx[4]<=EntradaTx;  
						estado<=6;
					end
				6:begin
						SalidaRx[5]<=EntradaTx;  
						estado<=7;
					end
				7:begin
						SalidaRx[6]<=EntradaTx;  
						estado<=8;
					end
				8:begin
						SalidaRx[7]<=EntradaTx;  
						estado<=9;
					end
				9:begin
						estado <=10;
					end
				10:begin
						estado<=0;

					end
				default: estado <=0;
					endcase
		end
		end	
endmodule
module Recibir(
    input EntradaTx, reset,
	 input outclk,
    output reg [7:0] SalidaRx
	

    );

reg [3:0] estado;

always@(posedge outclk)
		begin
			if(reset)
				begin
					estado<=0;
					SalidaRx<=7'b0;
				end
		else
			begin
			case(estado)
				0:begin
						if(EntradaTx==0)
							begin
								estado <= 1;
							end
						else
							begin
								estado<=0;
							end
				  end
				1:begin
						SalidaRx[0]<=EntradaTx;
						estado<=2;
					end
				2:begin
						SalidaRx[1]<=EntradaTx;  
						estado<=3;
					end
				3:begin
						SalidaRx[2]<=EntradaTx;  
						estado<=4;
					end
				4:begin
						SalidaRx[3]<=EntradaTx;  
						estado<=5;
					end
				5:begin
						SalidaRx[4]<=EntradaTx;  
						estado<=6;
					end
				6:begin
						SalidaRx[5]<=EntradaTx;  
						estado<=7;
					end
				7:begin
						SalidaRx[6]<=EntradaTx;  
						estado<=8;
					end
				8:begin
						SalidaRx[7]<=EntradaTx;  
						estado<=9;
					end
				9:begin
						estado <=10;
					end
				10:begin
						estado<=0;

					end
				default: estado <=0;
					endcase
		end
		end	
endmodule