data/full_repos/permissive/12014746/hw/fpga/source/user_logic_if/user_logic_top.v
1: b"%Error: data/full_repos/permissive/12014746/hw/fpga/source/user_logic_if/user_logic_top.v:97: Cannot find file containing module: 'user_logic'\nuser_logic ul (\n^~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/12014746/hw/fpga/source/user_logic_if,data/full_repos/permissive/12014746/user_logic\n             data/full_repos/permissive/12014746/hw/fpga/source/user_logic_if,data/full_repos/permissive/12014746/user_logic.v\n             data/full_repos/permissive/12014746/hw/fpga/source/user_logic_if,data/full_repos/permissive/12014746/user_logic.sv\n             user_logic\n             user_logic.v\n             user_logic.sv\n             obj_dir/user_logic\n             obj_dir/user_logic.v\n             obj_dir/user_logic.sv\n%Error: Exiting due to 1 error(s)\n"
module user_logic_top(
    input              i_pcie_clk,
    input              i_ddr_clk,
	 input              i_user_clk,
    input              i_rst,

    input    [31:0]    i_user_data,
    input    [19:0]    i_user_addr,
    input              i_user_wr_req,
    output   [31:0]    o_user_data,
    output             o_user_rd_ack,
    input              i_user_rd_req, 

    output   [255:0]   o_ddr_wr_data,
    output   [31:0]    o_ddr_wr_data_be_n,
    output             o_ddr_wr_data_valid,
    output   [26:0]    o_ddr_addr,
    output             o_ddr_rd,
    input    [255:0]   i_ddr_rd_data,
    input              i_ddr_rd_data_valid,
    input              i_ddr_wr_ack,
    input              i_ddr_rd_ack,

    input              i_ddr_str1_data_valid,
    output             o_ddr_str1_ack,
    input    [63:0]    i_ddr_str1_data,
    output             o_ddr_str1_data_valid,
    input              i_ddr_str1_ack,
    output   [63:0]    o_ddr_str1_data,

    input              i_ddr_str2_data_valid,
    output             o_ddr_str2_ack,
    input    [63:0]    i_ddr_str2_data,
    output             o_ddr_str2_data_valid,
    input              i_ddr_str2_ack,
    output   [63:0]    o_ddr_str2_data,

    input              i_ddr_str3_data_valid,
    output             o_ddr_str3_ack,
    input    [63:0]    i_ddr_str3_data,
    output             o_ddr_str3_data_valid,
    input              i_ddr_str3_ack,
    output   [63:0]    o_ddr_str3_data,	 

    input              i_ddr_str4_data_valid,
    output             o_ddr_str4_ack,
    input    [63:0]    i_ddr_str4_data,
    output             o_ddr_str4_data_valid,
    input              i_ddr_str4_ack,
    output   [63:0]    o_ddr_str4_data,

    input              i_pcie_str1_data_valid,
    output             o_pcie_str1_ack,
    input    [63:0]    i_pcie_str1_data,
    output             o_pcie_str1_data_valid,
    input              i_pcie_str1_ack,
    output   [63:0]    o_pcie_str1_data,

    input              i_pcie_str2_data_valid,
    output             o_pcie_str2_ack,
    input    [63:0]    i_pcie_str2_data,
    output             o_pcie_str2_data_valid,
    input              i_pcie_str2_ack,
    output   [63:0]    o_pcie_str2_data,

    input              i_pcie_str3_data_valid,
    output             o_pcie_str3_ack,
    input    [63:0]    i_pcie_str3_data,
    output             o_pcie_str3_data_valid,
    input              i_pcie_str3_ack,
    output   [63:0]    o_pcie_str3_data,

    input              i_pcie_str4_data_valid,
    output             o_pcie_str4_ack,
    input    [63:0]    i_pcie_str4_data,
    output             o_pcie_str4_data_valid,
    input              i_pcie_str4_ack,
    output   [63:0]    o_pcie_str4_data,

    output             o_intr_req,
    input              i_intr_ack
);




user_logic ul (
    .i_pcie_clk(i_pcie_clk), 
    .i_ddr_clk(i_ddr_clk), 
	 .i_user_clk(i_user_clk),
    .i_rst(i_rst), 
    .i_user_data(i_user_data), 
    .i_user_addr(i_user_addr), 
    .i_user_wr_req(i_user_wr_req), 
    .o_user_data(o_user_data), 
    .o_user_rd_ack(o_user_rd_ack), 
    .i_user_rd_req(i_user_rd_req), 
    .o_ddr_wr_data(o_ddr_wr_data), 
    .o_ddr_wr_data_be_n(o_ddr_wr_data_be_n), 
    .o_ddr_wr_data_valid(o_ddr_wr_data_valid), 
    .o_ddr_addr(o_ddr_addr), 
    .o_ddr_rd(o_ddr_rd), 
    .i_ddr_rd_data(i_ddr_rd_data), 
    .i_ddr_rd_data_valid(i_ddr_rd_data_valid), 
    .i_ddr_wr_ack(i_ddr_wr_ack), 
    .i_ddr_rd_ack(i_ddr_rd_ack), 
    .i_ddr_str1_data_valid(i_ddr_str1_data_valid), 
    .o_ddr_str1_ack(o_ddr_str1_ack), 
    .i_ddr_str1_data(i_ddr_str1_data), 
    .o_ddr_str1_data_valid(o_ddr_str1_data_valid), 
    .i_ddr_str1_ack(i_ddr_str1_ack), 
    .o_ddr_str1_data(o_ddr_str1_data), 
    .i_ddr_str2_data_valid(i_ddr_str2_data_valid), 
    .o_ddr_str2_ack(o_ddr_str2_ack), 
    .i_ddr_str2_data(i_ddr_str2_data), 
    .o_ddr_str2_data_valid(o_ddr_str2_data_valid), 
    .i_ddr_str2_ack(i_ddr_str2_ack), 
    .o_ddr_str2_data(o_ddr_str2_data), 
    .i_ddr_str3_data_valid(i_ddr_str3_data_valid), 
    .o_ddr_str3_ack(o_ddr_str3_ack), 
    .i_ddr_str3_data(i_ddr_str3_data), 
    .o_ddr_str3_data_valid(o_ddr_str3_data_valid), 
    .i_ddr_str3_ack(i_ddr_str3_ack), 
    .o_ddr_str3_data(o_ddr_str3_data),  
    .i_ddr_str4_data_valid(i_ddr_str4_data_valid), 
    .o_ddr_str4_ack(o_ddr_str4_ack), 
    .i_ddr_str4_data(i_ddr_str4_data), 
    .o_ddr_str4_data_valid(o_ddr_str4_data_valid), 
    .i_ddr_str4_ack(i_ddr_str4_ack), 
    .o_ddr_str4_data(o_ddr_str4_data), 
    .i_pcie_str1_data_valid(i_pcie_str1_data_valid), 
    .o_pcie_str1_ack(o_pcie_str1_ack), 
    .i_pcie_str1_data(i_pcie_str1_data), 
    .o_pcie_str1_data_valid(o_pcie_str1_data_valid), 
    .i_pcie_str1_ack(i_pcie_str1_ack), 
    .o_pcie_str1_data(o_pcie_str1_data), 
    .i_pcie_str2_data_valid(i_pcie_str2_data_valid), 
    .o_pcie_str2_ack(o_pcie_str2_ack), 
    .i_pcie_str2_data(i_pcie_str2_data), 
    .o_pcie_str2_data_valid(o_pcie_str2_data_valid), 
    .i_pcie_str2_ack(i_pcie_str2_ack), 
    .o_pcie_str2_data(o_pcie_str2_data), 
    .i_pcie_str3_data_valid(i_pcie_str3_data_valid), 
    .o_pcie_str3_ack(o_pcie_str3_ack), 
    .i_pcie_str3_data(i_pcie_str3_data), 
    .o_pcie_str3_data_valid(o_pcie_str3_data_valid), 
    .i_pcie_str3_ack(i_pcie_str3_ack), 
    .o_pcie_str3_data(o_pcie_str3_data),
    .i_pcie_str4_data_valid(i_pcie_str4_data_valid), 
    .o_pcie_str4_ack(o_pcie_str4_ack), 
    .i_pcie_str4_data(i_pcie_str4_data), 
    .o_pcie_str4_data_valid(o_pcie_str4_data_valid), 
    .i_pcie_str4_ack(i_pcie_str4_ack), 
    .o_pcie_str4_data(o_pcie_str4_data),
    .o_intr_req(o_intr_req), 
    .i_intr_ack(i_intr_ack)
    );
 

endmodule
module user_logic_top(
    input              i_pcie_clk,
    input              i_ddr_clk,
	 input              i_user_clk,
    input              i_rst,

    input    [31:0]    i_user_data,
    input    [19:0]    i_user_addr,
    input              i_user_wr_req,
    output   [31:0]    o_user_data,
    output             o_user_rd_ack,
    input              i_user_rd_req, 

    output   [255:0]   o_ddr_wr_data,
    output   [31:0]    o_ddr_wr_data_be_n,
    output             o_ddr_wr_data_valid,
    output   [26:0]    o_ddr_addr,
    output             o_ddr_rd,
    input    [255:0]   i_ddr_rd_data,
    input              i_ddr_rd_data_valid,
    input              i_ddr_wr_ack,
    input              i_ddr_rd_ack,

    input              i_ddr_str1_data_valid,
    output             o_ddr_str1_ack,
    input    [63:0]    i_ddr_str1_data,
    output             o_ddr_str1_data_valid,
    input              i_ddr_str1_ack,
    output   [63:0]    o_ddr_str1_data,

    input              i_ddr_str2_data_valid,
    output             o_ddr_str2_ack,
    input    [63:0]    i_ddr_str2_data,
    output             o_ddr_str2_data_valid,
    input              i_ddr_str2_ack,
    output   [63:0]    o_ddr_str2_data,

    input              i_ddr_str3_data_valid,
    output             o_ddr_str3_ack,
    input    [63:0]    i_ddr_str3_data,
    output             o_ddr_str3_data_valid,
    input              i_ddr_str3_ack,
    output   [63:0]    o_ddr_str3_data,	 

    input              i_ddr_str4_data_valid,
    output             o_ddr_str4_ack,
    input    [63:0]    i_ddr_str4_data,
    output             o_ddr_str4_data_valid,
    input              i_ddr_str4_ack,
    output   [63:0]    o_ddr_str4_data,

    input              i_pcie_str1_data_valid,
    output             o_pcie_str1_ack,
    input    [63:0]    i_pcie_str1_data,
    output             o_pcie_str1_data_valid,
    input              i_pcie_str1_ack,
    output   [63:0]    o_pcie_str1_data,

    input              i_pcie_str2_data_valid,
    output             o_pcie_str2_ack,
    input    [63:0]    i_pcie_str2_data,
    output             o_pcie_str2_data_valid,
    input              i_pcie_str2_ack,
    output   [63:0]    o_pcie_str2_data,

    input              i_pcie_str3_data_valid,
    output             o_pcie_str3_ack,
    input    [63:0]    i_pcie_str3_data,
    output             o_pcie_str3_data_valid,
    input              i_pcie_str3_ack,
    output   [63:0]    o_pcie_str3_data,

    input              i_pcie_str4_data_valid,
    output             o_pcie_str4_ack,
    input    [63:0]    i_pcie_str4_data,
    output             o_pcie_str4_data_valid,
    input              i_pcie_str4_ack,
    output   [63:0]    o_pcie_str4_data,

    output             o_intr_req,
    input              i_intr_ack
);





user_logic ul (
    .i_pcie_clk(i_pcie_clk), 
    .i_ddr_clk(i_ddr_clk), 
	 .i_user_clk(i_user_clk),
    .i_rst(i_rst), 
    .i_user_data(i_user_data), 
    .i_user_addr(i_user_addr), 
    .i_user_wr_req(i_user_wr_req), 
    .o_user_data(o_user_data), 
    .o_user_rd_ack(o_user_rd_ack), 
    .i_user_rd_req(i_user_rd_req), 
    .o_ddr_wr_data(o_ddr_wr_data), 
    .o_ddr_wr_data_be_n(o_ddr_wr_data_be_n), 
    .o_ddr_wr_data_valid(o_ddr_wr_data_valid), 
    .o_ddr_addr(o_ddr_addr), 
    .o_ddr_rd(o_ddr_rd), 
    .i_ddr_rd_data(i_ddr_rd_data), 
    .i_ddr_rd_data_valid(i_ddr_rd_data_valid), 
    .i_ddr_wr_ack(i_ddr_wr_ack), 
    .i_ddr_rd_ack(i_ddr_rd_ack), 
    .i_ddr_str1_data_valid(i_ddr_str1_data_valid), 
    .o_ddr_str1_ack(o_ddr_str1_ack), 
    .i_ddr_str1_data(i_ddr_str1_data), 
    .o_ddr_str1_data_valid(o_ddr_str1_data_valid), 
    .i_ddr_str1_ack(i_ddr_str1_ack), 
    .o_ddr_str1_data(o_ddr_str1_data), 
    .i_ddr_str2_data_valid(i_ddr_str2_data_valid), 
    .o_ddr_str2_ack(o_ddr_str2_ack), 
    .i_ddr_str2_data(i_ddr_str2_data), 
    .o_ddr_str2_data_valid(o_ddr_str2_data_valid), 
    .i_ddr_str2_ack(i_ddr_str2_ack), 
    .o_ddr_str2_data(o_ddr_str2_data), 
    .i_ddr_str3_data_valid(i_ddr_str3_data_valid), 
    .o_ddr_str3_ack(o_ddr_str3_ack), 
    .i_ddr_str3_data(i_ddr_str3_data), 
    .o_ddr_str3_data_valid(o_ddr_str3_data_valid), 
    .i_ddr_str3_ack(i_ddr_str3_ack), 
    .o_ddr_str3_data(o_ddr_str3_data),  
    .i_ddr_str4_data_valid(i_ddr_str4_data_valid), 
    .o_ddr_str4_ack(o_ddr_str4_ack), 
    .i_ddr_str4_data(i_ddr_str4_data), 
    .o_ddr_str4_data_valid(o_ddr_str4_data_valid), 
    .i_ddr_str4_ack(i_ddr_str4_ack), 
    .o_ddr_str4_data(o_ddr_str4_data), 
    .i_pcie_str1_data_valid(i_pcie_str1_data_valid), 
    .o_pcie_str1_ack(o_pcie_str1_ack), 
    .i_pcie_str1_data(i_pcie_str1_data), 
    .o_pcie_str1_data_valid(o_pcie_str1_data_valid), 
    .i_pcie_str1_ack(i_pcie_str1_ack), 
    .o_pcie_str1_data(o_pcie_str1_data), 
    .i_pcie_str2_data_valid(i_pcie_str2_data_valid), 
    .o_pcie_str2_ack(o_pcie_str2_ack), 
    .i_pcie_str2_data(i_pcie_str2_data), 
    .o_pcie_str2_data_valid(o_pcie_str2_data_valid), 
    .i_pcie_str2_ack(i_pcie_str2_ack), 
    .o_pcie_str2_data(o_pcie_str2_data), 
    .i_pcie_str3_data_valid(i_pcie_str3_data_valid), 
    .o_pcie_str3_ack(o_pcie_str3_ack), 
    .i_pcie_str3_data(i_pcie_str3_data), 
    .o_pcie_str3_data_valid(o_pcie_str3_data_valid), 
    .i_pcie_str3_ack(i_pcie_str3_ack), 
    .o_pcie_str3_data(o_pcie_str3_data),
    .i_pcie_str4_data_valid(i_pcie_str4_data_valid), 
    .o_pcie_str4_ack(o_pcie_str4_ack), 
    .i_pcie_str4_data(i_pcie_str4_data), 
    .o_pcie_str4_data_valid(o_pcie_str4_data_valid), 
    .i_pcie_str4_ack(i_pcie_str4_ack), 
    .o_pcie_str4_data(o_pcie_str4_data),
    .o_intr_req(o_intr_req), 
    .i_intr_ack(i_intr_ack)
    );
 

endmodule