data/full_repos/permissive/181665138/verilog/capitolo_ii/Decoder_2_to_4_EN.v
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module Decoder_2_to_4_EN(en, x1, x0, z3, z2, z1, z0);
    input en, x1, x0;
    output z3, z2, z1, z0;

    assign z3 = en & ({x1, x0}=='B11)?1:0;
    assign z2 = en & ({x1, x0}=='B10)?1:0;
    assign z1 = en & ({x1, x0}=='B01)?1:0;
    assign z0 = en & ({x1, x0}=='B00)?1:0;
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module Decoder_2_to_4_EN(en, x1, x0, z3, z2, z1, z0);

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