data/full_repos/permissive/177136805/gt2.v
data/verilator_xmls/e58112a1-e7ea-4c25-9921-9b0ddd1f18bf.xml
module gt2
   (
    input  wire[1:0] a, b,
    output wire aeqb
   );


   wire p1,p2,p3,p4,p5,p6;
   
   assign p1=a[1] & ~b[1];
   
   assign p2=a[0] & ~b[1];
   assign p3=p2 & ~b[0];
   
   assign p4=a[1] & a[0];
   assign p5=p4 & ~b[0];
   
   assign p6=p1 | p3;
   assign aeqb=p6 | p5;

endmodule
module gt2
   (
    input  wire[1:0] a, b,
    output wire aeqb
   );



   wire p1,p2,p3,p4,p5,p6;
   
   assign p1=a[1] & ~b[1];
   
   assign p2=a[0] & ~b[1];
   assign p3=p2 & ~b[0];
   
   assign p4=a[1] & a[0];
   assign p5=p4 & ~b[0];
   
   assign p6=p1 | p3;
   assign aeqb=p6 | p5;

endmodule