data/full_repos/permissive/165160692/04.FPGA/5932_74HC85/hdl/5932_74HC85.v
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module HC85(A,B,QAGB,QASB,QAEB,IAGB,IASB,IAEB);
input[3:0]A,B;
input IAGB,IASB,IAEB;
output QAGB,QASB,QAEB;
reg QAGB,QASB,QAEB;

always@(A or B or IAGB or IASB or IAEB)
 begin
  
  if(A>B)
   begin 
    QAGB=1;QASB=0;QAEB=0;
   end
  
  else if(A<B)
   begin 
    QAGB=0;QASB=1;QAEB=0;
   end
  
  else if(IAGB&!IASB&!IAEB)
   begin 
    QAGB=1;QASB=0;QAEB=0;
   end
  
  else if(!IAGB&IASB&!IAEB)
   begin 
    QAGB=0;QASB=1;QAEB=0;
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    QAGB=1;QASB=0;QAEB=0;
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  else if(IAGB&IASB&!IAEB)
   begin 
    QAGB=0;QASB=0;QAEB=0;
   end
  
  else if(!IAGB&!IASB&!IAEB)
   begin 
    QAGB=1;QASB=1;QAEB=0;
   end
 end
endmodule
module HC85(A,B,QAGB,QASB,QAEB,IAGB,IASB,IAEB);

input[3:0]A,B;
input IAGB,IASB,IAEB;
output QAGB,QASB,QAEB;
reg QAGB,QASB,QAEB;

always@(A or B or IAGB or IASB or IAEB)
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  if(A>B)
   begin 
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  else if(A<B)
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  else if(IAGB&!IASB&!IAEB)
   begin 
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  else if(!IAGB&IASB&!IAEB)
   begin 
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  else if(IAGB&IASB&!IAEB)
   begin 
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  else if(!IAGB&!IASB&!IAEB)
   begin 
    QAGB=1;QASB=1;QAEB=0;
   end
 end
endmodule