data/full_repos/permissive/201708219/reg_lut.v
data/verilator_xmls/d7753a6d-7ccd-472e-9614-0c94a14f051a.xml
module reg_lut
(
input wire [7:0] byte_lut,
output reg [7:0] data_byte
);

always @ (*) begin
	case(byte_lut)
	

	0:	data_byte	=	8'h98; 
	1:	data_byte	=	8'h03;
	2:	data_byte	=	8'h01;
	3:	data_byte	=	8'h00;
	4:	data_byte	=	8'h02;
	5:	data_byte	=	8'h18;
	6:	data_byte	=	8'h03;
	7:	data_byte	=	8'h00;
	8:	data_byte	=	8'h14;
	9:	data_byte	=	8'h70;
	10:	data_byte	=	8'h15;
	11:	data_byte	=	8'h20;
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	13:	data_byte	=	8'h30;
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	15:	data_byte	=	8'h46;
	16:	data_byte	=	8'h40;
	17:	data_byte	=	8'h80;
	18:	data_byte	=	8'h41;
	19:	data_byte	=	8'h10;
	20:	data_byte	=	8'h49;
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	23:	data_byte	=	8'h10;
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	27:	data_byte	=	8'hF6;
	28:	data_byte	=	8'h73;
	29:	data_byte	=	8'h07;
	30:	data_byte	=	8'h76;
	31:	data_byte	=	8'h1F;
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	60:	data_byte	=	8'hFA;
	61: data_byte	=	8'h7D;


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	endcase
end


endmodule
module reg_lut
(
input wire [7:0] byte_lut,
output reg [7:0] data_byte
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	case(byte_lut)
	

	0:	data_byte	=	8'h98; 
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end


endmodule