data/full_repos/permissive/196257568/neural_net_verilog/testing_code/transpose_test.v
data/verilator_xmls/ce48ca28-4c12-4325-9493-f752bf21fb9d.xml
module transpose_test(A,B);

	input [23:0] A;
	output[23:0] B;

	
	wire signed [3:0] A_arr [2:0][1:0];
	reg signed [3:0] B_arr [1:0][2:0];

	assign {{A_arr[0][0], A_arr[0][1]},
			  {A_arr[1][0], A_arr[1][1]},
			  {A_arr[2][0], A_arr[2][1]}} = A;

	integer i,j;
	always @*
	begin
		for(i=0; i<2; i=i+1)
		begin
			for(j=0; j<3; j=j+1)
				B_arr[i][j] = A_arr[j][i];
		end
	end
	
	assign B = {{B_arr[0][0], B_arr[0][1], B_arr[0][2]},
					{B_arr[1][0], B_arr[1][1], B_arr[1][2]}};
	
endmodule
module transpose_test(A,B);


	input [23:0] A;
	output[23:0] B;

	
	wire signed [3:0] A_arr [2:0][1:0];
	reg signed [3:0] B_arr [1:0][2:0];

	assign {{A_arr[0][0], A_arr[0][1]},
			  {A_arr[1][0], A_arr[1][1]},
			  {A_arr[2][0], A_arr[2][1]}} = A;

	integer i,j;
	always @*
	begin
		for(i=0; i<2; i=i+1)
		begin
			for(j=0; j<3; j=j+1)
				B_arr[i][j] = A_arr[j][i];
		end
	end
	
	assign B = {{B_arr[0][0], B_arr[0][1], B_arr[0][2]},
					{B_arr[1][0], B_arr[1][1], B_arr[1][2]}};
	
endmodule