data/full_repos/permissive/205673649/MIPS/Source/uart.v
1: b"%Error: data/full_repos/permissive/205673649/MIPS/Source/uart.v:44: Cannot find file containing module: 'baud_rate_gen'\nbaud_rate_gen \n^~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/205673649/MIPS/Source,data/full_repos/permissive/205673649/baud_rate_gen\n             data/full_repos/permissive/205673649/MIPS/Source,data/full_repos/permissive/205673649/baud_rate_gen.v\n             data/full_repos/permissive/205673649/MIPS/Source,data/full_repos/permissive/205673649/baud_rate_gen.sv\n             baud_rate_gen\n             baud_rate_gen.v\n             baud_rate_gen.sv\n             obj_dir/baud_rate_gen\n             obj_dir/baud_rate_gen.v\n             obj_dir/baud_rate_gen.sv\n%Error: data/full_repos/permissive/205673649/MIPS/Source/uart.v:57: Cannot find file containing module: 'rx'\nrx \n^~\n%Error: data/full_repos/permissive/205673649/MIPS/Source/uart.v:73: Cannot find file containing module: 'tx'\ntx \n^~\n%Error: Exiting due to 3 error(s)\n"
module uart
#(
	parameter NBITS = 8,
	parameter NUM_TICKS = 16,
	parameter BAUD_RATE = 9600,
	parameter CLK_RATE = 100000000
)
(
	input i_clk,
	input i_rst,
	input i_tx_start,
	input i_rx_bit,
	input [NBITS-1 : 0] i_data_in_tx,
	output [NBITS-1 : 0] o_data_out_rx,
	output o_rx_done_tick,
	output o_tx_bit,
	output o_tx_done_tick
);

wire connect_baud_rate_rx_tx; 

baud_rate_gen 
#(
    .BAUD_RATE(BAUD_RATE),
    .CLK_RATE(CLK_RATE),
    .NUM_TICKS(NUM_TICKS)
) 
    u_baud_rate_gen 
(
    .i_clk(i_clk),
    .i_rst(i_rst),
    .o_tick(connect_baud_rate_rx_tx)
);

rx 
#(
    .NB_DATA(NBITS),
    .SB_TICK(NUM_TICKS)
)
     
    u_rx 
(
    .i_clk(i_clk),
    .i_rst(i_rst),
    .i_bit(i_rx_bit),
    .i_tick(connect_baud_rate_rx_tx),
    .o_done_data(o_rx_done_tick),
    .o_data(o_data_out_rx)
);

tx 
#(
    .NB_DATA(NBITS),
    .SB_TICK(NUM_TICKS)
) 
u_transmisor 
(
    .i_clk(i_clk),
    .i_rst(i_rst),
    .i_tx_start(i_tx_start),
    .i_tick(connect_baud_rate_rx_tx),
    .i_data(i_data_in_tx),
    .o_done_tx(o_tx_done_tick),
    .o_tx(o_tx_bit)
);
endmodule
module uart
#(
	parameter NBITS = 8,
	parameter NUM_TICKS = 16,
	parameter BAUD_RATE = 9600,
	parameter CLK_RATE = 100000000
)
(
	input i_clk,
	input i_rst,
	input i_tx_start,
	input i_rx_bit,
	input [NBITS-1 : 0] i_data_in_tx,
	output [NBITS-1 : 0] o_data_out_rx,
	output o_rx_done_tick,
	output o_tx_bit,
	output o_tx_done_tick
);


wire connect_baud_rate_rx_tx; 

baud_rate_gen 
#(
    .BAUD_RATE(BAUD_RATE),
    .CLK_RATE(CLK_RATE),
    .NUM_TICKS(NUM_TICKS)
) 
    u_baud_rate_gen 
(
    .i_clk(i_clk),
    .i_rst(i_rst),
    .o_tick(connect_baud_rate_rx_tx)
);

rx 
#(
    .NB_DATA(NBITS),
    .SB_TICK(NUM_TICKS)
)
     
    u_rx 
(
    .i_clk(i_clk),
    .i_rst(i_rst),
    .i_bit(i_rx_bit),
    .i_tick(connect_baud_rate_rx_tx),
    .o_done_data(o_rx_done_tick),
    .o_data(o_data_out_rx)
);

tx 
#(
    .NB_DATA(NBITS),
    .SB_TICK(NUM_TICKS)
) 
u_transmisor 
(
    .i_clk(i_clk),
    .i_rst(i_rst),
    .i_tx_start(i_tx_start),
    .i_tick(connect_baud_rate_rx_tx),
    .i_data(i_data_in_tx),
    .o_done_tx(o_tx_done_tick),
    .o_tx(o_tx_bit)
);
endmodule