data/full_repos/permissive/135838100/zpdaxrom/soc/pmi_def.v
1: b'%Warning-MULTITOP: data/full_repos/permissive/135838100/zpdaxrom/soc/pmi_def.v:48: Multiple top level modules\n                                                                                 : ... Suggest see manual; fix the duplicates, or use --top-module to select top.\n                   ... Use "/* verilator lint_off MULTITOP */" and lint_on around source to disable this message.\n                                                                                 : ... Top module \'pmi_distributed_dpram\'\nmodule pmi_distributed_dpram \n       ^~~~~~~~~~~~~~~~~~~~~\n                                                                                 : ... Top module \'pmi_addsub\'\nmodule pmi_addsub #(parameter pmi_data_width = 8,\n       ^~~~~~~~~~\n                                                                                 : ... Top module \'pmi_ram_dp\'\nmodule pmi_ram_dp\n       ^~~~~~~~~~\n                                                                                 : ... Top module \'pmi_ram_dp_true\'\nmodule pmi_ram_dp_true\n       ^~~~~~~~~~~~~~~\n                                                                                 : ... Top module \'pmi_ram_dq\'\nmodule pmi_ram_dq\n       ^~~~~~~~~~\n                                                                                 : ... Top module \'pmi_fifo_dc\'\nmodule pmi_fifo_dc #(\n       ^~~~~~~~~~~\n                                                                                 : ... Top module \'pmi_fifo\'\nmodule pmi_fifo #(\n       ^~~~~~~~\n%Error: Exiting due to 1 warning(s)\n'
module pmi_ram_dp_true
  #(parameter pmi_addr_depth_a = 512,
    parameter pmi_addr_width_a = 9,
    parameter pmi_data_width_a = 18,
    parameter pmi_addr_depth_b = 512,
    parameter pmi_addr_width_b = 9,
    parameter pmi_data_width_b = 18,
    parameter pmi_regmode_a = "reg",
    parameter pmi_regmode_b = "reg",
    parameter pmi_gsr = "disable",
    parameter pmi_resetmode = "sync",
    parameter pmi_optimization = "speed",
    parameter pmi_init_file = "none",
    parameter pmi_init_file_format = "binary",
    parameter pmi_write_mode_a = "normal",
    parameter pmi_write_mode_b = "normal",
    parameter pmi_family = "EC",
    parameter module_type = "pmi_ram_dp_true")
  
    (input [(pmi_data_width_a-1):0]	DataInA,
     input [(pmi_data_width_b-1):0]	DataInB,
     input [(pmi_addr_width_a-1):0] AddressA,
     input [(pmi_addr_width_b-1):0] AddressB,
     input  ClockA,
     input  ClockB,
     input  ClockEnA,
     input  ClockEnB,
     input  WrA,
     input  WrB,
     input  ResetA,
     input  ResetB,
     output [(pmi_data_width_a-1):0]  QA,
     output [(pmi_data_width_b-1):0]  QB);
   
endmodule
module pmi_ram_dp_true
  #(parameter pmi_addr_depth_a = 512,
    parameter pmi_addr_width_a = 9,
    parameter pmi_data_width_a = 18,
    parameter pmi_addr_depth_b = 512,
    parameter pmi_addr_width_b = 9,
    parameter pmi_data_width_b = 18,
    parameter pmi_regmode_a = "reg",
    parameter pmi_regmode_b = "reg",
    parameter pmi_gsr = "disable",
    parameter pmi_resetmode = "sync",
    parameter pmi_optimization = "speed",
    parameter pmi_init_file = "none",
    parameter pmi_init_file_format = "binary",
    parameter pmi_write_mode_a = "normal",
    parameter pmi_write_mode_b = "normal",
    parameter pmi_family = "EC",
    parameter module_type = "pmi_ram_dp_true")
  
    (input [(pmi_data_width_a-1):0]	DataInA,
     input [(pmi_data_width_b-1):0]	DataInB,
     input [(pmi_addr_width_a-1):0] AddressA,
     input [(pmi_addr_width_b-1):0] AddressB,
     input  ClockA,
     input  ClockB,
     input  ClockEnA,
     input  ClockEnB,
     input  WrA,
     input  WrB,
     input  ResetA,
     input  ResetB,
     output [(pmi_data_width_a-1):0]  QA,
     output [(pmi_data_width_b-1):0]  QB);

   
endmodule