data/full_repos/permissive/19905110/minsoc/rtl/verilog/xilinx_dcm.v
None: at end of input
1: b'%Error: data/full_repos/permissive/19905110/minsoc/rtl/verilog/xilinx_dcm.v:2: Cannot find include file: minsoc_defines.v\n`include "minsoc_defines.v" \n         ^~~~~~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/19905110/minsoc/rtl/verilog,data/full_repos/permissive/19905110/minsoc_defines.v\n             data/full_repos/permissive/19905110/minsoc/rtl/verilog,data/full_repos/permissive/19905110/minsoc_defines.v.v\n             data/full_repos/permissive/19905110/minsoc/rtl/verilog,data/full_repos/permissive/19905110/minsoc_defines.v.sv\n             minsoc_defines.v\n             minsoc_defines.v.v\n             minsoc_defines.v.sv\n             obj_dir/minsoc_defines.v\n             obj_dir/minsoc_defines.v.v\n             obj_dir/minsoc_defines.v.sv\n%Error: Exiting due to 1 error(s)\n'
module xilinx_dcm(
        clk_i, 
        clk_o
);




   parameter    divisor = 2;
  
input clk_i;
output clk_o;


`ifdef SPARTAN2
        `define XILINX_DLL
`elsif VIRTEX
        `define XILINX_DLL
`endif

`ifdef SPARTAN3
        `define XILINX_DCM
`elsif VIRTEX2
        `define XILINX_DCM
`endif

`ifdef SPARTAN6
        `define XILINX_DCM_SP
`elsif SPARTAN3A
        `define XILINX_DCM_SP
`endif

`ifdef VIRTEX4
        `define XILINX_DCM_ADV
        `define XILINX_DCM_COMPONENT "VIRTEX4"
`elsif VIRTEX5
        `define XILINX_DCM_ADV
        `define XILINX_DCM_COMPONENT "VIRTEX5"
`endif


wire CLKIN_IN;
wire CLKDV_OUT;

assign CLKIN_IN = clk_i;
assign clk_o = CLKDV_OUT;

wire CLKIN_IBUFG;
wire CLK0_BUF;
wire CLKFB_IN;
wire CLKDV_BUF;

`ifdef XILINX_FPGA

IBUFG CLKIN_IBUFG_INST (
	.I(CLKIN_IN), 
        .O(CLKIN_IBUFG)
);

BUFG CLK0_BUFG_INST (
	.I(CLK0_BUF), 
        .O(CLKFB_IN)
);

BUFG CLKDV_BUFG_INST (
	.I(CLKDV_BUF), 
        .O(CLKDV_OUT)
);

`ifdef XILINX_DLL

CLKDLL #(
	.CLKDV_DIVIDE(divisor),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.FACTORY_JF(16'hC080),
	.STARTUP_WAIT("FALSE")
) CLKDLL_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.LOCKED(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.RST(1'b0)
);

`elsif XILINX_DCM

DCM #(
	.SIM_MODE("SAFE"),
	.CLKDV_DIVIDE(divisor),

	.CLKFX_DIVIDE(1),
	.CLKFX_MULTIPLY(4),
	.CLKIN_DIVIDE_BY_2("FALSE"),
	.CLKIN_PERIOD(0.0),
	.CLKOUT_PHASE_SHIFT("NONE"),
	.CLK_FEEDBACK("1X"),
	.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),

	.DFS_FREQUENCY_MODE("LOW"),
	.DLL_FREQUENCY_MODE("LOW"),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.FACTORY_JF(16'hC080),
	.PHASE_SHIFT(0),
	.STARTUP_WAIT("FALSE")
) DCM_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK2X180(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.CLKFX(),
	.CLKFX180(),
	.LOCKED(),
	.PSDONE(),
	.STATUS(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.PSCLK(1'b0),
	.PSEN(1'b0),
	.PSINCDEC(1'b0),
	.RST(1'b0)
);

`elsif XILINX_DCM_SP

DCM_SP #(
	.CLKDV_DIVIDE(divisor),

	.CLKFX_DIVIDE(1),
	.CLKFX_MULTIPLY(4),
	.CLKIN_DIVIDE_BY_2("FALSE"),
	.CLKIN_PERIOD(40.0),
	.CLKOUT_PHASE_SHIFT("NONE"),
	.CLK_FEEDBACK("1X"),
	.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),

	.DLL_FREQUENCY_MODE("LOW"),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.PHASE_SHIFT(0),
	.STARTUP_WAIT("FALSE")
) DCM_SP_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK2X180(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.CLKFX(),
	.CLKFX180(),
	.LOCKED(),
	.PSDONE(),
	.STATUS(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.PSCLK(1'b0),
	.PSEN(1'b0),
	.PSINCDEC(1'b0),
	.RST(1'b0)
);

`elsif XILINX_DCM_ADV

DCM_ADV #(
	.CLKDV_DIVIDE(divisor),

	.CLKFX_DIVIDE(1),
	.CLKFX_MULTIPLY(4),
	.CLKIN_DIVIDE_BY_2("FALSE"),
	.CLKIN_PERIOD(10.0),
	.CLKOUT_PHASE_SHIFT("NONE"),

	.CLK_FEEDBACK("1X"),
	.DCM_AUTOCALIBRATION("TRUE"),
	.DCM_PERFORMANCE_MODE("MAX_SPEED"),
	.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),

	.DFS_FREQUENCY_MODE("LOW"),
	.DLL_FREQUENCY_MODE("LOW"),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.FACTORY_JF(16'hf0f0),
	.PHASE_SHIFT(0),
	.SIM_DEVICE(`XILINX_DCM_COMPONENT),
	.STARTUP_WAIT("FALSE")
) DCM_ADV_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK2X180(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.CLKFX(),
	.CLKFX180(),
	.DO(),
	.DRDY(),
	.LOCKED(),
	.PSDONE(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.DADDR(7'h00),
	.DCLK(1'b0),
	.DEN(1'b0),
	.DI(16'h0000),
	.DWE(1'b0),
	.PSCLK(1'b0),
	.PSEN(1'b0),
	.PSINCDEC(1'b0),
	.RST(1'b0)
);

`endif
`endif


endmodule
module xilinx_dcm(
        clk_i, 
        clk_o
);





   parameter    divisor = 2;
  
input clk_i;
output clk_o;


`ifdef SPARTAN2
        `define XILINX_DLL
`elsif VIRTEX
        `define XILINX_DLL
`endif

`ifdef SPARTAN3
        `define XILINX_DCM
`elsif VIRTEX2
        `define XILINX_DCM
`endif

`ifdef SPARTAN6
        `define XILINX_DCM_SP
`elsif SPARTAN3A
        `define XILINX_DCM_SP
`endif

`ifdef VIRTEX4
        `define XILINX_DCM_ADV
        `define XILINX_DCM_COMPONENT "VIRTEX4"
`elsif VIRTEX5
        `define XILINX_DCM_ADV
        `define XILINX_DCM_COMPONENT "VIRTEX5"
`endif


wire CLKIN_IN;
wire CLKDV_OUT;

assign CLKIN_IN = clk_i;
assign clk_o = CLKDV_OUT;

wire CLKIN_IBUFG;
wire CLK0_BUF;
wire CLKFB_IN;
wire CLKDV_BUF;

`ifdef XILINX_FPGA

IBUFG CLKIN_IBUFG_INST (
	.I(CLKIN_IN), 
        .O(CLKIN_IBUFG)
);

BUFG CLK0_BUFG_INST (
	.I(CLK0_BUF), 
        .O(CLKFB_IN)
);

BUFG CLKDV_BUFG_INST (
	.I(CLKDV_BUF), 
        .O(CLKDV_OUT)
);

`ifdef XILINX_DLL

CLKDLL #(
	.CLKDV_DIVIDE(divisor),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.FACTORY_JF(16'hC080),
	.STARTUP_WAIT("FALSE")
) CLKDLL_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.LOCKED(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.RST(1'b0)
);

`elsif XILINX_DCM

DCM #(
	.SIM_MODE("SAFE"),
	.CLKDV_DIVIDE(divisor),

	.CLKFX_DIVIDE(1),
	.CLKFX_MULTIPLY(4),
	.CLKIN_DIVIDE_BY_2("FALSE"),
	.CLKIN_PERIOD(0.0),
	.CLKOUT_PHASE_SHIFT("NONE"),
	.CLK_FEEDBACK("1X"),
	.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),

	.DFS_FREQUENCY_MODE("LOW"),
	.DLL_FREQUENCY_MODE("LOW"),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.FACTORY_JF(16'hC080),
	.PHASE_SHIFT(0),
	.STARTUP_WAIT("FALSE")
) DCM_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK2X180(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.CLKFX(),
	.CLKFX180(),
	.LOCKED(),
	.PSDONE(),
	.STATUS(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.PSCLK(1'b0),
	.PSEN(1'b0),
	.PSINCDEC(1'b0),
	.RST(1'b0)
);

`elsif XILINX_DCM_SP

DCM_SP #(
	.CLKDV_DIVIDE(divisor),

	.CLKFX_DIVIDE(1),
	.CLKFX_MULTIPLY(4),
	.CLKIN_DIVIDE_BY_2("FALSE"),
	.CLKIN_PERIOD(40.0),
	.CLKOUT_PHASE_SHIFT("NONE"),
	.CLK_FEEDBACK("1X"),
	.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),

	.DLL_FREQUENCY_MODE("LOW"),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.PHASE_SHIFT(0),
	.STARTUP_WAIT("FALSE")
) DCM_SP_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK2X180(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.CLKFX(),
	.CLKFX180(),
	.LOCKED(),
	.PSDONE(),
	.STATUS(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.PSCLK(1'b0),
	.PSEN(1'b0),
	.PSINCDEC(1'b0),
	.RST(1'b0)
);

`elsif XILINX_DCM_ADV

DCM_ADV #(
	.CLKDV_DIVIDE(divisor),

	.CLKFX_DIVIDE(1),
	.CLKFX_MULTIPLY(4),
	.CLKIN_DIVIDE_BY_2("FALSE"),
	.CLKIN_PERIOD(10.0),
	.CLKOUT_PHASE_SHIFT("NONE"),

	.CLK_FEEDBACK("1X"),
	.DCM_AUTOCALIBRATION("TRUE"),
	.DCM_PERFORMANCE_MODE("MAX_SPEED"),
	.DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"),

	.DFS_FREQUENCY_MODE("LOW"),
	.DLL_FREQUENCY_MODE("LOW"),
	.DUTY_CYCLE_CORRECTION("TRUE"),
	.FACTORY_JF(16'hf0f0),
	.PHASE_SHIFT(0),
	.SIM_DEVICE(`XILINX_DCM_COMPONENT),
	.STARTUP_WAIT("FALSE")
) DCM_ADV_inst (
	.CLK0(CLK0_BUF),
	.CLK180(),
	.CLK270(),
	.CLK2X(),
	.CLK2X180(),
	.CLK90(),
	.CLKDV(CLKDV_BUF),
	.CLKFX(),
	.CLKFX180(),
	.DO(),
	.DRDY(),
	.LOCKED(),
	.PSDONE(),
	.CLKFB(CLKFB_IN),
	.CLKIN(CLKIN_IBUFG),
	.DADDR(7'h00),
	.DCLK(1'b0),
	.DEN(1'b0),
	.DI(16'h0000),
	.DWE(1'b0),
	.PSCLK(1'b0),
	.PSEN(1'b0),
	.PSINCDEC(1'b0),
	.RST(1'b0)
);

`endif
`endif


endmodule