data/full_repos/permissive/138473269/rtl/mano_dcd.v
1: b'%Error: data/full_repos/permissive/138473269/rtl/mano_dcd.v:5: Cannot find include file: rtl/basic_params.v\n`include "rtl/basic_params.v" \n         ^~~~~~~~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/138473269/rtl,data/full_repos/permissive/138473269/rtl/basic_params.v\n             data/full_repos/permissive/138473269/rtl,data/full_repos/permissive/138473269/rtl/basic_params.v.v\n             data/full_repos/permissive/138473269/rtl,data/full_repos/permissive/138473269/rtl/basic_params.v.sv\n             rtl/basic_params.v\n             rtl/basic_params.v.v\n             rtl/basic_params.v.sv\n             obj_dir/rtl/basic_params.v\n             obj_dir/rtl/basic_params.v.v\n             obj_dir/rtl/basic_params.v.sv\n%Error: Exiting due to 1 error(s)\n'
module dcd3x8 (a, D0, D1, D2, D3, D4, D5, D6, D7);
	input [2:0] a;
	output D0, D1, D2, D3, D4, D5, D6, D7;
	reg    D0, D1, D2, D3, D4, D5, D6, D7;

	always @(a)
	case (a)
		3'b000 : 
			begin
				D0 = 1; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b001 : 
			begin
				D0 = 0; D1 = 1; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b010 : 
			begin
				D0 = 0; D1 = 0; D2 = 1; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b011 : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 1; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b100 : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 1; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b101 : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 1; D6 = 0; D7 = 0;
			end
		3'b110 : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 1; D7 = 0;
			end
		default : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 1;
			end
	endcase
endmodule
module dcd3x8 (a, D0, D1, D2, D3, D4, D5, D6, D7);

	input [2:0] a;
	output D0, D1, D2, D3, D4, D5, D6, D7;
	reg    D0, D1, D2, D3, D4, D5, D6, D7;

	always @(a)
	case (a)
		3'b000 : 
			begin
				D0 = 1; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b001 : 
			begin
				D0 = 0; D1 = 1; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b010 : 
			begin
				D0 = 0; D1 = 0; D2 = 1; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
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		3'b011 : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 1; D4 = 0; D5 = 0; D6 = 0; D7 = 0;
			end
		3'b100 : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 1; D5 = 0; D6 = 0; D7 = 0;
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		3'b101 : 
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				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 1; D6 = 0; D7 = 0;
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		3'b110 : 
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				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 1; D7 = 0;
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		default : 
			begin
				D0 = 0; D1 = 0; D2 = 0; D3 = 0; D4 = 0; D5 = 0; D6 = 0; D7 = 1;
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	endcase
endmodule