data/full_repos/permissive/122125962/floodcasting/stream_vlc_verilog/chip_seq.v
data/verilator_xmls/fb33df07-cfa5-4a70-bef2-869186d5b5ff.xml
module chip_table(in, out);

input   [3:0]   in;
output  [31:0]  out;

reg     [31:0]  seq;
assign  out = seq;

always @ (*)
begin
	case (in)
		4'd0: seq = 32'd3653456430;
		4'd1: seq = 32'd3986437410;
		4'd2: seq = 32'd786023250;
		4'd3: seq = 32'd585997365;
		4'd4: seq = 32'd1378802115;
		4'd5: seq = 32'd891481500;
		4'd6: seq = 32'd3276943065;
		4'd7: seq = 32'd2620728045;
		4'd8: seq = 32'd2358642555;
		4'd9: seq = 32'd3100205175;
		4'd10: seq = 32'd2072811015;
		4'd11: seq = 32'd2008598880;
		4'd12: seq = 32'd125537430;
		4'd13: seq = 32'd1618458825;
		4'd14: seq = 32'd2517072780;
		4'd15: seq = 32'd3378542520;
	endcase
end

endmodule
module chip_table(in, out);


input   [3:0]   in;
output  [31:0]  out;

reg     [31:0]  seq;
assign  out = seq;

always @ (*)
begin
	case (in)
		4'd0: seq = 32'd3653456430;
		4'd1: seq = 32'd3986437410;
		4'd2: seq = 32'd786023250;
		4'd3: seq = 32'd585997365;
		4'd4: seq = 32'd1378802115;
		4'd5: seq = 32'd891481500;
		4'd6: seq = 32'd3276943065;
		4'd7: seq = 32'd2620728045;
		4'd8: seq = 32'd2358642555;
		4'd9: seq = 32'd3100205175;
		4'd10: seq = 32'd2072811015;
		4'd11: seq = 32'd2008598880;
		4'd12: seq = 32'd125537430;
		4'd13: seq = 32'd1618458825;
		4'd14: seq = 32'd2517072780;
		4'd15: seq = 32'd3378542520;
	endcase
end

endmodule