data/full_repos/permissive/200650987/project/display/soc_up/rtl/APB_DEV/apb_mux2.v
data/verilator_xmls/18e83d9e-a4ca-45c7-9c77-603da3c0de42.xml
module arb_2_1( clk, rst_n,  valid0, valid1, dma_grant);
input   clk;
input   rst_n;
input valid0;
input valid1;
output dma_grant;
reg dma_grant; 

always @(posedge clk)
  if(~rst_n)
    dma_grant<= 1'b0;
  else if(valid0&&~valid1)
    dma_grant<= 1'b0;
  else if(valid1&&~valid0)
    dma_grant<= 1'b1;
  else if(valid0&&valid1&&~dma_grant)
    dma_grant<= 1'b0;
  else if(valid0&&valid1&&dma_grant)
    dma_grant<= 1'b1;
  else dma_grant<= 1'b0;

endmodule
module arb_2_1( clk, rst_n,  valid0, valid1, dma_grant);

input   clk;
input   rst_n;
input valid0;
input valid1;
output dma_grant;
reg dma_grant; 

always @(posedge clk)
  if(~rst_n)
    dma_grant<= 1'b0;
  else if(valid0&&~valid1)
    dma_grant<= 1'b0;
  else if(valid1&&~valid0)
    dma_grant<= 1'b1;
  else if(valid0&&valid1&&~dma_grant)
    dma_grant<= 1'b0;
  else if(valid0&&valid1&&dma_grant)
    dma_grant<= 1'b1;
  else dma_grant<= 1'b0;

endmodule