data/full_repos/permissive/218463548/hardware/hdl/nvme/nvme_pcie_master.sv
1: b'%Error: data/full_repos/permissive/218463548/hardware/hdl/nvme/nvme_pcie_master.sv:32: Cannot find include file: nvme_defines.sv\n`include "nvme_defines.sv" \n         ^~~~~~~~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/218463548/hardware/hdl/nvme,data/full_repos/permissive/218463548/nvme_defines.sv\n             data/full_repos/permissive/218463548/hardware/hdl/nvme,data/full_repos/permissive/218463548/nvme_defines.sv.v\n             data/full_repos/permissive/218463548/hardware/hdl/nvme,data/full_repos/permissive/218463548/nvme_defines.sv.sv\n             nvme_defines.sv\n             nvme_defines.sv.v\n             nvme_defines.sv.sv\n             obj_dir/nvme_defines.sv\n             obj_dir/nvme_defines.sv.v\n             obj_dir/nvme_defines.sv.sv\n%Error: data/full_repos/permissive/218463548/hardware/hdl/nvme/nvme_pcie_master.sv:40: Define or directive not defined: \'`PCIE_M_ADDR_BITS\'\n  output logic [`PCIE_M_ADDR_BITS-1:0]  pcie_m_axi_awaddr,\n                ^~~~~~~~~~~~~~~~~\n%Error: data/full_repos/permissive/218463548/hardware/hdl/nvme/nvme_pcie_master.sv:54: Define or directive not defined: \'`PCIE_M_ADDR_BITS\'\n  output logic [`PCIE_M_ADDR_BITS-1:0]  pcie_m_axi_araddr,\n                ^~~~~~~~~~~~~~~~~\n%Error: Exiting due to 3 error(s)\n'
module nvme_pcie_master
(
  input wire axi_aclk,
  input wire axi_aresetn,


  output logic [`PCIE_M_ADDR_BITS-1:0]  pcie_m_axi_awaddr,
  output logic [2:0]                    pcie_m_axi_awprot,
  output logic                          pcie_m_axi_awvalid,
  input wire                            pcie_m_axi_awready,

  output logic [31:0]                   pcie_m_axi_wdata,
  output logic [3:0]                    pcie_m_axi_wstrb,
  output logic                          pcie_m_axi_wvalid,
  input wire                            pcie_m_axi_wready,

  input wire [1:0]                      pcie_m_axi_bresp,
  input wire                            pcie_m_axi_bvalid,
  output logic                          pcie_m_axi_bready,

  output logic [`PCIE_M_ADDR_BITS-1:0]  pcie_m_axi_araddr,
  output logic [2:0]                    pcie_m_axi_arprot,
  output logic                          pcie_m_axi_arvalid,
  input wire                            pcie_m_axi_arready,
  input wire [31:0]                     pcie_m_axi_rdata,

  input wire [1:0]                      pcie_m_axi_rresp,
  input wire                            pcie_m_axi_rvalid,
  output logic                          pcie_m_axi_rready,


  input wire                            pcie_write,
  input wire [31:0]                     pcie_waddr,
  input wire [31:0]                     pcie_wdata,
  output logic                          pcie_wdone,
  output logic                          pcie_werror,


  input wire                            pcie_read,
  input wire [31:0]                     pcie_raddr,
  output logic [31:0]                   pcie_rdata,
  output logic                          pcie_rdone,
  output logic                          pcie_rerror

);


  assign pcie_m_axi_arprot = 'd0;

  always @(posedge axi_aclk, negedge axi_aresetn)
  begin : READ_P
    if (!axi_aresetn) begin
      pcie_m_axi_araddr <= 'd0;
      pcie_m_axi_arvalid <= 1'b0;
      pcie_m_axi_rready <= 1'b0;
      pcie_rdata <= 32'h00000000;
      pcie_rdone <= 1'b0;
      pcie_rerror <= 1'b0;
    end else begin
      pcie_m_axi_rready <= 1'b1;
      pcie_rdone <= 1'b0;
      pcie_rerror <= 1'b0;

      if (pcie_read) begin
        pcie_m_axi_araddr <= pcie_raddr;
        pcie_m_axi_arvalid <= 1'b1;
      end else if (pcie_m_axi_arvalid && pcie_m_axi_arready) begin
        pcie_m_axi_arvalid <= 1'b0;
      end

      if (pcie_m_axi_rvalid) begin
        pcie_rdone <= 1'b1;
        pcie_rdata <= pcie_m_axi_rdata;

        if (|pcie_m_axi_rresp) begin
          pcie_rerror <= 1'b1;
        end
      end
    end
  end


  assign pcie_m_axi_awprot = 'd0;


  assign pcie_m_axi_wstrb = 4'hf;

  always @(posedge axi_aclk, negedge axi_aresetn)
  begin : WRITE_P
    if (!axi_aresetn) begin
      pcie_m_axi_awaddr <= 'd0;
      pcie_m_axi_awvalid <= 1'b0;
      pcie_m_axi_wdata <= 32'h00000000;
      pcie_m_axi_wvalid <= 1'b0;
      pcie_m_axi_bready <= 1'b0;
      pcie_wdone <= 1'b0;
      pcie_werror <= 1'b0;
    end else begin
      pcie_m_axi_bready <= 1'b1;
      pcie_wdone <= 1'b0;
      pcie_werror <= 1'b0;

      if (pcie_write) begin
        pcie_m_axi_awaddr <= pcie_waddr;
        pcie_m_axi_awvalid <= 1'b1;
      end else if (pcie_m_axi_awvalid && pcie_m_axi_awready) begin
        pcie_m_axi_awvalid <= 1'b0;
      end

      if (pcie_write) begin
        pcie_m_axi_wdata <= pcie_wdata;
        pcie_m_axi_wvalid <= 1'b1;
      end else if (pcie_m_axi_wvalid && pcie_m_axi_wready) begin
        pcie_m_axi_wvalid <= 1'b0;
      end

      if (pcie_m_axi_bready && pcie_m_axi_bvalid) begin
        pcie_wdone <= 1'b1;

        if (|pcie_m_axi_bresp) begin
          pcie_werror <= 1'b1;
        end
      end
    end
  end


endmodule
module nvme_pcie_master
(
  input wire axi_aclk,
  input wire axi_aresetn,


  output logic [`PCIE_M_ADDR_BITS-1:0]  pcie_m_axi_awaddr,
  output logic [2:0]                    pcie_m_axi_awprot,
  output logic                          pcie_m_axi_awvalid,
  input wire                            pcie_m_axi_awready,

  output logic [31:0]                   pcie_m_axi_wdata,
  output logic [3:0]                    pcie_m_axi_wstrb,
  output logic                          pcie_m_axi_wvalid,
  input wire                            pcie_m_axi_wready,

  input wire [1:0]                      pcie_m_axi_bresp,
  input wire                            pcie_m_axi_bvalid,
  output logic                          pcie_m_axi_bready,

  output logic [`PCIE_M_ADDR_BITS-1:0]  pcie_m_axi_araddr,
  output logic [2:0]                    pcie_m_axi_arprot,
  output logic                          pcie_m_axi_arvalid,
  input wire                            pcie_m_axi_arready,
  input wire [31:0]                     pcie_m_axi_rdata,

  input wire [1:0]                      pcie_m_axi_rresp,
  input wire                            pcie_m_axi_rvalid,
  output logic                          pcie_m_axi_rready,


  input wire                            pcie_write,
  input wire [31:0]                     pcie_waddr,
  input wire [31:0]                     pcie_wdata,
  output logic                          pcie_wdone,
  output logic                          pcie_werror,


  input wire                            pcie_read,
  input wire [31:0]                     pcie_raddr,
  output logic [31:0]                   pcie_rdata,
  output logic                          pcie_rdone,
  output logic                          pcie_rerror

);



  assign pcie_m_axi_arprot = 'd0;

  always @(posedge axi_aclk, negedge axi_aresetn)
  begin : READ_P
    if (!axi_aresetn) begin
      pcie_m_axi_araddr <= 'd0;
      pcie_m_axi_arvalid <= 1'b0;
      pcie_m_axi_rready <= 1'b0;
      pcie_rdata <= 32'h00000000;
      pcie_rdone <= 1'b0;
      pcie_rerror <= 1'b0;
    end else begin
      pcie_m_axi_rready <= 1'b1;
      pcie_rdone <= 1'b0;
      pcie_rerror <= 1'b0;

      if (pcie_read) begin
        pcie_m_axi_araddr <= pcie_raddr;
        pcie_m_axi_arvalid <= 1'b1;
      end else if (pcie_m_axi_arvalid && pcie_m_axi_arready) begin
        pcie_m_axi_arvalid <= 1'b0;
      end

      if (pcie_m_axi_rvalid) begin
        pcie_rdone <= 1'b1;
        pcie_rdata <= pcie_m_axi_rdata;

        if (|pcie_m_axi_rresp) begin
          pcie_rerror <= 1'b1;
        end
      end
    end
  end


  assign pcie_m_axi_awprot = 'd0;


  assign pcie_m_axi_wstrb = 4'hf;

  always @(posedge axi_aclk, negedge axi_aresetn)
  begin : WRITE_P
    if (!axi_aresetn) begin
      pcie_m_axi_awaddr <= 'd0;
      pcie_m_axi_awvalid <= 1'b0;
      pcie_m_axi_wdata <= 32'h00000000;
      pcie_m_axi_wvalid <= 1'b0;
      pcie_m_axi_bready <= 1'b0;
      pcie_wdone <= 1'b0;
      pcie_werror <= 1'b0;
    end else begin
      pcie_m_axi_bready <= 1'b1;
      pcie_wdone <= 1'b0;
      pcie_werror <= 1'b0;

      if (pcie_write) begin
        pcie_m_axi_awaddr <= pcie_waddr;
        pcie_m_axi_awvalid <= 1'b1;
      end else if (pcie_m_axi_awvalid && pcie_m_axi_awready) begin
        pcie_m_axi_awvalid <= 1'b0;
      end

      if (pcie_write) begin
        pcie_m_axi_wdata <= pcie_wdata;
        pcie_m_axi_wvalid <= 1'b1;
      end else if (pcie_m_axi_wvalid && pcie_m_axi_wready) begin
        pcie_m_axi_wvalid <= 1'b0;
      end

      if (pcie_m_axi_bready && pcie_m_axi_bvalid) begin
        pcie_wdone <= 1'b1;

        if (|pcie_m_axi_bresp) begin
          pcie_werror <= 1'b1;
        end
      end
    end
  end


endmodule