data/full_repos/permissive/181665138/verilog/capitolo_ii/Minterm.v
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module Minterm(x1, x0, z3, z2, z1, z0);
    input x1, x0;
    output z3, z2, z1, z0;

    assign z3 = x1 & x0;
    assign z2 = x1 & ~x0;
    assign z1 = ~x1 & x0;
    assign z0 = ~x1 & ~x0;
endmodule
module Minterm(x1, x0, z3, z2, z1, z0);

    input x1, x0;
    output z3, z2, z1, z0;

    assign z3 = x1 & x0;
    assign z2 = x1 & ~x0;
    assign z1 = ~x1 & x0;
    assign z0 = ~x1 & ~x0;
endmodule