data/full_repos/permissive/181665138/verilog/capitolo_ii/AND.v
data/verilator_xmls/665422a6-1461-4647-a45e-62d464d5b4a9.xml
module AND(x1, x0, z);
    input x1;
    input x0;
    output z;

    assign z = ({x1,x0} == 'B11)?1:0;
    



endmodule
module AND(x1, x0, z);

    input x1;
    input x0;
    output z;

    assign z = ({x1,x0} == 'B11)?1:0;
    



endmodule