data/full_repos/permissive/100975158/ProcessadorQuartus/Foward.v
data/verilator_xmls/d793d827-2f34-4244-9690-681689ba16de.xml
module Foward (

	input reg_f4, reg_f5, clock,

	input [4:0] escrita_f4, escrita_f5,

	input [4:0] RS_f3, RT_f3,

	output [1:0] fw_A, fw_B
	);

	reg [1:0] A, B;
	always @ ( * ) begin


		if(reg_f4 && escrita_f4 != 5'b0) begin

			if(escrita_f4 == RS_f3)
				A <= 2'b10;

			if(escrita_f4 == RT_f3)
				B <= 2'b10;
		end


		else if(reg_f5 && escrita_f5 != 5'b0) begin

			if(escrita_f5 == RS_f3)
				A <= 2'b01;

			if(escrita_f5 == RT_f3)
				B <= 2'b01;
		end

		else begin
			A <= 2'b0;
			B <= 2'b0;
		end
	end

	assign fw_A = A;
	assign fw_B = B;

endmodule
module Foward (

	input reg_f4, reg_f5, clock,

	input [4:0] escrita_f4, escrita_f5,

	input [4:0] RS_f3, RT_f3,

	output [1:0] fw_A, fw_B
	);


	reg [1:0] A, B;
	always @ ( * ) begin


		if(reg_f4 && escrita_f4 != 5'b0) begin

			if(escrita_f4 == RS_f3)
				A <= 2'b10;

			if(escrita_f4 == RT_f3)
				B <= 2'b10;
		end


		else if(reg_f5 && escrita_f5 != 5'b0) begin

			if(escrita_f5 == RS_f3)
				A <= 2'b01;

			if(escrita_f5 == RT_f3)
				B <= 2'b01;
		end

		else begin
			A <= 2'b0;
			B <= 2'b0;
		end
	end

	assign fw_A = A;
	assign fw_B = B;

endmodule