data/full_repos/permissive/210844779/lab7/7.1/ram.v
[Errno 2] No such file or directory: 'preprocess.output'
data/verilator_xmls/036820d6-95d2-4ac8-9679-42facdeaa6ea.xml
module ram(inout[7:0]data,input[12:0]addr,input clk,we,oe,ce1,ce2);
reg[7:0] ras;
reg[4:0]cas;
reg[7:0]dout;

reg[7:0]mem[255:0][31:0];




assign data=dout;


always@(clk,we,oe,ce1,ce2)
begin
 ras=addr[8:1];
 cas={addr[12:9],addr[0]};
if(~we && ~ce1 && ce2)
	 mem[ras][cas]=data; 
	
else if(~oe && ~ce1 && we && ce2)
		dout=mem[ras][cas];
  
		
else if(oe && ~ce1 && we && ce2)
		dout=8'bzzzzzzzz; 
	
else if(~ce2 || ce1)
		dout=8'bzzzzzzzz;
		
		
end


endmodule
module ram(inout[7:0]data,input[12:0]addr,input clk,we,oe,ce1,ce2);

reg[7:0] ras;
reg[4:0]cas;
reg[7:0]dout;

reg[7:0]mem[255:0][31:0];




assign data=dout;


always@(clk,we,oe,ce1,ce2)
begin
 ras=addr[8:1];
 cas={addr[12:9],addr[0]};
if(~we && ~ce1 && ce2)
	 mem[ras][cas]=data; 
	
else if(~oe && ~ce1 && we && ce2)
		dout=mem[ras][cas];
  
		
else if(oe && ~ce1 && we && ce2)
		dout=8'bzzzzzzzz; 
	
else if(~ce2 || ce1)
		dout=8'bzzzzzzzz;
		
		
end


endmodule