data/full_repos/permissive/197614074/maxpool.v
data/verilator_xmls/641c64f3-105b-46a6-82d9-c4b61b7b8df2.xml
module maxpool(
		input 			[7:0]		in1,
		input				[7:0]		in2,
		input				[7:0]		in3,
		input				[7:0]		in4,
		input							clk,		
		input 						enable,
		output	reg	[7:0]		op		

    );
	 always @ (posedge clk) begin
			if (enable) begin
						  if (in1 > in2 	&& in1 > in3 	&& in1 > in4) begin
							op		=	in1;
					end
					else if (in2 > in3 	&& in2 > in4 		&& in2 >=in1) begin
							op		=	in2;
					end
					else if (in3 >	in4 && in3 >= in2 	&& in3>= in1) begin
							op		=	in3;
					end
					else if (in4 >= in3 && in4 >= in2 && in4 >= in1) begin
							op		=	in4;
					end
			end
	 end
endmodule
module maxpool(
		input 			[7:0]		in1,
		input				[7:0]		in2,
		input				[7:0]		in3,
		input				[7:0]		in4,
		input							clk,		
		input 						enable,
		output	reg	[7:0]		op		

    );

	 always @ (posedge clk) begin
			if (enable) begin
						  if (in1 > in2 	&& in1 > in3 	&& in1 > in4) begin
							op		=	in1;
					end
					else if (in2 > in3 	&& in2 > in4 		&& in2 >=in1) begin
							op		=	in2;
					end
					else if (in3 >	in4 && in3 >= in2 	&& in3>= in1) begin
							op		=	in3;
					end
					else if (in4 >= in3 && in4 >= in2 && in4 >= in1) begin
							op		=	in4;
					end
			end
	 end
endmodule