data/full_repos/permissive/181665138/verilog/capitolo_ii/Rete_Combinatoria_2.v
data/verilator_xmls/1835f061-93d4-4606-b63f-4725139337f8.xml
function [1:0] F;
	    input x2, x1, x0;
	

	    casex({x2, x1, x0})
	        'B000 : F='B00;
	        'B001 : F='B01;
	        'B011 : F='B10;
	        'B010 : F='B10;
	        'B100 : F='B11;
	        'B101 : F='B11;
	        'B111 : F='B00;
	        'B110 : F='B00;
	    endcase
	endfunction
function [1:0] F;

	    input x2, x1, x0;
	

	    casex({x2, x1, x0})
	        'B000 : F='B00;
	        'B001 : F='B01;
	        'B011 : F='B10;
	        'B010 : F='B10;
	        'B100 : F='B11;
	        'B101 : F='B11;
	        'B111 : F='B00;
	        'B110 : F='B00;
	    endcase
	endfunction