data/full_repos/permissive/183580645/docs/MU500-manual/MU500-RXSET01/2_サンプル回路/FPGA/FPGA_stopwatch/display_module.v
data/verilator_xmls/d85e690a-ec67-4d1a-96a3-6ac0af977581.xml
module display_module(

	CLK,
	RSTN,
	SEG_VAL,


  	SEG
);


input  	CLK;
input  	RSTN;
input  	[3:0] SEG_VAL;


output 	[7:0] SEG;


reg    	[7:0] SEG;




	always@( posedge CLK or negedge RSTN ) begin
	  	if( !RSTN )begin
	    	SEG <= 8'b00000000;
		end

		else begin
	    	case( SEG_VAL )
	      		4'h0: SEG <= 8'b11111100;
	      		4'h1: SEG <= 8'b01100000;
	      		4'h2: SEG <= 8'b11011010;
	      		4'h3: SEG <= 8'b11110010;
	      		4'h4: SEG <= 8'b01100110;
	      		4'h5: SEG <= 8'b10110110;
	      		4'h6: SEG <= 8'b10111110;
	      		4'h7: SEG <= 8'b11100000;
	      		4'h8: SEG <= 8'b11111110;
	      		4'h9: SEG <= 8'b11110110;
			endcase
		end
	end

endmodule
module display_module(

	CLK,
	RSTN,
	SEG_VAL,


  	SEG
);



input  	CLK;
input  	RSTN;
input  	[3:0] SEG_VAL;


output 	[7:0] SEG;


reg    	[7:0] SEG;




	always@( posedge CLK or negedge RSTN ) begin
	  	if( !RSTN )begin
	    	SEG <= 8'b00000000;
		end

		else begin
	    	case( SEG_VAL )
	      		4'h0: SEG <= 8'b11111100;
	      		4'h1: SEG <= 8'b01100000;
	      		4'h2: SEG <= 8'b11011010;
	      		4'h3: SEG <= 8'b11110010;
	      		4'h4: SEG <= 8'b01100110;
	      		4'h5: SEG <= 8'b10110110;
	      		4'h6: SEG <= 8'b10111110;
	      		4'h7: SEG <= 8'b11100000;
	      		4'h8: SEG <= 8'b11111110;
	      		4'h9: SEG <= 8'b11110110;
			endcase
		end
	end

endmodule