data/full_repos/permissive/184431263/BUF/TRIIBUF.v
data/verilator_xmls/256d6348-b2b7-40b7-884d-156fc5580e80.xml
module TRIIBUF(Y, A, EN, ENB, VDD, VSS );
  input A, EN, ENB;
  inout Y;
  inout VDD, VSS;

  wire yint;

  assign yint = A ? VSS : VDD ;
  assign Y = (EN && ~ENB) ? yint : 1'bZ ;

endmodule
module TRIIBUF(Y, A, EN, ENB, VDD, VSS );

  input A, EN, ENB;
  inout Y;
  inout VDD, VSS;

  wire yint;

  assign yint = A ? VSS : VDD ;
  assign Y = (EN && ~ENB) ? yint : 1'bZ ;

endmodule