data/full_repos/permissive/173150157/rtl/display_clocks.v
 line:11: before: "MULT_MASTER"
1: b"%Error: data/full_repos/permissive/173150157/rtl/display_clocks.v:29: Cannot find file containing module: 'MMCME2_BASE'\n    MMCME2_BASE #(\n    ^~~~~~~~~~~\n        ... Looked in:\n             data/full_repos/permissive/173150157/rtl,data/full_repos/permissive/173150157/MMCME2_BASE\n             data/full_repos/permissive/173150157/rtl,data/full_repos/permissive/173150157/MMCME2_BASE.v\n             data/full_repos/permissive/173150157/rtl,data/full_repos/permissive/173150157/MMCME2_BASE.sv\n             MMCME2_BASE\n             MMCME2_BASE.v\n             MMCME2_BASE.sv\n             obj_dir/MMCME2_BASE\n             obj_dir/MMCME2_BASE.v\n             obj_dir/MMCME2_BASE.sv\n%Error: data/full_repos/permissive/173150157/rtl/display_clocks.v:93: Cannot find file containing module: 'BUFG'\n    BUFG bufg_clk_pix(.I(clk_1x_pre), .O(o_clk_1x));\n    ^~~~\n%Error: data/full_repos/permissive/173150157/rtl/display_clocks.v:94: Cannot find file containing module: 'BUFG'\n    BUFG bufg_clk_pix_5x(.I(clk_5x_pre), .O(o_clk_5x));\n    ^~~~\n%Error: Exiting due to 3 error(s)\n"
module display_clocks #(
    MULT_MASTER=31.5,
    DIV_MASTER=5,
    DIV_5X=5.0,
    DIV_1X=25,
    IN_PERIOD=10.0
    )
    (
    input  wire i_clk,
    input  wire i_rst,
    output wire o_clk_1x,
    output wire o_clk_5x,
    output wire o_locked
    );

    wire clk_fb;
    wire clk_1x_pre;
    wire clk_5x_pre;

    MMCME2_BASE #(
        .BANDWIDTH("OPTIMIZED"),
        .CLKFBOUT_MULT_F(MULT_MASTER),
        .CLKFBOUT_PHASE(0.0),
        .CLKIN1_PERIOD(IN_PERIOD),

        .CLKOUT0_DIVIDE_F(DIV_5X),
        .CLKOUT1_DIVIDE(DIV_1X),
        .CLKOUT2_DIVIDE(1),
        .CLKOUT3_DIVIDE(1),
        .CLKOUT4_DIVIDE(1),
        .CLKOUT5_DIVIDE(1),
        .CLKOUT6_DIVIDE(1),

        .CLKOUT0_DUTY_CYCLE(0.5),
        .CLKOUT1_DUTY_CYCLE(0.5),
        .CLKOUT2_DUTY_CYCLE(0.5),
        .CLKOUT3_DUTY_CYCLE(0.5),
        .CLKOUT4_DUTY_CYCLE(0.5),
        .CLKOUT5_DUTY_CYCLE(0.5),
        .CLKOUT6_DUTY_CYCLE(0.5),

        .CLKOUT0_PHASE(0.0),
        .CLKOUT1_PHASE(0.0),
        .CLKOUT2_PHASE(0.0),
        .CLKOUT3_PHASE(0.0),
        .CLKOUT4_PHASE(0.0),
        .CLKOUT5_PHASE(0.0),
        .CLKOUT6_PHASE(0.0),
        .CLKOUT4_CASCADE("FALSE"),
        .DIVCLK_DIVIDE(DIV_MASTER),
        .REF_JITTER1(0.010),
        .STARTUP_WAIT("FALSE")
    )
    MMCME2_BASE_inst (


        .CLKOUT0(clk_5x_pre),
        .CLKOUT0B(),
        .CLKOUT1(clk_1x_pre),
        .CLKOUT1B(),
        .CLKOUT2(),
        .CLKOUT2B(),
        .CLKOUT3(),
        .CLKOUT3B(),
        .CLKOUT4(),
        .CLKOUT5(),
        .CLKOUT6(),

        .CLKFBOUT(clk_fb),
        .CLKFBOUTB(),

        .LOCKED(o_locked),

        .CLKIN1(i_clk),

        .PWRDWN(),

        .RST(i_rst),

        .CLKFBIN(clk_fb)
    );


    BUFG bufg_clk_pix(.I(clk_1x_pre), .O(o_clk_1x));
    BUFG bufg_clk_pix_5x(.I(clk_5x_pre), .O(o_clk_5x));

endmodule
module display_clocks #(
    MULT_MASTER=31.5,
    DIV_MASTER=5,
    DIV_5X=5.0,
    DIV_1X=25,
    IN_PERIOD=10.0
    )
    (
    input  wire i_clk,
    input  wire i_rst,
    output wire o_clk_1x,
    output wire o_clk_5x,
    output wire o_locked
    );


    wire clk_fb;
    wire clk_1x_pre;
    wire clk_5x_pre;

    MMCME2_BASE #(
        .BANDWIDTH("OPTIMIZED"),
        .CLKFBOUT_MULT_F(MULT_MASTER),
        .CLKFBOUT_PHASE(0.0),
        .CLKIN1_PERIOD(IN_PERIOD),

        .CLKOUT0_DIVIDE_F(DIV_5X),
        .CLKOUT1_DIVIDE(DIV_1X),
        .CLKOUT2_DIVIDE(1),
        .CLKOUT3_DIVIDE(1),
        .CLKOUT4_DIVIDE(1),
        .CLKOUT5_DIVIDE(1),
        .CLKOUT6_DIVIDE(1),

        .CLKOUT0_DUTY_CYCLE(0.5),
        .CLKOUT1_DUTY_CYCLE(0.5),
        .CLKOUT2_DUTY_CYCLE(0.5),
        .CLKOUT3_DUTY_CYCLE(0.5),
        .CLKOUT4_DUTY_CYCLE(0.5),
        .CLKOUT5_DUTY_CYCLE(0.5),
        .CLKOUT6_DUTY_CYCLE(0.5),

        .CLKOUT0_PHASE(0.0),
        .CLKOUT1_PHASE(0.0),
        .CLKOUT2_PHASE(0.0),
        .CLKOUT3_PHASE(0.0),
        .CLKOUT4_PHASE(0.0),
        .CLKOUT5_PHASE(0.0),
        .CLKOUT6_PHASE(0.0),
        .CLKOUT4_CASCADE("FALSE"),
        .DIVCLK_DIVIDE(DIV_MASTER),
        .REF_JITTER1(0.010),
        .STARTUP_WAIT("FALSE")
    )
    MMCME2_BASE_inst (


        .CLKOUT0(clk_5x_pre),
        .CLKOUT0B(),
        .CLKOUT1(clk_1x_pre),
        .CLKOUT1B(),
        .CLKOUT2(),
        .CLKOUT2B(),
        .CLKOUT3(),
        .CLKOUT3B(),
        .CLKOUT4(),
        .CLKOUT5(),
        .CLKOUT6(),

        .CLKFBOUT(clk_fb),
        .CLKFBOUTB(),

        .LOCKED(o_locked),

        .CLKIN1(i_clk),

        .PWRDWN(),

        .RST(i_rst),

        .CLKFBIN(clk_fb)
    );


    BUFG bufg_clk_pix(.I(clk_1x_pre), .O(o_clk_1x));
    BUFG bufg_clk_pix_5x(.I(clk_5x_pre), .O(o_clk_5x));

endmodule