data/full_repos/permissive/181665138/verilog/capitolo_ii/Demultiplexer_1_to_4.v
data/verilator_xmls/00dce976-8942-469b-a480-812b1930380c.xml
module Demultiplexer_1_to_4(x, b1, b0, z3, z2, z1, z0);
    input x, b1, b0;
    output z3, z2, z1, z0;

    assign z3 = ({b1, b0}=='B11)?x:0;
    assign z2 = ({b1, b0}=='B10)?x:0;
    assign z1 = ({b1, b0}=='B01)?x:0;
    assign z0 = ({b1, b0}=='B00)?x:0;
endmodule
module Demultiplexer_1_to_4(x, b1, b0, z3, z2, z1, z0);

    input x, b1, b0;
    output z3, z2, z1, z0;

    assign z3 = ({b1, b0}=='B11)?x:0;
    assign z2 = ({b1, b0}=='B10)?x:0;
    assign z1 = ({b1, b0}=='B01)?x:0;
    assign z0 = ({b1, b0}=='B00)?x:0;
endmodule