data/full_repos/permissive/196257568/neural_net_verilog/matrix_subtr32x10.v
[Errno 2] No such file or directory: 'preprocess.output'
data/verilator_xmls/20db44d5-428e-4ec1-90cc-b1023615fc72.xml
module matrix_subtr32x10(A,B,C);

	input [10239:0] A;
	input [10239:0] B;
	output[10239:0] C;

	
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	reg signed [31:0] C_arr [31:0][9:0];

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	assign {{B_arr[0][0], B_arr[0][1], B_arr[0][2], B_arr[0][3], B_arr[0][4], B_arr[0][5], B_arr[0][6], B_arr[0][7], B_arr[0][8], B_arr[0][9]},
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	integer i,j;
	always @*
	begin
		for(i=0; i<32; i=i+1)
		begin
			for(j=0; j<10; j=j+1)
				C_arr[i][j] = A_arr[i][j] - B_arr[i][j];
		end
	end
	
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endmodule
module matrix_subtr32x10(A,B,C);


	input [10239:0] A;
	input [10239:0] B;
	output[10239:0] C;

	
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	integer i,j;
	always @*
	begin
		for(i=0; i<32; i=i+1)
		begin
			for(j=0; j<10; j=j+1)
				C_arr[i][j] = A_arr[i][j] - B_arr[i][j];
		end
	end
	
	assign C = {{C_arr[0][0], C_arr[0][1], C_arr[0][2], C_arr[0][3], C_arr[0][4], C_arr[0][5], C_arr[0][6], C_arr[0][7], C_arr[0][8], C_arr[0][9]},
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