data/full_repos/permissive/211316121/lab5_2/TransFF.v
data/verilator_xmls/75e9f43b-e33a-4aff-85cf-98cd7b56ec35.xml
module DtoJK(
	input j,
	input k,
	input clk,
	input clr,
	input set,
	output q,
	output nq
);

wire jk;

assign jk=(j&~q)|(~k&q);

DFF D(jk,clk,clr,set,q,nq);

endmodule
module DtoJK(
	input j,
	input k,
	input clk,
	input clr,
	input set,
	output q,
	output nq
);


wire jk;

assign jk=(j&~q)|(~k&q);

DFF D(jk,clk,clr,set,q,nq);

endmodule