data/full_repos/permissive/204608363/rtable.v
data/verilator_xmls/7a46d4ef-a19b-4b0d-a751-b02c57b18564.xml
module rtable #(parameter ADDR_WIDTH = 8, DATA_WIDTH = 32, DEPTH = 256) (
    input wire i_clk,
    input wire [ADDR_WIDTH-1:0] i_addr, 
    input wire i_read,
    output reg [DATA_WIDTH-1:0] o_data);

    always @ (posedge i_clk)
    begin
        case (i_addr)

            8'b000_000_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_001_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_010_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_011_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_100_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_101_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_110_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_111_00: o_data<= -{DATA_WIDTH{1'b1}};

            8'b000_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b001_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b010_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b011_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b100_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b101_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b110_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_000_01: o_data<= -{DATA_WIDTH{1'b1}};

            8'b111_000_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_001_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_010_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_011_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_100_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_101_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_110_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_111_10: o_data<= -{DATA_WIDTH{1'b1}};

            8'b000_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b001_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b010_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b011_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b100_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b101_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b110_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_111_11: o_data<= -{DATA_WIDTH{1'b1}};


            8'b110_111_11: o_data<= {DATA_WIDTH{1'b1}};
            8'b111_110_10: o_data<= {DATA_WIDTH{1'b1}};


            
            default :  o_data<= {DATA_WIDTH{1'b0}};
        endcase    
        $display("r read %02h from: %08b\n", o_data, i_addr);
    end
endmodule
module rtable #(parameter ADDR_WIDTH = 8, DATA_WIDTH = 32, DEPTH = 256) (
    input wire i_clk,
    input wire [ADDR_WIDTH-1:0] i_addr, 
    input wire i_read,
    output reg [DATA_WIDTH-1:0] o_data);


    always @ (posedge i_clk)
    begin
        case (i_addr)

            8'b000_000_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_001_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_010_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_011_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_100_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_101_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_110_00: o_data<= -{DATA_WIDTH{1'b1}};
            8'b000_111_00: o_data<= -{DATA_WIDTH{1'b1}};

            8'b000_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b001_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b010_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b011_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b100_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b101_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b110_000_01: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_000_01: o_data<= -{DATA_WIDTH{1'b1}};

            8'b111_000_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_001_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_010_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_011_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_100_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_101_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_110_10: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_111_10: o_data<= -{DATA_WIDTH{1'b1}};

            8'b000_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b001_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b010_111_11: o_data<= -{DATA_WIDTH{1'b1}};
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            8'b101_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b110_111_11: o_data<= -{DATA_WIDTH{1'b1}};
            8'b111_111_11: o_data<= -{DATA_WIDTH{1'b1}};


            8'b110_111_11: o_data<= {DATA_WIDTH{1'b1}};
            8'b111_110_10: o_data<= {DATA_WIDTH{1'b1}};


            
            default :  o_data<= {DATA_WIDTH{1'b0}};
        endcase    
        $display("r read %02h from: %08b\n", o_data, i_addr);
    end
endmodule