data/full_repos/permissive/200478172/source/MUXADDR.v
data/verilator_xmls/21f4ca1c-280a-49c3-8467-5df7f4d2fdb2.xml
module MUXADDR(
    input [31:0] a,
    input [1:0] ctr,
    
    output [4:0] z
    );
    reg [4:0] temp;
    always@(*)begin
        if(ctr==2'b00)temp<=a[15:11];
        else if(ctr==2'b01)temp<=a[20:16];
        else if(ctr==2'b10)temp<=5'b11111;
        else if(ctr==2'b11)temp<=a[25:21];
        else temp<=5'bzzzzz;
    end
    assign z=temp;
endmodule
module MUXADDR(
    input [31:0] a,
    input [1:0] ctr,
    
    output [4:0] z
    );

    reg [4:0] temp;
    always@(*)begin
        if(ctr==2'b00)temp<=a[15:11];
        else if(ctr==2'b01)temp<=a[20:16];
        else if(ctr==2'b10)temp<=5'b11111;
        else if(ctr==2'b11)temp<=a[25:21];
        else temp<=5'bzzzzz;
    end
    assign z=temp;
endmodule