data/full_repos/permissive/153877566/crc175_1.v
1: b'%Warning-WIDTH: data/full_repos/permissive/153877566/crc175_1.v:39: Logical Operator LOGNOT expects 1 bit on the LHS, but LHS\'s VARREF \'j\' generates 32 bits.\n                                                                  : ... In instance crc_192bits\n   if(!j)\n      ^\n                ... Use "/* verilator lint_off WIDTH */" and lint_on around source to disable this message.\n%Warning-WIDTH: data/full_repos/permissive/153877566/crc175_1.v:46: Operator ASSIGN expects 16 bits on the Assign RHS, but Assign RHS\'s REPLICATE generates 17 bits.\n                                                                  : ... In instance crc_192bits\n    crc_reg[15:0]={input_reg[i],crc_reg[15],crc_reg[14],crc_reg[13],crc_reg[12],crc_reg[11],input_reg[i]^crc_reg[11],crc_reg[9],crc_reg[8],crc_reg[7],crc_reg[6],crc_reg[5],crc_reg[4],input_reg[i]^crc_reg[4],input_reg[3],input_reg[2],input_reg[1]};\n                 ^\n%Error: Exiting due to 2 warning(s)\n'
module crc_192bits(input [175:0]data_in,
input clk,
output reg [191:0]data_out
    );
	 reg [191:0]input_reg;
	 
	 reg [15:0]crc_reg;
	 integer i;
	 integer j=0;

	
	 

	  
	 always@(posedge clk) 
	 begin
	  if(!j)
	  begin
	  input_reg={data_in,16'b0000000000000000}; 
	  crc_reg=input_reg[175:160];
	  end
	  for(i=175;i>=0;i=i-1)
	  begin 
	   crc_reg[15:0]={input_reg[i],crc_reg[15],crc_reg[14],crc_reg[13],crc_reg[12],crc_reg[11],input_reg[i]^crc_reg[11],crc_reg[9],crc_reg[8],crc_reg[7],crc_reg[6],crc_reg[5],crc_reg[4],input_reg[i]^crc_reg[4],input_reg[3],input_reg[2],input_reg[1]};

	  end
	  data_out={data_in,crc_reg[15:0]};
	 
	 end
	 endmodule
module crc_192bits(input [175:0]data_in,
input clk,
output reg [191:0]data_out
    );

	 reg [191:0]input_reg;
	 
	 reg [15:0]crc_reg;
	 integer i;
	 integer j=0;

	
	 

	  
	 always@(posedge clk) 
	 begin
	  if(!j)
	  begin
	  input_reg={data_in,16'b0000000000000000}; 
	  crc_reg=input_reg[175:160];
	  end
	  for(i=175;i>=0;i=i-1)
	  begin 
	   crc_reg[15:0]={input_reg[i],crc_reg[15],crc_reg[14],crc_reg[13],crc_reg[12],crc_reg[11],input_reg[i]^crc_reg[11],crc_reg[9],crc_reg[8],crc_reg[7],crc_reg[6],crc_reg[5],crc_reg[4],input_reg[i]^crc_reg[4],input_reg[3],input_reg[2],input_reg[1]};

	  end
	  data_out={data_in,crc_reg[15:0]};
	 
	 end
	 endmodule