data/full_repos/permissive/181665138/verilog/capitolo_i/Rete_Totale_3.v
data/verilator_xmls/269a5cef-7105-46b8-a225-49f7f4f5c350.xml
module Rete_di_Tipo_A(z7_z0, x3_x0, b0);
    input   [3:0]   x3_x0;
    input           b0;
    output  [7:0]   z7_z0;


endmodule
module Rete_di_Tipo_A(z7_z0, x3_x0, b0);

    input   [3:0]   x3_x0;
    input           b0;
    output  [7:0]   z7_z0;


endmodule