docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	PowerPC	TD	stmt_completion	CPU	10,300	[ "<STR_LIT>", ",", "SDTIntShiftOp", ">", ";" ]	[ "def", "PPCsrl", ":", "SDNode", "<" ]
LLVM	MSP430	CPP	next_suggestion	MPU	10,301	[ "}" ]	[ "O", "<<", "Disp", ".", "getImm", "(", ")", ";", "}", "if", "(", "(", "Base", ".", "getReg", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "(", "Base", ".", "getReg", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "O", "<<", "'", "(", "'", "<<", "getRegisterName", "(", "Base", ".", "getReg", "(", ")", ")", "<<", "'", ")", "'", ";" ]
GCC	i386	CPP	stmt_completion	CPU	10,302	[ "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_srlv_epi16", "(", "_", "_", "m128i", "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_psrlv8hi_mask", "(", "(", "_", "_", "v8hi", ")", "_", "_", "A", ",", "(", "_", "_", "v8hi", ")", "_", "_", "B", ",", "(", "_", "_", "v8hi", ")", "_", "mm_setzero_hi", "(", ")", ",", "(", "_", "_" ]
LLVM	Hexagon	TD	stmt_completion	DSP	10,303	[ "<NUM_LIT>", ";" ]	[ "def", "A2_tfrfnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_05c070ec", ",", "TypeALU32_2op", ">", ",", "PredNewRel", ",", "ImmRegRel", "{", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=" ]
LLVM	AArch64	CPP	next_suggestion	CPU	10,304	[ "return", "Offset", ";" ]	[ "bool", "UseFP", "=", "false", ";", "if", "(", "AFI", "->", "hasStackFrame", "(", ")", ")", "{", "if", "(", "isFixed", ")", "{", "UseFP", "=", "hasFP", "(", "MF", ")", ";", "}", "else", "if", "(", "hasFP", "(", "MF", ")", "&&", "!", "RegInfo", "->", "hasBasePointer", "(", "MF", ")", ")", "{", "if", "(", "PreferFP", "\|\|", "MFI", "->", "hasVarSizedObjects", "(", ")", "\|\|", "FPOffset", ">=", "<NUM_LIT>", "\|\|", "(", "FPOffset", ">=", "-", "<NUM_LIT>", "&&", "Offset", ">", "-", "FPOffset", ")", ")", "UseFP", "=", "true", ";", "}", "}", "if", "(", "UseFP", ")", "{", "FrameReg", "=", "RegInfo", "->", "getFrameRegister", "(", "MF", ")", ";", "return", "FPOffset", ";", "}", "if", "(", "RegInfo", "->", "hasBasePointer", "(", "MF", ")", ")", "FrameReg", "=", "RegInfo", "->", "getBaseRegister", "(", ")", ";", "else", "{", "FrameReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "canUseRedZone", "(", "MF", ")", ")", "Offset", "-=", "AFI", "->", "getLocalStackSize", "(", ")", ";", "}" ]
LLVM	AArch64	TD	stmt_completion	CPU	10,305	[ "}", "=", "<NUM_LIT>", ";" ]	[ "def", "_2D", ":", "N2VShift_RQ", "<", "<NUM_LIT>", ",", "u", ",", "opcode", ",", "asmop", ",", "<STR_LIT>", ",", "VPR128", ",", "v2i64", ",", "shl_imm64", ",", "OpNode", ">", "{", "let", "Inst", "{", "<NUM_LIT>" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	10,306	[ "std", "::", "tie", "(", "Lo1", ",", "Hi1", ")", "=", "DAG", ".", "SplitVectorOperand", "(", "Op", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";" ]	[ "assert", "(", "VT", "==", "MVT", "::", "v4i16", "\|\|", "VT", "==", "MVT", "::", "v4f16", "\|\|", "VT", "==", "MVT", "::", "v4f32", "\|\|", "VT", "==", "MVT", "::", "v8f32", "\|\|", "VT", "==", "MVT", "::", "v16f32", "\|\|", "VT", "==", "MVT", "::", "v32f32", ")", ";", "SDValue", "Lo0", ",", "Hi0", ";", "std", "::", "tie", "(", "Lo0", ",", "Hi0", ")", "=", "DAG", ".", "SplitVectorOperand", "(", "Op", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Lo1", ",", "Hi1", ";" ]
GCC	i386	MD	stmt_completion	CPU	10,307	[ "<STR_LIT>", ")" ]	[ "(", "any_extend", ":", "V2DI", "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>" ]
LLVM	X86	CPP	program_repair	CPU	10,308	[ "<FIXS>", "SDValue", "Bias", "=", "DAG", ".", "getConstantFP", "(", "BitsToDouble", "(", "<NUM_LIT>", "ULL", ")", ",", "dl", ",", "<FIXE>" ]	[ "SelectionDAG", "&", "DAG", ")", "const", "{", "SDLoc", "dl", "(", "Op", ")", ";", "<BUGS>", "SDValue", "Bias", "=", "DAG", ".", "getConstantFP", "(", "BitsToDouble", "(", "<NUM_LIT>", "ULL", ")", ",", "<BUGE>", "MVT", "::", "f64", ")", ";" ]
LLVM	AMDGPU	TD	next_suggestion	GPU	10,309	[ "let", "COUNT_3", "=", "CNT", "{", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "CNT", ";", "let", "CF_INST", "=", "inst", ";", "let", "BARRIER", "=", "<NUM_LIT>", ";", "let", "CF_CONST", "=", "<NUM_LIT>", ";", "let", "VALID_PIXEL_MODE", "=", "<NUM_LIT>", ";", "let", "COND", "=", "<NUM_LIT>", ";", "let", "COUNT", "=", "CNT", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "CALL_COUNT", "=", "<NUM_LIT>", ";" ]
LLVM	R600	CPP	next_suggestion	GPU	10,310	[ "if", "(", "Dep", ".", "getKind", "(", ")", "==", "SDep", "::", "Anti", ")", "continue", ";" ]	[ "unsigned", "PredI", "=", "(", "OpI", ">", "-", "<NUM_LIT>", ")", "?", "MII", "->", "getOperand", "(", "OpI", ")", ".", "getReg", "(", ")", ":", "<NUM_LIT>", ",", "PredJ", "=", "(", "OpJ", ">", "-", "<NUM_LIT>", ")", "?", "MIJ", "->", "getOperand", "(", "OpJ", ")", ".", "getReg", "(", ")", ":", "<NUM_LIT>", ";", "if", "(", "PredI", "!=", "PredJ", ")", "return", "false", ";", "if", "(", "SUJ", "->", "isSucc", "(", "SUI", ")", ")", "{", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "SUJ", "->", "Succs", ".", "size", "(", ")", ";", "i", "<", "e", ";", "++", "i", ")", "{", "const", "SDep", "&", "Dep", "=", "SUJ", "->", "Succs", "[", "i", "]", ";", "if", "(", "Dep", ".", "getSUnit", "(", ")", "!=", "SUI", ")", "continue", ";" ]
GCC	aarch64	CPP	program_repair	CPU	10,311	[ "<FIXS>", "{", "allocno", "->", "end_point", "=", "m_current_point", ";", "allocno", "->", "last_def_point", "=", "START_OF_REGION", ";", "}", "<FIXE>" ]	[ "{", "bitmap_set_bit", "(", "m_live_allocnos", ",", "allocno", "->", "id", ")", ";", "if", "(", "allocno", "->", "end_point", ">", "m_current_point", ")", "<BUGS>", "allocno", "->", "end_point", "=", "m_current_point", ";", "<BUGE>", "allocno", "->", "start_point", "=", "m_current_point", ";", "allocno", "->", "is_copy_dest", "=", "false", ";", "allocno", "->", "is_strong_copy_dest", "=", "false", ";", "}" ]
LLVM	ARM	TD	program_repair	CPU	10,312	[ "<FIXS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_Issue0", ",", "A9_Issue1", "]", ",", "<NUM_LIT>", ">", ",", "<FIXE>" ]	[ "InstrItinData", "IIC_fpMAC32", ",", "[", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsVFP", "]", ",", "<NUM_LIT>", ",", "Required", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsN", "]", ",", "<NUM_LIT>", ",", "Reserved", ">", ",", "<BUGS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_Pipe1", "]", ">", ",", "<BUGE>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_MUX0", "]", ",", "<NUM_LIT>", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_NPipe", "]", ">", "]", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", "," ]
LLVM	AArch64	CPP	next_suggestion	CPU	10,313	[ "return", "SDValue", "(", ")", ";" ]	[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "VT", "!=", "MVT", "::", "i32", "&&", "VT", "!=", "MVT", "::", "i64", ")", "return", "SDValue", "(", ")", ";", "SDValue", "N0", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BSWAP", ")", "{", "SDLoc", "DL", "(", "N", ")", ";", "SDValue", "N1", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "N00", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "N1", ")", ")", "{", "uint64_t", "ShiftAmt", "=", "C", "->", "getZExtValue", "(", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i32", "&&", "ShiftAmt", "==", "<NUM_LIT>", "&&", "DAG", ".", "MaskedValueIsZero", "(", "N00", ",", "APInt", "::", "getHighBitsSet", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ROTR", ",", "DL", ",", "VT", ",", "N0", ",", "N1", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i64", "&&", "ShiftAmt", "==", "<NUM_LIT>", "&&", "DAG", ".", "MaskedValueIsZero", "(", "N00", ",", "APInt", "::", "getHighBitsSet", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ROTR", ",", "DL", ",", "VT", ",", "N0", ",", "N1", ")", ";", "}", "}" ]
LLVM	ARM	CPP	stmt_completion	CPU	10,314	[ "DestReg", ",", "SrcReg", ",", "DestRC", ",", "SrcRC", ")", ";" ]	[ "if", "(", "I", "!=", "MBB", ".", "end", "(", ")", ")", "DL", "=", "I", "->", "getDebugLoc", "(", ")", ";", "if", "(", "DestRC", "==", "ARM", "::", "GPRRegisterClass", "&&", "SrcRC", "==", "ARM", "::", "GPRRegisterClass", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "tMOVgpr2gpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "true", ";", "}", "else", "if", "(", "DestRC", "==", "ARM", "::", "GPRRegisterClass", "&&", "SrcRC", "==", "ARM", "::", "tGPRRegisterClass", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "tMOVtgpr2gpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "true", ";", "}", "else", "if", "(", "DestRC", "==", "ARM", "::", "tGPRRegisterClass", "&&", "SrcRC", "==", "ARM", "::", "GPRRegisterClass", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "tMOVgpr2tgpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "true", ";", "}", "return", "ARMBaseInstrInfo", "::", "copyRegToReg", "(", "MBB", ",", "I", "," ]
GCC	i386	MD	program_repair	CPU	10,315	[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "V8HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "V8HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "ss_plus", ":", "V8HI", "(", "mult", ":", "V8HI", "(", "zero_extend", ":", "V8HI", "(", "vec_select", ":", "V8QI", "<BUGS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "(", "sign_extend", ":", "V8HI", "(", "vec_select", ":", "V8QI", "<BUGS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")" ]
LLVM	AArch64	CPP	next_suggestion	CPU	10,316	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]	[ "}", ";", "EVT", "EltTy", "=", "UnpkOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ".", "getVectorElementType", "(", ")", ";", "if", "(", "MaskAndTypeMatch", "(", "EltTy", ")", ")", "return", "Src", ";", "auto", "MaskedLoadOp", "=", "dyn_cast", "<", "MaskedLoadSDNode", ">", "(", "UnpkOp", ")", ";", "if", "(", "MaskedLoadOp", "&&", "(", "MaskedLoadOp", "->", "getExtensionType", "(", ")", "==", "ISD", "::", "ZEXTLOAD", "\|\|", "MaskedLoadOp", "->", "getExtensionType", "(", ")", "==", "ISD", "::", "EXTLOAD", ")", ")", "{", "EVT", "EltTy", "=", "MaskedLoadOp", "->", "getMemoryVT", "(", ")", ".", "getVectorElementType", "(", ")", ";", "if", "(", "MaskAndTypeMatch", "(", "EltTy", ")", ")", "return", "Src", ";", "}", "APInt", "Mask", "=", "C", "->", "getAPIntValue", "(", ")", ".", "trunc", "(", "EltTy", ".", "getSizeInBits", "(", ")", ")", ";", "Dup", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SPLAT_VECTOR", ",", "DL", ",", "UnpkOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "DAG", ".", "getConstant", "(", "Mask", ".", "zextOrTrunc", "(", "<NUM_LIT>", ")", ",", "DL", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "And", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "UnpkOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "UnpkOp", ",", "Dup", ")", ";", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "And", ")", ";", "}", "if", "(", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "isAllActivePredicate", "(", "DAG", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "isAllActivePredicate", "(", "DAG", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "EnableCombineMGatherIntrinsics", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Mask", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "Src", ".", "hasOneUse", "(", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "MemVT", ";", "switch", "(", "Opc", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "MemVT", "=", "cast", "<", "VTSDNode", ">", "(", "Src", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getVT", "(", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
LLVM	BPF	CPP	code_generation	Virtual ISA	10,317	[ "void", "BPFMCCodeEmitter", "::", "encodeInstruction", "(", "const", "MCInst", "&", "MI", ",", "raw_ostream", "&", "OS", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "verifyInstructionPredicates", "(", "MI", ",", "computeAvailableFeatures", "(", "STI", ".", "getFeatureBits", "(", ")", ")", ")", ";", "unsigned", "Opcode", "=", "MI", ".", "getOpcode", "(", ")", ";", "support", "::", "endian", "::", "Writer", "OSE", "(", "OS", ",", "IsLittleEndian", "?", "support", "::", "little", ":", "support", "::", "big", ")", ";", "if", "(", "Opcode", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "Opcode", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "uint64_t", "Value", "=", "getBinaryCodeForInstr", "(", "MI", ",", "Fixups", ",", "STI", ")", ";", "OS", "<<", "char", "(", "Value", ">>", "<NUM_LIT>", ")", ";", "if", "(", "IsLittleEndian", ")", "OS", "<<", "char", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "else", "OS", "<<", "char", "(", "SwapBits", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ")", ";", "OSE", ".", "write", "<", "uint16_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint32_t", ">", "(", "Value", "&", "<NUM_LIT>", ")", ";", "const", "MCOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "uint64_t", "Imm", "=", "MO", ".", "isImm", "(", ")", "?", "MO", ".", "getImm", "(", ")", ":", "<NUM_LIT>", ";", "OSE", ".", "write", "<", "uint8_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint8_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint16_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint32_t", ">", "(", "Imm", ">>", "<NUM_LIT>", ")", ";", "}", "else", "{", "uint64_t", "Value", "=", "getBinaryCodeForInstr", "(", "MI", ",", "Fixups", ",", "STI", ")", ";", "OS", "<<", "char", "(", "Value", ">>", "<NUM_LIT>", ")", ";", "if", "(", "IsLittleEndian", ")", "OS", "<<", "char", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "else", "OS", "<<", "char", "(", "SwapBits", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ")", ";", "OSE", ".", "write", "<", "uint16_t", ">", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint32_t", ">", "(", "Value", "&", "<NUM_LIT>", ")", ";", "}", "}" ]	[ "Encode", "the", "given", "Inst", "to", "bytes", "and", "append", "to", "CB", "." ]
LLVM	X86	CPP	stmt_completion	CPU	10,318	[ ")", "const", "{" ]	[ "SMLoc", "getOffsetLoc", "(" ]
LLVM	Mips	TD	stmt_completion	CPU	10,319	[ "OpNode", "ROWS", ":", "$", "ws", ",", "immZExt5", ":", "$", "m", ")", ")", "]", ";" ]	[ "dag", "OutOperandList", "=", "(", "outs", "ROWD", ":", "$", "wd", ")", ";", "dag", "InOperandList", "=", "(", "ins", "ROWS", ":", "$", "ws", ",", "uimm5", ":", "$", "m", ")", ";", "string", "AsmString", "=", "!", "strconcat", "(", "instr_asm", ",", "<STR_LIT>", ")", ";", "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "ROWD", ":", "$", "wd", ",", "(" ]
LLVM	ARM	CPP	stmt_completion	CPU	10,320	[ ")", ";" ]	[ "DebugLoc", "DL", "=", "Cmp", ".", "getDebugLoc", "(", ")", ";", "if", "(", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "MVT", "::", "Glue", ",", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "assert", "(", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "unexpected comparison operation", "<STR_LIT>" ]
GCC	csky	CPP	stmt_completion	CPU	10,321	[ ")", ";" ]	[ "label", "=", "gen_rtx_UNSPEC", "(", "Pmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "labelno", ")", ",", "UNSPEC_TLS_LABEL", ")", ";", "unspec", "=", "gen_rtx_UNSPEC", "(", "Pmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "x", ",", "GEN_INT", "(", "reloc", ")", ",", "label", ")", ",", "UNSPEC_TLS", ")", ";", "tmp", "=", "gen_reg_rtx", "(", "SImode", ")", ";", "emit_move_insn", "(", "reg", ",", "unspec", ")", ";", "emit_move_insn", "(", "tmp", ",", "label", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "reg", ",", "reg", ",", "tmp", ")", ")", ";", "*", "valuep", "=", "emit_library_call_value", "(", "get_tls_get_addr", "(", ")", ",", "NULL_RTX", ",", "LCT_PURE", ",", "Pmode", ",", "reg", ",", "Pmode", ")", ";", "insns", "=", "get_insns", "(", ")", ";", "end_sequence", "(" ]
LLVM	Mips	CPP	next_suggestion	CPU	10,322	[ "}" ]	[ "void", "Mips16TargetLowering", "::", "setMips16HardFloatLibCalls", "(", ")", "{", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "!=", "array_lengthof", "(", "HardFloatLibCalls", ")", ";", "++", "I", ")", "{", "assert", "(", "(", "I", "==", "<NUM_LIT>", "\|\|", "HardFloatLibCalls", "[", "I", "-", "<NUM_LIT>", "]", "<", "HardFloatLibCalls", "[", "I", "]", ")", "&&", "<STR_LIT>", "Array not sorted!", "<STR_LIT>", ")", ";", "if", "(", "HardFloatLibCalls", "[", "I", "]", ".", "Libcall", "!=", "RTLIB", "::", "UNKNOWN_LIBCALL", ")", "setLibcallName", "(", "HardFloatLibCalls", "[", "I", "]", ".", "Libcall", ",", "HardFloatLibCalls", "[", "I", "]", ".", "Name", ")", ";" ]
GCC	epiphany	CPP	stmt_completion	MPU	10,323	[ ";" ]	[ "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmov\\tip,%%low(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "delta", ")", ";", "if", "(", "delta", "&", "~", "<NUM_LIT>", ")", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmovt\\tip,%%high(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "delta", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tadd\\t%s,%s,ip\\n", "<STR_LIT>", ",", "this_name", ",", "this_name", ")", ";", "}", "if", "(", "vcall_offset", "!=", "<NUM_LIT>", ")", "{", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tldr\\tip, [%s]\\n", "<STR_LIT>", ",", "this_name", ")", ";", "if", "(", "vcall_offset", "<", "-", "<NUM_LIT>", "", "<NUM_LIT>", "\|\|", "vcall_offset", ">", "<NUM_LIT>", "", "<NUM_LIT>", "\|\|", "(", "vcall_offset", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "{", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmov\\tr16, %%low(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "vcall_offset", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmovt\\tr16, %%high(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "vcall_offset", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tldr\\tip, [ip,r16]\\n", "<STR_LIT>", ")", ";", "}", "else", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tldr\\tip, [ip,%d]\\n", "<STR_LIT>", ",", "(", "int", ")", "vcall_offset", "/", "<NUM_LIT>", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tadd\\t%s, %s, ip\\n", "<STR_LIT>", ",", "this_name", ",", "this_name", ")", ";", "}", "fname", "=", "XSTR", "(", "XEXP", "(", "DECL_RTL", "(", "function", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "epiphany_is_long_call_p", "(", "XEXP", "(", "DECL_RTL", "(", "function", ")", ",", "<NUM_LIT>", ")", ")", ")", "{", "fputs", "(", "<STR_LIT>", "\\tmov\\tip,%low(", "<STR_LIT>", ",", "file", ")", ";", "assemble_name", "(", "file", ",", "fname", ")", ";", "fputs", "(", "<STR_LIT>", ")\\n\\tmovt\\tip,%high(", "<STR_LIT>", ",", "file", ")", ";", "assemble_name", "(", "file", ",", "fname", ")", ";", "fputs", "(", "<STR_LIT>", ")\\n\\tjr ip\\n", "<STR_LIT>", ",", "file", ")", ";", "}", "else", "{", "fputs", "(", "<STR_LIT>", "\\tb\\t", "<STR_LIT>", ",", "file", ")", ";", "assemble_name", "(", "file", ",", "fname", ")", ";", "fputc", "(", "'", "\\n", "'", ",", "file", ")", ";", "}", "assemble_end_function", "(", "thunk", ",", "fnname", ")" ]
GCC	arm	CPP	stmt_completion	CPU	10,324	[ "_", "a", ")", "{" ]	[ "vreinterpret_bf16_u32", "(", "uint32x2_t", "_" ]
GCC	xtensa	MD	stmt_completion	MPU	10,325	[ ")", "]", ")" ]	[ "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,326	[ "let", "Uses", "=", "[", "CS", "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";" ]
GCC	i386	CPP	stmt_completion	CPU	10,327	[ ",", "_", "_", "imm", ",", "(", "_", "_", "v8hi", ")", "_", "mm_setzero_hi", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_dbpsadbw128_mask", "(", "(", "_", "_", "v16qi", ")", "_", "_", "A", ",", "(", "_", "_", "v16qi", ")", "_", "_", "B" ]
GCC	arm	CPP	stmt_completion	CPU	10,328	[ "b", ",", "mve_pred16_t", "_", "_", "p", ")", "{" ]	[ "_", "_", "arm_vhsubq_x_n_u32", "(", "uint32x4_t", "_", "_", "a", ",", "uint32_t", "_", "_" ]
GCC	mmix	MD	stmt_completion	CPU	10,329	[ "<STR_LIT>", ")" ]	[ "(", "ior", "(", "match_test", "<STR_LIT>", ")", "(", "match_test" ]
GCC	i386	MD	next_suggestion	CPU	10,330	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "[", "(", "set", "(", "mem", ":", "HI", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "mem", ":", "HI", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "P", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "P", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	VE	TD	stmt_completion	CPU	10,331	[ "<STR_LIT>", ";" ]	[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=" ]
LLVM	AVR	CPP	next_suggestion	MPU	10,332	[ "return", "<STR_LIT>", "::", "<STR_LIT>", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,333	[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	10,334	[ "TLSReg", "=", "o", ".", "TLSReg", ";" ]	[ "Kind", "=", "o", ".", "Kind", ";", "StartLoc", "=", "o", ".", "StartLoc", ";", "EndLoc", "=", "o", ".", "EndLoc", ";", "IsPPC64", "=", "o", ".", "IsPPC64", ";", "switch", "(", "Kind", ")", "{", "case", "Token", ":", "Tok", "=", "o", ".", "Tok", ";", "break", ";", "case", "Immediate", ":", "Imm", "=", "o", ".", "Imm", ";", "break", ";", "case", "Expression", ":", "Expr", "=", "o", ".", "Expr", ";", "break", ";", "case", "TLSRegister", ":" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	10,335	[ "++", "II", ";" ]	[ "int64_t", "v", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "!", "(", "isUInt", "<", "<NUM_LIT>", ">", "(", "v", ")", "\|\|", "(", "(", "MI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "CMPEQri", "\|\|", "MI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "CMPGTri", ")", "&&", "(", "v", "==", "-", "<NUM_LIT>", ")", ")", ")", ")", "return", "false", ";", "}", "unsigned", "cmpReg1", ",", "cmpOp2", "=", "<NUM_LIT>", ";", "cmpReg1", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "secondReg", ")", "{", "cmpOp2", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "if", "(", "secondReg", "&&", "!", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "cmpOp2", ")", ")", "{", "MachineInstr", "*", "def", "=", "MRI", ".", "getVRegDef", "(", "cmpOp2", ")", ";", "if", "(", "def", "->", "getOpcode", "(", ")", "==", "TargetOpcode", "::", "COPY", ")", "return", "false", ";", "}", "}" ]
LLVM	ARM	CPP	next_suggestion	CPU	10,336	[ "}" ]	[ "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".thumb", "<STR_LIT>", ")", "return", "parseDirectiveThumb", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".thumb_func", "<STR_LIT>", ")", "return", "parseDirectiveThumbFunc", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".code", "<STR_LIT>", ")", "return", "parseDirectiveCode", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".syntax", "<STR_LIT>", ")", "return", "parseDirectiveSyntax", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "return", "true", ";" ]
GCC	sh	MD	stmt_completion	CPU	10,337	[ ")", ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	10,338	[ "MF", ")", ";" ]	[ "int", "SIFrameLowering", "::", "getFrameIndexReference", "(", "const", "MachineFunction", "&", "MF", ",", "int", "FI", ",", "unsigned", "&", "FrameReg", ")", "const", "{", "const", "SIRegisterInfo", "*", "RI", "=", "MF", ".", "getSubtarget", "<", "SISubtarget", ">", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "FrameReg", "=", "RI", "->", "getFrameRegister", "(" ]
GCC	i386	CPP	next_suggestion	CPU	10,339	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_broadcast_f32x2", "(", "_", "_", "m512", "_", "_", "O", ",", "_", "_", "mmask16", "_", "_", "M", ",", "_", "_", "m128", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_broadcastf32x2_512_mask", "(", "(", "_", "_", "v4sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16sf", ")", "_", "_", "O", ",", "_", "_", "M", ")", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	10,340	[ "const", "unsigned", "Regs", "=", "getRegs", "(", "Opcode", ",", "*", "TII", ")", ";" ]	[ "DebugLoc", "DL", "=", "CI", ".", "I", "->", "getDebugLoc", "(", ")", ";", "const", "unsigned", "Opcode", "=", "getNewOpcode", "(", "CI", ",", "Paired", ")", ";", "std", "::", "pair", "<", "unsigned", ",", "unsigned", ">", "SubRegIdx", "=", "getSubRegIdxs", "(", "CI", ",", "Paired", ")", ";", "const", "unsigned", "SubRegIdx0", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "unsigned", "SubRegIdx1", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "TargetRegisterClass", "", "SuperRC", "=", "getTargetRegisterClass", "(", "CI", ",", "Paired", ")", ";", "Register", "SrcReg", "=", "MRI", "->", "createVirtualRegister", "(", "SuperRC", ")", ";", "const", "auto", "", "Src0", "=", "TII", "->", "getNamedOperand", "(", "", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "const", "auto", "", "Src1", "=", "TII", "->", "getNamedOperand", "(", "", "Paired", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "BuildMI", "(", "", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "REG_SEQUENCE", ")", ",", "SrcReg", ")", ".", "add", "(", "", "Src0", ")", ".", "addImm", "(", "SubRegIdx0", ")", ".", "add", "(", "", "Src1", ")", ".", "addImm", "(", "SubRegIdx1", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "Opcode", ")", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Kill", ")", ";" ]
LLVM	PowerPC	CPP	code_generation	CPU	10,341	[ "const", "MCFixupKindInfo", "&", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "{", "const", "static", "MCFixupKindInfo", "Infos", "[", "PPC", "::", "NumTargetFixupKinds", "]", "=", "{", "{", "<STR_LIT>", "fixup_ppc_br24", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_ppc_brcond14", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_ppc_lo16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_ha16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_lo14", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_toc", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_toc16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_toc16_ds", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_tlsreg", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_nofixup", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&", "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";", "return", "Infos", "[", "Kind", "-", "FirstTargetFixupKind", "]", ";", "}" ]	[ "Get", "information", "on", "a", "fixup", "kind", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,342	[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]
GCC	s390	CPP	stmt_completion	MPU	10,343	[ ";" ]	[ "int", "size", "=", "s390_function_arg_size", "(", "arg", ".", "mode", ",", "arg", ".", "type", ")", ";", "if", "(", "s390_function_arg_vector", "(", "arg", ".", "mode", ",", "arg", ".", "type", ")", ")", "return", "false", ";", "if", "(", "size", ">", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "tree", "type", "=", "arg", ".", "type", ")", "{", "if", "(", "AGGREGATE_TYPE_P", "(", "type", ")", "&&", "exact_log2", "(", "size", ")", "<", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "TREE_CODE", "(", "type", ")", "==", "COMPLEX_TYPE", "\|\|", "TREE_CODE", "(", "type", ")", "==", "VECTOR_TYPE", ")", "return", "true", ";", "}", "return", "false" ]
LLVM	ARM	TD	program_repair	CPU	10,344	[ "<FIXS>", "def", "tSpill", ":", "T1pIs", "(", "outs", ")", ",", "(", "ins", "tGPR", ":", "$", "src", ",", "t_addrmode_sp", ":", "$", "addr", ")", ",", "IIC_iStore_i", ",", "<FIXE>" ]	[ "let", "mayStore", "=", "<NUM_LIT>", ",", "neverHasSideEffects", "=", "<NUM_LIT>", "in", "{", "<BUGS>", "def", "tSpill", ":", "T1pIs", "(", "outs", ")", ",", "(", "ins", "tGPR", ":", "$", "src", ",", "t_addrmode_sp", ":", "$", "addr", ")", ",", "IIC_iStorei", ",", "<BUGE>", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "T1LdStSP", "{", "<NUM_LIT>", ",", "?", ",", "?", "}", ">", ";", "}" ]
LLVM	Mips	CPP	program_repair	CPU	10,345	[ "<FIXS>", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "::", "getSpecialCallingConv", "(", "SDValue", "Callee", ")", "const", "{", "<STR_LIT>", "::", "<STR_LIT>", "SpecialCallingConv", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", ";", "if", "(", "Subtarget", "->", "inMips16HardFloat", "(", ")", ")", "{", "if", "(", "GlobalAddressSDNode", "", "G", "=", "dyn_cast", "GlobalAddressSDNode", ">", "(", "Callee", ")", ")", "{", "llvm", "::", "StringRef", "Sym", "=", "G", "->", "getGlobal", "(", ")", "->", "getName", "(", ")", ";", "Function", "", "F", "=", "G", "->", "getGlobal", "(", ")", "->", "getParent", "(", ")", "->", "getFunction", "(", "Sym", ")", ";", "if", "(", "F", "->", "hasFnAttribute", "(", "<STR_LIT>", "__Mips16RetHelper", "<STR_LIT>", ")", ")", "{", "SpecialCallingConv", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "}", "}", "return", "SpecialCallingConv", ";", "}", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "(", "CallingConv", "::", "ID", "CC", ",", "bool", "IsO32_", ",", "CCState", "&", "Info", ",", "<STR_LIT>", "::", "<STR_LIT>", "SpecialCallingConv_", ")", ":", "CCInfo", "(", "Info", ")", ",", "CallConv", "(", "CC", ")", ",", "IsO32", "(", "IsO32_", ")", ",", "SpecialCallingConv", "(", "SpecialCallingConv_", ")", "{", "<FIXE>" ]	[ "return", "(", "ES", "&&", "Ty", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", "&&", "isF128SoftLibCall", "(", "ES", "->", "getSymbol", "(", ")", ")", ")", ";", "}", "<BUGS>", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "(", "CallingConv", "::", "ID", "CC", ",", "bool", "IsO32_", ",", "CCState", "&", "Info", ")", ":", "CCInfo", "(", "Info", ")", ",", "CallConv", "(", "CC", ")", ",", "IsO32", "(", "IsO32_", ")", "{", "<BUGE>", "CCInfo", ".", "AllocateStack", "(", "reservedArgArea", "(", ")", ",", "<NUM_LIT>", ")", ";", "}", "void", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "(", "const", "SmallVectorImpl", "ISD", "::", "OutputArg", ">", "&", "Args", ",", "bool", "IsVarArg", ",", "bool", "IsSoftFloat", ",", "const", "SDNode", "*", "CallNode", "," ]
GCC	i386	CPP	next_suggestion	CPU	10,346	[ "}" ]	[ "const", "char", "", "host_detect_local_cpu", "(", "int", ",", "const", "char", "", "*", ")", "{", "return", "NULL", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	10,347	[ ")", ";" ]	[ "PassRegistry", "&", "Registry", "=", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ";", "initializeHexagonExpandPredSpillCodePass", "(", "Registry" ]
GCC	ia64	MD	next_suggestion	CPU	10,348	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "minus", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	Alpha	TD	next_suggestion	MPU	10,349	[ "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "FBGE", ")", ";" ]	[ "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BNE", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BGE", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BGT", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLE", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLT", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLBS", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLBC", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "FBEQ", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "FBNE", ")", ";" ]
GCC	epiphany	MD	stmt_completion	MPU	10,350	[ ")", ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	WebAssembly	CPP	program_repair	Virtual ISA	10,351	[ "<FIXS>", "const", "MachineInstr", "&", "MI", ",", "AliasAnalysis", "*", "AA", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "<FIXE>" ]	[ "RI", "(", "STI", ".", "getTargetTriple", "(", ")", ")", "{", "}", "bool", "WebAssemblyInstrInfo", "::", "isReallyTriviallyReMaterializable", "(", "<BUGS>", "const", "MachineInstr", "", "MI", ",", "AliasAnalysis", "", "AA", ")", "const", "{", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "<BUGE>", "case", "WebAssembly", "::", "CONST_I32", ":", "case", "WebAssembly", "::", "CONST_I64", ":", "case", "WebAssembly", "::", "CONST_F32", ":" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	10,352	[ "&", "MI", ")", "const", "{" ]	[ "bool", "HexagonInstrInfo", "::", "isCompoundBranchInstr", "(", "const", "MachineInstr" ]
GCC	i386	CPP	stmt_completion	CPU	10,353	[ "_", "_", "v8sf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_fmsubadd_ps", "(", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m256", "_", "_", "A", ",", "_", "_", "m256", "_", "_", "B", ",", "_", "_", "m256", "_", "_", "C", ")", "{", "return", "(", "_", "_", "m256", ")", "_", "_", "builtin_ia32_vfmaddsubps256_maskz", "(", "(", "_", "_", "v8sf", ")", "_", "_", "A", ",", "(", "_", "_", "v8sf", ")", "_", "_", "B", ",", "-", "(" ]
LLVM	AArch64	CPP	next_suggestion	CPU	10,354	[ "auto", "PPRBegin", "=", "std", "::", "find_if", "(", "RegPairs", ".", "begin", "(", ")", ",", "RegPairs", ".", "end", "(", ")", ",", "IsPPR", ")", ";" ]	[ "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "Reg1", "=", "findScratchNonCalleeSaveRegister", "(", "&", "MBB", ")", ";", "assert", "(", "Reg1", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "SMEAttrs", "Attrs", "(", "MF", ".", "getFunction", "(", ")", ")", ";", "if", "(", "Attrs", ".", "hasStreamingBody", "(", ")", "&&", "!", "Attrs", ".", "hasStreamingInterface", "(", ")", "&&", "AFI", "->", "getStreamingVGIdx", "(", ")", "==", "std", "::", "numeric_limits", "<", "int", ">", "::", "max", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addReg", "(", "Reg1", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "AFI", "->", "setStreamingVGIdx", "(", "RPI", ".", "FrameIdx", ")", ";", "}", "else", "if", "(", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "hasSVE", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "AFI", "->", "setVGIdx", "(", "RPI", ".", "FrameIdx", ")", ";", "}", "else", "{", "const", "AArch64Subtarget", "&", "STI", "=", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";", "if", "(", "llvm", "::", "any_of", "(", "MBB", ".", "liveins", "(", ")", ",", "[", "&", "STI", "]", "(", "const", "MachineBasicBlock", "::", "RegisterMaskPair", "&", "LiveIn", ")", "{", "return", "STI", ".", "getRegisterInfo", "(", ")", "->", "isSuperOrSubRegisterEq", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "LiveIn", ".", "PhysReg", ")", ";", "}", ")", ")", "X0Scratch", "=", "Reg1", ";", "if", "(", "X0Scratch", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Implicit", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "const", "uint32_t", "", "RegMask", "=", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CallingConv", "::", "AArch64_SME_ABI_Support_Routines_PreserveMost_From_X1", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "__arm_get_current_vg", "<STR_LIT>", ")", ".", "addRegMask", "(", "RegMask", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "ImplicitDefine", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "Reg1", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "AFI", "->", "setVGIdx", "(", "RPI", ".", "FrameIdx", ")", ";", "}", "}", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "CSR spill: (", "<STR_LIT>", "<<", "printReg", "(", "Reg1", ",", "TRI", ")", ";", "if", "(", "RPI", ".", "isPaired", "(", ")", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "printReg", "(", "Reg2", ",", "TRI", ")", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", ") -> fi#(", "<STR_LIT>", "<<", "RPI", ".", "FrameIdx", ";", "if", "(", "RPI", ".", "isPaired", "(", ")", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "RPI", ".", "FrameIdx", "+", "<NUM_LIT>", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", ")\\n", "<STR_LIT>", ")", ";", "assert", "(", "(", "!", "NeedsWinCFI", "\|\|", "!", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "&&", "<STR_LIT>", "Windows unwdinding requires a consecutive (FP,LR) pair", "<STR_LIT>", ")", ";", "unsigned", "FrameIdxReg1", "=", "RPI", ".", "FrameIdx", ";", "unsigned", "FrameIdxReg2", "=", "RPI", ".", "FrameIdx", "+", "<NUM_LIT>", ";", "if", "(", "NeedsWinCFI", "&&", "RPI", ".", "isPaired", "(", ")", ")", "{", "std", "::", "swap", "(", "Reg1", ",", "Reg2", ")", ";", "std", "::", "swap", "(", "FrameIdxReg1", ",", "FrameIdxReg2", ")", ";", "}", "if", "(", "RPI", ".", "isPaired", "(", ")", "&&", "RPI", ".", "isScalable", "(", ")", ")", "{", "[", "[", "maybe_unused", "]", "]", "const", "AArch64Subtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";", "AArch64FunctionInfo", "", "AFI", "=", "MF", ".", "getInfo", "<", "AArch64FunctionInfo", ">", "(", ")", ";", "unsigned", "PnReg", "=", "AFI", "->", "getPredicateRegForFillSpill", "(", ")", ";", "assert", "(", "(", "(", "Subtarget", ".", "hasSVE2p1", "(", ")", "\|\|", "Subtarget", ".", "hasSME2", "(", ")", ")", "&&", "PnReg", "!=", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Expects SVE2.1 or SME2 target and a predicate register", "<STR_LIT>", ")", ";", "auto", "IsPPR", "=", "[", "]", "(", "const", "RegPairInfo", "&", "c", ")", "{", "return", "c", ".", "Reg1", "==", "RegPairInfo", "::", "PPR", ";", "}", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	10,355	[ "}" ]	[ "if", "(", "(", "VT", "==", "MVT", "::", "v32i1", "\|\|", "VT", "==", "MVT", "::", "v64i1", ")", "&&", "Subtarget", ".", "hasAVX512", "(", ")", "&&", "!", "Subtarget", ".", "hasBWI", "(", ")", ")", "return", "TypeSplitVector", ";", "if", "(", "VT", ".", "getVectorNumElements", "(", ")", "!=", "<NUM_LIT>", "&&", "VT", ".", "getVectorElementType", "(", ")", "!=", "MVT", "::", "i1", ")", "return", "TypeWidenVector", ";", "return", "TargetLoweringBase", "::", "getPreferredVectorAction", "(", "VT", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	10,356	[ "<STR_LIT>", ")" ]	[ "[", "(", "match_operand", ":", "VF_AVX512VL", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_RCP14", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]
LLVM	WebAssembly	CPP	code_generation	Virtual ISA	10,357	[ "bool", "WebAssemblyMemIntrinsicResults", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "LLVM_DEBUG", "(", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", "******** Memory Intrinsic Results ******\\n", "<STR_LIT>", "<<", "<STR_LIT>", "******** Function: ", "<STR_LIT>", "<<", "MF", ".", "getName", "(", ")", "<<", "'", "\\n", "'", ";", "}", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineDominatorTree", "&", "MDT", "=", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";", "const", "WebAssemblyTargetLowering", "&", "TLI", "=", "*", "MF", ".", "getSubtarget", "<", "WebAssemblySubtarget", ">", "(", ")", ".", "getTargetLowering", "(", ")", ";", "const", "auto", "&", "LibInfo", "=", "getAnalysis", "<", "TargetLibraryInfoWrapperPass", ">", "(", ")", ".", "getTLI", "(", ")", ";", "LiveIntervals", "&", "LIS", "=", "getAnalysis", "<", "LiveIntervals", ">", "(", ")", ";", "bool", "Changed", "=", "false", ";", "MRI", ".", "leaveSSA", "(", ")", ";", "assert", "(", "MRI", ".", "tracksLiveness", "(", ")", "&&", "<STR_LIT>", "MemIntrinsicResults expects liveness tracking", "<STR_LIT>", ")", ";", "for", "(", "auto", "&", "MBB", ":", "MF", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Basic Block: ", "<STR_LIT>", "<<", "MBB", ".", "getName", "(", ")", "<<", "'", "\\n", "'", ")", ";", "for", "(", "auto", "&", "MI", ":", "MBB", ")", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "WebAssembly", "::", "CALL_I32", ":", "case", "WebAssembly", "::", "CALL_I64", ":", "Changed", "\|=", "optimizeCall", "(", "MBB", ",", "MI", ",", "MRI", ",", "MDT", ",", "LIS", ",", "TLI", ",", "LibInfo", ")", ";", "break", ";", "}", "}", "return", "Changed", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
GCC	c6x	MD	next_suggestion	VLIW	10,358	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
LLVM	SystemZ	TD	next_suggestion	CPU	10,359	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "RI2", ";" ]	[ "class", "InstMII", "<", "bits", "<", "<NUM_LIT>", ">", "op", ",", "dag", "outs", ",", "dag", "ins", ",", "string", "asmstr", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSystemZ", "<", "<NUM_LIT>", ",", "outs", ",", "ins", ",", "asmstr", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "M1", ";", "bits", "<", "<NUM_LIT>", ">", "RI2", ";", "bits", "<", "<NUM_LIT>", ">", "RI3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M1", ";" ]
LLVM	Cpu0	CPP	stmt_completion	CPU	10,360	[ ",", "createCpu0MCSubtargetInfo", ")", ";" ]	[ "TargetRegistry", "::", "RegisterMCInstrInfo", "(", "TheCpu0Target", ",", "createCpu0MCInstrInfo", ")", ";", "TargetRegistry", "::", "RegisterMCInstrInfo", "(", "TheCpu0elTarget", ",", "createCpu0MCInstrInfo", ")", ";", "TargetRegistry", "::", "RegisterMCRegInfo", "(", "TheCpu0Target", ",", "createCpu0MCRegisterInfo", ")", ";", "TargetRegistry", "::", "RegisterMCRegInfo", "(", "TheCpu0elTarget", ",", "createCpu0MCRegisterInfo", ")", ";", "TargetRegistry", "::", "RegisterMCCodeEmitter", "(", "TheCpu0Target", ",", "createCpu0MCCodeEmitterEB", ")", ";", "TargetRegistry", "::", "RegisterMCCodeEmitter", "(", "TheCpu0elTarget", ",", "createCpu0MCCodeEmitterEL", ")", ";", "TargetRegistry", "::", "RegisterMCObjectStreamer", "(", "TheCpu0Target", ",", "createMCStreamer", ")", ";", "TargetRegistry", "::", "RegisterMCObjectStreamer", "(", "TheCpu0elTarget", ",", "createMCStreamer", ")", ";", "TargetRegistry", "::", "RegisterMCAsmBackend", "(", "TheCpu0Target", ",", "createCpu0AsmBackendEB32", ")", ";", "TargetRegistry", "::", "RegisterMCAsmBackend", "(", "TheCpu0elTarget", ",", "createCpu0AsmBackendEL32", ")", ";", "TargetRegistry", "::", "RegisterMCSubtargetInfo", "(", "TheCpu0Target", ",", "createCpu0MCSubtargetInfo", ")", ";", "TargetRegistry", "::", "RegisterMCSubtargetInfo", "(", "TheCpu0elTarget" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	10,361	[ "if", "(", "W", "==", "<NUM_LIT>", ")", "return", "isInt", "<", "<NUM_LIT>", ">", "(", "V", ")", ";" ]	[ "if", "(", "BV", ".", "is", "(", "<NUM_LIT>", ")", ")", "V", "\|=", "B", ";", "else", "if", "(", "!", "BV", ".", "is", "(", "<NUM_LIT>", ")", ")", "return", "false", ";", "B", "<<=", "<NUM_LIT>", ";", "}" ]
GCC	pa	CPP	code_generation	CPU	10,362	[ "static", "void", "set_reg_plus_d", "(", "int", "reg", ",", "int", "base", ",", "HOST_WIDE_INT", "disp", ",", "int", "not", "e", ")", "{", "rtx_insn", "*", "insn", ";", "if", "(", "VAL_14_BITS_P", "(", "disp", ")", ")", "{", "insn", "=", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "reg", ")", ",", "plus_constant", "(", "Pmode", ",", "gen_rtx_REG", "(", "Pmode", ",", "base", ")", ",", "disp", ")", ")", ";", "}", "else", "if", "(", "TARGET_64BIT", "&&", "!", "VAL_32_BITS_P", "(", "disp", ")", ")", "{", "rtx", "basereg", "=", "gen_rtx_REG", "(", "Pmode", ",", "base", ")", ";", "rtx", "delta", "=", "GEN_INT", "(", "disp", ")", ";", "rtx", "tmpreg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "tmpreg", ",", "delta", ")", ";", "insn", "=", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "reg", ")", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "tmpreg", ",", "basereg", ")", ")", ";", "if", "(", "DO_FRAME_NOTES", ")", "add_reg_note", "(", "insn", ",", "REG_FRAME_RELATED_EXPR", ",", "gen_rtx_SET", "(", "VOIDmode", ",", "tmpreg", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "basereg", ",", "delta", ")", ")", ")", ";", "}", "else", "{", "rtx", "basereg", "=", "gen_rtx_REG", "(", "Pmode", ",", "base", ")", ";", "rtx", "delta", "=", "GEN_INT", "(", "disp", ")", ";", "rtx", "tmpreg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "tmpreg", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "basereg", ",", "gen_rtx_HIGH", "(", "Pmode", ",", "delta", ")", ")", ")", ";", "insn", "=", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "reg", ")", ",", "gen_rtx_LO_SUM", "(", "Pmode", ",", "tmpreg", ",", "delta", ")", ")", ";", "}", "if", "(", "DO_FRAME_NOTES", "&&", "not", "e", ")", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}" ]	[ "Emit", "RTL", "to", "set", "REG", "to", "the", "value", "specified", "by", "BASE+DISP", ".", "Handle", "case", "where", "DISP", ">", "8k", "by", "using", "the", "add_high_const", "patterns", ".", "Note", "in", "DISP", ">", "8k", "case", ",", "we", "will", "leave", "the", "high", "part", "of", "the", "address", "in", "%", "r1", ".", "There", "is", "code", "in", "expand_hppa_", "{", "prologue", ",", "epilogue", "}", "that", "knows", "this", "." ]
GCC	rx	CPP	stmt_completion	CPU	10,363	[ "false", ";" ]	[ "return", "true", ";", "case", "UNSPEC", ":", "return", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_CONST", "\|\|", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_PID_ADDR", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "break", ";", "case", "LABEL_REF", ":", "case", "SYMBOL_REF", ":", "return", "true", ";", "case", "CONST_DOUBLE", ":", "return", "(", "rx_max_constant_size", "==", "<NUM_LIT>", "\|\|", "rx_max_constant_size", "==", "<NUM_LIT>", ")", ";", "case", "CONST_VECTOR", ":", "return" ]
LLVM	ARM	CPP	next_suggestion	CPU	10,364	[ "}" ]	[ "unsigned", "internalKnownBits", "(", ")", "const", "{", "return", "Unalign", "?", "Unalign", ":", "KnownBits", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	10,365	[ "return", "Mask", ".", "getBoolValue", "(", ")", ";" ]	[ "bool", "HasEVEX", "=", "(", "Desc", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ";", "bool", "HasXOP", "=", "(", "Desc", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ";", "const", "MCRegisterClass", "&", "GR32RC", "=", "MRI", ".", "getRegClass", "(", "X86", "::", "GR32RegClassID", ")", ";", "const", "MCRegisterClass", "&", "VR128XRC", "=", "MRI", ".", "getRegClass", "(", "X86", "::", "VR128XRegClassID", ")", ";", "const", "MCRegisterClass", "&", "VR256XRC", "=", "MRI", ".", "getRegClass", "(", "X86", "::", "VR256XRegClassID", ")", ";", "auto", "ClearsSuperReg", "=", "[", "=", "]", "(", "unsigned", "RegID", ")", "{", "if", "(", "GR32RC", ".", "contains", "(", "RegID", ")", ")", "return", "true", ";", "if", "(", "!", "HasEVEX", "&&", "!", "HasVEX", "&&", "!", "HasXOP", ")", "return", "false", ";", "return", "VR128XRC", ".", "contains", "(", "RegID", ")", "\|\|", "VR256XRC", ".", "contains", "(", "RegID", ")", ";", "}", ";", "Mask", ".", "clearAllBits", "(", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "NumDefs", ";", "I", "<", "E", ";", "++", "I", ")", "{", "const", "MCOperand", "&", "Op", "=", "Inst", ".", "getOperand", "(", "I", ")", ";", "if", "(", "ClearsSuperReg", "(", "Op", ".", "getReg", "(", ")", ")", ")", "Mask", ".", "setBit", "(", "I", ")", ";", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "NumImplicitDefs", ";", "I", "<", "E", ";", "++", "I", ")", "{", "const", "MCPhysReg", "Reg", "=", "Desc", ".", "getImplicitDefs", "(", ")", "[", "I", "]", ";", "if", "(", "ClearsSuperReg", "(", "Reg", ")", ")", "Mask", ".", "setBit", "(", "NumDefs", "+", "I", ")", ";", "}" ]
LLVM	Lanai	CPP	code_generation	CPU	10,366	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "Lanai Delay Slot Filler", "<STR_LIT>", ";", "}" ]	[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]
LLVM	Hexagon	CPP	stmt_completion	DSP	10,367	[ "<", "HexagonMachineFunctionInfo", ">", "(", ")", ";" ]	[ "SDValue", "Zero", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ";", "SDNode", "", "R", "=", "nullptr", ";", "if", "(", "FX", "<", "<NUM_LIT>", "\|\|", "MaxA", "<=", "StkA", "\|\|", "!", "MFI", ".", "hasVarSizedObjects", "(", ")", ")", "{", "R", "=", "CurDAG", "->", "getMachineNode", "(", "Hexagon", "::", "PS_fi", ",", "DL", ",", "MVT", "::", "i32", ",", "FI", ",", "Zero", ")", ";", "}", "else", "{", "auto", "&", "HMFI", "=", "", "MF", "->", "getInfo" ]
GCC	s390	MD	next_suggestion	MPU	10,368	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	i386	CPP	stmt_completion	CPU	10,369	[ "_", "_", "index", ",", "_", "_", "mask", ",", "_", "_", "scale", ")", ";" ]	[ "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_gathersiv16sf", "(", "(", "_", "_", "v16sf", ")", "_", "_", "v1_old", ",", "_", "_", "addr", ",", "(", "_", "_", "v16si", ")" ]
LLVM	ARM64	TD	stmt_completion	CPU	10,370	[ "GPR32", ",", "int_arm64_crc32cb", ",", "<STR_LIT>", ">", ";" ]	[ "def", "CRC32CBrr", ":", "BaseCRC32", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "," ]
GCC	arm	CPP	stmt_completion	CPU	10,371	[ ")", "{" ]	[ "vreinterpretq_s16_f32", "(", "float32x4_t", "_", "_", "a" ]
LLVM	AArch64	TD	next_suggestion	CPU	10,372	[ "}" ]	[ "bits", "<", "<NUM_LIT>", ">", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]
GCC	pa	MD	stmt_completion	CPU	10,373	[ ")", "(", "nil", ")", "]", ")" ]	[ "(", "define_delay", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "[", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "nil" ]
GCC	m32r	MD	stmt_completion	MPU	10,374	[ "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]	[ "(", "define_split", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "ior", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "ior", ":", "SI", "(", "match_dup" ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,375	[ "}" ]	[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isIndirectBranch", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	10,376	[ ",", "Subtarget", "(", "TT", ",", "CPU", ",", "FS", ",", "*", "this", ")", "{" ]	[ "SystemZTargetMachine", "::", "SystemZTargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", ",", "StringRef", "CPU", ",", "StringRef", "FS", ",", "const", "TargetOptions", "&", "Options", ",", "Optional", "<", "Reloc", "::", "Model", ">", "RM", ",", "CodeModel", "::", "Model", "CM", ",", "CodeGenOpt", "::", "Level", "OL", ")", ":", "LLVMTargetMachine", "(", "T", ",", "computeDataLayout", "(", "TT", ",", "CPU", ",", "FS", ")", ",", "TT", ",", "CPU", ",", "FS", ",", "Options", ",", "getEffectiveRelocModel", "(", "RM", ")", ",", "CM", ",", "OL", ")", ",", "TLOF", "(", "make_unique", "<", "TargetLoweringObjectFileELF", ">", "(", ")", ")" ]
LLVM	ARM	CPP	next_suggestion	CPU	10,377	[ "AllowsUnalignedMem", "=", "true", ";" ]	[ "default", ":", "if", "(", "(", "isTargetIOS", "(", ")", "&&", "isMClass", "(", ")", ")", "\|\|", "(", "TargetTriple", ".", "isOSBinFormatMachO", "(", ")", "&&", "TargetTriple", ".", "getOS", "(", ")", "==", "Triple", "::", "UnknownOS", ")", ")", "TargetABI", "=", "ARM_ABI_AAPCS", ";", "else", "TargetABI", "=", "ARM_ABI_APCS", ";", "break", ";", "}", "}", "if", "(", "isAAPCS_ABI", "(", ")", ")", "stackAlignment", "=", "<NUM_LIT>", ";", "if", "(", "isTargetNaCl", "(", ")", ")", "stackAlignment", "=", "<NUM_LIT>", ";", "UseMovt", "=", "hasV6T2Ops", "(", ")", "&&", "ArmUseMOVT", ";", "if", "(", "isTargetMachO", "(", ")", ")", "{", "IsR9Reserved", "=", "ReserveR9", "\|", "!", "HasV6Ops", ";", "SupportsTailCall", "=", "!", "isTargetIOS", "(", ")", "\|\|", "!", "getTargetTriple", "(", ")", ".", "isOSVersionLT", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "}", "else", "{", "IsR9Reserved", "=", "ReserveR9", ";", "SupportsTailCall", "=", "!", "isThumb1Only", "(", ")", ";", "}", "if", "(", "!", "isThumb", "(", ")", "\|\|", "hasThumb2", "(", ")", ")", "PostRAScheduler", "=", "true", ";", "switch", "(", "Align", ")", "{", "case", "DefaultAlign", ":", "AllowsUnalignedMem", "=", "(", "hasV7Ops", "(", ")", "&&", "(", "isTargetLinux", "(", ")", "\|\|", "isTargetNaCl", "(", ")", "\|\|", "isTargetNetBSD", "(", ")", ")", ")", "\|\|", "(", "hasV6Ops", "(", ")", "&&", "(", "isTargetMachO", "(", ")", "\|\|", "isTargetNetBSD", "(", ")", ")", ")", ";", "break", ";", "case", "StrictAlign", ":", "AllowsUnalignedMem", "=", "false", ";", "break", ";", "case", "NoStrictAlign", ":" ]
LLVM	X86	CPP	next_suggestion	CPU	10,378	[ "return", "false", ";" ]	[ "State", ".", "PrefixSaved", "=", "Opc", ";", "return", "true", ";", "case", "X86", "::", "CALLpcrel32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitDirectCall", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "CALL64pcrel32", ":", "case", "X86", "::", "NACL_CALL64d", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitDirectCall", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_CALL32r", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_CALL64r", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_JMP32r", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_JMP64r", ":", "case", "X86", "::", "NACL_JMP64z", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RET32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitRet", "(", "STI", ",", "NULL", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RET64", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitRet", "(", "STI", ",", "NULL", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RETI32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitRet", "(", "STI", ",", "&", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ASPi8", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "ADD32ri8", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ASPi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "ADD32ri", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_SSPi8", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "SUB32ri8", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_SSPi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "SUB32ri", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ANDSPi8", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "AND32ri8", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ANDSPi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "AND32ri", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_SPADJi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPAdj", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTBPm", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "EBP", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTBPr", ":", "case", "X86", "::", "NACL_RESTBPrz", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "EBP", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTSPm", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "ESP", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTSPr", ":", "case", "X86", "::", "NACL_RESTSPrz", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "ESP", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "}", "unsigned", "IndexOpPosition", ";", "MCInst", "SandboxedInst", "=", "Inst", ";", "if", "(", "SandboxMemoryRef", "(", "&", "SandboxedInst", ",", "&", "IndexOpPosition", ")", ")", "{", "unsigned", "PrefixLocal", "=", "State", ".", "PrefixSaved", ";", "State", ".", "PrefixSaved", "=", "<NUM_LIT>", ";", "if", "(", "PrefixLocal", "\|\|", "!", "FlagUseZeroBasedSandbox", ")", "Out", ".", "EmitBundleLock", "(", "false", ")", ";", "HandleMemoryRefTruncation", "(", "STI", ",", "&", "SandboxedInst", ",", "IndexOpPosition", ",", "Out", ")", ";", "ShortenMemoryRef", "(", "&", "SandboxedInst", ",", "IndexOpPosition", ")", ";", "if", "(", "PrefixLocal", ")", "EmitPrefix", "(", "STI", ",", "PrefixLocal", ",", "Out", ",", "State", ")", ";", "Out", ".", "EmitInstruction", "(", "SandboxedInst", ",", "STI", ")", ";", "if", "(", "PrefixLocal", "\|\|", "!", "FlagUseZeroBasedSandbox", ")", "Out", ".", "EmitBundleUnlock", "(", ")", ";", "return", "true", ";", "}", "if", "(", "State", ".", "PrefixSaved", ")", "{", "unsigned", "PrefixLocal", "=", "State", ".", "PrefixSaved", ";", "State", ".", "PrefixSaved", "=", "<NUM_LIT>", ";", "Out", ".", "EmitBundleLock", "(", "false", ")", ";", "EmitPrefix", "(", "STI", ",", "PrefixLocal", ",", "Out", ",", "State", ")", ";", "Out", ".", "EmitInstruction", "(", "Inst", ",", "STI", ")", ";", "Out", ".", "EmitBundleUnlock", "(", ")", ";", "return", "true", ";", "}" ]
LLVM	PowerPC	TD	program_repair	CPU	10,379	[ "<FIXS>", "[", "(", "set", "f64", ":", "$", "frD", ",", "(", "PPCany_fctidz", "f64", ":", "$", "frB", ")", ")", "]", ">", ",", "isPPC64", ";", "<FIXE>" ]	[ "[", "]", ">", ",", "isPPC64", ";", "defm", "FCTIDZ", ":", "XForm_26r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "f8rc", ":", "$", "frD", ")", ",", "(", "ins", "f8rc", ":", "$", "frB", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IIC_FPGeneral", ",", "<BUGS>", "[", "(", "set", "f64", ":", "$", "frD", ",", "(", "PPCfctidz", "f64", ":", "$", "frB", ")", ")", "]", ">", ",", "isPPC64", ";", "<BUGE>", "defm", "FCFIDU", ":", "XForm_26r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "f8rc", ":", "$", "frD", ")", ",", "(", "ins", "f8rc", ":", "$", "frB", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IIC_FPGeneral", "," ]
LLVM	SystemZ	CPP	stmt_completion	CPU	10,380	[ ")", ";" ]	[ "OperandMatchResultTy", "parseBDXAddr64", "(", "OperandVector", "&", "Operands", ")", "{", "return", "parseAddress", "(", "Operands", ",", "BDXMem", ",", "GR64Reg" ]
GCC	mn10300	MD	stmt_completion	MPU	10,381	[ "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]	[ "(", "fma", ":", "SF", "(", "neg", ":", "SF", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "SF", "(", "match_operand", ":", "SF", "<NUM_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	10,382	[ "(", ")", "{" ]	[ "FunctionPass", "*", "llvm", "::", "createX86MaxStackAlignmentHeuristicPass" ]
GCC	rs6000	MD	next_suggestion	CPU	10,383	[ "<STR_LIT>" ]	[ "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	10,384	[ "return", "TryCand", ".", "Reason", "!=", "NoCand", ";" ]	[ "TryCand", ".", "Reason", "=", "NodeOrder", ";", "return", "true", ";", "}", "if", "(", "tryLess", "(", "Top", ".", "getLatencyStallCycles", "(", "TryCand", ".", "SU", ")", ",", "Top", ".", "getLatencyStallCycles", "(", "Cand", ".", "SU", ")", ",", "TryCand", ",", "Cand", ",", "Stall", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "tryGreater", "(", "TryCand", ".", "SU", "==", "DAG", "->", "getNextClusterSucc", "(", ")", ",", "Cand", ".", "SU", "==", "DAG", "->", "getNextClusterSucc", "(", ")", ",", "TryCand", ",", "Cand", ",", "Cluster", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "tryLess", "(", "TryCand", ".", "ResDelta", ".", "CritResources", ",", "Cand", ".", "ResDelta", ".", "CritResources", ",", "TryCand", ",", "Cand", ",", "ResourceReduce", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "tryGreater", "(", "TryCand", ".", "ResDelta", ".", "DemandedResources", ",", "Cand", ".", "ResDelta", ".", "DemandedResources", ",", "TryCand", ",", "Cand", ",", "ResourceDemand", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "Cand", ".", "Policy", ".", "ReduceLatency", "&&", "tryLatency", "(", "TryCand", ",", "Cand", ",", "Top", ")", ")", "{" ]
LLVM	SPIRV	CPP	next_suggestion	Virtual ISA	10,385	[ "}" ]	[ "for", "(", "const", "auto", "cap", ":", "ToAdd", ")", "{", "if", "(", "Caps", ".", "insert", "(", "cap", ")", ".", "second", ")", "{", "addCaps", "(", "Caps", ",", "getSymbolicOperandCapabilities", "(", "OperandCategory", "::", "CapabilityOperand", ",", "cap", ")", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,386	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	10,387	[ "::", "MOVi16", ";" ]	[ "bool", "DstIsDead", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "bool", "isCC", "=", "Opcode", "==", "ARM", "::", "MOVCCi32imm", "\|\|", "Opcode", "==", "ARM", "::", "t2MOVCCi32imm", ";", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "isCC", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "MachineInstrBuilder", "LO16", ",", "HI16", ";", "if", "(", "!", "STI", "->", "hasV6T2Ops", "(", ")", "&&", "(", "Opcode", "==", "ARM", "::", "MOVi32imm", "\|\|", "Opcode", "==", "ARM", "::", "MOVCCi32imm", ")", ")", "{", "LO16", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "MOVi", ")", ",", "DstReg", ")", ";", "HI16", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "ORRri", ")", ")", ".", "addReg", "(", "DstReg", ",", "RegState", "::", "Define", "\|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstReg", ")", ";", "assert", "(", "MO", ".", "isImm", "(", ")", "&&", "<STR_LIT>", "MOVi32imm w/ non-immediate source operand!", "<STR_LIT>", ")", ";", "unsigned", "ImmVal", "=", "(", "unsigned", ")", "MO", ".", "getImm", "(", ")", ";", "unsigned", "SOImmValV1", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "ImmVal", ")", ";", "unsigned", "SOImmValV2", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "ImmVal", ")", ";", "LO16", "=", "LO16", ".", "addImm", "(", "SOImmValV1", ")", ";", "HI16", "=", "HI16", ".", "addImm", "(", "SOImmValV2", ")", ";", "LO16", "->", "setMemRefs", "(", "MI", ".", "memoperands_begin", "(", ")", ",", "MI", ".", "memoperands_end", "(", ")", ")", ";", "HI16", "->", "setMemRefs", "(", "MI", ".", "memoperands_begin", "(", ")", ",", "MI", ".", "memoperands_end", "(", ")", ")", ";", "LO16", ".", "addImm", "(", "Pred", ")", ".", "addReg", "(", "PredReg", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "HI16", ".", "addImm", "(", "Pred", ")", ".", "addReg", "(", "PredReg", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "TransferImpOps", "(", "MI", ",", "LO16", ",", "HI16", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "return", ";", "}", "unsigned", "LO16Opc", "=", "<NUM_LIT>", ";", "unsigned", "HI16Opc", "=", "<NUM_LIT>", ";", "if", "(", "Opcode", "==", "ARM", "::", "t2MOVi32imm", "\|\|", "Opcode", "==", "ARM", "::", "t2MOVCCi32imm", ")", "{", "LO16Opc", "=", "ARM", "::", "t2MOVi16", ";", "HI16Opc", "=", "ARM", "::", "t2MOVTi16", ";", "}", "else", "{", "LO16Opc", "=", "ARM" ]
LLVM	Alpha	TD	stmt_completion	MPU	10,388	[ ")", "]", ",", "s_fadd", ">", ";" ]	[ "def", "CPYST", ":", "FPForm", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "F8RC", ":", "$", "RC", ",", "(", "fcopysign", "F8RC", ":", "$", "RB", ",", "F8RC", ":", "$", "RA", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	10,389	[ ",", "Alignment", ")", ";" ]	[ "return", "forceScalarizeMaskedGather", "(", "VTy" ]
LLVM	ARM	CPP	stmt_completion	CPU	10,390	[ "Subtarget", ")", ")", "return", "Result", ";" ]	[ "if", "(", "SDValue", "Result", "=", "AddCombineToVPADD", "(", "N", ",", "N0", ",", "N1", ",", "DCI", ",", "Subtarget", ")", ")", "return", "Result", ";", "if", "(", "SDValue", "Result", "=", "AddCombineVUZPToVPADDL", "(", "N", ",", "N0", ",", "N1", ",", "DCI", "," ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,391	[ "let", "cofRelax2", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicateLate", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";" ]
LLVM	X86	TD	stmt_completion	CPU	10,392	[ ":", "$", "src", ",", "(", "i32", "<NUM_LIT>", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "v4f32", "(", "fceil", "VR128", ":", "$", "src", ")", ")", ",", "(", "ROUNDPSr", "VR128" ]
LLVM	Mips	CPP	next_suggestion	CPU	10,393	[ "return", "TargetLoweringObjectFileELF", "::", "SelectSectionForGlobal", "(", "GO", ",", "Kind", ",", "TM", ")", ";" ]	[ "MCSection", "", "MipsTargetObjectFile", "::", "SelectSectionForGlobal", "(", "const", "GlobalObject", "", "GO", ",", "SectionKind", "Kind", ",", "const", "TargetMachine", "&", "TM", ")", "const", "{", "if", "(", "Kind", ".", "isBSS", "(", ")", "&&", "IsGlobalInSmallSection", "(", "GO", ",", "TM", ",", "Kind", ")", ")", "return", "SmallBSSSection", ";", "if", "(", "Kind", ".", "isData", "(", ")", "&&", "IsGlobalInSmallSection", "(", "GO", ",", "TM", ",", "Kind", ")", ")", "return", "SmallDataSection", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	10,394	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	10,395	[ "Register", "CurrentLaneOpRegHi", "=", "MRI", ".", "createGenericVirtualRegister", "(", "S32", ")", ";" ]	[ "LoopBB", "->", "addSuccessor", "(", "LoopBB", ")", ";", "RemainderBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "&", "MBB", ")", ";", "RemainderBB", "->", "splice", "(", "RemainderBB", "->", "begin", "(", ")", ",", "&", "MBB", ",", "Range", ".", "end", "(", ")", ",", "MBB", ".", "end", "(", ")", ")", ";", "MBB", ".", "addSuccessor", "(", "LoopBB", ")", ";", "RestoreExecBB", "->", "addSuccessor", "(", "RemainderBB", ")", ";", "B", ".", "setInsertPt", "(", "", "LoopBB", ",", "LoopBB", "->", "end", "(", ")", ")", ";", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "PHI", ")", ".", "addDef", "(", "PhiExec", ")", ".", "addReg", "(", "InitSaveExecReg", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "NewExec", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "for", "(", "auto", "Result", ":", "zip", "(", "InitResultRegs", ",", "ResultRegs", ",", "PhiRegs", ")", ")", "{", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "G_PHI", ")", ".", "addDef", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "}", "const", "DebugLoc", "&", "DL", "=", "B", ".", "getDL", "(", ")", ";", "MachineInstr", "&", "FirstInst", "=", "", "Range", ".", "begin", "(", ")", ";", "LoopBB", "->", "splice", "(", "LoopBB", "->", "end", "(", ")", ",", "&", "MBB", ",", "Range", ".", "begin", "(", ")", ",", "MBB", ".", "end", "(", ")", ")", ";", "MachineBasicBlock", "::", "iterator", "NewBegin", "=", "FirstInst", ".", "getIterator", "(", ")", ";", "auto", "NewEnd", "=", "LoopBB", "->", "end", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "I", "=", "Range", ".", "begin", "(", ")", ";", "B", ".", "setInsertPt", "(", "", "LoopBB", ",", "I", ")", ";", "Register", "CondReg", ";", "assert", "(", "std", "::", "distance", "(", "NewBegin", ",", "NewEnd", ")", "==", "OrigRangeSize", ")", ";", "for", "(", "MachineInstr", "&", "MI", ":", "make_range", "(", "NewBegin", ",", "NewEnd", ")", ")", "{", "for", "(", "MachineOperand", "&", "Op", ":", "MI", ".", "uses", "(", ")", ")", "{", "if", "(", "!", "Op", ".", "isReg", "(", ")", "\|\|", "Op", ".", "isDef", "(", ")", ")", "continue", ";", "Register", "OldReg", "=", "Op", ".", "getReg", "(", ")", ";", "if", "(", "!", "SGPROperandRegs", ".", "count", "(", "OldReg", ")", ")", "continue", ";", "auto", "OldVal", "=", "WaterfalledRegMap", ".", "find", "(", "OldReg", ")", ";", "if", "(", "OldVal", "!=", "WaterfalledRegMap", ".", "end", "(", ")", ")", "{", "Op", ".", "setReg", "(", "OldVal", "->", "second", ")", ";", "continue", ";", "}", "Register", "OpReg", "=", "Op", ".", "getReg", "(", ")", ";", "LLT", "OpTy", "=", "MRI", ".", "getType", "(", "OpReg", ")", ";", "const", "RegisterBank", "", "OpBank", "=", "getRegBank", "(", "OpReg", ",", "MRI", ",", "", "TRI", ")", ";", "if", "(", "OpBank", "!=", "&", "AMDGPU", "::", "VGPRRegBank", ")", "{", "B", ".", "setMBB", "(", "MBB", ")", ";", "OpReg", "=", "B", ".", "buildCopy", "(", "OpTy", ",", "OpReg", ")", ".", "getReg", "(", "<NUM_LIT>", ")", ";", "MRI", ".", "setRegBank", "(", "OpReg", ",", "AMDGPU", "::", "VGPRRegBank", ")", ";", "B", ".", "setInstr", "(", "", "I", ")", ";", "}", "unsigned", "OpSize", "=", "OpTy", ".", "getSizeInBits", "(", ")", ";", "if", "(", "OpSize", "==", "<NUM_LIT>", ")", "{", "Register", "CurrentLaneOpReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_32_XM0RegClass", ")", ";", "MRI", ".", "setType", "(", "CurrentLaneOpReg", ",", "OpTy", ")", ";", "constrainGenericRegister", "(", "OpReg", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "MRI", ")", ";", "BuildMI", "(", "", "LoopBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", ",", "CurrentLaneOpReg", ")", ".", "addReg", "(", "OpReg", ")", ";", "Register", "NewCondReg", "=", "MRI", ".", "createVirtualRegister", "(", "WaveRC", ")", ";", "bool", "First", "=", "CondReg", "==", "AMDGPU", "::", "NoRegister", ";", "if", "(", "First", ")", "CondReg", "=", "NewCondReg", ";", "B", ".", "buildInstr", "(", "AMDGPU", "::", "V_CMP_EQ_U32_e64", ")", ".", "addDef", "(", "NewCondReg", ")", ".", "addReg", "(", "CurrentLaneOpReg", ")", ".", "addReg", "(", "OpReg", ")", ";", "Op", ".", "setReg", "(", "CurrentLaneOpReg", ")", ";", "if", "(", "!", "First", ")", "{", "Register", "AndReg", "=", "MRI", ".", "createVirtualRegister", "(", "WaveRC", ")", ";", "B", ".", "buildInstr", "(", "WaveAndOpc", ")", ".", "addDef", "(", "AndReg", ")", ".", "addReg", "(", "NewCondReg", ")", ".", "addReg", "(", "CondReg", ")", ";", "CondReg", "=", "AndReg", ";", "}", "}", "else", "{", "LLT", "S32", "=", "LLT", "::", "scalar", "(", "<NUM_LIT>", ")", ";", "SmallVector", "<", "Register", ",", "<NUM_LIT>", ">", "ReadlanePieces", ";", "bool", "Is64", "=", "OpSize", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ";", "unsigned", "UnmergeTySize", "=", "Is64", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "CmpOp", "=", "Is64", "?", "AMDGPU", "::", "V_CMP_EQ_U64_e64", ":", "AMDGPU", "::", "V_CMP_EQ_U32_e64", ";", "B", ".", "setMBB", "(", "MBB", ")", ";", "unsigned", "NumPieces", "=", "OpSize", "/", "UnmergeTySize", ";", "SmallVector", "<", "Register", ",", "<NUM_LIT>", ">", "UnmergePieces", ";", "if", "(", "NumPieces", "==", "<NUM_LIT>", ")", "{", "UnmergePieces", ".", "push_back", "(", "OpReg", ")", ";", "}", "else", "{", "LLT", "UnmergeTy", "=", "LLT", "::", "scalar", "(", "UnmergeTySize", ")", ";", "MachineInstrBuilder", "Unmerge", "=", "B", ".", "buildUnmerge", "(", "UnmergeTy", ",", "OpReg", ")", ";", "for", "(", "unsigned", "PieceIdx", "=", "<NUM_LIT>", ";", "PieceIdx", "!=", "NumPieces", ";", "++", "PieceIdx", ")", "UnmergePieces", ".", "push_back", "(", "Unmerge", ".", "getReg", "(", "PieceIdx", ")", ")", ";", "}", "B", ".", "setInstr", "(", "", "I", ")", ";", "for", "(", "Register", "UnmergePiece", ":", "UnmergePieces", ")", "{", "Register", "CurrentLaneOpReg", ";", "if", "(", "Is64", ")", "{", "Register", "CurrentLaneOpRegLo", "=", "MRI", ".", "createGenericVirtualRegister", "(", "S32", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	10,396	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_addsat", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_61830035", ",", "TypeALU32_3op", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	10,397	[ ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>" ]
LLVM	Mips	CPP	next_suggestion	CPU	10,398	[ "case", "Mips", "::", "JalOneReg", ":" ]	[ "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unimplemented expansion", "<STR_LIT>", ")", ";", "case", "Mips", "::", "LoadImm32", ":", "return", "expandLoadImm", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "LoadImm64", ":", "if", "(", "!", "isGP64bit", "(", ")", ")", "{", "Error", "(", "IDLoc", ",", "<STR_LIT>", "instruction requires a 64-bit architecture", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "return", "expandLoadImm", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "LoadAddrImm32", ":", "return", "expandLoadAddressImm", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "LoadAddrReg32", ":", "return", "expandLoadAddressReg", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "B_MM_Pseudo", ":", "return", "expandUncondBranchMMPseudo", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "SWM_MM", ":", "case", "Mips", "::", "LWM_MM", ":", "return", "expandLoadStoreMultiple", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	10,399	[ "Inst", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "src", ")", ",", "ARMVCCThen", ",", "(", "VTI", ".", "Pred", "VCCR", ":", "$", "pred", ")", ",", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "inactive", ")", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "VTI", ".", "Vec", "(", "int_arm_mve_vrev_predicated", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "src", ")", ",", "revbits", ",", "(", "VTI", ".", "Pred", "VCCR", ":", "$", "pred", ")", ",", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "inactive", ")", ")", ")", ",", "(", "VTI", ".", "Vec", "(" ]

LLVM

PowerPC

TD

stmt_completion

CPU

10,300

[ "<STR_LIT>", ",", "SDTIntShiftOp", ">", ";" ]

[ "def", "PPCsrl", ":", "SDNode", "<" ]

LLVM

MSP430

CPP

next_suggestion

MPU

10,301

[ "}" ]

[ "O", "<<", "Disp", ".", "getImm", "(", ")", ";", "}", "if", "(", "(", "Base", ".", "getReg", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "(", "Base", ".", "getReg", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "O", "<<", "'", "(", "'", "<<", "getRegisterName", "(", "Base", ".", "getReg", "(", ")", ")", "<<", "'", ")", "'", ";" ]

GCC

i386

CPP

stmt_completion

CPU

10,302

[ "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_srlv_epi16", "(", "_", "_", "m128i", "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_psrlv8hi_mask", "(", "(", "_", "_", "v8hi", ")", "_", "_", "A", ",", "(", "_", "_", "v8hi", ")", "_", "_", "B", ",", "(", "_", "_", "v8hi", ")", "_", "mm_setzero_hi", "(", ")", ",", "(", "_", "_" ]

LLVM

Hexagon

TD

stmt_completion

DSP

10,303

[ "<NUM_LIT>", ";" ]

[ "def", "A2_tfrfnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_05c070ec", ",", "TypeALU32_2op", ">", ",", "PredNewRel", ",", "ImmRegRel", "{", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=" ]

LLVM

AArch64

CPP

next_suggestion

CPU

10,304

[ "return", "Offset", ";" ]

[ "bool", "UseFP", "=", "false", ";", "if", "(", "AFI", "->", "hasStackFrame", "(", ")", ")", "{", "if", "(", "isFixed", ")", "{", "UseFP", "=", "hasFP", "(", "MF", ")", ";", "}", "else", "if", "(", "hasFP", "(", "MF", ")", "&&", "!", "RegInfo", "->", "hasBasePointer", "(", "MF", ")", ")", "{", "if", "(", "PreferFP", "||", "MFI", "->", "hasVarSizedObjects", "(", ")", "||", "FPOffset", ">=", "<NUM_LIT>", "||", "(", "FPOffset", ">=", "-", "<NUM_LIT>", "&&", "Offset", ">", "-", "FPOffset", ")", ")", "UseFP", "=", "true", ";", "}", "}", "if", "(", "UseFP", ")", "{", "FrameReg", "=", "RegInfo", "->", "getFrameRegister", "(", "MF", ")", ";", "return", "FPOffset", ";", "}", "if", "(", "RegInfo", "->", "hasBasePointer", "(", "MF", ")", ")", "FrameReg", "=", "RegInfo", "->", "getBaseRegister", "(", ")", ";", "else", "{", "FrameReg", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "canUseRedZone", "(", "MF", ")", ")", "Offset", "-=", "AFI", "->", "getLocalStackSize", "(", ")", ";", "}" ]

LLVM

AArch64

TD

stmt_completion

CPU

10,305

[ "}", "=", "<NUM_LIT>", ";" ]

[ "def", "_2D", ":", "N2VShift_RQ", "<", "<NUM_LIT>", ",", "u", ",", "opcode", ",", "asmop", ",", "<STR_LIT>", ",", "VPR128", ",", "v2i64", ",", "shl_imm64", ",", "OpNode", ">", "{", "let", "Inst", "{", "<NUM_LIT>" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

10,306

[ "std", "::", "tie", "(", "Lo1", ",", "Hi1", ")", "=", "DAG", ".", "SplitVectorOperand", "(", "Op", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";" ]

[ "assert", "(", "VT", "==", "MVT", "::", "v4i16", "||", "VT", "==", "MVT", "::", "v4f16", "||", "VT", "==", "MVT", "::", "v4f32", "||", "VT", "==", "MVT", "::", "v8f32", "||", "VT", "==", "MVT", "::", "v16f32", "||", "VT", "==", "MVT", "::", "v32f32", ")", ";", "SDValue", "Lo0", ",", "Hi0", ";", "std", "::", "tie", "(", "Lo0", ",", "Hi0", ")", "=", "DAG", ".", "SplitVectorOperand", "(", "Op", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Lo1", ",", "Hi1", ";" ]

GCC

i386

MD

stmt_completion

CPU

10,307

[ "<STR_LIT>", ")" ]

[ "(", "any_extend", ":", "V2DI", "(", "match_operand", ":", "V2HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>" ]

LLVM

X86

CPP

program_repair

CPU

10,308

[ "<FIXS>", "SDValue", "Bias", "=", "DAG", ".", "getConstantFP", "(", "BitsToDouble", "(", "<NUM_LIT>", "ULL", ")", ",", "dl", ",", "<FIXE>" ]

[ "SelectionDAG", "&", "DAG", ")", "const", "{", "SDLoc", "dl", "(", "Op", ")", ";", "<BUGS>", "SDValue", "Bias", "=", "DAG", ".", "getConstantFP", "(", "BitsToDouble", "(", "<NUM_LIT>", "ULL", ")", ",", "<BUGE>", "MVT", "::", "f64", ")", ";" ]

LLVM

AMDGPU

TD

next_suggestion

GPU

10,309

[ "let", "COUNT_3", "=", "CNT", "{", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "CNT", ";", "let", "CF_INST", "=", "inst", ";", "let", "BARRIER", "=", "<NUM_LIT>", ";", "let", "CF_CONST", "=", "<NUM_LIT>", ";", "let", "VALID_PIXEL_MODE", "=", "<NUM_LIT>", ";", "let", "COND", "=", "<NUM_LIT>", ";", "let", "COUNT", "=", "CNT", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "CALL_COUNT", "=", "<NUM_LIT>", ";" ]

LLVM

R600

CPP

next_suggestion

GPU

10,310

[ "if", "(", "Dep", ".", "getKind", "(", ")", "==", "SDep", "::", "Anti", ")", "continue", ";" ]

[ "unsigned", "PredI", "=", "(", "OpI", ">", "-", "<NUM_LIT>", ")", "?", "MII", "->", "getOperand", "(", "OpI", ")", ".", "getReg", "(", ")", ":", "<NUM_LIT>", ",", "PredJ", "=", "(", "OpJ", ">", "-", "<NUM_LIT>", ")", "?", "MIJ", "->", "getOperand", "(", "OpJ", ")", ".", "getReg", "(", ")", ":", "<NUM_LIT>", ";", "if", "(", "PredI", "!=", "PredJ", ")", "return", "false", ";", "if", "(", "SUJ", "->", "isSucc", "(", "SUI", ")", ")", "{", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "SUJ", "->", "Succs", ".", "size", "(", ")", ";", "i", "<", "e", ";", "++", "i", ")", "{", "const", "SDep", "&", "Dep", "=", "SUJ", "->", "Succs", "[", "i", "]", ";", "if", "(", "Dep", ".", "getSUnit", "(", ")", "!=", "SUI", ")", "continue", ";" ]

GCC

aarch64

CPP

program_repair

CPU

10,311

[ "<FIXS>", "{", "allocno", "->", "end_point", "=", "m_current_point", ";", "allocno", "->", "last_def_point", "=", "START_OF_REGION", ";", "}", "<FIXE>" ]

[ "{", "bitmap_set_bit", "(", "m_live_allocnos", ",", "allocno", "->", "id", ")", ";", "if", "(", "allocno", "->", "end_point", ">", "m_current_point", ")", "<BUGS>", "allocno", "->", "end_point", "=", "m_current_point", ";", "<BUGE>", "allocno", "->", "start_point", "=", "m_current_point", ";", "allocno", "->", "is_copy_dest", "=", "false", ";", "allocno", "->", "is_strong_copy_dest", "=", "false", ";", "}" ]

LLVM

ARM

TD

program_repair

CPU

10,312

[ "<FIXS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_Issue0", ",", "A9_Issue1", "]", ",", "<NUM_LIT>", ">", ",", "<FIXE>" ]

[ "InstrItinData", "IIC_fpMAC32", ",", "[", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsVFP", "]", ",", "<NUM_LIT>", ",", "Required", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsN", "]", ",", "<NUM_LIT>", ",", "Reserved", ">", ",", "<BUGS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_Pipe1", "]", ">", ",", "<BUGE>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_MUX0", "]", ",", "<NUM_LIT>", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_NPipe", "]", ">", "]", ",", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", "," ]

LLVM

AArch64

CPP

next_suggestion

CPU

10,313

[ "return", "SDValue", "(", ")", ";" ]

[ "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "if", "(", "VT", "!=", "MVT", "::", "i32", "&&", "VT", "!=", "MVT", "::", "i64", ")", "return", "SDValue", "(", ")", ";", "SDValue", "N0", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "N0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BSWAP", ")", "{", "SDLoc", "DL", "(", "N", ")", ";", "SDValue", "N1", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "N00", "=", "N0", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "ConstantSDNode", "*", "C", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "N1", ")", ")", "{", "uint64_t", "ShiftAmt", "=", "C", "->", "getZExtValue", "(", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i32", "&&", "ShiftAmt", "==", "<NUM_LIT>", "&&", "DAG", ".", "MaskedValueIsZero", "(", "N00", ",", "APInt", "::", "getHighBitsSet", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ROTR", ",", "DL", ",", "VT", ",", "N0", ",", "N1", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i64", "&&", "ShiftAmt", "==", "<NUM_LIT>", "&&", "DAG", ".", "MaskedValueIsZero", "(", "N00", ",", "APInt", "::", "getHighBitsSet", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "ROTR", ",", "DL", ",", "VT", ",", "N0", ",", "N1", ")", ";", "}", "}" ]

LLVM

ARM

CPP

stmt_completion

CPU

10,314

[ "DestReg", ",", "SrcReg", ",", "DestRC", ",", "SrcRC", ")", ";" ]

[ "if", "(", "I", "!=", "MBB", ".", "end", "(", ")", ")", "DL", "=", "I", "->", "getDebugLoc", "(", ")", ";", "if", "(", "DestRC", "==", "ARM", "::", "GPRRegisterClass", "&&", "SrcRC", "==", "ARM", "::", "GPRRegisterClass", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "tMOVgpr2gpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "true", ";", "}", "else", "if", "(", "DestRC", "==", "ARM", "::", "GPRRegisterClass", "&&", "SrcRC", "==", "ARM", "::", "tGPRRegisterClass", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "tMOVtgpr2gpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "true", ";", "}", "else", "if", "(", "DestRC", "==", "ARM", "::", "tGPRRegisterClass", "&&", "SrcRC", "==", "ARM", "::", "GPRRegisterClass", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "ARM", "::", "tMOVgpr2tgpr", ")", ",", "DestReg", ")", ".", "addReg", "(", "SrcReg", ")", ";", "return", "true", ";", "}", "return", "ARMBaseInstrInfo", "::", "copyRegToReg", "(", "MBB", ",", "I", "," ]

GCC

i386

MD

program_repair

CPU

10,315

[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "V8HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "V8HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "ss_plus", ":", "V8HI", "(", "mult", ":", "V8HI", "(", "zero_extend", ":", "V8HI", "(", "vec_select", ":", "V8QI", "<BUGS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "(", "sign_extend", ":", "V8HI", "(", "vec_select", ":", "V8QI", "<BUGS>", "(", "match_operand", ":", "V16QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")" ]

LLVM

AArch64

CPP

next_suggestion

CPU

10,316

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

[ "}", ";", "EVT", "EltTy", "=", "UnpkOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ".", "getVectorElementType", "(", ")", ";", "if", "(", "MaskAndTypeMatch", "(", "EltTy", ")", ")", "return", "Src", ";", "auto", "MaskedLoadOp", "=", "dyn_cast", "<", "MaskedLoadSDNode", ">", "(", "UnpkOp", ")", ";", "if", "(", "MaskedLoadOp", "&&", "(", "MaskedLoadOp", "->", "getExtensionType", "(", ")", "==", "ISD", "::", "ZEXTLOAD", "||", "MaskedLoadOp", "->", "getExtensionType", "(", ")", "==", "ISD", "::", "EXTLOAD", ")", ")", "{", "EVT", "EltTy", "=", "MaskedLoadOp", "->", "getMemoryVT", "(", ")", ".", "getVectorElementType", "(", ")", ";", "if", "(", "MaskAndTypeMatch", "(", "EltTy", ")", ")", "return", "Src", ";", "}", "APInt", "Mask", "=", "C", "->", "getAPIntValue", "(", ")", ".", "trunc", "(", "EltTy", ".", "getSizeInBits", "(", ")", ")", ";", "Dup", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SPLAT_VECTOR", ",", "DL", ",", "UnpkOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "DAG", ".", "getConstant", "(", "Mask", ".", "zextOrTrunc", "(", "<NUM_LIT>", ")", ",", "DL", ",", "MVT", "::", "i32", ")", ")", ";", "SDValue", "And", "=", "DAG", ".", "getNode", "(", "ISD", "::", "AND", ",", "DL", ",", "UnpkOp", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "UnpkOp", ",", "Dup", ")", ";", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ",", "And", ")", ";", "}", "if", "(", "DCI", ".", "isBeforeLegalizeOps", "(", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "isAllActivePredicate", "(", "DAG", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "isAllActivePredicate", "(", "DAG", ",", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "return", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "EnableCombineMGatherIntrinsics", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Mask", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "Src", ".", "hasOneUse", "(", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "MemVT", ";", "switch", "(", "Opc", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "MemVT", "=", "cast", "<", "VTSDNode", ">", "(", "Src", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getVT", "(", ")", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

LLVM

BPF

CPP

code_generation

Virtual ISA

10,317

[ "void", "BPFMCCodeEmitter", "::", "encodeInstruction", "(", "const", "MCInst", "&", "MI", ",", "raw_ostream", "&", "OS", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "verifyInstructionPredicates", "(", "MI", ",", "computeAvailableFeatures", "(", "STI", ".", "getFeatureBits", "(", ")", ")", ")", ";", "unsigned", "Opcode", "=", "MI", ".", "getOpcode", "(", ")", ";", "support", "::", "endian", "::", "Writer", "OSE", "(", "OS", ",", "IsLittleEndian", "?", "support", "::", "little", ":", "support", "::", "big", ")", ";", "if", "(", "Opcode", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "Opcode", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "uint64_t", "Value", "=", "getBinaryCodeForInstr", "(", "MI", ",", "Fixups", ",", "STI", ")", ";", "OS", "<<", "char", "(", "Value", ">>", "<NUM_LIT>", ")", ";", "if", "(", "IsLittleEndian", ")", "OS", "<<", "char", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "else", "OS", "<<", "char", "(", "SwapBits", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ")", ";", "OSE", ".", "write", "<", "uint16_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint32_t", ">", "(", "Value", "&", "<NUM_LIT>", ")", ";", "const", "MCOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "uint64_t", "Imm", "=", "MO", ".", "isImm", "(", ")", "?", "MO", ".", "getImm", "(", ")", ":", "<NUM_LIT>", ";", "OSE", ".", "write", "<", "uint8_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint8_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint16_t", ">", "(", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint32_t", ">", "(", "Imm", ">>", "<NUM_LIT>", ")", ";", "}", "else", "{", "uint64_t", "Value", "=", "getBinaryCodeForInstr", "(", "MI", ",", "Fixups", ",", "STI", ")", ";", "OS", "<<", "char", "(", "Value", ">>", "<NUM_LIT>", ")", ";", "if", "(", "IsLittleEndian", ")", "OS", "<<", "char", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "else", "OS", "<<", "char", "(", "SwapBits", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ")", ";", "OSE", ".", "write", "<", "uint16_t", ">", "(", "(", "Value", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ";", "OSE", ".", "write", "<", "uint32_t", ">", "(", "Value", "&", "<NUM_LIT>", ")", ";", "}", "}" ]

[ "Encode", "the", "given", "Inst", "to", "bytes", "and", "append", "to", "CB", "." ]

LLVM

X86

CPP

stmt_completion

CPU

10,318

[ ")", "const", "{" ]

[ "SMLoc", "getOffsetLoc", "(" ]

LLVM

Mips

TD

stmt_completion

CPU

10,319

[ "OpNode", "ROWS", ":", "$", "ws", ",", "immZExt5", ":", "$", "m", ")", ")", "]", ";" ]

[ "dag", "OutOperandList", "=", "(", "outs", "ROWD", ":", "$", "wd", ")", ";", "dag", "InOperandList", "=", "(", "ins", "ROWS", ":", "$", "ws", ",", "uimm5", ":", "$", "m", ")", ";", "string", "AsmString", "=", "!", "strconcat", "(", "instr_asm", ",", "<STR_LIT>", ")", ";", "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "ROWD", ":", "$", "wd", ",", "(" ]

LLVM

ARM

CPP

stmt_completion

CPU

10,320

[ ")", ";" ]

[ "DebugLoc", "DL", "=", "Cmp", ".", "getDebugLoc", "(", ")", ";", "if", "(", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "DAG", ".", "getNode", "(", "Opc", ",", "DL", ",", "MVT", "::", "Glue", ",", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "assert", "(", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "<STR_LIT>", "unexpected comparison operation", "<STR_LIT>" ]

GCC

csky

CPP

stmt_completion

CPU

10,321

[ ")", ";" ]

[ "label", "=", "gen_rtx_UNSPEC", "(", "Pmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "labelno", ")", ",", "UNSPEC_TLS_LABEL", ")", ";", "unspec", "=", "gen_rtx_UNSPEC", "(", "Pmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "x", ",", "GEN_INT", "(", "reloc", ")", ",", "label", ")", ",", "UNSPEC_TLS", ")", ";", "tmp", "=", "gen_reg_rtx", "(", "SImode", ")", ";", "emit_move_insn", "(", "reg", ",", "unspec", ")", ";", "emit_move_insn", "(", "tmp", ",", "label", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "reg", ",", "reg", ",", "tmp", ")", ")", ";", "*", "valuep", "=", "emit_library_call_value", "(", "get_tls_get_addr", "(", ")", ",", "NULL_RTX", ",", "LCT_PURE", ",", "Pmode", ",", "reg", ",", "Pmode", ")", ";", "insns", "=", "get_insns", "(", ")", ";", "end_sequence", "(" ]

LLVM

Mips

CPP

next_suggestion

CPU

10,322

[ "}" ]

[ "void", "Mips16TargetLowering", "::", "setMips16HardFloatLibCalls", "(", ")", "{", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "!=", "array_lengthof", "(", "HardFloatLibCalls", ")", ";", "++", "I", ")", "{", "assert", "(", "(", "I", "==", "<NUM_LIT>", "||", "HardFloatLibCalls", "[", "I", "-", "<NUM_LIT>", "]", "<", "HardFloatLibCalls", "[", "I", "]", ")", "&&", "<STR_LIT>", "Array not sorted!", "<STR_LIT>", ")", ";", "if", "(", "HardFloatLibCalls", "[", "I", "]", ".", "Libcall", "!=", "RTLIB", "::", "UNKNOWN_LIBCALL", ")", "setLibcallName", "(", "HardFloatLibCalls", "[", "I", "]", ".", "Libcall", ",", "HardFloatLibCalls", "[", "I", "]", ".", "Name", ")", ";" ]

GCC

epiphany

CPP

stmt_completion

MPU

10,323

[ ";" ]

[ "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmov\\tip,%%low(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "delta", ")", ";", "if", "(", "delta", "&", "~", "<NUM_LIT>", ")", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmovt\\tip,%%high(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "delta", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tadd\\t%s,%s,ip\\n", "<STR_LIT>", ",", "this_name", ",", "this_name", ")", ";", "}", "if", "(", "vcall_offset", "!=", "<NUM_LIT>", ")", "{", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tldr\\tip, [%s]\\n", "<STR_LIT>", ",", "this_name", ")", ";", "if", "(", "vcall_offset", "<", "-", "<NUM_LIT>", "*", "<NUM_LIT>", "||", "vcall_offset", ">", "<NUM_LIT>", "*", "<NUM_LIT>", "||", "(", "vcall_offset", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "{", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmov\\tr16, %%low(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "vcall_offset", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tmovt\\tr16, %%high(%ld)\\n", "<STR_LIT>", ",", "(", "long", ")", "vcall_offset", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tldr\\tip, [ip,r16]\\n", "<STR_LIT>", ")", ";", "}", "else", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tldr\\tip, [ip,%d]\\n", "<STR_LIT>", ",", "(", "int", ")", "vcall_offset", "/", "<NUM_LIT>", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\tadd\\t%s, %s, ip\\n", "<STR_LIT>", ",", "this_name", ",", "this_name", ")", ";", "}", "fname", "=", "XSTR", "(", "XEXP", "(", "DECL_RTL", "(", "function", ")", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "epiphany_is_long_call_p", "(", "XEXP", "(", "DECL_RTL", "(", "function", ")", ",", "<NUM_LIT>", ")", ")", ")", "{", "fputs", "(", "<STR_LIT>", "\\tmov\\tip,%low(", "<STR_LIT>", ",", "file", ")", ";", "assemble_name", "(", "file", ",", "fname", ")", ";", "fputs", "(", "<STR_LIT>", ")\\n\\tmovt\\tip,%high(", "<STR_LIT>", ",", "file", ")", ";", "assemble_name", "(", "file", ",", "fname", ")", ";", "fputs", "(", "<STR_LIT>", ")\\n\\tjr ip\\n", "<STR_LIT>", ",", "file", ")", ";", "}", "else", "{", "fputs", "(", "<STR_LIT>", "\\tb\\t", "<STR_LIT>", ",", "file", ")", ";", "assemble_name", "(", "file", ",", "fname", ")", ";", "fputc", "(", "'", "\\n", "'", ",", "file", ")", ";", "}", "assemble_end_function", "(", "thunk", ",", "fnname", ")" ]

GCC

arm

CPP

stmt_completion

CPU

10,324

[ "_", "a", ")", "{" ]

[ "vreinterpret_bf16_u32", "(", "uint32x2_t", "_" ]

GCC

xtensa

MD

stmt_completion

MPU

10,325

[ ")", "]", ")" ]

[ "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,326

[ "let", "Uses", "=", "[", "CS", "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";" ]

GCC

i386

CPP

stmt_completion

CPU

10,327

[ ",", "_", "_", "imm", ",", "(", "_", "_", "v8hi", ")", "_", "mm_setzero_hi", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_dbpsadbw128_mask", "(", "(", "_", "_", "v16qi", ")", "_", "_", "A", ",", "(", "_", "_", "v16qi", ")", "_", "_", "B" ]

GCC

arm

CPP

stmt_completion

CPU

10,328

[ "b", ",", "mve_pred16_t", "_", "_", "p", ")", "{" ]

[ "_", "_", "arm_vhsubq_x_n_u32", "(", "uint32x4_t", "_", "_", "a", ",", "uint32_t", "_", "_" ]

GCC

mmix

MD

stmt_completion

CPU

10,329

[ "<STR_LIT>", ")" ]

[ "(", "ior", "(", "match_test", "<STR_LIT>", ")", "(", "match_test" ]

GCC

i386

MD

next_suggestion

CPU

10,330

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "[", "(", "set", "(", "mem", ":", "HI", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "mem", ":", "HI", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "P", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "P", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

VE

TD

stmt_completion

CPU

10,331

[ "<STR_LIT>", ";" ]

[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=" ]

LLVM

AVR

CPP

next_suggestion

MPU

10,332

[ "return", "<STR_LIT>", "::", "<STR_LIT>", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "::", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,333

[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P0", "]", ";", "let", "Defs", "=", "[", "P0", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

10,334

[ "TLSReg", "=", "o", ".", "TLSReg", ";" ]

[ "Kind", "=", "o", ".", "Kind", ";", "StartLoc", "=", "o", ".", "StartLoc", ";", "EndLoc", "=", "o", ".", "EndLoc", ";", "IsPPC64", "=", "o", ".", "IsPPC64", ";", "switch", "(", "Kind", ")", "{", "case", "Token", ":", "Tok", "=", "o", ".", "Tok", ";", "break", ";", "case", "Immediate", ":", "Imm", "=", "o", ".", "Imm", ";", "break", ";", "case", "Expression", ":", "Expr", "=", "o", ".", "Expr", ";", "break", ";", "case", "TLSRegister", ":" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

10,335

[ "++", "II", ";" ]

[ "int64_t", "v", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "if", "(", "!", "(", "isUInt", "<", "<NUM_LIT>", ">", "(", "v", ")", "||", "(", "(", "MI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "CMPEQri", "||", "MI", "->", "getOpcode", "(", ")", "==", "Hexagon", "::", "CMPGTri", ")", "&&", "(", "v", "==", "-", "<NUM_LIT>", ")", ")", ")", ")", "return", "false", ";", "}", "unsigned", "cmpReg1", ",", "cmpOp2", "=", "<NUM_LIT>", ";", "cmpReg1", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "secondReg", ")", "{", "cmpOp2", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "if", "(", "secondReg", "&&", "!", "TargetRegisterInfo", "::", "isPhysicalRegister", "(", "cmpOp2", ")", ")", "{", "MachineInstr", "*", "def", "=", "MRI", ".", "getVRegDef", "(", "cmpOp2", ")", ";", "if", "(", "def", "->", "getOpcode", "(", ")", "==", "TargetOpcode", "::", "COPY", ")", "return", "false", ";", "}", "}" ]

LLVM

ARM

CPP

next_suggestion

CPU

10,336

[ "}" ]

[ "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".thumb", "<STR_LIT>", ")", "return", "parseDirectiveThumb", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".thumb_func", "<STR_LIT>", ")", "return", "parseDirectiveThumbFunc", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".code", "<STR_LIT>", ")", "return", "parseDirectiveCode", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "else", "if", "(", "IDVal", "==", "<STR_LIT>", ".syntax", "<STR_LIT>", ")", "return", "parseDirectiveSyntax", "(", "DirectiveID", ".", "getLoc", "(", ")", ")", ";", "return", "true", ";" ]

GCC

sh

MD

stmt_completion

CPU

10,337

[ ")", ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

10,338

[ "MF", ")", ";" ]

[ "int", "SIFrameLowering", "::", "getFrameIndexReference", "(", "const", "MachineFunction", "&", "MF", ",", "int", "FI", ",", "unsigned", "&", "FrameReg", ")", "const", "{", "const", "SIRegisterInfo", "*", "RI", "=", "MF", ".", "getSubtarget", "<", "SISubtarget", ">", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "FrameReg", "=", "RI", "->", "getFrameRegister", "(" ]

GCC

i386

CPP

next_suggestion

CPU

10,339

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m512", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_broadcast_f32x2", "(", "_", "_", "m512", "_", "_", "O", ",", "_", "_", "mmask16", "_", "_", "M", ",", "_", "_", "m128", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_broadcastf32x2_512_mask", "(", "(", "_", "_", "v4sf", ")", "_", "_", "A", ",", "(", "_", "_", "v16sf", ")", "_", "_", "O", ",", "_", "_", "M", ")", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

10,340

[ "const", "unsigned", "Regs", "=", "getRegs", "(", "Opcode", ",", "*", "TII", ")", ";" ]

[ "DebugLoc", "DL", "=", "CI", ".", "I", "->", "getDebugLoc", "(", ")", ";", "const", "unsigned", "Opcode", "=", "getNewOpcode", "(", "CI", ",", "Paired", ")", ";", "std", "::", "pair", "<", "unsigned", ",", "unsigned", ">", "SubRegIdx", "=", "getSubRegIdxs", "(", "CI", ",", "Paired", ")", ";", "const", "unsigned", "SubRegIdx0", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "unsigned", "SubRegIdx1", "=", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "SubRegIdx", ")", ";", "const", "TargetRegisterClass", "*", "SuperRC", "=", "getTargetRegisterClass", "(", "CI", ",", "Paired", ")", ";", "Register", "SrcReg", "=", "MRI", "->", "createVirtualRegister", "(", "SuperRC", ")", ";", "const", "auto", "*", "Src0", "=", "TII", "->", "getNamedOperand", "(", "*", "CI", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "const", "auto", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "*", "Paired", ".", "I", ",", "AMDGPU", "::", "OpName", "::", "vdata", ")", ";", "BuildMI", "(", "*", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "REG_SEQUENCE", ")", ",", "SrcReg", ")", ".", "add", "(", "*", "Src0", ")", ".", "addImm", "(", "SubRegIdx0", ")", ".", "add", "(", "*", "Src1", ")", ".", "addImm", "(", "SubRegIdx1", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "Paired", ".", "I", ",", "DL", ",", "TII", "->", "get", "(", "Opcode", ")", ")", ".", "addReg", "(", "SrcReg", ",", "RegState", "::", "Kill", ")", ";" ]

LLVM

PowerPC

CPP

code_generation

CPU

10,341

[ "const", "MCFixupKindInfo", "&", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "{", "const", "static", "MCFixupKindInfo", "Infos", "[", "PPC", "::", "NumTargetFixupKinds", "]", "=", "{", "{", "<STR_LIT>", "fixup_ppc_br24", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_ppc_brcond14", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_ppc_lo16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_ha16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_lo14", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_toc", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_toc16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_toc16_ds", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_tlsreg", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_ppc_nofixup", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&", "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";", "return", "Infos", "[", "Kind", "-", "FirstTargetFixupKind", "]", ";", "}" ]

[ "Get", "information", "on", "a", "fixup", "kind", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,342

[ "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

GCC

s390

CPP

stmt_completion

MPU

10,343

[ ";" ]

[ "int", "size", "=", "s390_function_arg_size", "(", "arg", ".", "mode", ",", "arg", ".", "type", ")", ";", "if", "(", "s390_function_arg_vector", "(", "arg", ".", "mode", ",", "arg", ".", "type", ")", ")", "return", "false", ";", "if", "(", "size", ">", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "tree", "type", "=", "arg", ".", "type", ")", "{", "if", "(", "AGGREGATE_TYPE_P", "(", "type", ")", "&&", "exact_log2", "(", "size", ")", "<", "<NUM_LIT>", ")", "return", "true", ";", "if", "(", "TREE_CODE", "(", "type", ")", "==", "COMPLEX_TYPE", "||", "TREE_CODE", "(", "type", ")", "==", "VECTOR_TYPE", ")", "return", "true", ";", "}", "return", "false" ]

LLVM

ARM

TD

program_repair

CPU

10,344

[ "<FIXS>", "def", "tSpill", ":", "T1pIs", "(", "outs", ")", ",", "(", "ins", "tGPR", ":", "$", "src", ",", "t_addrmode_sp", ":", "$", "addr", ")", ",", "IIC_iStore_i", ",", "<FIXE>" ]

[ "let", "mayStore", "=", "<NUM_LIT>", ",", "neverHasSideEffects", "=", "<NUM_LIT>", "in", "{", "<BUGS>", "def", "tSpill", ":", "T1pIs", "(", "outs", ")", ",", "(", "ins", "tGPR", ":", "$", "src", ",", "t_addrmode_sp", ":", "$", "addr", ")", ",", "IIC_iStorei", ",", "<BUGE>", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "]", ">", ",", "T1LdStSP", "{", "<NUM_LIT>", ",", "?", ",", "?", "}", ">", ";", "}" ]

LLVM

Mips

CPP

program_repair

CPU

10,345

[ "<FIXS>", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "::", "getSpecialCallingConv", "(", "SDValue", "Callee", ")", "const", "{", "<STR_LIT>", "::", "<STR_LIT>", "SpecialCallingConv", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", ";", "if", "(", "Subtarget", "->", "inMips16HardFloat", "(", ")", ")", "{", "if", "(", "GlobalAddressSDNode", "*", "G", "=", "dyn_cast", "GlobalAddressSDNode", ">", "(", "Callee", ")", ")", "{", "llvm", "::", "StringRef", "Sym", "=", "G", "->", "getGlobal", "(", ")", "->", "getName", "(", ")", ";", "Function", "*", "F", "=", "G", "->", "getGlobal", "(", ")", "->", "getParent", "(", ")", "->", "getFunction", "(", "Sym", ")", ";", "if", "(", "F", "->", "hasFnAttribute", "(", "<STR_LIT>", "__Mips16RetHelper", "<STR_LIT>", ")", ")", "{", "SpecialCallingConv", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "}", "}", "return", "SpecialCallingConv", ";", "}", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "(", "CallingConv", "::", "ID", "CC", ",", "bool", "IsO32_", ",", "CCState", "&", "Info", ",", "<STR_LIT>", "::", "<STR_LIT>", "SpecialCallingConv_", ")", ":", "CCInfo", "(", "Info", ")", ",", "CallConv", "(", "CC", ")", ",", "IsO32", "(", "IsO32_", ")", ",", "SpecialCallingConv", "(", "SpecialCallingConv_", ")", "{", "<FIXE>" ]

[ "return", "(", "ES", "&&", "Ty", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", "&&", "isF128SoftLibCall", "(", "ES", "->", "getSymbol", "(", ")", ")", ")", ";", "}", "<BUGS>", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "(", "CallingConv", "::", "ID", "CC", ",", "bool", "IsO32_", ",", "CCState", "&", "Info", ")", ":", "CCInfo", "(", "Info", ")", ",", "CallConv", "(", "CC", ")", ",", "IsO32", "(", "IsO32_", ")", "{", "<BUGE>", "CCInfo", ".", "AllocateStack", "(", "reservedArgArea", "(", ")", ",", "<NUM_LIT>", ")", ";", "}", "void", "MipsTargetLowering", "::", "<STR_LIT>", "::", "<STR_LIT>", "(", "const", "SmallVectorImpl", "ISD", "::", "OutputArg", ">", "&", "Args", ",", "bool", "IsVarArg", ",", "bool", "IsSoftFloat", ",", "const", "SDNode", "*", "CallNode", "," ]

GCC

i386

CPP

next_suggestion

CPU

10,346

[ "}" ]

[ "const", "char", "*", "host_detect_local_cpu", "(", "int", ",", "const", "char", "*", "*", ")", "{", "return", "NULL", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

10,347

[ ")", ";" ]

[ "PassRegistry", "&", "Registry", "=", "*", "PassRegistry", "::", "getPassRegistry", "(", ")", ";", "initializeHexagonExpandPredSpillCodePass", "(", "Registry" ]

GCC

ia64

MD

next_suggestion

CPU

10,348

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "minus", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

Alpha

TD

next_suggestion

MPU

10,349

[ "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "FBGE", ")", ";" ]

[ "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BNE", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BGE", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BGT", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLE", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLT", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLBS", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "BLBC", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "FBEQ", ")", ";", "case", "<NUM_LIT>", ":", "return", "getI64Imm", "(", "Alpha", ":", ":", "FBNE", ")", ";" ]

GCC

epiphany

MD

stmt_completion

MPU

10,350

[ ")", ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

WebAssembly

CPP

program_repair

Virtual ISA

10,351

[ "<FIXS>", "const", "MachineInstr", "&", "MI", ",", "AliasAnalysis", "*", "AA", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "<FIXE>" ]

[ "RI", "(", "STI", ".", "getTargetTriple", "(", ")", ")", "{", "}", "bool", "WebAssemblyInstrInfo", "::", "isReallyTriviallyReMaterializable", "(", "<BUGS>", "const", "MachineInstr", "*", "MI", ",", "AliasAnalysis", "*", "AA", ")", "const", "{", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "<BUGE>", "case", "WebAssembly", "::", "CONST_I32", ":", "case", "WebAssembly", "::", "CONST_I64", ":", "case", "WebAssembly", "::", "CONST_F32", ":" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

10,352

[ "&", "MI", ")", "const", "{" ]

[ "bool", "HexagonInstrInfo", "::", "isCompoundBranchInstr", "(", "const", "MachineInstr" ]

GCC

i386

CPP

stmt_completion

CPU

10,353

[ "_", "_", "v8sf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_fmsubadd_ps", "(", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m256", "_", "_", "A", ",", "_", "_", "m256", "_", "_", "B", ",", "_", "_", "m256", "_", "_", "C", ")", "{", "return", "(", "_", "_", "m256", ")", "_", "_", "builtin_ia32_vfmaddsubps256_maskz", "(", "(", "_", "_", "v8sf", ")", "_", "_", "A", ",", "(", "_", "_", "v8sf", ")", "_", "_", "B", ",", "-", "(" ]

LLVM

AArch64

CPP

next_suggestion

CPU

10,354

[ "auto", "PPRBegin", "=", "std", "::", "find_if", "(", "RegPairs", ".", "begin", "(", ")", ",", "RegPairs", ".", "end", "(", ")", ",", "IsPPR", ")", ";" ]

[ "if", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "Reg1", "=", "findScratchNonCalleeSaveRegister", "(", "&", "MBB", ")", ";", "assert", "(", "Reg1", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "SMEAttrs", "Attrs", "(", "MF", ".", "getFunction", "(", ")", ")", ";", "if", "(", "Attrs", ".", "hasStreamingBody", "(", ")", "&&", "!", "Attrs", ".", "hasStreamingInterface", "(", ")", "&&", "AFI", "->", "getStreamingVGIdx", "(", ")", "==", "std", "::", "numeric_limits", "<", "int", ">", "::", "max", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addReg", "(", "Reg1", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "AFI", "->", "setStreamingVGIdx", "(", "RPI", ".", "FrameIdx", ")", ";", "}", "else", "if", "(", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ".", "hasSVE", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "AFI", "->", "setVGIdx", "(", "RPI", ".", "FrameIdx", ")", ";", "}", "else", "{", "const", "AArch64Subtarget", "&", "STI", "=", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";", "if", "(", "llvm", "::", "any_of", "(", "MBB", ".", "liveins", "(", ")", ",", "[", "&", "STI", "]", "(", "const", "MachineBasicBlock", "::", "RegisterMaskPair", "&", "LiveIn", ")", "{", "return", "STI", ".", "getRegisterInfo", "(", ")", "->", "isSuperOrSubRegisterEq", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "LiveIn", ".", "PhysReg", ")", ";", "}", ")", ")", "X0Scratch", "=", "Reg1", ";", "if", "(", "X0Scratch", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ",", "Reg1", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "Implicit", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "const", "uint32_t", "*", "RegMask", "=", "TRI", "->", "getCallPreservedMask", "(", "MF", ",", "CallingConv", "::", "AArch64_SME_ABI_Support_Routines_PreserveMost_From_X1", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "__arm_get_current_vg", "<STR_LIT>", ")", ".", "addRegMask", "(", "RegMask", ")", ".", "addReg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegState", "::", "ImplicitDefine", ")", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameSetup", ")", ";", "Reg1", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "AFI", "->", "setVGIdx", "(", "RPI", ".", "FrameIdx", ")", ";", "}", "}", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "CSR spill: (", "<STR_LIT>", "<<", "printReg", "(", "Reg1", ",", "TRI", ")", ";", "if", "(", "RPI", ".", "isPaired", "(", ")", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "printReg", "(", "Reg2", ",", "TRI", ")", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", ") -> fi#(", "<STR_LIT>", "<<", "RPI", ".", "FrameIdx", ";", "if", "(", "RPI", ".", "isPaired", "(", ")", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "RPI", ".", "FrameIdx", "+", "<NUM_LIT>", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", ")\\n", "<STR_LIT>", ")", ";", "assert", "(", "(", "!", "NeedsWinCFI", "||", "!", "(", "Reg1", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Reg2", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", "&&", "<STR_LIT>", "Windows unwdinding requires a consecutive (FP,LR) pair", "<STR_LIT>", ")", ";", "unsigned", "FrameIdxReg1", "=", "RPI", ".", "FrameIdx", ";", "unsigned", "FrameIdxReg2", "=", "RPI", ".", "FrameIdx", "+", "<NUM_LIT>", ";", "if", "(", "NeedsWinCFI", "&&", "RPI", ".", "isPaired", "(", ")", ")", "{", "std", "::", "swap", "(", "Reg1", ",", "Reg2", ")", ";", "std", "::", "swap", "(", "FrameIdxReg1", ",", "FrameIdxReg2", ")", ";", "}", "if", "(", "RPI", ".", "isPaired", "(", ")", "&&", "RPI", ".", "isScalable", "(", ")", ")", "{", "[", "[", "maybe_unused", "]", "]", "const", "AArch64Subtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "AArch64Subtarget", ">", "(", ")", ";", "AArch64FunctionInfo", "*", "AFI", "=", "MF", ".", "getInfo", "<", "AArch64FunctionInfo", ">", "(", ")", ";", "unsigned", "PnReg", "=", "AFI", "->", "getPredicateRegForFillSpill", "(", ")", ";", "assert", "(", "(", "(", "Subtarget", ".", "hasSVE2p1", "(", ")", "||", "Subtarget", ".", "hasSME2", "(", ")", ")", "&&", "PnReg", "!=", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "Expects SVE2.1 or SME2 target and a predicate register", "<STR_LIT>", ")", ";", "auto", "IsPPR", "=", "[", "]", "(", "const", "RegPairInfo", "&", "c", ")", "{", "return", "c", ".", "Reg1", "==", "RegPairInfo", "::", "PPR", ";", "}", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

10,355

[ "}" ]

[ "if", "(", "(", "VT", "==", "MVT", "::", "v32i1", "||", "VT", "==", "MVT", "::", "v64i1", ")", "&&", "Subtarget", ".", "hasAVX512", "(", ")", "&&", "!", "Subtarget", ".", "hasBWI", "(", ")", ")", "return", "TypeSplitVector", ";", "if", "(", "VT", ".", "getVectorNumElements", "(", ")", "!=", "<NUM_LIT>", "&&", "VT", ".", "getVectorElementType", "(", ")", "!=", "MVT", "::", "i1", ")", "return", "TypeWidenVector", ";", "return", "TargetLoweringBase", "::", "getPreferredVectorAction", "(", "VT", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

10,356

[ "<STR_LIT>", ")" ]

[ "[", "(", "match_operand", ":", "VF_AVX512VL", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_RCP14", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]

LLVM

WebAssembly

CPP

code_generation

Virtual ISA

10,357

[ "bool", "WebAssemblyMemIntrinsicResults", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "LLVM_DEBUG", "(", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", "********** Memory Intrinsic Results **********\\n", "<STR_LIT>", "<<", "<STR_LIT>", "********** Function: ", "<STR_LIT>", "<<", "MF", ".", "getName", "(", ")", "<<", "'", "\\n", "'", ";", "}", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineDominatorTree", "&", "MDT", "=", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";", "const", "WebAssemblyTargetLowering", "&", "TLI", "=", "*", "MF", ".", "getSubtarget", "<", "WebAssemblySubtarget", ">", "(", ")", ".", "getTargetLowering", "(", ")", ";", "const", "auto", "&", "LibInfo", "=", "getAnalysis", "<", "TargetLibraryInfoWrapperPass", ">", "(", ")", ".", "getTLI", "(", ")", ";", "LiveIntervals", "&", "LIS", "=", "getAnalysis", "<", "LiveIntervals", ">", "(", ")", ";", "bool", "Changed", "=", "false", ";", "MRI", ".", "leaveSSA", "(", ")", ";", "assert", "(", "MRI", ".", "tracksLiveness", "(", ")", "&&", "<STR_LIT>", "MemIntrinsicResults expects liveness tracking", "<STR_LIT>", ")", ";", "for", "(", "auto", "&", "MBB", ":", "MF", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Basic Block: ", "<STR_LIT>", "<<", "MBB", ".", "getName", "(", ")", "<<", "'", "\\n", "'", ")", ";", "for", "(", "auto", "&", "MI", ":", "MBB", ")", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "WebAssembly", "::", "CALL_I32", ":", "case", "WebAssembly", "::", "CALL_I64", ":", "Changed", "|=", "optimizeCall", "(", "MBB", ",", "MI", ",", "MRI", ",", "MDT", ",", "LIS", ",", "TLI", ",", "LibInfo", ")", ";", "break", ";", "}", "}", "return", "Changed", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

GCC

c6x

MD

next_suggestion

VLIW

10,358

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

LLVM

SystemZ

TD

next_suggestion

CPU

10,359

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "RI2", ";" ]

[ "class", "InstMII", "<", "bits", "<", "<NUM_LIT>", ">", "op", ",", "dag", "outs", ",", "dag", "ins", ",", "string", "asmstr", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSystemZ", "<", "<NUM_LIT>", ",", "outs", ",", "ins", ",", "asmstr", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "M1", ";", "bits", "<", "<NUM_LIT>", ">", "RI2", ";", "bits", "<", "<NUM_LIT>", ">", "RI3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "M1", ";" ]

LLVM

Cpu0

CPP

stmt_completion

CPU

10,360

[ ",", "createCpu0MCSubtargetInfo", ")", ";" ]

[ "TargetRegistry", "::", "RegisterMCInstrInfo", "(", "TheCpu0Target", ",", "createCpu0MCInstrInfo", ")", ";", "TargetRegistry", "::", "RegisterMCInstrInfo", "(", "TheCpu0elTarget", ",", "createCpu0MCInstrInfo", ")", ";", "TargetRegistry", "::", "RegisterMCRegInfo", "(", "TheCpu0Target", ",", "createCpu0MCRegisterInfo", ")", ";", "TargetRegistry", "::", "RegisterMCRegInfo", "(", "TheCpu0elTarget", ",", "createCpu0MCRegisterInfo", ")", ";", "TargetRegistry", "::", "RegisterMCCodeEmitter", "(", "TheCpu0Target", ",", "createCpu0MCCodeEmitterEB", ")", ";", "TargetRegistry", "::", "RegisterMCCodeEmitter", "(", "TheCpu0elTarget", ",", "createCpu0MCCodeEmitterEL", ")", ";", "TargetRegistry", "::", "RegisterMCObjectStreamer", "(", "TheCpu0Target", ",", "createMCStreamer", ")", ";", "TargetRegistry", "::", "RegisterMCObjectStreamer", "(", "TheCpu0elTarget", ",", "createMCStreamer", ")", ";", "TargetRegistry", "::", "RegisterMCAsmBackend", "(", "TheCpu0Target", ",", "createCpu0AsmBackendEB32", ")", ";", "TargetRegistry", "::", "RegisterMCAsmBackend", "(", "TheCpu0elTarget", ",", "createCpu0AsmBackendEL32", ")", ";", "TargetRegistry", "::", "RegisterMCSubtargetInfo", "(", "TheCpu0Target", ",", "createCpu0MCSubtargetInfo", ")", ";", "TargetRegistry", "::", "RegisterMCSubtargetInfo", "(", "TheCpu0elTarget" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

10,361

[ "if", "(", "W", "==", "<NUM_LIT>", ")", "return", "isInt", "<", "<NUM_LIT>", ">", "(", "V", ")", ";" ]

[ "if", "(", "BV", ".", "is", "(", "<NUM_LIT>", ")", ")", "V", "|=", "B", ";", "else", "if", "(", "!", "BV", ".", "is", "(", "<NUM_LIT>", ")", ")", "return", "false", ";", "B", "<<=", "<NUM_LIT>", ";", "}" ]

GCC

pa

CPP

code_generation

CPU

10,362

[ "static", "void", "set_reg_plus_d", "(", "int", "reg", ",", "int", "base", ",", "HOST_WIDE_INT", "disp", ",", "int", "not", "e", ")", "{", "rtx_insn", "*", "insn", ";", "if", "(", "VAL_14_BITS_P", "(", "disp", ")", ")", "{", "insn", "=", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "reg", ")", ",", "plus_constant", "(", "Pmode", ",", "gen_rtx_REG", "(", "Pmode", ",", "base", ")", ",", "disp", ")", ")", ";", "}", "else", "if", "(", "TARGET_64BIT", "&&", "!", "VAL_32_BITS_P", "(", "disp", ")", ")", "{", "rtx", "basereg", "=", "gen_rtx_REG", "(", "Pmode", ",", "base", ")", ";", "rtx", "delta", "=", "GEN_INT", "(", "disp", ")", ";", "rtx", "tmpreg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "tmpreg", ",", "delta", ")", ";", "insn", "=", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "reg", ")", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "tmpreg", ",", "basereg", ")", ")", ";", "if", "(", "DO_FRAME_NOTES", ")", "add_reg_note", "(", "insn", ",", "REG_FRAME_RELATED_EXPR", ",", "gen_rtx_SET", "(", "VOIDmode", ",", "tmpreg", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "basereg", ",", "delta", ")", ")", ")", ";", "}", "else", "{", "rtx", "basereg", "=", "gen_rtx_REG", "(", "Pmode", ",", "base", ")", ";", "rtx", "delta", "=", "GEN_INT", "(", "disp", ")", ";", "rtx", "tmpreg", "=", "gen_rtx_REG", "(", "Pmode", ",", "<NUM_LIT>", ")", ";", "emit_move_insn", "(", "tmpreg", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "basereg", ",", "gen_rtx_HIGH", "(", "Pmode", ",", "delta", ")", ")", ")", ";", "insn", "=", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "reg", ")", ",", "gen_rtx_LO_SUM", "(", "Pmode", ",", "tmpreg", ",", "delta", ")", ")", ";", "}", "if", "(", "DO_FRAME_NOTES", "&&", "not", "e", ")", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}" ]

[ "Emit", "RTL", "to", "set", "REG", "to", "the", "value", "specified", "by", "BASE+DISP", ".", "Handle", "case", "where", "DISP", ">", "8k", "by", "using", "the", "add_high_const", "patterns", ".", "Note", "in", "DISP", ">", "8k", "case", ",", "we", "will", "leave", "the", "high", "part", "of", "the", "address", "in", "%", "r1", ".", "There", "is", "code", "in", "expand_hppa_", "{", "prologue", ",", "epilogue", "}", "that", "knows", "this", "." ]

GCC

rx

CPP

stmt_completion

CPU

10,363

[ "false", ";" ]

[ "return", "true", ";", "case", "UNSPEC", ":", "return", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_CONST", "||", "XINT", "(", "x", ",", "<NUM_LIT>", ")", "==", "UNSPEC_PID_ADDR", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "break", ";", "case", "LABEL_REF", ":", "case", "SYMBOL_REF", ":", "return", "true", ";", "case", "CONST_DOUBLE", ":", "return", "(", "rx_max_constant_size", "==", "<NUM_LIT>", "||", "rx_max_constant_size", "==", "<NUM_LIT>", ")", ";", "case", "CONST_VECTOR", ":", "return" ]

LLVM

ARM

CPP

next_suggestion

CPU

10,364

[ "}" ]

[ "unsigned", "internalKnownBits", "(", ")", "const", "{", "return", "Unalign", "?", "Unalign", ":", "KnownBits", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

10,365

[ "return", "Mask", ".", "getBoolValue", "(", ")", ";" ]

[ "bool", "HasEVEX", "=", "(", "Desc", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ";", "bool", "HasXOP", "=", "(", "Desc", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ";", "const", "MCRegisterClass", "&", "GR32RC", "=", "MRI", ".", "getRegClass", "(", "X86", "::", "GR32RegClassID", ")", ";", "const", "MCRegisterClass", "&", "VR128XRC", "=", "MRI", ".", "getRegClass", "(", "X86", "::", "VR128XRegClassID", ")", ";", "const", "MCRegisterClass", "&", "VR256XRC", "=", "MRI", ".", "getRegClass", "(", "X86", "::", "VR256XRegClassID", ")", ";", "auto", "ClearsSuperReg", "=", "[", "=", "]", "(", "unsigned", "RegID", ")", "{", "if", "(", "GR32RC", ".", "contains", "(", "RegID", ")", ")", "return", "true", ";", "if", "(", "!", "HasEVEX", "&&", "!", "HasVEX", "&&", "!", "HasXOP", ")", "return", "false", ";", "return", "VR128XRC", ".", "contains", "(", "RegID", ")", "||", "VR256XRC", ".", "contains", "(", "RegID", ")", ";", "}", ";", "Mask", ".", "clearAllBits", "(", ")", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "NumDefs", ";", "I", "<", "E", ";", "++", "I", ")", "{", "const", "MCOperand", "&", "Op", "=", "Inst", ".", "getOperand", "(", "I", ")", ";", "if", "(", "ClearsSuperReg", "(", "Op", ".", "getReg", "(", ")", ")", ")", "Mask", ".", "setBit", "(", "I", ")", ";", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ",", "E", "=", "NumImplicitDefs", ";", "I", "<", "E", ";", "++", "I", ")", "{", "const", "MCPhysReg", "Reg", "=", "Desc", ".", "getImplicitDefs", "(", ")", "[", "I", "]", ";", "if", "(", "ClearsSuperReg", "(", "Reg", ")", ")", "Mask", ".", "setBit", "(", "NumDefs", "+", "I", ")", ";", "}" ]

LLVM

Lanai

CPP

code_generation

CPU

10,366

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "Lanai Delay Slot Filler", "<STR_LIT>", ";", "}" ]

[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]

LLVM

Hexagon

CPP

stmt_completion

DSP

10,367

[ "<", "HexagonMachineFunctionInfo", ">", "(", ")", ";" ]

[ "SDValue", "Zero", "=", "CurDAG", "->", "getTargetConstant", "(", "<NUM_LIT>", ",", "DL", ",", "MVT", "::", "i32", ")", ";", "SDNode", "*", "R", "=", "nullptr", ";", "if", "(", "FX", "<", "<NUM_LIT>", "||", "MaxA", "<=", "StkA", "||", "!", "MFI", ".", "hasVarSizedObjects", "(", ")", ")", "{", "R", "=", "CurDAG", "->", "getMachineNode", "(", "Hexagon", "::", "PS_fi", ",", "DL", ",", "MVT", "::", "i32", ",", "FI", ",", "Zero", ")", ";", "}", "else", "{", "auto", "&", "HMFI", "=", "*", "MF", "->", "getInfo" ]

GCC

s390

MD

next_suggestion

MPU

10,368

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

i386

CPP

stmt_completion

CPU

10,369

[ "_", "_", "index", ",", "_", "_", "mask", ",", "_", "_", "scale", ")", ";" ]

[ "return", "(", "_", "_", "m512", ")", "_", "_", "builtin_ia32_gathersiv16sf", "(", "(", "_", "_", "v16sf", ")", "_", "_", "v1_old", ",", "_", "_", "addr", ",", "(", "_", "_", "v16si", ")" ]

LLVM

ARM64

TD

stmt_completion

CPU

10,370

[ "GPR32", ",", "int_arm64_crc32cb", ",", "<STR_LIT>", ">", ";" ]

[ "def", "CRC32CBrr", ":", "BaseCRC32", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "," ]

GCC

arm

CPP

stmt_completion

CPU

10,371

[ ")", "{" ]

[ "vreinterpretq_s16_f32", "(", "float32x4_t", "_", "_", "a" ]

LLVM

AArch64

TD

next_suggestion

CPU

10,372

[ "}" ]

[ "bits", "<", "<NUM_LIT>", ">", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]

GCC

pa

MD

stmt_completion

CPU

10,373

[ ")", "(", "nil", ")", "]", ")" ]

[ "(", "define_delay", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "[", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "nil" ]

GCC

m32r

MD

stmt_completion

MPU

10,374

[ "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]

[ "(", "define_split", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "ior", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "ior", ":", "SI", "(", "match_dup" ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,375

[ "}" ]

[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isIndirectBranch", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

10,376

[ ",", "Subtarget", "(", "TT", ",", "CPU", ",", "FS", ",", "*", "this", ")", "{" ]

[ "SystemZTargetMachine", "::", "SystemZTargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", ",", "StringRef", "CPU", ",", "StringRef", "FS", ",", "const", "TargetOptions", "&", "Options", ",", "Optional", "<", "Reloc", "::", "Model", ">", "RM", ",", "CodeModel", "::", "Model", "CM", ",", "CodeGenOpt", "::", "Level", "OL", ")", ":", "LLVMTargetMachine", "(", "T", ",", "computeDataLayout", "(", "TT", ",", "CPU", ",", "FS", ")", ",", "TT", ",", "CPU", ",", "FS", ",", "Options", ",", "getEffectiveRelocModel", "(", "RM", ")", ",", "CM", ",", "OL", ")", ",", "TLOF", "(", "make_unique", "<", "TargetLoweringObjectFileELF", ">", "(", ")", ")" ]

LLVM

ARM

CPP

next_suggestion

CPU

10,377

[ "AllowsUnalignedMem", "=", "true", ";" ]

[ "default", ":", "if", "(", "(", "isTargetIOS", "(", ")", "&&", "isMClass", "(", ")", ")", "||", "(", "TargetTriple", ".", "isOSBinFormatMachO", "(", ")", "&&", "TargetTriple", ".", "getOS", "(", ")", "==", "Triple", "::", "UnknownOS", ")", ")", "TargetABI", "=", "ARM_ABI_AAPCS", ";", "else", "TargetABI", "=", "ARM_ABI_APCS", ";", "break", ";", "}", "}", "if", "(", "isAAPCS_ABI", "(", ")", ")", "stackAlignment", "=", "<NUM_LIT>", ";", "if", "(", "isTargetNaCl", "(", ")", ")", "stackAlignment", "=", "<NUM_LIT>", ";", "UseMovt", "=", "hasV6T2Ops", "(", ")", "&&", "ArmUseMOVT", ";", "if", "(", "isTargetMachO", "(", ")", ")", "{", "IsR9Reserved", "=", "ReserveR9", "|", "!", "HasV6Ops", ";", "SupportsTailCall", "=", "!", "isTargetIOS", "(", ")", "||", "!", "getTargetTriple", "(", ")", ".", "isOSVersionLT", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "}", "else", "{", "IsR9Reserved", "=", "ReserveR9", ";", "SupportsTailCall", "=", "!", "isThumb1Only", "(", ")", ";", "}", "if", "(", "!", "isThumb", "(", ")", "||", "hasThumb2", "(", ")", ")", "PostRAScheduler", "=", "true", ";", "switch", "(", "Align", ")", "{", "case", "DefaultAlign", ":", "AllowsUnalignedMem", "=", "(", "hasV7Ops", "(", ")", "&&", "(", "isTargetLinux", "(", ")", "||", "isTargetNaCl", "(", ")", "||", "isTargetNetBSD", "(", ")", ")", ")", "||", "(", "hasV6Ops", "(", ")", "&&", "(", "isTargetMachO", "(", ")", "||", "isTargetNetBSD", "(", ")", ")", ")", ";", "break", ";", "case", "StrictAlign", ":", "AllowsUnalignedMem", "=", "false", ";", "break", ";", "case", "NoStrictAlign", ":" ]

LLVM

X86

CPP

next_suggestion

CPU

10,378

[ "return", "false", ";" ]

[ "State", ".", "PrefixSaved", "=", "Opc", ";", "return", "true", ";", "case", "X86", "::", "CALLpcrel32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitDirectCall", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "CALL64pcrel32", ":", "case", "X86", "::", "NACL_CALL64d", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitDirectCall", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_CALL32r", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_CALL64r", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_JMP32r", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_JMP64r", ":", "case", "X86", "::", "NACL_JMP64z", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitIndirectBranch", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "true", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RET32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitRet", "(", "STI", ",", "NULL", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RET64", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitRet", "(", "STI", ",", "NULL", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RETI32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitRet", "(", "STI", ",", "&", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ASPi8", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "ADD32ri8", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ASPi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "ADD32ri", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_SSPi8", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "SUB32ri8", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_SSPi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "SUB32ri", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ANDSPi8", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "AND32ri8", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_ANDSPi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPArith", "(", "STI", ",", "X86", "::", "AND32ri", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_SPADJi32", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitSPAdj", "(", "STI", ",", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTBPm", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "EBP", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTBPr", ":", "case", "X86", "::", "NACL_RESTBPrz", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "EBP", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTSPm", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "ESP", ",", "true", ",", "Out", ")", ";", "return", "true", ";", "case", "X86", "::", "NACL_RESTSPr", ":", "case", "X86", "::", "NACL_RESTSPrz", ":", "assert", "(", "State", ".", "PrefixSaved", "==", "<NUM_LIT>", ")", ";", "EmitREST", "(", "STI", ",", "Inst", ",", "X86", "::", "ESP", ",", "false", ",", "Out", ")", ";", "return", "true", ";", "}", "unsigned", "IndexOpPosition", ";", "MCInst", "SandboxedInst", "=", "Inst", ";", "if", "(", "SandboxMemoryRef", "(", "&", "SandboxedInst", ",", "&", "IndexOpPosition", ")", ")", "{", "unsigned", "PrefixLocal", "=", "State", ".", "PrefixSaved", ";", "State", ".", "PrefixSaved", "=", "<NUM_LIT>", ";", "if", "(", "PrefixLocal", "||", "!", "FlagUseZeroBasedSandbox", ")", "Out", ".", "EmitBundleLock", "(", "false", ")", ";", "HandleMemoryRefTruncation", "(", "STI", ",", "&", "SandboxedInst", ",", "IndexOpPosition", ",", "Out", ")", ";", "ShortenMemoryRef", "(", "&", "SandboxedInst", ",", "IndexOpPosition", ")", ";", "if", "(", "PrefixLocal", ")", "EmitPrefix", "(", "STI", ",", "PrefixLocal", ",", "Out", ",", "State", ")", ";", "Out", ".", "EmitInstruction", "(", "SandboxedInst", ",", "STI", ")", ";", "if", "(", "PrefixLocal", "||", "!", "FlagUseZeroBasedSandbox", ")", "Out", ".", "EmitBundleUnlock", "(", ")", ";", "return", "true", ";", "}", "if", "(", "State", ".", "PrefixSaved", ")", "{", "unsigned", "PrefixLocal", "=", "State", ".", "PrefixSaved", ";", "State", ".", "PrefixSaved", "=", "<NUM_LIT>", ";", "Out", ".", "EmitBundleLock", "(", "false", ")", ";", "EmitPrefix", "(", "STI", ",", "PrefixLocal", ",", "Out", ",", "State", ")", ";", "Out", ".", "EmitInstruction", "(", "Inst", ",", "STI", ")", ";", "Out", ".", "EmitBundleUnlock", "(", ")", ";", "return", "true", ";", "}" ]

LLVM

PowerPC

TD

program_repair

CPU

10,379

[ "<FIXS>", "[", "(", "set", "f64", ":", "$", "frD", ",", "(", "PPCany_fctidz", "f64", ":", "$", "frB", ")", ")", "]", ">", ",", "isPPC64", ";", "<FIXE>" ]

[ "[", "]", ">", ",", "isPPC64", ";", "defm", "FCTIDZ", ":", "XForm_26r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "f8rc", ":", "$", "frD", ")", ",", "(", "ins", "f8rc", ":", "$", "frB", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IIC_FPGeneral", ",", "<BUGS>", "[", "(", "set", "f64", ":", "$", "frD", ",", "(", "PPCfctidz", "f64", ":", "$", "frB", ")", ")", "]", ">", ",", "isPPC64", ";", "<BUGE>", "defm", "FCFIDU", ":", "XForm_26r", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", "f8rc", ":", "$", "frD", ")", ",", "(", "ins", "f8rc", ":", "$", "frB", ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "IIC_FPGeneral", "," ]

LLVM

SystemZ

CPP

stmt_completion

CPU

10,380

[ ")", ";" ]

[ "OperandMatchResultTy", "parseBDXAddr64", "(", "OperandVector", "&", "Operands", ")", "{", "return", "parseAddress", "(", "Operands", ",", "BDXMem", ",", "GR64Reg" ]

GCC

mn10300

MD

stmt_completion

MPU

10,381

[ "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

[ "(", "fma", ":", "SF", "(", "neg", ":", "SF", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "neg", ":", "SF", "(", "match_operand", ":", "SF", "<NUM_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

10,382

[ "(", ")", "{" ]

[ "FunctionPass", "*", "llvm", "::", "createX86MaxStackAlignmentHeuristicPass" ]

GCC

rs6000

MD

next_suggestion

CPU

10,383

[ "<STR_LIT>" ]

[ "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

10,384

[ "return", "TryCand", ".", "Reason", "!=", "NoCand", ";" ]

[ "TryCand", ".", "Reason", "=", "NodeOrder", ";", "return", "true", ";", "}", "if", "(", "tryLess", "(", "Top", ".", "getLatencyStallCycles", "(", "TryCand", ".", "SU", ")", ",", "Top", ".", "getLatencyStallCycles", "(", "Cand", ".", "SU", ")", ",", "TryCand", ",", "Cand", ",", "Stall", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "tryGreater", "(", "TryCand", ".", "SU", "==", "DAG", "->", "getNextClusterSucc", "(", ")", ",", "Cand", ".", "SU", "==", "DAG", "->", "getNextClusterSucc", "(", ")", ",", "TryCand", ",", "Cand", ",", "Cluster", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "tryLess", "(", "TryCand", ".", "ResDelta", ".", "CritResources", ",", "Cand", ".", "ResDelta", ".", "CritResources", ",", "TryCand", ",", "Cand", ",", "ResourceReduce", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "tryGreater", "(", "TryCand", ".", "ResDelta", ".", "DemandedResources", ",", "Cand", ".", "ResDelta", ".", "DemandedResources", ",", "TryCand", ",", "Cand", ",", "ResourceDemand", ")", ")", "return", "TryCand", ".", "Reason", "!=", "NoCand", ";", "if", "(", "Cand", ".", "Policy", ".", "ReduceLatency", "&&", "tryLatency", "(", "TryCand", ",", "Cand", ",", "Top", ")", ")", "{" ]

LLVM

SPIRV

CPP

next_suggestion

Virtual ISA

10,385

[ "}" ]

[ "for", "(", "const", "auto", "cap", ":", "ToAdd", ")", "{", "if", "(", "Caps", ".", "insert", "(", "cap", ")", ".", "second", ")", "{", "addCaps", "(", "Caps", ",", "getSymbolicOperandCapabilities", "(", "OperandCategory", "::", "CapabilityOperand", ",", "cap", ")", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,386

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

10,387

[ "::", "MOVi16", ";" ]

[ "bool", "DstIsDead", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ";", "bool", "isCC", "=", "Opcode", "==", "ARM", "::", "MOVCCi32imm", "||", "Opcode", "==", "ARM", "::", "t2MOVCCi32imm", ";", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "isCC", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "MachineInstrBuilder", "LO16", ",", "HI16", ";", "if", "(", "!", "STI", "->", "hasV6T2Ops", "(", ")", "&&", "(", "Opcode", "==", "ARM", "::", "MOVi32imm", "||", "Opcode", "==", "ARM", "::", "MOVCCi32imm", ")", ")", "{", "LO16", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "MOVi", ")", ",", "DstReg", ")", ";", "HI16", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "ARM", "::", "ORRri", ")", ")", ".", "addReg", "(", "DstReg", ",", "RegState", "::", "Define", "|", "getDeadRegState", "(", "DstIsDead", ")", ")", ".", "addReg", "(", "DstReg", ")", ";", "assert", "(", "MO", ".", "isImm", "(", ")", "&&", "<STR_LIT>", "MOVi32imm w/ non-immediate source operand!", "<STR_LIT>", ")", ";", "unsigned", "ImmVal", "=", "(", "unsigned", ")", "MO", ".", "getImm", "(", ")", ";", "unsigned", "SOImmValV1", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "ImmVal", ")", ";", "unsigned", "SOImmValV2", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "ImmVal", ")", ";", "LO16", "=", "LO16", ".", "addImm", "(", "SOImmValV1", ")", ";", "HI16", "=", "HI16", ".", "addImm", "(", "SOImmValV2", ")", ";", "LO16", "->", "setMemRefs", "(", "MI", ".", "memoperands_begin", "(", ")", ",", "MI", ".", "memoperands_end", "(", ")", ")", ";", "HI16", "->", "setMemRefs", "(", "MI", ".", "memoperands_begin", "(", ")", ",", "MI", ".", "memoperands_end", "(", ")", ")", ";", "LO16", ".", "addImm", "(", "Pred", ")", ".", "addReg", "(", "PredReg", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "HI16", ".", "addImm", "(", "Pred", ")", ".", "addReg", "(", "PredReg", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "TransferImpOps", "(", "MI", ",", "LO16", ",", "HI16", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "return", ";", "}", "unsigned", "LO16Opc", "=", "<NUM_LIT>", ";", "unsigned", "HI16Opc", "=", "<NUM_LIT>", ";", "if", "(", "Opcode", "==", "ARM", "::", "t2MOVi32imm", "||", "Opcode", "==", "ARM", "::", "t2MOVCCi32imm", ")", "{", "LO16Opc", "=", "ARM", "::", "t2MOVi16", ";", "HI16Opc", "=", "ARM", "::", "t2MOVTi16", ";", "}", "else", "{", "LO16Opc", "=", "ARM" ]

LLVM

Alpha

TD

stmt_completion

MPU

10,388

[ ")", "]", ",", "s_fadd", ">", ";" ]

[ "def", "CPYST", ":", "FPForm", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "F8RC", ":", "$", "RC", ",", "(", "fcopysign", "F8RC", ":", "$", "RB", ",", "F8RC", ":", "$", "RA", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

10,389

[ ",", "Alignment", ")", ";" ]

[ "return", "forceScalarizeMaskedGather", "(", "VTy" ]

LLVM

ARM

CPP

stmt_completion

CPU

10,390

[ "Subtarget", ")", ")", "return", "Result", ";" ]

[ "if", "(", "SDValue", "Result", "=", "AddCombineToVPADD", "(", "N", ",", "N0", ",", "N1", ",", "DCI", ",", "Subtarget", ")", ")", "return", "Result", ";", "if", "(", "SDValue", "Result", "=", "AddCombineVUZPToVPADDL", "(", "N", ",", "N0", ",", "N1", ",", "DCI", "," ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,391

[ "let", "cofRelax2", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicateLate", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";" ]

LLVM

X86

TD

stmt_completion

CPU

10,392

[ ":", "$", "src", ",", "(", "i32", "<NUM_LIT>", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "v4f32", "(", "fceil", "VR128", ":", "$", "src", ")", ")", ",", "(", "ROUNDPSr", "VR128" ]

LLVM

Mips

CPP

next_suggestion

CPU

10,393

[ "return", "TargetLoweringObjectFileELF", "::", "SelectSectionForGlobal", "(", "GO", ",", "Kind", ",", "TM", ")", ";" ]

[ "MCSection", "*", "MipsTargetObjectFile", "::", "SelectSectionForGlobal", "(", "const", "GlobalObject", "*", "GO", ",", "SectionKind", "Kind", ",", "const", "TargetMachine", "&", "TM", ")", "const", "{", "if", "(", "Kind", ".", "isBSS", "(", ")", "&&", "IsGlobalInSmallSection", "(", "GO", ",", "TM", ",", "Kind", ")", ")", "return", "SmallBSSSection", ";", "if", "(", "Kind", ".", "isData", "(", ")", "&&", "IsGlobalInSmallSection", "(", "GO", ",", "TM", ",", "Kind", ")", ")", "return", "SmallDataSection", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

10,394

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "idx", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "idx", "{", "<NUM_LIT>", "}", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

10,395

[ "Register", "CurrentLaneOpRegHi", "=", "MRI", ".", "createGenericVirtualRegister", "(", "S32", ")", ";" ]

[ "LoopBB", "->", "addSuccessor", "(", "LoopBB", ")", ";", "RemainderBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "&", "MBB", ")", ";", "RemainderBB", "->", "splice", "(", "RemainderBB", "->", "begin", "(", ")", ",", "&", "MBB", ",", "Range", ".", "end", "(", ")", ",", "MBB", ".", "end", "(", ")", ")", ";", "MBB", ".", "addSuccessor", "(", "LoopBB", ")", ";", "RestoreExecBB", "->", "addSuccessor", "(", "RemainderBB", ")", ";", "B", ".", "setInsertPt", "(", "*", "LoopBB", ",", "LoopBB", "->", "end", "(", ")", ")", ";", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "PHI", ")", ".", "addDef", "(", "PhiExec", ")", ".", "addReg", "(", "InitSaveExecReg", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "NewExec", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "for", "(", "auto", "Result", ":", "zip", "(", "InitResultRegs", ",", "ResultRegs", ",", "PhiRegs", ")", ")", "{", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "G_PHI", ")", ".", "addDef", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "}", "const", "DebugLoc", "&", "DL", "=", "B", ".", "getDL", "(", ")", ";", "MachineInstr", "&", "FirstInst", "=", "*", "Range", ".", "begin", "(", ")", ";", "LoopBB", "->", "splice", "(", "LoopBB", "->", "end", "(", ")", ",", "&", "MBB", ",", "Range", ".", "begin", "(", ")", ",", "MBB", ".", "end", "(", ")", ")", ";", "MachineBasicBlock", "::", "iterator", "NewBegin", "=", "FirstInst", ".", "getIterator", "(", ")", ";", "auto", "NewEnd", "=", "LoopBB", "->", "end", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "I", "=", "Range", ".", "begin", "(", ")", ";", "B", ".", "setInsertPt", "(", "*", "LoopBB", ",", "I", ")", ";", "Register", "CondReg", ";", "assert", "(", "std", "::", "distance", "(", "NewBegin", ",", "NewEnd", ")", "==", "OrigRangeSize", ")", ";", "for", "(", "MachineInstr", "&", "MI", ":", "make_range", "(", "NewBegin", ",", "NewEnd", ")", ")", "{", "for", "(", "MachineOperand", "&", "Op", ":", "MI", ".", "uses", "(", ")", ")", "{", "if", "(", "!", "Op", ".", "isReg", "(", ")", "||", "Op", ".", "isDef", "(", ")", ")", "continue", ";", "Register", "OldReg", "=", "Op", ".", "getReg", "(", ")", ";", "if", "(", "!", "SGPROperandRegs", ".", "count", "(", "OldReg", ")", ")", "continue", ";", "auto", "OldVal", "=", "WaterfalledRegMap", ".", "find", "(", "OldReg", ")", ";", "if", "(", "OldVal", "!=", "WaterfalledRegMap", ".", "end", "(", ")", ")", "{", "Op", ".", "setReg", "(", "OldVal", "->", "second", ")", ";", "continue", ";", "}", "Register", "OpReg", "=", "Op", ".", "getReg", "(", ")", ";", "LLT", "OpTy", "=", "MRI", ".", "getType", "(", "OpReg", ")", ";", "const", "RegisterBank", "*", "OpBank", "=", "getRegBank", "(", "OpReg", ",", "MRI", ",", "*", "TRI", ")", ";", "if", "(", "OpBank", "!=", "&", "AMDGPU", "::", "VGPRRegBank", ")", "{", "B", ".", "setMBB", "(", "MBB", ")", ";", "OpReg", "=", "B", ".", "buildCopy", "(", "OpTy", ",", "OpReg", ")", ".", "getReg", "(", "<NUM_LIT>", ")", ";", "MRI", ".", "setRegBank", "(", "OpReg", ",", "AMDGPU", "::", "VGPRRegBank", ")", ";", "B", ".", "setInstr", "(", "*", "I", ")", ";", "}", "unsigned", "OpSize", "=", "OpTy", ".", "getSizeInBits", "(", ")", ";", "if", "(", "OpSize", "==", "<NUM_LIT>", ")", "{", "Register", "CurrentLaneOpReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_32_XM0RegClass", ")", ";", "MRI", ".", "setType", "(", "CurrentLaneOpReg", ",", "OpTy", ")", ";", "constrainGenericRegister", "(", "OpReg", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "MRI", ")", ";", "BuildMI", "(", "*", "LoopBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", ",", "CurrentLaneOpReg", ")", ".", "addReg", "(", "OpReg", ")", ";", "Register", "NewCondReg", "=", "MRI", ".", "createVirtualRegister", "(", "WaveRC", ")", ";", "bool", "First", "=", "CondReg", "==", "AMDGPU", "::", "NoRegister", ";", "if", "(", "First", ")", "CondReg", "=", "NewCondReg", ";", "B", ".", "buildInstr", "(", "AMDGPU", "::", "V_CMP_EQ_U32_e64", ")", ".", "addDef", "(", "NewCondReg", ")", ".", "addReg", "(", "CurrentLaneOpReg", ")", ".", "addReg", "(", "OpReg", ")", ";", "Op", ".", "setReg", "(", "CurrentLaneOpReg", ")", ";", "if", "(", "!", "First", ")", "{", "Register", "AndReg", "=", "MRI", ".", "createVirtualRegister", "(", "WaveRC", ")", ";", "B", ".", "buildInstr", "(", "WaveAndOpc", ")", ".", "addDef", "(", "AndReg", ")", ".", "addReg", "(", "NewCondReg", ")", ".", "addReg", "(", "CondReg", ")", ";", "CondReg", "=", "AndReg", ";", "}", "}", "else", "{", "LLT", "S32", "=", "LLT", "::", "scalar", "(", "<NUM_LIT>", ")", ";", "SmallVector", "<", "Register", ",", "<NUM_LIT>", ">", "ReadlanePieces", ";", "bool", "Is64", "=", "OpSize", "%", "<NUM_LIT>", "==", "<NUM_LIT>", ";", "unsigned", "UnmergeTySize", "=", "Is64", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "CmpOp", "=", "Is64", "?", "AMDGPU", "::", "V_CMP_EQ_U64_e64", ":", "AMDGPU", "::", "V_CMP_EQ_U32_e64", ";", "B", ".", "setMBB", "(", "MBB", ")", ";", "unsigned", "NumPieces", "=", "OpSize", "/", "UnmergeTySize", ";", "SmallVector", "<", "Register", ",", "<NUM_LIT>", ">", "UnmergePieces", ";", "if", "(", "NumPieces", "==", "<NUM_LIT>", ")", "{", "UnmergePieces", ".", "push_back", "(", "OpReg", ")", ";", "}", "else", "{", "LLT", "UnmergeTy", "=", "LLT", "::", "scalar", "(", "UnmergeTySize", ")", ";", "MachineInstrBuilder", "Unmerge", "=", "B", ".", "buildUnmerge", "(", "UnmergeTy", ",", "OpReg", ")", ";", "for", "(", "unsigned", "PieceIdx", "=", "<NUM_LIT>", ";", "PieceIdx", "!=", "NumPieces", ";", "++", "PieceIdx", ")", "UnmergePieces", ".", "push_back", "(", "Unmerge", ".", "getReg", "(", "PieceIdx", ")", ")", ";", "}", "B", ".", "setInstr", "(", "*", "I", ")", ";", "for", "(", "Register", "UnmergePiece", ":", "UnmergePieces", ")", "{", "Register", "CurrentLaneOpReg", ";", "if", "(", "Is64", ")", "{", "Register", "CurrentLaneOpRegLo", "=", "MRI", ".", "createGenericVirtualRegister", "(", "S32", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

10,396

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_addsat", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_61830035", ",", "TypeALU32_3op", ">", ",", "Enc_5ab2be", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

10,397

[ ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>" ]

LLVM

Mips

CPP

next_suggestion

CPU

10,398

[ "case", "Mips", "::", "JalOneReg", ":" ]

[ "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "unimplemented expansion", "<STR_LIT>", ")", ";", "case", "Mips", "::", "LoadImm32", ":", "return", "expandLoadImm", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "LoadImm64", ":", "if", "(", "!", "isGP64bit", "(", ")", ")", "{", "Error", "(", "IDLoc", ",", "<STR_LIT>", "instruction requires a 64-bit architecture", "<STR_LIT>", ")", ";", "return", "true", ";", "}", "return", "expandLoadImm", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "LoadAddrImm32", ":", "return", "expandLoadAddressImm", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "LoadAddrReg32", ":", "return", "expandLoadAddressReg", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "B_MM_Pseudo", ":", "return", "expandUncondBranchMMPseudo", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";", "case", "Mips", "::", "SWM_MM", ":", "case", "Mips", "::", "LWM_MM", ":", "return", "expandLoadStoreMultiple", "(", "Inst", ",", "IDLoc", ",", "Instructions", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

10,399

[ "Inst", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "src", ")", ",", "ARMVCCThen", ",", "(", "VTI", ".", "Pred", "VCCR", ":", "$", "pred", ")", ",", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "inactive", ")", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "VTI", ".", "Vec", "(", "int_arm_mve_vrev_predicated", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "src", ")", ",", "revbits", ",", "(", "VTI", ".", "Pred", "VCCR", ":", "$", "pred", ")", ",", "(", "VTI", ".", "Vec", "MQPR", ":", "$", "inactive", ")", ")", ")", ",", "(", "VTI", ".", "Vec", "(" ]