mô hình Verilog là gì
Verilog, được tiêu chuẩn hóa như IEEE 1364, là một ngôn ngữ mô tả phần cứng (HDL) được sử dụng để mô hình hóa các hệ thống điện tử. Nó được sử dụng phổ biến nhất trong việc thiết kế và xác minh các mạch kỹ thuật số ở mức trừu tượng chuyển thanh ghi. Nó cũng được sử dụng trong việc xác minh các mạch tương tự và các mạch tín hiệu hỗn hợp, cũng như trong việc thiết kế các mạch di truyền.
Mô hình xác suất nhị thức. Mô hình xác suất nhị thức đưa ra một mô hình đơn giản nhưng rất hữu ích. Một ví dụ của mô hình này là số lượng đầu trên 20 lần lật của đồng xu. Cả hai đều là nhị thức. Thứ hai là tiền lãi hàng tháng (nếu không phải hàng ngày) ở Mỹ. Mô hình nhị thức được đặc trưng bởi các thử nghiệm kết thúc thành công (đầu) hoặc thất bại (đuôi). Đây đôi khi được gọi là thử nghiệm Bernoulli. Giả sử chúng ta có n lần thử Bernoulli và p là xác suất thành công của một lần thử.