放熱部材300がロジックチップ90A及びメモリチップ90B上に取り付けられる。放熱部材300には、メモリチップ90Bの上面と当接する部位に開口308が設けられている。このため、ロジックチップ90Aからの熱が放熱部材300を介してメモリチップ90Bへ伝わり難いため、ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。0001】本発明は、絶縁層と導体パターンとを積層してなる第1基板と、第1基板上に実装されて絶縁層と導体パターンとを積層してなるコアレスの第2基板と、第2基板上に実装される半導体素子とを有する電子部品及びその製造方法に関するものである。【背景技術】【0002】半導体素子を実装する基板として、高集積化のためコア基板に層間樹脂絶縁層と導体パターンとを交互に積層して成るビルドアップ多層配線板が用いられている。ここで、更に、集積率を高め、配線距離を短くするため、厚みのあるコア基板を除いたコアレスのビルドアップ多層配線板が提案されている。特許文献1には、複数のチップ(半導体チップ、電子チップ)を1つのパッケージ内に収めたマルチチップパッケージが開示されている。複数のチップのうち任意のチップから発生した熱を他のチップに伝え難くするため、各チップが個別に封止されている。(特にロジックチップ)は、プロセッサコア領域が小さくなる傾向にある。それに伴い、半導体素子に供給される電流の密度が高くなることから、半導体素子は発熱しやすくなる。このため、マルチチップパッケージにおいては、ロジックチップで発生した熱を他のチップに伝え難くする構造への要求が高まっており、その点で依然として改善の余地があると考えられる。【0005】本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、複数の半導体素子を有する場合でも、第1半導体素子(ロジックチップ)から発生した熱を第2半導体素子に伝達させにくくする電子部品を提供することにある。【課題を解決するための手段】【0006】本願発明の電子部品では、第1貫通孔を有するコア基板と、該コア基板の両面に形成されている第1導体回路と、該第1貫通孔に形成され該コア基板の両面の第1導体回路を接続するスルーホール導体と、前記コア基板及び前記第1導体回路上に形成されて第1樹脂絶縁層と第2導体回路とが交互に積層されてなるビルドアップ層と、を備える第1基板と、第2貫通孔を備える複数の第2樹脂絶縁層と、該第2樹脂絶縁層上に形成されている第3導体回路と、該第2貫通孔内に設けられ該第2樹脂絶縁層の両面の第3導体回路を接続するビア導体と、を有する第2基板と、端子の設けられた下面と、該下面との反対側の上面とを備え、前記第2基板上に該下面側が実装されるロジックチップ及びメモリチップと、前記ロジックチップ及びメモリチップ上に取り付けられる放熱部材であって、前記ロジックチップの前記上面に当接されると共に、前記メモリチップの前記上面との当接部位に開口の設けられた放熱部材と、を備えることを技術的特徴とする。【発明の効果】【0007】本願発明では、第2半導体素子の直上に開口を有する放熱部材を採用する。このため、第1半導体素子(ロジックチップ)から発生した熱が第2半導体素子(メモリチップ)へ伝わり難くなるため、第1半導体素子からの熱的影響でメモリチップが誤動作し難くなると考えられる。【図面の簡単な説明】【0008】【図1】本発明の第1実施形態に係る第2基板の製造工程図である。【図2】第1実施形態に係る第2基板の製造工程図である。【図3】第1実施形態に係る第2基板の製造工程図である。【図4】第1実施形態に係る第2基板の製造工程図である。【図5】第1実施形態に係る第2基板の製造工程図である。【図6】第1実施形態に係る第2基板の断面図である。【図7】第1実施形態に係る第2基板の平面図である。【図8】第1実施形態に係る第1基板の断面図である。【図9】第1実施形態に係る第1基板に第2基板が実装された状態を示す断面図である。【図10】第1実施形態に係る電子部品の断面図である。【図11】第1実施形態に係る放熱部材の平面図である。【図12】第2実施形態に係る第2基板の製造工程図である。【図13】第2実施形態に係る第2基板の断面図である。【図14】第2実施形態に係る第2基板の平面図である。【発明を実施するための形態】【0009】[第1実施形態]図10は、第1実施形態の電子部品10の断面図である。電子部品10は、コア基板230を備える第1基板200と、コア基板を備えない第2基板20と、第2基板20上に実装された第1半導体素子(ロジックチップ90A)及び第2半導体素子(メモリチップ90B)とを有している。ロジックチップ90Aは第1封止材96Aにより封止されており、メモリチップ90Bは第2封止材96Bにより封止されている。第2基板20上には、ロジックチップ90A及びメモリチップ90Bを覆う放熱部材300が設けられている。放熱部材300上には、ヒートシンク320が設けられている。【0010】第1基板200は、コア基板230と、コア基板230の両面に設けられているビルドアップ層210とを有している。図8に第1基板の断面が示される。コア基板230の内部には、表裏の導体パターンを電気的に接続するスルーホール導体236が設けられている。コア基板の両面に積層された第1絶縁層(層間樹脂絶縁層)250を貫通する貫通孔233が設けられ、該貫通孔233内にスルーホール導体236が形成されている。スルーホール導体の端部にはスルーホールランド237が形成されている。スルーホール導体236によりコア基板両面の第1導体パターン234が接続されている。第1絶縁層250上には、第1ビア導体266及び第1導体パターン268を備える第1絶縁層(層間樹脂絶縁層)260と、第1ビア導体276及び第1導体パターン278を備える第1絶縁層(層間樹脂絶縁層)270とから成るビルドアップ層210が形成されている。第1絶縁層270上には、開口281を備えるソルダーレジスト層280が形成され、上面側の開口281には第2基板20を実装するためのパッド278Pが設けられ、下面側の開口281には、図示しない外部基板接続用のパッド279Pが設けられている。【0011】第2基板20の断面が図6に示される。第2基板20は、第1面Fとその第1面とは反対側の第2面Sとを有する第2絶縁層50と、第2絶縁層50の第1面F上に形成されている第2導体パターン58と、第2絶縁層50の第1面上及び第2導体パターン58上に形成されている第2絶縁層150と、第2絶縁層150上に形成されている第2導体パターン158とを有している。第2絶縁層150の内部には貫通孔151が設けられていて、この貫通孔151の内部には、第2導体パターン58と第2導体パターン158とを接続する第2ビア導体160が設けられている。これらの樹脂を含む樹脂複合体等からなる層である。第2絶縁層50の内部には貫通孔51が設けられている。貫通孔51の内部には、めっきからなる第2ビア導体60が形成されている。第2ビア導体60の先端部には、半田バンプ77が配置される。【0013】第2絶縁層150上にはソルダーレジスト層70が設けられている。ソルダーレジスト層70には、第2導体パターン158の少なくとも一部を露出する開口71が設けられている。この開口71の内部には半田バンプ76が設けられている。これら半田バンプ76を介して第2基板20上にロジックチップ90A、メモリチップ90Bが実装されている。ロジックチップ90Aを実装するバンプ76のピッチは90μm以下である。【0014】ロジックチップ90Aの側面は第1封止材96Aで封止されている。この第1封止材96Aの表面とロジックチップ90Aの表面とは同一平面上に位置する。ロジックチップ90Aの上面は第1封止材96Aから露出されている。メモリチップ90Bの側面は第2封止材96Bで封止され、メモリチップ90Bの上面は第2封止材96Bから露出されている。図7は、該第2基板20の平面図である。第2基板の第1封止材96Aと第2封止材96Bとの間には溝96Cが設けられている。第1封止材96Aと第2封止材96Bとは分離している【0015】図10に示すように第1基板300上には、ロジックチップ90A及びメモリチップ90Bを覆うように放熱部材300が取り付けられている。放熱部材300を形成する材料としては、例えばアルミニウムや銅等が挙げられる。放熱部材300は、凹状のキャビティ部304と、キャビティ部304の周囲に設けられた平板部状のフランジ部302とから成り、キャビティ部304には平板部306が設けられている。キャビティ部304内に、ロジックチップ90Aとメモリチップ90Bとが収容されている。該放熱部材300は、フランジ部302を介して第1基板200に固定されている。【0016】図11に、放熱部材300が取り付けられた状態の第2基板の平面図が示される。放熱部材300の平板部306はメモリチップ90B上に開口308を備え、放熱部材300とメモリチップ90Bとが直接接しないようにされている。図10に示すように平板部306は、ロジックチップ90Aの上面、第1封止材96Aの上面、第2封止材96Bの周縁側の上面と接している。放熱部材300の平板部上には、放熱フィン322を備えるヒートシンク320が設けられている。【0017】第1実施形態の電子部品では、ロジックチップ90A及びメモリチップ90B上に放熱部材300が取り付けられる。この放熱部材300には、メモリチップ90Bの上面との当接部位に開口308が設けられている。このため、ロジックチップ90Aからの熱が放熱部材300を介してメモリチップ90Bへ伝わり難くなるため、該ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。【0018】第1実施形態の電子部品では、ロジックチップ90Aを封止する第1封止材96Aと、メモリチップ90Bを封止する第2封止材96Bとの間に溝96Cが設けられている。このため、ロジックチップ90Aからの熱が封止材を介してメモリチップ90Bへ伝わり難くなるため、該ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。【0019】第1実施形態の電子部品では、メモリチップ90Bの周囲の第2封止材96Bは、放熱部材300と当接している。このため、第2封止材96Bが放熱部材300で押さえられることになり、第2封止材96Bの剥離を防止することができる。【0020】第1実施形態の電子部品では、放熱部材300上にヒートシンク320が取り付けられているので、ロジックチップ90Aからの熱を効率的に逃がすことができる。【0021】第1実施形態の電子部品では、放熱部材300は、凹状のキャビティ部304と該キャビティ部304の周縁のフランジ部302とを備え、キャビティ部304に、第2基板20を、該第2基板に接触することなく収容するので、コアレスで強度的に弱い第2基板に熱的ストレスを与え難い。コア基板を備え強度的に強い第1基板200にフランジ部302を介して放熱部材300が固定されているので、信頼性を高めることができる。【0022】第1実施形態の電子部品では、第1封止材96Aの表面とロジックチップ90Aの表面とは同一平面上に位置する。このため、電子部品全体の厚みを低減できる。ロジックチップ90Aで発生した熱を放熱部材300に伝えやすい。ロジックチップ90Aの表面は放熱部材300に接している。このため、ロジックチップ90Aで発生した熱を放熱部材300に伝えやすい。【0023】第1実施形態の電子部品では、第1封止材96Aと第2封止材96Bとは分離している。このため、ロジックチップ90Aで発生した熱をメモリチップ90Bに伝え難い。放熱部材300の開口308の径はメモリチップ90Bの幅よりも大きい。放熱部材300とメモリチップ90Bとが直接接することが避けられる。このため、ロジックチップ90Aで発生した熱をメモリチップ90Bに伝え難い。開口308によりメモリチップ90Bの表面全体が露出される。このため、ロジックチップ90Aで発生した熱をメモリチップ90Bに伝え難い。[第2基板の製造方法]第2基板の製造方法について、図1〜図7を参照して説明される。(1)まず、厚さ約1.1mmのガラス板30が用意される(図1(A))。ガラス板は、実装するシリコン製ICチップとの熱膨張係数差が小さくなるように、CTEが約3.3(ppm)以下で、且つ、後述する剥離工程において使用する308nmのレーザ光に対して透過率が9割以上であることが望ましい。【0025】(2)ガラス板30の上に、主として熱可塑性ポリイミド樹脂からなる剥離層32が設けられる(図1(B))。【0026】(3)剥離層32の上に導体パターン34が形成される(図1(C))。【0027】(4)剥離層32の上に第2絶縁層50が形成される(図1(D))。【0028】(5)CO2ガスレーザにて、第2絶縁層50を貫通し、剥離層32に至る電極体用開口51が設けられる(図1(E)参照)。【0029】(6)スパッタリングにより、第2絶縁層50上にTiN、Ti及びCuからなる導体層52が形成される(図2(A))。【0030】(7)導体層52上に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムが載置され露光された後、炭酸ナトリウムで現像処理され、厚さ約15μmのめっきレジスト54が設けられる(図2(B))。【0031】(8)導体層52を給電層として用い、電解めっきが施され電解めっき膜56が形成される(図2(C))。【0032】(9)めっきレジスト54が剥離除去される。剥離しためっきレジスト下の導体層52が除去され、導体層52及び電解めっき膜56からなる第2導体パターン58及び第2ビア導体60が形成される(図2(D))。【0033】(10)上記(4)〜(10)と同様にして、第2絶縁層50及び第2導体パターン58上に第2絶縁層150及び第2導体パターン158、第2ビア導体160が形成される(図3(A)、図3(B)、図3(C))。【0034】(11)第2絶縁層150上にソルダーレジスト層70が形成される。その後、ソルダーレジスト層70の内部に開口71が設けられて、第2導体パターン158の一部が露出される(図3(D))。第2導体パターン158のうち、開口71により露出された部位によりパッド158Pが構成される。【0035】(12)次に、パッド158P上にNiめっきが施された後、半田めっき(Sn−Ag)が施され、パッド158Pに半田バンプ76が形成されることで、中間体100が製造される。この中間体100は、ガラス板30と、ガラス板30上に形成されている第2基板20とから形成されている。【0036】(13)次いで、中間体100上に半田バンプ76を介してロジックチップ90A、メモリチップ90Bが実装される(図4(A))。このとき、ガラス板30がICチップ90A、90Bと熱膨張率が近いので、第2基板20に加わる応力が低減される。【0037】(14)第2基板20とロジックチップ90A、メモリチップ90Bとの間にアンダーフィル94が充填される(図4(B))。【0038】(15)モールド型内で、ロジックチップ90A、メモリチップ90Bが封止材96で封止される(図4(C))。【0039】(16)ダイシング又はレーザにより封止材に溝96Cが設けられ、封止材が第1封止材96Aと第2封止材96Bとに分断される(図4(D))。【0040】(17)第1封止材96A、第2封止材96Bが研磨され、ロジックチップ90A、メモリチップ90Bの上面が露出される(図5(A))。これにより、ロジックチップ90Aに放熱部材300を直接取り付けることが可能になる。電子部品全体の高さも抑制される。【0041】(18)次いで、308nmのレーザ光がガラス板30を透過させて剥離層32に照射され、剥離層32が軟化される。第2基板20に対してガラス板30がスライドされ、ガラス板30が剥離される(図5(B))。【0042】(19)アッシングにより剥離層32が除去され、第2絶縁層50及び第2ビア導体60が露出される(図5(C))。【0043】(20)そして、第2ビア導体60のパッド34上に半田バンプ77が形成され、第2基板20が完成される(図5(D))。【0044】(21)第2基板20は、図8を参照して上述した第1基板200上に、半田バンプ77を介して実装される。第1基板200と第2基板20との間には、アンダーフィル98が充填される(図9)。【0045】該第1基板200上に、ヒートシンク320の固定された放熱部材300が取り付けられ、その放熱部材300とロジックチップ90Aの上面とが接触する(図10)。【0046】[第2実施形態]図13は、第2実施形態の第2基板20の断面図であり、図14は第2基板の平面図であり、図14中のX−X断面が図13に対応する。図6を参照して上述した第1実施形態では、ロジックチップ90Aを封止する第1封止材96Aと、メモリチップ90Bを封止する第2封止材96Bとが分離されていた。これに対して、第2実施形態では、ロジックチップ90Aとメモリチップ90Bとが一体の封止材96に封止され、ロジックチップ90Aとメモリチップ90Bとの周囲を封止材96の環状部96Dが囲み、封止材96の中央部に溝96Eが設けられる。【0047】第2実施形態の電子部品の製造方法を図12を参照し説明される。図1〜図4(B)を参照して上述した第1実施形態と同様に、第2基板が製造され、ロジックチップ90Aとメモリチップ90Bとが実装される(図12(A))。溝96Eを設ける部位を備えるモールド型内で、ロジックチップ90Aとメモリチップ90Bとが封止材96により封止される(図12(B))。【0048】第2実施形態の電子部品では、封止材96は、ロジックチップ90A及びメモリチップ90Bの側面を環状に保持する環状部96Eを備え、該環状部の中央に溝96Eが設けられている。このため、ロジックチップ及びメモリチップを封止して接続信頼性を高めながら、溝96Eによりロジックチップからの熱が封止材96を介してメモリチップへ伝わり難くすることができる。備える電子部品であって、前記放熱部材は、前記第2半導体素子の直上に開口を有する。【請求項2】請求項1の電子部品であって:前記第1半導体素子はロジックチップであり、前記第2半導体素子はメモリチップである。【請求項3】請求項2の電子部品であって:前記第1封止材の表面と前記第1半導体素子の表面とは同一平面上に位置する。【請求項4】請求項2の電子部品であって:前記第1半導体素子の表面は前記放熱部材に接している。【請求項5】請求項2の電子部品であって:前記第1封止材と前記第2封止材とは分離している。【請求項6】請求項2の電子部品であって:前記開口の径は、前記第2半導体素子の幅よりも大きい。【請求項7】請求項2の電子部品であって:前記開口により、前記第2半導体素子の表面全体が露出される。【請求項8】請求項1の電子部品であって:前記放熱部材上にヒートシンクが取り付けられている。【請求項9】請求項2の電子部品であって:前記第2基板は、前記第1半導体素子を実装するバンプを有しており、該バンプのピッチは90μm以下である。【請求項10】請求項1の電子部品であって:前記放熱部材は、前記第1半導体素子及び前記第2半導体素子を収容するキャビティ部と、前記第1基板に当接し得るフランジ部とを備えている。【請求項11】前記請求項1に記載の電子部品の製造方法。ekouhou.net。