[2004/08/06]印刷<<<777879808182838485>>>81/421プロトコル(その7):DRAMインタフェース(その4)前回、DirectRDRAMは4段のパイプライン構成となるという話をした。これについてもう少し深い説明をしてゆきたい。そもそもパイプライン構成とはどういう話かということをまず定義する必要がある。RDRAMを比較したものである。1999)のPage6より抜粋ここで問題になるのは、Addressを出してからDataを取り込むまで、何クロック要するかという点だ。DRAMとあるのはこの場合SDRAMの事である。実はこの表はちょっと意図的に混乱を招きやすく記述されている。従来のSDRAMの場合、アドレスバスは1つしかなく、ここでRowとColumnを交互に送る方式だった。RDRAMは敢えてRowとColumnを分離することにした。Addressが出たタイミングと重ね合わせた場合、このタイミングでデータの書き込みが行われる」というポジションである。考えると、SDRAMは2クロックでデータの書き込みが行われるわけで、これが2段のパイプラインという訳だ。RDRAMは4クロック目以降で書き込みが行われるために、パイプラインが4段という表現になっている。した段数の増加は、単純に見ればレイテンシを増やしているだけであって性能アップに繋がらない様に見えるが、高速化する一方のメモリバスのスピードにDRAMが付いてこられる訳はないから、結局Waitを多く入れることにせざるを得ない。なると、純粋にレイテンシという点では、2パイプラインでウェイトを入れるのと4パイプラインでウェイト無しなのはそれほど大差が無いという事になる。Addressをパイプライン式に発行することが出来、結果として連続アクセスの時間を長く取ることが出来る。これを判りやすく書いたのが図1である。RowとColumnが別々のアドレスバスで指定できるので、極端に言えば毎回アドレスが変わる場合でも連続してアドレス指定を行うことが出来、結果としてデータも切れ目無く出力されるという訳だ(*1)。RDRAMの基本的な思想である。RDRAMのプロトコルは当然このパイプライン動作を前提としたものになる。大きく分類すると、ACT(Activate)/PRER(Precharge)/RD(Read)/WR(Write)という4つのコマンドが用意されており、これに引き続きRow/Columnラインで引き渡されるROWA(row-activate)/ROWR(row-operation)もしくはCOLC(column-operation)/COLM(mask)/COLX(extended-oeration)の各パケットにより詳細な動作を規定するという方式になっている。組み合わせ総数はSDRAMとは比較にならないほど多かったりするのだが、これはなるべくパイプラインを崩さずにアクセスするためのトレードオフである。RDRAMのPCマーケットでの成功を妨げた遠因の1つになったとも考えられるから、結局は高くついたトレードオフなのかもしれない。RDRAMがメモリに果たした功績は少なくない。RDRAMが初めてだからだ。DIMM)にその影響を見ることができる。RDRAMと似た構造になっている。RDRAMとは異なり、RowとColumnでバスを分離したりはしていない。CASという技法でアドレスバスの利用効率を上げることで対応している)。データレートの高速化を図る過程で、DRAMインタフェースも次第に汎用I/Oバスの様に進化してゆかざるを得ないという事であり、プロトコルも当然汎用I/Oバスの様になってゆくわけだ。これは模式図であって、実際はよほど条件が整わない限り、ここまで連続してデータが出ることは無い。Burstのケースが多いので、2クロックおきにアドレス/コマンドが出され、データは連続出力という方が一般的である。1/16]ホビーもっと見るページトップ。