ユーザ・プレゼンテーションユーザ・プレゼンテーションは、FPGA/PLDに関する設計事例や応用事例、およびFPGA/PLDに関する最新の研究や萌芽的アイデアについて意見交換や議論の場として開催します。プレゼンテーション※上記時間以外はポスター展示(セッション)となります。氏システムの検証を高速化するために、FPGAプロトタイピングや実機を用いた検証が用いられる。システムに用いられる組み込みソフトウエアは、システムの様々な外部要因を用いて処理するため、問題が発生した際に再現性が低く検証が難しい。ソフトウエアの挙動を検証するために、関数に検証用コードを挿入する方法は、検証用コードの挿入によって処理タイミングが変化するため、タイミングの変化が許容できない状況では用いることが困難である。本論文では、FPGAを用いたプロトタイプの際に、MPUの出力するトレース情報から関数遷移に変換する回路の構成を示し、実際の組み込みソフトウエアの関数遷移をリアルタイムに取得し、その結果を報告する。増加し続けるVLSIの検証時間を短縮するため、観測信号の状態遷移を用いたVLSIデザイン検証手法(TTT)が提案されている。TTTには高速な信号の照合が要求され、FPGA等の再構成可能なハードウェアを用いて実現される。更なる高速かつ大規模なVLSIの検証を実現するために、高速な状態遷移照合が求められている。本研究ではTTTの状態遷移照合機構に二つの手法を提案する。第一に、予備試験として採取した観測信号を基にハッシュ関数を再構築する。第二に、観測の進行に伴って変化する状態遷移の出現回数を用いて、状態遷移リストを再構成し、照合を効率化する。これら二つの手法を組み合わせることで、照合のためのメモリアクセス数を削減し、高速な状態遷移照合を実現する。現在、SoCでは1チップに多様な機能を搭載するため、一部の機能のみ変更する場合も設計期間とコストを要するという問題を含んでいる。ハードウェアを変更可能なリコンフィギャラブルシステムならば、面積効率の向上やコストの削減が期待できる。プロセッサ混載FPGAを利用することで1チップでHWとSWの両面から使用することが出来るようになる。動的再構成を行う際に再構成時間がオーバヘッドとなっている。そこで、本研究では、FPGA混載プロセッサを用いたチップ内部からの部分再構成時間を短縮することを目的とし、Xilinx社Virtex-IIProおよびVirtex-4の両デバイスに対応した新たなIPの開発を行った。結果として従来のベンダ提供のIPと比較して約10倍の再構成速度を得ることができた。Device)のアーキテクチャは、論理ブロックで扱う演算粒度の違いにより細粒度方式と粗粒度方式に大別できる.これらのRLDは粒度方式が固定であるため、自身の構造に適したアプリケーションでしかその性能を発揮できない。Cell)を提案している。VGLCは粒度の異なる演算を論理ブロック毎に表現可能である。本稿ではVGLCに適したテクノロジマッピングツールを作成するため、遅延最適化マッピングアルゴリズムであるHeteroMapに改良を加える。ベンチマーク回路に対してテクノロジマッピングを行い、結果として4-LUTと比較した場合、遅延は平均32.9%、コンフィグレーションビット数は平均52.2%削減することができた。科学計算を低コストかつ高性能に実行するアクセラレータとして、FPGAを用いる方法が注目されてきている。ReCSiPボードは、生化学シミュレーションをはじめとする様々なアプリケーションの高速実行を目的として開発された、FPGAとメモリで構成されるPCIカードである。ホストPCとFPGAが協調動作するシステムでは、ホスト-FPGA間のデータ転送に高いバンド幅が要求される。FPGAには様々なアクセラレータ回路が構成されるため、ホストPCとの柔軟な通信を可能にするインターフェイスが必要である。本発表では、PCIバスを介したホストPC-FPGAボード間のデータ通信における汎用的なホストインターフェイスの構成と実装について述べ、その通信速度の評価結果を報告する。Association。