■出展物紹介ケイデンスは、お客様が製品開発のさまざまな厳しい目標を達成するために、先端プロセス世代に対応したテクノロジやサービスを提供し、設計者を支援しています。システム設計検証、PCB/SiP設計など、最新のテクノロジとソリューションの概要をデモ・エリア、ステージ・プレゼンテーション、および出展者セミナーにおいて詳しくご説明します。テクノロジ・テーマ・ゾーンにおいては、フルウェーブ・フィールド・ソルバをご紹介します。日本ケイデンスのブース、出展者セミナー、テクノロジ・ゾーンにお立ち寄り下さい。現在のコンシューマ・エレクトロニクス機器では、映像や音楽の再生、他の機器との通信機能が搭載されたミックスシグナルICがふんだんに使われています。ケイデンスは、この様なミックスシグナルICの設計と検証の課題を包括的に解決するため、今後クロスプラットフォームでのソリューションを提案してまいります。当セミナーでは、EncounterとVirtuosoの統合とIncisiveとVirtuosoの統合による設計と検証のソリューションに関してご紹介します。Systemは新たに開発されたメモリ・アーキテクチャを備え、その性能とキャパシティを飛躍的に向上させています。プロセス対応、ミックス・シグナル設計、そしてサインオフ解析のためのテクノロジも強化されて、あらゆる製品の市場投入までの期間を大幅に改善します。Systemの機能についてご紹介します。17:15会場:E205設計段階から“歩留まり”を改善。半導体ビジネスの成功には製品の早期量産立ち上げが必須です。そのためには、チップの設計段階で、製造で起こりうる問題を検証、防止、そして最適化することが重要です。45nm以降のデバイスではその傾向がますます顕著になってまいりました。ケイデンスはモデル・ベースの技術を応用した包括的なmanufacturing-awareな(製造を考慮した)設計手法を提供します。当セミナーでは実際に設計でご使用いただく際の使い勝手、上流・下流の設計ツールとの親和性などについても簡単なデモを交え、ご紹介します。検証作業は全開発工数の7割、そして検証環境構築は検証作業のうち4割の工数を占めると言われ、検証環境を効率的に構築することが急務となっています。工数削減のためには、再利用性を考慮した検証メソドロジを利用し、また、標準プロトコルI/Fなどの規格が定められている部品については検証IPの採用を行なうなどの手法が効果的です。当セミナーでは、メトリクス・ドリブン検証などの先進的検証メソドロジをご紹介しながら、そのような手法を実際のプロジェクトに導入するためのキーテクノロジである検証IPについて、ケイデンスの提供する幅広い品揃えをご紹介します。各種の言語で作られた既存の検証環境を、OVMのような再利用性の高い検証メソドロジで構築されたテストベンチの中に、どのように流用していくかについての、新しいトレンドについても概説いたします。特徴と変遷、そして今後のPCBテクノロジが求める自動配線技術について解説します。シンセシスとレイアウトでの相関性を向上し、イタレーションを減らすために、シンセシス段階でフィジカルを意識することは非常に重要です。Compilerに新しく実装されたレイアウトでの配線混雑度をシンセシス段階で考慮した最適化や、フィジカルビューワ等のGUI環境により、論理設計者でも容易に使用できるフィジカル予見機能をデモを交えてご紹介します。アーキテクチャ仕様を実現するために適切なIPを選択することは、SoC開発の初期段階において大変重要です。ケイデンスは、IP情報ポータル・サイト"ChipEstimate.com"を提供し、SoCの開発アーキテクト、設計者、プロジェクト責任者など幅広いユーザーによるIP検索及び比較検討をサポートしています。Estimatorは、Windows/Unix上で動作するケイデンスの新製品で、RTLやネットリストが存在しない段階でのチップ設計のトレードオフ解析、コスト解析をサポートします。(*日本語によるセミナーとなります。NN4.7以上で動作確認を行っております。