automation)ツールである。analyzer)では,パス上の各素子に最悪の遅延時間を割り当てて,どんなケースでも稼働することを確認できる。プロセスの微細化が進み,最悪値で問題が発生しない厳しい設計より,歩留まりが少し下がっても緩い制約の下で設計した方が,トータル・コストが低くなるようになってきた。注目が集まるようになった。各素子の遅延時間を統計的な分布で表現する。このため解析結果のパスの遅延時間は,バラつきを表した分布情報となる。この分布を参照して設計を修正することで,適正な設計マージンを設定できるようになる。処理時間がSTAよりはるかに長いという泣き所があり,これまでは学会のテーマにとどまっていた。製品設計に使おうという動きが進んできた。世代の量産の本格化がその背景にある。月に発表した(図1)。バラつき情報の入った統計的回路ライブラリを提供する。