Com a complexidade dos circuitos integrados (CIs) crescendo exponencialmente, as técnicas tradicionais de verificação nem sempre são suficientes para localizar todos os erros de um projeto. Uma das técnicas mais utilizadas nos dias de hoje é a verificação baseada em asserções. asserções são monitores instanciados pelo projetista do circuito integrado de forma a garantir o seu funcionamento. Este trabalho propõe uma ferramenta para estimar erros de projeto em CIs durante a etapa de verificação. Esta estimação de possíveis erros tem por objetivo selecionar um sbconjunto de asserções para serem incorporadas ao CI. A inclusão das assercões tem dois propósitos distintos. O primeiro deles é durante a fase de emulação do CI. Neste caso, o CI pode ser emulado em situações reais, a uma velocidade impossível de ser alcançada durante o processo de simulação. O segundo propósito é o monitoramento remoto de um CI. Em se tratando de um CI em arquitetura reconfigurável (FPGA), o erro seria identificado e corrigido, e a FPGA seria novamente gravada.
Alunos envolvidos: Graduação: (2) / Doutorado: (2) .
Integrantes: Antonio Otavio Fernandes – Coordenador / Claudionor José Nunes Coelho Jr – Integrante / José Monteiro da Mata – Integrante / Jose Augusto Miranda Nacif – Integrante.