FPGA & VHDL. Tutorial - PDF
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Rita Gesser Câmara
1 FPGA & VHDL Tutorial
2 FPGA FieldProgrammableGateArray Dispositivo lógico contendo uma matriz de: Células lógicas genéricas Configuráveis ( programadas ) para desempenhar uma função simples Chaves programáveis Interconectam as células segundo uma configuração Implementação de um projeto: Especificação da função de cada célula Configuração da conexão de cada chave Configuração de uma FPGA: Síntese do projeto Arquivo de configuração enviado para FPGA por cabo Processo feito em campo (Field), invés de em fábrica
4 Célula Lógica Conceitual Exemplo: célula baseada em look-up table (LUT) de 3 entradas Exemplo: Diagrama conceitual LUT = a b c
6 Algumas Aplicações Processamento de sinais digitais (DSP) Sistemas embarcados (embedded) Ex.: Aeroespaciais, de defesa, reconhecimento de voz Prototipagem de ASICs Application Specific Integrated Circuit Computação de alto desempenho aceleração Alto paralelismo das FPGAs vs. CPUs Ex.: clock = 500MHz, 100 instruções de FPU por ciclo Configuração flexível da precisão dos cálculos de FPU vs. precisão fixa das CPUs Nova área: Computação Reconfigurável Tarefas custosas realocadas do software (CPUs) p/ FPGAs Ex: cálculos de FFT, convolução etc.
12 Famílias de FPGAs Xilinx Baixo custo Spartan/XL Spartan-II Spartan-IIE Spartan-3 Spartan-6 Alto desempenho Virtex Virtex-II Virtex-4 Virtex-5 Virtex-6 LX: lógica de alto desempenho; LXT: conectividade serial de baixa potência SXT: DSP e uso intenso de memória Etc.
16 VHDL: CKTs combinacionais Nível do projeto: portas (gate-level design) Comparador de 1 bit i0 i1 eq eq = i0 i1 + i0 i1
18 Testbench Operações executadas sequencialmente
21 VHDL: CKTs sequenciais Flip-Flop D
22 VHDL: CKTs sequenciais Testbench Registrador de deslocamento
23 VHDL: CKTs sequenciais Contador binário Testbench
24 VHDL: CKTs sequenciais Contador módulo-m Testbench Clock da placa: F = 50 MHz; T = 20 x s Para T = 0,5 s: m = n = 25, pois =
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