Simpósio VLSI 2020: Intel apresenta pesquisas sobre borda inteligente e desempenho com eficiência energética | Sala de Imprensa Intel Brasil
Simpósio VLSI 2020: Intel apresenta pesquisas sobre borda inteligente e desempenho com eficiência energética
Novidade: Esta semana, a Intel participa da edição virtual do Simpósio 2020 sobre Tecnologia e Circuitos VLSI. A empresa irá apresentar um conjunto de dados sobre pesquisas e perspectivas técnicas para a transformação da computação impulsionada por dados que se encontram cada vez mais distribuídos entre o núcleo, a borda e os dispositivos finais. Mike Mayberry, CTO da Intel, é um dos palestrantes convidados e irá falar sobre "O futuro da computação: como a transformação de dados está reformulando o VLSI", destacando a importância da transição da computação de uma abordagem centrada em hardware / programas para uma abordagem centrada em dados / informações.
"O grande volume de dados que transita pela borda, infraestrutura de rede e nuvem exige um processamento robusto e de baixo consumo de energia, próximo ao local onde os dados são gerados e muitas vezes acaba sendo limitado pela largura de banda, memória e recursos limitados de energia. O levantamento apresentado pela Intel Labs destaca várias abordagens inovadoras e versáteis para uma computação mais eficiente, podendo ser usadas em áreas que vão desde robótica e realidade aumentada até machine vision e video analytics. O objetivo do estudo é facilitar a movimentação e computação de dados, um dos maiores desafios para os dados do futuro", explica Vivek K. De, diretor de Circuit Technology Research na Intel Labs.
O que será apresentado: Serão apresentados vários trabalhos de pesquisa da Intel que exploram novas técnicas para níveis mais altos de inteligência e desempenho com eficiência energética nos sistemas de borda-rede-nuvem do futuro para um número crescente de aplicações na borda. A seguir, alguns dos tópicos abordados nos artigos de pesquisa. A lista completa encontra-se ao final do documento.
Aprimorando a eficiência e a precisão da reconstrução de cenas em 3D para robótica na borda usando aceleradores de hardware de fundição por raio
Artigo: A Ray-Casting Accelerator in 10nm CMOS for Efficient 3D Scene Reconstruction in Edge Robotics and Augmented Reality Applications (em inglês)
Porque é importante: Certas aplicações, como robótica de ponta e realidade aumentada, exigem a reconstrução precisa, rápida e com baixo consumo de energia de cenas 3D complexas a partir de enormes volumes de dados gerados por operações de projeção de raios para localização e mapeamento simultâneo denso em tempo real (SLAM, na sigla em inglês). Nesse artigo, a Intel destaca um acelerador de hardware de fundição de raios totalmente inovador que utiliza novas técnicas para manter a precisão da reconstrução de cenas e, ao mesmo tempo, alcançar um desempenho superior com eficiência energética. As abordagens inovadoras — incluindo técnicas como pesquisa de sobreposição de voxel e aproximação de voxels auxiliada por hardware — reduzem a demanda no acesso à memória local, além de melhorar a eficiência energética para futuras aplicações de robótica de ponta e realidade aumentada.
Reduzindo o gasto de energia da análise de fluxo de vídeo com base em deep learning com uma unidade de processamento de dados visuais (EPU) orientada por eventos
Artigo: A 0.05pJ/Pixel 70fps FHD 1Meps Event-Driven Visual Data Processing Unit (em inglês)
Porque é importante: A análise de dados visuais em tempo real baseada em deep learning, muito usada em aplicativos de segurança e proteção, envolve a detecção rápida de objetos a partir de vários fluxos de vídeo e requer altos ciclos de computação e largura de banda da memória. Normalmente, os quadros de entrada dessas câmeras têm sua carga minimizada, o que diminui a nitidez da imagem. Nesse estudo, a Intel apresenta uma unidade de processamento de dados visuais (EPU) orientada por eventos que – combinada com novos algoritmos – pode instruir aceleradores de deep learning a processar apenas entradas visuais que usam "regiões de interesse" com base em movimento. A nova abordagem diminui requisitos de computação e memória de analytics visuais na borda.
Expandindo a largura de memória local para aplicações de Inteligência Artificial, machine learning e deep learning
Artigo: 2X-Bandwidth Burst 6T-SRAM for Memory Bandwidth Limited Workloads (em inglês)
Porque é importante: Muitos chips de IA – em especial aqueles usados para processamento de linguagem natural, caso dos assistentes de voz – estão cada vez mais dependentes do acesso à memória local. A frequência de duplicação ou aumento do número de bancos para enfrentar esses desafios tem impacto negativo no consumo de energia e de área, especialmente em dispositivos de borda com restrição de área. Nesse estudo, a Intel lançou mão de um conjunto 6T-SRAM para fornecer largura de banda de leitura duas vezes maior sob demanda em operação no modo burst, com eficiência energética 51% maior do que a obtida com a duplicação de frequência e eficiência de área 30% melhor do que duplicando o número de bancos.
Acelerador de rede neural binária totalmente digital
Artigo: 617TOPS/W All-Digital Binary Neural Network Accelerator in 10nm FinFET CMOS (em inglês)
Porque é importante: Nos dispositivos de borda com restrição de energia e recursos em que as saídas de baixa precisão são aceitáveis para algumas aplicações, as Redes Neurais Binárias (BNNs, na sigla em inglês) analógicas têm sido usadas como uma alternativa às redes neurais de maior precisão, que são mais exigentes em termos de computação e demandam muita memória. Todavia, os BNNs análógicos têm menor precisão por não conseguirem processar uma gama muito ampla de variações e ruídos. Por meio dessa pesquisa, a Intel demonstra o uso de um BNN totalmente digital que fornece eficiência de energia semelhante às técnicas analógicas embutidas na memória, ao mesmo tempo em que fornece melhor robustez e escalabilidade para nodes de processos avançados.
Estudos adicionais da Intel apresentados durante o Simpósio VLSI 2020 incluem os seguintes artigos (em inglês):
The Future of Compute: How the Data Transformation is Reshaping VLSI
Low-Clock-Power Digital Standard Cell IPs for High-Performance Graphics/AI Processors in 10nm CMOS
An Autonomous Reconfigurable Power Delivery Network (RPDN) for Many-Core SoCs Featuring Dynamic Current Steering
GaN and Si Transistors on 300mm Si (111) enabled by 3D Monolithic Heterogeneous Integration
Low Swing and Column Multiplexed Bitline Techniques for Low-Vmin, Noise-Tolerant, High-Density, 1R1W 8T-bitcell SRAM in 10nm FinFET CMOS
A Dual-Rail Hybrid Analog/Digital LDO with Dynamic Current Steering for Tunable High PSRR and High Efficiency
A 435MHz, 600Kops/J Side-Channel-Attack Resistant Crypto-Processor for Secure RSA-4K Public-Key Encryption in 14nm CMOS
A 0.26% BER, 10^28 Modeling-Resistant Challenge-Response PUF in 14nm CMOS Featuring Stability-Aware Adversarial Challenge Selection
A SCA-Resistant AES Engine with 6000x Time/Frequency-Domain Leakage Suppression Using Non-Linear Digital Low-Dropout Regulator Cascaded with Arithmetic Countermeasures in 14nm CMOS
CMOS Compatible Process Integration of SOT-MRAM with Heavy-Metal Bi-Layer Bottom Electrode and 10ns Field-Free SOT Switching with STT Assist
A 10nm SRAM Design using Gate-Modulated Self-Collapse Write Assist Enabling 175mV VMIN Reduction with Negligible Power Overhead