Monte o Seu: Kit Principal - Portal - FPGA para Todos
Publicado em Segunda, 21 Maio 2012 11:06
Escrito por Pedro Messias Bastos e Carolina Westphal
Figura 1: Placa de Circuito Impresso do Módulo de PLDX064
Figura 2: Módulo de PLD7064 Montado
Neste artigo disponibilizamos um tutorial de montagem do Módulo PLD7064, utilizado para gravação de projetos. A montagem da placa é bastante simples, e pode ser executada pelo próprio aluno, seguindo o tutorial disponibilizado neste artigo. Para saber como o kit funciona, leia mais sobre o mesmo no artigo "Módulo CPLD_7064".
Soldagem errada dos componentes, tanto em posição quanto em localização. Exemplo: capacitores eletrolíticos, cristal oscilador gerador de clock, soquete para CPLD, resistores, barra de pinos;
Curto-circuito gerado pelo excesso de solda;
Comece em uma ordem que facilite o resto da soldagem, sendo dos menores (resistores e capacitores) para os maiores (botões, soquetes e barra de pinos);
Solde os jumpers de seleção do kit corretamente utilizando um pedaço de um terminal de outro componente cortado, como resistou ou capacitor;
Atenção ao posicionar e soldar os soquetes (CPLD, CI, interface JTAG e alimentação);
Soldar componentes bem rente a placa;
Atenção ao soldar a barra pinos de 90° para que não seja soldada torta.
Aqui encontra-se uma tabela com as especificações dos componentes que são usados nesse módulo de PLD.
Tabela de Componentes(em breve)
Gerber_Kit Principal.zip(em breve)
Segue abaixo o tutorial sobre a montagem do Kit Principal, para ampliá-lo clique aqui ou sobre ele.
Tutorial de Montagem: Kit Principal
Para teste do módulo, propomos aqui um projeto simples, a ser gravado no CPLD, que aplica aos pinos dos conectores CN1, CN2 e CN3 uma contagem de 0 a 15 (repetida em blocos de 4 bits), que poderá ser observada em um ou mais módulos de LED. Alguns pinos do conector CN4 configuram as etapas do teste.
A figura 03 apresenta o diagrama de blocos do circuito de testes.
Figura 3: Bloco esquemático do projeto teste
Inicialmente, grave o projeto de teste, no kit de CPLD (sem periféricos conectados a ele). Conecte então um módulo de LEDs ao CN1, e um módulo de botões ao CN4, como mostrado na figura 04, que também mostra os botões associados aos sinais do projeto e as posições corretas para os jumpers do módulo de CPLD.
Figura 04: Bloco esquemático do projeto teste
Alimente o kit. Você deverá observar uma contagem rápida no módulo de leds (igual nas linhas superior e inferior). Remova o periférico de LEDs do CN1 e conecte-o ao CN2, e depois ao CN3. Em ambos os casos, você deverá verificar a mesma sequência de ativação dos LEDs e, então, que os pinos dos conectores CN1 a CN3 estão funcionando adequadamente como saída. Deixe o módulo de LEDs em um destes conectores.
Agora, passamos ao teste dos pinos do CPLD configurados como entrada, e dos circuitos de clock e de reset do kit.
A contagem, neste projeto, é incrementada por um sinal de que pode ser gerado por qualquer dos circuitos de clock do kit. A seleção é feita pelo botão B6, que controla o sinal SelClock. Com o botão liberado, a contagem é sincronizada pelo sinal de clock de alta frequência (GCLK1), e com o botão pressionado, é ativado o sinal de clock de baixa frequência (GCLK2).
No teste do clock de alta frequência, um prescaler gera, a partir dos 24MHz do oscilador XTAL1, um sinal de frequência mais baixa, adequada para visão da contagem no periférico de LEDs.
O clock de baixa frequência pode ser ajustado pelos jumpers em J1 ("SelFreq") e J3 ("SelTipo"). Quando o jumper de J3 estiver na posição "E", o botão B0 da placa de botões atua como a entrada (manual) de pulsos de clock. Observe que neste caso a contagem está sujeita a ruídos de trepidação no botão.
O botão B2 (entrada OE), quando pressionado, deixa em alta impedância as saídas de contagem, e os LEDs deverão se apagar.
A entrada CLKENABLEn, conectada ao botão B7, habilita o clock do contador. Quando em '1', (botão liberado) a contagem ocorre normalmente. Quando está em '0' (botão pressionado), aquela entrada bloqueia a contagem.
Finalmente, a contagem pode ser anulada aplicando-se um nível lógico baixo na entrada GCLRn. O acionamento deste sinal pode ser feito pelo botão GLCRn do módulo principal, se o jumper J5 está na posição "B", ou pelo botão B1 da barra de botões, se o mesmo jumper está na posição "E".