Relógio estrutural – Portal FPGA para Todos
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por André Dzis Giacomani|Publicado 25 de abril de 2011
Vamos ao primeiro elemento do relógio estrutural, o arquivo ¨relogio.vhd¨. Logo no começo, existe um processo chamado PRESCALER, nele é feita a adequção da frequência de 256 Hz para contegem de segundos de um relógio comum. Percebemos que a cada 64 contagens de clock o sinal HabilitAavacon vai para ´0´. Então, 256 dividido por 64 temos que a cada segundo HabilitaAvacon vai 4 vezes para '0'
No arquivo base_cronometragem.vhd,temos a definição final da contagem do sistema. Se os sinais externos HorIncN e MinIncN forem acionados (através de um botão nível lógico '0'), incrementamos diretamente o sinal temp_h (horas do relógio) ou o sinal temp_m (minutos do relógio). Assim poderemos alterar horas e minutos. Se o relógio não estiver em estado de ajuste estará automaticamente funcionando normalmente (incrementando a variável cont_temp a cada decida de HabilitaAvacon).
Ainda no componete "base_cronometragem", a variável cont_temp será incrementada 4 vezes a cada segundo por causa do sinal HabilitaAvacon. Sendo assim, quando a cont_temp chegar a 240 a contagem será de exatamente 60 segundos (240/4 = 60), então o sinal minutos será incrementado
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